JP2012058830A - シリアル通信カード試験装置 - Google Patents

Abstract

【課題】大量の高速シリアルデータの送受信を複数回繰返す動作確認試験を試験員が手作業で行うことは長時間を要する。
【解決手段】一実施形態によれば、シリアル通信路と、基準シリアル通信カードと、被試験シリアル通信カードと、記憶部及びＣＰＵを持つ第１の処理装置と、ネットワークと、記憶部及びＣＰＵを持つ第２の処理装置と、これらの処理装置の各記憶部に各試験プログラムをロードし、操作指令を発行して各シリアル通信カード間の送受信を制御する制御装置とを備え、この制御装置は、各シリアル通信カードにシリアルデータの送受信を複数回繰返させ、送受信終了後、各記憶部からそれぞれ送受信データを収集し、データの相互比較により被試験シリアル通信カードの動作確認試験を行うシリアル通信カード試験装置が提供される。
【選択図】図１

Description

一実施形態はシリアル通信カード試験装置に関する。

高速シリアル通信カードは高速シリアル通信機能を持つＩＣを基板上にバス配線して成り、データ伝送速度は１Ｇｂｐｓを超える。シリアル通信方式は、配線本数が少ない点と、通信性能が高速化（１．０〜３．１２５Ｇｂｐｓ）されたことに伴い、移動目標の距離や方向を演算するレーダ装置や、レーダ情報を用いて対象の位置を可視化する画像処理装置などの各装置の基板間通信に用いられるようになってきている（例えば特許文献１参照）。

最近では、ＡＳＩＣやＦＰＧＡを作成するときに使われる、あるまとまった働きを行う各種回路データといった知的財産（以下、ＩＰコアと呼ぶ）が市販されており、回路設計にＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを併用することで、装置の開発期間が短縮されている。ＩＰコアは、予めこのＩＰコアの動作テストが完了した状態で開発され、販売されている。このため、ＩＰコアを利用して装置を開発する場合、装置開発者はＩＰコア間の接続部分のみを新規に作成する。ＩＰコアを利用する場合、装置開発者はＩＰコア単独の動作から、複数のＩＰコアをまとめたロジック回路の動作まで広い範囲のＩＰコアの集まりについて動作確認を行う必要がある。ところが、ＩＰコアの利用状況は千差万別であるため、開発元、販売元が想定していない条件下でＩＰコアが使用される場合もあり得る。

高速シリアル通信カードが量産品である場合、各高速シリアル通信カードが製造された後、高速シリアル通信カードは一枚ずつ動作の確認を要する。動作確認においては、高速シリアル通信カードによる通信サイズ及び通信周期が最終的なシステムにおける通信サイズ及び通信周期と同等であるようにした上で、高速シリアル通信カードは試験用データを確認する必要がある。通信サイズとは送受信される試験用データのデータ量等を指す。通信周期とはデータ送信間隔、データ受信間隔又はデータ信号の繰返し周期等を指す。

レーダ装置はレーダ受信波を検波し、仰角ごと及び方位角ごとに膨大な量のデータを出力する。レーダ装置はレーダアンテナを６〜１２秒で１周させる。信号処理装置がデータに対する処理周期は数十μ秒である。６〜１２秒を数十μ秒で除して得られるデータ信号の個数は膨大である。試験用データには複数チャネル分のシリアルデータ信号が用いられる。試験用データは約１Ｍバイトのデータサイズを有する。各シリアルデータ信号は例えば５０μ秒を繰返し周期とするパルス信号の列である。試験時、シリアル伝送路を流れるパルス信号列の信号間間隔は極めて短い。シリアルデータ信号の伝送速度は高速である。

レーダ装置や画像処理装置は、入力されるシリアルデータの転送レートが１００〜４００ＭＢｙｔｅｓ／ｓｅｃと高速である。レーダ装置あるいは画像処理装置に用いられる信号処理装置が処理すべきデータの量は巨大である。信号処理装置におけるデータに対する処理周期は数十μ秒〜数百ｍ秒と短い。信号処理装置の動作を検証するためには、この信号処理装置の動作の周期と同一の周期で変化する制御タイミングで、試験用データを信号処理装置へ送り込む必要がある。この試験用データは高速シリアル通信カードなどのシリアル通信装置を用いて送られる。これは、汎用オペレーティングシステム（ＯＳ）により動作するパソコン及び汎用バスインターフェースでは、数百ＭＢｙｔｅｓ／ｓｅｃものデータを外部記憶装置より読出してシリアルデータ信号を信号処理装置に転送することができないからである。

信号処理装置は高速シリアル通信カードと、複数枚のＤＳＰカードと、ＤＳＰソフトウェアを記憶するフラッシュＲＯＭとを有し、レーダ装置から複数チャネル分のシリアルデータ信号を受信する。高速シリアル通信カードが各シリアルデータを受信すると、各ＤＳＰカードはフラッシュＲＯＭに記述された処理手順を読込んで各受信シリアルデータに対して信号処理演算を行う。ＤＳＰソフトウェアの動作はデバッグを要する。信号処理装置が、入力されたデータを順番に信号処理すること、データ処理の進行の過程や、各過程の動作、動作タイミングの制御等が正常であることを検証する必要がある。信号処理装置をデバッグするためには、レーダ装置が実測したデータを収集して外部記憶装置に蓄積すること、及びこの外部記憶装置に蓄積された実測データを再生して信号処理装置に送ることが必要である。データ収集及びデータ再生を行うためには、外部記憶装置と信号処理装置との間で高速大容量のデータを入出力する試験環境を構築する必要がある。

データ収集装置については、データ信号列をハードディスクなどの記憶媒体に書込むことを可能にしたデータ収集装置が提案されている（例えば特許文献２参照）。このデータ収集装置は、揮発性の記憶部やプロセッサを有するパソコンと、上位装置から伝送路を介して入力される複数のチャネルのシリアルデータをこの揮発性の記憶部に転送するシリアル通信カードとを備えている。

データ再生装置については各社より市販されている。市販のデータ再生装置はデータ通信の高速性と外部記憶装置（例えばＲＡＩＤ ＨＤＤ、シリコンＤＩＳＫなど）の低速性とを吸収した仕組みを有し、この仕組みを各社独自技術により実現させている。例えば外部記憶装置からのデータを読出し、そのデータをバスやメモリを介さずに直接、信号処理装置に入力することによって、市販のデータ再生装置はシリアルデータを再生する機能を実現している。

従来、データの蓄積を行わずにリアルタイムにループバックテストを行うデータ通信試験装置（特許文献３参照）や、高速シリアルバスからキャプチャメモリに取込んだデータの解析を迅速に実行可能とするシリアルバス試験器（特許文献４参照）も知られている。

特開２００８−２５８７６３号公報 特開２００９−１９９３１５号公報 特開２０００−２７８３６２号公報 特開２００２−２６１７７０号公報

ところで、市販品のデータ再生装置は、各社ごとに異なる技術が用いられるため装置の非汎用性、高コスト化を招いている。このため、本発明者は既に、信号処理装置の動作を検証するための記録データを保持する不揮発性記憶部と、ＣＰＵ、揮発性記憶部、入出力バスを有するパソコン本体と、それぞれ揮発性記憶部より転送される再生データから複数のシリアルデータ信号を生成し各シリアルデータ信号を基本周期ごとに伝送路を介して信号処理装置へ送信するシリアル送信カードとを備え、このシリアル送信カードが、基本周期に予め設定された送信回数を乗じて得られるＣＰＵの応答処理可能な時間よりも長い期間内に各シリアルデータ信号を生成し、この期間の経過後、この時間よりも長い次の期間内に各シリアルデータ信号を処理周期ごとに一定間隔でシリアル送信するデータ再生装置を提案している。

このシリアル送信カードや、特許文献２に記載のシリアル通信カードは、これらが製造された後、動作確認試験を行う必要がある。シリアル送信カードやシリアル通信カードが対応する通信条件は通信サイズ、通信周期によって複数の種類が存在する。これらの通信条件の間で、通信設定処理及びデータ確認処理等、内容はほとんど同じである。

しかしながら、一枚のシリアル送信カードやシリアル通信カードの製造試験としての動作確認試験は、膨大な量の高速シリアルデータの送受信を多数回に亘って繰返す必要があるため、この動作確認試験を試験員が手作業で行うことは極めて長い時間を要する。例えば航空機の離陸、飛行中、及び着陸時の機影を演算する信号処理装置に対して実測データをシリアル送信カードが送る。この場合、シリアル送信カードは、離陸時の１０分間のデータ、飛行中の１０分間のデータ、及び着陸時の１０分間のデータを誤りなく送ることができることを検証するための試験をする必要がある。実環境を再現した確認を行うためにはシリアル送信カードが膨大な量のデータをシリアル通信路で流さなければならない。例えば１８種類の通信条件を種々変更して大容量のシリアルデータを１００回送受信する。一枚の高速シリアル通信カードの動作確認試験に正常終了時でも４時間以上かかり、数百枚もの高速シリアル通信カードの試験を手作業で遂行することは現実問題としてできない。

もっとも、１００回に亘ってデータを送信し、データを受信することを繰返す試験を実行しないと、１００回の送受信中１回現れるといった程度の出現頻度の不具合を再現することができない。製造後の高速シリアル通信カードは、搭載部品の特性のばらつきに起因する不具合を潜在的に有するものである。発生頻度が低い不具合を顕在化させるためには、大量のシリアルデータの送受信試験を多数回繰返す必要がある。

このような課題を解決するため、一実施形態によれば、信号処理装置の処理周期と同等な繰返し周期を有するシリアルデータを伝送させるシリアル通信路と、このシリアル通信路に接続され前記シリアルデータを送受信する基準シリアル通信カードと、この基準シリアル通信カードとの間で前記シリアル通信路により前記シリアルデータを送受信する被試験シリアル通信カードと、この被試験シリアル通信カードが送信したデータ及び受信したデータを記憶する領域及び試験プログラムを記憶する領域を持つ記憶部、ＣＰＵ、およびインターフェース部を有する第１の処理装置と、この第１の処理装置の前記インターフェース部に接続されテキストデータを伝送させるネットワークと、このネットワークに接続されたインターフェース部、ＣＰＵ、および前記基準シリアル通信カードが受信したデータ及び送信したデータを記憶する領域及び試験プログラムを記憶する領域を持つ記憶部を有する第２の処理装置と、これらの処理装置の各記憶部に前記ネットワークにより各試験プログラムをロードし、操作指令を発行して各ＣＰＵを協調的に動作させ各シリアル通信カード間の送受信を制御する制御装置と、を備え、この制御装置は、前記各シリアル通信カードに前記シリアルデータの送受信を複数回繰返させ、送受信終了後、前記各記憶部からそれぞれ送受信データを収集し、データの相互比較により前記被試験シリアル通信カードの動作確認試験を行うことを特徴とするシリアル通信カード試験装置が提供される。

実施の形態に係るシリアル通信カード試験装置のブロック図である。 実施の形態に係るシリアル通信カード試験装置の構成例を示す図である。 被試験シリアル通信カードの要部構成例を示す図である。 データベースのデータテーブルの一例を示す図である。 メッセージ解析部の処理手順を説明するためのフローチャートである。

以下、実施の形態に係るシリアル通信カード試験装置について、図１乃至図５を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。

実施の形態に係るシリアル通信カード試験装置は、製造後の一枚の高速シリアル通信カードについてこの高速シリアル通信カードが実環境下と同じ通信条件下で複数チャネルのシリアルデータを送信及び受信する動作の確認試験を行う自動試験装置である。

図１は自動試験装置のブロック図である。図２は自動試験装置の構成例を示す図である。これらの図中、同じ符号は互いに同じ要素を表す。自動試験装置１（実施の形態に係るシリアル通信カード試験装置）は、試験対象である高速シリアル通信カード２（被試験シリアル通信カード）と、この高速シリアル通信カード２に装着した試験用パソコン３（第１の処理装置）と、データ送受信の動作が正常であることを既に検証済みの基準用の高速シリアル通信カード４（基準シリアル通信カード）と、高速シリアル通信カード４及びＣＰＵカード５をこれらのカード間がバス接続した状態で有する産業用計算機６（第２の処理装置）と、この産業用計算機６及び試験用パソコン３に対して試験用プログラムや、必要なデータ及び必要なファイルを送り試験をコントロールする制御用パソコン７（制御装置）とを備えている。

試験用パソコン３は、ＣＰＵ３ａやハードディスクドライブ２１を設けたマザーボードと、拡張スロットと、ＬＡＮポート付きのＬＡＮカードを有し、この拡張スロットに高速シリアル通信カード２が装着されている。ＬＡＮカードはインターフェース部である。制御用パソコン７は、ＣＰＵ７ａやハードディスクドライブ７ｂを設けたマザーボードと、拡張スロットと、ＬＡＮポート付きのＬＡＮカードを有する。ＣＰＵカード５はホストＣＰＵ８、内部バス、この内部バスに接続されたＲＡＭ、及びＲＯＭを有する。

試験用パソコン３の高速シリアル通信カード２と、産業用計算機６の高速シリアル通信カード４との間はシリアル通信路９によりバス接続されており、試験用パソコン３と、ＣＰＵカード５との間で試験用データの送受信が行えるようになっている。シリアル通信路９はデータバスでありメタルケーブルや光ケーブルが用いられる。制御用パソコン７とＣＰＵカード５との間は、ＬＡＮケーブル１０及びハブ機器１１を介してＬＡＮ接続されている。試験用パソコン３と制御用パソコン７との間も、それぞれネットワークとして機能するＬＡＮケーブル１０及びハブ機器１１を介してＬＡＮ接続されている。ホストＣＰＵ８、試験用パソコン３、及び制御用パソコン７の間でメッセージや制御データがテキストデータとしてＬＡＮにより送受信可能になっている。

高速シリアル通信カード２の構造は、基板と、この基板面上に配線されバッファ制御機能やＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送機能などを有するＦＰＧＡと、基板の一側端部に形成されたエッジ電極と、基板面上でこの基板がパソコン拡張スロットに差込まれる方向とは反対側の端部に設けられシリアル通信路９に接続されるコネクタとを有する。高速シリアル通信カード２は本発明者によって内製されたものであり、ＰＣＩカードやＬＡＮカード等のサイズと略同じサイズを有する。ＩＣチップであるＦＰＧＡは複数のＩＰコアを利用している。

図３は高速シリアル通信カード２の要部構成例を示す図である。既述の符号はそれらと同じ要素を表す。高速シリアル通信カード２はデータ送信部３０と、データ受信部３１とを有する。

データ送信部３０は、試験用パソコン３のＣＰＵ３ａがアクセスするバス３１ａと、バスインターフェース（バスＩ／Ｆ）３２ａと、バス３１ａからのデータをＤＭＡ転送するＤＭＡコントローラ（ＤＭＡＣ）３３ａと、それぞれこのＤＭＡコントローラ３３ａが転送するデータを記憶するＮチャネル分の送受信バッファ３４ａとを備えている。更にデータ送信部３０は、各送受信バッファ３４ａからの出力をパラレルシリアル変換し、シリアルデータ信号を高速シリアル通信カード４へ出力するＮ個のシリアルデータ送受信部３５ａと、データ送信部３０内の各部を制御する制御機能部３６ａと、高速シリアル通信カード２及びＣＰＵ３ａ間で指令を収受するためのＩ／Ｏレジスタ３７ａとを備えている。送信試験時、各シリアルデータ送受信部３５ａは、各送受信バッファ３４ａに記憶された１Ｍバイトのデータ量のシリアルデータを数十μ秒ごとに読出してシリアルデータ信号列を高速シリアル通信カード４へ出力する。

データ受信部３１は、ＣＰＵ３ａがアクセスするバス３１ｂと、バスインターフェース３２ｂと、バス３１ｂにデータをＤＭＡ転送するＤＭＡコントローラ３３ｂと、それぞれ高速シリアル通信カード４からシリアル通信路９を介してＮチャネルのシリアルデータ信号列を受信するＮ個のシリアルデータ送受信部３５ｂと、各シリアルデータ送受信部３５ｂからの出力をシリアルパラレル変換し、各パラレルデータをそれぞれ記憶するＮ個の送受信バッファ３４ｂとを備えている。更にデータ受信部３１は、データ受信部３１内の各部を制御する制御機能部３６ｂと、高速シリアル通信カード２及びＣＰＵ３ａ間で指令を収受するためのＩ／Ｏレジスタ３７ｂとを備えている。受信試験時、シリアルデータ送受信部３５ｂは、高速シリアル通信カード４からのシリアルデータを受信する。

高速シリアル通信カード４の構造及び電気的構成も高速シリアル通信カード２の構造及び電気的構成と実質同じである。シリアル通信路９上において、高速シリアル通信カード２によるシリアルデータの送受信のタイミングと、高速シリアル通信カード４によるシリアルデータの送受信のタイミングとは同期して交互に切替えられるようにされている。切替制御は、例えばＩ／Ｏレジスタ３７ａ、３７ｂのレジスタ値をホストＣＰＵ８、ＣＰＵ３ａがライトし、制御機能部３６ａ、３６ｂがレジスタ値をリードすることによって行われる。

高速シリアル通信カード２、４について更に述べる。高速シリアル通信カード２、４は量産品であり、搭載部品自体あるいは搭載部品によって構成される論理的回路は高速シリアル通信カード２、４の間で同じである。高速シリアル通信カード４が製造された時期と、高速シリアル通信カード２が製造された時期とが異なる。高速シリアル通信カード４は、高速大容量のデータ送受信を長時間誤りなく完璧に動作することを既に確認された検証済みの比較基準用カードである。例えば高速シリアル通信カード２、４が同じ部品を使っていても、これらの２つの部品間では特性は異なるものである。複数個の同一部品又は複数種類の異種部品をアセンブルして一枚の高速シリアル通信カード２を製造すると、個々の部品の特性ばらつきが加算され高速シリアル通信カード２全体としては送受信機能特性が予期した特性値の範囲から外れる可能性がある。このため、高速シリアル通信カード２は大容量データの高速送受信を長時間続けることが誤りなく行えることを製造後、出荷前に確認する必要がある。高速シリアル通信カード２のはんだ付け不良等を発見して不良品をはじく必要もある。

本実施形態では、制御用パソコン７が試験用の実行プログラムを蓄積しており、試験開始前に制御用パソコン７は各実行プログラムをＣＰＵカード５及び試験用パソコン３に転送する。ホストＣＰＵ８、ＣＰＵ３ａメモリ内のデータ領域にロードした実行プログラムを実行すると、各実行プログラムから試験用の各ソフトウェアが立上がる。ＣＰＵカード５及び制御用パソコン７間が通信可能となり、試験用パソコン３及び制御用パソコン７間が通信可能となる。

ホストＣＰＵ８が実行するソフトウェアは制御用パソコン７からのコマンドに従って試験用データを送信する。ＣＰＵ３ａが実行するソフトウェアはこのＣＰＵ３ａが受信した試験用データをダンプ要求に応じてファイル化し、データファイルを制御用パソコン７に送る。ホストＣＰＵ８側が受信し、ＣＰＵ３ａ側が送信する場合の例も同様である。各ソフトウェアは、誤りが発生したことを示すＦａｉｌｕｒｅと、誤りが無いことを示すＮｏ Ｆａｉｌｕｒｅとをディスプレイ表示する。各ソフトウェアは、Ｆａｉｌｕｒｅが生じた場合、登録したメールアドレス宛てにＦａｉｌｕｒｅの発生の旨と、異常箇所の情報とを送る。

制御用パソコン７と、高速シリアル通信カード２、４との間でのプログラムや、ファイル、データは、ＩＰ（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）及びＴＣＰプロトコル上でｆｔｐコマンドにより転送される。制御用パソコン７は高速シリアル通信カード２が高速シリアル通信カード４から受信したデータファイルをこの高速シリアル通信カード２より取込む。制御用パソコン７は、このデータファイルをダンプして、受信シリアルデータと予め保持する基準シリアルデータとが一致することを確認し、高速シリアル通信カード２がデータを正しく受信したことをベリファイする。また、制御用パソコン７は高速シリアル通信カード４が高速シリアル通信カード２から受信したデータファイルをこの高速シリアル通信カード４より取込む。制御用パソコン７は、このデータファイルをダンプして、受信シリアルデータと予め保持する基準シリアルデータとが一致することを確認し、高速シリアル通信カード２がデータを正しく送信したことをベリファイする。

図１において、産業用計算機６は、ＣＰＵカード５、表示部１２、高速シリアル通信処理部１３、ハードディスクドライブ（ＨＤＤ）１４（記憶部）を備えている。産業用計算機６の構造は、例えば図２に示すように、箱状のシャーシ１５と、このシャーシ１５の背面板に設けられ例えばＶＭＥバスをプレーン面上に布線したバックプレーン１６と、それぞれバックプレーン１６上において面上等間隔に配列され各カード挿入空間を形成する複数のスロット開口１７とを有する。産業用計算機６の最左のスロット開口１７にはＣＰＵカード５が差込まれており、このＣＰＵカード５上のホストＣＰＵ８にはバスインターフェースを介して高速シリアル通信カード４が接続されている。表示部１２（図１）は、コマンドプロンプト、エコーバック、ＦａｉｌｕｒｅやＮｏ Ｆａｉｌｕｒｅの文字列を表示する。高速シリアル通信処理部１３は、高速シリアル通信カード４と、制御ソフトウェアを記憶しこの高速シリアル通信カード４を制御するカード制御部１８とを有する。ハードディスクドライブ１４は記憶部として記憶領域とデータ領域とを有する。記憶領域には高速シリアル通信カード４が送信したデータ及び受信したデータが記憶される。データ領域には制御用パソコン７から送られた実行プログラムや、必要なデータがロードされる。ホストＣＰＵ８は制御用パソコン７からの開始コマンドを受信すると、実行プログラムを起動する。

試験用パソコン３は、高速シリアル通信カード２が実装されるパソコンであり、表示部１９と、高速シリアル通信処理部２０と、ハードディスクドライブ（ＨＤＤ）２１（記憶部）とから構成される。高速シリアル通信処理部２０は、高速シリアル通信カード２と、制御ソフトウェアを記憶しこの高速シリアル通信カード２を制御するカード制御部２２とを有する。ハードディスクドライブ２１は記憶領域とデータ領域とを有する。この記憶領域には高速シリアル通信カード２が送信したデータ及び受信したデータが記憶される。データ領域には制御用パソコン７からの実行プログラムや、必要なデータがロードされる。ＣＰＵ３ａは開始コマンドを受信すると、実行プログラムを起動する。

制御用パソコン７はハードディスクドライブ７ｂを有する。ハードディスクドライブ７ｂは、産業用計算機６及び試験用パソコン３の各メインメモリにロードされる実行プログラムと、試験手順情報とを保持する。ｆｔｐプロトコルのｐｕｔコマンドを用いて、制御用パソコン７は実行プログラムや試験手順を試験用パソコン３及びＣＰＵカード５に送る。制御用パソコン７は、試験用パソコン３及びＣＰＵカード５のうち、いずれか一方を送信側とし、他方を受信側とするように高速シリアル通信カード２、４間の送受関係を切替えるように制御コマンドを双方に出力する。切替えのタイミングは、いずれか一方のカードがシリアルデータを１００回送信したときである。

更に図１において、制御用パソコン７は、ホストＣＰＵ８側の表示部１２に表示されるコマンドメッセージを取込むホストＣＰＵメッセージ取込部２３（メッセージ取込部）と、高速シリアル通信処理部１３を操作制御するホストＣＰＵ操作部２４（操作部）とを備えている。ホストＣＰＵメッセージ取込部２３は表示部１２に表示される表示データを取得することによりコマンドメッセージを取込む。表示データの取得は、制御用パソコン７のＯＳと、ホストＣＰＵ８側のＯＳとがＩＰ及びＴＣＰプロトコルをベースとしたｔｅｌｎｅｔインターフェースを用いて行われる。ホストＣＰＵ８がｔｅｌｎｅｔプログラムに対してポートを開くことにより、制御用パソコン７はｔｅｌｎｅｔのリクエストの受付をホストＣＰＵ８へ送信可能にされる。ホストＣＰＵ８がリクエストを受付けると、ホストＣＰＵメッセージ取込部２３は手順に沿ってクライアントプログラムを実行する。このプログラムの実行により、ホストＣＰＵメッセージ取込部２３からホストＣＰＵ８へのコマンドの実行が依頼され、表示部１２に表示されるメッセージの結果等をデータファイルとして制御用パソコン７は取得する。ホストＣＰＵ８が生成した表示部１２への表示データの結果や、操作したコマンドの内容や、Ｆａｉｌｕｒｅ／Ｎｏ Ｆａｉｌｕｒｅといった表示文字列がホストＣＰＵメッセージ取込部２３に送られる。

ホストＣＰＵ操作部２４は、メッセージ解析部２７が作成した制御データをホストＣＰＵ８側の高速シリアル通信処理部１３に出力する。ホストＣＰＵ操作部２４から高速シリアル通信処理部１３への操作コマンドの与え方もｔｅｌｎｅｔインターフェースによる。ホストＣＰＵメッセージ取込部２３は取込んだファイルを記憶領域に蓄積する。

更に制御用パソコン７は、試験用パソコン３側の表示部１９に表示されるコマンドメッセージを取込む試験用ＰＣメッセージ取込部２５（メッセージ取込部）と、高速シリアル通信処理部２０を操作制御する試験用ＰＣ操作部２６（操作部）とを備えている。試験用ＰＣメッセージ取込部２５はｔｅｌｎｅｔインターフェースにより表示部１９から表示データを取込む。試験用ＰＣ操作部２６は、メッセージ解析部２７が作成した制御データを試験用パソコン３の高速シリアル通信処理部２０に出力する。試験用ＰＣ操作部２６はｔｅｌｎｅｔインターフェースにより高速シリアル通信処理部２０へコマンドを通知する。

更に制御用パソコン７は、ホストＣＰＵメッセージ取込部２３及び試験用ＰＣメッセージ取込部２５が取込んだ文字列からコマンドメッセージを解析し、これらのコマンドメッセージに対応した制御データを作成するメッセージ解析部２７と、メッセージ解析部２７が制御データを作成する際にこのメッセージ解析部２７が参照する診断手順データベース２８（データベース）と、ホストＣＰＵ８用の試験プログラム及び試験用パソコン３用の試験プログラムを保持する試験プログラムファイル記憶部２９とを備えている。試験プログラムとは試験実行プログラムと必要なデータを指す。メッセージ解析部２７の機能は、汎用ＯＳが元々有する機能と、Ｆａｉｌｕｒｅ、Ｎｏ Ｆａｉｌｕｒｅｗの文字列を解析する例えばシェルスクリプトとによって実現される。メッセージ解析部２７は文字列「Ｆａｉｌｕｒｅ」、「Ｎｏ Ｆａｉｌｕｒｅ」に対応するコマンドを求めて診断手順データベース２８内を検索する。

図４は診断手順データベース２８のデータテーブルの一例を示す図である。診断手順データベース２８は、テキストデータ、及び制御データを関係付けている。テキストデータは作業メッセージを表し、メッセージ解析部２７が取込んだメッセージと比較するためのコマンド文字列データである。制御データは作業コマンドを表し、取込まれたメッセージに対応してホストＣＰＵ操作部２４及び試験用ＰＣ操作部２６に出力するためのコマンド文字列である。同図の例では、表示部１２に、コマンド入力を促す記号“−＞”が表示されているとき、制御用パソコン７は、この表示部１２から、記号“−＞”に対応する文字列コードを取得する。制御用パソコン７は記号“−＞”が表示されているとき、実行ファイル名“ｌｉｎｋｄｍａ．ｅｘｅ”を表すコマンド文字列ｌｉｎｋｄｍａを、必要な引数とともに診断手順データベース２８より読出し表示部１２へ送る。また、表示部１２に、“Ｎｏ Ｆａｉｌｕｒｅ”が表示されているとき、制御用パソコン７は“Ｎｏ Ｆａｉｌｕｒｅ”に対応して定義されたコマンド文字列を表示部１２へ送る。

表示部１２に、“Ｆａｉｌｕｒｅ”が表示されているとき、制御用パソコン７は“Ｆａｉｌｕｒｅ”に対応して定義されたコマンド文字列を表示部１２へ送る。制御用パソコン７に表示部１２が記号“−＞”を表示したことが通知されると、制御用パソコン７側は、この文字列より診断手順データベース２８を検索し、次のコマンドを読出して試験用パソコン３へ送る。表示部１９も表示部１２の例と同じである。これにより、試験員の作業が自動化される。人がコマンドプロンプトのディスプレイ表示を見ること、“ｌｉｎｋｄｍａ．ｅｘｅ”を実行させる指令を人が打込むことが自動化される。診断手順データベース２８は、何らかの通知を受けたらコマンドを出すという手順を３行で記述している。診断手順データベース２８は最低３行からなる数十種類の指令を記憶している。

ホストＣＰＵメッセージ取込部２３、ホストＣＰＵ操作部２４、試験用ＰＣメッセージ取込部２５、試験用ＰＣ操作部２６、メッセージ解析部２７の各機能は、制御用パソコン７のＣＰＵ７ａ、ハードディスクドライブ７ｂ及びメインメモリ等により実現される。診断手順データベース２８及び試験プログラムファイル記憶部２９の各機能は、ハードディスクドライブ７ｂや外付け記憶装置等により実現される。

以上をまとめると、本実施形態に係る自動試験装置１は次の（１）、（２）のような技術的特徴を有する。

（１）異なる基板である高速シリアル通信カード２、４間がシリアル通信路９により接続されている。全体を統括する制御用パソコン７は、ＣＰＵカード５と試験用パソコン３とのそれぞれのデータ領域にプログラムファイルをロードする。自動試験装置１は、高速シリアル通信カード２の製造後の動作確認を目的とした高速シリアル通信カード２、４用の各実行プログラムに対し、ロードさせておいたプログラムファイルを用いて、制御用パソコン７が発行する操作指令によりホストＣＰＵ８と制御用パソコン７とが協調的に動作確認処理を実行するようにして、確認を行う。

（２）制御用パソコン７は、ホストＣＰＵ８及び試験用パソコン３のそれぞれが表示する作業メッセージを取得し、予め診断手順データベース２８に登録された取得メッセージに適応した作業コマンドをメッセージ取得の都度作成し、それぞれ発行する。

本実施形態に係る高速シリアル通信カード２の動作確認方法は、最初に、ホストＣＰＵ８、試験用パソコン３、及び制御用パソコン７が同一のネットワークに属する試験環境を設ける。制御用パソコン７は、ｆｔｐなど、汎用ネットワークインターフェースを利用して、ホストＣＰＵ８及び試験用パソコン３に対し、これらのホストＣＰＵ８及び試験用パソコン３上で実行されるシリアル通信試験装置用のプログラムファイルを転送する。試験用パソコン３は、高速シリアル通信カード２を用いてテストデータを高速シリアル通信カード４へ送信する。ホストＣＰＵ８は、基準用の高速シリアル通信カード４を用いて、試験用データを受信する。送受信の終了後、制御用パソコン７は、試験用パソコン３の送信データと、ホストＣＰＵ８の受信データとを試験用パソコン３、ホストＣＰＵ８より取得する。制御用パソコン７は送信データ及び受信データ間を相互に比較する。ベリファイが成功すると、制御用パソコン７は次の試験手順の実行を開始する。ベリファイが不成功である場合、及び時間内にデータを受信できない場合、制御用パソコン７は異常の発生とする。制御用パソコン７は、高速シリアル通信カード２上のハードウェア及びソフトウェアのうち、問題が生じた該当部位を特定する。

上述の構成を有する自動試験装置１の動作確認試験の制御方法について詳述する。図５はメッセージ解析部２７の処理手順を説明するためのフローチャートである。電源投入後、試験員は制御用パソコン７にソフトウェア起動指令を入力する。

ステップＡ１において、制御用パソコン７は試験プログラムが起動し、通信条件に対応する通信条件変数ｋを初期値に設定する。通信条件は、例えばシリアル通信路９のケーブル種と、シリアル伝送速度とを変数とする。自動試験装置１は、例えば１８種類の通信条件を変えながら高速シリアル通信カード２、４を試験する。

制御用パソコン７は、ｆｔｐプロトコル及びｔｅｌｎｅｔプロトコルを用いて図１（１）に示すとおり、ホストＣＰＵ８側のハードディスクドライブ１４と試験用パソコン３のハードディスクドライブ２１とに各動作確認用プログラムをロードする。制御用パソコン７の試験用ＰＣ操作部２６は試験用パソコン３に改行キーを示すコマンドを送る。試験用パソコン３は表示部１９にコマンドプロンプトを表示させ、制御用パソコン７にコマンドプロンプトを表す文字列を通知する。制御用パソコン７は、診断手順データベース２８を参照する。制御用パソコン７は、参照して得た実行コマンドを引数とともに試験用パソコン３に送る。制御用パソコン７は、実行コマンドを引数とともにＣＰＵカード５に送る。自動試験装置１全体は、試験を実行可能な状態にされる。制御用パソコン７は試験用パソコン３から文字列を受けない間、試験用パソコン３がブートしていないと判断し、その間、待機する。

ステップＡ２において、ホストＣＰＵ８と試験用パソコン３とはそれぞれ試験プログラムを実行する。以降、ホストＣＰＵ８、試験用パソコン３は時系列に記述された試験手順シーケンスに沿って動作する。制御用パソコン７は、高速シリアル通信カード４を受信側に設定した後、高速シリアル通信カード２を送信側に設定し、この高速シリアル通信カード２に送信を始めさせる。高速シリアル通信カード２は数分間送信を行い、高速シリアル通信カード４はこの間受信し続ける。シリアル通信路９を複数チャネルのシリアルデータが流れる。自動試験装置１が４チャネル分のシリアルデータ送受信を試験する場合、高速シリアル通信カード２／高速シリアル通信カード４は、チャネル１送信／チャネル１受信を終えた後、チャネル２送信／チャネル２受信、チャネル３送信／チャネル３受信、そしてチャネル４送信／チャネル４受信を順番に実行する。

引き続き、ステップＡ３において、ホストＣＰＵ８は高速シリアル通信カード４による各チャネルの送受信結果をＦａｉｌｕｒｅ／Ｎｏ Ｆａｉｌｕｒｅの２値で出力する。制御用パソコン７はホストＣＰＵメッセージ取込部２３よりテキストデータを入力される。

ステップＡ４において、試験用パソコン３は高速シリアル通信カード２による各チャネルの送受信結果をＦａｉｌｕｒｅ／Ｎｏ Ｆａｉｌｕｒｅの２値で出力する。制御用パソコン７は試験用ＰＣメッセージ取込部２５よりテキストデータを入力される。

なお、ステップＡ３では、ホストＣＰＵ８は、Ｆａｉｌｕｒｅ／Ｎｏ Ｆａｉｌｕｒｅの判定を、このホストＣＰＵ８がＩ／Ｏレジスタ３７ａ、３７ｂ（図３）の値をリードすることによって行う。ステップＡ４においてもＣＰＵ３ａがＩ／Ｏレジスタ３７ａ、３７ｂの値をリードして２値を判定する。

次に、ステップＡ５において、制御用パソコン７は、ホストＣＰＵ８について、診断手順データベース２８から、受信したテキストデータに対応する制御データを作成する。同様に、制御用パソコン７は、試験用パソコン３について診断手順データベース２８から、受信したテキストデータに対応する制御データを作成する。

その後、ステップＡ６において、制御用パソコン７は、作成した一方の制御データを、ホストＣＰＵ操作部２４を介して、ホストＣＰＵ８側の高速シリアル通信処理部１３へ出力する。ステップＡ７において、制御用パソコン７は、作成した他方の制御データを、試験用ＰＣ操作部２６を介して、試験用パソコン３側の高速シリアル通信処理部２０へ出力する。

これによって、ホストＣＰＵ８の表示部１２と試験用パソコン３の表示部１９とに表示する作業指示メッセージに対するキーボード操作によるコマンド発行や、結果確認、異常時対応などの応答が自動化される。そして、自動試験装置１は１つの作業指示メッセージに対する処理を終了させる。

続くステップＡ８において、制御用パソコン７は通信条件変数ｋを１増やす。ステップＡ９において、制御用パソコン７は通信条件変数ｋが設定値に達したかどうかを判定する。設定値は例えば１８である。通信条件変数ｋが設定値に達していない間、Ｎｏルートを通り、制御用パソコン７はステップＡ２の処理を行う。ステップＡ９において、通信条件変数ｋが設定値に達していると、Ｙｅｓルートを通り、制御用パソコン７は、ループ処理を終える。

また、ステップＡ３、Ａ４では、Ｆａｉｌｕｒｅを制御用パソコン７が受信すると、制御用パソコン７は、メモリダンプコマンドをホストＣＰＵ８あるいは試験用パソコン３へ送る。ホストＣＰＵ８あるいは試験用パソコン３はメモリダンプし、制御用パソコン７はダンプファイルを取込む。第１の通信条件についての試験が終了する。

ステップＡ１〜ステップＡ９の処理では自動試験装置１は、１Ｍバイトのデータの送受信を１００回繰返す。高速シリアル通信カード２が、搭載部品の特性のばらつきなどに起因し、発生頻度が低い不具合を顕在化させることが可能になる。自動試験装置１は高速シリアル通信カード２を検定できる。１００回という回数は、潜在的な不具合を露見させるための回数であり、この回数は本発明者が実験を行い、知見した回数である。

シリアル通信路９の両端に高速シリアル通信カード２、４の各ＦＰＧＡが接続されているため、自動試験装置１は、ＩＰコア単独の動作確認から、複数のＩＰコアをまとめた動作確認まで行える。実運用されるときのシステムでの通信サイズ、通信周期と同等な通信サイズ、通信周期を用いて試験用データを送受信できるようになる。診断手順データベース２８が保持する通信条件情報を自動試験装置１が読込むため、通信条件を種々変更して試験を行う。

また、Ｆａｉｌｕｒｅメッセージが生じた場合、高速シリアル通信カード２上に搭載された複数のＩＣのうち、いずれのＩＣ番号のＩＣに異常が生じたか等をメールにより技術担当者に通知できる。不具合の発生時におけるデータファイルが試験用パソコン３に残されるため、技術担当者は事前検討を行い易くなる。技術担当者は自動試験装置１を動かして再現することなく、故障部位を特定できる。

高速シリアル通信カード２が搭載されるデータ再生装置やデータ収集装置は、ある程度まとまった時間分のシリアルデータを再生／収集する。航空機のフライング解析を信号処理装置が行う場合、航空機が離陸するとき、飛行している最中、着陸するときの一連の動きを再現するためには、最低でも３０分間の実測データが必要である。従って信号処理装置に実装される高速シリアル通信カード２の試験を行う場合、１回のデータ送信及び１回のデータ受信では十分ではない。高速シリアル通信カード２、４の間で製造時期の異なる部品が用いられる場合、部品の特性のばらつきに起因する動作不良を露見させるためには、大容量のデータを１００回送受信する必要がある。はんだ付け不良といった故障原因は簡単に発見することができるが、特性ばらつきといった故障原因は簡単には発見できない。自動試験装置１によれば、実運用時と同じ実環境下で高速シリアル通信カード２を検定することができ、且つ試験した結果を全部取込むことができる点で、従来のシナリオ試験装置や、データベリファイ機能とは異なる。

加えて、高速シリアル通信カード２に搭載される部品がこの高速シリアル通信カード２に影響を与えるかどうかの判断にも自動試験装置１は寄与できる。部品コンポーネントによる影響を特定でき、故障部位を分離することにより、高速シリアル通信カード２の歩留まりを向上させられる。

以上説明したように、本実施形態に係る自動試験装置１及び高速シリアル通信カード２の動作確認方法によれば、高速シリアル通信カード２が製造された後に行われる動作確認試験及びプログラム起動作業において、表示部１９に表示される作業指示メッセージに対し、コマンド発行、結果確認、異常時対応など、人によって従前行われていた操作を自動化することができ、作業効率が向上する。

自動試験装置１と従来例とを比較する。特許文献３に記載のデータ通信試験装置は、収集対象データの専用のデータ通信試験装置を用いて、送信部及び受信部等の通信動作を確認する。このデータ通信試験装置の技術は、ＩＰコア単体の動作を確認するという範疇のものである。特許文献３は、ＩＰコア間の動作確認を包含していない点で、２つのＦＰＧＡ間で動作確認を行う自動試験装置１と異なる。現在、ＩＰコア技術の進歩により、様々な機能を持ったＦＰＧＡが開発され、市販されてきており、この自動試験装置１によれば、試験を全自動化することができるため、ＩＰコアを回路要素として使っても開発期間の短縮に大きく寄与できる。

近年、短縮された開発期間を用いて、より複雑な機能を各種装置に実装できるようになってきており、ハードウェアのテスト期間もより長くなってきている。それに伴い、高速シリアル通信カード２といったハードウェアの個別機能の内部だけでなく、実運用に即した高速シリアル通信カード２が発揮する全ての機能を通したテストをしておくことがより重要になってきている。自動試験装置１によれば、ハードウェアのテスト期間を短縮できる。高速シリアル通信カード２あるいはデータ再生装置やデータ収集装置は、発生した問題に対し、適切かつ迅速な対応を顧客や使用者から要求されるようになってきている。自動試験装置１によれば、試験を再確認でき迅速に対応できる。

また、特許文献４に記載のシリアルバス試験器は、任意の通信データに対して、収集対象データを選別するための基準データ、及びデータを比較する機能を持つ。このシリアルバス試験器は、キャプチャされた受信データを元に、通信異常の発生状況、及びある意味を持たせた、まとまったデータに対し、既存の規格と照らし合わせることを目的としている。シリアルバス試験器は、受信データを元に解析を行うことから、送信カード内部のエラー発生部位を識別することができない。特許文献４は、シリアルバス試験器がカード単体の試験を行う点について触れていない点で、高速シリアル通信カード２を試験する自動試験装置１と異なる。

尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。上記の実施形態では、ＵＮＩＸ(登録商標)系のｔｅｌｎｅｔコマンドによりメッセージの収受を行っていたが、同等の機能を有する他の仮想端末機能を使うことができることは言うまでもない。ハードディスクドライブ１４、２１の代わりにＲＡＭディスクを用いてもよい。図４の診断手順データベース２８に記述された試験手順の内容や順番は、種々変更可能である。

また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。

１…自動試験装置（シリアル通信カード試験装置）、２…高速シリアル通信カード（被試験シリアル通信カード）、３…試験用パソコン（第１の処理装置）、３ａ…ＣＰＵ、４…高速シリアル通信カード（基準シリアル通信カード）、５…ＣＰＵカード、６…産業用計算機（第２の処理装置）、７…制御用パソコン（制御装置）、７ａ…ＣＰＵ，７ｂ，１４，２１…ハードディスクドライブ（記憶部）、８…ホストＣＰＵ（ＣＰＵ）、９…シリアル通信路、１０…ＬＡＮケーブル（ネットワーク）、１１…ハブ機器（ネットワーク）、１２，１９…表示部、１３，２０…高速シリアル通信処理部、１５…シャーシ、１６…バックプレーン、１７…スロット開口、１８，２２…カード制御部、２３…ホストＣＰＵメッセージ取込部（メッセージ取込部）、２４…ホストＣＰＵ操作部（操作部）、２５…試験用ＰＣメッセージ取込部（メッセージ取込部）、２６…試験用ＰＣ操作部（操作部）、２７…メッセージ解析部、２８…診断手順データベース（データベース）、２９…試験プログラムファイル記憶部、３０…データ送信部、３１…データ受信部、３１ａ，３１ｂ…バス、３２ａ，３２ｂ…バスインターフェース、３３ａ，３３ｂ…ＤＭＡコントローラ、３４ａ，３４ｂ…送受信バッファ、３５ａ，３５ｂ…シリアルデータ送受信部、３６ａ，３６ｂ…制御機能部、３７ａ，３７ｂ…Ｉ／Ｏレジスタ。

Claims (7)

1. 信号処理装置の処理周期と同等な繰返し周期を有するシリアルデータを伝送させるシリアル通信路と、
   このシリアル通信路に接続され前記シリアルデータを送受信する基準シリアル通信カードと、
   この基準シリアル通信カードとの間で前記シリアル通信路により前記シリアルデータを送受信する被試験シリアル通信カードと、
   この被試験シリアル通信カードが送信したデータ及び受信したデータを記憶する領域及び試験プログラムを記憶する領域を持つ記憶部、ＣＰＵ、およびインターフェース部を有する第１の処理装置と、
   この第１の処理装置の前記インターフェース部に接続されテキストデータを伝送させるネットワークと、
   このネットワークに接続されたインターフェース部、ＣＰＵ、および前記基準シリアル通信カードが受信したデータ及び送信したデータを記憶する領域及び試験プログラムを記憶する領域を持つ記憶部を有する第２の処理装置と、
   これらの処理装置の各記憶部に前記ネットワークにより各試験プログラムをロードし、操作指令を発行して各ＣＰＵを協調的に動作させ各シリアル通信カード間の送受信を制御する制御装置と、を備え、
   この制御装置は、前記各シリアル通信カードに前記シリアルデータの送受信を複数回繰返させ、送受信終了後、前記各記憶部からそれぞれ送受信データを収集し、データの相互比較により前記被試験シリアル通信カードの動作確認試験を行うことを特徴とするシリアル通信カード試験装置。
2. 前記制御装置は、前記第１の処理装置および前記第２の処理装置がこれらの第１の処理装置および第２の処理装置に設けた表示部に表示させる作業メッセージを取得し、前記作業メッセージに適応した作業コマンドを作成し、この作業コマンドを前記操作指令として前記第１の処理装置および前記第２の処理装置へ発行することを特徴とする請求項１記載のシリアル通信カード試験装置。
3. 前記制御装置は、
   それぞれが前記作業メッセージおよび前記作業コマンドを対応付けた複数の対応関係を保持するデータベースと、
   前記作業メッセージを前記第１の処理装置および前記第２の処理装置から受信するメッセージ取込部と、
   このメッセージ取込部が受信した前記作業メッセージを解析し、前記データベースを参照して前記作業コマンドを取得するメッセージ解析部と、
   このメッセージ解析部が作成した前記作業コマンドから前記操作指令を発行する操作部とを備えたことを特徴とする請求項２記載のシリアル通信カード試験装置。
4. 前記シリアルデータの送受信の実行回数は、前記被試験シリアル通信カードが製造された後、この被試験シリアル通信カードに存在する不具合が出現する頻度に対して十分な回数であることを特徴とする請求項１記載のシリアル通信カード試験装置。
5. 前記制御装置は、前記第１の処理装置および前記第２の処理装置のいずれかから異常を通知されると、前記第１の処理装置又は前記第２の処理装置に前記記憶部の内容をダンプさせるコマンドを送り、前記第１の処理装置又は前記第２の処理装置から送受信の試験結果を含むデータファイルを取得することを特徴とする請求項１記載のシリアル通信カード試験装置。
6. 前記制御装置は、前記第１の処理装置および前記第２の処理装置のいずれかより異常を通知されると、登録されたメールアドレス宛てにメールを送信することを特徴とする請求項１記載のシリアル通信カード試験装置。
7. 前記制御装置は、前記第１の処理装置又は前記第２の処理装置に前記記憶部の内容をダンプさせるコマンドを送り、前記第１の処理装置又は前記第２の処理装置から送受信の試験結果を含むデータファイルを取得し、このデータファイルを前記メールに添付することを特徴とする請求項６記載のシリアル通信カード試験装置。

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