KR20150119869A - 프로토콜 독립적 디바이스 테스팅을 지원하기 위한 중앙 컨트롤러 컴퓨터 시스템 상에서의 gui 구현 - Google Patents

프로토콜 독립적 디바이스 테스팅을 지원하기 위한 중앙 컨트롤러 컴퓨터 시스템 상에서의 gui 구현 Download PDF

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KR20150119869A
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주식회사 아도반테스토
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits
    • G06F11/2733—Test interface between tester and unit under test

Abstract

자동화된 테스트 장비(automated test equipment; ATE)를 사용하여 테스트를 수행하기 위한 방법이 제시된다. 그 방법은 그래픽 유저 인터페이스(graphical user interface; GUI)를 사용하여 프로그램가능 테스터 모듈을 프로그래밍하기 위한 프로토콜 선택을 획득하는 것을 포함한다. 또한, 그 방법은 적어도 하나의 피시험 디바이스(device under test; DUT)에 적용하기 위한 통신 프로토콜로 프로그램가능 테스트 모듈을 구성하는 것을 포함하는데, 적어도 하나의 DUT는 프로그램가능 테스터 모듈에 통신 가능하게 커플링된다. 또한 그 방법은 GUI를 사용하여 통신 프로토콜과 관련된 테스트의 메뉴를 제공하는 것 및 GUI를 사용하여 프로그램 플로우를 획득하는 것을 포함하는데, 프로그램 플로우는 테스트의 메뉴로부터 선택되는 테스트의 시퀀스를 포함한다. 최종적으로, 그 방법은 프로그램 플로우를 실행하기 위한 명령을 프로그램가능 테스터 모듈로 전송하는 것을 포함한다.

Description

프로토콜 독립적 디바이스 테스팅을 지원하기 위한 중앙 컨트롤러 컴퓨터 시스템 상에서의 GUI 구현{GUI IMPLEMENTATIONS ON CENTRAL CONTROLLER COMPUTER SYSTEM FOR SUPPORTING PROTOCOL INDEPENDENT DEVICE TESTING}
관련 출원에 대한 교차 참조
관련 출원
본 출원은, 발명의 명칭이 "TESTER WITH MIXED PROTOCOL ENGINE IN FPGA BLOCK"이고, 발명자의 이름이 John Frediani 및 Andrew Niemic이며, 대리인 정리 번호 ATST-JP0089를 갖는 2013년 2월 21일자로 출원된 미국 특허 출원 제13/773,580호에 관련된다. 이 출원은 참조에 의해 전체적으로 그리고 모든 목적을 위해 본원에 통합된다.
본 출원은, 발명의 명칭이 "A TESTER WITH ACCELERATION ON MEMORY AND ACCELERATION FOR AUTOMATIC PATTERN GENERATION WITHIN A FPGA BLOCK"이고, 발명자의 이름이 John Frediani이며, 대리인 정리 번호 ATST-JP0091을 갖는 2013년 2월 21일자로 출원된 미국 특허 출원 제13/773,555호에 관련된다. 이 출원은 참조에 의해 전체적으로 그리고 모든 목적을 위해 본원에 통합된다.
본 출원은, 발명의 명칭이 "A TEST ARCHITECTURE HAVING MULTIPLE FPGA BASED HARDWARE ACCELERATOR BLOCKS FOR TESTING MULTIPLE DUTS INDEPENDENTLY"이고, 발명자의 이름이 Gerald Chan, Andrew Niemic, Eric Kushnick, 및 Mei-Mei Sui이며, 대리인 정리 번호 ATST-JP0090을 갖는 2013년 2월 21일자로 출원된 미국 특허 출원 제13/773,569호에 관련된다. 이 출원은 참조에 의해 전체적으로 그리고 모든 목적을 위해 본원에 통합된다.
본 출원은, 발명의 명칭이 "CLOUD BASED INFRASTRUCTURE FOR SUPPORTING PROTOCOL RECONFIGURATIONS IN PROTOCOL INDEPENDENT DEVICE TESTING SYSTEMS"이고, 발명자의 이름이 Gerald Chan 및 Erik Volkerink이며, 대리인 정리 번호 ATST-JP0087을 갖는 2013년 2월 21일자로 출원된 미국 특허 출원 제13/773,628호에 관련된다. 이 출원은 참조에 의해 전체적으로 그리고 모든 목적을 위해 본원에 통합된다.
본 출원은, 발명의 명칭이 "A TESTER WITH ACCELERATION FOR PACKET BUILDING WITHIN A FPGA BLOCK"이고, 발명자의 이름이 John Frediani이며, 대리인 정리 번호 ATST-JP0088을 갖는 2013년 2월 28일자로 출원된 미국 특허 출원 제13/781,337호에 관련된다. 이 출원은 참조에 의해 전체적으로 그리고 모든 목적을 위해 본원에 통합된다.
발명의 분야
본 개시는, 전반적으로, 자동화된 테스트 장비의 분야에 관한 것으로, 특히, 이러한 장비를 제어하는 기술에 관한 것이다.
발명의 배경
자동화된 테스트 장비(automated test equipment; ATE)는, 반도체 웨이퍼 또는 다이, 집적 회로(IC), 회로 기판, 또는 패키지화된 디바이스 예컨대 솔리드 스테이트 드라이브에 대한 테스트를 수행하는 임의의 테스팅 어셈블리일 수 있다. ATE 어셈블리는, 측정을 재빨리 수행하고 차후 분석될 수 있는 테스트 결과를 발생시키는 자동화된 테스트를 실행하기 위해 사용될 수도 있다. ATE 어셈블리는 미터기(meter)에 커플링된 컴퓨터 시스템으로부터, 맞춤된 전용 컴퓨터 제어 시스템 및 시스템 온 칩(system-on-chip; SOC) 테스팅 또는 집적 회로 테스팅과 같은 반도체 웨이퍼 테스팅 및/또는 전자 부품을 자동적으로 테스팅할 수 있는 많은 상이한 테스트 장비를 포함할 수도 있는 복잡한 자동화된 테스트 어셈블리까지의 임의의 것일 수도 있다. ATE 시스템은, 디바이스가 디자인된 대로 기능하는 것을 보장하기 위한 디바이스 테스팅시 소비되는 시간의 양을 줄이기도 하고 디바이스가 고객에게 도달하기 이전에 주어진 디바이스 내의 고장난 컴포넌트의 존재를 결정하기 위한 진단 툴로서 소용되기도 한다.
통상적인 ATE 시스템이 디바이스(일반적으로 피시험 디바이스(device under test) 또는 DUT로 칭해진다)를 테스트하는 경우, ATE 시스템은 디바이스에 대해 자극(예를 들면, 전기 신호)를 인가하고 디바이스의 응답(예를 들면, 전류 및 전압)을 체크한다. 통상적으로, 테스트의 최종 결과는, 디바이스가 미리 확립된 오차 이내의 소정의 예상된 응답을 성공적으로 제공하면 "통과"이고, 또는 디바이스가 미리 확립된 오차 이내의 예상된 응답을 제공하지 못하면 "실패"이다. 더 복잡한 ATE 시스템은 고장난 디바이스를 평가하여 고장의 하나 이상의 원인을 잠재적으로 결정할 수 있다.
ATE 시스템의 동작을 지시하는 컴퓨터를 ATE 시스템이 포함하는 것이 일반적이다. 통상적으로, 컴퓨터는 (i) 테스트 개발 환경 및 (ii) 디바이스 테스팅 환경을 제공하기 위한 하나 이상의 특수 소프트웨어 프로그램을 실행한다. 테스트 개발 환경에서, 유저는 통상적으로 테스트 프로그램, 즉, ATE 시스템의 다양한 부분을 제어하는 하나 이상의 파일의 소프트웨어 기반 구성을 생성한다. 디바이스 테스팅 환경에서, 유저는 통상적으로 테스팅을 위한 하나 이상의 디바이스를 ATE 시스템에게 제공하고, 테스트 프로그램에 따라 각각의 디바이스를 테스트할 것을 ATE 시스템에게 지시한다. 유저는 단순히 추가 디바이스를 ATE 시스템에 제공하는 것에 의해, 그리고 테스트 프로그램에 따라 추가 디바이스를 테스트할 것을 ATE 시스템에게 지시하는 것에 의해 추가 디바이스를 테스트할 수 있다. 따라서, ATE 시스템은 유저가 테스트 프로그램에 기초하여 일관된 그리고 자동화된 방식으로 많은 디바이스를 테스트하는 것을 가능하게 한다.
도 1은, 통신 버스(102)를 통해 ATE 장치(111)로 이어지는 시스템 컨트롤러(101)에 의해 제어되는 소정의 통상적인 DUT, 예를 들면, DRAM과 같은 반도체 메모리 디바이스를 테스트하기 위한 종래의 자동 테스트 장비 본체의 개략적인 블록도이다. 시스템 컨트롤러(101)는 유저의 테스트를 실행하기 위한 디바이스 테스팅 환경 및 테스트 개발 환경을 제공하는 데 필요한 소프트웨어 프로그램을 실행한다.
ATE 본체(111)는 하드웨어 버스 어댑터 소켓(108A-108N)을 포함한다. 특정 통신 프로토콜, 예를 들면, PCIe, USB, SAS SATA 등등에 고유한 하드웨어 버스 어댑터 카드는 ATE 본체 상에 제공되는 하드웨어 버스 어댑터 소켓(108A-108N)에 연결되고 각각의 프로토콜에 고유한 케이블을 통해 DUT(109A-109N)와 인터페이싱한다. ATE 본체(111)는, ATE 본체(111) 안에 내장되는 하드웨어 컴포넌트를 제어하기 위한 그리고 하드웨어 버스 어댑터 카드를 통해 테스트되고 있는 DUT와 통신하는 데 필요한 커맨드 및 데이터를 발생시키기 위한, 관련 메모리(105)를 갖는 테스터 프로세서(101)를 또한 포함한다. 테스터 프로세서(101)는 시스템 버스(106)를 통해 하드웨어 버스 어댑터 카드와 통신한다.
ATE 본체(111)는 ATE 본체의 하드웨어 버스 어댑터 소켓에 끼워진(plugged) 하드웨어 버스 어댑터를 통해 ATE 본체(111)에 연결된 DUT(109A-109N)의 전기적 기능을 테스트한다. 따라서, 테스터 프로세서(101)는, 하드웨어 버스 어댑터에 고유한 프로토콜을 사용하여, 실행될 필요가 있는 테스트 프로그램을 DUT로 전달하도록 프로그래밍된다.
테스터 프로세서(101)에 의해 실행되는 테스트 프로그램은 알고리즘 패턴 발생기(103)에 의해 생성된 입력 신호를 DUT로 기록하는 것, DUT로부터 기록된 신호를 판독하는 것 및 비교기(104)를 사용하여 출력을 예상 패턴(expected pattern)과 비교하는 것을 수반하는 기능 테스트를 포함할 수도 있다. 출력이 입력과 매치하지 않으면, 테스터 프로세서(101)는 DUT를 결함이 있는 것으로 식별할 것이다. 예를 들면, DUT가 DRAM과 같은 메모리 디바이스이면, 테스트 프로그램은, 알고리즘 패턴 발생기(103)에 의해 발생된 데이터를, 기록 동작을 사용하여, DUT에 기록하고, 판독 동작을 사용하여 DRAM으로부터 데이터를 판독하고 그리고 비교기(104)를 사용하여 예상 비트 패턴을 판독 패턴과 비교할 것이다. 통상적인 시스템에서의 테스터 프로세서(101)는, DUT를 테스트하는 데 사용되는 테스트 패턴 및 커맨드를 발생시키기 위한 기능 블록, 예컨대 알고리즘 패턴 발생기(103) 및 프로세서 상에 직접적으로 소프트웨어로 프로그래밍되는 비교기(104)를 포함한다.
종래의 시스템에서, DUT와 통신하기 위해 사용되는 통신 프로토콜은 고정되는데, 그 이유는 ATE 본체(100)에 끼워지는 하드웨어 버스 어댑터 카드가 하나의 프로토콜에서만 통신하도록 디자인되는 단일 목적의 디바이스이고 상이한 프로토콜에서 통신하도록 재프로그래밍될 수 없기 때문이다. 예를 들면, PCIe 디바이스를 테스트하도록 구성된 ATE 본체는 PCIe 프로토콜만을 지원하는 하드웨어 버스 어댑터 카드를 본체에 끼울 것이다. 상이한 프로토콜을 지원하는 DUT를 테스트하기 위해서는, 유저는 통상적으로 PCIe 하드웨어 버스 어댑터 카드를 다른 프로토콜을 지원하는 버스 어댑터 카드로 교체해야 할 것이다. PCIe 하드웨어 버스 어댑터 카드가 다른 프로토콜을 지원하는 카드로 물리적으로 대체되지 않는 한, 이러한 시스템은 PCIe 프로토콜을 지원하는 DUT만을 테스트할 수 있다.
또한, 종래의 시스템의 시스템 컨트롤러(101) 상에서 테스트 개발 환경을 제공하는 테스트 애플리케이션은 하드웨어로부터 충분히 디커플링되도록 디자인되며 따라서, 다른 것들 중에서도, 그것은 DUT와 통신하기 위해 테스터 프로세서(101)에 의해 사용되는 통신 프로토콜에 무관하게 된다. 시스템 컨트롤러(101) 상에서 실행하는 소프트웨어 프로그램에 내장되는 지능은, 단순히, 명령을 테스터 프로세서(101)로 전달하는 것 및 테스터 프로세서(101)로부터 결과를 수신하여 유저에게 다시 전달하는 것으로 제한된다. 소프트웨어에 내장되는 진단 툴조차도 하드웨어 독립적이도록 디자인된다. 소프트웨어는, 명령을 수신하고, 기능을 프로세싱하고 결과를 다시 소프트웨어로 보고하는 대응하는 드라이버를 구비한 테스터 프로세서(101)로 진단 기능을 전송한다. 이것은, 유저가 시스템 컨트롤러를 상이한 종류의 테스터에 연결하는 것을 시스템 컨트롤러(101) 상에 상주하고 있는 테스트 개발 환경이 허용하는 경우까지, 테스트 개발 환경이 충분히 일반적으로 되는 것을 허용한다. 그러나, 테스트 개발 환경은 많은 하드웨어 고유의 구성을 수행하기 위한 제어를 유저에게 제공하지 않는다. 테스터 장치(111)를 재구성하기 위해서는, 유저는 통상적으로 장치(111)의 하드웨어를 물리적으로 재구성해야 한다.
따라서, 테스트 플로어에서, 예를 들면, 기존의 어댑터 카드가 지원하는 프로토콜과는 상이한 프로토콜을 실행하는 DUT가 테스트될 필요가 있는 경우, 하드웨어 버스 어댑터 카드를 교체하고 하드웨어를 수동으로 재구성하는 데 중요한 시간(critical time)이 소비된다.
발명의 간략한 개요
따라서, 상기 설명된 시스템의 문제점을 해결할 수 있는 테스터 아키텍쳐에 대한 필요성이 존재한다. 또한, 필요되어지는 것은 ATE 본체를 제어하기 위한 프로시져인데, 그 프로시져에서는 ATE 본체가 임의의 단일의 프로토콜에 구속되지 않도록 통신 프로토콜 엔진이 구성가능하게 된다. 또한, 필요되어지는 것은 구성된 프로토콜에 기초하여 ATE 본체에 관한 결정을 행하기 위한 프로시져이다. 설명되는 시스템의 유익한 양태를 이용하면, 그들 각각의 제한 없이, 본 발명의 실시형태는 이들 문제점을 해결할 신규의 솔루션을 제공한다.
프로그램가능 테스터 모듈을 구성하는 방법이 본원에서 개시되는데, 테스터 모듈은 복수의 통신 프로토콜 중 하나를 구현하기 위한 재구성가능 회로(reconfigurable circuit)를 포함한다. 그 방법은 유저 친화적이면 보통의 스킬을 갖는 유저가, 다수의 구성을 갖는 복잡한 프로그램가능 테스터 모듈을 재빨리 구성하는 것을 가능하게 한다.
일 실시형태에서, 자동화된 테스트 장비(ATE)를 사용하여 테스트를 수행하기 위한 방법이 개시된다. 그 방법은 그래픽 유저 인터페이스(graphical user interface; GUI)를 사용하여 프로그램가능 테스터 모듈을 프로그래밍하기 위한 프로토콜 선택을 획득하는 것을 포함한다. 또한, 그 방법은 적어도 하나의 피시험 디바이스(DUT)에 적용하기 위한 통신 프로토콜로 프로그램가능 테스트 모듈을 구성하는 것을 포함하는데, 프로그램가능 테스터 모듈은 적어도 하나의 DUT에 통신 가능하게 커플링되도록 동작가능하다. 또한 그 방법은 GUI를 사용하여 통신 프로토콜과 관련된 테스트의 메뉴를 디스플레이하는 것 및 GUI를 사용하여 프로그램 플로우를 획득하는 것을 포함하는데, 프로그램 플로우는 테스트의 메뉴로부터 선택되는 테스트의 시퀀스를 포함한다. 최종적으로, 그 방법은 프로그램 플로우를 실행하기 위한 명령을 프로그램가능 테스터 모듈로 전송하는 것을 포함한다.
다른 실시형태에서, 컴퓨터 실행가능 명령이 저장된 컴퓨터 판독가능 저장 매체가 개시되는데, 그 명령은 컴퓨터 시스템에 의해 실행되면 컴퓨터 시스템으로 하여금 자동화된 테스트 장비(ATE)를 사용하여 테스트를 수행하기 위한 방법을 수행하게 한다. 그 방법은 그래픽 유저 인터페이스(GUI)를 사용하여 프로그램가능 테스터 모듈을 프로그래밍하기 위한 프로토콜 선택을 획득하는 것을 포함한다. 또한, 그 방법은 적어도 하나의 피시험 디바이스(DUT)에 적용하기 위한 통신 프로토콜로 프로그램가능 테스트 모듈을 구성하는 것을 포함하는데, 프로그램가능 테스터 모듈은 적어도 하나의 DUT에 통신 가능하게 커플링되도록 동작가능하다. 또한 그 방법은 GUI를 사용하여 통신 프로토콜과 관련된 테스트의 메뉴를 디스플레이하는 것 및 GUI를 사용하여 프로그램 플로우를 획득하는 것을 포함하는데, 프로그램 플로우는 테스트의 메뉴로부터 선택되는 테스트의 시퀀스를 포함한다. 최종적으로, 그 방법은 프로그램 플로우를 실행하기 위한 명령을 프로그램가능 테스터 모듈로 전송하는 것을 포함한다.
일 실시형태에서, 자동화된 테스트를 수행하기 위한 시스템이 제시된다. 그 시스템은 내부에 저장된 테스트 애플리케이션을 포함하는 메모리를 포함한다. 또한, 그것은 프로그램가능 테스터 모듈에 연결하기 위한 테스트 인터페이스를 포함한다. 또한, 그것은 메모리 및 테스트 인터페이스에 커플링된 프로세서를 포함하는데, 프로세서는 테스트 애플리케이션에 따라 동작하여 다음의 것을 다음의 것을 수행하도록 구성된다: 그래픽 유저 인터페이스(GUI)를 사용하여 프로그램가능 테스터 모듈을 프로그래밍하기 위한 프로토콜 선택을 획득하는 것과, 적어도 하나의 피시험 디바이스(DUT)에 적용하기 위한 통신 프로토콜로 프로그램가능 테스터 모듈 - 프로그램가능 테스터 모듈은 적어도 하나의 DUT에 통신 가능하게 커플링되도록 동작가능함 - 을 구성하기 위한 명령을 송신하는 것과, GUI를 사용하여 통신 프로토콜과 관련된 테스트의 메뉴를 디스플레이하는 것과, GUI를 사용하여 프로그램 플로우 - 프로그램 플로우는 테스트의 메뉴로부터 선택된 테스트의 시퀀스를 포함함 - 를 획득하는 것과, 및 프로그램 플로우를 실행하기 위한 명령을 프로그램가능 테스터 모듈로 전송하는 것.
첨부의 도면과 함께 하기의 상세한 설명은 본 발명의 성질과 이점의 더 나은 이해를 제공할 것이다.
첨부의 도면에서 본 발명의 실시형태는 제한으로서가 아닌 예로서 예시되며, 도면에서 유사한 도면 부호는 유사한 엘리먼트를 지칭한다.
도 1은 통상적인 피시험 디바이스(DUT)를 테스트하기 위한 종래의 자동화된 테스트 시스템의 개략적인 블록도이다.
도 2a는 본 발명의 자동화된 테스트 시스템의 실시형태가 본 발명의 일 실시형태에 따라 구현될 수 있는 컴퓨터 시스템이다.
도 2b는, 본 발명의 실시형태에 따른, 클라이언트 시스템 및 서버가 네트워크에 커플링될 수도 있는 네트워크 아키텍쳐의 예의 블록도이다.
도 3a는, 본 발명의 일 실시형태에 따른, 시스템 컨트롤러, 사이트 모듈 및 DUT 사이의 인터커넥션의 하이 레벨의 개략적인 블록도이다.
도 3b는 본 발명의 한 실시형태에 따른, 사이트 모듈과 그것의 시스템 컨트롤러 및 DUT와의 인터커넥션의 상세한 개략적 블록도이다.
도 3c는, 본 발명의 한 실시형태에 따른, 도 3a의 구현된 FPGA 테스터 블록의 상세한 개략적 블록도이다.
도 4a는, 본 발명의 한 실시형태에 따른, 시스템 컨트롤러를 시스템의 테스터 슬라이스 및 DUT와 연결하기 위한 통상적인 하드웨어 구성을 예시하는 개략적인 블록도이다.
도 4b는, 본 발명의 일 실시형태에 따른, 자동화된 테스트 시스템의 시스템 컨트롤러와 사이트 모듈의 예시적인 소프트웨어 컴포넌트를 예시하는 개략적인 블록도이다.
도 5는, 본 발명의 일 실시형태에 따른, 테스트 애플리케이션의 아키텍쳐를 예시하는 개략적인 블록도이다.
도 6은, 본 발명의 일 실시형태에 따른, 그래픽 유저 인터페이스(GUI) 내에서 이용가능한 다수의 툴을 예시하는 테스트 애플리케이션에 대한 GUI의 예시적인 스크린 샷을 예시한다.
도 7a는, 본 발명의 일 실시형태에 따른, 테스트 애플리케이션 내에서의 프로그램 플로우 툴의 GUI 기반 구현예를 예시한다.
도 7b는, 본 발명의 일 실시형태에 따른, 테스트 애플리케이션 내에서의 프로그램 플로우 툴의 텍스트 기반 구현예를 예시한다.
도 8a는, 본 발명의 일 실시형태에 따른, 테스트 애플리케이션 내에서의 DUT 구성 툴의 GUI 기반 구현예를 예시한다.
도 8b는, 본 발명의 일 실시형태에 따른, 테스트 애플리케이션 내에서의 DUT 구성 툴의 텍스트 기반 구현예를 예시한다.
도 9는, 본 발명의 일 실시형태에 따른, 테스트 애플리케이션 내에서의 쉬무(shmoo) 툴에 대한 GUI를 예시한다.
도 10은, 본 발명의 일 실시형태에 따른, DUT를 테스트하기 위한 프로그램가능 디바이스를 포함하는 모듈을 구성하기 위해 그래픽 유저 인터페이스를 사용하는 예시적인 컴퓨터 구현 프로세스의 플로우차트를 예시한다.
도면에서, 동일한 도면 부호를 갖는 엘리먼트는 동일한 또는 유사한 기능을 갖는다.
발명의 상세한 설명
본 개시의 다양한 실시형태를 상세히 참조할 것인데, 실시형태의 예는 첨부 도면에서 예시된다. 본 기술이 이들 실시형태와 연계하여 설명될 것이지만, 실시형태는 본 발명을 이들 실시형태로 제한하도록 의도되지 않음이 이해될 것이다. 반대로, 본 개시는, 첨부의 특허청구범위에 의해 정의되는 바와 같은 본 개시의 취지와 범위 내에 포함될 수도 있는 대안예, 수정예 및 등가예를 포괄하도록 의도된다. 또한, 본 개시의 하기의 상세한 설명에서, 다양한 특정 상세는 본 개시의 완전한 이해를 제공하기 위해 설명된다. 그러나, 본 개시는 이들 특정 상세 없이 실시될 수도 있음이 이해될 것이다. 다른 경우에서, 공지의 방법, 프로시져, 컴포넌트, 및 회로는 본 개시의 양태를 불필요하게 모호하게 하지 않도록 상세히 설명되지 않았다.
후속하는 상세한 설명의 몇몇 부분은, 컴퓨터 메모리 내의 데이터 비트에 대한 동작의 프로시져, 로직 블록, 프로세싱, 및 다른 심볼적 표현의 관점에서 제시된다. 이들 설명 및 표현은, 데이터 프로세싱 기술분야의 숙련된 자가 그들의 연구(work)의 요지(substance)를 기술분야의 다른 숙련된 자에게 가장 효과적으로 전달하기 위해 사용하는 수단이다. 본 출원에서 있어서, 프로시져, 로직 블록, 프로세스 등등은 소망의 결과로 이끄는 명령 또는 단계의 일관성있는 시퀀스인 것으로 생각된다. 단계는 물리적 양의 물리적 조작(manipulation)을 활용하는 것이다. 일반적으로, 필수적이지는 않지만, 이들 양은 컴퓨터 시스템에서 저장, 전송, 결합, 비교, 및 다르게는 조작될 수 있는 전기 또는 자기 신호의 형태를 취한다. 가끔은, 원칙적으로 공통 사용의 이유로 인해, 이들 신호를 트랜잭션, 비트, 값, 엘리먼트, 심볼, 캐릭터, 샘플, 픽셀 등등으로 지칭하는 것이 편리하다는 것이 증명되었다.
그러나, 이들 및 유사한 용어는 적절한 물리적 양과 관련될 것이고 단지 이들 양에 적용되는 편리한 라벨에 불과하다는 것을 명심해야 한다. 하기의 논의에서 명백한 바와 같이, 그렇지 않다고 구체적으로 언급되지 않는 한, 본 개시의 전체에 걸쳐, "구성하는", "제공하는", "실행하는", "전송하는", "획득하는", "구현하는", "프로그래밍하는", "할당하는", "관련시키는", "설정하는", "액세스하는", "제어하는", "결정하는", "식별하는", "캐시하는", "유지하는", "비교하는", "제거하는", "판독하는", "기록하는" 등등과 같은 용어를 활용하는 논의는 컴퓨터 시스템 또는 유사한 전자적 컴퓨팅 디바이스 또는 프로세서(예를 들면, 도 2a의 시스템(110))의 액션 및 프로세스(예를 들면, 도 10의 플로우차트(1000))를 지칭하는 것을 알 수 있다. 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스는, 컴퓨터 시스템 메모리, 레지스터 또는 다른 이러한 정보 저장, 전송 또는 디스플레이 디바이스 내에서 물리적(전자적) 양으로서 표현되는 데이터를 조작 및 변환한다.
본원에서 설명되는 실시형태는, 하나 이상의 컴퓨터 또는 다른 디바이스에 의해 실행되는, 몇몇 형태의 컴퓨터 판독가능 저장 매체 상에 상주하는 컴퓨터 실행가능 명령, 예컨대 프로그램 모듈의 일반적인 맥락에서 논의될 수도 있다. 비제한적인 예로서, 컴퓨터 판독가능 저장 매체는 비일시적 컴퓨터 판독가능 저장 매체 및 통신 매체를 포함하고; 비일시적 컴퓨터 판독가능 매체는 일시적인 전파 신호를 제외한 모든 컴퓨터 판독가능 매체를 포함한다. 일반적으로, 프로그램 모듈은, 특정 작업(task)을 수행하거나 특정 추상 데이터 타입을 구현하는 루틴, 프로그램, 오브젝트, 컴포넌트, 데이터 구조 등등을 포함한다. 프로그램 모듈의 기능성은 다양한 실시형태에서 소망에 따라 결합되거나 분산될 수도 있다.
컴퓨터 저장 매체는, 컴퓨터 판독가능 명령, 데이터 구조, 프로그램 모듈 또는 다른 데이터와 같은 정보 저장을 위해 임의의 방법 또는 기술로 구현되는 휘발성 및 불휘발성, 착탈식 및 비착탈식 매체를 포함한다. 컴퓨터 저장 매체는, 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read only memory; ROM), 전기적 소거가능 프로그램가능 ROM(electrically erasable programmable ROM; EEPROM), 플래시 메모리 또는 다른 메모리 기술, 컴팩트 디스크 ROM(compact disk ROM; CD-ROM), 디지털 다기능 디스크(DVD) 또는 다른 광학적 스토리지, 자기 카세트, 자기 테이프, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스, 또는 소망의 정보를 저장하기 위해 사용될 수 있으며 그 정보를 취출하기 위해 액세스될 수 있는 임의의 다른 매체를 포함하지만, 이들에 한정되는 것은 아니다.
통신 매체는 컴퓨터 실행가능 명령, 데이터 구조, 및 프로그램 모듈을 구현할 수 있고, 임의의 정보 전달 매체를 포함한다. 제한이 아닌 예로서, 통신 매체는 유선 네트워크 또는 직결 접속(direct- wired connection)과 같은 유선 매체, 및 음향, 무선 주파수(radio frequency; RF), 적외선(IR)과 같은 무선 매체 및 다른 무선 매체를 포함한다. 위의 것의 임의의 조합도 컴퓨터 판독가능 매체의 범위 내에 또한 포함될 수 있다.
도 2a는 본 개시의 실시형태를 구현할 수 있는 테스터 제어 시스템(110)의 예의 블록도이다. 테스터 제어 시스템(110)은 컴퓨터 판독가능 명령을 실행할 수 있는 임의의 단일의 또는 다중 프로세서 컴퓨팅 디바이스 또는 시스템을 광의적으로 나타낸다. 제어 시스템(110)의 예는, 제한 없이, 워크스테이션, 랩탑, 클라이언트측 단말, 서버, 분산형 컴퓨팅 시스템, 핸드헬드 디바이스, 또는 임의의 다른 컴퓨팅 시스템 또는 디바이스를 포함한다. 가장 기본 구성에서, 제어 시스템(110)은 적어도 하나의 프로세서(114) 및 시스템 메모리(116)를 포함할 수도 있다.
프로세서(114)는 데이터를 프로세싱할 수 있거나 또는 명령을 해석하여 실행할 수 있는 임의의 타입의 또는 형태의 프로세싱 유닛을 일반적으로 나타낸다. 소정의 실시형태에서, 프로세서(114)는 소프트웨어 애플리케이션 또는 모듈로부터 명령을 수신할 수도 있다. 이들 명령은 프로세서(114)로 하여금 본원에서 설명되고/되거나 예시되는 예시적인 실시형태 중 하나 이상의 기능을 수행하게 할 수도 있다.
시스템 메모리(116)는 데이터 및/또는 다른 컴퓨터 판독가능 명령을 저장할 수 있는 임의의 타입의 또는 형태의 휘발성 또는 불휘발성 저장 디바이스 또는 매체를 일반적으로 나타낸다. 시스템 메모리(116)의 예는, 제한 없이, RAM, ROM, 플래시 메모리, 또는 임의의 다른 적절한 메모리 디바이스를 포함한다. 필수적이지는 않지만, 소정의 실시형태에서, 제어 시스템(110)은 (예를 들면, 시스템 메모리(116)와 같은) 불휘발성 메모리 유닛 및 (예를 들면, 주 저장 디바이스(primary storage device; 132)와 같은) 불휘발성 저장 디바이스 둘 다를 포함할 수도 있다.
테스터 제어 시스템(110)은 프로세서(114) 및 시스템 메모리(116) 외에 하나 이상의 컴포넌트 또는 엘리먼트를 또한 포함할 수도 있다. 예를 들면, 도 2a의 실시형태에서, 제어 시스템(110)은 메모리 컨트롤러(118), 입/출력(input/output; I/O) 컨트롤러(120), 및 통신 인터페이스(122)를 포함하는데, 이들 각각은 통신 인프라(communication infrastructure; 112)를 통해 인터커넥트될 수도 있다. 통신 인프라(112)는 컴퓨팅 디바이스의 하나 이상의 컴포넌트 사이의 통신을 용이하게 할 수 있는 임의의 타입의 또는 형태의 인프라를 일반적으로 나타낸다. 통신 인프라(112)의 예는, 제한 없이, 통신 버스(예컨대, ISA(Industry Standard Architecture), PCI(Peripheral Component Interconnect), PCIe(PCI Express), 또는 유사한 버스) 및 네트워크를 포함한다.
메모리 컨트롤러(118)는 메모리 또는 데이터를 핸들링하거나 또는 제어 시스템(110)의 하나 이상의 컴포넌트 사이의 통신을 제어할 수 있는 임의의 타입의 또는 형태의 디바이스를 일반적으로 나타낸다. 예를 들면, 메모리 컨트롤러(118)는 통신 인프라(112)를 통한 프로세서(114), 시스템 메모리(116), 및 I/O 컨트롤러(120) 사이의 통신을 제어한다.
I/O 컨트롤러(120)는 컴퓨팅 디바이스의 입력 및 출력 기능을 조정하고/하거나 제어할 수 있는 임의의 타입의 또는 형태의 모듈을 일반적으로 나타낸다. 예를 들면, I/O 컨트롤러(120)는 컨트롤러 시스템(110)의 하나 이상의 엘리먼트, 예컨대 프로세서(114), 시스템 메모리(116), 통신 인터페이스(122), 디스플레이 어댑터(126), 입력 인터페이스(130), 및 저장 인터페이스(134) 사이에서의 데이터의 전송을 제어하거나 또는 용이하게 할 수도 있다.
통신 인터페이스(122)는 예시적인 제어 시스템(110)과 하나 이상의 추가 디바이스 사이의 통신을 용이하게 할 수 있는 임의의 타입의 또는 형태의 통신 디바이스 또는 어댑터를 광의적으로 나타낸다. 예를 들면, 통신 인터페이스(122)는 추가 제어 시스템을 포함하는 사설 또는 공공 네트워크와 제어 시스템(110) 사이의 통신을 용이하게 할 수도 있다. 통신 인터페이스(122)의 예는, 제한 없이, 유선 네트워크 인터페이스(예컨대 네트워크 인터페이스 카드), 무선 네트워크 인터페이스(예컨대 무선 네트워크 인터페이스 카드), 모뎀, 및 임의의 다른 적절한 인터페이스를 포함한다. 일 실시형태에서, 통신 인터페이스(122)는 인터넷과 같은 네트워크에 대한 직접 링크를 통해 원격 서버에 대한 직접 연결을 제공한다. 또한, 통신 인터페이스(122)는 임의의 적절한 연결을 통해 이러한 연결을 간접적으로 제공할 수도 있다.
또한, 통신 인터페이스(122)는, 외부 버스 또는 통신 채널을 통한 제어 시스템(110)과 하나 이상의 추가 네트워크 또는 저장 디바이스 사이의 통신을 용이하게 하도록 구성된 호스트 어댑터를 나타낼 수도 있다. 호스트 어댑터의 예는, 제한 없이, SCSI(Small Computer System Interface) 호스트 어댑터, USB(Universal Serial Bus; 범용 직렬 버스) 호스트 어댑터, IEEE(Institute of Electrical and Electronics Engineers) 1394 호스트 어댑터, SATA(Serial Advanced Technology Attachment) 및 eSATA(External SATA) 호스트 어댑터, ATA(Advanced Technology Attachment) 및 병렬 ATA(Parallel ATA; PATA) 호스트 어댑터, 파이버(fiber) 채널 인터페이스 어댑터, 이더넷 어댑터 등등을 포함한다. 통신 인터페이스(122)는 또한 제어 시스템(110)이 분산된 또는 원격 컴퓨팅에 참여하는 것을 또한 허용할 수도 있다. 예를 들면, 통신 인터페이스(122)는 원격 디바이스로부터 명령을 수신하고 실행을 위해 원격 디바이스로 명령을 전송할 수도 있다.
도 2a에 예시된 바와 같이, 제어 시스템(110)은 디스플레이 어댑터(126)를 통해 통신 인프라(112)에 커플링된 적어도 하나의 디스플레이 디바이스(124)를 또한 포함할 수도 있다. 디스플레이 디바이스(124)는 디스플레이 어댑터(126)에 의해 포워딩되는 정보를 시각적으로 디스플레이할 수 있는 임의의 타입의 또는 형태의 디바이스를 일반적으로 나타낸다. 마찬가지로 디스플레이 어댑터(126)는 디스플레이 디바이스(124) 상에서의 디스플레이를 위해 그래픽, 텍스트, 및 다른 데이터를 포워딩하도록 구성된 임의의 타입의 또는 형태의 디바이스를 일반적으로 나타낸다.
도 2a에서 예시된 바와 같이, 제어 시스템(110)은 입력 인터페이스(130)를 통해 통신 인프라(112)에 커플링된 적어도 하나의 입력 디바이스(128)를 또한 포함할 수도 있다. 입력 디바이스(128)는, 컴퓨터에 의해 발생된 또는 사람에 의해 발생된 입력을 제어 시스템(110)으로 제공할 수 있는 임의의 타입의 또는 형태의 입력 디바이스를 일반적으로 나타낸다. 입력 디바이스(128)의 예는, 제한 없이, 키보드, 포인팅 디바이스, 음성 인식 디바이스, 또는 임의의 다른 입력 디바이스를 포함한다.
도 2a에 예시된 바와 같이, 제어 시스템(110)은 저장 인터페이스(134)를 통해 통신 인프라(112)에 커플링되는 주 저장 디바이스(132) 및 백업 저장 디바이스(133)를 또한 포함할 수도 있다. 저장 디바이스(132 및 133)는 데이터 및/또는 다른 컴퓨터 판독가능 명령을 저장할 수 있는 임의의 타입의 또는 형태의 저장 디바이스 또는 매체를 일반적으로 나타낸다. 예를 들면, 저장 디바이스(132 및 133)는 자기 디스크 드라이브(예를 들면, 소위 하드 드라이브), 플로피 디스크 드라이브, 자기 테이프 드라이브, 광학 디스크 드라이브, 플래시 드라이브 등등일 수도 있다. 저장 인터페이스(134)는 제어 시스템(110)의 저장 디바이스(132 및 133)와 다른 컴포넌트 사이에서 데이터를 전송하기 위한 임의의 타입의 또는 형태의 인터페이스 또는 디바이스를 일반적으로 나타낸다.
일 예에서, 데이터베이스(140)는 주 저장 디바이스(132)에 저장될 수도 있다. 데이터베이스(140)는 단일의 데이터베이스 또는 컴퓨팅 디바이스의 일부를 나타낼 수도 있거나 또는 그것은 다수의 데이터베이스 또는 컴퓨팅 디바이스를 나타낼 수도 있다. 예를 들면, 데이터베이스(140)는 제어 시스템(110)의 일부 및/또는 (하기의) 도 2의 예시적인 네트워크 아키텍쳐(200)의 일부를 나타낼 수도 있다(그 일부 상에 저장될 수도 있다). 대안적으로, 데이터베이스(140)는, 컴퓨팅 디바이스, 예컨대 제어 시스템(110) 및/또는 네트워크 아키텍쳐(200)의 일부에 의해 액세스될 수 있는 하나 이상의 물리적으로 별개의 디바이스를 나타낼 수도 있다(그 디바이스 상에 저장될 수도 있다).
도 2a를 계속 참조하면, 저장 디바이스(132 및 133)는, 컴퓨터 소프트웨어, 데이터, 또는 다른 컴퓨터 판독가능 정보를 저장하도록 구성된 착탈식 저장 유닛으로부터 판독하고/하거나 그 착탈식 저장 유닛에 기록하도록 구성될 수도 있다. 적절한 착탈식 저장 유닛의 예는, 제한 없이, 플로피 디스크, 자기 테이프, 광학 디스크, 플래시 메모리 디바이스 등등을 포함한다. 저장 디바이스(132 및 133)는 컴퓨터 소프트웨어, 데이터, 또는 다른 컴퓨터 판독가능 명령이 제어 시스템(110)에 로딩되는 것을 허용하기 위한 다른 유사한 구조 또는 디바이스를 또한 포함할 수도 있다. 예를 들면, 저장 디바이스(132 및 133)는 소프트웨어, 데이터, 또는 컴퓨터 판독가능 정보를 판독 및 기록하도록 구성될 수도 있다. 저장 디바이스(132 및 133)는 또한 제어 시스템(110)의 일부일 수도 있거나 또는 다른 인터페이스 시스템을 통해 액세스되는 별개의 디바이스일 수도 있다.
많은 다른 디바이스 또는 서브시스템이 제어 시스템(110)에 연결될 수도 있다. 역으로, 도 2a에서 예시된 컴포넌트 및 디바이스의 모두는 본원에서 설명되는 실시형태를 실시하기 위해 존재할 필요는 없다. 위에서 언급된 디바이스 및 서브시스템은 도 2a에 도시된 것과는 상이한 방식으로 인터커넥트될 수도 있다. 제어 시스템(110)은 임의의 수의 소프트웨어, 펌웨어, 및/또는 하드웨어 구성을 또한 활용할 수도 있다. 예를 들면, 본원에서 개시되는 예시적인 실시형태는 컴퓨터 판독가능 매체 상에 컴퓨터 프로그램(컴퓨터 소프트웨어, 소프트웨어 애플리케이션, 컴퓨터 판독가능 명령, 또는 컴퓨터 제어 로직으로서도 또한 칭해짐)으로서 인코딩될 수도 있다.
컴퓨터 프로그램을 포함하는 컴퓨터 판독가능 매체는 제어 시스템(110)에 로딩될 수도 있다. 그 다음, 컴퓨터 판독가능 매체 상에 저장된 컴퓨터 프로그램의 전체 또는 일부는 시스템 메모리(116) 및/또는 저장 디바이스(132 및 133)의 다양한 부분에 저장될 수도 있다. 프로세서(114)에 의한 실행시, 제어 시스템(110)에 로딩된 컴퓨터 프로그램은 프로세서(114)로 하여금 본원에서 설명되고/되거나 예시되는 예시적인 실시형태의 기능을 수행하게 하고/하거나 그 기능을 수행하기 위한 수단일 수도 있다. 추가적으로 또는 대안적으로, 본원에서 설명되고/되거나 예시되는 예시적인 실시형태는 펌웨어 및/또는 하드웨어로 구현될 수도 있다.
도 2b는, 클라이언트 시스템(151, 152 및 153) 및 서버(141 및 145)가 네트워크(150)에 커플링될 수도 있게 되는 네트워크 아키텍쳐(100)의 한 예의 블록도이다. 클라이언트 시스템(151, 152 및 153)은 임의의 타입의 또는 형태의 컴퓨팅 디바이스 또는 시스템, 예컨대 도 2a의 테스터 제어 시스템(110)을 일반적으로 나타낸다.
마찬가지로, 서버(141 및 145)는, 다양한 데이터베이스 서비스를 제공하도록 및/또는 소정의 소프트웨어 애플리케이션을 실행하도록 구성된 컴퓨팅 디바이스 또는 시스템, 예컨대 애플리케이션 서버 또는 데이터베이스 서버를 일반적으로 나타낸다. 네트워크(150)는, 예를 들면, 인트라넷, 광역 네트워크(wide area network; WAN), 로컬 에어리어 네트워크(local area network; LAN), 개인 영역 네트워크(personal area network; PAN), 또는 인터넷을 포함하는 임의의 원격통신 또는 컴퓨터 네트워크를 일반적으로 나타낸다.
도 2a의 제어 시스템(110)을 참조하면, 통신 인터페이스, 예컨대 통신 인터페이스(122)는 각각의 클라이언트 시스템(151, 152 및 153)과 네트워크(150) 사이에 연결성을 제공하기 위해 사용될 수도 있다. 클라이언트 시스템(151, 152 및 153)은, 예를 들면, 웹 브라우저 또는 다른 클라이언트 소프트웨어를 사용하여 서버(141 또는 145) 상의 정보에 액세스할 수도 있다. 이러한 소프트웨어는 클라이언트 시스템(151, 152 및 153)이, 서버(140), 서버(145), 저장 디바이스(160(1)-160(L)), 저장 디바이스(170(1)-170(N)), 저장 디바이스(190(1)-190(M)), 또는 지능형 저장 어레이(195)에 의해 호스팅되는 데이터에 액세스하는 것을 허용할 수도 있다. 도 2a가 데이터의 교환을 위해 네트워크(예컨대 인터넷)의 사용을 묘사하지만, 본원에서 설명되는 실시형태는 인터넷 또는 임의의 특정 네트워크 기반 환경에 제한되지 않는다.
일 실시형태에서, 본원에서 개시되는 예시적인 실시형태 중 하나 이상의 전체 또는 일부는 컴퓨터 프로그램으로서 인코딩되고 서버(141), 서버(145), 저장 디바이스(160(1)-160(L)), 저장 디바이스(170(1)-170(N)), 저장 디바이스(190(1)-190(M)), 또는 지능형 저장 어레이(195), 또는 이들의 임의의 조합으로 로딩되어 이들에 의해 실행된다. 또한, 본원에서 개시되는 예시적인 실시형태 중 하나 이상의 전체 또는 일부는 컴퓨터 프로그램으로서 인코딩되고, 서버(141)에 저장되고, 서버(145)에 의해 실행되고, 네트워크(150)를 통해 클라이언트 시스템(151, 152 및 153)으로 분산될 수도 있다.
프로토콜 독립적 디바이스 테스팅을 지원하기 위한 중앙 컨트롤러 컴퓨터 시스템 상에서의 GUI 구현
종래의 시스템에서, 피시험 디바이스(DUT)와 통신하기 위해 사용되는 통신 프로토콜은 고정되는데, 그 이유는 ATE 본체에 끼워지는 하드웨어 버스 어댑터 카드가, 통상적으로, 하나의 프로토콜에서만 통신하도록 디자인되는 단일 목적의 디바이스이고 상이한 프로토콜에서 통신하도록 재프로그래밍될 수 없기 때문이다. 일반적으로, 테스터 재구성가능성은 다양한 방식으로 향상될 수 있다. 한 방식은, DUT와 통신하기 위해 사용되는 프로토콜 엔진이, 테스터 프로세서 내의 펌웨어에 프로토콜 엔진을 고정하는 대신, 테스터 장치 상의 재프로그램가능 FPGA 디바이스 상에 직접적으로 프로그램밍되도록 하드웨어를 재구성하는 것에 의한다. 다른 방식은, 이전에는 테스터 프로세서 상의 소프트웨어에서 수행된 기능성을 FPGA 디바이스 상에서 구현되는 하드웨어 가속기로 전달하는 것인데, 여기서는 FPGA 디바이스 상에서의 상이한 모드의 하드웨어 가속이 구성가능하게 된다.
도 3a 내지 도 3c는 하드웨어 디바이스 테스팅을 위한 장치의 일 실시형태를 예시하는데, 여기서는 DUT와 통신하기 위해 사용되는 통신 프로토콜은 재구성가능하다. 그러나, 본 발명의 원리는 임의의 장치와 연계하여 사용될 수 있는데, 그 장치는 임의의 여러 상이한 프로토콜에서 통신하도록 재구성될 수 있다.
도 3a는 자동 테스트 장비(ATE) 장치(300)의 예시적인 하이 레벨 블록도인데, 시스템 컨트롤러(301)는 테스터 프로세서(305)를 제어하고, 테스터 프로세서(305)는 본 발명의 한 실시형태에 따른 내장형 기능 모듈을 구비하는 FPGA 디바이스를 통해 피시험 디바이스(DUT)에 연결된다. 일 실시형태에서, ATE 장치(300)는 다수의 DUT를 동시에 테스트할 수 있는 임의의 테스팅 시스템 내에서 구현될 수도 있다.
도 3a를 참조하면, 본 발명의 한 실시형태에 따라 반도체 디바이스를 더 효율적으로 테스트하기 위한 ATE 장치(300)는, 시스템 컨트롤러(301), 시스템 컨트롤러를 사이트 모듈 보드(310A-310N)에 연결하는 네트워크 스위치(302), 구현된 FPGA 테스터 블록(320A-320N)을 포함하는 FPGA 디바이스(321A-321M), FPGA 디바이스(321A-321M) 중 하나에 각각 연결되는 메모리 블록 모듈(360A-360M), 및 피시험 디바이스(DUT)(372A-372N)를 포함하고, 피시험 디바이스(372A-372N)의 각각은 구현된 FPGA 테스터 블록(320A-320N) 중 하나에 연결된다.
일 실시형태에서, 시스템 컨트롤러(301)는 컴퓨터 시스템, 예를 들면, 테스트 프로그램을 로딩하고 ATE(300)에 연결된 DUT에 대한 테스트를 실행하기 위해 ATE의 유저에 대해 유저 인터페이스를 제공하는 제어 시스템(110)일 수도 있다. Advantest Stylus™ 오퍼레이팅 시스템은, 디바이스 테스팅 동안 일반적으로 사용되는 테스트 소프트웨어 또는 테스트 애플리케이션의 일 예이다. 그것은 유저에게 (i) 테스트 개발 환경 및 (ii) 디바이스 테스팅 환경을 제공한다. 그것은 테스트를 구성하고 제어하게 하는 그래픽 유저 인터페이스를 또한 포함한다. 그것은 테스트 플로우를 제어하고, 테스트 프로그램의 상태를 제어하고, 어떤 테스트 프로그램이 실행되고 있는지를 결정하고, 테스트 결과 및 테스트 플로우에 관련된 다른 데이터를 로깅하기 위한 기능성을 또한 포함한다. 일 실시형태에서, 시스템 컨트롤러는 512개만큼 많은 DUT에 연결되어 제어할 수 있다. 통상적으로, 유저는 그래픽 유저 인터페이스를 통해 테스트 프로그램을 시스템 컨트롤러(301) 안으로 또한 로딩한다. 테스트 프로그램은 DUT 상에서 실행될 필요가 있는 테스트의 모든 파라미터를 정의한다.
일 실시형태에서, 시스템 컨트롤러(301)는 네트워크 스위치, 예컨대 이더넷 스위치를 통해 사이트 모듈 보드(310A-310N)에 연결될 수 있다. 다른 실시형태에서, 네트워크 스위치는, 예를 들면, 파이버 채널, 802.11 또는 ATM과 같은 상이한 프로토콜과 호환될 수도 있다.
일 실시형태에서, 사이트 모듈 보드(310A-310N)의 각각은, DUT(372A-372N)가 적재되는 맞춤형 적재 보드 설비에 부착되는, 그리고 또한 시스템 컨트롤러(301)(이곳으로부터 테스트 프로그램이 수신됨)에 부착되는 평가 및 개발의 목적을 위해 사용되는 별개의 독립형 보드일 수도 있다. 다른 실시형태에서, 사이트 모듈 보드는 플러그 인 확장 카드로서 또는 시스템 컨트롤러(301)에 연결된 섀시에 끼워지는 도터 보드(daughter board)로서 구현될 수도 있다.
사이트 모듈 보드(310A-310N)은 각각 적어도 하나의 테스터 프로세서(305) 및 적어도 하나의 FPGA 디바이스를 포함할 수 있다. 사이트 모듈 보드 상의 테스터 프로세서(305) 및 FPGA 디바이스(321A-321M)는, 시스템 컨트롤러(301)로부터 수신되는 테스트 프로그램 명령에 따라 각각의 테스트 사례에 대한 테스트 방법을 실행한다. 일 실시형태에서, 테스터 프로세서는 상업적으로 입수가능한 인텔 8086 CPU 또는 임의의 다른 공지의 프로세서일 수 있다. 또한, 테스터 프로세서는 우분투 OS x64 오퍼레이팅 시스템 상에서 동작하고 코어 소프트웨어(Core Software)를 실행할 수도 있는데, 코어 소프트웨어는 테스터 프로세서가 시스템 컨트롤러 상에서 실행하는 스타일러스(Stylus) 소프트웨어와 통신하는 것을 허용하여, 테스트 방법을 실행하게 한다. 테스터 프로세서(305)는 사이트 모듈 상의 FPGA 디바이스 및 사이트 모듈에 연결된 DUT를, 시스템 컨트롤러로부터 수신되는 테스트 프로그램에 기초하여 제어한다. 일 실시형태에서, 테스트 방법은 시스템 컨트롤러(301) 상에 상주하며, 어떤 프로토콜이 테스트되고 있는지에 의존하여 시스템 컨트롤러(301) 상의 테스트 애플리케이션으로부터 테스터 프로세서(305)로 푸시된다.
테스터 프로세서(305)는 버스(312)를 통해 FPGA 디바이스에 연결되어 FPGA 디바이스와 통신할 수 있다. 일 실시형태에서, 테스터 프로세서(305)는 별개의 전용 버스를 통해 FPGA 디바이스(321A-321M)의 각각과 통신한다. 일 실시형태에서, 테스터 프로세서(305)는, 최소의 프로세싱 기능성이 FPGA 디바이스에 할당된 FPGA를 통해 투명하게 DUT(372A-372N)의 테스팅을 제어할 수 있다. 이 실시형태에서, 버스(312)를 통한 데이터 트래픽은 급격히 소진되는데, 그 이유는 테스터 프로세서에 의해 발생되는 커맨드 및 데이터 모두가 버스를 통해 FPGA 디바이스로 전달될 필요가 있기 때문이다. 다른 실시형태에서, 테스터 프로세서(305)는, DUT의 테스팅을 제어하기 위한 기능성을, 일련의 하드웨어 가속 모드를 통해, DUT로 할당하는 것에 의해 프로세싱 부하를 공유할 수 있다. 이들 실시형태에서, 버스(312)를 통한 트래픽은 감소되는데, 그 이유는 FPGA 디바이스가 그들 고유의 커맨드 및 데이터를 발생시킬 수 있기 때문이다.
일 실시형태에서, FPGA 디바이스(321A-321M)의 각각은 그 고유의 전용 메모리 블록(360A-360M)에 연결된다. 이들 메모리 블록은, 다른 것들 중에서도, DUT로 기록되는 테스트 패턴 데이터를 저장하는 데 활용될 수 있다. 일 실시형태에서, FPGA 디바이스의 각각은, 본원에서 더 설명되는 바와 같은 통신 프로토콜 엔진 및 하드웨어 가속기의 구현을 포함하는 기능을 수행하기 위한 기능 모듈을 갖는 2개의 구현된 FPGA 테스터 블록(320A-320B)을 포함할 수 있다. 메모리 블록(360A-360M) 각각은 하나 이상의 메모리 모듈을 포함할 수 있는데, 메모리 블록 내의 각각의 메모리 모듈은 구현된 FPGA 테스터 블록(320A-320B) 중 하나 이상에 전용될 수 있다. 따라서, 구현된 FPGA 테스터 블록(320A-320B)의 각각은 메모리 블록(360) 내의 자기 고유의 전용 메모리 모듈에 연결될 수 있다. 다른 실시형태에서, 구현된 FPGA 테스터 블록(320A 및 320B)은 메모리 블록(360A) 내의 메모리 모듈 중 하나를 공유할 수 있다.
또한, 시스템에서 DUT(372A-372N)의 각각은 "DUT 당 테스터(tester per DUT)" 구성에서 전용의 구현된 FPGA 테스터 블록(320A-320N)에 연결될 수 있다. 이것은 각각의 DUT에 대한 별개의 테스트 실행을 허용한다. 이러한 구성에서 하드웨어 리소스는, 하드웨어 공유를 최소로 하면서 개개의 DUT를 지원하는 방식으로 디자인된다. 이 구성은 많은 DUT가 병렬로 테스트되는 것을 또한 허용하는데, 여기서 각각의 DUT는 자기 고유의 전용 FPGA 테스터 블록에 연결될 수 있고 상이한 테스트 프로그램을 실행하고 있을 수 있다.
도 3a에서 묘사된 본 발명의 실시형태의 아키텍쳐는 몇몇 특이한 이점을 갖는다. 예를 들면, 그것은 시스템에서 프로토콜 고유의 하드웨어 버스 어댑터 소켓 및 카드에 대한 필요성을 제거하는데, 그 이유는 통신 프로토콜 모듈이 FPGA 디바이스 내의 구현된 FPGA 테스터 블록 상에 직접적으로 프로그래밍될 수 있기 때문이다. 구현된 테스터 블록은 DUT가 지원하는 임의의 프로토콜에서 DUT와 통신하도록 구성될 수 있다. 따라서, 상이한 프로토콜 지원을 갖는 DUT가 테스트될 필요가 있으면, 이들은 동일한 시스템에 연결될 수 있고 FPGA는 관련 프로토콜의 지원으로 재프로그래밍될 수 있다. 결과적으로, 하나의 ATE 본체는 많은 상이한 타입의 프로토콜을 지원하는 DUT를 테스트하도록 쉽게 구성될 수 있다.
본 발명의 일 실시형태에서, 시스템 컨트롤러(301) 상에서 실행하는 테스트 애플리케이션, 예를 들면 Advantest Stylus™는, 테스트 개발 환경의 일부로서, FPGA에 대한 상이한 하드웨어 가속 모드 및 FPGA 상에 프로그래밍될 프로토콜을 통한 유저 제어를 허용하는 내장형 기능성을 구비한다. 따라서, 유저는 하드웨어에 프로그래밍할 프로토콜 및 하드웨어 가속의 레벨을, 테스터 애플리케이션과 관련된 그래픽 유저 인터페이스(GUI)를 통해 쉽게 고를 수 있다. 일 실시형태에서, 테스터 애플리케이션은 테스트 프로그램 플로우를 제어하고 테스트 프로그램의 상태를 제어하기 위한 테스터 상태 머신을 포함한다.
본 발명은 FPGA 디바이스의 사용을 통해서만 하드웨어 재구성가능성을 달성하는 것에 한정되지 않음을 유의해야 한다. 일 실시형태에서, 테스터 프로세서(305)를 통해 시스템 컨트롤러(301)로 이어지는 사이트 모듈(310A-310N)은 임의의 다양한 프로그램가능 로직 디바이스, 예를 들면, 프로그램가능 로직 어레이(programmable logic array; "PLA"), 복합 프로그램가능 로직 디바이스(complex programmable logic device; "CPLD"), 프로그램가능 로직 어레이(programmable array logic; "PAL") 등등의 사용을 통해 재구성가능하게 만들어질 수 있다. 상이한 실시형태에서, 사이트 모듈 상에서 실행하는 프로토콜은, 테스트 프로세서 자체를 재구성가능하게 하는 것과 같이, 또 다른 수단을 통해 재구성가능하게 만들어질 수도 있다. 이러한 시스템에서의 테스터 프로세서는 예를 들면 디지털 신호 프로세서(digital signal processor; DSP)일 수 있다. 재구성가능한 테스터 프로세서를 포함하는 컴포넌트, 기능 및 프로세스는 다음의 것에서 상세히 설명된다: 2009년 9월 15일자로 발행된 Volkerink, Eric에 의한 "Reconfigurable Architecture For Automated Test Equipment"의 미국 특허 제7,590,903호, 이것의 전체는 참조에 의해 본원에 통합된다.
일 실시형태에서, 새로운 프로토콜은, 임의의 종류의 하드웨어 상호작용 없이, 단순한 비트 스트림 다운로드를 통해 시스템 컨트롤러(301) 상의 캐시로부터 FPGA 상에 다운로드되어 직접적으로 설치될 수 있다. 시스템 컨트롤러(301) 상의 테스터 애플리케이션은, 일 실시형태에서, 설치될 새 프로토콜을 유저가 선택할 때 비트 스트림을 전송하도록 구성될 수도 있다.
예를 들면, ATE 장치(300)에서의 FPGA(321A-321M)는, 최초 PCIe 디바이스를 테스트하기 위한 PCIe 프로토콜로 구성되고 그 후 소프트웨어 다운로드를 통해 SATA 디바이스를 테스트하도록 재구성될 수 있다. 또한, 새로운 프로토콜이 배포되면, FPGA는, 시스템의 모든 하드웨어 버스 어댑터 카드를 물리적으로 교체해야 하는 대신, 비트 스트림 다운로드를 통해 그 프로토콜로 쉽게 구성될 수 있다. 최종적으로, 비표준 프로토콜이 구현될 필요가 있으면, 그렇더라도, FPGA는 이러한 프로토콜을 구현하도록 구현될 수 있다. 비표준 프로토콜이 시스템 컨트롤러(301) 상의 테스터 애플리케이션 내에서 발견될 수 없으면, 테스터 애플리케이션은, 서버 상에서 관련 비트 파일을 발견할 수 있는지를 결정하기 위해 네트워크(150)를 통해 서버(141) 및 서버(145)를 검색하도록 구성될 수 있다.
다른 실시형태에서, FPGA(321A-321M)는 하나보다 많은 통신 프로토콜을 실행하도록 구성될 수 있는데, 이들 프로토콜도 또한 시스템 컨트롤러(301)로부터 다운로드될 수 있고 소프트웨어를 통해 구성될 수 있다. 예를 들면, 구현된 FPGA 테스터 블록(320A)은 PCIe 프로토콜을 실행하도록 구성될 수 있고, 한편 구현된 FPGA 테스터 블록(320B)은 SATA 프로토콜을 실행하도록 구성될 수 있다. 이것은 테스터 하드웨어가 상이한 프로토콜을 지원하는 DUT를 동시에 테스트하는 것을 허용한다. 이제, FPGA(321A)는 PCIe 및 SATA 프로토콜 둘 다를 지원하는 DUT를 테스트하도록 연결될 수 있다. 대안적으로, 그것은 2개의 상이한 DUT, 즉, PCIe 프로토콜을 지원하는 하나의 DUT 및 SATA 프로토콜을 지원하는 다른 DUT를 테스트하도록 연결될 수 있다.
일 실시형태에서, 본 발명은 솔리드 스테이트 드라이브를 테스트하기 위해 사용될 수 있다. 다른 실시형태에서, 임의의 프로토콜을 실행하는, 다양한 산업 및 목표 애플리케이션에 걸친 DUT는 본 발명을 사용하여 테스트될 수 있다. 예를 들면, 자동차 또는 솔라 패널 산업계로부터의 DUT도, 테스트 장치(300)에서 어떠한 유의미한 하드웨어 변경 또는 시스템 컨트롤러(301) 상의 테스트 애플리케이션에 대한 어떠한 소프트웨어 변경을 행할 필요 없이 본 발명의 기술을 사용하여 또한 테스트될 수 있다.
도 3b는 본 발명의 한 실시형태에 따른, 사이트 모듈과 그것의 시스템 컨트롤러 및 DUT와의 인터커넥션의 상세한 개략적 블록도를 제공한다. 도 3b를 참조하면, ATE 장치의 사이트 모듈은, 일 실시형태에서, 테스터 슬라이스(340A-340N) 상으로 기계적으로 구성될 수 있는데, 각각의 테스터 슬라이스는 적어도 하나의 사이트 모듈을 포함한다. 소정의 통상적인 실시형태에서, 각각의 테스터 슬라이스는 2개의 사이트 모듈과 2개의 디바이스 전원 보드(device power supply board)를 포함할 수 있다. 도 3의 테스터 슬라이스(340A)는, 예를 들면, 사이트 모듈(310A 및 310B) 및 디바이스 전원 보드(332A 및 332B)를 포함한다. 그러나, 테스터 슬라이스 상에 구성될 수 있는 디바이스 전원 보드 또는 사이트 모듈의 수에는 제한이 없다. 테스터 슬라이스(340)는 네트워크 스위치(302)를 통해 시스템 컨트롤러(301)에 연결된다. 네트워크 스위치(302)는 32비트 폭의 버스로 사이드 모듈의 각각에 연결될 수 있다.
디바이스 전원 보드(332A-332B)의 각각은 사이트 모듈(310A-310B) 중 하나로부터 제어될 수 있다. 테스터 프로세서(305) 상에서 실행하는 소프트웨어는 디바이스 전원을 특정 사이트 모듈에 할당하도록 구성될 수 있다. 일 실시형태에서, 사이트 모듈(310A-310B) 및 디바이스 전원(332A-332B)은, 예를 들면, PCIe(Peripheral Component Interconnect Express), SATA(Serial ATAttachment) 또는 SAS(Serial Attached SCSI)와 같은 고속 시리얼 프로토콜을 사용하여 서로 통신하도록 구성된다.
일 실시형태에서, 각각의 사이트 모듈은 도 3b에 도시된 바와 같이 2개의 FPGA로 구성된다. 도 3b의 실시형태에서 FPGA(316 및 318)의 각각은 테스터 프로세서(305)에 의해 제어되고 도 2의 FPGA(321A-321M)와 유사한 기능을 수행한다. 테스터 프로세서(305)는, 도 3b의 시스템 버스(330 및 332)에 의해 나타내어진 바와 같이 PCIe와 같은 8레인의 고속 시리얼 프로토콜 인터페이스를 사용하여 FPGA의 각각과 통신할 수 있다. 다른 실시형태에서, 테스터 프로세서(305)는 상이한 고속 시리얼 프로토콜, 예를 들면, SATA(Serial ATAttachment) 또는 SAS(Serial Attached SCSI) 또는 임의의 다른 고속 프로토콜을 사용하여 FPGA와 또한 통신할 수 있다.
FPGA(316 및 318)는 메모리 모듈(308 및 304)에 각각 연결된다. 메모리 모듈은 FPGA 디바이스 및 테스터 프로세서(305) 둘 다와 커플링되고 그 둘 다에 의해 제어될 수 있다.
FPGA(316 및 318)는, 각각, 버스(352 및 354)를 통해 적재 보드(380) 상의 DUT(372A-372M)에 연결될 수 있다. 일 실시형태에서, 적재 보드(380)는, 라인(352 및 354) 상에서 DUT와 통신하기 위해 사용되는 프로토콜에 무관한 사이트 모듈 측에서의 범용 고속 연결을 허용하는 물리적 하니스이다. 그러나, DUT 측에서, 적재 보드는 DUT에 의해 사용되고 있는 프로토콜에 고유한 커넥터를 가지도록 디자인되어야 한다.
DUT(372A-372M)는, 본 발명의 일 실시형태에서, 테스트를 위한 열 챔버(390) 내부에 위치되는 적재 보드(380) 상에 적재된다. DUT(372A-372M)와 적재 보드(380)는 디바이스 전원(332A 및 332B)으로부터 전력을 유도한다.
도 3c는, 본 발명의 한 실시형태에 따른, 도 3a의 구현된 FPGA 테스터 블록의 상세한 개략적 블록도이다.
도 3c를 참조하면, 구현된 FPGA 테스터 블록(320A)은 업스트림 포트(391)를 통해 테스터 프로세서(305)에 그리고 다운스트림 포트(392)를 통해 DUT에 연결된다.
구현된 FPGA 블록(320A)은 프로토콜 엔진 모듈(395), 로직 블록 모듈(394), 및 하드웨어 가속기 블록(396)을 포함할 수 있다. 하드웨어 가속기 블록(396)은 메모리 제어 모듈(388), 비교기 모듈(389), 패킷 빌더 모듈(387), 및 알고리즘 패턴 발생기(algorithmic pattern generator; APG) 모듈(386)을 더 포함할 수 있다.
일 실시형태에서, 로직 블록 모듈(394)은 테스터 프로세서로부터의 커맨드를 디코딩하기 위한 디코드 로직, 테스터 프로세서(305)로부터의 모든 유입 커맨드 및 데이터와 FPGA 디바이스에 의해 발생된 데이터를 적절한 모듈로 라우팅하기 위한 라우팅 로직, 구현된 FPGA 테스터 블록(320A) 내에서 다양한 통신 경로 사이를 중재하기 위한 중재 로직을 포함한다.
일 구현예에서, 테스터 프로세서와 DUT 사이에서 통신하기 위해 사용되는 통신 프로토콜은 유익하게 재구성가능할 수 있다. 이러한 구현예에서의 통신 프로토콜 엔진은 구현된 FPGA 테스터 블록(320A)의 프로토콜 엔진 모듈(395)에 직접적으로 프로그래밍된다. 따라서, 구현된 FPGA 테스터 블록(320A)은 DUT가 지원하는 임의의 프로토콜에서 DUT와 통신하도록 구성될 수 있다. 이것은 유익하게, 하드웨어 버스 어댑터 카드에 대한 필요성을 제거하고 상이한 프로토콜 지원을 갖는 DUT를 테스트하기 위해 어떠한 프로토콜 고유의 하드웨어도 교체될 필요가 없다. 일 실시형태에서, 프로토콜은, SATA, SAS 또는 PCIe 등등을 포함하는 그러나 이들에 제한되지 않는 고속 시리얼 프로토콜일 수 있다.
어떠한 종류의 하드웨어 상호작용도 없이, 신규의 또는 수정된 프로토콜이 테스터 프로세서를 통해 시스템 컨트롤러로부터 간단한 비트 스트림 다운로드를 통해 FPGA 상에 다운로드되어 직접적으로 설치될 수 있다. 테스트 장치의 초기 셋업은 FPGA 디바이스 상으로 구성될 하나 이상의 프로토콜을, 시스템 컨트롤러(301) 상의 이용가능한 프로토콜의 라이브러리로부터 선택하는 것을 포함할 수 있다. 프로토콜은 파일로서 시스템 컨트롤러(301) 상에 캐싱되고 비트 파일로서 FPGA 상으로 다운로드될 수 있다. 유저는 시스템 컨트롤러(301) 상에서 실행하는 테스트 애플리케이션의 그래픽 유저 인터페이스를 통해 이용가능한 릴리스의 리스트로부터 프로토콜을 선택할 수 있다. 프로토콜이 한 옵션으로서 이용가능하게 되기 이전에, 그것은 구축되고, 테스트되고 하나의 릴리스로서 통합된다. 릴리스되는 FPGA 구성은, 다른 것들 중에서도, 지원되는 프로토콜에 관한 정의 및 DUT를 연결하는 데 이용가능한 트랜시버의 수를 포함한다. 그 다음, 릴리스의 라이브러리는 그래픽 유저 인터페이스를 통해 유저에게 이용가능하게 만들어질 수 있다.
또한, 신규의 프로토콜이 릴리스되면, FPGA는 소프트웨어 다운로드를 통해 그 프로토콜로 쉽게 구성될 수 있다. 본 발명의 일 실시형태에서, 프로토콜은 먼저 네트워크(150)를 통해 시스템 컨트롤러(301)로 다운로드될 수 있는데, 프로토콜은 서버(141 및 145) 상에 저장된다. 프로토콜을 필요로 하는 유저는 웹사이트를 통해 서버(141 및 145)에 액세스할 수 있는데, 웹사이트에 대한 액세스는 유저 고유의 로그인 및 패스워드를 통해 제어된다. 이렇게 하여, 일 실시형태에서, 본 발명은, FPGA 테스터 블록(320A)의 프로토콜 엔진 모듈(395) 상으로 프로그래밍될 프로토콜 모듈에 액세스하기 위한 서버로의 유저 액세스를 제어하는 기능성을 포함한다.
도 3c에서, 다운스트림 포트(392)에 커플링된 DUT가, 예를 들면, PCIe 디바이스이면, PCIe 프로토콜의 구현을 포함하는 비트 파일이 업스트림 포트(391)를 통해 다운로드될 수 있고 프로토콜 엔진 모듈(395) 상에 설치될 수 있다. 각각의 FPGA 디바이스(316 또는 318)는 하나 이상의 구현된 FPGA 테스터 블록 및, 결과적으로, 하나 이상의 프로토콜 엔진 모듈을 포함할 수 있다. 임의의 하나의 FPGA 디바이스가 지원할 수 있는 프로토콜 엔진 모듈의 수는 FPGA의 게이트 카운트 및 사이즈에 의해서만 제한된다.
본 발명의 일 실시형태에서, FPGA 디바이스 내의 프로토콜 엔진 모듈의 각각은 상이한 통신 프로토콜로 구성될 수 있다. 따라서, FPGA 디바이스는 다수의 DUT를 테스트하도록 연결될 수 있는데, 각각의 DUT는 동시에 상이한 통신 프로토콜을 지원한다. 대안적으로, FPGA 디바이스는 다수의 프로토콜을 지원하는 단일의 DUT에 연결될 수 있고 디바이스 상에서 실행하는 모든 모듈을 동시에 테스트할 수 있다. 예를 들면, FPAG가 PCIe 및 SATA 프로토콜 둘 다를 실행하도록 구성되면, 그것은 PCIe 및 SATA 프로토콜 둘 다를 지원하는 DUT를 테스트하도록 연결될 수 있다. 대안적으로, 그것은 2개의 상이한 DUT, 즉, PCIe 프로토콜을 지원하는 하나의 DUT 및 SATA 프로토콜을 지원하는 다른 DUT를 테스트하도록 연결될 수 있다.
도 3c의 하드웨어 가속기 블록(396)은 FPGA 하드웨어에 대한 소정의 기능을, 테스터 프로세서 상의 소프트웨어에서 수행 가능한 것보다 더 빠르게 촉진하기 위해 사용될 수 있다. 하드웨어 가속기 블록(396)은 DUT를 테스트함에 있어서 사용되는 초기 테스트 패턴 데이터를 공급할 수 있다. 그것은 DUT의 테스팅을 제어하기 위해 사용되는 소정의 커맨드를 발생하기 위한 기능성을 또한 포함한다. 테스트 패턴 데이터를 발생시키기 위해, 가속기 블록(396)은 알고리즘 패턴 발생기 모듈(386)을 사용한다.
하드웨어 가속기 블록(396)은, DUT로부터 판독되고 있는 데이터를, 이전 싸이클에서 DUT에 기록되었던 데이터와 비교하기 위해 비교기 모듈(389)을 사용할 수 있다. 비교기 모듈(389)은 호환되지 않는 디바이스를 식별하기 위해 테스터 프로세서(305)에 미스매치를 플래그하는 기능성을 포함한다. 더 구체적으로는, 비교기 모듈(389)은 미스매치를 계속 추적하고 그들을 테스터 프로세서(305)로 전달하는 에러 카운터를 포함할 수 있다.
하드웨어 가속기 블록(396)은 로컬 메모리 모듈(304)에 연결될 수 있다. 메모리 모듈(304)은 메모리 블록(360A-360M) 중 임의의 것 내의 메모리 모듈과 유사한 기능을 수행한다. 메모리 모듈(360A)은 하드웨어 가속기 블록(396) 및 테스터 프로세서(305) 둘 다에 의해 제어될 수 있다. 테스터 프로세서(305)는 로컬 메모리 모듈(304)을 제어하고 초기 테스트 패턴 데이터를 로컬 메모리 모듈(304)에 기록할 수 있다.
메모리 모듈(304)은 DUT에 기록될 테스트 패턴 데이터를 저장하고 하드웨어 가속기 블록(396)은 그것에 액세스하여 저장된 데이터를, 기록 싸이클 이후에 DUT로부터 판독되는 데이터와 비교한다. 로컬 메모리 모듈(304)은 고장을 로깅하기 위해 또한 사용될 수 있다. 메모리 모듈은 테스팅 동안 DUT가 겪었던 모든 고장의 기록을 갖는 로그 파일을 저장할 것이다. 일 실시형태에서, 가속기 블록(396)은, 임의의 다른 구현된 FPGA 테스터 블록에 의해 액세스불가능한 전용 로컬 메모리 모듈 블록(394)을 구비한다. 다른 실시형태에서, 로컬 메모리 모듈 블록(304)은 다른 구현된 FPGA 테스터 블록의 하드웨어 가속기 블록과 공유된다.
하드웨어 가속기 블록(396)은 메모리 제어 모듈(388)을 또한 포함할 수 있다. 메모리 제어 모듈(388)은 메모리 모듈(304)과 상호작용하고 메모리 모듈(304)에 대한 판독 및 기록 액세스를 제어한다.
최종적으로, 하드웨어 가속기 블록(396)은 패킷 빌더 모듈(387)을 포함한다. 패킷 빌더 모듈은 DUT에 기록될 헤더/커맨드 데이터 및 테스트 패턴 데이터를 포함하는 패킷을 구축하기 위해 소정의 모드에서 하드웨어 가속기 블록에 의해 사용된다.
소정의 실시형태에서, 하드웨어 가속기 블록(396)은 하드웨어 가속의 여러 모드 중 하나에서 동작하도록 테스터 프로세서(305)를 통해 프로그래밍될 수 있다. 일 실시형태에서, FPGA 테스터 블록(320A)이 동작할 하드웨어 가속 모드에 대한 명령은 시스템 컨트롤러(301) 상에서 실행하는 테스터 애플리케이션으로부터 수신된다. 이 실시형태에서, 시스템 컨트롤러(301) 상의 테스터 애플리케이션은 시스템의 다양한 FPGA 테스터 블록에 대한 하드웨어 가속 모드에 대한 가시성 및 제어를 갖는다.
바이패스 모드에서, 하드웨어 가속기는 바이패스되고 커맨드 및 테스트 데이터는 경로(383)를 통해 DUT로 테스터 프로세서(305)에 의해 직접적으로 전송된다. 하드웨어 가속기 패턴 발생기 모드에서, 테스트 패턴 데이터는 APG 모듈(386)에 의해 발생되고 한편 커맨드는 테스터 프로세서(305)에 의해 발생된다. 테스트 패킷은 경로(393)를 통해 DUT로 전송된다. 하드웨어 가속기 메모리 모드에서, 테스트 패턴 데이터는 로컬 메모리 모듈(304)로부터 액세스되고 한편 커맨드는 테스터 프로세서(305)에 의해 발생된다. 테스트 패턴 데이터는 경로(385)를 통해 DUT로 전송된다. 라우팅 로직은 DUT로의 데이터의 플로우를 제어하기 위해 경로(385, 393, ALC 383) 사이를 중재하는 데 필요되어진다.
도 4a는, 본 발명의 한 실시형태에 따른, 시스템 컨트롤러를 시스템의 테스터 슬라이스 및 DUT와 연결하기 위한 통상적인 하드웨어 구성을 예시하는 개략적인 블록도이다.
일 실시형태에서, 시스템 컨트롤러(301)는 테스트 애플리케이션, 예를 들면, Advantest Stylus™ 오퍼레이팅 시스템을 실행하는 하나 이상의 링크된 컴퓨터를 포함한다. 다른 실시형태에서, 시스템 컨트롤러는 종종 단일의 컴퓨터만을 포함한다. 시스템 컨트롤러(301)는 전체 시스템 제어 유닛이며, 유저의 메인 테스트 프로그램을 실행하는 것을 포함해서, 모든 유저 레벨 테스팅 작업을 달성하는 것을 담당하는 그래픽 유저 인터페이스(GUI)를 갖는 테스트 애플리케이션을 실행한다.
통신기 버스(communicator bus; 491)는 시스템 컨트롤러와 하드웨어 테스터 사이에 고속의 전자적 통신 채널을 제공한다. 통신기 버스는 백플레인, 모듈 연결 인에이블러(module connection enabler), 또는 시스템 버스로서도 또한 칭해질 수 있다. 물리적으로, 통신기 버스(491)는 전기적, 광학적 등등일 수 있는 빠른 고대역 듀플렉스 연결 버스이다. 시스템 컨트롤러(301)는 통신기 버스(491)를 통해 전송되는 커맨드를 통해 테스터 하드웨어를 프로그래밍하는 것에 의해 DUT(372A-372M)를 테스트하기 위한 조건을 셋업한다.
테스터 하드웨어(480)는, 피시험 디바이스(DUT)(372A-372M)에게 테스트 자극을 제공하고, 자극에 대한 DUT로부터의 응답을 측정하고, 그리고 그것을 예상된 응답과 비교하는 데 필요한 전자적 및 전기적 부품의 복합 세트 및 커넥터를 포함한다. 도 3b와 관련하여 논의된 바와 같이, 테스터 슬라이스(340A-340N)는 테스터 하드웨어(480) 내에 하우징된다. 일 실시형태에서, 테스터 하드웨어(480)는 도 3b에 묘사된 바와 같이 열 챔버(390) 안에 하우징된다.
도 4b는, 본 발명의 일 실시형태에 따른, 자동화된 테스트 시스템의 시스템 컨트롤러와 사이트 모듈의 예시적인 소프트웨어 컴포넌트를 예시하는 개략적인 블록도이다.
도 4b에 도시된 바와 같이, 시스템 컨트롤러(301)는 메모리(450)를 포함한다. 메모리(450)는, 다른 것들 중에서도, 오퍼레이팅 시스템(452), 예를 들면, Microsoft Windows™ 오퍼레이팅 시스템, 테스트 애플리케이션(451) 및 테스트 프로그램(452)을 포함하는 다양한 구성을 저장한다. 이들 구성 중 하나 이상은 컴퓨터 프로그램 제품(예를 들면, 하나 이상의 디스켓 또는 테이프)을 통해 메모리(450)로 제공되거나 또는 네트워크(150)를 통해 클라우드(예를 들면, 서버(141 및 145))로부터 다운로드될 수 있다. 바람직하게는, 테스트 애플리케이션(451)은 ATE 장치(300)의 제조자에 의해 ATE 엔드 유저로 컴퓨터 프로그램 제품을 통해 제공되거나 또는 클라우드로부터 네트워크 인터페이스(도시되지 않음)를 통해 다운로드된다.
시스템 컨트롤러(301)는 오퍼레이팅 시스템(452) 및 테스트 애플리케이션(451)에 따라 동작한다. 테스트 애플리케이션(451)은 유저에게 테스트 개발 환경 및 디바이스 테스팅 환경을 제공한다. 위에서 나타내어진 바와 같이, Advantest Stylus™ 오퍼레이팅 시스템은 디바이스 테스팅 동안 일반적으로 사용되는 테스트 애플리케이션의 일 예이다. 테스트 애플리케이션은, 테스트 개발 환경 내에서 동작하고 있을 때 테스트 프로그램(들)(452)을 유저가 생성하는 것을 가능하게 하기 위한 그리고 디바이스 테스팅 환경 내에서 동작하고 있을 때 테스트 프로그램에 따라 시스템 컨트롤러(301)에 연결된 모든 DUT(372A-372M)를 유저가 테스트하는 것을 가능하게 하기 위한 그래픽 유저 인터페이스(GUI)를 제공한다. 일 실시형태에서, 오퍼레이팅 시스템(452) 상에서 실행하는 테스트 애플리케이션의 단지 하나의 카피만이 존재하고 그것은 단일의 유저 애플리케이션이다.
일 실시형태에서, 테스트 애플리케이션은, 상이한 가속 모드에서 장치(300) 내의 FPGA 또는 다른 프로그램가능 디바이스를 유저가 구성하는 것을 허용하는 GUI를 유저에게 제공한다. 예를 들면, 테스트 애플리케이션(451)은, 바이패스 모드, 하드웨어 가속기 패턴 발생기 모드, 하드웨어 가속기 메모리 모드 또는 패킷 빌더 모드 중 어느 하나에서 테스트 장치(300)의 FPGA를 선택적으로 프로그램하기 위한 그래픽 유저 인터페이스를 유저에게 제공할 수 있다. 이것은 종래의 시스템에 비해 유익한데, 그 이유는 이제 유저가 테스트 애플리케이션(451)의 그래픽 유저 인터페이스를 통해 사이트 모듈(310A-310N) 상의 프로그램가능 디바이스의 하드웨어 가속 모드에 대한 제어를 추가했기 때문이다. 일 실시형태에서, 테스트 애플리케이션은, DUT와 직접적으로 통신하는 것 및 FPGA를 바이패스하는 것을 유저에게 허용하기 위한 GUI를 유저에게 제공할 수 있다.
테스트 프로그램(452)은 ATE 시스템 상에서의 반도체 디바이스 테스트를 수행하는 데 필요한 제어 플로우 및 유저 정의 데이터 모두를 포함한다. 그것은 시스템 컨트롤러(301) 상에서 실행하는 테스트 애플리케이션(451)에 의해 제공되는 개발 환경 내에서 시스템 컨트롤러(301) 상에서 실행한다. DUT에 적용될 개개의 테스트의 시퀀스, 및 테스트가 적용될 순서(개개의 테스트의 결과에 의존함)를 지시하는, 테스트 프로그램에서의 메인 제어 플로우는 테스트 프로그램 플로우로서 칭해진다. 통상적으로, 유저는 테스트 프로그램을, 테스트 애플리케이션 상에서 실행하는 그래픽 유저 인터페이스를 통해, 시스템 컨트롤러(301) 안으로 로딩한다. 테스트 프로그램은, DUT 상에서 실행되어야 하는 테스트의 모든 파라미터를 정의한다. 시스템 컨트롤러는 특정 테스트 프로그램에 대한 명령을, 테스트 프로그램에 의해 제어되는 DUT에 연결된 테스터 프로세서(305)로 라우팅하기 위한 라우팅 로직을 또한 포함할 수 있다.
테스트 애플리케이션(451)은, 테스트 프로그램(452)에 포함된 정보에 기초하여 테스트의 시퀀싱(sequencing)을 수행하는 상태 머신을 포함한다. 테스트 프로그램 플로우에 기초하여, 테스트 애플리케이션(451) 내의 상태 머신은 어떤 테스트가 실행하고 있는지를 그리고 그들 테스트의 "통과" 또는 "실패" 결과 중 어느 하나에 기초하여 어떤 결정이 취해져야 하는지를 계속 추적할 것이다.
시스템 컨트롤러는 네트워크 인터페이스(420), 예를 들면, TCP/IP 연결을 통해 테스터 프로세서(305)와 통신한다. 테스터 프로세서(305)는, 일 실시형태에서, 리눅스 오퍼레이팅 시스템 상에서 실행하고 백그라운드 프로세스로서 실행하는 데몬(405)을 포함한다. 데몬은 테스트 프로그램과는 상이한 작업 방법이 링크되는 것을 허용한다. 작업 방법은 유저 선호도에 기초하여 개개의 유저에 의해 맞춤될 수도 있다.
각각의 구현된 FPGA 테스터 블록(320A)은 자기 고유의 테스트 프로그램(400)을 실행할 수 있다. 이것은 각각의 DUT(372A-372M)에 대한 개별적인 테스트 실행을 허용하는데, 그 이유는 각각의 DUT(372A-372M)가 자기 고유의 전용 구현된 FPGA 테스터 블록에 직접적으로 연결되는 것을 "DUT 당 테스터" 아키텍쳐가 허용하기 때문이다. 테스트 애플리케이션(451)이 테스트의 시퀀싱을 수행하기 때문에, 테스터 프로세서(305)는 테스트 애플리케이션(451)에 의해 수행되는 시퀀싱에 따라 각각의 테스트를 간단히 실행한다.
또한, 테스트 애플리케이션(451)은 테스트 프로그램 플로우에 대한 "팬 아웃(fan-out)"을 수행하는 것을 담당하는데, 테스트 애플리케이션은 테스트 프로그램 플로우에서의 다양한 테스트를, 테스트 애플리케이션에 연결된 다양한 DUT에 실행의 목적을 위해 관련시킨다. 유저는 테스트 프로그램 플로우를, 마치 그것이 단일의 DUT를 위해 기록된 것처럼 준비할 수 있다. 그러나, "팬 아웃" 특징은 테스트 프로그램이 확장되어 여러 DUT와 관련되는 것을 허용한다. 시스템 컨트롤러(301)에 연결된 사이트 모듈과 DUT의 실제 수에 의존하여, 테스트 애플리케이션(451)은 팬 아웃을 수행하고 다수의 DUT에 걸친 테스트를 구현한다.
도 5는, 본 발명의 일 실시형태에 따른, 테스트 애플리케이션의 아키텍쳐를 예시하는 개략적인 블록도이다. 테스터 장치(300)의 지능은 테스트 애플리케이션(451) 안으로 내장되고, 다른 것들 중에서도, 테스트 프로그램(452)의 상태, 임의의 주어진 시간에서 실행하고 있는 테스트 프로그램, 테스트 프로그램의 데이터 로그 및 로깅, 및 플로우 제어를 제어한다.
테스트 프로그램은 테스트 프로그램 및 로깅 모듈(530)을 사용하여 테스트 애플리케이션(451) 안으로 로딩된다. 테스트 애플리케이션(451)은 다양한 테스터 프로세서(305)로부터 모듈(530)로 전달되는 테스트의 결과를 로깅한다.
오프라인 에뮬레이션 모듈(515)은, 시스템 컨트롤러(301)가 사이트 모듈에 연결되지 않는 경우에 대해 리눅스 데몬을 에뮬레이팅한다. 다른 것들 중에서도, 모듈(515)은 디버깅 목적을 위해 사용될 수 있다.
테스트 애플리케이션(451)은 리눅스 데몬(510)과 그래픽 유저 인터페이스(595) 사이의 통신을 위한 애플리케이션 프로그래밍 인터페이스(application programming interface; API)(590)를 제공한다. 유저 인터페이스(595)는 엔지니어링 툴(514) 및 제작 툴(Production Tool; 512)을 포함한다. 엔지니어링 툴(514)은 테스트 프로그램을 개발하기 위해 애플리케이션 및 테스트 엔지니어에 의해 통상적으로 사용된다. 일단 테스트 프로그램이 제작 가치가 있는 것으로 증명되면, 테스트 프로그램은 제작으로 릴리스된다. 제작 플로어에서, 오퍼레이터 및 기술자는 제작 툴(512)을 사용하여 예시적인 테스트 프로그램을 실행한다. 따라서, 엔지니어링 툴(514)은 테스트 프로그램을 유저가 그래픽적으로 편집하는 것을 허용하지만 제작 툴(512)은 그렇지 않다.
도 6은, 본 발명의 일 실시형태에 따른, 그래픽 유저 인터페이스(GUI) 내에서 이용가능한 다수의 툴을 예시하는 테스트 애플리케이션(451)에 대한 GUI의 예시적인 스크린 샷을 예시한다. 여기에서 예시되는 다양한 윈도우의 기능은 상이한 실시형태에서 상이한 형태로 존재할 수도 있거나 또는 다른 실시형태에서 활용되지 않을 수도 있음에 유의한다. 그래픽 유저 인터페이스에서의 윈도우의 재배치는 본 발명의 이 실시형태의 기능성을 방해하지도 않고 변경하지도 않는다.
윈도우(610)는 유저 출력 데이터 로깅 및 디스플레이를 위한 데이터 로그 툴을 예시한다. 윈도우(660)는 엔지니어링 윈도우를 예시하는데, 테스트 프로그램은 이 엔지니어링 윈도우로부터 로딩되어 실행된다. 윈도우(620)는, 테스트 및 테스트 파라미터가 유저에 의해 특정되는 세그먼트 툴을 포함한다. 윈도우(650)는 테스트 플로우가 종합되는 프로그램 플로우 툴을 포함한다. 최종적으로, 윈도우(640)는, 한 범위의 조건 및 입력에 걸쳐 변하는 컴포넌트 또는 시스템의 응답의 그래픽 디스플레이를 나타내기 위해 사용되는 쉬무 툴을 포함한다.
일 실시형태에서, 테스트 애플리케이션(451)은 프로그램 플로우 툴을 포함할 수 있다. 도 7a는, 본 발명의 일 실시형태에 따른, 프로그램 툴의 GUI 구현예를 예시하고 도 7b는, 본 발명의 일 실시형태에 따른 GUI 내의 프로그램 플로우 툴의 텍스트 기반 구현예를 예시한다.
도 7a의 그래픽 프로그램 플로우 표현에서의 노드(740)의 각각은 DUT 상에서 실행될 하나 이상의 테스트를 나타낸다. 각각의 노드는 하나 이상의 테스트를 포함할 수 있다. 또한, 프로그램 플로우 툴은 테스트의 각각의 결과에 의존하여 취할 단계에 대한 의사 결정 성능을 포함할 수 있다. 또한, 유저는 메뉴 옵션을 사용하여 테스트가 어떻게 실행되어야 하는지를 선택할 수 있다. 예를 들면, 유저는, 테스트가 통과할 때까지 테스트가 수행되어야 하는지의 여부 또는 첫 번째 실패시 중지되어야 하는지의 여부를 선택할 수 있다.
테스트 메뉴(710)는, 유저가 다양하고 상이한 타입의 테스트, 예를 들면, 기능 테스트, 스마트 컴페어(Smart Compare), 순차적 판독 기록 테스트, 디바이스 식별(Identify Device) 등등 사이에서 그래픽적으로 선택하는 것을 허용한다. GUI의 프로그램 플로우 툴을 사용하여 유저가 구현하려고 결정한 테스트에 기초하여, 테스트 애플리케이션(451)은 적절한 테스트를, 연결된 테스터 프로세서(305) 및 그들의 대응하는 사이트 모듈로 푸시할 것이다.
도 7a의 프로그램 플로우 툴 윈도우에서 유저가 행하는 임의의 변경은 도 7b에 도시된 바와 같은 프로그램 툴의 텍스트 표현에 자동적으로 반영된다. 마찬가지로, 유저가 도 7b에 도시된 바와 같은 텍스트 프로그램 플로우 툴을 사용하여 테스트 프로그램을 준비할 것을 결정하면, 유저에 의해 이루어지는 스크립트에 대한 임의의 변경은 도 7a에 도시된 바와 같은 프로그램 플로우 툴의 그래픽 윈도우에 자동적으로 다시 주석이 달리고 반영된다.
일 실시형태에서, 테스트 애플리케이션(451)은 DUT 구성 툴을 포함할 수 있다. DUT 구성 툴은, 프로토콜 독립적인 디바이스 테스팅에 대해 본 발명의 GUI가 어떻게 일반화되는지의 일 양태이다. 도 8a는, 본 발명의 일 실시형태에 따른, 그래픽 유저 인터페이스 내에서의 DUT 구성 툴의 GUI 구현예를 예시하고 도 8b는, 본 발명의 일 실시형태에 따른, 그래픽 유저 인터페이스 내에서의 DUT 구성 툴의 텍스트 구현예를 예시한다. 테스트 애플리케이션(451)에서의 DUT 구성 툴의 GUI는, 그래픽 인터페이스를 통해 테스트 애플리케이션(451)과 통신하기 위해 사용되는 프로토콜 및 DUT를 유저가 구성하는 것을 허용한다. 유저는, 다른 것들 중에서도, DUT의 구현의 수를 또한 구성할 수 있다.
본 발명의 일 실시형태는 유저에게, 테스트 애플리케이션(451)의 그래픽 유저 인터페이스를 사용하여 DUT와 통신하기 위해 그들이 선택한 프로토콜을 구현하는 성능을 제공한다. 이것은 시스템에서 프로토콜 고유의 하드웨어 버스 어댑터 소켓 및 카드에 대한 필요성을 제거하는데, 그 이유는 통신 프로토콜 모듈이, 프로그램가능 FPGA 디바이스, 디지털 신호 프로세서(DSP) 또는 임의의 다른 프로그램 가능 디바이스 중 어느 하나 상의 사이트 모듈 상에 직접적으로 프로그래밍될 수 있기 때문이다. 또한, DUT 구성 툴은, 유저가 도 8a의 GUI를 조작하는 것 또는 도 8b에 디스플레이되는 윈도우에서 텍스트를 편집하는 것 중 어느 하나에 의해 DUT와 통신하도록 상이한 프로토콜로 전환하는 것을 허용한다. 테스트 애플리케이션(451)은, 유저의 선택에 기초하여 사이트 모듈 상의 프로그램가능 디바이스로, 프로토콜에 대한 비트 파일을 푸시하기 위한 지능과 함께 프로그래밍된다. 일 실시형태에서, 테스트 애플리케이션(451)은, 유저의 프로토콜 선택에 기초하여 실행될 필요가 있는 테스트를 자동적으로 선택할 수 있다. 예를 들면, 유저가 프로토콜로서 PCIe를 선택하면, 테스트 애플리케이션(451)은 PCIe 프로토콜과 관련된 대응하는 테스트를 자동적으로 선택하고 이들 테스트를 실행할 테스터 프로세서(305)로 전달할 것이다.
또한, GUI 또는 텍스트 기반 구현예 중 어느 하나 내에서 "사이트"의 수를 변경하는 것에 의해, 유저는 팬 아웃 목적을 위해 시스템에 연결된 DUT의 수를 쉽게 편집할 수 있다. 이 방식에서, 유저는 테스트 장치에 연결된 DUT의 수를 고려할 필요 없이 테스트 프로그램을 준비하도록 허용된다. DUT의 수는 DUT 구성 툴 내에서 변경될 수 있고 테스트 애플리케이션(451)은 연결된 DUT의 수에 기초하여 팬 아웃을 생성하기 위한 지능을 갖는다.
도 7a 및 도 7b에 예시된 프로그램 플로우 툴과 유사하게, DUT 구성 툴은, 툴의 텍스트 버전과 GUI 버전 중 하나에서 만들어진 임의의 변경이 나머지에서도 자동적으로 또한 구현되도록, 이들 두 버전 사이에서의 추적을 또한 구현한다. 예를 들면, 도 8b의 텍스트 윈도우에서 선택된 사이트의 수가 증가되면, 도 8a의 GUI의 행(row)의 대응하는 수는 그 변화를 반영하도록 증가될 것인데, 여기서 각각의 행은 사이트 중 하나에 전용된다.
도 9는, 본 발명의 일 실시형태에 따른, 테스트 애플리케이션 내의 쉬무 툴에 대한 GUI를 예시한다. 일 실시형태에서, 테스트 애플리케이션(451)은, 특성화 목적(characterization purpose)을 위해 사용되는 "싱글 클릭" 쉬무 툴을 구현하기 위한 GUI를 제공한다. 다른 것들 중에서도, 쉬무 툴은 도 9에 도시된 바와 같이 한 범위의 조건과 입력에 걸쳐 변하는 컴포넌트 또는 시스템의 응답의 그래픽 디스플레이를 제시한다.
일 실시형태에서, 테스트 애플리케이션(451)의 쉬무 툴은 유저가 프로그램 플로우 내에서 테스트를, 다수 회, 그러나 가변 파라미터, 예를 들면, 상이한 판독/기록 블록 사이즈와 함께, 실행하는 것을 허용하고 결과의 그래픽 표현, 예를 들면, 블록 사이즈와 함께 스루풋이 어떻게 변하는지를 제공한다. 종래의 시스템에서, 유저는 테스트를 재실행하기 이전에 테스트에 대한 파라미터를 수동으로 변경해야 했다. 본 발명의 테스트 애플리케이션(451) 내의 원클릭 쉬무 툴은, 유저가 GUI 윈도우 내의 아이콘을 단순히 클릭하여 가변 파라미터를 갖는 다수의 테스트의 실행을 시작하는 것을 허용한다. 그러나, 유저는 테스트에 대한 소정의 기준, 예를 들면, 단계의 수, 각각의 테스트에 대한 입력 사이의 증분, 중지 조건 등등을 가지고 쉬무 툴을 미리 구성해야 할 필요가 있다. 따라서, 쉬무 툴은 유저가, 테스트가 가변 파라미터를 가지고 반복되는 전체 프로그램 플로우를 셋업하는 것, 및 GUI 아이콘을 클릭하는 것에 의해 프로그램 플로우를 쉽게 실시하는(invoke) 것을 허용한다.
도 10은, 본 발명의 일 실시형태에 따른, DUT를 테스트하기 위한 상이한 프로토콜을 갖는 프로그램가능 디바이스를 포함하는 모듈을 구성하기 위해 그래픽 유저 인터페이스를 사용하는 예시적인 컴퓨터 구현 프로세스의 플로우차트를 예시한다. 그러나, 본 발명은 플로우차트(1000)에 의해 제공되는 설명에 한정되지 않는다. 대신, 다른 기능적 플로우가 본 발명의 범위와 취지 내에 있다는 것이, 본원에서 제공되는 교시로부터 관련 기술분야에서 숙련된 자에게는 명백할 것이다. 플로우차트(1000)는 위에서 설명된 예시적인 실시형태를 계속 참조하여 설명될 것이지만, 그 방법은 그들 실시형태에 한정되지 않는다.
단계 1002에서, 테스트 애플리케이션(451)은 도 8a 및 도 8b에 예시된 바와 같이 DUT 구성 모듈을 사용하여 DUT와 통신하기 위한 프로토콜을 구성할 것이다. DUT 구성 툴은, DUT와 통신할 프로토콜을 먼저 선택하기 위한 GUI를 유저에게 제공한다. 이 방식에서, 테스트 애플리케이션(451)은, 사이트 모듈(310A-310M)과 DUT(372A-372M) 사이에서 통신하기 위해 사용되는 프로토콜을 제어하기 위한 가시성을 유저에게 허용한다. 프로토콜은, 사이트 모듈 상의 프로그램가능 디바이스, 예를 들면, FPGA, DSP 등등을 프로그래밍하기 위해 사용되는 비트 파일의 형태로 사이트 모듈에 전송된다. 유저가 프로토콜을 선택하면, 테스트 애플리케이션(451)은 선택된 프로토콜에 속하는 일련의 디폴트 테스트를 사이트 모듈(310A-310M) 상에 자동적으로 로딩한다.
유저의 프로토콜 선택에 기초하여, 단계 1004에서, 도 7a 및 도 7b에 예시된 프로그램 플로우 툴에 대한 그래픽 유저 인터페이스는, 각각의 프로토콜에 대해 맞춤되는 테스트의 메뉴(710)를 제공한다. 그 다음, 유저는, 선택된 프로토콜을 사용하여 DUT를 테스트하기 위해, 이용가능한 테스트의 메뉴에 기초하여 프로그램 플로우를 디자인할 수 있다.
DUT 구성 툴은 유저가 팬 아웃 목적을 위해 사이트(또는 DUT)의 수를 선택하는 것을 허용한다. DUT 구성 툴 내에서의 사이트의 수를 특정하는 파라미터는, 장치에 연결된 DUT의 수를 테스트 애플리케이션(451)으로 전달하는 것에 의해 팬 아웃을 용이하게 한다. 단계 1006에서, 테스트 애플리케이션(451)은, 다수의 DUT에 걸쳐 테스트 프로그램을 구현하는 것에 의해 팬 아웃을 구현한다.
최종적으로, 단계 1008에서, 테스트 애플리케이션(451)은 도 7a 및 도 7b에 예시된 프로그램 플로우 툴로부터 수신되는 테스트의 시퀀스를, 시스템 컨트롤러(301)에 연결된 테스터 프로세서(들)(305)로 실행을 위해 전송한다. 테스트 애플리케이션은, 테스트가 실행되고 있을 때 테스트를 계속 추적하고 프로그램 플로우 툴에 입력된 시퀀스에 기초하여 다음에 어떤 테스트가 실행될 필요가 있는지를 결정하는 상태 머신을 포함한다. 도 7a 및 도 7b의 프로그램 툴은, 시스템 컨트롤러(301)로부터 사이트 모듈 상으로 다운로드되는 테스트 방법의 실행을 제어한다.
상기 설명은, 설명의 목적을 위해, 특정 실시형태를 참조로 설명되었다. 그러나, 상기의 예시적인 논의는 총망라하거나 또는 본 발명을 논의된 정확한 형태로 제한하도록 의도된 것은 아니다. 상기 교시의 관점에서, 많은 수정예 및 변형예가 가능하다. 실시형태는, 본 발명의 원리와 그 실제 응용예를 가장 잘 설명하여, 그에 따라 기술분야의 숙련된 자들이 본 발명 및 고려되는 특정 용도에 적합될 수도 있는 다양한 수정예를 갖는 다양한 실시형태를 최상으로 활용하는 것을 가능하게 하기 위해, 선택되어 설명되었다.

Claims (21)

  1. 자동화된 테스트 장비(automated test equipment; ATE)를 사용하여 테스트를 수행하기 위한 방법으로서,
    상기 방법은,
    그래픽 유저 인터페이스(graphical user interface; GUI)를 사용하여 프로그램가능 테스터 모듈을 프로그래밍하기 위한 프로토콜 선택을 획득하는 단계와,
    적어도 하나의 피시험 디바이스(device under test; DUT)에 적용하기 위한 통신 프로토콜로 상기 프로그램가능 테스트 모듈을 구성(configuring)하는 단계 - 상기 프로그램가능 테스터 모듈은 상기 적어도 하나의 DUT에 통신 가능하게 커플링되도록 동작가능함 - 와,
    상기 GUI를 사용하여 상기 통신 프로토콜과 관련되는 테스트의 메뉴를 디스플레이하는 단계와,
    상기 GUI를 사용하여 프로그램 플로우를 획득하는 단계 - 상기 프로그램 플로우는 상기 테스트의 메뉴로부터 선택되는 테스트의 시퀀스를 포함함 - 와,
    상기 프로그램 플로우를 실행하기 위한 명령을 상기 프로그램가능 테스터 모듈로 전송하는 단계를 포함하는
    테스트 수행 방법.
  2. 제 1 항에 있어서,
    상기 통신 프로토콜은 PCIe, SATA, SAS, USB, 및 파이어와이어(Firewire)를 포함하는 그룹에서 선택되는
    테스트 수행 방법.
  3. 제 1 항에 있어서,
    상기 프로그램 플로우와 관련되는 테스트를 복수의 DUT에 걸쳐 구현하기 위한 명령을 전송하는 것에 의해 팬 아웃(fan-out)을 수행하는 단계를 더 포함하고, 상기 프로그램가능 테스터 모듈은 상기 복수의 DUT에 통신 가능하게 커플링되도록 동작가능한
    테스트 수행 방법.
  4. 제 1 항에 있어서,
    상기 프로토콜 선택을 획득하는 단계는 상기 GUI를 사용하여 상기 프로그램가능 테스터 모듈을 프로그래밍하기 위한 하드웨어 가속 모드를 획득하는 단계를 더 포함하는
    테스트 수행 방법.
  5. 제 4 항에 있어서,
    상기 적어도 하나의 DUT를 테스트하는 것과 관련하여 사용되는 상기 하드웨어 가속 모드로 상기 프로그램가능 테스터 모듈을 구성하는 단계를 더 포함하는
    테스트 수행 방법.
  6. 제 1 항에 있어서,
    상기 GUI를 사용하여 상기 프로토콜 선택을 획득하는 단계에 응답하여 상기 프로토콜 선택과 관련되는 일련의 디폴트 테스트 방법을 로딩하기 위한 명령을 상기 프로그램가능 테스터 모듈로 전송하는 단계를 더 포함하는
    테스트 수행 방법.
  7. 제 1 항에 있어서,
    상기 프로그램가능 테스터 모듈은: 디지털 신호 프로세서(digital signal processor; DSP), 필드 프로그램가능 게이트 어레이(field programmable gate array; FPGA), 프로그램가능 로직 어레이(programmable logic array; PLA), 복합 프로그램가능 로직 디바이스(complex programmable logic device; CPLD) 및 프로그램가능 어레이 로직(programmable array logic; PAL)을 포함하는 그룹에서 선택되는 적어도 하나의 프로그램가능 디바이스를 포함하는
    테스트 수행 방법.
  8. 컴퓨터 실행가능 명령이 저장된 컴퓨터 판독가능 저장 매체로서,
    상기 컴퓨터 실행가능 명령은 컴퓨터 시스템에 의해 실행되면 상기 컴퓨터 시스템으로 하여금 자동화된 테스트 장비(ATE)를 사용하여 테스트를 수행하는 방법을 수행하게 하고, 상기 방법은,
    그래픽 유저 인터페이스(GUI)를 사용하여 프로그램가능 테스터 모듈을 프로그래밍하기 위한 프로토콜 선택을 획득하는 단계와,
    적어도 하나의 피시험 디바이스(DUT)에 적용하기 위한 통신 프로토콜로 상기 프로그램가능 테스트 모듈을 구성하는 단계 - 상기 프로그램가능 테스터 모듈은 상기 적어도 하나의 DUT에 통신 가능하게 커플링되도록 동작가능함 - 와,
    상기 GUI를 사용하여 상기 통신 프로토콜과 관련되는 테스트의 메뉴를 디스플레이하는 단계와,
    상기 GUI를 사용하여 프로그램 플로우를 획득하는 단계 - 상기 프로그램 플로우는 상기 테스트의 메뉴로부터 선택되는 테스트의 시퀀스를 포함함 - 와,
    상기 프로그램 플로우를 실행하기 위한 명령을 상기 프로그램가능 테스터 모듈로 전송하는 단계를 포함하는
    컴퓨터 판독가능 저장 매체.
  9. 제 8 항에 있어서,
    상기 통신 프로토콜은 PCIe, SATA, SAS, USB, 및 파이어와이어를 포함하는 그룹에서 선택되는
    컴퓨터 판독가능 저장 매체.
  10. 제 8 항에 있어서,
    상기 방법은,
    상기 프로그램 플로우와 관련되는 테스트를 복수의 DUT에 걸쳐 구현하기 위한 명령을 전송하는 것에 의해 팬 아웃(fan-out)을 수행하는 단계를 더 포함하고, 상기 프로그램가능 테스터 모듈은 상기 복수의 DUT에 통신 가능하게 커플링되도록 동작가능한
    컴퓨터 판독가능 저장 매체.
  11. 제 8 항에 있어서,
    상기 프로토콜 선택을 획득하는 단계는 상기 GUI를 사용하여 상기 프로그램가능 테스터 모듈을 프로그래밍하기 위한 하드웨어 가속 모드를 획득하는 단계를 더 포함하는
    컴퓨터 판독가능 저장 매체.
  12. 제 11 항에 있어서,
    상기 방법은 상기 적어도 하나의 DUT를 테스트하는 것과 관련하여 사용되는 상기 하드웨어 가속 모드로 상기 프로그램가능 테스터 모듈을 구성하는 단계를 더 포함하는
    컴퓨터 판독가능 저장 매체.
  13. 제 8 항에 있어서,
    상기 방법은 상기 GUI를 사용하여 상기 프로토콜 선택을 획득하는 단계에 응답하여 상기 프로토콜 선택과 관련되는 일련의 디폴트 테스트 방법을 로딩하기 위한 명령을 상기 프로그램가능 테스터 모듈로 전송하는 단계를 더 포함하는
    컴퓨터 판독가능 저장 매체.
  14. 자동화된 테스트를 수행하기 위한 시스템으로서,
    내부에 저장된 테스트 애플리케이션을 포함하는 메모리와,
    프로그램가능 테스터 모듈에 연결하기 위한 테스트 인터페이스와,
    상기 메모리 및 상기 테스트 인터페이스에 커플링되는 프로세서를 포함하며,
    상기 프로세서는 상기 테스트 애플리케이션에 따라 동작하여,
    그래픽 유저 인터페이스(GUI)를 사용하여 상기 프로그램가능 테스터 모듈을 프로그래밍하기 위한 프로토콜 선택을 획득하고,
    적어도 하나의 피시험 디바이스(DUT)에 적용하기 위한 통신 프로토콜로 상기 프로그램가능 테스트 모듈을 구성 - 상기 프로그램가능 테스터 모듈은 상기 적어도 하나의 DUT에 통신 가능하게 커플링되도록 동작가능함 - 하고,
    상기 GUI를 사용하여 상기 통신 프로토콜과 관련되는 테스트의 메뉴를 디스플레이하고,
    상기 GUI를 사용하여 프로그램 플로우를 획득 - 상기 프로그램 플로우는 상기 테스트의 메뉴로부터 선택되는 테스트의 시퀀스를 포함함 - 하고,
    상기 프로그램 플로우를 실행하기 위한 명령을 상기 프로그램가능 테스터 모듈로 전송하도록 구성되는
    자동화된 테스트를 수행하기 위한 시스템.
  15. 제 14 항에 있어서,
    상기 통신 프로토콜은 PCIe, SATA, SAS, USB, 및 파이어와이어를 포함하는 그룹에서 선택되는
    자동화된 테스트를 수행하기 위한 시스템.
  16. 제 14 항에 있어서,
    상기 프로세서는 상기 테스트 애플리케이션에 따라 동작하여, 상기 프로그램 플로우와 관련되는 테스트를 복수의 DUT에 걸쳐 구현하기 위한 명령을 전송하는 것에 의해 팬 아웃을 수행하도록 더 구성되고, 상기 프로그램가능 테스터 모듈은 상기 복수의 DUT에 통신 가능하게 커플링되도록 동작가능한
    자동화된 테스트를 수행하기 위한 시스템.
  17. 제 14 항에 있어서,
    상기 프로세서는 상기 테스트 애플리케이션에 따라 동작하여, 상기 GUI를 사용하여 상기 프로그램가능 테스터 모듈을 프로그래밍하기 위한 하드웨어 가속 모드를 획득하도록 더 구성되는
    자동화된 테스트를 수행하기 위한 시스템.
  18. 제 17 항에 있어서,
    상기 프로세서는 상기 테스트 애플리케이션에 따라 동작하여, 상기 적어도 하나의 DUT를 테스트하는 것과 관련하여 사용되는 상기 하드웨어 가속 모드로 상기 프로그램가능 테스터 모듈을 구성하도록 더 구성되는
    자동화된 테스트를 수행하기 위한 시스템.
  19. 제 14 항에 있어서,
    상기 프로세서는 상기 테스트 애플리케이션에 따라 동작하여, 상기 GUI를 사용하여 상기 프로토콜 선택을 획득하는 것에 응답하여 상기 프로토콜 선택과 관련되는 일련의 디폴트 테스트 방법을 로딩하기 위한 명령을 상기 프로그램가능 테스터 모듈로 전송하도록 더 구성되는
    자동화된 테스트를 수행하기 위한 시스템.
  20. 제 14 항에 있어서,
    상기 프로그램가능 테스터 모듈은 디지털 신호 프로세서(DSP), 필드 프로그램가능 게이트 어레이(FPGA), 프로그램가능 로직 어레이(PLA), 복합 프로그램가능 로직 디바이스(CPLD) 및 프로그램가능 어레이 로직(PAL)을 포함하는 그룹에서 선택되는 적어도 하나의 프로그램가능 디바이스를 포함하는
    자동화된 테스트를 수행하기 위한 시스템.
  21. 제 14 항에 있어서,
    상기 프로세서는 상기 테스트 애플리케이션에 따라 동작하여,
    상기 프로그램 플로우를 가변 테스트 파라미터를 가지고 다수 회 실행하기 위한 명령을 상기 프로그램가능 테스터 모듈로 전송 - 상기 GUI는 상기 프로그램 플로우를 다수 회 실행하기 위한 명령의 전송을 실시하기 위해 사용됨 - 하고,
    상기 GUI를 사용하여 상기 프로그램 플로우의 다수의 실행과 관련되는 결과를 디스플레이하도록 더 구성되는
    자동화된 테스트를 수행하기 위한 시스템.
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