JP2012058103A - Method for manufacturing semiconductor integrated circuit device and probe card - Google Patents
Method for manufacturing semiconductor integrated circuit device and probe card Download PDFInfo
- Publication number
- JP2012058103A JP2012058103A JP2010202203A JP2010202203A JP2012058103A JP 2012058103 A JP2012058103 A JP 2012058103A JP 2010202203 A JP2010202203 A JP 2010202203A JP 2010202203 A JP2010202203 A JP 2010202203A JP 2012058103 A JP2012058103 A JP 2012058103A
- Authority
- JP
- Japan
- Prior art keywords
- contact terminal
- terminal group
- contact
- contactor
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置の電極にプローブカードの接触端子を押し当てて行う半導体集積回路装置の電気的検査に適用して有効な技術に関するものである。 The present invention relates to a technology for manufacturing a semiconductor integrated circuit device, and more particularly to a technology effective when applied to an electrical inspection of a semiconductor integrated circuit device performed by pressing a contact terminal of a probe card against an electrode of the semiconductor integrated circuit device. is there.
国際公開第2006/97982号公報(特許文献1)には、半導体集積回路装置の電極パッドにプローブカードの接触端子を押し当てて行う半導体集積回路の電気的検査(プローブ検査)の方法およびこれに用いるプローブカードが記載されている。 International Publication No. 2006/97982 (Patent Document 1) discloses a method of electrical inspection (probe inspection) of a semiconductor integrated circuit performed by pressing a contact terminal of a probe card against an electrode pad of a semiconductor integrated circuit device. The probe card to be used is described.
特開2007-134554号公報(特許文献2)には、接触端子上に複数の配線層を積層した薄膜シートを有するプローブカードが記載されている。 Japanese Unexamined Patent Application Publication No. 2007-134554 (Patent Document 2) describes a probe card having a thin film sheet in which a plurality of wiring layers are stacked on a contact terminal.
特開2008-164486号公報(特許文献3)には、接触端子上に形成されたスルーホールを介して接触端子と配線を電気的に接続した薄膜シートを有するプローブカードが記載されている。 Japanese Patent Laying-Open No. 2008-164486 (Patent Document 3) describes a probe card having a thin film sheet in which a contact terminal and a wiring are electrically connected through a through hole formed on the contact terminal.
半導体集積回路装置の検査技術としてプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、DC動作特性およびAC動作特性のテストを行って良品/不良品を判別するテスト等を含む。プローブ検査においては、ウエハ出荷対応(品質の差別化)、KGD(Known Good Die)対応(MCP(Multi-Chip Package)の歩留り向上)、あるいはトータルコスト低減などの要求から、ウエハ状態でプローブ検査を行う技術が用いられている。 There is a probe inspection as an inspection technique for a semiconductor integrated circuit device. This probe inspection includes a function test for confirming whether or not the device operates according to a predetermined function, a test for determining a non-defective product / defective product by performing a DC operation characteristic and an AC operation characteristic test, and the like. In probe inspections, probe inspections are performed in the wafer state in response to demands for wafer shipment (quality differentiation), KGD (Known Good Die) support (MCP (Multi-Chip Package) yield improvement), or total cost reduction. Technology to do is used.
近年、半導体集積回路装置の多機能化が進行し、1個の半導体チップ(以下、単にチップと記す)に複数の回路を作りこむことが進められている。また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、チップの面積を小さくし、半導体ウエハ(以下、単にウエハと記す)1枚当たりの取得チップ数を増加することが進められている。そのため、チップ電極(テストパッド、ボンディングパッド)数が増加するだけでなく、チップ電極の配置が狭ピッチ化し、チップ電極の面積も縮小されてきている。このようなチップ電極の狭ピッチ化に伴って、上記プローブ検査にカンチレバー状の接触端子を有するプローバを用いようとした場合には、接触端子をチップ電極の配置位置に合わせて設置することが困難になってしまう課題が存在する。 In recent years, semiconductor integrated circuit devices have become more multifunctional, and it has been promoted to create a plurality of circuits on one semiconductor chip (hereinafter simply referred to as a chip). In addition, in order to reduce the manufacturing cost of the semiconductor integrated circuit device, the semiconductor elements and wirings are miniaturized to reduce the chip area and increase the number of obtained chips per semiconductor wafer (hereinafter simply referred to as a wafer). Is underway. For this reason, not only the number of chip electrodes (test pads, bonding pads) is increased, but also the arrangement of the chip electrodes is narrowed, and the area of the chip electrodes is also reduced. When a prober having a cantilever-like contact terminal is used for the probe inspection due to the narrowing of the pitch of the tip electrode, it is difficult to install the contact terminal according to the arrangement position of the tip electrode. There is a problem that becomes.
本願発明者らは、半導体集積回路装置の製造技術を用いて形成された接触端子を有するプローバを用いることにより、チップ電極が狭ピッチ化したチップに対してもプローブ検査が実現できる技術について検討している。その中で、本願発明者らは、以下のようなさらなる課題を見出した。 The inventors of the present application have studied a technique that can realize a probe inspection even for a chip having a chip electrode with a narrow pitch by using a prober having a contact terminal formed by using a manufacturing technique of a semiconductor integrated circuit device. ing. Among them, the present inventors have found the following further problems.
すなわち、プローブ検査では、複数の接触端子を、ウエハの主面に形成された複数のチップ電極と接触させるので、各接触端子と各チップ電極の接触圧力のばらつきを低減する技術が必要となる。接触圧力のばらつきが大きい場合、接触抵抗が不均一になり、正確な電気的検査が行えなくなる原因となる。 That is, in the probe inspection, a plurality of contact terminals are brought into contact with a plurality of chip electrodes formed on the main surface of the wafer, so that a technique for reducing variation in contact pressure between each contact terminal and each chip electrode is required. When the variation of the contact pressure is large, the contact resistance becomes non-uniform, which causes a failure to perform an accurate electrical inspection.
また、接触圧力が大きすぎると、被検査対象であるウエハが破損する原因となる。このウエハの破損を防止する観点からは、接触圧力のばらつきの中心値(設計上の接触圧力)を低減することが有効であるが、このためには、ばらつきのマージンをさらに小さくする必要が生じる。 Moreover, if the contact pressure is too large, the wafer to be inspected may be damaged. From the viewpoint of preventing the wafer from being damaged, it is effective to reduce the central value (designed contact pressure) of the variation of the contact pressure. For this purpose, it is necessary to further reduce the variation margin. .
本発明は、上記課題に鑑みてなされたものであり、その目的は、複数の接触端子と複数のチップ電極の接触圧力のばらつきを低減することのできる技術を提供することにある。 The present invention has been made in view of the above problems, and an object thereof is to provide a technique capable of reducing variations in contact pressure between a plurality of contact terminals and a plurality of chip electrodes.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
すなわち、本願発明の一態様である半導体装置の製造方法は、以下の工程を含んでいる。(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数のチップ電極が形成された半導体ウエハを準備する工程を含む。また、(b)複数の第1配線が形成された配線基板と、前記複数のチップ電極に接触させるための複数の接触端子の先端が前記半導体ウエハの主面側に対向するように前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を、緩衝層を介して前記第1シートの裏面より押圧する押圧部と、を有する第1カードを準備する工程を含む。また、(c)前記第1シートの前記複数の接触端子の先端を前記半導体ウエハの前記複数のチップ電極に接触させて前記半導体集積回路の電気的検査を行う工程を含む。 That is, a method for manufacturing a semiconductor device which is one embodiment of the present invention includes the following steps. (A) A semiconductor that is partitioned into a plurality of chip regions, each of which has a semiconductor integrated circuit formed thereon, and a plurality of chip electrodes that are electrically connected to the semiconductor integrated circuit on the main surface. Preparing a wafer. (B) The wiring board on which the plurality of first wirings are formed, and the wiring board so that the tips of the plurality of contact terminals for contacting the plurality of chip electrodes are opposed to the main surface side of the semiconductor wafer. A first card having a first sheet held on the first sheet, and a pressing portion that presses an area of the first sheet on which the plurality of contact terminals are formed from a back surface of the first sheet through a buffer layer. Including the step of preparing And (c) conducting an electrical inspection of the semiconductor integrated circuit by bringing tips of the plurality of contact terminals of the first sheet into contact with the plurality of chip electrodes of the semiconductor wafer.
また、前記第1シートは、前記複数の接触端子が形成された接触端子形成面、および前記接触端子形成面の反対側に位置する前記裏面を含む。また、前記第1シートは、前記接触端子形成面を有する第1絶縁膜と、前記第1絶縁膜と前記裏面の間に形成され、前記複数の第1配線および前記複数の接触端子と、それぞれ電気的に接続される複数の第2配線と、前記裏面を有し、前記第1絶縁膜および前記複数の第2配線上に形成された第2絶縁膜と、前記裏面に形成された突出部とを含む。また、前記突出部は、平面視において、前記接触端子と離間して配置される。 The first sheet includes a contact terminal forming surface on which the plurality of contact terminals are formed, and the back surface located on the opposite side of the contact terminal forming surface. Further, the first sheet is formed between the first insulating film having the contact terminal forming surface, the first insulating film and the back surface, and the plurality of first wirings and the plurality of contact terminals, A plurality of second wirings that are electrically connected, a second insulating film that has the back surface and is formed on the first insulating film and the plurality of second wirings, and a protrusion formed on the back surface Including. Moreover, the said protrusion part is spaced apart and arrange | positioned from the said contact terminal in planar view.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。 The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、本願発明の一態様によれば、複数の接触端子と複数のチップ電極の接触圧力のばらつきを低減できる。 That is, according to one aspect of the present invention, variations in contact pressure between a plurality of contact terminals and a plurality of chip electrodes can be reduced.
(本願における記載形式・基本的用語・用法の説明)
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
(Description format, basic terms, usage in this application)
In the present application, the description of the embodiment will be divided into a plurality of sections for convenience, if necessary, but these are not independent from each other unless otherwise specified. Regardless of the front and rear, each part of a single example, one is a part of the other, or a part or all of the modifications. In principle, repeated description of similar parts is omitted. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.
同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe(シリコン・ゲルマニウム)合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケルめっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。 Similarly, in the description of the embodiment, etc., regarding the material, composition, etc., “X consisting of A” etc. is an element other than A unless specifically stated otherwise and clearly not in context. It does not exclude things that contain. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but includes a SiGe (silicon-germanium) alloy, other multi-component alloys containing silicon as a main component, and other additives. Needless to say, it is also included. In addition, the term “gold plating”, “Cu layer”, “nickel plating”, etc. includes not only pure materials but also members mainly composed of gold, Cu, nickel, etc. unless otherwise specified. Shall be.
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。 In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。 Moreover, in each figure of embodiment, the same or similar part is shown with the same or similar symbol or reference number, and description is not repeated in principle.
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。 In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, hatching or a dot pattern may be added in order to clearly indicate that it is not a void or to clearly indicate the boundary of a region.
また、本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。 In addition, before describing the present invention in detail, the meaning of terms in the present application will be described as follows.
プローブ検査とは、ウエハ工程(分割前に行うウエハに対する各種処理工程)が終了したウエハに対してプローバ(半導体集積回路検査装置)を用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいう。プローブ検査には、所定の機能通りに動作するか否かを確認する機能テストやDC動作特性およびAC動作特性のテストを行って良品/不良品を判別するものである。各チップに分割してから(またはパッケージング完了後)行われる選別テスト(最終テスト)とは区別される。 Probe inspection is an electrical test performed using a prober (semiconductor integrated circuit inspection apparatus) on a wafer that has been subjected to a wafer process (various processing steps for wafers to be performed before division). It means that an electrical inspection of a semiconductor integrated circuit is performed by applying the tip of a contact terminal to the electrode formed above. In the probe inspection, a non-defective product / defective product is discriminated by performing a function test for confirming whether or not the device operates according to a predetermined function, and a DC operation characteristic and an AC operation characteristic test. This is distinguished from a screening test (final test) that is performed after dividing into chips (or after packaging is completed).
プローブカードとは、検査対象となるウエハと接触する接触端子および配線基板(配線基板)などを有する構造体をいい、プローバもしくは半導体集積回路検査装置とは、インタフェースリング、プローブカードおよび検査対象となるウエハを載せるウエハステージを含む試料支持系を有する検査装置をいう。 The probe card is a structure having a contact terminal that contacts a wafer to be inspected and a wiring board (wiring board). The prober or the semiconductor integrated circuit inspection device is an interface ring, a probe card, and an inspection object. An inspection apparatus having a sample support system including a wafer stage on which a wafer is placed.
テスタ(Test System)とは、半導体集積回路を電気的に検査するものであり、所定の電圧および基準となるタイミング等の信号を発生するものをいう。 A tester (Test System) is for electrically inspecting a semiconductor integrated circuit and generates a signal such as a predetermined voltage and a reference timing.
テスタヘッドとは、テスタと電気的に接続し、テスタより送信された電圧および信号を受け、電圧および詳細なタイミング等の信号を半導体集積回路に対して発生し、ポゴピンなどを介してプローブカードへ信号を送るものをいう。 The tester head is electrically connected to the tester, receives the voltage and signal transmitted from the tester, generates a signal such as voltage and detailed timing to the semiconductor integrated circuit, and sends it to the probe card via a pogo pin or the like. The one that sends a signal.
インタフェースリングとは、ポゴピンなどの導電路を介してテスタヘッドおよびプローブカードと電気的に接続し、テスタヘッドより送られてきた信号を後述するプローブカードへ送るものをいう。 The interface ring is one that is electrically connected to a tester head and a probe card via a conductive path such as a pogo pin and sends a signal sent from the tester head to a probe card described later.
ポゴピン(POGO pin)またはスプリングプローブとは、接触ピン(プランジャ(接触針))をばね(コイルスプリング)の弾性力で電極(端子)に押し当てる構造を有し、必要に応じてその電極への電気的接続を行うようにした接触針をいい、たとえば金属製の管(保持部材)内に配置されたばねが金属ボールを介して接触ピンへ弾性力を伝える構成となっている。 A POGO pin or a spring probe has a structure in which a contact pin (plunger (contact needle)) is pressed against an electrode (terminal) by the elastic force of a spring (coil spring). The contact needle is adapted to make an electrical connection. For example, a spring arranged in a metal tube (holding member) transmits an elastic force to the contact pin via a metal ball.
薄膜プローブ(membrane probe)、薄膜プローブシート、または薄膜シートとは、上記のような検査対象と接触する前記接触端子(突起端子)とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいう。薄膜シートは、例えば、厚さ10μm〜100μm程度のものをいい、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、CVD(Chemical Vapor Deposition)技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部(接触端子)を一体的に形成されたもの等を言う。もちろん、プロセスは複雑になるが、一部を別に形成して、後に合体させることも可能である。 A thin film probe (membrane probe), a thin film probe sheet, or a thin film sheet is provided with the contact terminal (protrusion terminal) that comes into contact with the inspection object as described above and a wiring routed from the contact terminal. A thin film on which an electrode for contact is formed. The thin film sheet has, for example, a thickness of about 10 μm to 100 μm, and is similar to a silicon wafer used for manufacturing a semiconductor integrated circuit, that is, a wafer process, that is, a photolithography technique, a CVD (Chemical Vapor Deposition) technique, and a sputtering technique. In addition, a wiring layer and a tip portion (contact terminal) electrically connected to the wiring layer are integrally formed by a patterning technique combining etching techniques and the like. Of course, although the process is complicated, it is possible to form a part separately and combine them later.
接触端子、突起端子、コンタクタ、またはプローブとは、各チップ領域上に設けられた電極(チップ電極)に接触させて電気的特性の検査を行うための導電性の突起物をいう。 A contact terminal, a protruding terminal, a contactor, or a probe refers to a conductive protrusion that is in contact with an electrode (chip electrode) provided on each chip region to inspect electrical characteristics.
<半導体集積回路装置の製造方法>
まず、図1〜図4を用いて本実施の形態の半導体集積回路装置の製造方法の全体の流れを説明する。図1は、本実施の形態の半導体集積回路装置の製造フローの概要を示す説明図である。また、図2は、図1に示すウエハ準備工程で準備するウエハの主面側を示す平面図、図3は、図2に示すウエハの一部の拡大断面図、図4は図1に示す個片化工程で取得する複数の半導体チップのうちの一つの主面側を示す平面図である。
<Method for Manufacturing Semiconductor Integrated Circuit Device>
First, the overall flow of the method for manufacturing a semiconductor integrated circuit device according to the present embodiment will be described with reference to FIGS. FIG. 1 is an explanatory diagram showing an outline of the manufacturing flow of the semiconductor integrated circuit device of the present embodiment. 2 is a plan view showing the main surface side of the wafer prepared in the wafer preparation step shown in FIG. 1, FIG. 3 is an enlarged sectional view of a part of the wafer shown in FIG. 2, and FIG. 4 is shown in FIG. It is a top view which shows the one main surface side among the several semiconductor chips acquired by an individualization process.
まず、図1に示すウエハ準備工程として、図2に示すように、複数のチップ領域10aに区画されたウエハ(半導体ウエハ)WHを準備する。ウエハWHの複数のチップ領域10aの各々には半導体集積回路が形成され、主面上において半導体集積回路と電気的に接続する複数のパッド(電極、チップ電極、電極パッド)11(図4参照)が形成されている。
First, as a wafer preparation step shown in FIG. 1, as shown in FIG. 2, a wafer (semiconductor wafer) WH partitioned into a plurality of
図2に示すウエハWHの形成方法の一例について図3を用いて簡単に説明すると、例えば、以下のように形成される。まず、半導体基板準備工程(図1参照)で、主面(デバイス形成面)12aを有する半導体基板12を準備する。その後、半導体素子形成工程(図1参照)で、半導体基板12の主面12aにトランジスタやダイオードなどの複数の半導体素子(図示は省略)を形成する。その後、チップ配線層形成工程(図1参照)で、半導体基板12の主面12a上に配線層13を積層する。図3では、主面12a上に複数の配線層13を積層した例を示している。このチップ配線層形成工程では、最上層に複数のパッド11を形成し、各パッド11は配線層13が備える複数の配線13aを介して主面12aの複数の半導体素子と電気的に接続される。複数の配線13aは、配線層13が備える絶縁膜13bにより絶縁されている。これらの工程により、ウエハWHの主面12a側には、複数の半導体集積回路が形成される。その後、保護膜形成工程(図1参照)で、配線層およびパッド11を覆うように、保護膜(パッシベーション膜、絶縁膜)14を形成する。そして、保護膜14の一部に開口部14aを形成し、開口部14aにおいてパッド11を、保護膜14から露出させる。以上の工程により、ウエハWHには、複数の半導体チップ10が形成され、図2に示すウエハWHが得られる。なお、保護膜(パッシベーション膜、絶縁膜)14は、例えば、窒化シリコン膜、シリコン酸化膜、または窒化シリコン膜とシリコン酸化膜との積層膜で構成される。図4に示すように、本実施の形態では、例えば平面視において四角形を成す半導体チップ10(図2に示すチップ領域10aに対応する)の各辺に沿ってそれぞれ複数のパッド11が配置されるパッド群(チップ電極群)を有している。また、複数のパッド11は、チップ領域10a(図2参照)の外周に沿って複数列で配列されている。特に限定されないが、本実施の形態においては、複数のパッド11が配置されるパッド群(チップ電極群)の配列方向に沿って、第1列目に配置されるパッド11と、第2列目に配置されるパッド11が例示される。パッド群の配列方向に沿って、第1列目に配置されるパッド11の間に第2列目に配置されるパッド11が配置されるように、互い違いに(所謂、千鳥配置で)配列されている。ウエハWHには、複数の半導体チップ10が形成される。
An example of a method for forming the wafer WH shown in FIG. 2 will be briefly described with reference to FIG. 3. For example, the wafer WH is formed as follows. First, in the semiconductor substrate preparation step (see FIG. 1), the
次に、図1に示すプローブ検査工程として、図2に示すウエハWHの電気的検査を行う。プローブ検査工程には、図1に示すように、プローブカード準備工程と、電気的検査工程が含まれる。なお、図1では、説明の便宜上、ウエハ準備工程と、プローブ検査工程を分けて示しているが、ウエハ準備工程をプローブ検査工程に含めて考えることもできる。このプローブ検査工程の詳細は、後述する。 Next, as a probe inspection process shown in FIG. 1, an electrical inspection of the wafer WH shown in FIG. 2 is performed. As shown in FIG. 1, the probe inspection process includes a probe card preparation process and an electrical inspection process. In FIG. 1, for convenience of explanation, the wafer preparation process and the probe inspection process are shown separately, but the wafer preparation process may be included in the probe inspection process. Details of the probe inspection process will be described later.
次に、図1に示す個片化工程として、図2に示すウエハWHをチップ領域10a毎に分割し、図4に示す半導体チップ(半導体集積回路装置)10を複数個取得する。本工程では、例えば、図2に示す複数のチップ領域10aそれぞれの間に配置されたスクライブ領域10bに沿ってウエハWHを切断し、チップ領域10a毎に個片化する。以上の工程により、本実施の形態の半導体集積回路装置である半導体チップ10が得られる。なお、上記は、半導体チップを製造する工程のうち、主要工程の概要を説明したものであり、種々の変形例を適用することができる。
Next, as the individualization step shown in FIG. 1, the wafer WH shown in FIG. 2 is divided into
<半導体集積回路検査装置>
次に、図1に示すプローブ検査工程で使用する半導体集積回路検査装置の概要を説明する。図5は、図1に示すプローブ検査工程で使用する半導体集積回路検査装置の概要構成を模式的に示す説明図、図6は、図5に示すプローブカードの全体構造を示す断面図、図7は、図5に示すプローブカードのウエハとの対向面(主面)側を示す平面図である。なお、図6は、図7のA−A線に沿った断面図である。
<Semiconductor integrated circuit inspection equipment>
Next, an outline of a semiconductor integrated circuit inspection apparatus used in the probe inspection process shown in FIG. 1 will be described. 5 is an explanatory view schematically showing a schematic configuration of the semiconductor integrated circuit inspection apparatus used in the probe inspection step shown in FIG. 1, FIG. 6 is a cross-sectional view showing the entire structure of the probe card shown in FIG. FIG. 6 is a plan view showing a surface (main surface) facing the wafer of the probe card shown in FIG. 5. 6 is a cross-sectional view taken along line AA in FIG.
図5に示すように、本実施の形態1のプローバ(半導体集積回路検査装置)PRは、プローブカードPRC、テスタヘッドTHD、インタフェースリングIFR、カードホルダCHD、ウエハステージWST、およびウエハチャック(ウエハ保持具)WCHなどから形成されている。テスタヘッドTHDとインタフェースリングIFRとの間、およびインタフェースリングIFRとプローブカードPRCとの間は、それぞれ複数本のポゴピンPGPを介して電気的に接続され、それによりテスタヘッドTHDとプローブカードPRCとの間が電気的に接続されている。また、テスタヘッドTHDは、テスタTに電気的に接続され、テスタTからプローブ検査に必要な電圧や信号電流が供給される。 As shown in FIG. 5, the prober (semiconductor integrated circuit inspection apparatus) PR of the first embodiment includes a probe card PRC, a tester head THD, an interface ring IFR, a card holder CHD, a wafer stage WST, and a wafer chuck (wafer holding). G) It is formed from WCH or the like. The tester head THD and the interface ring IFR, and the interface ring IFR and the probe card PRC are electrically connected via a plurality of pogo pins PGP, respectively, so that the tester head THD and the probe card PRC are connected to each other. They are electrically connected. The tester head THD is electrically connected to the tester T, and a voltage and a signal current necessary for probe inspection are supplied from the tester T.
カードホルダCHDは、プローブカードPRCをプローバPRに機械的に接続するもので、かつ、ポゴピンPGPからの圧力によってプローブカードPRCに反りが生じてしまうことを防ぐ機械的強度を持つ。また、プローバPRの筐体内には、ウエハステージWSTが配置され、ウエハステージWST上には、ウエハチャックWCHが配置され、固定されている。被検査対象であるウエハWHは、複数のパッド11(図4参照)が形成された主面12a(図3参照)側をプローブカードPRCと対向させた状態でウエハチャックWCHに固定される。
The card holder CHD mechanically connects the probe card PRC to the prober PR, and has a mechanical strength that prevents the probe card PRC from being warped by the pressure from the pogo pin PGP. In addition, wafer stage WST is disposed in the housing of prober PR, and wafer chuck WCH is disposed and fixed on wafer stage WST. The wafer WH to be inspected is fixed to the wafer chuck WCH with the
次に、図5に示すプローブカードPRCの構造について説明する。図6に示すようにプローブカードPRCは、複数の配線1cが形成された配線基板1を有している。また、プローブカードPRCは、配線基板1に保持された薄膜シート2を有している。薄膜シート2は、複数のコンタクタ(接触端子)3が形成された主面(接触端子形成面)2aおよび主面2aの反対側に位置する裏面2bを有し、主面2aがウエハWH(図5参照)の主面側に対向するように、配線基板1に保持されている。また、プローブカードPRCは、薄膜シート2のうち複数のコンタクタ3が形成された領域(図7に示すコンタクタ配置領域2c)を、裏面2bより押圧する押圧部4を有している。また、プローブカードPRCは、連結治具5aを介して押圧部4および薄膜シート2に一括して荷重を印加する加圧部5を有している。なお、押圧部4および加圧部5の詳細は後述する。
Next, the structure of the probe card PRC shown in FIG. 5 will be described. As shown in FIG. 6, the probe card PRC has a
配線基板1は、下面(シート保持面)1aおよび下面1aの反対側に位置する上面(裏面)1bを有し、平面視において円形を成す板材である(平面形状は図7参照)。本実施の形態の配線基板1は、下面1a、上面1b間に複数の配線層が積層された、所謂、多層配線基板である。各配線層には、それぞれ複数の配線1cが形成され、下面1a側と上面1b側は電気的に接続されている。配線基板1の下面1aには、この複数の配線1cと、それぞれ電気的に接続する複数の受け部(図示は省略)が形成されている。そして、この複数の受け部は、複数の配線1cを通じて、配線基板1の上面1bに設けられた複数のポゴ(POGO)座1dと電気的に接続している。このポゴ座1dは、テスタヘッドTHD(図5)とプローブカードとの間で、信号を入力、あるいは出力するポゴピンPGP(図5参照)を受ける端子となっている。つまり、ポゴ座1dは配線基板1(プローブカードPRC)の外部端子となっている。このため、図7に示すように、配線基板1の上面側には多数のポゴ座1dが配置されている。また、配線基板1の下面1aは、カードホルダCHD(図5参照)に接続され、固定される。
The
薄膜シート2は、前記したように主面2a、裏面2bを有し、平面視において、配線基板1より直径が小さい円形を成す。詳細は後述するが、薄膜シート2は、例えばポリイミド樹脂を主成分とする基材を有する薄膜であって、柔軟性を有している。また、薄膜シート2は、裏面2bを配線基板1の下面1aと対向させた状態で、接続治具6により配線基板1に固定され、保持されている。図7に示すようにリング形状を成す複数の接続治具6によって、薄膜シート2の周縁部および周縁部よりも内側の領域が配線基板1に固定されている。
The
また、配線基板1の中央には開口部1eが形成され、開口部1eの内側には、配線基板1の上面1b上に固定され、開口部1e内において配線基板1の下面1aよりも下方まで延在する張り出しリング7が配置されている。薄膜シート2の複数のコンタクタ3が形成された領域は、この張り出しリング7により、配線基板1の下方に向かって張り出され、カードホルダCHD(図5参照)の下面よりも下方に配置される。また、張り出しリング7の内側には接着リング8が配置されている。接着リング8は、接着剤(例えばエポキシ系接着剤)を介して薄膜シート2の裏面2b側に接着され、ボルトなどの接続治具を介して加圧部5と連結固定されている。これにより、加圧部5により加重を印加した際、あるいは押圧部4により薄膜シート2を押圧した際に、薄膜シート2に弛みが発生することを防止できる。
In addition, an opening 1e is formed in the center of the
また、押圧部4は、プランジャ4a、押圧具である押し駒4b、および押し駒4bの下面(押圧面)側に配置されるエラストマ(緩衝層、弾性部材)4cを備えている。押圧部4は、コンタクタ3が形成された領域の薄膜シート2を裏面(上面)2bから押し駒4bおよびエラストマ4cを介してプランジャ4aが押圧し、押し駒4bを押し出すことによって薄膜シート2を引き伸ばし、各コンタクタ3の先端の位置をそれぞれが対応するパッド11(図4参照)と対向する位置となるように調整する。プランジャ4aはプローブカードPRCの筐体に固定される。また、配線基板1もプローブカードPRCの筐体に固定されているので、プランジャ4aはこの筐体を介して配線基板1に固定されている。プランジャ4a内には、ばね4dが内蔵されており、このばね4dの弾性力によって一定の押圧力が押しピン4eを介して押し駒4b、エラストマ4cおよび薄膜シート2へ伝わる構造となっている。本実施の形態1において、押し駒4bの材質としては、42アロイを例示することができる。また、エラストマ4cとしてはシリコンシートを例示することができる。
The
また、加圧部5は、押圧部4と加圧部5を連結する連結治具5aおよび連結治具5aに固定される複数(図6では2個)のばね5bを有している。図示は省略するが、このばね5bは、例えば配線基板1の平面において約8個所〜12個所に配置されている。このばね5bの一方の端部は、配線基板1に固定され、他方の端部は連結治具5aに固定されている。ばね5bの弾性力は、プローブ検査時においてコンタクタ3がパッド11(図4参照)と接触し、プローブカードPRCがパッド11に向かって押し込まれた際に連結治具5aに作用する。この時、加圧部5は押圧部4および接着リング8と固定され、連結治具5a、押し駒4b、エラストマ4c、接着リング8およびプランジャ4aは一体(加圧機構)となっていることから、ばね5bの弾性力は、これら一体となった部材をパッド11に向かって押し下げるように作用する。このため、プランジャ4a内のばね4dから薄膜シート2へ伝わる押圧力は、主として薄膜シート2の引き伸ばしに用いられることになる。
Further, the
プローブ検査工程(図1参照)では、薄膜シート2を配線基板1に保持させた後、薄膜シート2のうち、複数のコンタクタ3が形成されたコンタクタ配置領域(接触端子配置領域)2cを、押圧部4により裏面2b側からエラストマ(緩衝層、弾性部材)4cを介して押圧する。これにより、薄膜シート2は引き伸ばされ、主面2aに配置された複数のコンタクタ3は、所定の位置(電気的検査工程において、複数のパッド11(図4参照)と対向する位置)に位置合わせされる(シート引き伸ばし工程)。このシート引き伸ばし工程は、電気的検査工程(図1参照)において、複数のコンタクタ3と複数のパッド11(図4参照)を接触させる前に予め行う。例えば、シート引き伸ばし工程は、図1に示すプローブカード準備工程に含まれる。そして、電気的検査工程(図1参照)では、複数のコンタクタ3と複数のパッド11(図4参照)を接触させることで、加圧部5のばね5bの弾性力が、押圧部4を介して薄膜シート2の複数のコンタクタ3に伝達される(加圧工程)。
In the probe inspection process (see FIG. 1), after the
ところで、以下で詳述する薄膜シート2は、図6に示す本実施の形態のプローブカードPRCの変形例に適用することもできる。例えば、図6に示す加圧部5を配置せず、押圧部4のプランジャ4aを配線基板1に固定した変形例に適用することができる。この場合、パッド11(図4参照)への荷重制御はプランジャ4aのみで行うことになる。ただし、プランジャ4aは、押し駒4bを押し出して薄膜シート2を配線基板1の下面1aより下方に張り出させるためにも用いられる。したがって、確実に薄膜シート2を配線基板1の下面1aよりも下方に張り出し、かつ低荷重でコンタクタ3をパッド11に接触させる観点から、本実施の形態では、押圧部4と加圧部5を備えたプローブカードPRCを採用している。
By the way, the
<薄膜シートの詳細構造>
次に、図6および図7に示す薄膜シート2の詳細構造について説明する。図8は、図7に示す薄膜シートの配線レイアウトの概要を示す平面図である。また、図9は、図7に示すコンタクタ配置領域の拡大平面図であり、図10は、図9のB部の拡大平面図、図11は図10のC−C線に沿った拡大断面図である。また、図12は図10に示す薄膜シートの裏面側の形状を示す拡大平面図である。
<Detailed structure of thin film sheet>
Next, the detailed structure of the
図9に示すように、薄膜シート2の主面2a側に配置されるコンタクタ配置領域(接触端子配置領域)2cには、複数のコンタクタ3が形成されている。本実施の形態では、平面視において四角形を成すチップ領域10a(図2参照)の各辺に沿ってそれぞれ複数のパッド11(図4参照)が配置されたウエハWH(図2参照)を検査する。このため、図9に示すコンタクタ配置領域2cは、平面視において四角形を成し、各辺に沿ってそれぞれ複数のコンタクタ3が配置されている。言い換えれば、コンタクタ配置領域2cの外縁を構成する四辺のうち、第1辺に沿って、複数のコンタクタ3aが形成されたコンタクタ群(接触端子群)3Aが配置される。また、第1辺と交差する第2辺に沿って、複数のコンタクタ3bが形成されたコンタクタ群(接触端子群)3Bが配置される。また、第1辺と対向する第3辺に沿って、複数のコンタクタ3cが形成されたコンタクタ群(接触端子群)3Cが配置される。また、第2辺と対向する第4辺に沿って、複数のコンタクタ3dが形成されたコンタクタ群(接触端子群)3Dが配置される。
As shown in FIG. 9, a plurality of
また、図10および図11に示すように、薄膜シート2は、主面(接触端子形成面)2aを有するポリイミド膜(絶縁膜)22を有している。複数のコンタクタ3は、ポリイミド膜22が有する主面2aに固定されている。また、図10に示すように、複数のコンタクタ3aはコンタクタ群3Aの延在方向(配列方向)に沿って配置されている。薄膜シート2の各コンタクタ3は、図4に示す複数のパッド11と対向する位置に配置されるように形成されている。このため、本実施の形態では、複数のコンタクタ3aがコンタクタ群3Aの延在方向(配列方向)に沿って、複数列(図10では2列)で配置されている。言い換えれば、複数のコンタクタ3aには、コンタクタ群3Aの配列方向に沿って、第1列目に配置されるコンタクタ(第1列目接触端子)3aと、第2列目に配置されるコンタクタ(第2列目接触端子)3aが含まれる。そして、コンタクタ群3Aの配列方向に沿って、第1列目に配置されるコンタクタ3aの間に第2列目に配置されるコンタクタ3aが配置されるように、互い違いに(所謂、千鳥配置で)配列されている。なお、図10では、図9に示す各コンタクタ群3A、3B、3C、3Dのうち、コンタクタ群3Aの拡大図を例示的に示している。他のコンタクタ群3B、3C、3Dの拡大図の図示は省略するが、各コンタクタ群3B、3C、3Dにおいて、コンタクタ群3B、3C、3Dの延在方向に沿って、それぞれ複数のコンタクタ3b、3c、3dが複数列(本実施の形態は2列)で配置されている。以下、コンタクタ3の周辺構造について、コンタクタ3aを例として説明するが、特に、異なる構造である旨説明する場合を除き、コンタクタ3b、3c、3dの周辺構造も同様である。
As shown in FIGS. 10 and 11, the
図11に示すように、複数のコンタクタ3は、それぞれ金属膜21からなる。本実施の形態では、例えば、下層からロジウム膜21aおよびニッケル膜21bが順次積層された積層膜となっている。このコンタクタ3は、薄膜シート2中にて平面四角形状にパターニングされた金属膜21であり、薄膜シート2の主面2aよりも下方に突出するように形成されている。コンタクタ3の形状は種々の変形例を適用することができるが、本実施の形態では、角柱状に形成された台座部の下面に四角錐台形型に形成された突起部が形成された形状となっている。また、台座部の側面は、その一部がポリイミド膜22に覆われている。このように、コンタクタ3の突起部上に台座部を形成することにより、コンタクタ3の高さを高くすることができる。このため、プローブ検査を行う際には、薄膜シート2の主面2aからコンタクタ3の先端までの距離を長くすることができる。例えば、本実施の形態では、薄膜シート2の主面2aからコンタクタ3の先端までの距離は、約50μmとなっている。これにより、プローブ検査時にポリイミド膜22と被検査対象物であるウエハWH(図2参照)の表面が接触することを防止ないしは抑制できる。
As shown in FIG. 11, the plurality of
また、薄膜シート2は、ポリイミド膜22と裏面2bの間に形成される複数の配線23を有している。複数の配線23は、それぞれ下層から導体膜23aおよび導体膜23bが順次積層された積層膜となっている。導体膜23aは、配線23を形成するための下地導体膜であって、例えば、膜厚0.1μm程度のクロム膜および膜厚1μm程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。また、導体膜23bは、配線23の寄生インダクタンス(例えば配線抵抗)を低減する主導体膜であって、例えば、銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。これら複数の配線23はポリイミド膜25により覆われている。言い換えれば、薄膜シート2は、ポリイミド膜22上に、複数の配線23およびこれらを覆う絶縁膜であるポリイミド膜25からなる配線層24が積層されている。
The
また、複数の配線23は、それぞれ、図6に示す配線基板1との接続部(例えば前記した受け部)まで引き出され、配線基板1の複数の配線1cと電気的に接続されている。本実施の形態では、図11に示すように、それぞれ複数の配線23を備える配線層24を積層し、ポリイミド膜22上に配置される下層の配線層24aと上層の配線層24bを電気的に接続している。各配線層24a、24bは、複数の配線23と、複数の配線23を覆うポリイミド膜(絶縁膜)25を備えている。下層の配線層24aの配線23上には、ポリイミド膜25にスルーホール(開口部)TH1が形成され、スルーホールTH1の底部において、上層の配線層24bの配線23と、下層の配線層24aの配線23が電気的に接続している。これにより、コンタクタ3の配置パターンが狭ピッチ、多ピン化した場合であっても、配線23を引き出すスペースを確保することができる。なお、図11では、二層の配線層24を積層した例を示しているが、配線層24の数はこれに限定されない。例えば、配線層24を積層せず、一層構造とすることもできる。また例えば、さらに配線層24を積層し、三層以上の積層構造とすることもできる。
Each of the plurality of
また、複数の配線23は、複数のコンタクタ3とそれぞれ電気的に接続されている。図11に示すようにポリイミド膜22のコンタクタ3上には、スルーホール(開口部)TH2が形成され、スルーホールTH2の底部において、ポリイミド膜22上に形成される配線23とコンタクタ3が電気的に接続されている。本実施の形態では、スルーホールTH2は、コンタクタ3の直上にスルーホールTH2を形成している。このように、スルーホールTH2をコンタクタ3の直上に配置することにより、スルーホールTH2の配置スペースを低減することができるので、コンタクタ3の狭ピッチ化に対応することができる。
The plurality of
また、図10に示すように、複数の配線23のうち、複数のコンタクタ3aに接続される複数の配線23は、平面視において、コンタクタ群3Aの延在方向(配列方向)と交差(例えば直交)する方向に沿って延在するように配置されている。また、本実施の形態では、前記したように、第1列目の複数のコンタクタ3aと第2列目の複数のコンタクタ3aが千鳥配置で配列されている。このため、第1列目に配置される隣り合うコンタクタ3aの間には、第2列目のコンタクタ3aと接続される配線23が配置され、第2列目に配置される隣り合うコンタクタ3aの間には、第1列目のコンタクタ3aと接続される配線23が配置されている。このように複数の配線23をコンタクタ群3Aの延在方向(配列方向)と交差(直交)する方向に沿って延在させることにより、配線23の引き出しスペースを確保することができる。また、図8に示されるように、配線23は、そこからさらに薄膜シート2の外縁(周縁部)に向かって、放射状に引き出される。薄膜シート2の周縁部付近で図6に示す配線基板1の複数の受け部(図示は省略)と複数の配線23が電気的に接続される。複数の配線23のコンタクタ配置領域2c内の端部は、コンタクタ3よりもさらに内側まで延在している。配線層24a、24bの配線23は、薄膜シート2の応力を均一にするために、密度が均等になるように構成される。また、配線層24a、24bの配線23はダミーの配線23Dを含んでもよい。配線23が形成されない領域に、複数のダミー配線23Dを形成することで、配線23が形成されていない領域の面積を低減している。これにより、薄膜シート2の硬さや剛性が一様になるので、前記シート引き伸ばし工程において、弛みが発生することを防止ないしは抑制できる。
As shown in FIG. 10, among the plurality of
また、図10、図11および図12に示すように薄膜シート2は、裏面2bを有するポリイミド膜(絶縁膜)26を有している。ポリイミド膜26は、配線層24b上に配置されている。配線層24aの上層の配線層24b(ポリイミド膜25)を覆うように配置されている。この薄膜シート2の裏面2bには、突出部2dが形成されている。具体的には、上層の配線層24a(ポリイミド膜25)とポリイミド膜26の間には、帯状に形成された帯部材27が配置されている。なお、図12において、コンタクタ3aと帯部材27との位置関係を解かり易くするため、図11に示す配線層24a、24bは図示していない。ポリイミド膜25の上面を覆うポリイミド膜26は、ポリイミド膜26よりも下層に配置される各部材のパターンに倣って形成されるので、ポリイミド膜26の帯部材27と重なる領域周辺が他の領域よりも上方に突出した突出部2dとなっている。この帯部材27およびこれに倣って形成される突出部2dは、図12に示すように、平面視において、コンタクタ群3Aの両隣に、コンタクタ群3Aに沿って延在するように配置されている。帯部材27および突出部2dのさらに詳細な構造およびこの突出部2dを形成する理由は後述する。
Further, as shown in FIGS. 10, 11 and 12, the
上記した薄膜シート2は、下層に配置される複数のコンタクタ3から最上層に配置されるポリイミド膜26まで、各層の部材を順次積層して形成する。以下、図13を用いて簡単に薄膜シート2を形成する工程について説明する。図13は、図10に示す薄膜シートの組み立て工程を示す拡大断面図である。
The
まず、薄膜シート形成用の基板(例えば、シリコン基板)40を準備して、基板40上に複数のコンタクタ3を形成するための開口部(穴)40aを形成する。その後、開口部40aを含む基板上に、コンタクタ3等のめっき形成に用いる導電膜41を成膜する。その後、開口部40aをマスクした状態(図示は省略)で、開口部40aの周囲に例えば銅からなる10μm〜20μm程度の薄膜42を成膜する。図11に示す構造では、この薄膜42が形成されていない領域がコンタクタ3となる。その後、開口部40aを塞ぐマスクを除去した後、開口部の周囲を覆うマスク(図示は省略)を形成し、導電膜41を電極とした電解めっき法により、コンタクタ3の表面を覆う導電膜となるロジウム膜(導電膜)21aおよびニッケル膜(導電膜)21bを順次堆積する。この時、ロジウム膜21aおよびニッケル膜21bは成膜領域の下地の形状に倣って形成される。その後、薄膜42を露出させた後、ニッケル膜21bを覆うようにマスク(図示は省略)を形成し、薄膜42上に、例えば銅からなる10μm〜20μm程度の薄膜43をさらに成膜する。この2層目の薄膜43を形成することにより、後にコンタクタ3の側面の一部を覆うポリイミド膜22の段差部が形成される。その後、ニッケル膜21b上のマスクを取り除き、電解めっき法によりニッケル膜21b上にさらにニッケル膜21bを堆積する。ここまでの工程で、図11に示すコンタクタ3の形状を形成する。コンタクタ3の上面は成膜領域の下地の形状に倣って形成されるので、図11に示すように中央部よりも周縁部の方が盛り上がった形状となる。
First, a thin film sheet forming substrate (for example, a silicon substrate) 40 is prepared, and openings (holes) 40 a for forming a plurality of
その後、マスクを取り除き、コンタクタ3および前記した上層の薄膜43を覆うようにポリイミド膜22(図9も参照)を成膜する。この時、ポリイミド膜22は、成膜領域の下地の形状に倣って形成されるので、図11に示すようにコンタクタ3の上面の周縁部上が周囲よりも盛り上がって形成される。その後、ポリイミド膜22に、コンタクタ3の上面に達するスルーホールTH2を形成する。続いて、スルーホールTH2の内部を含むポリイミド膜22上に導体膜23a、23bを順次積層する。これにより、コンタクタ3と電気的に接続された配線23が形成される。その後、ポリイミド膜22および配線23上にポリイミド膜25を成膜する。これにより、下層の配線層24aが形成される、以降、同様の手順でスルーホールTH1を形成した後、上層の配線層24aを構成する配線23、ポリイミド膜25を順次積層する。
Thereafter, the mask is removed, and a polyimide film 22 (see also FIG. 9) is formed so as to cover the
その後、ポリイミド膜25の上面に下層から金属膜27aおよび金属膜27bを順次積層し、帯部材27を形成する。金属膜27aは、帯部材27を形成するための下地金属膜であって、例えば、膜厚0.1μm程度のクロム膜および膜厚1μm程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜する。また、金属膜27bは、帯部材27に必要な膜厚を確保するための主たる金属膜であって、例えば、銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を成膜する。次に、配線層24bおよび帯部材27上にポリイミド膜26を成膜する。このように、下層から順に各部材を積層して形成する本実施の形態の薄膜シート2では、下層の平面形状に倣って上層の部材が形成される。このため、最上層に配置されるポリイミド膜26の上面、すなわち薄膜シート2の裏面2bは、コンタクタ3上に位置する領域2eの高さが周囲よりも高く、帯部材27を覆って形成される突出部2dは、領域2eよりもさらに高い上面を有している。そして、基板40、導電膜41、および薄膜42、43を取り除くと、図11に示す薄膜シート2が得られる。
Thereafter, a
<比較例の検討>
次に、帯部材27および突出部2dのさらに詳細な構造およびこの突出部2dを形成する理由について詳細に説明する。
<Examination of Comparative Example>
Next, a more detailed structure of the
まず、図1に示す電気的検査工程において生じる課題について、比較例を用いて説明した後、本実施の形態の詳細構造について説明する。図30は、図11に対する第1の比較例である薄膜シートを用いて、コンタクタとウエハのパッドを接触させた状態を示す拡大断面図、図31は、図11に対する第2の比較例である薄膜シートを用いて、コンタクタとウエハのパッドを接触させた状態を示す拡大断面図である。なお、図30および図31に示す比較例は、薄膜シートの裏面の構造を除き、本実施の形態と同様である。したがって、以下の説明において、薄膜シートが取り付けられるプローブカードの他の部材については、必要に応じ、図6等を参照して説明する。 First, the problems that occur in the electrical inspection process shown in FIG. 1 will be described using a comparative example, and then the detailed structure of the present embodiment will be described. 30 is an enlarged cross-sectional view showing a state in which the contactor and the pad of the wafer are brought into contact with each other using the thin film sheet as the first comparative example with respect to FIG. 11, and FIG. 31 is a second comparative example with respect to FIG. It is an expanded sectional view which shows the state which contacted the contactor and the pad of the wafer using the thin film sheet. 30 and 31 is the same as the present embodiment except for the structure of the back surface of the thin film sheet. Therefore, in the following description, other members of the probe card to which the thin film sheet is attached will be described with reference to FIG.
まず、図30に示す薄膜シート50は、図11に示す薄膜シート2の帯部材27およびポリイミド膜26が形成されていない点で本実施の形態と相違する。つまり、薄膜シート50では、上層に配置されるポリイミド膜25の上面が、薄膜シート50の裏面50bとなっている。その他の点については、本実施の形態の薄膜シート2と同様である。
First, the
図30に示すように、プローブ検査工程(図1参照)では、前記したシート引き伸ばし工程の後で、薄膜シート50の複数のコンタクタ3の先端をウエハWHの複数のパッド11にそれぞれ接触させて半導体集積回路の電気的検査を行う。図30では、コンタクタ3とパッド11の接触時の衝撃を緩和する観点から、押し駒4bと薄膜シート50の裏面50bの間にエラストマ4cを配置する。また、押圧部4と薄膜シート50の裏面50bの密着界面における摺動性を向上させる観点から、エラストマ4cと薄膜シート50の裏面50bの間にさらに薄膜シート50と別体で形成されたポリイミドシート4fを配置している。図30では、それぞれ別体に形成された2枚のポリイミドシート4fを重ねて配置する例を示している。つまり、コンタクタ3とパッド11の接触圧力は、前記した加圧工程において、主に加圧部5(図6参照)から印加される荷重により調整されるが、これらの荷重は弾性体であるエラストマ4cを介して薄膜シート2に伝達される。このため、コンタクタ3とパッド11を接触させる際に、エラストマ4cが薄膜シート50から受ける反力により局所的に変形すると、各コンタクタ3に伝達される荷重が変化する。
As shown in FIG. 30, in the probe inspection process (see FIG. 1), after the sheet stretching process, the tips of the
ここで、図30に示すように、薄膜シート50の裏面50bのうち、複数のコンタクタ3上に位置する領域50cの高さは、領域50cの周囲領域の高さよりも高くなっている。言い換えれば、薄膜シート50の裏面50bは、複数のコンタクタ3の直上において、周囲の領域よりも突出した領域(突出部)50cを有している。薄膜シート50は、本実施の形態の薄膜シート2(図11参照)と同様に、主面2a側から複数の金属パターンとポリイミドなどの樹脂膜を順次積層して形成するため、上層に配置される樹脂膜(例えばポリイミド膜25)の上面は、下層に配置される金属パターン(例えばコンタクタ3や配線23)に倣った凹凸面となっている。特に、コンタクタ3上にスルーホールTH2を形成し、配線23とコンタクタ3をコンタクタ3上で電気的に接続する構造の場合、コンタクタ3上に配置される裏面50bの領域50cが周囲と比較して突出した構造に成り易い。
Here, as shown in FIG. 30, the height of the
そして、周囲よりも突出した領域50cを有する薄膜シート50のコンタクタ3とパッド11を接触させると、図30に矢印30を付して示すように、領域50c上に配置されるエラストマ4cの一部が領域50cの周辺に流動(移動)して、コンタクタ3上のエラストマ4cの厚さが薄くなる。この結果、コンタクタ3上の突出した領域50cでは、エラストマ4cからの反力が大きくなって、単位面積当たりに伝達される荷重が大きくなる。 この伝達荷重の量は、領域50cと周辺領域の高低差によって変化する。例えば、領域50cと周辺領域の高低差が大きければ、周辺領域に流動するエラストマ4cの流動量は多くなり、伝達荷重は大きくなる。一方、領域50cと周辺領域の高低差が小さければ、周辺領域に流動するエラストマ4cの流動量は少なくなり、伝達荷重は小さくなる。ここで、全てのコンタクタ3上において、領域50cの面積および周辺領域との高低差を均一にすれば、各コンタクタ3上の領域50cに伝達される荷重を一様にすることができると考えられる。しかし、加工精度の観点、あるいは、コンタクタ3や配線23の配置レイアウト上の制約が大きくなるため、全てのコンタクタ3上において、領域50cの面積および周辺領域との高低差を均一にすることは困難である。このため、各コンタクタ3上に配置される領域50cと周辺領域の高低差のばらつきに応じて、コンタクタ3とパッド11の接触圧力のばらつくこととなる。
Then, when the
そして、接触圧力のばらつきが大きい場合、接触抵抗が不均一になり、正確な電気的検査が行えなくなる原因となる。例えば、接触圧力が低い箇所では、検査のための信号電流が流れず、導通不良(オープン不良)の原因となる。また、接触圧力が大きすぎると、被検査対象であるウエハが破損する原因となる。このウエハの破損を防止する観点からは、接触圧力のばらつきの中心値(設計上の接触圧力)を低減することが有効であるが、このためには、ばらつきのマージンをさらに小さくする必要が生じる。特に近年では、プローブ検査時に被検査対象であるウエハの破損を防止する観点から、コンタクタ3とパッド11の接触圧力をさらに低減する要求がある。例えば、半導体チップ10(図4参照)の回路動作を向上させる観点から、層間絶縁膜である絶縁膜13bとして、比誘電率が保護膜14よりも低く、例えば約3.0未満の絶縁膜(Low−k絶縁膜と呼ばれる)を用いる技術がある。Low−k絶縁膜の形成方法としては、例えば、SiOC等のシリカガラス系の材料をCVD(Chemical Vapor Deposition)法により形成する方法がある。また例えば、または炭素含有シリコン酸化物系の材料をCVD法により形成する方法、あるいは、絶縁膜をポーラスな構造とすることで、比誘電率を低減する方法がある。上記したLow−k絶縁膜は、保護膜14よりも比誘電率が低いという電気的特性を有するが、一方で、機械的強度(破壊耐性)が保護膜14よりも低いという特性も有している。このため、コンタクタ3とパッド11の接触圧力が高い場合、絶縁膜13bや、回路が破壊される原因となる。
When the variation in the contact pressure is large, the contact resistance becomes non-uniform, causing a failure to perform an accurate electrical inspection. For example, at a location where the contact pressure is low, a signal current for inspection does not flow, causing a conduction failure (open failure). Moreover, if the contact pressure is too large, the wafer to be inspected may be damaged. From the viewpoint of preventing the wafer from being damaged, it is effective to reduce the central value (designed contact pressure) of the variation of the contact pressure. For this purpose, it is necessary to further reduce the variation margin. . Particularly in recent years, there has been a demand for further reducing the contact pressure between the
次に、本願発明者は、上記課題の発生原因が、裏面50bの平坦度が低いためであると考え、図31に示す第2の比較例について検討した。図31に示す薄膜シート51は、裏面51bを有する最上層のポリイミド膜52の厚さを下層のポリイミド膜25よりも厚く形成し、裏面51bが平坦になっている点で図30に示す薄膜シート50と相違する。その他の点については、図30に示す薄膜シート50と同様である。ポリイミド膜52を構成するポリイミド樹脂は、金属材料よりも柔軟な材料なので、厚く形成することにより、下層の金属パターンに倣った凹凸面を改善することができる。つまり、裏面51bを平坦化することができる。しかし、本願発明者の検討によれば、薄膜シート51を用いた場合であってもコンタクタ3とパッド11の接触圧力には、ばらつきが生じることを本発明者らは新たに見出した。
Next, the inventor of the present application considered that the cause of the above problem is that the flatness of the
この原因は以下の理由によると考えられる。すなわち、裏面51bを平坦化すると、裏面51bの単位面積当たりに伝達される荷重の量は均一化することができるが、薄膜シート51のコンタクタ3や配線23のレイアウトにより、各コンタクタ3に伝達される荷重の量がばらつくからである。複数のコンタクタ3は、前記したように検査対象であるウエハWHのパッド11と対向する位置に配置されるように主面2a側に形成する。そして、ウエハWHの複数のパッド11の配列パターンは、チップ領域に形成される回路上の要求等により決定されるので、必ずしも全てが等間隔で配置される訳ではない。このため、薄膜シート51の主面2aに形成される複数のコンタクタ3も、全てが等間隔で配置される訳ではない。例えば、一つのコンタクタ群3A(図10参照)において、隣り合うコンタクタ3が第1の間隔で配置される領域(密集配置領域)と、第1の間隔よりも広い第2の間隔で配置される領域(散在配置領域)を備えている場合がある。また、例えば、一つのコンタクタ群3Aにおいて、コンタクタ群3Aの端部に配置されるコンタクタ3は、一方の隣には別のコンタクタ3が配置されるが、反対側の隣には、コンタクタ3が配置されない。このように、散在配置領域に配置されるコンタクタ3や、コンタクタ群3Aの端部に配置されるコンタクタ3は密集領域に配置されるコンタクタ3よりも接触圧力が高くなる。散在配置領域やコンタクタ群3Aの端部では、コンタクタ3の周囲に伝わった荷重を分散させにくいので、一つのコンタクタ3に対して伝達される荷重が、密集配置領域よりも大きくなるからである。このように、単に薄膜シート51の裏面51bを平坦化するだけでは、接触圧力のばらつきを十分に抑制することができないことを本発明者らは新たに見出した。
The cause is considered to be as follows. That is, when the
<本実施の形態の薄膜シートの裏面の突出部の詳細>
次に、上記比較例の検討結果を踏まえ、本実施の形態の帯部材27および突出部2dのさらに詳細な構造、および好ましい実施態様について説明する。図14は、図11に示す薄膜シートの裏面から押圧を開始した状態を示す拡大断面図、図15は、図11に示す薄膜シートを用いて、コンタクタとウエハのパッドを接触させた状態を示す拡大断面図である。また、図16は、図10のD−D線に沿った断面において、薄膜シートの裏面を押圧部で押圧した状態を示す拡大断面図である。また、図17は、図9に示す薄膜シートのE部の裏面側を示す拡大平面図である。
<Details of the protrusion on the back surface of the thin film sheet of the present embodiment>
Next, based on the examination result of the comparative example, a more detailed structure of the
本実施の形態のプローブ検査工程(図1参照)では、前記したシート引き伸ばし工程の後で加圧工程を行い、例えば図15にしめすように薄膜シート2の複数のコンタクタ3の先端を、ウエハWHの複数のパッド11にそれぞれ接触させて半導体集積回路の電気的検査を行う。本実施の形態では、図30および図31に示す比較例と同様に、コンタクタ3とパッド11の接触時の衝撃を緩和する観点から、押し駒4bと薄膜シート2の裏面2bの間にエラストマ4cを配置する。また、押圧部4と薄膜シート2の裏面2bの密着界面における摺動性を向上させる観点から、エラストマ4cと薄膜シート2の裏面2bの間に、薄膜シート2と別体で形成されたポリイミドシート4fをさらに配置している。図15では、それぞれ別体に形成された2枚のポリイミドシート4fを重ねて配置する例を示している。これらエラストマ4cとポリイミドシート4fは、単に、押し駒4bと薄膜シート2の裏面2bの間に配置して押圧部4(図6参照)の押圧力により固定することもできるが、本実施の形態では、押し駒4bの下面とエラストマ4cの上面を接着固定している。これにより、押し駒4bとエラストマ4cが一体化され、押圧面側に弾性部材が配置された押圧具となる。また、本実施の形態では、エラストマ4cの下面にポリイミドシート4fを接着固定している。これにより、押し駒4b、エラストマ4c、およびポリイミドシート4fが一体化され、押圧面に薄膜シート2との摺動性が良好なポリイミド膜を備える押圧具となる。
In the probe inspection process (see FIG. 1) of the present embodiment, a pressurizing process is performed after the above-described sheet stretching process. For example, as shown in FIG. The semiconductor integrated circuit is electrically inspected by bringing it into contact with each of the plurality of
ここで、本実施の形態の薄膜シート2は、主面2a側から複数の金属パターンとポリイミドなどの樹脂膜を順次積層して形成するため、最上層に配置されるポリイミド膜26の上面(薄膜シート2の裏面2b)は、下層に配置される金属パターン(例えばコンタクタ3や配線23)に倣った凹凸面となっている。そして、コンタクタ3上にスルーホールTH2を形成し、配線23とコンタクタ3をコンタクタ3上で電気的に接続するので、コンタクタ3上に配置される裏面2bの領域2eが周囲と比較して突出している。言い換えれば、薄膜シート2の裏面2bのうち、複数のコンタクタ3上に位置する領域2eの高さは、領域2eの周囲の領域(例えば、領域2eと突出部2dの間の領域2f)の高さよりも高くなっている。
Here, since the
そこで、本実施の形態では、図14および図15に示すように領域2eの両隣に突出部2dを形成している。そして、突出部2dの高さは領域2eの高さよりもさらに高くなっている。言い換えれば、薄膜シート2の裏面2bのうち、複数のコンタクタ3上に位置する複数の領域2eの高さは、突出部2dの高さよりも低く、かつ、複数の領域2eと突出部2dの間の領域2fの高さよりも高い。また、図12に示すように突出部2dは、平面視において、コンタクタ群3Aと離間して配置しているので、コンタクタ3上の領域2eと比較して突出部2dの高さを揃え易い。また、本実施の形態では、突出部2dを、平面視において、コンタクタ3と離間して配置している。このため、コンタクタ3に伝達される荷重のばらつきを低減でき、各コンタクタ3の接触圧力を均一化することができる。以下その理由を図1に示すプローブ検査工程における動作を説明する。
Therefore, in the present embodiment, as shown in FIGS. 14 and 15, the protruding
まず、前記したシート引き伸ばし工程として、図14に示すように押圧部4により薄膜シート2のコンタクタ配置領域2cの裏面2b側を押圧し、薄膜シート2のコンタクタ配置領域2cを下方に押し下げることで薄膜シート2を押圧部に倣って弛みなく広げる。この時、裏面2bにおいて、最も高い位置に配置される突出部2dの上面と押圧部4(詳しくは、最下層に配置されるポリイミドシート4fの下面)が密着する。突出部2dの上面が押圧部4と密着した後、さらに押圧すると、押圧部4のポリイミドシート4fは、突出部2dの形状に倣って変形し、突出部2dおよびポリイミドシート4fよりも柔らかいエラストマ4cに突出部2d上のポリイミドシート4fが食い込む。言い換えれば、突出部2d上のエラストマ4cの一部は、突出部2dの周囲に流動する(変形する)。一方、2つの突出部2d間の領域は、突出部2dよりも低い位置にあるため、コンタクタ3上におけるエラストマ4cの流動による変形を抑制できる。このため、押圧部4から薄膜シート2に印加される押圧力は、突出部2d上において最も大きく、突出部2d間に挟まれるコンタクタ3上の領域2eに印加される押圧力は、突出部2d上よりも小さくなる。例えば、図15に示すように、シート引き伸ばし工程の後で行う加圧工程に至っても、領域2eとポリイミドシート4fの間に隙間が形成される場合もある。
First, as the above-described sheet stretching process, as shown in FIG. 14, the
その後、図1に示す電気的検査工程(加圧工程)で、図15に示すようにコンタクタ3とパッド11を接触させるが、この時、薄膜シート2には加圧部5(図6参照)から押圧部4を介してさらに荷重(接触荷重)が印加される。この接触荷重の大きさは、前記押圧力と同様に、突出部2d上において最も大きく、突出部2d間に挟まれるコンタクタ3上の領域2eに印加される接触荷重は、突出部2d上よりも小さくなる。 つまり、薄膜シート2に印加される荷重は、押圧部4から、主として突出部2dが受け、突出部2dを介してコンタクタ3に伝達されることとなる。言い換えれば、薄膜シート2に印加される荷重は、コンタクタ3上の領域2eから裏面2bに対して直交方向にコンタクタ3に伝達されず、領域2eの隣に配置された突出部2dから、裏面2bに対して斜め方向にコンタクタ3に伝達される。このため、コンタクタ3上の領域2eが周囲と比較して突出している場合であっても、コンタクタ3に伝達される荷重のばらつきを低減できる。このように、突出部2dを、平面視において、コンタクタ3と離間して配置することにより、コンタクタ3に伝達される荷重のばらつきを低減でき、各コンタクタ3の接触圧力を均一化することができる。
Thereafter, in the electrical inspection process (pressing process) shown in FIG. 1, the
また、図12に示すように、突出部2dは、複数のコンタクタ3aが配置されるコンタクタ群3Aの延在方向(配列方向)に沿って延在するように配置されている。このため、複数の配線23上に亘って連続的に形成された突出部2dの上面(裏面2b)の全体が押圧部4の押圧具であるポリイミドシート4fと密着する。つまり、コンタクタ群3A(図12参照)の延在方向(配列方向)に沿って延在する突出部2d全体で、押圧部4から伝達される荷重を受けることとなる。このため、突出部2dに伝達された荷重は、2本の突出部2dの間に挟まれた複数のコンタクタ3に分散して伝達される。この結果、2本の突出部2dの間に挟まれた複数のコンタクタ3それぞれの接触圧力のばらつきを低減することができる。例えば、図12は、複数のコンタクタ3が略等間隔で配置された領域(密集配置領域)の拡大平面図であるが、図17に示すように隣り合うコンタクタ3が第1の間隔P1よりも広い第2の間隔P2で配置される領域(散在配置領域)を備えている。なお、図17において、コンタクタ3aと帯部材27との位置関係を解かり易くするため配線層24a、24bは図示していない。本実施の形態によれば、図17に示すような散在配置領域に配置されたコンタクタ3を有する場合であっても、2本の突出部2dの間に挟まれた複数(図17に示す範囲では10個)のコンタクタ3に分散して荷重を伝達するので、各コンタクタ3の接触圧力を均一化することができる。すなわち、散在配置領域に配置されるコンタクタ3の接触圧力と、他の領域(例えば密集領域)に配置されるコンタクタ3の接触圧力とを均一化することができる。この結果、複数のコンタクタ3それぞれの接触圧力のばらつきに起因する、電気的検査工程での不良を防止ないしは抑制できる。例えば、複数のコンタクタ3に分散して荷重を伝達するので、一部のコンタクタ3への伝達荷重が極端に低くなり、導通不良(オープン不良)が発生することを防止ないしは抑制できる。また例えば、複数のコンタクタ3に分散して荷重を伝達するので、一部のコンタクタ3への伝達荷重が極端に高くなり、パッド11や絶縁膜13bや半導体集積回路が破壊されることを防止ないしは抑制できる。例えば、絶縁膜13bとして、前記したLow−k絶縁膜を用いたウエハWHの電気的検査を行う場合、各コンタクタ3の接触圧力は低く設定する必要がある。例えば、各コンタクタ3に伝達される接触時の荷重は、それぞれ5×10−3N程度とする。本実施の形態によれば、このように低荷重で電気的検査を行う場合であっても、接触圧力のばらつきのマージンを小さくすることができるので、導通不良やウエハWHの破壊を防止することができる。
Moreover, as shown in FIG. 12, the
<突出部周辺構造の好ましい態様>
次に、図11〜図17に示す突出部2d周辺の好ましい態様について説明する。図18は、図11に示す薄膜シートの第1の変形例を示す拡大断面図、図19は、図11に示す薄膜シートの第2の変形例を示す拡大断面図である。また、図20〜図22は、それぞれ、図9に示す薄膜シートのF部、G部、H部の裏面側を示す拡大平面図である。また、図23は、図12および図20〜図22に示す帯部材の全体構造と、コンタクタ群との相対的位置関係を模式的に示す拡大平面図である。また、図24および図25は、図23に対する変形例を模式的に示す拡大平面図である。なお、図20〜図25において、コンタクタ3と帯部材27との位置関係を解かり易くするため配線層24a、24bは図示していない。また、図23〜図25では、コンタクタ群3A、3B、3C、3Dと、帯部材27の位置関係を解り易くするため、コンタクタ3は図示していない。
<Preferred embodiment of projecting portion peripheral structure>
Next, a preferable aspect around the
まず、本実施の形態では、図12に示すように平面視において、コンタクタ群3Aの両隣に、コンタクタ群3Aに沿って延在するように、それぞれ突出部2dが配置されている。図12の変形例としては、コンタクタ群3Aの両隣のうち、いずれか一方に突出部2dを配置する態様とすることもできる(図示は省略)。この場合、突出部2dの方がコンタクタ3上の領域2eよりも高い位置に配置されるので、領域2e上におけるエラストマ4c(図15参照)の流動量を例えば図30に示す薄膜シート50よりは、低減することができる。また、突出部2dをコンタクタ群3Aの延在方向(配列方向)に沿って延在させることにより、突出部2dに伝達された荷重を、突出部2dの隣に配置された複数のコンタクタ3に分散させることができる。したがって、図30および図31に示す比較例よりは、各コンタクタ3の接触圧力のばらつきを低減することができる。ただし、押圧部4(図15参照)からコンタクタ3に至る荷重の伝達経路に、突出部2dをより確実に介在させる観点からは、図12に示すように、コンタクタ群3Aの両隣にそれぞれ突出部2dを配置することが好ましい。特に、図12のように一つのコンタクタ群3Aにコンタクタ3を複数列で配置する場合には、突出部2dから離れた列のコンタクタ3において、接触圧力にばらつきが生じる懸念があるので、コンタクタ群3Aの両隣にそれぞれ突出部2dを配置することが特に好ましい。
First, in the present embodiment, as shown in FIG. 12, in the plan view, the protruding
また、押圧部4(図15参照)からコンタクタ3に至る荷重の伝達経路に、突出部2dをより確実に介在させる観点から、突出部2dは、エラストマ4cやポリイミドシート4fよりも硬い(難変形性である)ことが好ましい。また、突出部2dが受けた荷重の複数のコンタクタ3への分散性を向上させる観点から、突出部2dは、ポリイミド膜25、26(図11参照)よりも剛性を高くすることが好ましい。このような条件を満たすため、本実施の形態では、図11に示すようにポリイミド膜26とポリイミド膜25の間に、金属膜から成る帯部材27を形成し、帯部材27に倣って突出部2dが形成される構造としている。帯部材27は、配線23と同じ材料から成る。すなわち、帯部材27は、下層から金属膜27aおよび金属膜27bが順次積層された積層膜となっている。金属膜27aは、帯部材27を形成するための下地金属膜であって、例えば、膜厚0.1μm程度のクロム膜および膜厚1μm程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。また、金属膜27bは、帯部材27に必要な膜厚を確保するための主たる金属膜であって、例えば、銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。このように金属膜27a、27bから成る帯部材27は、エラストマ4cやポリイミドシート4fよりも硬い(難変形性である)ので、押圧部4(図15参照)からコンタクタ3に至る荷重の伝達経路に、突出部2dをより確実に介在させることができる。また、帯部材27は、ポリイミド膜25、26よりも剛性が高い金属膜27a、27bから成るので、突出部2dが受けた荷重の複数のコンタクタ3への分散性を向上させることができる。なお、本実施の形態では、帯部材27は、配線23やコンタクタ3とは電気的に接続されないため、帯部材27には導電性は要求されない。したがって、エラストマ4cやポリイミドシート4fよりも硬い材料、あるいは、ポリイミド膜25、26よりも剛性が高い材料であれば、帯部材27を、例えば樹脂材料により構成することもできる。また、帯部材27をポリイミド膜25、26よりも剛性が高い材料で構成することにより、薄膜シート2を押圧部4(図6参照)により押圧した際に、薄膜シート2に皺が発生することを抑制できる。
In addition, the
また、図11〜図15では、帯部材27をポリイミド膜26で覆う構成としたが、変形例として図18に示す薄膜シート31のように、帯部材27が薄膜シート2の裏面2b側に露出した構造とすることもできる。つまり、図11に示すポリイミド膜26を形成せず、最上層に配置されるポリイミド膜25の上面を薄膜シート2の裏面2bとする構造とすることができる。この場合、ポリイミド膜25上に形成される帯部材27が、突出部2dとなる。ただし、帯部材27やポリイミドシート4f(図15参照)を保護する観点からは、図11に示すように、帯部材27を保護膜としてのポリイミド膜26で覆う方が好ましい。例えば、帯部材27の酸化やポリイミド膜25からの剥離を防止ないしは抑制できる。また例えば、帯部材27と直接擦れることによるポリイミドシート4f(図15参照)の破損を防止できる。
11 to 15, the
また、図11〜図15では、薄膜シート2の裏面2bのコンタクタ3上の領域2eが周囲の領域よりも高くなっている例を示した。しかし、変形例として図19に示す薄膜シート32のように、平坦化された裏面2bに突出部2dを形成する構造とすることもできる。図19に示す薄膜シート32によれば、図11〜図15に示す薄膜シート2と同様に突出部2dを形成することにより、突出部2dで受けた荷重を複数のコンタクタ3に分散して伝達することができるので、各コンタクタ3の接触圧力のばらつきを低減することができる。ただし、図30に示す比較例と図31に示す比較例では、図30に示す比較例の場合の方が、接触圧力のばらつきのマージンが大きくなる。このため、図11〜図15に示すように、裏面2bのコンタクタ3上の領域2eが周囲の領域よりも高くなっている薄膜シート2に突出部2dを形成すると、特に接触圧力のばらつきを低減する効果が大きい。
Moreover, in FIGS. 11-15, the example which the area |
また、突出部2dで荷重を受けるためには、突出部2dの高さがコンタクタ配置領域2c(図9参照)の裏面2bにおいて、最も高い位置となるような厚さが好ましい。このため、帯部材27の厚さは、配線23の厚さ以上とすることが好ましい。特に好ましくは、図11に示すように、配線23よりも帯部材27を厚く形成することが好ましい。
Moreover, in order to receive a load by the
また、図12に示すように、コンタクタ群3Aの両隣に帯部材27を配置する場合には、平面視において、帯部材27とコンタクタ群3Aとの間の距離を等距離にすることが好ましい。例えば、図12では、2本の帯部材のうち、コンタクタ群3Aの一方の隣に配置される帯部材27からコンタクタ群3Aまでの距離L1は、コンタクタ群3Aの他方の隣に配置される帯部材27からコンタクタ群3Aまでの距離L2と等しくなっている。また、図17に示すように、距離L1と距離L2は、一つのコンタクタ群3Aの延在方向(配列方向)において一定である。これにより、複数のコンタクタ3と突出部2dの距離を略一定に保つことができるので、突出部2dが受けた荷重をバランス良く複数のコンタクタに分散させることができる。また、特に好ましい距離L1と距離L2の具体的な値は、コンタクタ3の大きさ(平面寸法)に応じて変化するが、本実施の形態では、距離L1、L2は、一つのコンタクタ3の幅に対して0.5倍以上、2倍以下としている。例えば、コンタクタ3の幅(平面視において、コンタクタ群3Aの延在方向(配列方向)と直交する方向の長さ)が約50μmであるのに対し、距離L1、L2は約25μm以上100μm以下の任意の値としている。距離L1、L2の値が極端に大きくなると、裏面2bのコンタクタ3上の領域2eが押圧部4(図15参照)からの荷重を受け易くなり、突出部2dを介さない荷重成分が生じる。一方、距離L1、L2の値が極端に小さくなると、突出部2dで受けた荷重を複数のコンタクタ3に分散する際に、分散性のばらつきが生じ易くなる。このため、距離L1、L2は、一つのコンタクタ3の幅に対して0.5倍以上、2倍以下とすることが特に好ましい。
As shown in FIG. 12, when the
また、図12に示すように、コンタクタ群3Aの両隣に帯部材27を配置する場合には、平面視において、各帯部材27の帯幅を揃えることが好ましい。例えば、図12では、2本の帯部材27のうち、コンタクタ群3Aの一方の隣に配置される帯部材27の帯幅W1と、コンタクタ群3Aの他方の隣に配置される帯部材27の帯幅W2は等しくなっている。また、図17に示すように、帯幅W1と帯幅W2は、一つのコンタクタ群3Aの延在方向(配列方向)において一定である。これにより、各突出部2dで受ける荷重量が同程度とすることができる。また、押圧部4(図15参照)から突出部2dを介して複数のコンタクタ3に伝達される荷重が、接触圧力を決定する主たる荷重となるようにするためには、帯幅W1、W2は広くすることが好ましい。本実施の形態では、帯幅W1、W2は下層に配置される配線23(図10参照)の配線幅よりも広く、一つのコンタクタ3の幅と同程度にしている。例えば、図10に示す配線23の配線幅(コンタクタ3上に延在する領域の配線幅)が約20〜25μmであるのに対し、帯幅W1、W2は約40〜60μm程度としている。つまり、帯幅W1、W2はコンタクタ3の幅(平面視において、コンタクタ群3Aの延在方向(配列方向)と直交する方向の長さ)と同程度になっている。このように、帯幅W1、W2を広く形成することにより、突出部2dを介さずに複数のコンタクタ3に伝達される荷重の影響を低減することができる。なお、帯幅W1、W2は、一つのコンタクタ3の幅と同程度以上とすれば、突出部2dを介さずに複数のコンタクタ3に伝達される荷重の影響を低減することができるので、帯幅W1、W2の上限は特に限定されない。したがって、例えば、薄膜シート2を押圧部4(図6参照)により押圧した際にコンタクタ配置領域2c(図9参照)を弛みなく広げる観点、あるいは、薄膜シート2やプローブカードPRC(図6参照)を組立てる工程でのハンドリングの観点などから適宜選択することができる。
Further, as shown in FIG. 12, when the
また、図12および図17に示すように、コンタクタ群3Aには、複数のコンタクタ3aが、コンタクタ群3Aの延在方向(配列方向)に沿って複数列(2列)で配置されている。これは、検査対象であるチップ領域10a(図2参照)におけるパッド11(図4参照)の配列パターンに対応させるためである。このように、一つのコンタクタ群3Aに複数列でコンタクタ3を配置する場合、図10〜図17の変形例として、第1列目のコンタクタ3と第2列目のコンタクタ3の間に、さらに帯部材27(突出部2d)を配置することも考えられる。すなわち、コンタクタ群3Aの延在方向(配列方向)に沿って3本以上の帯部材27(突出部2d)を配置する構造とすることもできる。しかし、図12に示すように、第1列目のコンタクタ3と第2列目のコンタクタ3間の距離が短い場合、各列のコンタクタ3の間に帯部材27を配置すると、間に配置した帯部材27とコンタクタ3の距離が短くなり、各コンタクタ3間の接触圧力のばらつきが十分に低減できなくなる虞がある。また、半導体チップ10(図4参照)の平面積の小型化の観点からは、パッド11(図4参照)を複数列で配置する場合には、第1列目のパッド11と第2列目のパッド11の距離を近づけて配置することが好ましい。そこで、図12および図17に示すように、複数のコンタクタ3aが、コンタクタ群3Aの延在方向(配列方向)に沿って複数列(2列)で配置される場合であっても、複数列で配置されるコンタクタ3の間には、帯部材27は配置しないことがより好ましい。この場合でも、第1列目のコンタクタ3と第2列目のコンタクタ3間の距離が短ければ(図12では約58μm)、コンタクタ群3Aの両隣に配置された2本の帯部材27の間に配置された各列のコンタクタ3にそれぞれ荷重を分散して伝達することができるので、接触圧力のばらつきを低減することができる。もちろん、第1列目のコンタクタ3と第2列目のコンタクタ3間の距離が長い(例えば、一つのコンタクタ3の幅の2倍以上)場合には、第1列目のコンタクタ3と第2列目のコンタクタ3の間に、さらに帯部材27(突出部2d)を配置することができる。
Further, as shown in FIGS. 12 and 17, in the
また、図9に示す薄膜シート2は、四角形を成すコンタクタ配置領域2cの各辺に沿って配置される複数のコンタクタ群のうち、図12および図17に示すコンタクタ群3A以外のコンタクタ群3B、3C、3Dにもそれぞれ複数のコンタクタ3が配置されている。図20に示すように、コンタクタ群3A(図9参照)と交差(直交)する辺に沿って配置されるコンタクタ群Bには、複数のコンタクタ3bが、コンタクタ群3Bの延在方向(配列方向)に沿って複数列(2列)で配置されている。また、図21に示すように、コンタクタ群3A(図9参照)と対向する辺に沿って配置されるコンタクタ群Cには、複数のコンタクタ3cが、コンタクタ群3Cの延在方向(配列方向)に沿って複数列(2列)で配置されている。また、図22に示すように、コンタクタ群3B(図9参照)と対向する辺に沿って配置されるコンタクタ群Dには、複数のコンタクタ3dが、コンタクタ群3Dの延在方向(配列方向)に沿って複数列(2列)で配置されている。そして、コンタクタ群3B、3C、3Dの両隣には、コンタクタ群3Aの両隣と同様に、それぞれ帯部材27およびこれに倣った突出部2dが配置されている。このように、コンタクタ配置領域2c(図9参照)の各辺に沿ってそれぞれコンタクタ群3A、3B、3C、3Dを配置する場合には、各コンタクタ群3A、3B、3C、3Dの両隣にそれぞれ配置される帯部材27間の距離L3、L4、L5、L6を等しくすることが好ましい。各帯部材27間の距離L3、L4、L5、L6を等しくすることにより、各コンタクタ群3A、3B、3C、3Dのそれぞれにおいて、距離L1、L2を揃えることができる。この結果、各コンタクタ群3A、3B、3C、3Dに配置されるコンタクタ3a、3b、3c、3d間の接触圧力のばらつきを低減することができる。
Moreover, the
帯部材27および突出部2dの全体構造として、図23に示すように、コンタクタ群3A、3B、3C、3Dの内側に配置された4つの帯部材27はそれぞれ連結して一体化し、コンタクタ群3A、3B、3C、3Dの外側に配置された4つの帯部材27を連結して一体化する構造に適用する場合がある。図23では、コンタクタ群3A、3B、3C、3Dは平面視において四辺形を構成する。そして、各コンタクタ群3A、3B、3C、3Dに沿って配置される帯部材27のそれぞれは、平面視において、四辺形の内側に配置される内側環状体28aと、前記四辺形の外側に配置される外側環状体28bの一部を構成する。このような場合には、各コンタクタ群3A、3B、3C、3Dに沿って配置される突出部2dのそれぞれが受ける荷重が相互に影響するので、特に、各帯部材27間の距離L3、L4、L5、L6を等しくすることが好ましい。
As shown in FIG. 23, as the entire structure of the
また、図23に示すように、外側環状体28bを途中で分断されることなく連続的に形成する場合には、外側環状体28bの各辺の延長線が交わる角部では、接続される2辺が直交しないように各辺に対して斜めに配置された斜め配置部28cを介して接続されている。外側環状体28bの2辺が接続される角部は、帯部材27の延在方向が変化する変局点となる。このため、斜め配置部28cを設けることで、各帯部材27の相互の影響を緩和している。ただし、斜め配置部28cを設けることで、帯部材27とコンタクタ群3A、3B、3C、3Dの距離L1、L2(例えば、図12参照)が変わってしまう場合には、斜め配置部28cを設けない方が好ましい。例えば、図23に示す内側環状体28aの各辺が交わる角部の近傍には、コンタクタ群3A、3B、3C、3Dが配置されている。このため、内側環状体28aの各辺が交わる角部には斜め配置部を設けていない。これにより、内側環状体28aを構成する各帯部材27の延在方向のそれぞれにおいて、帯部材27とコンタクタ群3A、3B、3C、3Dの距離L2(図12、図20〜図22参照)を揃えることができる。
Further, as shown in FIG. 23, when the outer
また、図23に示す帯部材27および突出部2dの全体構造の変形例として、図24に示すように、内側環状体28a、外側環状体28bの各角部において、帯部材27を分断する(連結しない)構造とすることができる。この場合、各帯部材27は互いに独立した部材となるので各コンタクタ3(図9参照)の接触圧力をコンタクタ群3A、3B、3C、3Dそれぞれの単位で制御することができる。また、変局点となる角部に帯部材27を形成しないことにより、各コンタクタ群3A、3B、3C、3Dのそれぞれに沿って配置される帯部材27の相互の影響を低減することができる。このように、帯部材27を分断する場合には、各コンタクタ群3A、3B、3C、3Dに配置される複数のコンタクタ3a、3b、3c、3dのうち、端部に配置されるものと同じ位置、あるいはそれよりもさらに角部側まで延在させることが好ましい。これにより、各コンタクタ群3A、3B、3C、3Dに配置される複数のコンタクタ3a、3b、3c、3dの荷重をそれぞれ分散させることができるので、接触圧力のばらつきを低減することができる。
Further, as a modification of the overall structure of the
なお、図24に示す内側環状体28a、外側環状体28bのそれぞれを分断する態様の変形例として、内側環状体28a、外側環状体28bのいずれか一方を分断する構造とすることもできる。例えば図25では、各コンタクタ群3A、3B、3C、3Dの長さが長く、内側環状体28aの角部近傍まで延在している。このため、図25では、外側環状体28bの各角部において、帯部材27を分断する(連結しない)構造としている。一方、内側環状体28aは、各コンタクタ群3A、3B、3C、3Dの端部まで延在させるため、途中で分断されることなく連続的に形成している。
In addition, as a modification of the aspect in which each of the inner
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
<変形例>
例えば、薄膜シート2では、複数のコンタクタ3がコンタクタ群の延在方向(配列方向)に沿って、それぞれ複数列(2列)で配置された構造に適用した実施態様について説明した。しかし、コンタクタ群内におけるコンタクタ3の列数や、コンタクタ群の配置はこれに限定されない。例えば、図26に示す薄膜シート33のように、コンタクタ群3Aに複数のコンタクタ3aが一列で配置された構造に適用することができる。図26は、図12に対する変形例を示す拡大平面図である。薄膜シート33のように一列でコンタクタ3aを配置した場合、薄膜シート2のように複数列でコンタクタ3aを配置する場合よりもさらに高精度でコンタクタ3aの接触圧力のばらつきを低減することができる。なお、図26において、コンタクタ3と帯部材27との位置関係を解かり易くするため配線層24a、24bは図示していない。
<Modification>
For example, in the
また、図示は省略するが、例えば図20〜図22に示すように複数のコンタクタ3が複数列で配置されたコンタクタ群3B、3C、3Dと、図26に示すように複数のコンタクタ3aが一列で配置されたコンタクタ群3Aが混在する構造に適用することもできる。この場合、各コンタクタ群3A、3B、3C、3D毎の接触圧力を独立で制御する方が好ましいので、図24に示すように、内側環状体28a、外側環状体28bの各角部において、帯部材27を分断する(連結しない)構造とすることが好ましい。また、図26に示す距離L1、L2と、図20〜図22に示す距離L1、L2を異なる値とすることで、一列で配置されるコンタクタ群3Aと、複数列で配置されるコンタクタ群3B、3C、3D間で、接触圧力を揃えることができる。
Although not shown, for example,
また、図4に示す半導体チップ10は、四辺のそれぞれに沿って複数のパッド11が配置されているが、例えば、四辺のうちの一辺あるいは二辺のみに沿ってパッド11が配置されている場合もある。そして、パッド11の配列に対応してコンタクタ群の数も、一つ、あるいは二つとなる。この場合には、突出部2dや帯部材27はコンタクタ群が配置された辺のみに形成すれば良い。
Further, the
また、図7では、1枚の薄膜シート2に、一つのチップ領域10a(図2参照)に対応するコンタクタ配置領域2cを配置して、各チップ領域10aに対して順次電気的検査を行う実施態様を示したが、複数のチップ領域10aに対して一括して電気的検査を行うこともできる。図27〜図29は、図1に示す電気的検査工程を、複数のチップ領域に対して一括で行う場合に用いる薄膜シートの、図23に対する変形例を示す拡大平面図である。なお、図27〜図29において、コンタクタ群3A、3B、3C、3Dと、帯部材27の位置関係を解かり易くするため配線層24a、24bおよびコンタクタ3は図示していない。
Further, in FIG. 7, the
図27に示す薄膜シート34および図28に示す薄膜シート35は、それぞれ複数(図27では2個、図28では4個)のコンタクタ配置領域2cを有している。そして、各コンタクタ配置領域2cには、それぞれコンタクタ群3A、3B、3C、3Dが配置されている。また、各コンタクタ群3A、3B、3C、3Dの両隣には、それぞれ帯部材27が配置されている。このような構成とすることにより、複数のチップ領域10a(図2参照)に対して一括して電気的検査を行う電気的検査工程において、各コンタクタ3(図9参照)の接触圧力のばらつきを低減することができる。また、3個以上のコンタクタ配置領域2cを配置するレイアウトは、図28のようにマトリクス状に配置する態様には限定されず、例えば3個以上のコンタクタ配置領域2cを一列で並べて配置することもできる。
Each of the
ところで、図27や図28に示すように、複数のコンタクタ配置領域2cを並べて配置する場合、各コンタクタ配置領域2cの間隔は、図2に示す隣り合うチップ領域10a間の間隔(スクライブ領域10bの幅)に応じて変化する。そして、スクライブ領域10bの幅によっては、図27や図28に示すように隣り合うコンタクタ配置領域2cにそれぞれ帯部材27を配置できない場合がある。そこで、図27の変形例として示す図29の薄膜シート36では、隣り合うコンタクタ配置領域2cにおいて兼用する1本の帯部材27を配置している。つまり、図27に示す2つのコンタクタ配置領域2cがそれぞれ有する外側環状体28bのうち、対向配置される帯部材27を一体化している。この場合、一体化された帯部材27と、これと対向する内側環状体28aの一部である帯部材27は、異なる帯幅となる場合がある。しかし、この場合であっても、帯部材27(突出部2d)を形成しない場合と比較すると、コンタクタ3の接触圧力のばらつきを低減することができる。
By the way, as shown in FIGS. 27 and 28, when a plurality of
また、以上の実施の形態で説明した各変形例を、要旨を逸脱しない範囲で適宜組み合わせて適用できることは言うまでもない。例えば、図27〜図29は、図23の変形例を例示的に示しているが、これを図24や図25の変形例として適用することもできる。 Further, it goes without saying that the modifications described in the above embodiments can be applied in appropriate combination within a range not departing from the gist. For example, FIG. 27 to FIG. 29 exemplarily show a modification of FIG. 23, but this can also be applied as a modification of FIG. 24 or FIG.
本発明は、電極にプローブカードの接触端子を押し当てて電気的検査を行う半導体集積回路装置、および電気的検査に用いるプローブカードに利用可能である。 INDUSTRIAL APPLICABILITY The present invention is applicable to a semiconductor integrated circuit device that performs electrical inspection by pressing a contact terminal of a probe card against an electrode, and a probe card that is used for electrical inspection.
1 配線基板
1a 下面
1b 上面
1c 配線
1d ポゴ座
1e 開口部
2 薄膜シート
2a 主面(接触端子形成面)
2b 裏面
2c コンタクタ配置領域(接触端子配置領域)
2d 突出部
2e、2f 領域
3、3a、3b、3c、3d コンタクタ(接触端子)
3A、3B、3C、3D コンタクタ群(接触端子群)
4 押圧部
4a プランジャ
4b 押し駒
4c エラストマ
4d ばね
4e 押しピン
4f ポリイミドシート
5 加圧部
5a 連結治具
5b ばね
6 接続治具
7 張り出しリング
8 接着リング
10 半導体チップ(半導体集積回路装置)
10a チップ領域
10b スクライブ領域
11 パッド
12 半導体基板
12a 主面
13 配線層
13a 配線
13b 絶縁膜
14 保護膜
14a 開口部
21 金属膜
21a ロジウム膜
21b ニッケル膜
22 ポリイミド膜
23 配線
23a、23b 導体膜
23D ダミー配線
24、24a、24b 配線層
25、26 ポリイミド膜(絶縁膜)
27 帯部材
27a、27b 金属膜
28a 内側環状体
28b 外側環状体
28c 斜め配置部
30 矢印
31、32、33、34、35、36、50、51 薄膜シート
40 基板
40a 開口部
41 導電膜
42、43 薄膜
50b 裏面
50c 領域
51b 裏面
52 ポリイミド膜
CHD カードホルダ
IFR インタフェースリング
PGP ポゴピン
PR プローバ
PRC プローブカード
T テスタ
TH1、TH2 スルーホール
THD テスタヘッド
WCH ウエハチャック
WH ウエハ
WST ウエハステージ
L1、L2、L3、L4、L5、L6 距離
P1、P2 間隔
W1、W2 帯幅
DESCRIPTION OF
3A, 3B, 3C, 3D contactor group (contact terminal group)
4 Pressing
27
Claims (20)
(b)複数の第1配線が形成された配線基板と、前記複数のチップ電極に接触させるための複数の接触端子、前記複数の接触端子が形成された接触端子形成面、および前記接触端子形成面の反対側に位置する裏面を有し、前記複数の接触端子の先端が前記半導体ウエハの主面側に対向するように前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を、緩衝層を介して前記裏面より押圧する押圧部と、を有する第1カードを準備する工程、
(c)前記第1シートの前記複数の接触端子の先端を前記半導体ウエハの前記複数のチップ電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記第1シートは、
前記接触端子形成面を有する第1絶縁膜と、
前記第1絶縁膜と前記裏面の間に形成され、前記複数の第1配線および前記複数の接触端子と、それぞれ電気的に接続される複数の第2配線と、
前記裏面を有し、前記第1絶縁膜および前記複数の第2配線上に形成された第2絶縁膜と、
前記裏面に形成された突出部と、
を含み、
前記複数の接触端子には、平面視において、第1方向に沿って配置される第1接触端子群に形成された複数の第1接触端子が含まれ、
前記突出部は、平面視において、前記第1接触端子群と離間して配置されていることを特徴とする半導体集積回路装置の製造方法。 (A) A semiconductor that is partitioned into a plurality of chip regions, each of which has a semiconductor integrated circuit formed thereon, and a plurality of chip electrodes that are electrically connected to the semiconductor integrated circuit on the main surface. Preparing a wafer;
(B) A wiring board on which a plurality of first wirings are formed, a plurality of contact terminals for contacting the plurality of chip electrodes, a contact terminal forming surface on which the plurality of contact terminals are formed, and the contact terminal formation A first sheet having a back surface located on the opposite side of the surface, and held on the wiring substrate such that tips of the plurality of contact terminals are opposed to a main surface side of the semiconductor wafer; Preparing a first card having a pressing portion that presses the region where the plurality of contact terminals are formed from the back surface through a buffer layer;
(C) conducting the electrical inspection of the semiconductor integrated circuit by bringing tips of the plurality of contact terminals of the first sheet into contact with the plurality of chip electrodes of the semiconductor wafer;
Including
The first sheet is
A first insulating film having the contact terminal forming surface;
A plurality of second wirings formed between the first insulating film and the back surface and electrically connected to the plurality of first wirings and the plurality of contact terminals;
A second insulating film having the back surface and formed on the first insulating film and the plurality of second wirings;
A protrusion formed on the back surface;
Including
The plurality of contact terminals include a plurality of first contact terminals formed in a first contact terminal group arranged along a first direction in plan view,
The method of manufacturing a semiconductor integrated circuit device, wherein the protruding portion is disposed apart from the first contact terminal group in a plan view.
(b)複数の第1配線が形成された配線基板と、前記複数のチップ電極に接触させるための複数の接触端子、前記複数の接触端子が形成された接触端子形成面、および前記接触端子形成面の反対側に位置する裏面を有し、前記複数の接触端子の先端が前記半導体ウエハの主面側に対向するように前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を、緩衝層を介して前記裏面より押圧する押圧部と、を有する第1カードを準備する工程、
(c)前記第1シートの前記複数の接触端子の先端を前記半導体ウエハの前記複数のチップ電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記第1シートは、
前記接触端子形成面を有する第1絶縁膜と、
前記第1絶縁膜と前記裏面の間に形成され、前記複数の第1配線および前記複数の接触端子と、それぞれ電気的に接続される複数の第2配線と、
前記裏面を有し、前記第1絶縁膜および前記複数の第2配線上に形成された第2絶縁膜と、
前記裏面に形成された突出部と、
を含み、
前記複数の接触端子には、平面視において、第1方向に沿って配置される第1接触端子群に形成された複数の第1接触端子が含まれ、
前記複数の第2配線のうち、前記複数の第1接触端子に接続される前記複数の第2配線は、平面視において、前記第1方向と交差する方向に沿って延在するように配置され、
前記突出部は、平面視において、前記第1接触端子群の隣に、前記第1接触端子群に沿って延在するように配置されていることを特徴とする半導体集積回路装置の製造方法。 (A) A semiconductor that is partitioned into a plurality of chip regions, each of which has a semiconductor integrated circuit formed thereon, and a plurality of chip electrodes that are electrically connected to the semiconductor integrated circuit on the main surface. Preparing a wafer;
(B) A wiring board on which a plurality of first wirings are formed, a plurality of contact terminals for contacting the plurality of chip electrodes, a contact terminal forming surface on which the plurality of contact terminals are formed, and the contact terminal formation A first sheet having a back surface located on the opposite side of the surface, and held on the wiring substrate such that tips of the plurality of contact terminals are opposed to a main surface side of the semiconductor wafer; Preparing a first card having a pressing portion that presses the region where the plurality of contact terminals are formed from the back surface through a buffer layer;
(C) conducting the electrical inspection of the semiconductor integrated circuit by bringing tips of the plurality of contact terminals of the first sheet into contact with the plurality of chip electrodes of the semiconductor wafer;
Including
The first sheet is
A first insulating film having the contact terminal forming surface;
A plurality of second wirings formed between the first insulating film and the back surface and electrically connected to the plurality of first wirings and the plurality of contact terminals;
A second insulating film having the back surface and formed on the first insulating film and the plurality of second wirings;
A protrusion formed on the back surface;
Including
The plurality of contact terminals include a plurality of first contact terminals formed in a first contact terminal group arranged along a first direction in plan view,
Among the plurality of second wirings, the plurality of second wirings connected to the plurality of first contact terminals are arranged to extend along a direction intersecting the first direction in a plan view. ,
The method of manufacturing a semiconductor integrated circuit device, wherein the projecting portion is disposed adjacent to the first contact terminal group so as to extend along the first contact terminal group in a plan view.
前記裏面には、複数の前記突出部が形成され、
前記複数の突出部は、平面視において、前記第1接触端子群の両隣に、前記第1接触端子群に沿って延在するように配置されていることを特徴とする半導体集積回路装置の製造方法。 In claim 2,
A plurality of the protrusions are formed on the back surface,
The plurality of protrusions are arranged on both sides of the first contact terminal group so as to extend along the first contact terminal group in a plan view. Method.
前記第2絶縁膜と前記複数の第2配線の間には、前記第1絶縁膜および前記複数の第2配線を覆う第3絶縁膜が形成され、
前記第2絶縁膜と前記第3絶縁膜の間には、前記第2絶縁膜よりも剛性の高い材料から成る複数の帯部材が形成され、
前記複数の帯部材には、平面視において、前記第1接触端子群の両隣に、前記第1接触端子群に沿って帯状に延在するように配置される複数の第1帯部材が含まれ、
前記複数の突出部は、前記複数の帯部材に倣って形成されていることを特徴とする半導体集積回路装置の製造方法。 In claim 3,
A third insulating film is formed between the second insulating film and the plurality of second wirings to cover the first insulating film and the plurality of second wirings,
Between the second insulating film and the third insulating film, a plurality of band members made of a material having higher rigidity than the second insulating film are formed,
The plurality of band members include a plurality of first band members arranged so as to extend along the first contact terminal group on both sides of the first contact terminal group in a plan view. ,
The method of manufacturing a semiconductor integrated circuit device, wherein the plurality of protrusions are formed following the plurality of band members.
前記複数の第2配線と前記複数の接触端子は、前記第1絶縁膜の前記複数の接触端子上に形成された複数のスルーホールを介してそれぞれ接続され、
前記裏面のうち、前記複数の接触端子上に位置する複数の第1領域の高さは、前記突出部の高さよりも低く、かつ、前記複数の第1領域と前記突出部の間の第2領域の高さよりも高いことを特徴とする半導体集積回路装置の製造方法。 In claim 4,
The plurality of second wirings and the plurality of contact terminals are respectively connected through a plurality of through holes formed on the plurality of contact terminals of the first insulating film,
Of the back surface, a plurality of first regions positioned on the plurality of contact terminals are lower than a height of the protruding portion, and a second height between the plurality of first regions and the protruding portion. A method for manufacturing a semiconductor integrated circuit device, characterized in that the height is higher than a region height.
平面視において、前記複数の第1帯部材のうち、前記第1接触端子群の一方の隣に配置される第1帯部材から前記第1接触端子群までの距離は、前記第1接触端子群の他方の隣に配置される第1帯部材から前記第1接触端子群までの距離と等しいことを特徴とする半導体集積回路装置の製造方法。 In claim 3,
In plan view, the distance from the first band member arranged next to one of the first contact terminal groups to the first contact terminal group among the plurality of first band members is the first contact terminal group. A method of manufacturing a semiconductor integrated circuit device, wherein the distance is equal to a distance from a first band member arranged next to the first contact terminal group to the first contact terminal group.
平面視において、前記複数の第1帯部材のうち、前記第1接触端子群の一方の隣に配置される前記第1帯部材の帯幅と、前記第1接触端子群の他方の隣に配置される前記第1帯部材の帯幅は等しいことを特徴とする半導体集積回路装置の製造方法。 In claim 5,
In plan view, among the plurality of first band members, the band width of the first band member disposed next to one of the first contact terminal groups and the other adjacent to the first contact terminal group A method of manufacturing a semiconductor integrated circuit device, wherein the band widths of the first band members are equal.
前記第1接触端子群には、前記複数の第1接触端子が、前記第1方向に沿って一列または複数列で配置され、
前記複数列の場合、平面視において、前記複数列で配置される複数の第1接触端子の間には、前記複数の帯部材は形成されていないことを特徴とする半導体集積回路装置の製造方法。 In claim 5,
In the first contact terminal group, the plurality of first contact terminals are arranged in one or a plurality of rows along the first direction,
In the case of the plurality of rows, the plurality of band members are not formed between the plurality of first contact terminals arranged in the plurality of rows in a plan view. .
前記複数のチップ領域は、平面視において、それぞれ四角形を成し、各チップ搭載領域の外縁を構成する四辺のそれぞれに沿って、複数の第1チップ電極が配置される第1チップ電極群、複数の第2チップ電極が配置される第2チップ電極群、複数の第3チップ電極が配置される第3チップ電極群、および複数の第4チップ電極が配置される第4チップ電極群が配置され、
前記第1シートの前記接触端子形成面には、前記(c)工程において、前記複数の第1チップ電極と対向配置される前記複数の第1接触端子が形成された前記第1接触端子群、前記複数の第2チップ電極と対向配置される前記複数の第2接触端子が形成された第2接触端子群、前記複数の第3チップ電極と対向配置される前記複数の第3接触端子が形成された第3接触端子群、および前記複数の第4チップ電極と対向配置される前記複数の第4接触端子が形成された第4接触端子群が配置され、
前記複数の帯部材には、平面視において、前記第1接触端子群の両隣に前記第1接触端子群に沿って帯状に延在する前記複数の第1帯部材、前記第2接触端子群の両隣に前記第2接触端子群に沿って帯状に延在する複数の第2帯部材、前記第3接触端子群の両隣に前記第3接触端子群に沿って帯状に延在する複数の第3帯部材、および前記第4接触端子群の両隣に前記第4接触端子群に沿って帯状に延在する複数の第4帯部材が含まれ、
前記複数の突出部は、前記複数の第1、第2、第3、および第4帯部材のそれぞれに倣って形成され、
前記複数の第1帯部材間の距離、前記複数の第2帯部材間の距離、前記複数の第3帯部材間の距離、および前記複数の第4帯部材間の距離は等しいことを特徴とする半導体集積回路装置の製造方法。 In claim 4,
The plurality of chip regions each form a quadrangle in plan view, and a plurality of first chip electrode groups in which a plurality of first chip electrodes are arranged along each of four sides constituting the outer edge of each chip mounting region. A second chip electrode group in which the second chip electrodes are disposed, a third chip electrode group in which the plurality of third chip electrodes are disposed, and a fourth chip electrode group in which the plurality of fourth chip electrodes are disposed. ,
On the contact terminal forming surface of the first sheet, in the step (c), the first contact terminal group in which the plurality of first contact terminals arranged to face the plurality of first chip electrodes are formed, A second contact terminal group in which the plurality of second contact terminals arranged opposite to the plurality of second chip electrodes is formed, and a plurality of third contact terminals arranged opposite to the plurality of third chip electrodes are formed. A third contact terminal group formed, and a fourth contact terminal group in which the plurality of fourth contact terminals arranged to face the plurality of fourth chip electrodes are disposed,
The plurality of band members include, in plan view, the plurality of first band members extending in a band shape along the first contact terminal group on both sides of the first contact terminal group, and the second contact terminal group. A plurality of second belt members extending in a band shape along the second contact terminal group on both sides, and a plurality of third members extending in a band shape along the third contact terminal group on both sides of the third contact terminal group. A belt member, and a plurality of fourth belt members extending in a belt shape along the fourth contact terminal group are included on both sides of the fourth contact terminal group,
The plurality of protrusions are formed in accordance with each of the plurality of first, second, third, and fourth belt members,
The distance between the plurality of first belt members, the distance between the plurality of second belt members, the distance between the plurality of third belt members, and the distance between the plurality of fourth belt members are equal. A method for manufacturing a semiconductor integrated circuit device.
前記第1、第2、第3および第4接触端子群は、平面視において、四辺形を構成し、
前記複数の第1、第2、第3および第4帯部材のそれぞれは、平面視において、前記四辺形の内側に配置される第1環状体と、前記四辺形の外側に配置される第2環状体の一部を構成することを特徴とする半導体集積回路装置の製造方法。 In claim 9,
The first, second, third and fourth contact terminal groups constitute a quadrilateral in plan view,
Each of the plurality of first, second, third, and fourth belt members has a first annular body that is disposed inside the quadrilateral and a second that is disposed outside the quadrilateral in plan view. A method of manufacturing a semiconductor integrated circuit device, comprising a part of an annular body.
前記第1環状体は、途中で分断されることなく連続的に形成されていることを特徴とする半導体集積回路装置の製造方法。 In claim 10,
The method of manufacturing a semiconductor integrated circuit device, wherein the first annular body is continuously formed without being divided in the middle.
前記第2環状体は、途中で分断されることなく連続的に形成されていることを特徴とする半導体集積回路装置の製造方法。 In claim 11,
The method of manufacturing a semiconductor integrated circuit device, wherein the second annular body is continuously formed without being divided in the middle.
前記第2環状体は、前記第1、第2、第3および第4接触端子群が成す前記四辺形の各辺に沿った四辺を有し、
前記第2環状体の各辺の延長線が交わる角部では、接続される2辺が直交しないように各辺に対して斜めに配置された斜め配置部を介して接続されていることを特徴とする半導体集積回路装置の製造方法。 In claim 12,
The second annular body has four sides along each side of the quadrilateral formed by the first, second, third and fourth contact terminal groups,
In the corner part where the extension line of each side of the second annular body intersects, the two connected sides are connected via an oblique arrangement part arranged obliquely with respect to each side so as not to be orthogonal to each other. A method for manufacturing a semiconductor integrated circuit device.
前記複数の帯部材は、金属膜から成ることを特徴とする半導体集積回路装置の製造方法。 In claim 3,
The method for manufacturing a semiconductor integrated circuit device, wherein the plurality of band members are made of a metal film.
半導体ウエハの主面上に形成された複数のチップ電極に接触させるための複数の接触端子、前記複数の接触端子が形成された接触端子形成面、および前記接触端子形成面の反対側に位置する裏面を有し、前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、
前記第1シートのうち前記複数の接触端子が形成された領域を、緩衝層を介して前記裏面より押圧する押圧部と、
を有し、
前記第1シートは、
前記接触端子形成面を有する第1絶縁膜と、
前記第1絶縁膜と前記裏面の間に形成され、前記複数の第1配線および前記複数の接触端子と、それぞれ電気的に接続される複数の第2配線と、
前記裏面を有し、前記第1絶縁膜および前記複数の第2配線上に形成された第2絶縁膜と、
前記裏面に形成された突出部と、
を含み、
前記複数の接触端子には、平面視において、第1方向に沿って配置される第1接触端子群に形成された複数の第1接触端子が含まれ、
前記複数の第2配線のうち、前記複数の第1接触端子に接続される前記複数の第2配線は、平面視において、前記第1方向と交差する方向に沿って延在するように配置され、
前記突出部は、平面視において、前記第1接触端子群の隣に、前記第1接触端子群に沿って延在するように配置されていることを特徴とするプローブカード。 A wiring board on which a plurality of first wirings are formed;
A plurality of contact terminals for contacting a plurality of chip electrodes formed on the main surface of the semiconductor wafer, a contact terminal forming surface on which the plurality of contact terminals are formed, and an opposite side of the contact terminal forming surface A first sheet having a back surface, the tips of the plurality of contact terminals being held on the wiring board facing the main surface of the semiconductor wafer;
A pressing portion that presses the region where the plurality of contact terminals are formed in the first sheet from the back surface through a buffer layer;
Have
The first sheet is
A first insulating film having the contact terminal forming surface;
A plurality of second wirings formed between the first insulating film and the back surface and electrically connected to the plurality of first wirings and the plurality of contact terminals;
A second insulating film having the back surface and formed on the first insulating film and the plurality of second wirings;
A protrusion formed on the back surface;
Including
The plurality of contact terminals include a plurality of first contact terminals formed in a first contact terminal group arranged along a first direction in plan view,
Among the plurality of second wirings, the plurality of second wirings connected to the plurality of first contact terminals are arranged to extend along a direction intersecting the first direction in a plan view. ,
The probe card, wherein the protruding portion is arranged to extend along the first contact terminal group next to the first contact terminal group in a plan view.
前記裏面には、複数の前記突出部が形成され、
前記複数の突出部は、平面視において、前記第1接触端子群の両隣に、前記第1接触端子群に沿って延在するように配置されていることを特徴とするプローブカード。 In claim 15,
A plurality of the protrusions are formed on the back surface,
The plurality of protrusions are arranged so as to extend along the first contact terminal group on both sides of the first contact terminal group in plan view.
前記第2絶縁膜と前記複数の第2配線の間には、前記第1絶縁膜および前記複数の第2配線を覆う第3絶縁膜が形成され、
前記第2絶縁膜と前記第3絶縁膜の間には、前記第2絶縁膜よりも剛性の高い材料から成る複数の帯部材が形成され、
前記複数の帯部材には、平面視において、前記第1接触端子群の両隣に、前記第1接触端子群に沿って帯状に延在するように配置される複数の第1帯部材が含まれ、
前記複数の突出部は、前記複数の帯部材に倣って形成されていることを特徴とするプローブカード。 In claim 16,
A third insulating film is formed between the second insulating film and the plurality of second wirings to cover the first insulating film and the plurality of second wirings,
Between the second insulating film and the third insulating film, a plurality of band members made of a material having higher rigidity than the second insulating film are formed,
The plurality of band members include a plurality of first band members arranged so as to extend along the first contact terminal group on both sides of the first contact terminal group in a plan view. ,
The plurality of protrusions are formed to follow the plurality of band members.
前記複数の第2配線と前記複数の接触端子は、前記第1絶縁膜の前記複数の接触端子上に形成された複数のスルーホールを介してそれぞれ接続され、
前記裏面のうち、前記複数の接触端子上に位置する複数の第1領域の高さは、前記突出部の高さよりも低く、かつ、前記複数の第1領域と前記突出部の間の第2領域の高さよりも高いことを特徴とするプローブカード。 In claim 17,
The plurality of second wirings and the plurality of contact terminals are respectively connected through a plurality of through holes formed on the plurality of contact terminals of the first insulating film,
Of the back surface, a plurality of first regions positioned on the plurality of contact terminals are lower than a height of the protruding portion, and a second height between the plurality of first regions and the protruding portion. A probe card characterized by being higher than the height of the area.
平面視において、前記複数の第1帯部材のうち、前記第1接触端子群の一方の隣に配置される第1帯部材から前記第1接触端子群までの距離は、前記第1接触端子群の他方の隣に配置される第1帯部材から前記第1接触端子群までの距離と等しいことを特徴とするプローブカード。 In claim 18,
In plan view, the distance from the first band member arranged next to one of the first contact terminal groups to the first contact terminal group among the plurality of first band members is the first contact terminal group. A probe card characterized by being equal to a distance from a first belt member arranged next to the other to the first contact terminal group.
前記複数の接触端子は、前記第1シートの前記接触端子形成面の接触端子配置領域に形成され、
前記接触端子配置領域は、平面視において、四角形を成し、前記接触端子配置領域の外縁を構成する四辺のそれぞれに沿って、複数の前記第1接触端子が配置される前記第1接触端子群、複数の第2接触端子が配置される第2接触端子群、複数の第3接触端子が配置される第3接触端子群、および複数の第4接触端子が配置される第4接触端子群が配置され、
前記複数の帯部材には、平面視において、前記第1接触端子群の両隣に前記第1接触端子群に沿って帯状に延在する前記複数の第1帯部材、前記第2接触端子群の両隣に前記第2接触端子群に沿って帯状に延在する複数の第2帯部材、前記第3接触端子群の両隣に前記第3接触端子群に沿って帯状に延在する複数の第3帯部材、および前記第4接触端子群の両隣に前記第4接触端子群に沿って帯状に延在する複数の第4帯部材が含まれ、
前記複数の突出部は、前記複数の第1、第2、第3、および第4帯部材のそれぞれに倣って形成され、
前記複数の第1帯部材間の距離、前記複数の第2帯部材間の距離、前記複数の第3帯部材間の距離、および前記複数の第4帯部材間の距離は等しいことを特徴とするプローブカード。 In claim 18,
The plurality of contact terminals are formed in a contact terminal arrangement region of the contact terminal forming surface of the first sheet,
The contact terminal arrangement area is a quadrangle in plan view, and the first contact terminal group in which a plurality of the first contact terminals are arranged along each of four sides constituting the outer edge of the contact terminal arrangement area. A second contact terminal group in which a plurality of second contact terminals are disposed, a third contact terminal group in which a plurality of third contact terminals are disposed, and a fourth contact terminal group in which a plurality of fourth contact terminals are disposed. Arranged,
The plurality of band members include, in plan view, the plurality of first band members extending in a band shape along the first contact terminal group on both sides of the first contact terminal group, and the second contact terminal group. A plurality of second belt members extending in a band shape along the second contact terminal group on both sides, and a plurality of third members extending in a band shape along the third contact terminal group on both sides of the third contact terminal group. A belt member, and a plurality of fourth belt members extending in a belt shape along the fourth contact terminal group are included on both sides of the fourth contact terminal group,
The plurality of protrusions are formed in accordance with each of the plurality of first, second, third, and fourth belt members,
The distance between the plurality of first belt members, the distance between the plurality of second belt members, the distance between the plurality of third belt members, and the distance between the plurality of fourth belt members are equal. Probe card.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010202203A JP2012058103A (en) | 2010-09-09 | 2010-09-09 | Method for manufacturing semiconductor integrated circuit device and probe card |
US13/228,334 US8323992B2 (en) | 2010-09-09 | 2011-09-08 | Method of manufacturing semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010202203A JP2012058103A (en) | 2010-09-09 | 2010-09-09 | Method for manufacturing semiconductor integrated circuit device and probe card |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012058103A true JP2012058103A (en) | 2012-03-22 |
Family
ID=46055373
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010202203A Pending JP2012058103A (en) | 2010-09-09 | 2010-09-09 | Method for manufacturing semiconductor integrated circuit device and probe card |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012058103A (en) |
-
2010
- 2010-09-09 JP JP2010202203A patent/JP2012058103A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8691601B2 (en) | Semiconductor device and penetrating electrode testing method | |
JP4862017B2 (en) | Relay board, manufacturing method thereof, probe card | |
JP5065674B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
JP2009526992A (en) | Space transformer, manufacturing method of the space transformer, and probe card having the space transformer | |
KR20110081122A (en) | Fabrication method of semiconductor integrated circuit device | |
JP2008218442A (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
US7407823B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
JP4343256B1 (en) | Manufacturing method of semiconductor device | |
JP4800007B2 (en) | Manufacturing method of semiconductor integrated circuit device and probe card | |
JP4372785B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
JP5191646B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
JP4944982B2 (en) | Semiconductor wafer inspection method and semiconductor device manufacturing method | |
TWI484192B (en) | Probe card, inspection device and inspection method | |
JP5707222B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
JP4729348B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
JP4940360B2 (en) | Probe card and inspection device | |
JP2012058103A (en) | Method for manufacturing semiconductor integrated circuit device and probe card | |
US9069015B2 (en) | Interface board of a testing head for a test equipment of electronic devices and corresponding probe head | |
JP2010098046A (en) | Probe card and method for manufacturing semiconductor device | |
JP2012058090A (en) | Method for manufacturing semiconductor integrated circuit device and probe card | |
US8323992B2 (en) | Method of manufacturing semiconductor integrated circuit device | |
JP4492976B2 (en) | Semiconductor device | |
JP4877465B2 (en) | Semiconductor device, semiconductor device inspection method, semiconductor wafer | |
JP2007121152A (en) | Method of manufacturing semiconductor integrated circuit device, and method of manufacturing probe card | |
JP2024051858A (en) | Semiconductor device, base-side semiconductor chip and attachment-side semiconductor chip |