以下、図5乃至図57を参照して本発明の望ましい実施形態に対して説明する。
本発明の実施形態に係る液晶表示装置の駆動方法は2フレーム期間内で液晶表示パネルに共存する第1液晶セル群と第2液晶セル群のデータ駆動周波数を異なるようにする。
第1液晶セル群は直流化残像を予防するために低いデータ駆動周波数に駆動される。これに比べて、第2液晶セル群は第1液晶セル群によって現われることができるフリッカーを予防するために相対的に高い駆動周波数に駆動される。
第1液晶セル群に充電されるデータ電圧の極性パターン変化は第1液晶セル群の駆動周波数に対応して、第2液晶セル群に充電されるデータ電圧の極性パターン変化は第2液晶セル群の駆動周波数に対応する。
第1液晶セル群と第2液晶セル群に充電されるデータ電圧の極性パターンは1フレームごとに変わって、N(Nは4以上の整数)フレーム周期で同一な極性パターンが繰り返される。以下の実施形態は‘N’を‘4’で仮定して説明する。
図5を参照すれば、本発明の第1実施形態に係る液晶表示装置の駆動方法は2フレーム期間内で第1液晶セル群を第2液晶セル群に比べて1/2低いデータ電圧周波数に駆動する。例えば、2フレーム期間内で第1液晶セル群は30Hzのデータ電圧周波数に駆動されて、第2液晶セル群は50Hzのデータ電圧周波数に駆動される。また、2フレーム期間内で第1液晶セル群は60Hzのデータ電圧周波数に駆動されて、第2液晶セル群は120Hzのデータ電圧周波数に駆動されることができる。
本発明の第1実施形態に係る液晶表示装置の駆動方法は第1液晶セル群に2フレーム期間周期に極性が反転されるデータ電圧を供給して直流化残像を予防して、第1液晶セル群に1フレーム期間周期に極性が反転されるデータ電圧を供給してフリッカー現象を予防する。第1液晶セル群による直流化残像の予防効果を図6を結付して説明すれば次のようである。
図6を参照すれば、第1液晶セル群に含まれた任意の液晶セル(Clc)に奇数フレーム期間の間高いデータ電圧が供給されて、偶数フレーム期間の間相対的に低いデータ電圧が供給されて、そのデータ電圧が2フレーム期間周期に極性が変わると仮定する。それでは、第1及び第2フレーム期間の間第1液晶セル群の液晶セル(Clc)に供給される正極性データ電圧と第3及び第4フレーム期間の間第1液晶セル群の液晶セル(Clc)に供給される負極性データ電圧が中和されて液晶セル(Clc)に偏向された極性の電圧が蓄積されない。
したがって、本発明の液晶表示装置は第1液晶セル群によって図6のように奇数フレームと偶数フレームの内何れかの一つで優勢な極性の高い電圧が印加されるデータ電圧、例えば、インターレース画像のデータ電圧でも直流化残像が現われない。
第1液晶セル群は直流化残像を予防することができるが、同一極性のデータ電圧が二つのフレーム期間周期で液晶セル(Clc)に供給されるのでフリッカーが現われることができる。第2液晶セル群の液晶セル(Clc)には肉眼でフリッカーがほとんど感じられない1フレーム期間周期に、極性が反転されるデータ電圧が印加されて第1液晶セル群によるフリッカー現象を最小化する。これは人間の肉眼は変化に敏感であるから駆動周波数がお互いに異なる第1液晶セル群と第2液晶セル群が共存する液晶表示装置を見れば駆動周波数が高い第2液晶セル群の駆動周波数で第1液晶セル群の駆動周波数を認識するからである。
図7及び図8は本発明の第1実施形態に係るデータ電圧の極性パターンを示す図である。
図7を参照すれば、本発明の第1実施形態に係る液晶表示装置の駆動方法は4フレーム期間周期でデータ電圧極性パターンを繰り返して、フレームごとに第1及び第2液晶セル群の位置を移動させる。
第4i+1(iは0以上の整数)フレーム期間で、第1液晶セル群は偶数水平ライン(Even Horizontal lines)の液晶セル(Clc)を含み、第2液晶セル群は奇数水平ラインの液晶セル(Clc)を含む。第4i+1フレーム期間の間、第2液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。水平方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。
同一に、第4i+1フレーム期間の間、第1液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。水平方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。
第4i+2フレーム期間の間、第1液晶セル群は奇数水平ラインの液晶セル(Clc)を含み、第2液晶セル群は偶数水平ラインの液晶セル(Clc)を含む。第4i+2フレーム期間の間、第2液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。
水平方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。同一に、第4i+2フレーム期間の間、第1液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。水平方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。
第4i+3フレーム期間の間、第1液晶セル群は偶数水平ラインの液晶セル(Clc)を含み、第2液晶セル群は奇数水平ラインの液晶セル(Clc)を含む。第4i+3フレーム期間の間、第2液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。 水平方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。同一に、第4i+3フレーム期間の間、第1液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。水平方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。第4i+3フレーム期間のデータ電圧極性パターンと第4i+1フレーム期間のデータ電圧極性パターンの比較で分かるように、第4i+1フレーム期間と第4i+3フレーム期間で第1及び第2液晶セル群の位置は同一なのに比べて、データ電圧の極性は相反する。
第4i+4フレーム期間の間、第1液晶セル群は奇数水平ラインの液晶セル(Clc)を含み、第2液晶セル群は偶数水平ラインの液晶セル(Clc)を含む。第4i+4フレーム期間の間、第2液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。水平方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。同一に、第4i+4フレーム期間の間、第1液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。
水平方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。第4i+4フレーム期間のデータ電圧極性パターンと第4i+2フレーム期間のデータ電圧極性パターンの比較で分るように、第4i+2フレーム期間と第4i+4フレーム期間で第1及び第2液晶セル群の位置は同一なのに比べて、データ電圧の極性は相反する。
第4i+1フレーム期間で発生される第1極性制御信号(POLa)と第4i+3フレーム期間の間発生される第3極性制御信号(POLc)はお互いに逆位相の波形に発生される。第4i+2フレーム期間で発生される第2極性制御信号(POLb)と第4i+4フレーム期間の間発生される第4極性制御信号(POLd)はお互いに逆位相の波形に発生される。第1極性制御信号(POLa)と第2極性制御信号(POLb)は1水平期間位の位相差があって、第3極性制御信号(POLc)と第4極性制御信号(POLd)も1水平期間位の位相差がある。
図8のデータ電圧極性パターンを制御するための極性制御信号(POLa乃至POLd)内で、第2及び第4極性制御信号(POLb、POLd)は図7の第2及び第4極性制御信号(POLb、POLd)に比べて逆位相に発生される。
図8を参照すれば、第4i+1フレーム期間で、第1液晶セル群は奇数水平ラインの液晶セル(Clc)を含み、第2液晶セル群は偶数水平ラインの液晶セル(Clc)を含む。
第4i+1フレーム期間の間、第2液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。水平方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。同一に、第4i+1フレーム期間の間、第1液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。水平方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。
第4i+2フレーム期間の間、第1液晶セル群は偶数水平ラインの液晶セル(Clc)を含み、第2液晶セル群は奇数水平ラインの液晶セル(Clc)を含む。第4i+2フレーム期間の間、第2液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。
水平方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。同一に、第4i+2フレーム期間の間、第1液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。水平方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。
第4i+3フレーム期間の間、第1液晶セル群は奇数水平ラインの液晶セル(Clc)を含み、第2液晶セル群は偶数水平ラインの液晶セル(Clc)を含む。第4i+3フレーム期間の間、第2液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。
水平方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。同一に、第4i+3フレーム期間の間、第1液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。水平方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。第4i+1フレーム期間と第4i+3フレーム期間で第1及び第2液晶セル群の位置は同一なのに比べて、データ電圧の極性は相反する。
第4i+4フレーム期間の間、第1液晶セル群は偶数水平ラインの液晶セル(Clc)を含み、第2液晶セル群は奇数水平ラインの液晶セル(Clc)を含む。第4i+4フレーム期間の間、第2液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。
水平方向で隣り合う第1液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。同一に、第4i+4フレーム期間の間、第1液晶セル群の液晶セル(Clc)を間に置いて垂直方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。水平方向で隣り合う第2液晶セル群の液晶セル(Clc)に充電されるデータ電圧の極性はお互いに相反する。第4i+2フレーム期間と第4i+4フレーム期間で第1及び第2液晶セル群の位置は同一なのに比べて、データ電圧の極性は相反する。
第1液晶セル群の液晶セル(Clc)は極性変化周期が相対的に長いので空間的に集中配置されればフリッカーを見せるようにできる。したがって、本発明の実施形態に係る液晶表示装置の駆動方法は図7及び図8のように、各フレーム期間で第1液晶セル群の液晶セル(Clc)は2水平ライン以上連続されないようにデータ電圧の極性を制御する。
第1液晶セル群の液晶セル(Clc)は極性変化周期が相対的に長いので、その位置が3個フレーム期間以上同一であると、他の水平ラインとの輝度差を誘発して波ノイズをもたらすことができる。したがって、本発明の第1実施形態に係る液晶表示装置の駆動方法は図7及び図8のように、1フレーム単位で交互に第1液晶セル群を第2液晶セル群に、そして第2液晶セル群を第1液晶セル群に制御する。
図9は、図7及び図8のような極性パターンで127階調のデータ電圧を液晶表示パネルに供給して、その液晶表示パネルの電圧波形を測定した実験結果を示す。この実験で、液晶表示パネルの第2液晶セル群は2フレーム期間内で60Hz周波数で極性が変化されるデータ電圧の供給を受けて、第1液晶セル群は30Hzの周波数で極性が変化されるデータ電圧の供給を受けるが、周波数が早い60Hz周波数が優勢なので液晶表示パネルで測定されるデータ電圧の周波数は60Hzで測定された。このようなデータ電圧の交流電圧値(AC)、すなわち振幅は30.35mVで交流電圧のセンターと基底電圧(GND)の間の直流オフセット値(DC)は1.389Vで測定された。また、この実験で試験用の液晶表示パネル上に光センサーを設置して光波形を測定した結果、第2液晶セル群の優勢的な周波数によって試験用の液晶表示パネルの光波形も60Hzで測定された。これは試験用の液晶表示パネルで測定される光波形は周波数が遅い第1液晶セルよりは周波数が早い第2液晶セル群の光変換周期によって決まるのである。
図10乃至図14は本発明の第1実施形態に係る液晶表示装置を示す。
図10を参照すれば、本発明の第1実施形態に係る液晶表示装置は液晶表示パネル100、タイミングコントローラ101、ロジック回路102、データ駆動回路103、及びゲート駆動回路104を備える。
液晶表示パネル100は二枚のガラス基板の間に液晶分子が注入される。この液晶表示パネル100はm個のデータライン(D1乃至Dm)とn個のゲートライン(G1乃至Gn)が交差構造によってマトリックス形態に配置されたm×n個の液晶セル(Clc)を含む。液晶セル(Clc)は前述のように2フレーム期間内でお互いに異なるデータ電圧周波数に駆動される第1液晶セル群と第2液晶セル群を含む。
液晶表示パネル100の下部ガラス基板にはデータライン(D1乃至Dm)、ゲートライン(G1乃至Gn)、TFT、TFTに接続された液晶セル(Clc)の画素電極1、及びストレージキャパシタ(Cst)などが形成される。
液晶表示パネル100の上部ガラス基板上にはブラックマットリックス、カラーフィルター、及び共通電極2が形成される。一方、共通電極2はTN(Twisted Nematic)モードとVA(Vertical Alignment)モードのような垂直電界駆動方式で上部ガラス基板上に形成されて、あるいはIPS(In Plane Switching)モードとFFS(Fringe Field Switching)モードのような水平電界駆動方式で画素電極1のように下部ガラス基板上に形成される。液晶表示パネル100の上部ガラス基板と下部ガラス基板上には光軸が直交する偏光版が附着して、液晶と接する内面に液晶のフリーチルト角を設定するための配向膜が形成される。
タイミングコントローラ101は垂直/水平同期信号(Vsync、Hsync)、データイネーブル(Data Enable)、クロック信号(CLK)などのタイミング信号の入力を受けて、データ駆動回路104とゲート駆動回路104及びロジック回路102の動作タイミングを制御するための制御信号を発生する。このような制御信号はゲートスタートパルス(Gate Start Pulse : GSP)、ゲートシフトクロック信号(Gate Shift Clock:GSC)、ゲート出力イネーブル信号(Gate Output Enable : GOE)、ソーススタートパルス(Source Start Pulse : SSP)、ソースサンプリングクロック(Source Sampling Clock : SSC)、ソース出力イネーブル信号(Source Output Enable : SOE)、基準極性制御信号(Polarity : POL)を含む。ゲートスタートパルス(GSP)は一画面が表示される1垂直期間の内でスキャンが始まる開始水平ラインを指示する。ゲートシフトクロック信号(GSC)はゲート駆動回路内のシフトレジスターに入力されてゲートスタートパルス(GSP)を順次にシフトさせるためのタイミング制御信号として、TFTのオン(ON)期間に対応するパルス幅に発生される。ゲート出力信号(GOE)はゲート駆動回路104の出力を指示する。ソーススタートパルス(SSP)はデータ制御信号(DDC)はデータが表示される1水平ラインで開始画素を指示する。ソースサンプリングクロック(SSC)はライジング(Rising)またはフォーリング(Falling)エッジに基準してデータ駆動回路103 内でデータのラッチ動作を指示する。ソース出力イネーブル信号(SOE)はデータ駆動回路103の出力を指示する。基準極性制御信号(POL)は液晶表示パネル100の液晶セル(Clc)に供給されるデータ電圧の極性を指示する。基準極性制御信号(POL)は1水平期間周期に論理が反転される1ドットインバージョンの極性制御信号や2水平期間周期に論理が反転される2ドットインバージョンの極性制御信号の内で何れかの一形態に発生される。
ロジック回路102はゲートスタートパルス(GSP)、ソース出力イネーブル信号(SOE)、及び基準極性制御信号(POL)を入力受けて、残像とフリッカーを予防するための極性制御信号(POLa乃至POLd)を順次に出力する、又は選択的に基準極性制御信号(POL)を出力する。
データ駆動回路103はタイミングコントローラ101の制御の下で、デジタルビデオデータ(RGB)をラッチしてそのデジタルビデオデータをタイミングコントローラ101からの極性制御信号(POL/POLa〜POLd)に応答して、アナログ正極性/負極性ガンマ補償電圧で変換して正極性/負極性アナログデータ電圧を発生してそのデータ電圧をデータライン(D1乃至Dm)に供給する。
ゲート駆動回路104はシフトレジスター、シフトレジスターの出力信号を液晶セルのTFT駆動に相応しいスイング幅で変換するためのレベルシフト、及びレベルシフトとゲートライン(G1乃至Gn)の間に接続される出力バッファーをそれぞれ含む複数のゲートドライブ集積回路で構成されておおよそ1水平期間のパルス幅を持つスキャンパルスを順次に出力する。
ロジック回路102はタイミングコントローラ101内に内蔵することができる。
本発明の第1実施形態に係る液晶表示装置はタイミングコントローラ101にデジタルビデオデータ(RGB)とタイミング信号(Vsync、Hsync、DE、CLK)を供給するシステム105をさらに備える。
システム105は放送信号、外部器機インターフェース回路、グラフィック処理回路、ラインメモリー106などを含み、放送信号や外部器機から入力される映像ソースからビデオデータを抽出してそのビデオデータをデジタルに変換してタイミングコントローラ101に供給する。システム105で受信されるインターレース放送信号はラインメモリーに貯蔵された後、出力される。インターレース放送信号のビデオデータは奇数フレーム期間に奇数ラインにだけ存在して、偶数フレーム期間に偶数ラインにだけ存在する。したがって、 システム105はインターレース放送信号を受信すれば、ラインメモリー106に貯蔵された有効データの平均値またはブラックデータ値で奇数フレーム期間の偶数ラインデータ、そして偶数フレームの奇数ラインデータを発生する。
このようなシステム105はデジタルビデオデータとともにタイミング信号(Vsync、Hsync、DE、CLK)と電源をタイミングコントローラ101に供給する。
図11及び図12はデータ駆動回路103を詳しく示す回路図である。
図11及び図12を参照すれば、データ駆動回路103はそれぞれk(kはmより小さな整数)個のデータライン(D乃至Dk)を駆動する複数の集積回路(Integrated Circuit、IC)を含み、集積回路それぞれはシフトレジスター111、データレジスター112、第1ラッチ113、第2ラッチ114、デジタル/アナログ変換器(以下、”DAC”とする)115、チャージシェア回路(Charge Share Circuit)116及び出力回路117を含む。
シフトレジスター111はタイミングコントローラ101からのソーススタートパルス(SSP)をソースサンプリングクロック(SSC)によってシフトさせて、サンプリング信号を発生するようになる。また、シフトレジスター111はソーススタートパルス(SSP)をシフトさせて、次の段集積回路のシフトレジスター111にキャリー信号(CAR)を伝達するようになる。データレジスター112はタイミングコントローラ101によって分離した奇数デジタルビデオデータ(RGBodd)と偶数デジタルビデオデータ(RGBeven)を一時貯蔵して、貯蔵されたデータ(RGBodd、RGBeven)を第1ラッチ113に供給する。
第1ラッチ113はシフトレジスター111から順次に入力されるサンプリング信号に応答して、データレジスター112からのデジタルビデオデータ(RGBeven、RGBodd)をサンプリングして、そのデータ(RGBeven、RGBodd)を1水平ライン分ずつラッチした後、1水平ライン分のデータを同時に出力する。第2ラッチ114は第1ラッチ113から入力される1水平ライン分のデータをラッチした後、ソース出力イネーブル信号(SOE)のロー論理期間の間他の集積回路の第2ラッチ114と同時にラッチされたデジタルビデオデータを出力する。
DAC115は図12のように正極性ガンマ基準電圧(GH)が供給されるP−デコーダー(PDEC)121、負極性ガンマ基準電圧(GL)が供給されるN−デコーダー(NDEC)122、極性制御信号(POL/POLa〜POLd)に応答して、P−デコーダー121の出力とN−デコーダー122の出力を選択するマルチフレクサー123を含む。
P−デコーダー121は第2ラッチ114から入力されるデジタルビデオデータをデコードしてそのデータの階調値にあたる正極性ガンマ補償電圧を出力して、N−デコーダー122は第2ラッチ114から入力されるデジタルビデオデータをデコードしてそのデータの階調値にあたる負極性ガンマ補償電圧を出力する。マルチフレクサー123は極性制御信号(POL/POL1/POL2)に応答して、正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。チャージシェア回路116はソース出力イネーブル信号(SOE)ハイ論理期間の間、隣り合うデータ出力チャンネルをショート(short)させて隣り合うデータ電圧の平均値を出力する、又はソース出力イネーブル信号(SOE)ハイ論理期間の間データ出力チャンネルに共通電圧(Vcom)を供給して正極性データ電圧と負極性データ電圧の急激な変化を減らす。出力回路117はバッファーを含みデータライン(D乃至Dk)に供給されるアナログデータ電圧の信号減衰を最小化する。
図13及び図14はロジック回路102を詳しく示す回路図である。
図13及び図14を参照すれば、ロジック回路102はフレームカウンター131、ラインカウンター132、POL発生回路133、及びマルチフレクサー134を備える。
フレームカウンター131は1フレーム期間の間1回発生されて、1フレーム期間の開始と同時に発生されるゲートスタートパルス(GSP)に応答して、液晶表示パネル100に表示される画像のフレーム数を指示するフレームカウント情報(Fcnt)を出力する。フレームカウント情報(Fcnt)は図7及び図8のようなデータ電圧の極性パターンが発生されると仮定する時、4個のフレーム期間それぞれを識別することができるように2ビート情報に発生される。
ラインカウンター132は水平ラインごとにデータ電圧を供給する時点を指示するソース出力イネーブル信号(SOE)に応答して、液晶表示パネル100に表示される水平ラインを指示するラインカウント情報(Lcnt)を出力する。
ラインカウント情報(Fcnt)は図7及び図8のようなデータ電圧の極性パターンで分かるように、液晶表示パネル100に表示されるデータ電圧の極性が1または2水平ライン週期に反転されるので2ビート情報に発生される。
フレームカウンター131とラインカウンター132に供給されるタイミング信号としてタイミングコントローラ101の内部発振器から発生されるクロックを利用することができるが、このクロックは周波数が高いからタイミングコントローラ101とロジック回路102間で EMI(electromagnetic interference)を増加させることができる。本発明はタイミングコントローラ101の内部発振器で発生されるクロックに比べて、周波数が小さなゲートスタートパルス(GSP)とソース出力イネーブル信号(SOE)をフレームカウンター131とラインカウンター132の動作タイミング信号で利用して、タイミングコントローラ101とロジック回路102間でEMIの増加を減らすことができる。
POL発生回路133は第1POL発生回路141、第2POL発生回路142、第1及び第2インバーター(143、144)、並びにマルチフレクサー145を含む。第1POL発生回路141はラインカウンター情報(Lcnt)に基づいて、2水平期間単位で極性が反転される第1極性制御信号(POLa)を発生する。第1インバーター143は第1極性制御信号(POLa)を反転させて第3極性制御信号(POLc)を発生する。第2POL発生回路142はラインカウンター情報(Lcnt)に基づいて、2水平期間単位で極性が反転されて第1極性制御信号(POLa)に対しておおよそ1水平期間位の位相差を持つ第2極性制御信号(POLb)を発生する。第2インバーター144は第2極性制御信号(POLb)を反転させて第4極性制御信号(POLd)を発生する。第1及び第2POL発生回路(141、142)それぞれはフレームカウンター情報(Fcnt)に応答して、フレーム期間周期に極性制御信号(POLb、POLc)の極性を反転させる。マルチフレクサー145は2ビートのフレームカウント情報(Fcnt)に応答して、第4i+1フレーム期間の間で第1極性制御信号(POLa)を出力した後、第4i+2フレーム期間の間で第2極性制御信号(POLb)を出力した後、第4i+3フレーム期間の間で第3極性制御信号(POLc)を出力する。そしてマルチフレクサー145は第4i+4フレーム期間の間、第4極性制御信号(POLd)を出力する。
マルチフレクサー134はオプションピンに接続された制御端子の論理値によって、図7及び図8のように各フレーム期間に対応するPOL発生回路133からの極性制御信号(POLa乃至POL1d)を選択する。オプションピンはマルチフレクサー134の制御端子に接続されてセットメーカーのオペレーターによって、基底電圧(GND)または電源電圧(Vcc)に選択的に接続されることができる。
例えば、オプションピンが基底電圧(GND)とマルチフレクサー134の制御端子に接続されれば、マルチフレクサー134は自身の制御端子に“0”の選択制御信号(SEL)が供給されて基準極性制御信号(POL)を出力して、オプションピンが電源電圧(Vcc)とマルチフレクサー134の制御端子に接続されれば、マルチフレクサー134は自身の制御端子に‘1’の選択制御信号(SEL)が供給されてPOL発生回路133からの極性制御信号(POL1a乃至POL1d)を出力する。マルチフレクサー134の選択制御信号(SEL)はユーザーインターフェースを通じて入力されるユーザー選択信号、またはデータの分析結果によってシステム105やタイミングコントローラ101から自動発生される選択制御信号に取り替えられることができる。
図15は本発明の第2実施形態に係る液晶表示装置の駆動方法を説明するための流れ図である。
図15を参照すれば、本発明の第2実施形態に係る液晶表示装置の駆動方法は入力データを分析して、その入力データがインターレースデータまたはスクロールデータのように直流化残像が現われることができるデータなのかを判断する。(S1、S2)
S2段階で、現在入力されるデータが直流化残像が現われることができるデータであると判断されれば、本発明の第2実施形態はフレーム期間単位で第1乃至第4極性制御信号(POLa乃至POLd)を順次に発生して、2フレーム期間内で第1液晶セル群のデータ電圧駆動周波数を第2液晶セル群のデータ電圧駆動周波数より低く制御する。
S2段階で、現在入力されるデータが直流化残像が現われないデータであると判断されれば、本発明の第2実施形態はすべてのフレーム期間で基準極性制御信号(POL)を発生して、第1及び第2液晶セル群のデータ電圧駆動周波数を同一に制御する。(S4)
図16は本発明の第2実施形態に係る液晶表示装置を示す。
図16を参照すれば、本発明の第2実施形態に係る液晶表示装置はシステム105、液晶表示パネル100、映像分析回路161、タイミングコントローラ101、ロジック回路162、データ駆動回路103、及びゲート駆動回路104を備える。この実施形態でシステム105、液晶表示パネル100、タイミングコントローラ101、データ駆動回路103及びゲート駆動回路104は前述の第1実施形態と実質的に同一なので、同一な図面符号を付けてそれに対する詳細な説明を略する。
映像分析回路161は現在入力される映像のデジタルビデオデータに対して直流化残像が発生可能なデータなのかを判断する。映像分析回路161は1フレーム映像で隣り合うラインの間のデータを比べて、そのラインの間のデータが所定のしきい値以上に大きければ現在入力されるデータをインターレースデータで判断する。また、映像分析回路161はフレーム単位で各ピクセルのデータを比べて表示映像で動画像とその画像の移動速度を検出して、あらかじめ設定された速度で動画像が移動したらその動画像が含まれたフレームデータをスクロールデータで判断する。このような映像分析の結果で、映像分析回路161はインターレースデータ、スクロールデータを指示する選択信号(SEL2)を発生して、その選択信号(SEL2)を利用してロジック回路162を制御する。
ロジック回路162は映像分析回路161からの選択信号(SEL2)の第1論理値に応答して、図13のように第4i+1乃至第4i+4フレーム期間の間で第1乃至第4極性制御信号(POLa乃至POLd)を順次に発生する。また、ロジック回路162は選択信号(SEL2)の第2論理値に応答して、インターレースデータ、スクロールデータ以外のデータが入力される時、基準極性制御信号(POL)をそのままデータ駆動回路103に伝達する。
タイミングコントローラ101、映像分析回路161、及びロジック回路162はワンチップ(One chip)に集積されることができる。
図17及び図18を参照すれば、本発明の第3実施形態に係る液晶表示装置の駆動方法はN(Nは2以上の正の整数)個のフレーム期間の間、2フレーム期間内で第1液晶セル群のデータ駆動周波数を第2液晶セル群の駆動周波数より低く制御する。(S1)第1及び第2液晶セル群それぞれは複数の液晶セル(Clc)を含む。
本発明の第3実施形態に係る液晶表示装置の駆動方法は前述のN個のフレーム期間の間でデータ電圧の極性を決める極性パターンとは異なる極性パターンのデータ電圧を、第N+1フレーム期間の間で第1及び第2液晶セル群に供給する。(S2)以下で、第N+1フレーム期間の間、データ電圧の極性を制御する極性パターンを“非規則化極性パターン”という。非規則化極性パターンは第N+1フレーム期間の前のN個のフレーム期間の間で第1及び第2液晶セル群の液晶セル(Clc)に供給されるデータ電圧の極性パターンとは異なる極性パターンを利用して、液晶セル(Clc)の極性パターンを不規則にさせる。
本発明の第1実施形態に係る液晶表示装置の駆動方法は図6のように第1液晶セル群を利用して直流化残像を予防して、図9のように第2液晶セル群を利用してフリッカー現象を予防する。
図19A内至図19Eは非規則化極性パターンが周期的に挿入されたデータ電圧の極性パターンの一つの実施形態を示す。
図19A内至図19Eを参照すれば、本発明の第3実施形態に係る液晶表示装置の駆動方法は20フレーム期間周期でデータ電圧の極性パターンを繰り返す。
第5i(iは正の整数)フレーム期間を除いて第4i+1乃至第4i+4フレーム期間それぞれで、第1及び第2液晶セル群の液晶セル(Clc)は2水平期間単位で論理が反転される第1極性制御信号(Polarity signal、POL1a乃至POL1d)によって垂直方向で2水平期間周期に極性が反転されて、また水平方向で隣り合うデータ電圧の極性がお互いに相反する極性パターンを持つデータ電圧を充電する。第4i+1乃至第4i+4フレーム期間で発生される第1極性制御信号(POL1a)は基本的に2水平期間周期に論理が反転される垂直2ドットインバージョン形態に発生される。
第5i(iは0以上の正の整数)フレーム期間で、第1及び第2液晶セル群の液晶セル(Clc)は1ドットインバージョン形態の非規則化極性パターンで極性が変わるデータ電圧を充電する。すなわち、第5iフレーム期間の間、 第1及び第2液晶セル群の液晶セル(Clc)は1水平期間単位で論理が反転される第2極性制御信号(POL2)によって垂直方向で1水平期間周期に極性が反転されて、また水平方向で隣り合うデータ電圧の極性が反転される極性パターンを持つデータ電圧を充電する。第1極性制御信号(POL1a乃至POL1d)は第5iフレーム期間で第2極性制御信号(POL2)に取り替えられる。
第1及び第2フレーム期間、第4及び第5フレーム期間、第9及び第10フレーム期間、第11及び第12フレーム期間、第14及び第15フレーム期間、第16及び第17フレーム期間、第19及び第20フレーム期間それぞれで、第1及び第2液晶セル群の液晶セル(Clc)の一部は次のフレーム期間にその位置を維持して、他の一部は次のフレーム期間に他の水平ラインに移動する。これに比べて、第2乃至第4フレーム期間、第7乃至第9フレーム期間、第10及び第11フレーム期間、第12乃至第14フレーム期間、第15及び第16フレーム期間、第17乃至第19フレーム期間それぞれで、第1及び第2液晶セル群の液晶セル(Clc)は以前フレームとその次フレーム期間の間で位置が重畳されない。
第4i+1フレーム期間で発生される第1a極性制御信号(POL1a)と第4i+3フレーム期間の間発生される第1c極性制御信号(POL1c)はお互いに逆位相の波形に発生される。第4i+2フレーム期間で発生される第1b極性制御信号(POL1b)と第4i+4フレーム期間の間発生される第1d極性制御信号(POL1d)はお互いに逆位相の波形に発生される。 第1a極性制御信号(POL1a)と第1b極性制御信号(POL1b)は1水平期間位の位相差があって、第1c極性制御信号(POL1c)と第1d極性制御信号(POL1d)も1水平期間位の位相差がある。
本発明の第3実施形態に係る液晶表示装置の駆動方法は図19A内至図19Eのように、第1液晶セル群の液晶セル(Clc)が存在する水平ラインの位置が連続されるフレーム期間数を最大2個以下で制御する。第1液晶セル群の液晶セル(Clc)は極性変化周期が相対的に長いのでその位置が3個フレーム期間以上同一であると他の水平ラインとの輝度差を誘発して波ノイズをもたらすことができる。
図20乃至図21は本発明の第3実施形態に係る液晶表示装置を示す。
図20を参照すれば、本発明の第3実施形態に係る液晶表示装置は液晶表示パネル200、タイミングコントローラ201、ロジック回路202、データ駆動回路203、ゲート駆動回路204、及びシステム205を備える。システム205はインターレースデータを貯蔵するためのラインメモリー206を含む。液晶表示パネル100、タイミングコントローラ201、データ駆動回路203、ゲート駆動回路204、及びシステム205は前述の実施形態と実質的に同一なので詳細な説明を略する。
ロジック回路202はゲートスタートパルス(GSP)、ソース出力イネーブル信号(SOE)、及び基準極性制御信号(POL)の入力を受けて、第5iフレーム期間を除いた第4i+1乃至第4i+4フレーム期間の間で第1極性制御信号(POL1)を発生して、第5iフレーム期間の間で第2極性制御信号(FGDPOL)を発生する。第1極性制御信号(POL1)は第4i+1フレーム期間で発生される第1a極性制御信号(POL1a)、第4i+2フレーム期間の間で発生される第1b極性制御信号(POL1b)、第4i+3フレーム期間の間で発生される第1c極性制御信号(POL1c)、及び第4i+4フレーム期間の間で発生される第1d極性制御信号(POL1d)を含む。また、ロジック回路202は選択的にすべてのフレーム期間の間で基準極性制御信号(POL)をそのままデータ駆動回路203に伝達することもできる。
図21及び図22は図20に示されたロジック回路202を詳しく示す回路図である。
図21及び図22を参照すれば、ロジック回路202はフレームカウンター211、ラインカウンター212、POL発生回路213、及びマルチフレクサー214を備える。
フレームカウンター211は1フレーム期間の間で1回発生されて1フレーム期間の開始と同時に発生されるゲートスタートパルス(GSP)に応答して、液晶表示パネル200に表示される画像のフレーム数を指示するフレームカウント情報(Fcnt)を出力する。フレームカウント情報(Fcnt)は図8A乃至図8Eのようなデータ電圧の極性パターンが発生されると仮定する時、20個のフレーム期間それぞれを識別することができるように5ビート情報に発生される。
ラインカウンター212は水平ラインごとにデータ電圧を供給する時点を指示するソース出力イネーブル信号(SOE)に応答して、液晶表示パネル200に表示される水平ラインを指示するラインカウント情報(Lcnt)を出力する。ラインカウント情報(Fcnt)は図8A乃至図8Eのようなデータ電圧の極性パターンで分かるように、液晶表示パネル200に表示されるデータ電圧の極性が1または2水平ライン周期に反転されるので2ビート情報に発生される。
フレームカウンター211とラインカウンター212に供給されるタイミング信号として、タイミングコントローラ201の内部発振器から発生されるクロックを利用することができるが、このクロックは周波数が高いからタイミングコントローラ201とロジック回路202間でEMI(electromagnetic interference)を増加させることができる。本発明はタイミングコントローラ201の内部発振器で発生されるクロックに比べて周波数が小さなゲートスタートパルス(GSP)とソース出力イネーブル信号(SOE)をフレームカウンター211とラインカウンター212の動作タイミング信号で利用して、タイミングコントローラ201とロジック回路202間でEMIの増加を減らすことができる。
POL発生回路213は第1POL発生回路221、第2POL発生回路222、第3POL発生回路223、第1及び第2インバーター(224、145)を含む。第1POL発生回路221はラインカウンター情報(Lcnt)に基づいて2水平期間単位で極性が反転される第1a極性制御信号(POL1a)を発生する。第1インバーター224は第1a極性制御信号(POL1a)を反転させて第1c極性制御信号(POL1c)を発生する。第2POL発生回路222はラインカウンター情報(Lcnt)に基づいて、2水平期間単位で極性が反転されて第1a極性制御信号(POL1a)に対しておおよそ1水平期間位の位相差を持つ第1b極性制御信号(POL1b)を発生する。第2インバーター225は第1b極性制御信号(POL1b)を反転させて第1d極性制御信号(POL1d)を発生する。第3POL発生回路223はラインカウンター情報(Lcnt)に基づいて、1水平期間単位で極性が反転される第2極性制御信号(POL1b)を発生する。第1乃至第3POL発生回路で(221、142、143)それぞれはフレームカウンター情報(Fcnt)に応答して、フレーム期間周期に極性制御信号(POL1a乃至POL1d、POL2)の極性を反転させる。
マルチフレクサー214はフレームカウンター情報(Fcnt)に応答して、図8A乃至図8Eのように、各フレーム期間に対応するPOL発生回路213からの極性制御信号(POL1、POL2)を選択する。このマルチフレクサー214はセットメーカーによって選択される別途のオプションピンによってすべてのフレーム期間で基準極性制御信号(POL)を出力することもできる。オプションピンはマルチフレクサー214のオプション制御端子に接続されて、セットメーカーのオペレーターによって基底電圧または電源電圧(Vcc)に選択的に接続されて、マルチフレクサー214の出力を基準極性制御信号(POL)で固定する。
図23は本発明の第4実施形態に係る液晶表示装置の駆動方法を説明するための流れ図である。
図23を参照すれば、本発明の第4実施形態に係る液晶表示装置の駆動方法は入力データを分析して、その入力データがインターレースデータまたはスクロールデータのように直流化残像が現われることができるデータなのかを判断する。(S231、S232)
S232段階で、現在入力されるデータが直流化残像が現われることができるデータであると判断されれば本発明の第4実施形態はN個のフレーム期間の間で液晶表示パネルに存在する第1液晶セル群に2フレーム期間周期に極性が反転されるデータ電圧を供給して、2フレーム期間内で第2液晶セル群のデータ駆動周波数を第1液晶セル群のデータ駆動周波数より低く制御する。(S233)
引き継いで、本発明の第4実施形態は5iフレーム期間の間、“非規則化極性パターン”でデータ電圧の極性を制御する。(S234)
したがって、本発明の第2実施形態は入力データがインターレースデータまたはスクロールデータのように直流化残像が発生されることができるデータであると判断されれば、2フレーム期間内で第1液晶セル群のデータ電圧駆動周波数を第2液晶セル群のデータ電圧駆動周波数より低く制御する。
S232段階で、現在入力されるデータが直流化残像が現われないデータであると判断されれば、本発明の第4実施形態はすべてのフレーム期間で基準極性制御信号(POL)を発生して第1及び第2液晶セル群のデータ電圧駆動周波数を同一に制御する。(S5)
図24は本発明の第4実施形態に係る液晶表示装置を示す。
図24を参照すれば、本発明の第4実施形態に係る液晶表示装置はシステム205、液晶表示パネル200、映像分析回路241、タイミングコントローラ201、ロジック回路242、データ駆動回路203、及びゲート駆動回路204を備える。この実施形態でシステム205、液晶表示パネル200、タイミングコントローラ201、データ駆動回路203及びゲート駆動回路204は前述の実施形態と実質的に同一なので、同一な図面符号を付けてそれに対する詳細な説明を略する。
映像分析回路241は現在入力される映像のデジタルビデオデータに対して直流化残像が発生可能なデータなのかを判断する。映像分析回路241は1フレーム映像で隣り合うラインの間のデータを比べて、そのラインの間のデータが所定のしきい値以上に大きければ現在入力されるデータをインターレースデータで判断する。また、映像分析回路241はフレーム単位で各ピクセルのデータを比べて表示映像で動画像とその画像の移動速度を検出して、あらかじめ設定された速度で動画像が一定するように移動したらその動画像が含まれたフレームデータをスクロールデータで判断する。このような映像分析の結果で、映像分析回路241はインターレースデータ、又はスクロールデータを指示する選択信号(SEL2)を発生してその選択信号(SEL2)を利用してロジック回路242を制御する。
ロジック回路242は映像分析回路161からの選択信号(SEL2)の第1論理値に応答して、図13のように、第1極性制御信号(POL1a乃至POL1d)を第4i+1乃至第4i+4フレーム期間の間で順次に発生して、第5iフレーム期間の間で第2極性制御信号(FGDPOL)を順次に発生する。インターレースデータとスクロールデータなどの直流化残像が現われることができるデータと異なるデータが入力される時、ロジック回路242は選択信号(SEL2)の第2論理値に応答して、すべてのフレーム期間で基準極性制御信号(POL)をそのままデータ駆動回路203に伝達する。
タイミングコントローラ201、映像分析回路241、及びロジック回路242はワンチップに集積されることができる。
図25は本発明の第5実施形態に係る液晶表示装置に供給されるデータ電圧の極性パターンを示す。
図25を参照すれば、本発明の第5実施形態に係る液晶表示装置の駆動方法は2フレーム期間単位で液晶セルに充電されるデータ電圧の極性を反転させることと同時に、水平方向で隣り合う液晶セルに供給されるデータ電圧の極性反転周期をお互いに行き違いに制御する。
例えば、第Nフレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j(jは正の整数)+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第Nフレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。
第N+1フレーム期間の間、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+1及び第4j+4水平ライン(R1、R4、R5)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j+1及び第4j+4水平ライン(R1、R4、R5)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第N+1フレーム期間の間、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+2及び第4j+3水平ライン(R2、R3、R6、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j+2及び第4j+3水平ライン(R2、R3、R6、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。
第N+2フレーム期間の間、第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j+1及び第4j+2水平ライン(R1、R2、R6)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第N+2フレーム期間の間、第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。
第N+3フレーム期間の間、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j+1及び第4j+4水平ライン(R1、R4、R5)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+2 及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+1及び第4j+4水平ライン(R1、R4、R5)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第N+3フレーム期間の間、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j+2及び第4j+3水平ライン(R2、R3、R6、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+2及び第4j+3水平ライン(R2、R3、R6、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。
第N+4フレーム期間には第Nフレーム期間と同一な極性パターンでデータ電圧が液晶セルに供給されて、第N+5フレーム期間には第N+1フレーム期間と同一な極性パターンでデータ電圧が液晶セルに供給される。そして第N+6フレーム期間には第N+2フレーム期間と同一な極性パターンでデータ電圧が液晶セルに供給されて、第N+7フレーム期間には第N+3フレーム期間と同一な極性パターンでデータ電圧が液晶セルに供給される。
フレーム期間それぞれで第1液晶セル群の液晶セルと第2液晶セル群の液晶セルは水平方向と垂直方向それぞれで交互に配置されて、その位置は1フレーム期間単位にお互いに変わる。
図25で分かるように、本発明の第5実施形態に係る液晶表示装置は水平方向及び垂直方向それぞれで隣り合う2個の液晶セル単位(2ドットインバージョン)で極性が反転されるデータ電圧が液晶セルに供給されて、第1液晶セル群の液晶セルと第2液晶セル群の液晶セルが水平方向と垂直方向それぞれで交互に(1ドットインバージョン)配置される。第1液晶セル群は直流化残像を防止して、第2液晶セル群は液晶表示パネルの画面でデータ電圧の極性が変わる空間周波数を早くしてフリッカーを防止することができる。
図26乃至図30は本発明の第5実施形態に係る液晶表示装置を示す。
図26を参照すれば、本発明の第5実施形態に係る液晶表示装置は液晶表示パネル260、タイミングコントローラ261、ロジック回路262、データ駆動回路263、ゲート駆動回路264、及びシステム265を備える。システム265はインターレースデータを貯蔵するためのラインメモリー266を含む。液晶表示パネル260、タイミングコントローラ261、ゲート駆動回路264、及びシステム265は前述の実施形態と実質的に同一なのでそれに対する詳細な説明を略する。
ロジック回路262はゲートスタートパルス(GSP)、ソース出力イネーブル信号(SOE)、及び基準極性制御信号(POL)の入力を受けて、図25及び図31のような極性制御信号を順次に出力する、又は基準極性制御信号(POL)を出力する。図25及び図31のような極性制御信号はフレームごとにデータ電圧の極性を垂直ライン方向に沿って1液晶セル(1ドット)位シフトさせる。また、ロジック回路262はデータ駆動回路の出力チャンネルの内で一部の出力チャンネルから出力されるデータ電圧の極性を反転させるための水平出力反転信号(HINV)を発生して毎フレームごとに水平ライン方向に沿ってデータ電圧の極性を1液晶セル(1ドット)位シフトさせる。このようなロジック回路262はタイミングコントローラ261内に内蔵することができる。
データ駆動回路263はタイミングコントローラ261の制御の下で、デジタルビデオデータ(RGBodd、RGBeven)をラッチして、そのデジタルビデオデータ(RGBodd、RGBeven)をロジック回路262からの極性制御信号(POL/POL2a〜POL2d)に応答して、アナルログ正極性/負極性ガンマ補償電圧で変換して正極性/負極性アナログデータ電圧を発生して、そのデータ電圧をデータライン(D1乃至Dm)に供給する。データ駆動回路263はロジック回路262からの極性制御信号(POL/POL2a〜POL2d)に応答して、1水平期間、又は2水平期間単位でデータ電圧の極性を反転させる。また、データ駆動回路263はロジック回路262からの水平出力反転信号(HINV)に応答して、隣り合う一部の出力チャンネルを通じて出力されるデータ電圧の極性を反転させる。
図27及び図28は図26に示されたロジック回路262を詳しく示す回路図である。
図27及び図28を参照すれば、ロジック回路262はフレームカウンター271、ラインカウンター272、POL発生回路273、及びマルチフレクサー274を備える。
フレームカウンター271は1フレーム期間の間で1回発生されて1フレーム期間の開始と同時に発生されるゲートスタートパルス(GSP)に応答して、液晶表示パネル260に表示される画像のフレーム数を指示するフレームカウント情報(Fcnt)を出力する。フレームカウント情報(Fcnt)は図7及び図15のように、4フレーム期間周期でデータ電圧の極性パターンが繰り返されると仮定する時、4個のフレーム期間それぞれを識別することができるように2ビート情報に発生される。
ラインカウンター272は水平期間ごとにデータ駆動回路263からデータ電圧の出力時点を指示するソース出力イネーブル信号(SOE)に応答して、液晶表示パネル260でデータが表示される行(または水平ライン)を指示するラインカウント情報(Lcnt)を出力する。ラインカウント情報(Fcnt)は2ビート情報に発生される。
POL発生回路273はフレームカウント情報(Fcnt)を利用して1ビートの水平出力反転信号(HINV)を発生してから、図12のように、第1POL発生回路281、第2POL発生回路282、第1及び第2インバーター(283、124)、マルチフレクサー285を利用して第1乃至第4極性制御信号(POL2a乃至POL2d)を順次に発生する。水平出力反転信号(HINV)は図16のように1フレーム期間単位で論理が反転されて、図25及び図31のように水平2ドット及び垂直2ドット方向の極性パターンが行方向にシフトされるようにデータ駆動回路263の出力を制御する。図25のような極性パターンを発生するために、水平出力反転信号(HINV)は図32の実線波形のように、第N及び第N+2フレーム期間でロー論理に発生されて、第N+1及び第N+3フレーム期間でハイ論理に発生される。図31のような極性パターンを発生するために、水平出力反転信号(HINV)は図32の点線波形のように第N及び第N+2フレーム期間でハイ論理に発生されて、第N+1及び第N+3フレーム期間でロー論理に発生される。水平2ドットインバージョン方式は図25及び図31のように、水平で隣り合う2個の液晶セル単位で極性が反転されるデータ電圧を液晶セルに供給するインバージョン方式である。垂直2ドットインバージョン方式は図7及び図15のように垂直で隣り合う2個の液晶セル単位(2ドット)で極性が反転されるデータ電圧を液晶セルに供給するインバージョン方式である。
第1POL発生回路281はラインカウンター情報(Lcnt)とフレームカウンター情報(Fcnt)によって論理が反転される第1極性制御信号(POL2a)を発生する。第1極性制御信号(POL2a)は図7及び図15のように、第1水平ライン(R1)及び第2水平ライン(R2)でデータ電圧の正極性(+)を指示するハイ論理に発生されて、第1行乃至第n行まで2行単位で論理が反転される。第1インバーター283は第1極性制御信号(POL2a)を反転させて第1極性制御信号(POL2a)の逆位相に第3極性制御信号(POL2c)を発生する。したがって、第3極性制御信号(POL2c)は第1水平ライン(R1)及び第2水平ライン(R2)でデータ電圧の負極性(−)を指示するロー論理に発生されて、第1行乃至第n行まで2行単位で論理が反転される。
第2POL発生回路282はラインカウンター情報(Lcnt)とフレームカウンター情報(Fcnt)によって論理が反転される第2極性制御信号(POL2b)を発生する。第2極性制御信号(POL2b)は図7及び図15のように、第1水平ライン(R1)でデータ電圧の負極性(−)を指示するロー論理に発生されて、第2行乃至第n行まで2行単位で論理が反転される。第2インバーター284は第2極性制御信号(POL2b)を反転させて第2極性制御信号(POL2b)の逆位相に第4極性制御信号(POL2d)を発生する。したがって、第4極性制御信号(POL2d)は第1水平ライン(R1)でデータ電圧の正極性(+)を指示するハイ論理に発生されて、第2行乃至第n行まで2行単位で論理が反転される。
マルチフレクサー285は2ビートのフレームカウント情報(Fcnt)に応答して、第Nフレーム期間の間で第1極性制御信号(POL2a)を出力した後、第N+1フレーム期間の間で第2極性制御信号(POL2b)を出力した後、第N+2フレーム期間の間で第3極性制御信号(POL2c)を出力する。そしてマルチフレクサー285は第N+3フレーム期間の間、第4極性制御信号(POL2d)を出力する。
POL発生回路273から出力される第1乃至第4極性制御信号(POL2a乃至POLd)と、タイミングコントローラ261の内部回路によって発生される基準極性制御信号(POL)の内何れか一つは図11のように、マルチフレクサー274によって選択される。マルチフレクサー274は、POL選択オプションピンに接続された制御端子の論理値によってデータ駆動回路263に供給する極性制御信号(POL2a乃至POL2d、POL)を選択する。POL選択オプションピンはマルチフレクサー274の制御端子に接続されて製造業社または使用者によって基底電圧(GND)、又は電源電圧(Vcc)に選択的に接続されることができる。例えば、POL選択オプションピンが基底電圧(GND)とマルチフレクサー274の制御端子に接続されれば、マルチフレクサー274は自分の制御端子に“0”の選択制御信号(SEL)が供給されて基準極性制御信号(POL)を出力して、POL選択オプションピンが電源電圧(Vcc)とマルチフレクサー274の制御端子に接続されれば、マルチフレクサー274は自分の制御端子に‘1’の選択制御信号(SEL)が供給されてPOL発生回路273からの第1乃至第4極性制御信号(POL2a乃至POL2d)を出力する。マルチフレクサー274の選択制御信号(SEL)はユーザーインターフェースを通じて入力されるユーザー選択信号、又は後述する第2実施形態のようにデータの分析結果によって自動発生される選択制御信号に取り替えられることができる。
図29及び図30はデータ駆動回路263を詳しく示す回路図である。
図29及び図30を参照すれば、データ駆動回路263はそれぞれk(kはmより小さな整数)個のデータライン(D乃至Dk)を駆動する複数の集積回路(Integrated Circuit、IC)を含み、集積回路それぞれはシフトレジスター291、データレジスター292、第1ラッチ293、第2ラッチ294、デジタル/アナログ変換器(以下、“DAC”とする)295、チャージシェア回路(Charge Share Circuit)296及び出力回路297を含む。
シフトレジスター291はタイミングコントローラ261からのソーススタートパルス(SSP)をソースサンプリングクロック(SSC)によってシフトさせて、サンプリング信号を発生するようになる。また、シフトレジスター291はソーススタートパルス(SSP)をシフトさせて、次の集積回路のシフトレジスター291にキャリー信号(CAR)を伝達するようになる。データレジスター292はタイミングコントローラ261によって分離した奇数デジタルビデオデータ(RGBodd)と偶数デジタルビデオデータ(RGBeven)を一時貯蔵して、貯蔵されたデータ(RGBodd、RGBeven)を第1ラッチ293に供給する。第1ラッチ293はシフトレジスター291から順次に入力されるサンプリング信号に応答して、データレジスター292からのデジタルビデオデータ(RGBeven、RGBodd)をサンプリングして、そのデータ(RGBeven、RGBodd)を1水平ライン分ずつラッチした後、1水平ライン分のデータを同時に出力する。第2ラッチ294は第1ラッチ293から入力される1水平ライン分のデータをラッチした後、ソース出力イネーブル信号(SOE)のロー論理期間の間、他の集積回路の第2ラッチ294と同時にラッチされたデジタルビデオデータを出力する。
DAC295は図14のように、正極性ガンマ基準電圧(GH)が供給されるP−デコーダー(PDEC)301、負極性ガンマ基準電圧(GL)が供給されるN−デコーダー(NDEC)302、極性制御信号(POL/POL2a〜POL2d)に応答してP−デコーダー301の出力とN−デコーダー302の出力を選択する第1乃至第4マルチフレクサー(303a乃至303d)、及び水平出力反転信号(HINV)に応答して第2及び第4マルチフレクサー(303b、303d)の制御端子に供給される極性制御信号(POL/POL2a〜POL2d)の論理を反転させる水平出力反転回路(304a、304b)を含む。P−デコーダー301は第2ラッチ294から入力されるデジタルビデオデータをデコードして、そのデータの階調値にあたる正極性ガンマ補償電圧を出力する。N−デコーダー302は第2ラッチ294から入力されるデジタルビデオデータをデコードして、そのデータの階調値にあたる負極性ガンマ補償電圧を出力する。
マルチフレクサー303は極性制御信号(POL/POL2a〜POL2d)によって直接制御される第1及び第3マルチフレクサー(303a、303c)と、水平出力反転回路(304a、304b)の出力によって制御される第2及び第4マルチフレクサー(303b、303d)を備える。第1マルチフレクサー303aは自分の非反転制御端子に供給される極性制御信号(POL/POL2a〜POL2d)に応答して、2水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して、選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。第2マルチフレクサー303bは自分の非反転制御端子に供給される水平出力反転回路304aの出力に応答して、2水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。第3マルチフレクサー303cは自分の反転制御端子に供給される極性制御信号(POL/POL2a〜POL2d)に応答して、2水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して、選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。第4マルチフレクサー303dは自分の反転制御端子に供給される水平出力反転回路304bの出力に応答して、2水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して、選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。
水平出力反転回路(304a、304b)はスイッチ素子(S1、S2)、及びインバーター304を備える。この水平出力反転回路(304a、304b)は水平極性反転信号(HINV)に応答して、第2マルチフレクサー303bの非反転制御端子と第4マルチフレクサー303dの反転制御端子に供給される選択制御信号の論理値を制御する。第1スイッチ素子(S1)の入力端子は極性制御信号供給ライン305に接続されて第1スイッチ素子(S1)の出力端子は第2または第4マルチフレクサー(303b、303d)の反転/非反転制御端子に接続される。第1スイッチ素子(S1)の非反転制御端子は水平出力反転信号供給ライン306に接続される。第2スイッチ素子(S2)の入力端子は極性制御信号供給ライン305に接続されて、第2スイッチ素子(S2)の出力端子はインバーター304に接続される。第2スイッチ素子(S2)の反転制御端子は水平出力反転信号供給ライン306に接続される。インバーター304は第2スイッチ素子(S2)の出力端子と第2又は第4マルチフレクサー(303b、303d)の反転/非反転制御端子に接続される。
図25、図31及び32を参照すれば、水平出力反転信号(HINV)がハイ論理である時、第2スイッチ素子(S2)はターン-オンされて第1スイッチ素子(S1)はターン-オフされる。そして、第2マルチフレクサー303bの非反転制御端子には反転された極性制御信号(POL/POL2a〜POL2d)が供給されて、第4マルチフレクサー303dの反転制御端子にも反転された極性制御信号(POL/POL2a〜POL2d)が供給される。その結果、極性制御信号(POL/POL2a〜POL2d)がハイ論理で、水平出力反転信号(HINV)がハイ論理であると、第2マルチフレクサー303bはN−デコーダー302からの負極性ガンマ補償電圧を第4i+2データライン(D2、D6、...、Dm−2)に供給されるデータ電圧に出力して、第4マルチフレクサー303dはP−デコーダー301からの正極性ガンマ補償電圧を第4i+4データライン(D4、D8、...、Dm)に供給されるデータ電圧に出力する。極性制御信号(POL/POL2a〜POL2d)がロー論理で、水平出力反転信号(HINV)がハイ論理であると、第2マルチフレクサー303bはP−デコーダー301からの正極性ガンマ補償電圧を第4i+2データライン(D2、D6、...、Dm−2)に供給されるデータ電圧に出力して、第4マルチフレクサー303dは N−デコーダー302からの負極性ガンマ補償電圧を第4i+4データライン(D4、D8、...、Dm)に供給されるデータ電圧に出力する。
水平出力反転信号(HINV)がロー論理である時、第1スイッチ素子(S331)はターン-オンされて第2スイッチ素子(S332)はターン-オフされる。そして、第2マルチフレクサー303bの非反転制御端子には非反転された極性制御信号(POL/POL2a〜POL2d)が供給されて、第4マルチフレクサー303dの反転制御端子にも非反転された極性制御信号(POL/POL2a〜POL2d)が供給される。その結果、極性制御信号(POL/POL2a〜POL2d)がハイ論理で、水平出力反転信号(HINV)がロー論理であると、第2マルチフレクサー303bはP−デコーダー301からの正極性ガンマ補償電圧を第4i+2データライン(D2、D6、...、Dm−2)に供給されるデータ電圧に出力して、第4マルチフレクサー303dはN−デコーダー302からの負極性ガンマ補償電圧を第4i+4データライン(D4、D8、...、Dm)に供給されるデータ電圧に出力する。極性制御信号(POL/POL2a〜POL2d)がロー論理で水平出力反転信号(HINV)がロー論理であると第2マルチフレクサー303bはN−デコーダー302からの負極性ガンマ補償電圧を第4i+2データライン(D2、D6、...、Dm−2)に供給されるデータ電圧に出力して、第4マルチフレクサー303dはP−デコーダー301からの負極性ガンマ補償電圧を第4i+4データライン(D4、D8、...、Dm)に供給されるデータ電圧に出力する。したがって、本発明は水平出力反転信号(HINV)と極性制御信号(POL/POL2a〜POL2d)を利用して、図7及び図15のような水平2ドット及び垂直2ドットインバージョンの極性パターンで液晶セルに供給されるデータ電圧を制御することができる。
図31は本発明の第5実施形態に係るデータ電圧の極性パターンの他の例を示す。図31は第N乃至第N+3フレーム期間の間、8×7個の液晶セルに供給されるデータ電圧の極性を例示する。
図31を参照すれば、第Nフレーム期間の間、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第Nフレーム期間の間、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。第Nフレーム期間の間、第N+3フレーム期間と同一な極性パターンを持つ第N−1フレーム期間から同一な極性のデータ電圧を充電する第1液晶セル群は第4i+1及び第4i+3垂直ライン(C1、C3、C5、C7)に配置された液晶セルを含み、第Nフレーム期間の間、第N−1フレーム期間の極性と反対極性のデータ電圧を充電する第2液晶セル群は第4i+2及び第4i+4垂直ライン(C2、C4、C6、C8)に配置された液晶セルを含む。
第N+1フレーム期間の間、第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)で第4j+1及び第4j+4水平ライン(R1、R4、R5)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j+1及び第4j+4水平ライン(R1、R4、R5)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第N+1フレーム期間の間、第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)で第4j+2及び第4j+3水平ライン(R2、R3、R6、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j+2及び第4j+3水平ライン(R2、R3、R6、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。第N+1フレーム期間の間、第1液晶セル群の液晶セルと第2液晶セル群の液晶セルは行方向と列方向それぞれで交互に配置される。
第N+2フレーム期間の間、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+1及び第4j+4水平ライン(R1、R4、R5)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j+1及び第4j+4水平ライン(R1、R4、R5)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第N+2フレーム期間の間、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+2及び第4j+3水平ライン(R2、R3、R6、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j+2及び第4j+3水平ライン(R2、R3、R6、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。第N+2フレーム期間の間、第N+1フレーム期間から同一な極性のデータ電圧を充電する第1液晶セル群は第4i+1及び第4i+3垂直ライン(C1、C3、C5、C7)に配置された液晶セルを含み、第N+2フレーム期間の間、第N+1フレーム期間の極性と反対極性のデータ電圧を充電する第2液晶セル群は第4i+2及び第4i+4垂直ライン(C2、C4、C6、C8)に配置された液晶セルを含む。
第N+3フレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、 第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第N+3フレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。第N+3フレーム期間の間、第1液晶セル群の液晶セルと第2液晶セル群の液晶セルは水平方向と垂直方向それぞれで交互に配置される。
第N+4フレーム期間には第Nフレーム期間と同一な極性パターンでデータ電圧が液晶セルに供給されて、第N+5フレーム期間には第N+1フレーム期間と同一な極性パターンでデータ電圧が液晶セルに供給される。そして第N+6フレーム期間には第N+2フレーム期間と同一な極性パターンでデータ電圧が液晶セルに供給されて、第N+7フレーム期間には第N+3フレーム期間と同一な極性パターンでデータ電圧が液晶セルに供給される。
図33は本発明の第6実施形態に係る液晶表示装置の駆動方法を説明するための流れ図である。
図33を参照すれば、本発明の第6実施形態に係る液晶表示装置の駆動方法は入力データを分析して、その入力データがインターレースデータまたはスクロールデータのように直流化残像が現われることができるデータなのかを判断する。(S331、S332)
S332段階で、現在入力されるデータが直流化残像が現われることができるデータであると判断されれば、本発明はフレーム期間単位で第1乃至第4極性制御信号(POL2a乃至POL2d)を順次に発生して、2フレーム期間の間で第1液晶セル群のデータ電圧駆動周波数を第2液晶セル群のデータ電圧駆動周波数より低く制御する。また、本発明は水平出力反転信号(HINV)を発生して、水平で隣り合う液晶セルに充電されるデータ電圧の極性を1フレーム期間単位で異なるように制御する。(S333)
S332段階で、現在入力されるデータが直流化残像が現われないデータであると判断されれば、本発明はすべてのフレーム期間でフレーム期間ごとに極性が反転される、図16のような基準極性制御信号(POL)を発生して第1及び第2液晶セル群のデータ電圧駆動周波数を同一に制御する。(S334)
図34は本発明の第6実施形態に係る液晶表示装置を示す。
図34を参照すれば、本発明の第6実施形態に係る液晶表示装置はシステム265、液晶表示パネル260、映像分析回路341、タイミングコントローラ261、ロジック回路342、データ駆動回路263、及びゲート駆動回路264を備える。この実施形態でシステム265、液晶表示パネル260、タイミングコントローラ261、ゲート駆動回路264、及びデータ駆動回路263は前述の第5実施形態と実質的に同一なので同一な図面符号を付けてそれに対する詳細な説明を略する。
映像分析回路341は現在入力される映像のデジタルビデオデータに対して直流化残像が発生可能なデータなのかを判断する。映像分析回路341は1フレーム映像で隣り合うラインの間のデータを比べて、そのラインの間のデータが所定のしきい値以上に大きければ、現在入力されるデータをインターレースデータで判断する。また、映像分析回路341はフレーム単位で各ピクセルのデータを比べて、表示映像で動画像とその画像の移動速度を検出して、あらかじめ設定された速度で動画像が移動したら、その動画像が含まれたフレームデータをスクロールデータで判断する。このような映像分析の結果で、映像分析回路341はインターレースデータやスクロールデータを指示する選択信号(SEL2)を発生して、その選択信号(SEL2)を利用して図11のようにロジック回路342を制御する。
ロジック回路342は映像分析回路341からの選択信号(SEL2)の第1論理値に応答して、図11のように、第1乃至第4極性制御信号(POL2a乃至POL2d)を順次に発生して水平出力反転信号(HINV)を発生する。また、ロジック回路342は選択信号(SEL2)の第2論理値に応答して、インターレースデータ、スクロールデータ以外のデータが入力される時基準極性制御信号(POL)をそのままデータ駆動回路263に伝達する。
データ駆動回路343はタイミングコントローラ261の制御の下でデジタルビデオデータ(RGBodd、RGBeven)をラッチして、そのデジタルビデオデータ(RGBodd、RGBeven)をロジック回路342からの極性制御信号(POL/POL2a〜POL2d)に応答して、アナログ正極性/負極性ガンマ補償電圧で変換して正極性/負極性アナログデータ電圧を発生して、そのデータ電圧をデータライン(D1乃至Dm)に供給する。データ駆動回路343はロジック回路342からの極性制御信号(POL/POL2a〜POL2d)に応答して、図7及び図15のような、極性パターンでデータ電圧の極性を反転させて列方向でデータ電圧の極性をシフトさせる。また、データ駆動回路343は、図16のようにロジック回路342からの水平出力反転信号(HINV)に応答して、データ電圧の極性を行方向に付いてシフトさせる。
タイミングコントローラ261、映像分析回路341、及びロジック回路342はワンチップに集積されることができる。
図35は本発明の第7実施形態に係る液晶表示装置に供給されるデータ電圧の極性パターンとして、第N乃至第N+3フレーム期間の間8×7個の液晶セルに供給されるデータ電圧の極性を例示した図である。
第Nフレーム期間の間、第4i(iは正の整数)+1及び第4i+4垂直ライン(C1、C4、C5、C8)で奇数水平ライン(R1、R3、R5、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で奇数水平ライン(R1、R3、R5、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第Nフレーム期間の間、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で偶数水平ライン(R2、R4、R6)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)から偶数水平ライン(R2、R4、R6)に形成された液晶セルには正極性(+)のデータ電圧が供給される。第Nフレーム期間の間で直流化残像を防止するための制1液晶セル群は偶数垂直ラインに配置された液晶セルを含み、フリッカーを防止するための制2液晶セル群は奇数垂直ラインに配置された液晶セルを含む。
第N+1フレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で奇数水平ライン(R1、R3、R5、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+3及び第4i+4垂直ライン(C3、C4、C6、C7)で奇数水平ライン(R1、R3、R5、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第N+1フレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で偶数水平ライン(R2、R4、R6)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+3及び第4i+4垂直ライン(C3、C4、C6、C7)で偶数水平ライン(R2、R4、R6)に配置された液晶セルには正極性(+)のデータ電圧が供給される。第N+1フレーム期間の間で直流化残像を防止するための制1液晶セル群は奇数垂直ラインに配置された液晶セルを含み、フリッカーを防止するための制2液晶セル群は偶数垂直ラインに配置された液晶セルを含む。
第N+2フレーム期間の間、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で奇数水平ライン(R1、R3、R5、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で奇数水平ライン(R1、R3、R5、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。第N+2フレーム期間の間、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で偶数水平ライン(R2、R4、R6)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)から偶数水平ライン(R2、R4、R6)に形成された液晶セルには負極性(−)のデータ電圧が供給される。第N+2フレーム期間の間で直流化残像を防止するための制1液晶セル群は偶数垂直ラインに配置された液晶セルを含み、フリッカーを防止するための制2液晶セル群は奇数垂直ラインに配置された液晶セルを含む。
第N+3フレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で奇数水平ライン(R1、R3、R5、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+3及び第4i+4垂直ライン(C3、C4、C6、C7)で奇数水平ライン(R1、R3、R5、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。第N+3フレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で偶数水平ライン(R2、R4、R6)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+3及び第4i+4垂直ライン(C3、C4、C6、C7)で偶数水平ライン(R2、R4、R6)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第N+3フレーム期間の間で直流化残像を防止するための制1液晶セル群は奇数垂直ラインに配置された液晶セルを含み、フリッカーを防止するための制2液晶セル群は偶数垂直ラインに配置された液晶セルを含む。
図36乃至図38は本発明の第7実施形態に係る液晶表示装置を示す。
図36を参照すれば、本発明の第1実施形態に係る液晶表示装置はシステム365、液晶表示パネル360、タイミングコントローラ361、データ駆動回路363、及びゲート駆動回路364を備える。システム365はインターレースデータを貯蔵するためのラインメモリー366を含む。システム365、液晶表示パネル360及びゲート駆動回路364は前述の実施形態と実質的に同一なのでそれに対する詳細な説明を略する。
タイミングコントローラ361は垂直/水平同期信号(Vsync、Hsync)、データイネーブル(Data Enable)、クロック信号(CLK)などのタイミング信号の入力を受けてデータ駆動回路363とゲート駆動回路364の動作タイミングを制御するための制御信号を発生する。このような制御信号はゲートスタートパルス(Gate Start Pulse:GSP)、ゲートシフトクロック信号(Gate Shift Clock:GSC)、ゲート出力イネーブル信号(Gate Output Enable:GOE)などのゲートタイミング制御信号を含む。また、制御信号はソーススタートパルス(Source Start Pulse:SSP)、ソースサンプリングクロック(Source Sampling Clock:SSC)、ソース出力イネーブル信号(Source Output Enable:SOE)、極性制御信号(Polarity:POL2)、及び水平出力反転信号(HINV)を含む。ゲートスタートパルス(GSP)は一画面が表示される1垂直期間の内でスキャンが始まる開始水平ラインを指示する。ゲートシフトクロック信号(GSC)はゲート駆動回路364内のシフトレジスターに入力されて、ゲートスタートパルス(GSP)を順次にシフトさせるためのタイミング制御信号としてTFTのオン(ON)期間に対応するパルス幅に発生される。ゲート出力イネーブル信号(GOE)はゲート駆動回路364の出力を指示する。ソーススタートパルス(SSP)はデータが表示される1水平ラインで開始画素を指示する。ソースサンプリングクロック(SSC)はライジング(Rising)またはフォーリング(Falling)エッジに基準してデータ駆動回路363内でデータのラッチ動作を指示する。ソース出力イネーブル信号(Source Output Enable:SOE)はデータ駆動回路363の出力を指示する。極性制御信号(POL2)は液晶表示パネル360の液晶セル(Clc)に供給されるデータ電圧の極性を指示する。この極性制御信号(POL2)は、図35のように1水平期間周期に論理が反転される、又は図42のように2水平期間周期に論理が反転される。水平出力反転信号(HINV)はデータ駆動回路363の一部出力を反転させて、フレーム期間単位でデータ電圧の水平極性パターンをシフトさせるための制御信号である。
また、タイミングコントローラ361はデジタルビデオデータの伝送周波数を低めるために、入力デジタルビデオデータ(RGB)を奇数画素データ(RGBodd)と偶数画素データ(RGBeven)に分離して、そのデータ(RGBodd、RGBeven)を6個のデータバスを通じてデータ駆動回路363に供給する。
データ駆動回路363はタイミングコントローラ361の制御の下でデジタルビデオデータ(RGBodd、RGBeven)をラッチして、そのデジタルビデオデータをアナログ正極性/負極性ガンマ補償電圧で変換して極性制御信号(POL2)と水平出力反転信号(HINV)によって選択された極性のデータ電圧をデータライン(D1乃至Dm)に供給する。データ駆動回路363は極性制御信号(POL2)に応答して、垂直方向に沿って配置された液晶セルに供給されるデータ電圧の極性を選択する。また、データ駆動回路363は水平出力反転信号(HINV)によって水平方向に沿って配置された液晶セルに供給されるデータ電圧の極性を選択する。第N及び第N+2フレーム期間の間、水平出力反転信号(HIND)はハイ論理Hに発生されて、この水平出力反転信号に応答してデータ駆動回路363は図35のように水平方向に沿って配置される四つの液晶セルに供給されるデータ電圧の極性を“+ − − +”または“− + + −”で選択する。第N+1及び第N+3フレーム期間の間、水平出力反転信号(HINV)はロー論理(L)に発生されて、この水平出力反転信号に応答してデータ駆動回路363は、図35のように、行方向に付いて配置される四つの液晶セルに供給されるデータ電圧の極性を“+ + − −”または“− − + +”で選択する。
図37及び図38はデータ駆動回路363を詳しく示す回路図である。
図37及び図38を参照すれば、データ駆動回路363はそれぞれk(kはmより小さな整数)個のデータライン(D乃至Dk)を駆動する複数の集積回路(Integrated Circuit、IC)を含み、集積回路それぞれはシフトレジスター371、データレジスター372、第1ラッチ373、第2ラッチ374、DAC375、チャージシェア回路376及び出力回路377を含む。
シフトレジスター371はタイミングコントローラ361からのソーススタートパルス(SSP)をソースサンプリングクロック(SSC)によってシフトさせてサンプリング信号を発生するようになる。また、シフトレジスター371はソーススタートパルス(SSP)をシフトさせて、次の段集積回路のシフトレジスター371にキャリー信号(CAR)を伝達するようになる。データレジスター372はタイミングコントローラ361によって分離した奇数デジタルビデオデータ(RGBodd)と偶数デジタルビデオデータ(RGBeven)を一時貯蔵して、貯蔵されたデータ(RGBodd、RGBeven)を第1ラッチ373に供給する。第1ラッチ373はシフトレジスター371から順次に入力されるサンプリング信号に応答して、データレジスター372からのデジタルビデオデータ(RGBeven、RGBodd)をサンプリングして、そのデータ(RGBeven、RGBodd)をラッチした後、ラッチされたデータを同時に出力する。第2ラッチ374は第1ラッチ373から入力されるデータをラッチした後、ソース出力イネーブル信号(SOE)のロー論理期間の間、他の集積回路の第2ラッチ374と同時にラッチされたデータを出力する。
DAC375は図38のように正極性ガンマ基準電圧(GH)が供給されるP−デコーダー(PDEC)381、負極性ガンマ基準電圧(GL)が供給されるN−デコーダー(NDEC)382、極性制御信号(POL2)に応答して、P−デコーダー381の出力とN−デコーダー382の出力を選択するマルチフレクサー(383a乃至383d)、水平出力反転信号(HINV)に応答して、マルチフレクサー(383a乃至383d)の制御端子に供給される選択制御信号の論理を反転させる水平出力反転回路(384a、384b)を含む。P−デコーダー381は第2ラッチ374から入力されるデジタルビデオデータをデコードして、そのデータの階調値にあたる正極性ガンマ補償電圧を出力して、N−デコーダー382は第2ラッチ374から入力されるデジタルビデオデータをデコードしてそのデータの階調値にあたる負極性ガンマ補償電圧を出力する。
マルチフレクサー(383a乃至383d)は第4i+1データライン(D1、D5、D9...Dm−3)に接続された出力チャンネルにデータ電圧を出力する第4i+1マルチフレクサー383a、第4i+2データライン(D2、D6、D10...Dm−2)に接続された出力チャンネルにデータ電圧を出力する第4i+2マルチフレクサー383b、第4i+3データライン(D3、D7、D11...Dm−1)に接続された出力チャンネルにデータ電圧を出力する第4i+3マルチフレクサー383c、及び第4i+4データライン(D4、D8、D12...Dm)に接続された出力チャンネルにデータ電圧を出力する第4i+4マルチフレクサー383dを備える。第4i+1マルチフレクサー383aは極性制御信号(POL2)の非反転論理値に応答して、正極性データ電圧と負極性データ電圧の内何れかの一つを選択する。第4i+2マルチフレクサー383bは第1水平出力反転回路384aによって選択的に論理値が反転される極性制御信号(POL2)の反転論理値に応答して、正極性データ電圧と負極性データ電圧の内何れかの一つを選択する。第4i+3マルチフレクサー383cは極性制御信号(POL2)の反転論理値に応答して、正極性データ電圧と負極性データ電圧の内何れかの一つを選択する。 第4i+4マルチフレクサー383dは第2水平出力反転回路384bによって選択的に論理値が反転される極性制御信号(POL2)の非反転論理値に応答して、正極性データ電圧と負極性データ電圧の内何れかの一つを選択する。
水平出力反転回路(384a、384b)は第4i+2マルチフレクサー383bの反転制御端子に供給される極性制御信号(POL2)を選択的に反転させる第1水平出力反転回路384aと、第4i+4マルチフレクサー383dの非反転制御端子に供給される極性制御信号(POL2)を選択的に反転させる第2水平出力反転回路384bを備える。
第1水平出力反転回路384aは極性制御信号(POL2)が並列に供給される第1及び第2スイッチ素子(S1、S2)と、第2スイッチ素子(S2)と第4i+2マルチフレクサー383bの反転制御端子の間に接続された第1インバーター385aを含む。この第1水平出力反転回路384aはハイ論理Hの水平出力反転信号(HINV)に応答して、第N及び第N+2フレーム期間の間で第4i+2マルチフレクサー383bの反転制御端子に供給される極性制御信号(POL2)の論理をそのまま維持させる一方、第N+1及び第N+3フレーム期間の間第4i+2マルチフレクサー383bの反転制御端子に供給される極性制御信号(POL2)の論理を反転させる。
第2水平出力反転回路384bは極性制御信号(POL2)が並列に供給される第3及び第4スイッチ素子(S3、S4)と、第4スイッチ素子(S4)と第4i+4マルチフレクサー383dの非反転制御端子の間に接続された第2インバーター385bを含む。第3スイッチ素子S3は水平出力反転信号(HINV)のハイ論理Hに応答して、ターン-オンされて極性制御信号(POL2)を第4i+4マルチフレクサー383dの非反転制御端子に供給する。第4スイッチ素子(S4)は水平出力反転信号(HINV)のロー論理(L)に応答して、ターン-オンされて極性制御信号(POL2)を第2インバーター385bに供給して第4i+4マルチフレクサー383dの非反転制御端子に反転された極性制御信号(POL2)が供給されるようにする。したがって、 第2水平出力反転回路384bはハイ論理Hの水平出力反転信号(HINV)に応答して、第N及び第N+2フレーム期間の間で第4i+4マルチフレクサー383dの非反転制御端子に供給される極性制御信号(POL2)の論理をそのまま維持させる一方、ロー論理(L)の水平出力反転信号(HINV)に応答して、第N+1及び第N+3フレーム期間の間で第4i+4マルチフレクサー383dの反転制御端子に供給される極性制御信号(POL2)の論理を反転させる。
図39は図38の回路を制御するための極性制御信号(POL2)と水平出力反転信号(HINV)を示す波形図である。
図35及び図38を参照すれば、極性制御信号(POL2)は1水平期間単位で論理が反転されて、水平出力反転信号(HINV)は1フレーム期間単位で論理が反転される。したがって、図35のように液晶セルは列方向で垂直1ドットインバージョン方式(V1dot)に駆動されて、行方向で水平2ドットインバージョン方式(H2dot)に駆動される。ここで、水平出力転換信号によってデータ電圧の極性は1フレームごとに行方向にシフトされる。
図40は本発明の第8実施形態に係る液晶表示装置の駆動方法を説明するための流れ図である。
図40を参照すれば、本発明の第8実施形態に係る液晶表示装置の駆動方法は入力データを分析して、その入力データがインターレースデータまたはスクロールデータのように直流化残像が現われることができるデータなのかを判断する。(S401、S402)
S402段階で、現在入力されるデータが直流化残像が現われることができるデータであると判断されれば、本発明は水平出力反転信号(HINV)をイネーブルさせる。(S403)
S402段階で、現在入力されるデータが直流化残像が現われないデータであると判断されれば、本発明は毎フレーム期間ごとにすべての液晶セルに充電されるデータ電圧の極性を反転させるために水平出力反転信号(HINV)をディセーブルさせる。(S404)
図41は本発明の第8実施形態に係る液晶表示装置を示す。
図41を参照すれば、本発明の第8実施形態に係る液晶表示装置はシステム365、液晶表示パネル360、映像分析回路412、タイミングコントローラ411、データ駆動回路363、及びゲート駆動回路364を備える。この実施形態でシステム365、液晶表示パネル360、データ駆動回路363、及びゲート駆動回路364は前述の図36の実施形態と実質的に同一なので同一な図面符号を付けてそれに対する詳細な説明を略する。
映像分析回路412は現在入力される映像のデジタルビデオデータに対して直流化残像が発生可能なデータなのかを判断する。映像分析回路412は1フレーム映像で隣り合うラインの間のデータを比べて、そのラインの間のデータが所定のしきい値以上に大きければ、現在入力されるデータをインターレースデータで判断する。また、映像分析回路412はフレーム単位で各ピクセルのデータを比べて、表示映像で動画像とその画像の移動速度を検出して、あらかじめ設定された速度で動画像が移動したら、その動画像が含まれたフレームデータをスクロールデータで判断する。このような映像分析の結果で、映像分析回路412はインターレースデータやスクロールデータを指示する信号をタイミングコントローラ411に供給する。
タイミングコントローラ411は垂直/水平同期信号(Vsync、Hsync)、データイネーブル(Data Enable)、クロック信号(CLK)などのタイミング信号を入力受けて、データ駆動回路363とゲート駆動回路364の動作タイミングを制御するための制御信号を発生する。データタイミング制御信号の内で、極性制御信号(POL2)は液晶表示パネル360の液晶セル(Clc)に供給されるデータ電圧の極性を指示する。この極性制御信号(POL2)は図35のように1水平期間周期に論理が反転される。水平出力反転信号(HINV)は映像分析回路412の分析結果、現在直流化残像が現われることができるデータが入力される時、タイミングコントローラ411から発生されて図35、図38及び図39のように水平方向で隣り合う2個のデータラインに供給されるデータ電圧の内何れかの一つの極性を反転させて、1フレーム期間単位でデータ電圧の極性を水平方向で1ドットずつシフトさせる。
データ駆動回路363はタイミングコントローラ411の制御の下でデジタルビデオデータ(RGBodd、RGBeven)をラッチして、そのデジタルビデオデータをアナログ正極性/負極性ガンマ補償電圧で変換する。直流化残像が現われることができるデータが入力される時、データ駆動回路363は極性制御信号(POL2)と水平出力反転信号(HINV)によって、図35のように、水平2ドット及び垂直1ドットインバージョン方式で極性が変わるデータ電圧をデータライン(D1乃至Dm)に供給する。直流化残像が現われないデータが入力される時データ駆動回路363は極性制御信号(POL2)だけでデータ電圧の極性を決める。
図42は本発明の第7及び第8実施形態に係る液晶表示装置に供給されるデータ電圧の他の極性パターンとして第N乃至第N+3フレーム期間の間8×7個の液晶セルに供給されるデータ電圧の極性を例示した図である。
図42を参照すれば、第Nフレーム期間の間、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j(jは0以上の整数)+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第Nフレーム期間の間、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。第Nフレーム期間の間で直流化残像を防止するための制1液晶セル群は偶数垂直ラインに配置された液晶セルを含み、フリッカーを防止するための制2液晶セル群は奇数垂直ラインに配置された液晶セルを含む。
第N+1フレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+3及び第4i+4垂直ライン(C3、C4、C6、C7)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第N+1フレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+3及び第4i+4垂直ライン(C3、C4、C6、C7)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給される。第N+1フレーム期間の間で直流化残像を防止するための制1液晶セル群は奇数垂直ラインに配置された液晶セルを含み、フリッカーを防止するための制2液晶セル群は偶数垂直ラインに配置された液晶セルを含む。
第N+2フレーム期間の間、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには正極性(+)のデータ電圧が供給される。第N+2フレーム期間の間、第4i+1及び第4i+4垂直ライン(C1、C4、C5、C8)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+2及び第4i+3垂直ライン(C2、C3、C6、C7)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第N+2フレーム期間の間で直流化残像を防止するための制1液晶セル群は偶数垂直ラインに配置された液晶セルを含み、フリッカーを防止するための制2液晶セル群は奇数垂直ラインに配置された液晶セルを含む。
第N+3フレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには負極性(−)のデータ電圧が供給されて、第4i+3及び第4i+4垂直ライン(C3、C4、C6、C7)で第4j+1及び第4j+2水平ライン(R1、R2、R5、R6)に配置された液晶セルには正極性(+)のデータ電圧が供給される。第N+3フレーム期間の間、第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには正極性(+)のデータ電圧が供給されて、第4i+3及び第4i+4垂直ライン(C3、C4、C6、C7)で第4j+3及び第4j+4水平ライン(R3、R4、R7)に配置された液晶セルには負極性(−)のデータ電圧が供給される。第N+3フレーム期間の間で直流化残像を防止するための制1液晶セル群は奇数垂直ラインに配置された液晶セルを含み、フリッカーを防止するための制2液晶セル群は偶数垂直ラインに配置された液晶セルを含む。
図42のデータ電圧は2水平期間単位で論理が反転される極性制御信号(POL2)と1フレーム期間単位で極性が反転される水平出力反転信号(HINV)によって極性が制御される。
前述したように、本発明の実施形態に係る液晶表示装置とその駆動方法は2フレーム期間内で液晶表示パネルの第1液晶セル群に供給されるデータ電圧の駆動周波数を低く制御して直流化残像を予防して、第2液晶セル群に供給されるデータ電圧の駆動周波数を高く制御してフリッカーを予防して表示品質を高めるのみならず、非規則化極性パターンのフレームを周期的に挿入して第1及び第2液晶セル群の位置の規則性を低めて規則的な輝度変化を最小化する。
図43A乃至図45Bは本発明の第9実施形態に係る液晶表示装置に適用可能な多様なデータ電圧の極性パターンを示す図面である。
図43A及び図43Bを参照すれば、第4i+1(iは0以上の整数)フレーム期間の間、第1液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+1 及び第4i+4水平ライン(L1、L4、L5)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置されて、第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは垂直及び水平方向で隣り合う2×2液晶セル単位に配置される。このような2×2液晶セル内で隣り合う液晶セルの極性は相反する。そして第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルは同一な極性のデータ電圧を充電する。このために、第4i+1フレーム期間の間で発生される第1極性制御信号(POLa)は2水平同期信号に対応する2水平期間単位で極性が反転される。データ駆動回路は第4i+1フレーム期間の間で水平で隣り合う2個の液晶セルに同一な極性のデータ電圧を供給するために、第1極性制御信号(POLa)に応答して、隣り合う二つの出力チャンネルを通じて同一な極性のデータ電圧を出力して二つの出力チャンネル単位でデータ電圧の極性を反転させる。また、データ駆動回路は第4i+1フレーム期間の間、2水平期間単位でデータ電圧の極性を反転させるために、第1極性制御信号(POLa)に応答して2水平期間単位でデータ電圧の極性を反転させる。第4i+1フレーム期間の間、第1及び第2液晶セル群は水平2ドットインバージョン(H2D)及び垂直2ドットインバージョン(V2D)方式に駆動される。
第4i+2フレーム期間の間、第1液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置される。第2液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは垂直及び水平方向で隣り合う2×2液晶セル単位に配置される。このような2×2液晶セル内で隣り合う液晶セルの極性は相反する。そして第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルはお互いに異なる極性のデータ電圧を充電する。このために、第4i+2フレーム期間の間で発生される第2極性制御信号(POLb)は1水平期間単位で極性が反転される。データ駆動回路は第4i+2フレーム期間の間、垂直及び水平方向それぞれで1個の液晶セル単位でデータ電圧の極性を反転させるために、第2極性制御信号(POLb)に応答して隣り合う出力チャンネルでお互いに極性が異なるデータ電圧を出力して1水平期間単位でデータ電圧の極性を反転させる。第4i+2フレーム期間の間、第1及び第2液晶セル群は水平1ドットインバージョン(H1D)及び垂直1ドットインバージョン(V1D)方式に駆動される。
第4i+3フレーム期間の間、第1液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置される。第2液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは垂直及び水平方向で隣り合う2×2液晶セル単位に配置される。2×2液晶セル内で隣り合う液晶セルの極性は相反する。第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルは同一な極性のデータ電圧を充電する。第4i+3フレーム期間の間で第1及び第2液晶セル群の液晶セルそれぞれに供給されるデータ電圧の極性は、第4i+1フレーム期間の間で発生されるデータ電圧の極性と相反する。このために、第4i+3フレーム期間の間で発生される第3極性制御信号(POLc)は2水平期間単位で極性が反転されて、第1極性制御信号(POLa)に対して位相が反転される。データ駆動回路は第4i+3フレーム期間の間、水平で隣り合う2個の液晶セルに同一な極性のデータ電圧を供給するために、第3極性制御信号(POLc)に応答して隣り合う二つの出力チャンネルを通じて同一な極性のデータ電圧を出力して二つの出力チャンネル単位でデータ電圧の極性を反転させる。また、データ駆動回路は第4i+3フレーム期間の間、2水平期間単位でデータ電圧の極性を反転させるために、第3極性制御信号(POLc)に応答して2水平期間単位でデータ電圧の極性を反転させる。 第4i+3フレーム期間の間、第1及び第2液晶セル群は水平2ドットインバージョン(H2D)及び垂直2ドットインバージョン(V2D)方式に駆動される。
第4i+4フレーム期間の間、第1液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置される。第2液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは垂直及び水平方向で隣り合う2×2液晶セル単位に配置される。2×2液晶セル内で隣り合う液晶セルの極性は相反する。第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルはお互いに異なる極性のデータ電圧を充電する。第4i+4フレーム期間の間で第1及び第2液晶セル群の液晶セルそれぞれに供給されるデータ電圧の極性は、第4i+2フレーム期間の間で発生されるデータ電圧の極性と相反する。このために、第4i+4フレーム期間の間で発生される第4極性制御信号(POLd)は1水平期間単位で極性が反転されて、第2極性制御信号(POLb)に対して位相が反転される。データ駆動回路は第4i+4フレーム期間の間、垂直及び水平方向それぞれで1個の液晶セル単位でデータ電圧の極性を反転させるために、第4極性制御信号(POLd)に応答して隣り合う出力チャンネルでお互いに極性が異なるデータ電圧を出力して1水平期間単位でデータ電圧の極性を反転させる。第4i+4フレーム期間の間、第1及び第2液晶セル群は水平1ドットインバージョン(H1D)及び垂直1ドットインバージョン(V1D)方式に駆動される。
図44A及び図44Bを参照すれば、第4i+1フレーム期間の間、第1液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置される。第2液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは垂直及び水平方向で隣り合う2×2液晶セル単位に配置される。2×2液晶セル内で隣り合う液晶セルの極性は相反する。第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルはお互いに異なる極性のデータ電圧を充電する。このために、第4i+1フレーム期間の間で発生される第1極性制御信号(POLa)は1水平期間単位で極性が反転される。データ駆動回路は第4i+1フレーム期間の間、垂直及び水平方向それぞれで1個の液晶セル単位でデータ電圧の極性を反転させるために、第1極性制御信号(POLa)に応答して隣り合う出力チャンネルでお互いに極性が異なるデータ電圧を出力して1水平期間単位でデータ電圧の極性を反転させる。第4i+1フレーム期間の間、第1及び第2液晶セル群は水平1ドットインバージョン(H1D)及び垂直1ドットインバージョン(V1D)方式に駆動される。
第4i+2フレーム期間の間、第1液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置される。第2液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは垂直及び水平方向で隣り合う2×2液晶セル単位に配置される。このような2×2液晶セル内で隣り合う液晶セルの極性は相反する。そして第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルは同一な極性のデータ電圧を充電する。このために、第4i+2フレーム期間の間で発生される第2極性制御信号(POLb)は2水平期間単位で極性が反転される。データ駆動回路は第4i+2フレーム期間の間で水平で隣り合う2個の液晶セルに同一な極性のデータ電圧を供給するために、第2極性制御信号(POLb)に応答して隣り合う二つの出力チャンネルを通じて同一な極性のデータ電圧を出力して、二つの出力チャンネル単位でデータ電圧の極性を反転させる。また、データ駆動回路は第4i+2フレーム期間の間、2水平期間単位でデータ電圧の極性を反転させるために、第2極性制御信号(POLb)に応答して2水平期間単位でデータ電圧の極性を反転させる。第4i+2フレーム期間の間、第1及び第2液晶セル群は水平2ドットインバージョン(H2D)及び垂直2ドットインバージョン(V2D)方式に駆動される。
第4i+3フレーム期間の間、第1液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置される。第2液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは垂直及び水平方向で隣り合う2×2液晶セル単位に配置される。このような2×2液晶セル内で隣り合う液晶セルの極性は相反する。そして第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルはお互いに異なる極性のデータ電圧を充電する。第4i+3フレーム期間の間で第1及び第2液晶セル群の液晶セルそれぞれに供給されるデータ電圧の極性は、第4i+1フレーム期間の間で発生されるデータ電圧の極性と相反する。このために、第4i+3フレーム期間の間で発生される第3極性制御信号(POLc)は1水平期間単位で極性が反転されて、第1極性制御信号(POLa)に対して反転された論理に発生される。データ駆動回路は第4i+3フレーム期間の間垂直及び水平方向それぞれで1個の液晶セル単位でデータ電圧の極性を反転させるために、第3極性制御信号(POLc)に応答して隣り合う出力チャンネルでお互いに極性が異なるデータ電圧を出力して、1水平期間単位でデータ電圧の極性を反転させる。第4i+3フレーム期間の間、第1及び第2液晶セル群は水平1ドットインバージョン(H1D)及び垂直1ドットインバージョン(V1D)方式に駆動される。
第4i+4フレーム期間の間、第1液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置される。第2液晶セル群は第4i+2及び第4i+3水平ライン(L2、L3、L6、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+1及び第4i+4水平ライン(L1、L4、L5)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは垂直及び水平方向で隣り合う2×2液晶セル単位に配置される。このような2×2液晶セル内で隣り合う液晶セルの極性は相反する。第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルは同一な極性のデータ電圧を充電する。第4i+4フレーム期間の間で第1及び第2液晶セル群の液晶セルそれぞれに供給されるデータ電圧の極性は、第4i+2フレーム期間の間で発生されるデータ電圧の極性と相反する。このために、第4i+4フレーム期間の間で発生される第4極性制御信号(POLd)は2水平期間単位で極性が反転されて、第2極性制御信号(POLb)に対して反転された論理に発生される。データ駆動回路は第4i+4フレーム期間の間、水平で隣り合う2個の液晶セルに同一な極性のデータ電圧を供給するために、第4極性制御信号(POLd)に応答して隣り合う二つの出力チャンネルを通じて同一な極性のデータ電圧を出力して、二つの出力チャンネル単位でデータ電圧の極性を反転させる。またデータ駆動回路は第4i+4フレーム期間の間、2水平期間単位でデータ電圧の極性を反転させるために、第4極性制御信号(POLd)に応答して2水平期間単位でデータ電圧の極性を反転させる。第4i+4フレーム期間の間、第1及び第2液晶セル群は水平2ドットインバージョン(H2D)及び垂直2ドットインバージョン(V2D)方式に駆動される。
図45A及び図45Bを参照すれば、第4i+1フレーム期間の間、第1液晶セル群は第4i+1及び第4i+3水平ライン(L1、L3、L5、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+2及び第4i+4水平ライン(L2、L4、L6)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置される。第2液晶セル群は第4i+1及び第4i+3水平ライン(L1、L3、L5、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+2及び第4i+4水平ライン(L2、L4、L6)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは水平方向で隣り合う2×1液晶セル単位に配置される。このような2×1液晶セル内で隣り合う液晶セルの極性は相反する。そして第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルはお互いに異なる極性のデータ電圧を充電する。このために、第4i+1フレーム期間の間、発生される第1極性制御信号(POLa)は2水平期間単位で極性が反転される。データ駆動回路は第4i+1フレーム期間の間、水平で隣り合う液晶セルにお互いに異なる極性のデータ電圧を供給して2水平期間単位でデータ電圧の極性を反転させるために、第1極性制御信号(POLa)に応答してデータ電圧の極性を反転させる。第4i+1フレーム期間の間、第1及び第2液晶セル群は水平1ドットインバージョン(H1D)及び垂直2ドットインバージョン(V2D)方式に駆動される。
第4i+2フレーム期間の間、第1液晶セル群は第4i+1及び第4i+3水平ライン(L1、L3、L5、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+2及び第4i+4水平ライン(L2、L4、L6)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置される。第2液晶セル群は第4i+1及び第4i+3水平ライン(L1、L3、L5、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+2及び第4i+4水平ライン(L2、L4、L6)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは水平方向隣り合う2×1液晶セル単位に配置される。このような液晶セルに充電されるデータ電圧の極性は相反する。第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルはお互いに異なる極性のデータ電圧を充電する。このために、第4i+2フレーム期間の間で発生される第2極性制御信号(POLb)は2水平期間単位で極性が反転されて、第1極性制御信号(POLa)に対して1水平期間位の位相差に発生される。データ駆動回路は第4i+2フレーム期間の間、水平で隣り合う液晶セルにお互いに異なる極性のデータ電圧を供給して2水平期間単位でデータ電圧の極性を反転させるために、第2極性制御信号(POLb)に応答してデータ電圧の極性を反転させる。第4i+2フレーム期間の間、第1及び第2液晶セル群は水平2ドットインバージョン(H2D)及び垂直2ドットインバージョン(V2D)方式に駆動される。
第4i+3フレーム期間の間、第1液晶セル群は第4i+1及び第4i+3水平ライン(L1、L3、L5、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+2及び第4i+4水平ライン(L2、L4、L6)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置される。第2液晶セル群は第4i+1及び第4i+3水平ライン(L1、L3、L5、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+2及び第4i+4水平ライン(L2、L4、L6)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは垂直及び水平方向で隣り合う2×1液晶セル単位に配置される。このような2×1液晶セル内で隣り合う液晶セルの極性は相反する。第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルはお互いに異なる極性のデータ電圧を充電する。第4i+3フレーム期間の間で第1及び第2液晶セル群の液晶セルそれぞれに供給されるデータ電圧の極性は、第4i+1フレーム期間の間で発生されるデータ電圧の極性と相反する。このために、第4i+3フレーム期間の間で発生される第3極性制御信号(POLc)は2水平期間単位で極性が反転されて、第1極性制御信号(POLa)に対して反転された論理に発生される。データ駆動回路は第4i+3フレーム期間の間、水平で隣り合う2個の液晶セルに同一な極性のデータ電圧を供給するために、第3極性制御信号(POLc)に応答して隣り合う二つの出力チャンネルを通じて同一な極性のデータ電圧を出力して、二つの出力チャンネル単位でデータ電圧の極性を反転させる。また、データ駆動回路は第4i+2フレーム期間の間、水平で隣り合う液晶セルにお互いに異なる極性のデータ電圧を供給して2水平期間単位でデータ電圧の極性を反転させるために、第3極性制御信号(POLc)に応答してデータ電圧の極性を反転させる。第4i+3フレーム期間の間、第1及び第2液晶セル群は水平1ドットインバージョン(H1D)及び垂直2ドットインバージョン(V2D)方式に駆動される。
第4i+4フレーム期間の間、第1液晶セル群は第4i+1及び第4i+3水平ライン(L1、L3、L5、L7)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含み、第4i+2及び第4i+4水平ライン(L2、L4、L6)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含む。第2液晶セル群は垂直及び水平方向で第1液晶セル群を間に置いて配置される。第2液晶セルは第4i+1及び第4i+3水平ライン(L1、L3、L5、L7)で第4i+1及び第4i+2垂直ライン(C1、C2、C5、C6)に配置された液晶セル(Clc)を含み、第4i+2及び第4i+4水平ライン(L2、L4、L6)で第4i+3及び第4i+4垂直ライン(C3、C4、C7、C8)に配置された液晶セル(Clc)を含む。第1及び第2液晶セル群それぞれは垂直及び水平方向で隣り合う2×1液晶セル単位に配置される。このような2×1液晶セル内で隣り合う液晶セルの極性は相反する。第1液晶セル群の液晶セルとそれと隣り合う第2液晶セル群の液晶セルはお互いに異なる極性のデータ電圧を充電する。第4i+4フレーム期間の間で第1及び第2液晶セル群の液晶セルそれぞれに供給されるデータ電圧の極性は、第4i+2フレーム期間の間で発生されるデータ電圧の極性と相反する。このために、第4i+4フレーム期間の間で発生される第4極性制御信号(POLd)は2水平期間単位で極性が反転されて、第2極性制御信号(POLb)に対して反転された論理に発生される。データ駆動回路は第4i+4フレーム期間の間、水平で隣り合う液晶セルにお互いに異なる極性のデータ電圧を供給して2水平期間単位でデータ電圧の極性を反転させるために、第4極性制御信号(POLd)に応答してデータ電圧の極性を反転させる。第4i+4フレーム期間の間、第1及び第2液晶セル群は水平2ドットインバージョン(H2D)及び垂直2ドットインバージョン(V2D)方式に駆動される。
液晶表示パネル上に光センサーを設置して光波形を測定した実験結果によれば、第1液晶セル群を30Hzに駆動して第2液晶セル群を60Hzに駆動すれば、図46のように、第2液晶セル群によって液晶表示パネルの光波形が60Hzで測定された。これは液晶表示パネルで測定される光波形は2フレーム期間内で駆動周波数が遅い第1液晶セルよりは駆動周波数が早い第2液晶セル群の光変換周期によって決まるからである。
図47は本発明の第9実施形態に係る液晶表示装置を示す。
図47を参照すれば、本発明の第9実施形態に係る液晶表示装置はラインメモリー476を含むシステム475、液晶表示パネル100、タイミングコントローラ471、POLロジック回路472、データ駆動回路473、ゲート駆動回路474、及び水平ドット反転ロジック回路477を備える。システム475、液晶表示パネル100、及びゲート駆動回路474は前述の実施形態と実質的に同一なのでそれに対する詳細な説明を略する。
タイミングコントローラ471は垂直/水平同期信号(Vsync、Hsync)、データイネーブル(Data Enable)、クロック信号(CLK)などのタイミング信号を入力受けて、データ駆動回路473とゲート駆動回路474及びPOLロジック回路472の動作タイミングを制御するための制御信号を発生する。このような制御信号はゲートスタートパルス(Gate Start Pulse:GSP)、ゲートシフトクロック信号(Gate Shift Clock:GSC)、ゲート出力イネーブル信号(Gate Output Enable:GOE)、ソーススタートパルス(Source Start Pulse:SSP)、ソースサンプリングクロック(Source Sampling Clock:SSC)、ソース出力イネーブル信号(Source Output Enable:SOE)、及び基準極性制御信号(Polarity:POL)を含む。
POLロジック回路472はゲートスタートパルス(GSP)、ソース出力イネーブル信号(SOE)、及び基準極性制御信号(POL)を入力受けて残像とフリッカーを予防するための極性制御信号(POLa乃至POLd)を順次に出力する、又は選択的にフレームごとに同一な基準極性制御信号(POL)を出力する。このために、POLロジック回路472は図13及び図14のような回路を含む。
データ駆動回路473はタイミングコントローラ471の制御の下でデジタルビデオデータ(RGBodd、RGBeven)をラッチしてそのデジタルビデオデータをPOLロジック回路472からの極性制御信号(POL/POLa〜POLd)に応答して、アナログ正極性/負極性ガンマ補償電圧に変換して正極性/負極性アナログデータ電圧を発生して、そのデータ電圧をデータライン(D1乃至Dm)に供給する。データ駆動回路473は極性制御信号(POL/POLa〜POLd)に応答して垂直方向でデータ電圧の極性を制御する。また、データ駆動回路473は水平ドット反転ロジック回路477からのH2/H1反転信号(DINV)に応答して、データ電圧の水平方向極性を水平2ドットインバージョン方式(H2)と水平1ドットインバージョンバングシック(H1)で交互に転換させる。水平1ドットインバージョン方式(H1)は1水平期間内で水平に隣り合う液晶セルにお互いに異なる極性の電圧を供給する。水平2ドットインバージョン方式(H2)は1水平期間内で隣り合う2個の液晶セル周期でデータ電圧の極性を反転させる。
H2/H1反転信号(DINV)は図53乃至図55のように1フレーム期間単位に反転される。したがって、データ駆動回路473から同時に出力されるデータ電圧の水平極性パターンは1水平期間単位で異なるように制御される。例えば、データ駆動回路473から同時に出力されるデータ電圧は、図43A及び図43Bのように、奇数フレーム(Odd Frame)で水平2ドットインバージョン方式(H2)の極性を持って、偶数フレーム(Even Frame)で水平1ドットインバージョン方式(H1)の極性を持つことができる。また、データ駆動回路473から同時に出力されるデータ電圧は、図44A乃至図45Bのように、奇数フレームで水平1ドットインバージョン方式(H1)の極性を持って、偶数フレームで水平2ドットインバージョン方式(H2)の極性を持つことができる。
水平ドット反転ロジック回路477はタイミングコントローラ471からのゲートスタートパルス(GSP)に応答して、毎ゲートスタートパルス(GSP)が入力される度に論理が反転されるH2/H1反転信号(DINV)を発生する。ゲートスタートパルス(GSP)が1フレーム期間の間、そのフレームの開始と同時に1回発生されるので、H2/H1反転信号(DINV)の論理は、図53乃至図55のように1フレーム期間単位に反転される。
POLロジック回路472はタイミングコントローラ471内に内蔵することができる。
図48及び図49は本発明の第10実施形態に係る液晶表示装置を示す。
図48を参照すれば、本発明の第10実施形態に係る液晶表示装置は液晶表示パネル100、タイミングコントローラ471、POLロジック回路482、データ駆動回路483、及びゲート駆動回路474を備える。この実施形態で、ラインメモリー476を含んだシステム475、液晶表示パネル100、タイミングコントローラ471、及びゲート駆動回路474は前述の第9実施形態と実質的に同一なので同一な図面符号を付けてそれに対する詳細な説明を略する。
POLロジック回路482はゲートスタートパルス(GSP)、ソース出力イネーブル信号(SOE)、及び基準極性制御信号(POL)の入力受けて、残像とフリッカーを予防するための極性制御信号(POLa乃至POLd)を順次に出力する、又は選択的に毎フレームごとに同一な基準極性制御信号(POL)を出力する。また、POLロジック回路482は水平方向でデータ電圧の極性が反転される周期を制御するためのH2/H1反転信号(DINV)を出力する。
データ駆動回路483はタイミングコントローラ471の制御の下でデジタルビデオデータ(RGBodd、RGBevne)をラッチして、そのデジタルビデオデータをPOLロジック回路482からの極性制御信号(POL/POLa〜POLd)に応答して、アナログ正極性/負極性ガンマ補償電圧で変換して正極性/負極性アナログデータ電圧を発生して、そのデータ電圧をデータライン(D1乃至Dm)に供給する。データ駆動回路473はPOLロジック回路482からの極性制御信号(POL/POLa〜POLd)に応答して、1水平期間又は2水平期間単位でデータ電圧の極性を反転させる。また、データ駆動回路473はPOLロジック回路482からのH2/H1反転信号(DINV)に応答して、隣り合うデータラインに供給されるデータ電圧の極性を反転させる、又は二つのデータライン単位でデータ電圧の極性を反転させる。
図49はPOLロジック回路482を詳しく示す回路図である。
図49を参照すれば、POLロジック回路482はフレームカウ
ンター491、ラインカウンター492、POL発生回路493、及びマルチフレクサー494を備える。
フレームカウンター491はゲートスタートパルス(GSP)に応答して、液晶表示パネル100に表示される画像のフレーム数を指示する2ビートのフレームカウント情報(Fcnt)を出力する。ラインカウンター492はソース出力イネーブル信号(SOE)に応答して、液晶表示パネル100に表示される水平ラインを指示する2ビートのラインカウント情報(Lcnt)を出力する。
POL発生回路493はフレームカウント情報(Fcnt)を利用して1フレーム期間単位で論理が反転される1ビートのH2/H1反転信号(DINV)を発生して、図14のような回路を利用して極性制御信号(POLa乃至POLd)を順次に発生する。
図50は図47及び図49に示されたデータ駆動回路(473、483)を詳しく示す。
図50を参照すれば、データ駆動回路(473、483)は複数のデータ集積回路(Integrated Circuit、IC)を含む。データ集積回路それぞれはそれぞれk(kはmより小さな整数)個のデータライン(D1乃至Dk)を駆動する。このために、データ集積回路それぞれはシフトレジスター501、データレジスター502、第1ラッチ503、第2ラッチ504、デジタル/アナログ変換器(以下、“DAC”とする)505、チャージシェア回路(Charge Share Circuit)506、及び出力回路507を含む。
シフトレジスター501はタイミングコントローラ471からのソーススタートパルス(SSP)をソースサンプリングクロック(SSC)によってシフトさせてサンプリング信号を発生する。また、シフトレジスター501はソーススタートパルス(SSP)をシフトさせて、次の集積回路のシフトレジスター501にキャリー信号(CAR)を伝達する。データレジスター502はタイミングコントローラ471によって分離した奇数デジタルビデオデータ(RGBodd)と偶数デジタルビデオデータ(RGBeven)を一時貯蔵して、貯蔵されたデータ(RGBodd、RGBeven)を第1ラッチ503に供給する。第1ラッチ503はシフトレジスター501から順次に入力されるサンプリング信号に応答して、データレジスター502からのデジタルビデオデータ(RGBeven、RGBodd)をサンプリングして、そのデータ(RGBeven、RGBodd)を1水平ラインずつラッチした後、1水平ラインのデータを同時に出力する。第2ラッチ504は第1ラッチ503から入力される1水平ライン分のデータをラッチした後、ソース出力イネーブル信号(SOE)のロー論理期間の間、他の集積回路の第2ラッチ504と同時にラッチされたデジタルビデオデータを出力する。
DAC505は図51又は図52のような回路で構成される。このDAC505は極性制御信号(POL/POLa〜POLd)とH2/H1反転信号(DINV)に応じて、第2ラッチ504からのデジタルビデオデータを正極性ガンマ補償電圧(GH)、又は負極性ガンマ補償電圧(GL)で変換することでアナログ正極性/負極性データ電圧を出力する。
チャージシェア回路506はソース出力イネーブル信号(SOE)のハイ論理期間の間で隣り合うデータ出力チャンネルをショート(short)させて、隣り合うデータ電圧の平均値をチャージシェア電圧に出力する、又はソース出力イネーブル信号(SOE)のハイ論理期間の間でデータ出力チャンネルに共通電圧(Vcom)を供給して、正極性データ電圧と負極性データ電圧の急激な変化を減らす。
出力回路507はバッファーを含みデータライン(D1乃至Dk)に供給されるアナログデータ電圧の信号減衰を最小化する。
図51は図50に示されたDAC505の第1実施形態を示す。
図51のDAC505は図43A及び図43Bに示された極性パターンでデータ電圧を出力する。
図51を参照すれば、DAC505は正極性ガンマ補償電圧(GH)が供給されるP−デコーダー(PDEC)121、負極性ガンマ補償電圧(GL)が供給されるN−デコーダー(NDEC)122、極性制御信号(POL/POLa〜POLd)に応答してP−デコーダー121の出力とN−デコーダー122の出力を選択するマルチフレクサー(123a乃至123d)、及びH2/H1反転信号(DINV)に応答してマルチフレクサー493の制御端子に供給される選択制御信号の論理を反転させる水平出力反転回路510を含む。P−デコーダー121とN−デコーダー(NDEC)122は図12に示されたものと実質的に同一なので、同一な図面符号を付けてそれらに対する詳細な説明を略する。
第4i+1マルチフレクサー123aは自分の非反転制御端子に入力される極性制御信号(POL/POLa〜POLd)に応答して、1水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。第4i+2マルチフレクサー123bは自分の反転制御端子に入力される極性制御信号(POL/POLa〜POLd)に応答して、1水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。
第4i+3マルチフレクサー123cは自分の非反転制御端子に入力される水平出力反転回路510の出力に応答して、1水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。第4i+4マルチフレクサー123dは自分の反転制御端子に入力される水平出力反転回路510の出力に応答して、1水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。水平出力反転回路510はH2/H1反転信号(DINV)に応答して、データラインに供給されるデータ電圧の極性を水平1ドットインバージョン方式(H1)、又は水平2ドットインバージョン方式(H2)でデータ電圧が出力されるように第4i+3及び第4i+4マルチフレクサー(123c、173d)を制御する。
水平出力反転回路510はスイッチ素子(S1、S2)、及びインバーター511を備える。この水平出力反転回路510はH2/H1反転信号(DINV)に応答して、第4i+3マルチフレクサー123cと第4i+4マルチフレクサー123dの制御端子に供給される選択制御信号の論理値を制御する。第1スイッチ素子(S1)の入力端子は極性制御信号供給端子181に接続されて、第1スイッチ素子(S1)の出力端子は第4i+3及び第4i+4マルチフレクサー(123c、123d)の反転/非反転制御端子に接続される。第1スイッチ素子(S1)の反転制御端子はH2/H1反転信号供給端子に接続される。第2スイッチ素子(S2)の入力端子は極性制御信号供給端子に接続されて、第2スイッチ素子(S2)の出力端子はインバーター521に接続される。第2スイッチ素子(S2)の非反転制御端子はH2/H1反転信号供給端子に接続される。インバーター511は第2スイッチ素子(S2)の出力端子と、第4i+3又第4i+4マルチフレクサー(123c、123d)の反転/非反転制御端子に接続される。
H2/H1反転信号(DINV)がハイ論理であると、第2スイッチ素子(S2)はターン-オンされて第1スイッチ素子(S1)はターン-オフされる。そして、第4i+3マルチフレクサー123cの非反転制御端子には反転された極性制御信号(POL/POLa〜POLd)が入力されて、第4i+4マルチフレクサー123dの反転制御端子には反転された極性制御信号(POL/POLa〜POLd)が入力される。
H2/H1反転信号(DINV)がロー論理であると、第1スイッチ素子(S1)はターン-オンされて第2スイッチ素子(S2)はターン-オフされる。そして、第4i+3マルチフレクサー123cの非反転制御端子には極性制御信号(POL)がそのまま入力されて、第4i+4マルチフレクサー123dの反転制御端子には極性制御信号(POL)がそのまま入力される。
したがって、図53のようにH2/H1反転信号(DINV)と極性制御信号(POL/POLa〜POLd)が発生されたら、第4i+1乃至第4i+4データラインに供給されるデータの水平極性パターンは、図43A及び図43Bのように、第4i+1フレーム期間の間“− + + −”で、第4i+2フレーム期間の間“− + − +”で、 第4i+3フレーム期間の間“+ − − +”で、第4i+4フレーム期間の間“+ − + −”に制御される。
図52は図50に示されたDAC505の第2実施形態を示す。図52のDAC505は図44A乃至図45Bに示された極性パターンでデータ電圧を出力する。
図52を参照すれば、DAC505はP−デコーダー(PDEC)121、N−デコーダー(NDEC)122、マルチフレクサー[123a乃至123d]、及び水平出力反転回路520を含む。
第4i+3マルチフレクサー123cは自分の非反転制御端子に入力される極性制御信号(POL/POLa〜POLd)に応答して、1水平期間又は2水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して、選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。第4i+4マルチフレクサー123dは自分の反転制御端子に入力される極性制御信号(POL/POLa〜POLd)に応答して、1水平期間又は2水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。
第4i+1マルチフレクサー123aは自分の非反転制御端子に入力される水平出力反転回路520の出力に応答して、1水平期間又は2水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して、選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。第4i+2マルチフレクサー123bは自分の反転制御端子に入力される水平出力反転回路520の出力に応答して、1水平期間又は2水平期間単位で正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して、選択された正極性/負極性ガンマ補償電圧をアナログデータ電圧に出力する。水平出力反転回路520はH2/H1反転信号(DINV)に応答して、データラインに供給されるデー電圧の極性を水平1ドットインバージョン方式(H1)、又は水平2ドットインバージョン方式(H2)でデータ電圧が出力されるように第4i+1及び第4i+2マルチフレクサー(123a、123b)を制御する。
水平出力反転回路520はスイッチ素子(S1、S2)、及びインバーター521を備える。この水平出力反転回路520はH2/H1反転信号(DINV)に応答して、第4i+1マルチフレクサー123aと第4i+2マルチフレクサー123bの制御端子に供給される選択制御信号の論理値を制御する。第1スイッチ素子(S1)の入力端子は極性制御信号供給端子に接続されて、第1スイッチ素子(S1)の出力端子は第4i+1及び第4i+2マルチフレクサー(123a、123b)の反転/非反転制御端子に接続される。第1スイッチ素子(S1)の反転制御端子はH2/H1反転信号供給端子に接続される。第2スイッチ素子(S2)の入力端子は極性制御信号供給端子181に接続されて、第2スイッチ素子(S2)の出力端子はインバーター521に接続される。第2スイッチ素子(S2)の非反転制御端子はH2/H1反転信号供給端子に接続される。インバーター521は第2スイッチ素子(S2)の出力端子と、第4i+1又は第4i+2マルチフレクサー(123a、123b)の反転/非反転制御端子に接続される。
H2/H1反転信号(DINV)がハイ論理であると、第2スイッチ素子(S2)はターン-オンされて第1スイッチ素子(S1)はターン-オフされる。そして、第4i+1マルチフレクサー123aの非反転制御端子には反転された極性制御信号(POL/POLa〜POLd)が入力されて、第4i+2マルチフレクサー123bの反転制御端子には反転された極性制御信号(POL/POLa〜POLd)が入力される。H2/H1反転信号(DINV)がロー論理であると、第1スイッチ素子(S1)はターン-オンされて第2スイッチ素子(S2)はターン−オフされる。そして、第4i+1マルチフレクサー123aの非反転制御端子には極性制御信号(POL/POLa〜POLd)がそのまま入力されて、第4i+2マルチフレクサー123bの反転制御端子には極性制御信号(POL/POLa〜POLd)がそのまま入力される。したがって、図54又は図55のように、H2/H1反転信号(DINV)と極性制御信号(POL/POLa〜POLd)が発生されたら、第4i+1乃至第4i+4データラインに供給されるデータの水平極性パターンは、図44A乃至図45Bのように、第4i+1フレーム期間の間“+ − + −”で、第4i+2フレーム期間の間“− + + −”で、第4i+3フレーム期間の間“− + − +”で、第4i+4フレーム期間の間“+ − − +”になる。
図56は本発明の第11実施形態に係る液晶表示装置の駆動方法を説明するための流れ図である。
図56を参照すれば、本発明の第11実施形態に係る液晶表示装置の駆動方法は入力データを分析して、その入力データがインターレースデータまたはスクロールデータのように直流化残像が現われることができるデータなのかを判断する。(S561、S562)
S562段階で、現在入力されるデータが直流化残像が現われることができるデータであると判断されれば、本発明はフレーム期間単位で第1乃至第4極性制御信号(POLa乃至POLd)を順次に発生して、2フレーム期間内で第1液晶セル群のデータ駆動周波数を第2液晶セル群のデータ駆動周波数より低く制御する。また、本発明は1フレーム期間ごとに論理が反転されるH2/H1反転信号(DINV)を発生して、データ駆動回路から出力されるデータ電圧の水平極性パターンを1フレーム期間単位で異なるように制御する。
S562段階で、現在入力されるデータが直流化残像が現われないデータであると判断されれば、本発明はすべてのフレーム期間で基準極性制御信号(POL)を発生して、H2/H1反転信号(DINV)をロー論理で発生してすべての液晶セルのデータ駆動周波数を同一に制御する。(S564)
図57は本発明の第11実施形態に係る液晶表示装置を示す。
図57を参照すれば、本発明の第11実施形態に係る液晶表示装置はシステム475、液晶表示パネル100、映像分析回路571、タイミングコントローラ471、POLロジック回路572、データ駆動回路573、及びゲート駆動回路474を備える。この実施形態でシステム475、液晶表示パネル100、タイミングコントローラ471、及びゲート駆動回路474は前述の実施形態と実質的に同一なので、同一な図面符号を付けてそれに対する詳細な説明を略する。
映像分析回路571は現在入力される映像のデジタルビデオデータに対して直流化残像が発生可能なデータなのかを判断する。映像分析回路571は1フレーム映像で隣り合うラインの間のデータを比べて、そのラインの間のデータが所定のしきい値以上に大きければ、現在入力されるデータをインターレースデータで判断する。また、映像分析回路571はフレーム単位で各ピクセルのデータを比べて、表示映像で動画像とその画像の移動速度を検出して、あらかじめ設定された速度で動画像が移動したら、その動画像が含まれたフレームデータをスクロールデータで判断する。このような映像分析の結果で、映像分析回路571はインターレースデータやスクロールデータを指示する選択信号(SEL2)を発生して、その選択信号(SEL2)を利用してPOLロジック回路572を制御する。
POLロジック回路572は映像分析回路571からの選択信号(SEL2)に応答して、第4i+1乃至第4i+4フレーム期間の間で第1乃至第4極性制御信号(POLa乃至POLd)を順次に発生して、H2/H1反転信号(DINV)の論理を1フレーム期間単位に反転させる。また、POLロジック回路572は選択信号(SEL2)に応答して、インターレースデータ、スクロールデータ以外のデータが入力される時基準極性制御信号(POL)をそのままデータ駆動回路473に伝達して、H2/H1反転信号(DINV)の論理をロー論理で維持する。
データ駆動回路573はタイミングコントローラ471の制御の下でデジタルビデオデータ(RGBodd、RGBeven)をラッチして、そのデジタルビデオデータをPOLロジック回路182からの極性制御信号(POL/POLa〜POLd)に応答して、アナログ正極性/負極性ガンマ補償電圧で変換して正極性/負極性アナログデータ電圧を発生して、そのデータ電圧をデータライン(D1乃至Dm)に供給する。そしてデータ駆動回路573はPOLロジック回路572からの極性制御信号(POL/POLa〜POLd)に応答して、1水平期間または2水平期間単位でデータ電圧の極性を反転させる。また、データ駆動回路573はPOLロジック回路572からのH2/H1反転信号(DINV)に応答して、データ電圧の極性を水平1ドットインバージョン方式(H1)と水平2ドットインバージョン方式(H2)で交互に制御する。
映像分析回路571とPOLロジック回路572はタイミングコントローラ471内に内蔵することができる。
前述したように、本発明の第9乃至第11実施形態による液晶表示装置とその駆動方法は、2フレーム期間内で液晶表示パネルの第1液晶セル群に供給されるデータ電圧の駆動周波数を低く制御して直流化残像を予防して、第2液晶セル群に供給されるデータ電圧の駆動周波数を高く制御してフリッカーを予防して表示品質を高めるのみならず、第1液晶セル群と第2液晶セル群それぞれの大きさを小さく制御して表示品質を向上させる。
以上説明した内容を通じて当業者なら本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能である。したがって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるのではなく特許請求の範囲によって決められる。
図5を参照すれば、本発明の第1実施形態に係る液晶表示装置の駆動方法は2フレーム期間内で第1液晶セル群を第2液晶セル群に比べて1/2低いデータ電圧周波数に駆動する。例えば、2フレーム期間内で第1液晶セル群は30Hzのデータ電圧周波数に駆動されて、第2液晶セル群は60Hzのデータ電圧周波数に駆動される。また、2フレーム期間内で第1液晶セル群は60Hzのデータ電圧周波数に駆動されて、第2液晶セル群は120Hzのデータ電圧周波数に駆動されることができる。