JP2012038752A

JP2012038752A - Manufacturing method of semiconductor device

Info

Publication number: JP2012038752A
Application number: JP2010174430A
Authority: JP
Inventors: Akira Furuya; 晃古谷; Etsuko Watanabe; 悦子渡邉; Masahiro Kanbayashi; 正弘神林
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-08-03
Filing date: 2010-08-03
Publication date: 2012-02-23

Abstract

PROBLEM TO BE SOLVED: To prevent surface morphology of a solder bump from deteriorating while stably manufacturing semiconductor devices.SOLUTION: A manufacturing method of a semiconductor device 10 comprises a step of forming a solder bump 20 on an electrode pad 40 in an electrolytic plating method. The step of forming the solder bump 20 includes a step of forming a first layer 22 on the electrode pad 40 and a step of forming a second layer 24 on the first layer 22. The first layer 22 and the second layer 24 consist of Sn to which Ag is added. The Ag concentration of the first layer 22 is higher than that of the second layer 24. The Ag concentration of the second layer 24 is less than 2 wt.%.

Description

本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.

半導体装置のフリップチップ接続に用いられるはんだバンプは、鉛フリーはんだにより構成される場合がある。これにより環境負荷の低減を図ることができる。またはんだバンプは、電解めっき法を用いて形成することで、印刷やボールに比べて、半導体装置の微細化を図ることができる。 A solder bump used for flip chip connection of a semiconductor device may be composed of lead-free solder. This can reduce the environmental load. Further, by forming the solder bumps using an electrolytic plating method, the semiconductor device can be miniaturized as compared with printing or balls.

電解めっき法を用いて、鉛フリーはんだによってはんだバンプを形成する技術には、特許文献１〜３に記載のものがある。特許文献１に記載の技術は、はんだバンプとＮｉ層との間にＣｕ層を設け、Ｎｉ層の崩壊を防ぐというものである。特許文献２に記載の技術は、低温融解性金属析出電気めっきにおいて、析出電流波形を調整し、均一かつ平滑な電気めっき被膜を得るというものである。特許文献３に記載の技術は、純錫又は鉛を含まない錫合金を用いて、電気めっき法によりはんだバンプを形成するというものである。 There exist a thing of patent documents 1-3 in the technique which forms a solder bump by lead-free solder using an electroplating method. The technique described in Patent Document 1 is to provide a Cu layer between a solder bump and a Ni layer to prevent the Ni layer from collapsing. The technique described in Patent Document 2 is to adjust the deposition current waveform and obtain a uniform and smooth electroplating film in low-melting metal deposition electroplating. The technique described in Patent Document 3 is to form solder bumps by an electroplating method using pure tin or a tin alloy not containing lead.

特開２０１０−４０６９１号公報JP 2010-40691 A 特開２０００−１００８５０号公報JP 2000-1000085 A 特開２００１−３０８１２９号公報JP 2001-308129 A

特許文献３に記載されるように、鉛フリーはんだとしてＳｎとＡｇを用いる場合、Ａｇ濃度が２０ｗｔ％以下であることが好ましい。これは一定の融点を保ち、半導体装置の安定した製造を行うためである。一方で、めっき膜中のＡｇとＳｎとの間において、局部電池効果が生じる場合がある。この場合めっき膜中のＳｎが溶解され、はんだバンプの表面モフォロジーは悪化してしまう。はんだバンプの表面モフォロジーが悪化することで、その後の工程において汚れが付着しやすく、かつ汚れが除去しにくくなる。 As described in Patent Document 3, when Sn and Ag are used as lead-free solder, the Ag concentration is preferably 20 wt% or less. This is because the semiconductor device is stably manufactured while maintaining a certain melting point. On the other hand, a local battery effect may occur between Ag and Sn in the plating film. In this case, Sn in the plating film is dissolved, and the surface morphology of the solder bump is deteriorated. Deteriorating the surface morphology of the solder bumps makes it easier for dirt to adhere to the subsequent process and makes it difficult to remove the dirt.

本発明によれば、電極パッド上において、電界めっき法によりはんだバンプを形成する工程を備え、
前記はんだバンプを形成する工程は、
前記電極パッド上に第１層を形成する工程と、
前記第１層上に第２層を形成する工程と、
を有し、
前記第１層と前記第２層は、ＳｎとＡｇにより構成され、
前記第１層は、前記第２層よりもＡｇ濃度が高く、
前記第２層は、Ａｇ濃度が２ｗｔ％未満である半導体装置の製造方法が提供される。 According to the present invention, the method includes forming a solder bump on the electrode pad by electroplating,
The step of forming the solder bump includes
Forming a first layer on the electrode pad;
Forming a second layer on the first layer;
Have
The first layer and the second layer are composed of Sn and Ag,
The first layer has a higher Ag concentration than the second layer,
The second layer is provided with a method for manufacturing a semiconductor device, wherein the Ag concentration is less than 2 wt%.

本発明によれば、Ａｇを添加したＳｎによって構成されるはんだバンプにおいて、電極パッド上に設けられた第１の層上に、Ａｇ濃度が２ｗｔ％未満である第２の層が設けられている。このため、めっき膜中のＡｇとＳｎとの間において、局部電池効果が生じることを抑制できる。また第１層は、第２層よりもＡｇ濃度が高い。このため、はんだバンプの融点を一定に保つことが可能となる。従って、半導体装置の安定した製造を行いつつも、はんだバンプの表面モフォロジーが悪化することを抑制できる。 According to the present invention, in the solder bump composed of Sn to which Ag is added, the second layer having an Ag concentration of less than 2 wt% is provided on the first layer provided on the electrode pad. . For this reason, it can suppress that a local battery effect arises between Ag and Sn in a plating film. The first layer has a higher Ag concentration than the second layer. For this reason, the melting point of the solder bump can be kept constant. Accordingly, it is possible to suppress the deterioration of the surface morphology of the solder bumps while stably manufacturing the semiconductor device.

本発明によれば、半導体装置の安定した製造を行いつつも、はんだバンプの表面モフォロジーが悪化することを抑制できる。 ADVANTAGE OF THE INVENTION According to this invention, it can suppress that the surface morphology of a solder bump deteriorates, performing the stable manufacture of a semiconductor device.

第１の実施形態に係る半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 比較例に係る半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on a comparative example. 図１に示す半導体装置と、比較例に係る半導体装置の製造方法を示すグラフである。2 is a graph showing a method for manufacturing the semiconductor device shown in FIG. 1 and a semiconductor device according to a comparative example. 図１に示す半導体装置と、比較例に係る半導体装置の製造方法を示すグラフである。2 is a graph showing a method for manufacturing the semiconductor device shown in FIG. 1 and a semiconductor device according to a comparative example.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

図１は、第１の実施形態に係る半導体装置１０の製造方法を示す断面図である。半導体装置１０の製造方法は、電極パッド４０上において、電解めっき法によりはんだバンプ２０を形成する工程を備えている。はんだバンプ２０を形成する工程は、電極パッド４０上に第１層２２を形成する工程と、第１層２２上に第２層２４を形成する工程と、を有している。第１層２２と第２層２４は、Ａｇを添加したＳｎにより構成されている。第１層２２は、第２層２４よりもＡｇ濃度が高い。第２層２４は、Ａｇ濃度が２ｗｔ％である。 FIG. 1 is a cross-sectional view showing a method for manufacturing the semiconductor device 10 according to the first embodiment. The manufacturing method of the semiconductor device 10 includes a step of forming the solder bump 20 on the electrode pad 40 by electrolytic plating. The step of forming the solder bump 20 includes a step of forming the first layer 22 on the electrode pad 40 and a step of forming the second layer 24 on the first layer 22. The first layer 22 and the second layer 24 are made of Sn to which Ag is added. The first layer 22 has a higher Ag concentration than the second layer 24. The second layer 24 has an Ag concentration of 2 wt%.

図１を用いて半導体装置１０の構成について説明する。図１に示すように、電極パッド４０上には、はんだバンプ２０が形成されている。はんだバンプ２０は、電極パッド４０上に形成された第１層２２と、第１層２２上に形成された第２層２４により構成されている。第１層２２の厚さは、例えば２５ｕｍ以上２００ｕｍ以下である。また第１層２２のＡｇ濃度は、例えば０．１ｗｔ％以上２０ｗｔ％以下である。第２層２４の厚さは、例えば０．１ｕｍ以上５ｕｍ以下である。 The configuration of the semiconductor device 10 will be described with reference to FIG. As shown in FIG. 1, solder bumps 20 are formed on the electrode pads 40. The solder bump 20 includes a first layer 22 formed on the electrode pad 40 and a second layer 24 formed on the first layer 22. The thickness of the first layer 22 is, for example, not less than 25 μm and not more than 200 μm. The Ag concentration of the first layer 22 is, for example, not less than 0.1 wt% and not more than 20 wt%. The thickness of the second layer 24 is, for example, not less than 0.1 μm and not more than 5 μm.

また図１に示すように、製造の途中における半導体装置１０は、絶縁膜５０と、バリアメタル膜５２と、レジスト膜５４を備える。絶縁膜５０は、パッシベーション膜であり、電極パッド４０の上面が露出するように基板（図示せず）上に設けられている。この基板には、トランジスタ（図示せず）、及び多層配線層（図示せず）が形成されている。そして最上層の配線層上に電極パッド４０が形成されている。電極パッド４０上、および絶縁膜５０上には、バリアメタル膜５２が形成されている。バリアメタル膜５２上には、開口部５６を有するレジスト膜５４が設けられている。はんだバンプ２０は、開口部５６の内部に設けられている。 As shown in FIG. 1, the semiconductor device 10 in the middle of manufacture includes an insulating film 50, a barrier metal film 52, and a resist film 54. The insulating film 50 is a passivation film, and is provided on a substrate (not shown) so that the upper surface of the electrode pad 40 is exposed. A transistor (not shown) and a multilayer wiring layer (not shown) are formed on the substrate. An electrode pad 40 is formed on the uppermost wiring layer. A barrier metal film 52 is formed on the electrode pad 40 and the insulating film 50. A resist film 54 having an opening 56 is provided on the barrier metal film 52. The solder bump 20 is provided inside the opening 56.

次に、図１、図３（ａ）、及び図４（ａ）を用いて、半導体装置１０の製造方法を詳細に説明する。図３（ａ）、及び図４（ａ）は、図１に示す半導体装置１０の製造方法を示すグラフである。なお、本実施形態におけるはんだバンプの成膜では、Ｓｎが反応律速となり、Ａｇが拡散律速となる条件において成膜される。両方を反応律速とすると、Ａｇの過剰析出が発生し、Ａｇ濃度を２０％以下とすることができないためである。また両方を拡散律速とすると、他のイオンとの電解反応が発生して析出効率が低下するためである。 Next, a manufacturing method of the semiconductor device 10 will be described in detail with reference to FIGS. 1, 3A, and 4A. FIG. 3A and FIG. 4A are graphs showing a method for manufacturing the semiconductor device 10 shown in FIG. In addition, in the film formation of the solder bump in the present embodiment, the film formation is performed under the condition that Sn is reaction-controlled and Ag is diffusion-controlled. This is because, if both are controlled by reaction, excessive precipitation of Ag occurs, and the Ag concentration cannot be made 20% or less. Further, if both are diffusion controlled, an electrolytic reaction with other ions occurs and the deposition efficiency is lowered.

まず、電解めっき法を用いて、電極パッド４０上に第１層２２を成膜する。本実施形態では、図３（ａ）に示すように電極（図示せず）間に正バイアスの電圧を印加することで、電極パッド４０上にめっき膜を成膜する。第１層２２の成膜工程における電流密度は、例えば１２Ａ／ｄｍ^２以下である。また第１層２２の成膜工程における電解液の攪拌速度は、例えば１００〜３００ｍｍ／ｓｅｃである。 First, the first layer 22 is formed on the electrode pad 40 by using an electrolytic plating method. In the present embodiment, a plating film is formed on the electrode pad 40 by applying a positive bias voltage between electrodes (not shown) as shown in FIG. The current density in the film formation process of the first layer 22 is, for example, 12 A / dm ² or less. Moreover, the stirring speed of the electrolytic solution in the film forming process of the first layer 22 is, for example, 100 to 300 mm / sec.

次いで図３（ａ）に示すように、第１層２２の成膜工程時に印加された電圧と逆方向の電圧を印加する。すなわち、電極間に逆バイアスの電圧を印加する。これにより、第１層２２の表面をエッチングする。この場合、エッチングは電界が集中する凸部において優先的に生じるため、第１層２２の表面は平坦となる。第１層２２のエッチング工程における電流密度は、例えば−１３〜−５Ａ／ｄｍ^２である。また第１層２２のエッチング工程は、例えば０．１〜２０ｓの間行われる。 Next, as shown in FIG. 3A, a voltage in the opposite direction to the voltage applied during the film forming process of the first layer 22 is applied. That is, a reverse bias voltage is applied between the electrodes. Thereby, the surface of the first layer 22 is etched. In this case, etching occurs preferentially at the convex portion where the electric field is concentrated, so that the surface of the first layer 22 becomes flat. The current density in the etching process of the first layer 22 is, for example, −13 to −5 A / dm ² . The etching process of the first layer 22 is performed for 0.1 to 20 seconds, for example.

次いで、第１層２２の成膜工程時に印加された電圧と同一方向の電圧を印加する。すなわち、電極間に正バイアスの電圧を印加する。これにより、第１層２２上に、第２層２４を成膜する。第２層２４の成膜工程における電流密度は、第１層２２の成膜工程における電流密度よりも１０％以上大きく、例えば１３Ａ／ｄｍ^２以上である。これにより第１層２２の成膜工程よりもＳｎ析出が促進され、Ａｇ濃度が２ｗｔ％未満である第２層２４が形成される。 Next, a voltage in the same direction as the voltage applied during the film forming process of the first layer 22 is applied. That is, a positive bias voltage is applied between the electrodes. As a result, the second layer 24 is formed on the first layer 22. The current density in the film formation process of the second layer 24 is 10% or more larger than the current density in the film formation process of the first layer 22, for example, 13 A / dm ² or more. Thereby, Sn precipitation is accelerated | stimulated rather than the film-forming process of the 1st layer 22, and the 2nd layer 24 whose Ag density | concentration is less than 2 wt% is formed.

また電流密度を上昇させることに代えて、第２層２４の成膜工程における攪拌速度を第１層２２の成膜工程における攪拌速度よりも１０％以上遅くしてもよい。これにより、第１層２２の成膜工程よりもＡｇの拡散速度は遅くなり、Ａｇ濃度が２ｗｔ％未満である第２層２４が形成される。このとき第２層２４の成膜工程における攪拌速度は、めっき膜の異常成長が発生することを抑制するため、５ｍｍ／ｓｅｃ以上であることが好ましい。さらには、電流密度の上昇と、攪拌速度の低減を共に行ってもよい。 Further, instead of increasing the current density, the stirring speed in the film forming process of the second layer 24 may be slower by 10% or more than the stirring speed in the film forming process of the first layer 22. Thereby, the diffusion rate of Ag becomes slower than the film forming step of the first layer 22, and the second layer 24 having an Ag concentration of less than 2 wt% is formed. At this time, the stirring speed in the film forming process of the second layer 24 is preferably 5 mm / sec or more in order to suppress the abnormal growth of the plating film. Furthermore, both increase in current density and reduction in stirring speed may be performed.

次いで図３（ａ）に示すように、第１層２２の成膜工程時に印加された電圧と逆方向の電圧を印加する。すなわち、電極間に逆バイアスの電圧を印加する。これにより、第２層２４の表面をエッチングする。この場合エッチングは、電界が集中する凸部において優先的に生じるため、第２層２４の表面は平坦となる。第２層２４のエッチング工程における電流密度は、例えば−１３〜−５Ａ／ｄｍ^２である。また第２層２４のエッチング工程は、例えば０．１〜２０ｓの間行われる。 Next, as shown in FIG. 3A, a voltage in the opposite direction to the voltage applied during the film forming process of the first layer 22 is applied. That is, a reverse bias voltage is applied between the electrodes. Thereby, the surface of the second layer 24 is etched. In this case, since etching occurs preferentially at the convex portion where the electric field is concentrated, the surface of the second layer 24 becomes flat. The current density in the etching process of the second layer 24 is, for example, −13 to −5 A / dm ² . The etching process of the second layer 24 is performed for 0.1 to 20 seconds, for example.

次いで、電解液を除去する。図３（ａ）に示すように電解液を除去する工程中に、第１層２２の成膜工程時に印加される電圧と同一方向の電圧を印加する。すなわち、電極間に正バイアスの電圧を印加して、図４（ａ）に示すように電解液に電流を印加する。このとき第２層２４のＳｎ電位は、電解液中のＡｇ電位よりも高くなる。このため、電解液中のＡｇが第２層２４のＳｎを溶解して置換めっきすることを抑制できる。電解液を除去する工程中に、電解液に印加される電流を生じさせるための電圧は、例えば一定に制御される。これにより、電流集中によるめっき焼けを回避することができる。上記のようにして、図１に示す半導体装置１０が形成される。 Next, the electrolytic solution is removed. As shown in FIG. 3A, during the step of removing the electrolytic solution, a voltage in the same direction as the voltage applied during the film forming step of the first layer 22 is applied. That is, a positive bias voltage is applied between the electrodes, and a current is applied to the electrolytic solution as shown in FIG. At this time, the Sn potential of the second layer 24 becomes higher than the Ag potential in the electrolytic solution. For this reason, it can suppress that Ag in electrolyte solution melt | dissolves Sn of the 2nd layer 24, and carries out displacement plating. During the step of removing the electrolytic solution, the voltage for generating a current applied to the electrolytic solution is controlled to be constant, for example. Thereby, plating burn due to current concentration can be avoided. As described above, the semiconductor device 10 shown in FIG. 1 is formed.

次に、本実施形態の効果を説明する。図２は、比較例に係る半導体装置１５の製造方法を示す断面図である。また図３（ｂ）、及び図４（ｂ）は、比較例に係る半導体装置１５の製造方法を示すグラフである。図２に示すように、半導体装置１５におけるはんだバンプ２０は、単一の濃度を有した一つの層のみから構成される。これに対し、本実施形態に係る半導体装置１０では、第１層２２上に、Ａｇ濃度が２ｗｔ％未満である第２層２４が設けられている。このため、めっき膜中のＡｇとＳｎとの間において、局部電池効果が生じることを抑制できる。また第１層２２は、第２層２４よりもＡｇ濃度が高い。このため、はんだバンプの融点を一定に保つことが可能となる。従って、半導体装置の安定した製造を行いつつも、はんだバンプの表面モフォロジーが悪化することを抑制できる。 Next, the effect of this embodiment will be described. FIG. 2 is a cross-sectional view showing a method for manufacturing the semiconductor device 15 according to the comparative example. FIGS. 3B and 4B are graphs showing a method for manufacturing the semiconductor device 15 according to the comparative example. As shown in FIG. 2, the solder bump 20 in the semiconductor device 15 is composed of only one layer having a single concentration. In contrast, in the semiconductor device 10 according to the present embodiment, the second layer 24 having an Ag concentration of less than 2 wt% is provided on the first layer 22. For this reason, it can suppress that a local battery effect arises between Ag and Sn in a plating film. The first layer 22 has a higher Ag concentration than the second layer 24. For this reason, the melting point of the solder bump can be kept constant. Accordingly, it is possible to suppress the deterioration of the surface morphology of the solder bumps while stably manufacturing the semiconductor device.

また比較例では、図３（ｂ）及び図４（ｂ）に示すように、電解液を除去する工程中に電圧を印加しない。このため、電解液中のＡｇははんだバンプ２０中のＳｎを溶解して置換めっきする。この場合、はんだバンプ２０の表面モフォロジーは悪化する。さらに、半導体装置の生産性を向上させるためには電解めっきによる成膜速度を高くすることが求められるも、成膜速度の上昇には拡散律速により成膜されるＡｇの高濃度化が必要となる。この場合、Ａｇによる置換めっきは著しくなり、表面モフォロジーはさらに悪化する。 In the comparative example, as shown in FIGS. 3B and 4B, no voltage is applied during the step of removing the electrolytic solution. For this reason, Ag in the electrolytic solution dissolves Sn in the solder bump 20 and performs substitution plating. In this case, the surface morphology of the solder bump 20 is deteriorated. Furthermore, in order to improve the productivity of semiconductor devices, it is required to increase the film formation rate by electrolytic plating, but to increase the film formation rate, it is necessary to increase the concentration of Ag formed by diffusion rate control. Become. In this case, substitution plating with Ag becomes remarkable, and the surface morphology is further deteriorated.

これに対し本実施形態では、図３（ａ）及び図４（ａ）に示すように、電解液を除去する工程中、第１層２２の成膜工程時に印加される電圧と同一方向の電圧を印加する。これにより、電解液を除去する工程において、電解液中のＡｇが第２層２４のＳｎを溶解して置換めっきすることを抑制できる。よってはんだバンプの表面モフォロジーが悪化することを抑制しつつ、半導体装置の生産性の向上を図ることができる。さらに、電解液を除去する工程中に印加される電圧は一定に制御される。これにより、電流集中によるめっき焼けを回避することができる。 On the other hand, in this embodiment, as shown in FIGS. 3A and 4A, the voltage in the same direction as the voltage applied during the film forming process of the first layer 22 during the process of removing the electrolytic solution. Apply. Thereby, in the process of removing electrolyte solution, it can suppress that Ag in electrolyte solution melt | dissolves Sn of the 2nd layer 24, and carries out displacement plating. Therefore, it is possible to improve the productivity of the semiconductor device while suppressing the deterioration of the surface morphology of the solder bump. Furthermore, the voltage applied during the process of removing the electrolyte is controlled to be constant. Thereby, plating burn due to current concentration can be avoided.

また本実施形態では、図３（ａ）及び図４（ａ）に示すように、第１層２２の成膜工程後であって第２層２４の成膜工程前において、また第２層２４の成膜工程後において、第１層２２の成膜工程時に印加された電圧と逆方向の電圧が印加される。よって第１層２２、又は第２層２４の表面はエッチングされ、平坦となる。よってはんだバンプの表面モフォロジーを改善することができる。 In this embodiment, as shown in FIGS. 3A and 4A, the second layer 24 is formed after the first layer 22 is formed and before the second layer 24 is formed. After the film forming step, a voltage in the opposite direction to the voltage applied during the film forming step of the first layer 22 is applied. Therefore, the surface of the first layer 22 or the second layer 24 is etched and becomes flat. Therefore, the surface morphology of the solder bump can be improved.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.

１０半導体装置
１５半導体装置
２０はんだバンプ
２２第１層
２４第２層
４０電極パッド
５０絶縁膜
５２バリアメタル膜
５４レジスト膜
５６開口部 DESCRIPTION OF SYMBOLS 10 Semiconductor device 15 Semiconductor device 20 Solder bump 22 1st layer 24 2nd layer 40 Electrode pad 50 Insulating film 52 Barrier metal film 54 Resist film 56 Opening part

Claims

A process for forming solder bumps on the electrode pads by electroplating,
The step of forming the solder bump includes
Forming a first layer on the electrode pad;
Forming a second layer on the first layer;
Have
The first layer and the second layer are made of Sn added with Ag,
The first layer has a higher Ag concentration than the second layer,
The method for manufacturing a semiconductor device, wherein the second layer has an Ag concentration of less than 2 wt%.

In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the Ag concentration of the first layer is 0.1 wt% or more and 20 wt% or less.

In the manufacturing method of the semiconductor device according to claim 1 or 2,
A method of manufacturing a semiconductor device, wherein the current density in the step of forming the second layer is 10% or more larger than the current density in the step of forming the first layer.

In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the stirring speed in the step of forming the second layer is 10% or more slower than the stirring speed in the step of forming the first layer.

In the manufacturing method of the semiconductor device according to claim 1,
The step of forming the solder bump further includes a step of removing the electrolytic solution after the step of forming the second layer,
A method of manufacturing a semiconductor device, wherein a voltage in the same direction as a voltage applied during the step of forming the first layer is applied during the step of removing the electrolytic solution.

In the manufacturing method of the semiconductor device according to claim 5,
A method of manufacturing a semiconductor device, wherein a voltage applied during the step of removing the electrolytic solution is controlled to be constant.

In the manufacturing method of the semiconductor device according to claim 1,
The step of forming the solder bump is after the step of forming the second layer, and before the step of removing the electrolyte, in the direction opposite to the voltage applied during the step of forming the first layer. The manufacturing method of the semiconductor device which further has the process of applying the voltage.

In the manufacturing method of the semiconductor device according to claim 1,
The step of forming the solder bump is after the step of forming the first layer and before the step of forming the second layer, and is opposite to the voltage applied during the step of forming the first layer. The manufacturing method of the semiconductor device which further has the process of applying the voltage of a direction.