JP2012028437A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP2012028437A
JP2012028437A JP2010163906A JP2010163906A JP2012028437A JP 2012028437 A JP2012028437 A JP 2012028437A JP 2010163906 A JP2010163906 A JP 2010163906A JP 2010163906 A JP2010163906 A JP 2010163906A JP 2012028437 A JP2012028437 A JP 2012028437A
Authority
JP
Japan
Prior art keywords
solder
solder layer
bonding
protruding electrode
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010163906A
Other languages
Japanese (ja)
Inventor
Takao Nishimura
隆雄 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2010163906A priority Critical patent/JP2012028437A/en
Publication of JP2012028437A publication Critical patent/JP2012028437A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method thereof that provide means for improving the reliability of the semiconductor device.SOLUTION: A semiconductor device comprises a wiring board 101 equipped with a stip-like bonding terminal 104, a semiconductor element 201 equipped with a projection electrode 203 at the position corresponding to the bonding terminal 104, and a solder layer 108 that is formed on a surface of the bonding terminal 104 and connects the bonding terminal and the projection terminal 203. The bonding terminal 104 includes a wide part 104b and a narrow part 104a and is connected to the projection electrode 203 in the narrow part 104a.

Description

本発明は、半導体装置とその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

近年の電子機器の小型化や高密度化に伴い、電子機器で使用される半導体素子の突起電極でも、その配列個数の増加と共に、小型化や高密度化が進んでいる。そのため、半導体素子が実装される配線基板においては、半導体素子の突起電極が接合されるボンディング端子の配列ピッチが微細化する傾向にある。   With the recent miniaturization and high density of electronic devices, the miniaturization and high density of the bump electrodes of semiconductor elements used in the electronic devices have been increasing with the increase in the number of arrays. For this reason, in the wiring board on which the semiconductor element is mounted, the arrangement pitch of the bonding terminals to which the protruding electrodes of the semiconductor element are joined tends to be miniaturized.

そのような半導体素子を配線基板に実装する方法としては、配線基板のボンディング端子上に予めはんだ層を形成しておき、そのはんだ層により半導体素子の突起電極をボンディング端子にはんだ付けするフリップチップ実装方法がある。   As a method of mounting such a semiconductor element on a wiring board, a flip chip mounting in which a solder layer is formed in advance on a bonding terminal of the wiring board, and the protruding electrode of the semiconductor element is soldered to the bonding terminal by the solder layer. There is a way.

この方法では、はんだ付けによって突起電極をボンディング端子に接合するため、実装時に半導体素子を配線基板に押し付けるための荷重を比較的小さくすることができ、半導体素子が受けるストレスを低減できる。更に、半導体素子の接続端子数の増加に容易に対応できるというのもこの方法の利点の一つである。   In this method, since the protruding electrode is joined to the bonding terminal by soldering, the load for pressing the semiconductor element against the wiring board at the time of mounting can be relatively reduced, and the stress applied to the semiconductor element can be reduced. Further, one of the advantages of this method is that it can easily cope with an increase in the number of connection terminals of the semiconductor element.

特開２０００−０７７４７１号公報JP 2000-077471 登録実用新案第３１１５０６２号公報Registered Utility Model No. 3115062 特開２００２−３６８０３８号公報JP 2002-368038 A 特開平１０−０５０７６４号公報JP-A-10-050764 特開平７−７２４４号公報Japanese Patent Laid-Open No. 7-7244

半導体装置とその製造方法において、半導体装置の信頼性を高めることを目的とする。   An object of the semiconductor device and the manufacturing method thereof is to improve the reliability of the semiconductor device.

以下の開示の一観点によれば、短冊状のボンディング端子を備えた配線基板と、前記ボンディング端子に対応した位置に突起電極を備えた半導体素子と、前記ボンディング端子の表面に形成され、前記ボンディング端子と前記突起電極とを接続するはんだ層とを有し、前記ボンディング端子が、幅広部と幅狭部とを備え、該幅狭部において前記突起電極と接続された半導体装置が提供される。   According to one aspect of the following disclosure, a wiring board provided with a strip-shaped bonding terminal, a semiconductor element provided with a protruding electrode at a position corresponding to the bonding terminal, and formed on the surface of the bonding terminal, the bonding There is provided a semiconductor device having a solder layer for connecting a terminal and the protruding electrode, wherein the bonding terminal includes a wide portion and a narrow portion, and the narrow portion is connected to the protruding electrode.

また、その開示の別の観点によれば、配線基板のボンディング端子上にはんだ層を形成する工程と、半導体素子の突起電極を前記はんだ層に当接させる工程と、前記はんだ層に前記突起電極が当接した状態で該はんだ層を加熱して溶融し、該はんだ層により前記ボンディング端子と前記突起電極とを接続する工程とを有し、前記ボンディング端子が幅広部と幅狭部とを備えた短冊状であり、前記突起電極を前記はんだ層に当接させる工程において、前記幅狭部上の前記はんだ層に前記突起電極を当接させる半導体装置の製造方法が提供される。   According to another aspect of the disclosure, a step of forming a solder layer on a bonding terminal of a wiring board, a step of bringing a protruding electrode of a semiconductor element into contact with the solder layer, and the protruding electrode on the solder layer The solder layer is heated and melted in a contact state, and the bonding terminal and the protruding electrode are connected by the solder layer, and the bonding terminal includes a wide portion and a narrow portion. A method of manufacturing a semiconductor device is provided in which the protruding electrode is in contact with the solder layer on the narrow portion in the step of contacting the protruding electrode with the solder layer.

開示の半導体装置とその製造方法によれば、ボンディング端子に幅狭部と幅広部とを設け、該ボンディング端子上にはんだ層を形成しておき、このうちの幅狭部に半導体素子の突起電極を接続する。幅狭部のはんだ層は幅広部のはんだ層よりも薄く形成されるので、幅狭部において突起電極により押し退けられるはんだの量を少なくでき、隣接するボンディング端子の間にはんだブリッジが形成される危険性が低減される。また、幅広部上のはんだ層が溶融して突起電極の側面に流動するので、突起電極の側面およびボンディング端子の間にフィレット部が形成されて、完成後の半導体装置の信頼性が向上する。   According to the disclosed semiconductor device and the manufacturing method thereof, a narrow portion and a wide portion are provided on the bonding terminal, and a solder layer is formed on the bonding terminal, and a protruding electrode of the semiconductor element is formed on the narrow portion. Connect. Since the narrow solder layer is formed thinner than the wide solder layer, the amount of solder pushed away by the protruding electrode in the narrow portion can be reduced, and the risk of forming a solder bridge between adjacent bonding terminals Is reduced. Further, since the solder layer on the wide portion melts and flows to the side surface of the protruding electrode, a fillet portion is formed between the side surface of the protruding electrode and the bonding terminal, and the reliability of the completed semiconductor device is improved.

図１は、第１実施形態で使用される配線基板の全体平面図である。FIG. 1 is an overall plan view of a wiring board used in the first embodiment. 図２は、第１実施形態で使用される配線基板の一つの素子搭載領域における拡大平面図である。FIG. 2 is an enlarged plan view of one element mounting region of the wiring board used in the first embodiment. 図３は、第１実施形態で使用される配線基板の拡大平面図である。FIG. 3 is an enlarged plan view of the wiring board used in the first embodiment. 図４（ａ）、（ｂ）は、第１実施形態で使用される配線基板の部分断面図である。4A and 4B are partial cross-sectional views of the wiring board used in the first embodiment. 図５（ａ）、（ｂ）は、第１実施形態で使用される配線基板の第１実施形態に係る半導体装置の製造途中における配線基板の断面図である。FIGS. 5A and 5B are cross-sectional views of the wiring board in the process of manufacturing the semiconductor device according to the first embodiment of the wiring board used in the first embodiment. 図６は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。FIG. 6 is a cross-sectional view (part 1) of the semiconductor device according to the first embodiment in the middle of manufacture. 図７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。FIGS. 7A and 7B are cross-sectional views (part 2) in the middle of manufacturing the semiconductor device according to the first embodiment. 図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。8A and 8B are cross-sectional views (part 3) in the middle of manufacturing the semiconductor device according to the first embodiment. 図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。FIGS. 9A and 9B are cross-sectional views (part 4) in the middle of manufacturing the semiconductor device according to the first embodiment. 図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。FIGS. 10A and 10B are cross-sectional views (part 5) in the middle of manufacturing the semiconductor device according to the first embodiment. 図１１は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。FIG. 11 is a sectional view (No. 6) of the semiconductor device according to the first embodiment in the middle of manufacture. 図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。FIG. 12 is a sectional view (No. 7) of the semiconductor device according to the first embodiment in the middle of manufacture. 図１３は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。FIG. 13 is a cross-sectional view (No. 8) during the manufacture of the semiconductor device according to the first embodiment. 図１４は、第１実施形態に係る半導体装置の断面図である。FIG. 14 is a cross-sectional view of the semiconductor device according to the first embodiment. 図１５は、超音波発生源に接続されたボンディングヘッドの断面図である。FIG. 15 is a cross-sectional view of the bonding head connected to the ultrasonic wave generation source. 図１６は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。FIG. 16 is a cross-sectional view (part 1) of the semiconductor device according to the second embodiment during manufacture. 図１７は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。FIG. 17 is a second cross-sectional view of the semiconductor device according to the second embodiment during manufacture. 図１８は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。FIG. 18 is a cross-sectional view (part 3) of the semiconductor device according to the second embodiment during manufacture. 図１９（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。FIGS. 19A and 19B are cross-sectional views (part 4) in the middle of manufacturing the semiconductor device according to the second embodiment. 図２０（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。20A and 20B are cross-sectional views (part 5) in the middle of manufacturing the semiconductor device according to the second embodiment.

本願発明者は、はんだ層により半導体素子の突起電極を配線基板のボンディング端子にはんだ付けするフリップチップ実装方法では、ボンディング端子の配列ピッチが微細化すると、以下のような問題が発生すると考える。   The inventor of the present application considers that the following problems occur when the arrangement pitch of the bonding terminals is reduced in the flip chip mounting method in which the protruding electrodes of the semiconductor element are soldered to the bonding terminals of the wiring board by the solder layer.

まず、はんだ層を配線基板のボンディング端子に溶融して形成する際に、隣接するボンディング端子の間にはんだブリッジが形成され、それによりボンディング端子同士が電気的にショートする危険性が高まる。   First, when the solder layer is melted and formed on the bonding terminals of the wiring board, a solder bridge is formed between the adjacent bonding terminals, thereby increasing the risk that the bonding terminals are electrically short-circuited.

また、ボンディング端子に形成したはんだ層に、加熱した突起電極を押し当てることではんだ層を再溶融させて、突起電極をはんだ付けによってボンディング端子に接合する際にも、突起電極によって押し退けられたはんだが原因で、隣接するボンディング端子間や隣接する突起電極間にはんだブリッジが形成されるおそれがある。   In addition, when the heated bump electrode is pressed against the solder layer formed on the bonding terminal to remelt the solder layer and the bump electrode is joined to the bonding terminal by soldering, the solder pushed away by the bump electrode is also used. For this reason, a solder bridge may be formed between adjacent bonding terminals or between adjacent protruding electrodes.

そのようなはんだブリッジの発生を抑制するために、ボンディング端子上に供給するはんだの量を減らし、はんだ層を薄くすることも考えられる。   In order to suppress the occurrence of such solder bridges, it is conceivable to reduce the amount of solder supplied onto the bonding terminals and to make the solder layer thinner.

しかし、これでは突起電極とボンディング端子との接合部の強度が不足するため、配線基板の熱膨張に伴う応力や機械的な応力が接合部に加わると、接合部にクラックが生じて接合が破断し、配線基板と半導体素子との接続信頼性が低下する。   However, since the strength of the joint portion between the protruding electrode and the bonding terminal is insufficient, if stress or mechanical stress accompanying thermal expansion of the wiring board is applied to the joint portion, a crack occurs in the joint portion and the joint breaks. In addition, the connection reliability between the wiring board and the semiconductor element is lowered.

本願発明者は、このような問題点に鑑み、接続信頼性の低下を招くことなく、ボンディング端子間や突起電極間にはんだブリッジが発生しない信頼性の高い半導体装置を提供すべく、以下に説明するような本実施形態に想到した。   In view of such problems, the inventor of the present application will be described below in order to provide a highly reliable semiconductor device in which a solder bridge does not occur between bonding terminals or protruding electrodes without causing a decrease in connection reliability. The present embodiment has been conceived.

（１）第１実施形態
図１は、本発明の第１の実施形態に係る半導体装置に使用される配線基板１０１の全体平面図である。 (1) First Embodiment FIG. 1 is an overall plan view of a wiring board 101 used in a semiconductor device according to a first embodiment of the present invention.

図１に示される配線基板１０１はシート状の平面形状を有し、１２個の半導体素子搭載領域１０２が設定されている。なお、当該搭載領域の数は、必要に応じて選択される。   A wiring substrate 101 shown in FIG. 1 has a sheet-like planar shape, and 12 semiconductor element mounting regions 102 are set. Note that the number of the mounting areas is selected as necessary.

そして、当該半導体素子搭載領域１０２の一つ（図１に於いて破線Ｌ１により囲繞された領域）を拡大して図２に示す。   FIG. 2 shows an enlarged view of one of the semiconductor element mounting regions 102 (the region surrounded by the broken line L1 in FIG. 1).

また、当該半導体素子搭載領域１０２におけるボンディング端子１０４の一部（図２において破線Ｌ２により囲繞された領域）を拡大して図３に示す。   3 is an enlarged view of a part of the bonding terminal 104 in the semiconductor element mounting region 102 (region surrounded by a broken line L2 in FIG. 2).

なお、図２において、点線Ｒは、配線基板１０１にフェイスダウン状態で搭載される半導体素子の外周領域を示している。   In FIG. 2, a dotted line R indicates an outer peripheral region of a semiconductor element mounted on the wiring board 101 in a face-down state.

配線基板１０１は、ガラスエポキシ樹脂、ガラス−ＢＴ（ビスマレイミドトリアジン）、あるいはポリイミド等の有機材絶縁性樹脂、またはセラミック、ガラス等の無機材料を基材とし、その表面に銅（Ｃｕ）等からなる配線パターン１０３が選択的に配設された基板である。当該配線基板１０１は、インターポーザーまたは支持基板と称される場合もある。   The wiring board 101 is made of glass epoxy resin, glass-BT (bismaleimide triazine), an organic insulating resin such as polyimide, or an inorganic material such as ceramic or glass, and the surface thereof is made of copper (Cu) or the like. This is a substrate on which a wiring pattern 103 is selectively provided. The wiring board 101 may be referred to as an interposer or a support board.

当該配線基板１０１は必要に応じて多層配線構造とされており、前記配線パターン１０３は、その最外層に位置している。   The wiring board 101 has a multilayer wiring structure as required, and the wiring pattern 103 is located in the outermost layer.

勿論、所謂両面プリント板において、配線基板の両主面に配設される導電パターンも当該配線パターン１０３に相当する。   Of course, in a so-called double-sided printed board, the conductive patterns disposed on both main surfaces of the wiring board also correspond to the wiring pattern 103.

配線基板１０１の主面のうち、半導体素子が搭載される面上には、配線基板１０１に搭載される半導体素子が接続される部位、すなわちボンディング端子１０４及びその近傍を除き、最表層には，エポキシ系、アクリル系、ポリイミド系等の樹脂又はこれらの混合樹脂等からなるソルダーレジスト層（絶縁樹脂膜）１０５が選択的に設けられている。   Of the main surface of the wiring board 101, on the surface on which the semiconductor element is mounted, the outermost layer except for the portion to which the semiconductor element mounted on the wiring board 101 is connected, that is, the bonding terminal 104 and the vicinity thereof, A solder resist layer (insulating resin film) 105 made of epoxy resin, acrylic resin, polyimide resin, or a mixed resin thereof is selectively provided.

ソルダーレジスト層１０５には、開口部１０６が部分的に形成されており、当該開口部１０６において、隣接する複数の配線パターン１０３、および配線基板１０１の基材部１０７が共通して部分的に露出されている。   An opening 106 is partially formed in the solder resist layer 105, and a plurality of adjacent wiring patterns 103 and a base material portion 107 of the wiring substrate 101 are partially exposed in the opening 106. Has been.

当該開口部１０６内で露出している配線パターン１０３は直線状に延在形成されており、当該配線パターン１０３であって開口部１０６において露出している箇所には、ボンディング端子１０４がそれぞれ設けられている。   The wiring pattern 103 exposed in the opening 106 extends in a straight line, and bonding terminals 104 are provided in the wiring pattern 103 where the opening 106 is exposed. ing.

すなわち、配線パターン１０３の一部領域は、ボンディング端子１０４として、ソルダーレジスト層１０５の開口部１０６によって画定されている。   That is, a partial region of the wiring pattern 103 is defined as the bonding terminal 104 by the opening 106 of the solder resist layer 105.

ボンディング端子１０４は、銅箔や銅めっき膜をパターニングしてなる短冊状の平面形状を有し、一つの開口１０６において、当該配線基板１０１に搭載される半導体素子の電極パッドに対応して、所定のピッチｐ、及び所定の間隔をもって複数配列される。ボンディング端子１０４の厚さは特に限定されないが、本実施形態では１０μｍ〜２０μｍ程度とする。   The bonding terminal 104 has a strip-like planar shape formed by patterning a copper foil or a copper plating film, and a predetermined opening corresponding to an electrode pad of a semiconductor element mounted on the wiring substrate 101 in one opening 106. Are arranged with a pitch p and a predetermined interval. The thickness of the bonding terminal 104 is not particularly limited, but in this embodiment is about 10 μm to 20 μm.

図３を参照して、ボンディング端子１０４は、それぞれ幅狭部１０４ａと、該幅狭部１０４ａよりも幅の広い幅広部１０４ｂとを有する。各部１０４ａ、１０４ｂの幅は特に限定されないが、本実施形態では、例えば、ボンディング端子の配列ピッチｐが５０μｍである場合には、幅狭部１０４ａの幅Ｗ１を８μｍ〜１４μｍ程度とし、幅広部１０４ｂの幅Ｗ２を２５μｍ〜１９μｍ程度とする。また、ボンディング端子の配列ピッチｐが４０μｍである場合には、幅狭部１０４ａの幅Ｗ１を７μｍ〜１１μｍ程度とし、幅広部１０４ｂの幅Ｗ２を１９μｍ〜１５μｍ程度とする。また、ボンディング端子の配列ピッチｐが３５μｍである場合には、幅狭部１０４ａの幅Ｗ１を６μｍ〜１０μｍ程度とし、幅広部１０４ｂの幅Ｗ２を１７μｍ〜１３μｍ程度とする。   Referring to FIG. 3, each bonding terminal 104 has a narrow portion 104a and a wide portion 104b wider than the narrow portion 104a. The width of each part 104a, 104b is not particularly limited. In this embodiment, for example, when the bonding terminal arrangement pitch p is 50 μm, the width W1 of the narrow part 104a is set to about 8 μm to 14 μm, and the wide part 104b. The width W2 is about 25 μm to 19 μm. When the bonding terminal arrangement pitch p is 40 μm, the width W1 of the narrow portion 104a is set to about 7 μm to 11 μm, and the width W2 of the wide portion 104b is set to about 19 μm to 15 μm. Further, when the bonding terminal arrangement pitch p is 35 μm, the width W1 of the narrow portion 104a is set to about 6 μm to 10 μm, and the width W2 of the wide portion 104b is set to about 17 μm to 13 μm.

また、一つのボンディング端子１０４の延在方向における長さは、８０μｍ〜３００μｍ程度とされ、当該ボンディング端子１０４の延在方向における幅狭部１０４ａの長さは５０μｍ〜２００μｍ程度とされ、当該ボンディング端子１０４の延在方向における幅広部１０４ｂの長さは３０μｍ〜１００μｍ程度とされる。   The length of one bonding terminal 104 in the extending direction is about 80 μm to 300 μm, and the length of the narrow portion 104a in the extending direction of the bonding terminal 104 is about 50 μm to 200 μm. The length of the wide portion 104b in the extending direction of 104 is about 30 μm to 100 μm.

また、隣接するボンディング端子１０４において、幅広部１０４ｂ同士が隣り合わないように、幅広部１０４ｂは複数のボンディング端子１０４において千鳥状に配置される。   Further, in the adjacent bonding terminals 104, the wide portions 104 b are arranged in a staggered manner in the plurality of bonding terminals 104 so that the wide portions 104 b are not adjacent to each other.

このように配置することにより、隣接するボンディング端子１０４のピッチｐを狭めることができ、半導体素子の電極パッドの配列ピッチの微細化に対応することができる。   By arranging in this way, the pitch p of the adjacent bonding terminals 104 can be narrowed, and the arrangement pitch of the electrode pads of the semiconductor element can be reduced.

さらに、隣接するボンディング端子１０４において、幅狭部１０４ａは幅狭部１０４ａ同士が隣接する部分を有するように配置形成される。   Further, in the adjacent bonding terminals 104, the narrow portions 104a are arranged and formed so that the narrow portions 104a have adjacent portions.

当該隣接配置された幅狭部１０４ａに、半導体素子の突起電極が接続される。図３において、ボンディング端子に付された点線円Ｄは、半導体素子の突起電極が接続される部位である。   A protruding electrode of a semiconductor element is connected to the adjacent narrow portion 104a. In FIG. 3, a dotted circle D attached to the bonding terminal is a part to which the protruding electrode of the semiconductor element is connected.

すなわち、半導体素子の突起電極が接続されるところの、当該隣接する幅狭部１０４ａ間の間隙距離は、突起電極２０３が接続されない幅広部１０４ｂと幅狭部１０４ａとの間隙距離に比して大なる距離となるよう配置される。   That is, the gap distance between the adjacent narrow portions 104a where the bump electrodes of the semiconductor element are connected is larger than the gap distance between the wide portion 104b and the narrow portion 104a where the bump electrodes 203 are not connected. It arrange | positions so that it may become distance.

このため、隣接配置された幅狭部において、はんだ付けによって半導体素子の突起電極を接続する際に、はんだブリッジが発生することを抑制できる。   For this reason, it can suppress that a solder bridge | bridging generate | occur | produces, when connecting the projection electrode of a semiconductor element by soldering in the narrow part arrange | positioned adjacently.

次に、本実施の形態における、ボンディング端子１０４表面への、はんだからなる可溶性金属層の被着法を、図４および図５を用いて説明する。   Next, a method for depositing the soluble metal layer made of solder on the surface of the bonding terminal 104 in the present embodiment will be described with reference to FIGS.

図４（ａ）は、前記図３における線II−IIに沿った断面を、図４（ｂ）は、前記図３に
おける線III−IIIに沿った断面をそれぞれ示している。 4A shows a cross section along line II-II in FIG. 3, and FIG. 4B shows a cross section along line III-III in FIG.

当該図４においては、配線基板１０１の上面に配設された配線パターン１０３を選択的に被覆して、ソルダーレジスト層１０５が被覆されて、当該ソルダーレジスト層の開口部１０６においてボンディング端子１０４が配設されている。   In FIG. 4, the wiring pattern 103 disposed on the upper surface of the wiring substrate 101 is selectively covered, the solder resist layer 105 is covered, and the bonding terminals 104 are arranged in the openings 106 of the solder resist layer. It is installed.

本実施の形態における半導体装置を製造するには、まず、図５（ａ）、（ｂ）に示すように、ボンディング端子１０４の露出表面上に、可溶性金属として錫（Ｓｎ）あるいは錫（Ｓｎ）合金からなるはんだ層１０８を被着形成する。   To manufacture the semiconductor device in the present embodiment, first, as shown in FIGS. 5A and 5B, tin (Sn) or tin (Sn) as a soluble metal is formed on the exposed surface of the bonding terminal 104. A solder layer 108 made of an alloy is deposited.

当該はんだ層１０８は、ボンディング端子１０４の上面に限られず、露出している側面にも被着される。   The solder layer 108 is not limited to the upper surface of the bonding terminal 104 but is also applied to the exposed side surface.

当該錫（Ｓｎ）あるいは錫（Ｓｎ）合金からなるはんだ層１０８の形成方法としては、無電解めっき法、電解めっき法、あるいは無電解めっき法と電解めっき法との組み合わせを適用することができる。これらめっき法によるはんだ層１０８の形成方法は、簡易かつ低コストで均一な膜厚分布のはんだ層１０８を形成でき、また、微細なボンディング端子１０４上へのはんだ層１０８の形成が容易であるという点で他の成膜方法よりも有利である。特に、無電解めっき法は、電解めっき法に比べてはんだ層１０８の膜厚分布をより均一にできる点で有利である。   As a method for forming the solder layer 108 made of tin (Sn) or a tin (Sn) alloy, an electroless plating method, an electrolytic plating method, or a combination of an electroless plating method and an electrolytic plating method can be applied. The formation method of the solder layer 108 by these plating methods can form the solder layer 108 with a uniform film thickness distribution at a simple and low cost, and it is easy to form the solder layer 108 on the fine bonding terminal 104. This is advantageous over other film forming methods. In particular, the electroless plating method is advantageous in that the film thickness distribution of the solder layer 108 can be made more uniform than the electrolytic plating method.

但し、めっき法で形成した直後のはんだ層１０８の内部には応力ひずみが発生しているため、その応力ひずみを解消させる目的で、一旦形成したはんだ層１０８を加熱してリフロー（再溶融）することが好ましい。このようにリフローしても、ボンディング端子１０４上でのはんだ層１０８の膜厚が上記のように均一なので、溶融したはんだが局所的に集中してなるはんだ溜が形成されることはない。   However, since stress strain is generated inside the solder layer 108 immediately after the plating method is formed, the solder layer 108 once formed is heated and reflowed (remelted) for the purpose of eliminating the stress strain. It is preferable. Even if reflow is performed in this manner, the thickness of the solder layer 108 on the bonding terminal 104 is uniform as described above, so that a solder pool in which molten solder is concentrated locally is not formed.

また、溶融したはんだ層１０８は、表面張力が作用することにより、ボンディング端子１０４において幅の広い部分に集まる傾向があるので、上記のリフローによって幅狭部１０４ａのはんだ層５が幅広部１０４ｂに集まり、結果的に幅狭部１０４ａにおけるはんだ層１０８の厚みを薄くすることができる。本実施形態の場合、幅広部１０４ｂにおけるはんだ層１０８の厚さは０．５μｍ〜６μｍ程度となるのに対し、幅狭部１０４ａではこれよりも若干薄い０．４５μｍ〜５μｍ程度の厚さにはんだ層１０８が形成される。   Further, since the melted solder layer 108 tends to gather in a wide portion of the bonding terminal 104 due to the surface tension, the solder layer 5 of the narrow portion 104a gathers in the wide portion 104b by the above reflow. As a result, the thickness of the solder layer 108 in the narrow portion 104a can be reduced. In the case of this embodiment, the thickness of the solder layer 108 in the wide portion 104b is about 0.5 μm to 6 μm, whereas in the narrow portion 104a, the solder is slightly thinner than 0.45 μm to 5 μm. Layer 108 is formed.

なお、当該はんだ層１０８を構成する錫（Ｓｎ）合金材料としては特に限定されず、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）系合金、錫（Ｓｎ）−銅（Ｃｕ）系合金、錫（Ｓｎ）−銀（Ａｇ）系の合金、錫（Ｓｎ）−亜鉛（Ｚｎ）−ビスマス（Ｂｉ）系合金、錫（Ｓｎ）−銀（Ａｇ）−インジウム（Ｉｎ）−ビスマス（Ｂｉ）系合金、あるいは錫（Ｓｎ）−亜鉛（Ｚｎ）−アルミニウム（Ａｌ）系合金のように、錫（Ｓｎ）を主成分とする鉛フリーはんだをはんだ層１０８の材料として使用し得る。鉛フリーはんだの融点は、その組成にもよるが、２２０℃〜２４０℃程度である。あるいは、単体の錫をはんだ層１０８の材料として使用してもよい。   In addition, it does not specifically limit as a tin (Sn) alloy material which comprises the said solder layer 108, A tin (Sn) -silver (Ag) -copper (Cu) type alloy, a tin (Sn) -copper (Cu) type alloy , Tin (Sn) -silver (Ag) alloy, tin (Sn) -zinc (Zn) -bismuth (Bi) alloy, tin (Sn) -silver (Ag) -indium (In) -bismuth (Bi) A lead-free solder containing tin (Sn) as a main component can be used as the material of the solder layer 108, such as an alloy based on tin or tin (Sn) -zinc (Zn) -aluminum (Al). The melting point of lead-free solder is about 220 ° C. to 240 ° C., although it depends on its composition. Alternatively, a single tin may be used as the material for the solder layer 108.

次に、本実施形態に係わる、はんだ層１０８をボンディング端子１０４上に形成した前記配線基板１０１に、フリップチップ実装により半導体素子を実装する工程について図６〜図１３を参照して説明する。   Next, a process of mounting a semiconductor element by flip chip mounting on the wiring board 101 in which the solder layer 108 is formed on the bonding terminal 104 according to the present embodiment will be described with reference to FIGS.

図６〜図１３は、本実施形態に係る半導体装置の製造方法を示す断面図である。これら断面図のうち、図６、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１〜図１３は図２の線Ｉ−Ｉ線に沿う断面図に相当し、図４（ｂ）、図５（ｂ）、図7（ｂ）、
図８（ｂ）、図９（ｂ）、図１０（ｂ）は図３の線III−IIIに沿う断面図に相当する。 6 to 13 are cross-sectional views showing a method for manufacturing a semiconductor device according to this embodiment. Among these cross-sectional views, FIGS. 6, 7A, 8A, 9A, 10A, and 11 to 13 are cross sections taken along line II in FIG. 4 (b), FIG. 5 (b), FIG. 7 (b),
FIGS. 8B, 9B, and 10B correspond to cross-sectional views taken along line III-III in FIG.

まず、フリップチップボンディング装置のボンディングステージ（図示せず）上に搭載・固定された前記配線基板１０１の上面に対し、当該フリップチップボンディング装置のボンディングヘッド３０１に吸着保持された半導体素子２０１の主面（電子回路形成面）を対向せしめる。（図６参照）
この時、当該配線基板１０１は、ボンディングステージに内蔵されたヒータ（図示せず）により加熱され、前記はんだ層１０８の融点未満の温度である４０℃〜１７０℃（第１の温度ｔ１）に加熱（予備加熱）されている。 First, the main surface of the semiconductor element 201 adsorbed and held by the bonding head 301 of the flip chip bonding apparatus with respect to the upper surface of the wiring substrate 101 mounted and fixed on a bonding stage (not shown) of the flip chip bonding apparatus. (Electronic circuit forming surface) face each other. (See Figure 6)
At this time, the wiring board 101 is heated by a heater (not shown) built in the bonding stage and heated to 40 ° C. to 170 ° C. (first temperature t1) which is a temperature lower than the melting point of the solder layer 108. (Preheating).

はんだ材が錫（Ｓｎ）を主体とする無鉛はんだ（融点が例えば２２１℃）である場合、当該第１の温度ｔ１は、１５０℃が選択される。   When the solder material is lead-free solder mainly composed of tin (Sn) (melting point is 221 ° C., for example), 150 ° C. is selected as the first temperature t1.

一方、半導体素子２０１は、その裏面（電子回路非形成面）が、ボンディングヘッド３０１に対し、真空吸着孔３０１ａを介して吸着保持されている。   On the other hand, the back surface of the semiconductor element 201 (surface not formed with an electronic circuit) is held by suction with respect to the bonding head 301 through the vacuum suction hole 301a.

そして、当該半導体素子２０１は、当該ボンディングヘッド３０１に連結されたヒータ（図示せず）により加熱され、前記第１の温度ｔ１よりも高く、かつ、はんだ層１０６の融点よりも低い温度（第２の温度ｔ２）に加熱されている。これにより半導体素子２０１の電極パッド２０２上に形成された突起電極２０３も第２の温度ｔ２に加熱される。   The semiconductor element 201 is heated by a heater (not shown) connected to the bonding head 301, and is higher than the first temperature t1 and lower than the melting point of the solder layer 106 (second second). At a temperature t2). Accordingly, the protruding electrode 203 formed on the electrode pad 202 of the semiconductor element 201 is also heated to the second temperature t2.

温度ｔ２は、はんだ層５の融点よりも１０℃〜４０℃程度低いのが好ましく、はんだ材が錫（Ｓｎ）を主体とする無鉛はんだである場合、当該第２の温度ｔ２は、２００℃が選択される。   The temperature t2 is preferably lower by about 10 ° C. to 40 ° C. than the melting point of the solder layer 5. When the solder material is lead-free solder mainly composed of tin (Sn), the second temperature t2 is 200 ° C. Selected.

次いで、半導体素子２０１の突起電極２０３と、配線基板１０１上の対応するボンディング端子１０４とを位置合わせさせる。   Next, the protruding electrode 203 of the semiconductor element 201 and the corresponding bonding terminal 104 on the wiring substrate 101 are aligned.

なお、当該半導体素子２０１は、周知の半導体製造プロセスが適用されて、シリコン（Ｓｉ）或いはガリウム砒素（ＧａＡｓ）等の半導体基板の一方の主面に、トランジスタ等の能動素子、コンデンサ等の受動素子並びにこれらの素子を接続する配線層をもって形成された電子回路を具備し、当該主面には、選択的に（例えば、当該主面の四辺近傍において当該四辺に沿って、またはは対向する二辺近傍において当該二辺に沿って）、アルミニウム（Ａｌ）またはは銅（Ｃｕ）を主体とする金属からなる電極パッド２０２が、所定のピッチをもって列状に配設されている。   The semiconductor element 201 is applied with a well-known semiconductor manufacturing process. An active element such as a transistor or a passive element such as a capacitor is formed on one main surface of a semiconductor substrate such as silicon (Si) or gallium arsenide (GaAs). And an electronic circuit formed with a wiring layer connecting these elements, and the main surface is selectively (for example, two sides along or opposite to the four sides in the vicinity of the four sides of the main surface). The electrode pads 202 made of a metal mainly composed of aluminum (Al) or copper (Cu) are arranged in a row at a predetermined pitch along the two sides in the vicinity.

当該電極パッド２０２上には、スタッドバンプとも称される凸状の形状を有する突起電極２０３が設けられている。   On the electrode pad 202, a protruding electrode 203 having a convex shape also called a stud bump is provided.

当該突起電極２０３は、例えば、ワイヤボンディング技術を用いた所謂ボールボンディング法によって金（Ａｕ）ボールが圧接固着・接続されて台座部２０３ａが形成され、更に当該台座部２０３ａ上に突出するとともに前記台座部２０３ａよりも小なる直径を有する柱状部２０３ｂからなる突起電極１３が一体に形成される。（図６の点線円内を参照）
突起電極２０３の柱状部２０３ｂの頂部は必要に応じて平坦化処理がなされる。 The protruding electrode 203 is formed by, for example, a so-called ball bonding method using a wire bonding technique, in which a gold (Au) ball is pressed and fixed and connected to form a pedestal portion 203a, and further protrudes on the pedestal portion 203a and the pedestal. The protruding electrode 13 composed of the columnar portion 203b having a smaller diameter than the portion 203a is integrally formed. (Refer to the dotted circle in Fig. 6)
The top portion of the columnar portion 203b of the protruding electrode 203 is subjected to a planarization process as necessary.

なお、突起電極２０３は、上述の例に限定されず、例えば、銅（Ｃｕ）、銅（Ｃｕ）と金（Ａｕ）の合金等から構成されていてもよい。   Note that the protruding electrode 203 is not limited to the above example, and may be made of, for example, copper (Cu), an alloy of copper (Cu) and gold (Au), or the like.

なお、図６〜図１１においては、当該半導体素子２０１における回路素子部及び配線層等の図示は省略している。   6 to 11, the circuit element portion and the wiring layer in the semiconductor element 201 are not shown.

また、前記電極パッド２０２の露出表面（最上層）には、電解めっき法又は蒸着法等により金（Ａｕ）層を形成しておいてもよい。当該金層の形成により、突起電極２０３をはんだ付けによってボンディング端子１０４に接続する際に、電極パッド２０２の露出表面にまで溶融したはんだを濡れ広がらせることができ、接続部におけるはんだフィレット形成を促進させることができる。   Further, a gold (Au) layer may be formed on the exposed surface (uppermost layer) of the electrode pad 202 by an electrolytic plating method or a vapor deposition method. By forming the gold layer, when the protruding electrode 203 is connected to the bonding terminal 104 by soldering, the molten solder can be spread to the exposed surface of the electrode pad 202, and the solder fillet formation at the connection portion is promoted. Can be made.

なお、配線基板１０１と半導体素子２０１とを対向配置させるより以前に、配線基板１０１のボンディング端子１０４表面に形成したはんだ層１０８の表面に対してプラズマ処理を行ってもよい。当該プラズマ処理に使用されるガスとしては、アルゴン、ヘリウム、水素、酸素、窒素、及びフッ素のいずれかを用いることができる。   Note that plasma treatment may be performed on the surface of the solder layer 108 formed on the surface of the bonding terminal 104 of the wiring substrate 101 before the wiring substrate 101 and the semiconductor element 201 are arranged to face each other. As a gas used for the plasma treatment, any of argon, helium, hydrogen, oxygen, nitrogen, and fluorine can be used.

はんだ層１０８の表面を前記ガスによるプラズマに曝すことで該表面の酸化膜や異物等が除去されるため、後ではんだ層１０８を再溶融する際にはんだの流動性が向上し、流動の過程ではんだ溜が生じることが抑制され、また、突起電極２０３へのはんだの濡れ上がりを促進させることができる。   By exposing the surface of the solder layer 108 to the plasma by the gas, the oxide film or foreign matter on the surface is removed, so that the solder fluidity is improved when the solder layer 108 is remelted later, and the flow process Thus, it is possible to suppress the occurrence of solder accumulation, and it is possible to promote the wetting of the solder onto the bump electrodes 203.

また、このプラズマ処理を半導体素子２０１の突起電極２０３に対して行ってもよい。これにより、突起電極２０３の表面の異物が除去され、また突起電極２０３の表面が改質されることで、突起電極１３へのはんだの濡れ上がりが促進される。   Further, this plasma treatment may be performed on the protruding electrode 203 of the semiconductor element 201. As a result, foreign matters on the surface of the protruding electrode 203 are removed, and the surface of the protruding electrode 203 is modified, thereby promoting the wetting of the solder onto the protruding electrode 13.

次に、ボンディングヘッド３０１を駆動して半導体素子２０１を降下させ、当該半導体素子２０１の突起電極２０３を、ボンディング端子１０４の幅狭部１０４ａ上のはんだ層１０８に当接させる。（図７参照）
そして、当該ボンディングヘッド３０１により、一つの突起電極あたり０．５〜２０ｇの荷重を印可する。 Next, the bonding head 301 is driven to lower the semiconductor element 201, and the protruding electrode 203 of the semiconductor element 201 is brought into contact with the solder layer 108 on the narrow portion 104 a of the bonding terminal 104. (See Figure 7)
Then, the bonding head 301 applies a load of 0.5 to 20 g per protruding electrode.

そして、突起電極２０３からの伝熱によってボンディング端子１０４に設けられたはんだ層１０８の全体の温度が、前記第２の温度ｔ２に略等しくなるまでこの状態を維持する。
当該第２の温度ｔ２までへの昇温には、例えば０．５秒〜５秒間が必要とされる。 Then, this state is maintained until the entire temperature of the solder layer 108 provided on the bonding terminal 104 is substantially equal to the second temperature t2 by heat transfer from the protruding electrode 203.
For example, 0.5 seconds to 5 seconds are required to raise the temperature to the second temperature t2.

なお、以下にも説明する各工程における処理時間は、半導体素子の寸法、配線基板の寸法・材質、突起電極の寸法・材質、個数、配列ピッチ、ならびにボンディング端子の寸法・材質、個数、更にはフリップチップボンディング装置における加熱機構の能力、冷却機構の能力などにより、適宜設定される。   In addition, the processing time in each process described below includes the dimensions of the semiconductor element, the dimensions / materials of the wiring board, the dimensions / materials of the protruding electrodes, the number, the arrangement pitch, and the dimensions / materials, the number of bonding terminals, It is appropriately set depending on the capability of the heating mechanism and the capability of the cooling mechanism in the flip chip bonding apparatus.

次いで、前記ボンディングヘッド３０１における加熱温度を上昇せしめ、半導体素子２０１および突起電極２０３を介して、はんだ層１０８全体を、その融点よりも高い温度ｔ３に昇温させる。   Next, the heating temperature in the bonding head 301 is raised, and the temperature of the entire solder layer 108 is raised to a temperature t3 higher than its melting point via the semiconductor element 201 and the protruding electrode 203.

第３の温度ｔ３は、はんだ層１０８の融点よりも１０℃〜４０℃程度高い温度であることが好ましく、はんだ層１０８が錫（Ｓｎ）を主体とする無鉛はんだよりなる場合には、当該第３の温度ｔ３は２６０℃が選択される。   The third temperature t3 is preferably about 10 ° C. to 40 ° C. higher than the melting point of the solder layer 108. When the solder layer 108 is made of lead-free solder mainly composed of tin (Sn), the third temperature t3 is The temperature t3 of 3 is selected to be 260 ° C.

当該第３の温度ｔ３までへの昇温には、例えば０．２秒〜１秒間必要とされる。   In order to raise the temperature to the third temperature t3, for example, 0.2 second to 1 second is required.

このとき、第３の温度ｔ３に昇温させるより以前に突起電極２０３の温度を室温よりも高い温度ｔ２に維持してあるため、突起電極２０３の昇温を開始してから短時間ではんだ層１０８が溶融し、本工程に要する時間を短縮することができる。   At this time, since the temperature of the protruding electrode 203 is maintained at a temperature t2 higher than the room temperature before the temperature is raised to the third temperature t3, the solder layer is quickly formed after the temperature of the protruding electrode 203 is started to rise. As a result, the time required for this step can be shortened.

そして、当該第３の温度ｔ３を、例えば２秒〜１０秒間維持する。   Then, the third temperature t3 is maintained, for example, for 2 seconds to 10 seconds.

融点以上の温度に加熱されたはんだ層１０８は、溶融状態となって流動が可能となり、突起電極２０３の表面におけるはんだの濡れ性、および液状となったはんだに表面張力が作用することにより、突起電極２０３の外周面に沿ってはい上がる（濡れ上がる）。   The solder layer 108 heated to a temperature equal to or higher than the melting point becomes a molten state and can flow. As a result, the solder wettability on the surface of the bump electrode 203 and the surface tension acts on the solder that has become liquid. It rises (wet up) along the outer peripheral surface of the electrode 203.

これにより、突起電極２０３の外周面には、はんだフィレット１０８Ｆが形成される。（図８参照）
続いて、所定の時間、当該融点以上の温度（第３の温度ｔ３）を維持することにより、ボンディング端子１０４の表面に被着されていたはんだ層１０８は突起電極２０３方向に流動し、かつ当該突起電極２０３の外周面に沿って濡れ上がり、前記はんだフィレット１０８Ｆは成長する。（図９参照）
なお、図９においてはんだ層１０８の表面に沿う矢印は、はんだが流動する方向を示している。 Thereby, a solder fillet 108 </ b> F is formed on the outer peripheral surface of the protruding electrode 203. (See Figure 8)
Subsequently, by maintaining a temperature equal to or higher than the melting point (third temperature t3) for a predetermined time, the solder layer 108 applied to the surface of the bonding terminal 104 flows toward the protruding electrode 203, and The solder fillet 108F grows as it wets along the outer peripheral surface of the bump electrode 203. (See Figure 9)
In FIG. 9, the arrows along the surface of the solder layer 108 indicate the direction in which the solder flows.

なお、はんだ層１０８が溶融する際には、幅狭部１０４ａにおけるはんだ層１０８の厚さは幅広部１０４ｂにおけるはんだ層１０８よりも薄く形成されているため、幅狭部１０４ａ上の突起電極２０３による押圧荷重によって押し退けられることで突発的に流動したはんだ層１０８が隣接するボンディング端子１０４、或いは隣接する突起電極に付着する危険性が少なくなる。このため、隣接するボンディング端子１０４の間にはんだブリッジが形成されて隣接するボンディング端子１０４同士が短絡を生じることを防止できる。   When the solder layer 108 is melted, the thickness of the solder layer 108 in the narrow portion 104a is formed thinner than the solder layer 108 in the wide portion 104b. The risk that the solder layer 108 suddenly flowing due to being pushed away by the pressing load adheres to the adjacent bonding terminal 104 or the adjacent protruding electrode is reduced. For this reason, it can prevent that a solder bridge is formed between the adjacent bonding terminals 104 and the adjacent bonding terminals 104 are short-circuited.

特に、本実施形態では、はんだ溜が発生し難いめっき法によりはんだ層１０８を形成したため、突起電極２０３をボンディング端子１０４に接合する際に、突起電極２０３とはんだ溜とが接触して、溶融したはんだ溜が突起電極２０３の配列方向に飛び出してしまうことを防止でき、隣接する突起電極２０３間や隣接するボンディング端子１０４間にははんだブリッジが一層形成され難くなる。   In particular, in this embodiment, since the solder layer 108 is formed by a plating method that hardly generates a solder reservoir, when the protruding electrode 203 is joined to the bonding terminal 104, the protruding electrode 203 and the solder reservoir are in contact with each other and melted. It is possible to prevent the solder reservoir from jumping out in the arrangement direction of the protruding electrodes 203, and it is difficult to further form a solder bridge between the adjacent protruding electrodes 203 and between the adjacent bonding terminals 104.

また、ボンディング端子１０４における幅広部１０４ｂ上に設けられたはんだ層は、突起電極２０３に流動するため、幅広部１０４ｂを設けていることにより、はんだフィレット１０８Ｆの成長を促進させることができる。   In addition, since the solder layer provided on the wide portion 104b in the bonding terminal 104 flows to the protruding electrode 203, the wide portion 104b is provided, whereby the growth of the solder fillet 108F can be promoted.

また、本実施形態では、突起電極２０３の柱状部２０３ｂの外周側面に濡れ上がったはんだは、柱状部２０３ｂよりも直径が大きい台座部２０３ａにおいて、はんだの濡れ上がりが停滞されることにより、突起電極２０３の側面におけるはんだフィレット１０８Ｆの成長は、主に柱状部２０３ｂの側面において促進されることになるため、安定した形状のはんだフィレット１０８Ｆを形成できる。   Further, in the present embodiment, the solder wetted on the outer peripheral side surface of the columnar portion 203b of the protruding electrode 203 causes the protruding portion of the solder electrode to stagnate in the pedestal portion 203a having a diameter larger than that of the columnar portion 203b. Since the growth of the solder fillet 108F on the side surface 203 is promoted mainly on the side surface of the columnar portion 203b, the solder fillet 108F having a stable shape can be formed.

さらに、本実施形態では、ボンディング端子１０４に幅広部１０４ｂを設けたため、はんだフィレット１０８Ｆの形成に十分な量のはんだが幅広部１０４ｂ上のはんだ層１０８から突起電極２０３の外周側面に供給される。これにより、複数の突起電極２０３の側面に形成されるはんだフィレット１０８Ｆの形状にばらつきが発生することが抑制される。   Further, in this embodiment, since the wide portion 104b is provided in the bonding terminal 104, a sufficient amount of solder for forming the solder fillet 108F is supplied from the solder layer 108 on the wide portion 104b to the outer peripheral side surface of the protruding electrode 203. As a result, the occurrence of variations in the shape of the solder fillets 108F formed on the side surfaces of the plurality of protruding electrodes 203 is suppressed.

なお、前記第３の温度ｔ３に昇温させる際、および前記第３の温度ｔ３を維持する際には、突起電極２０３に超音波振動を付与しながらはんだ層１０８への加熱を行ってもよい。   When the temperature is raised to the third temperature t3 and when the third temperature t3 is maintained, the solder layer 108 may be heated while applying ultrasonic vibration to the protruding electrode 203. .

図１５は、超音波発信源３０２に接続されたボンディングヘッド３０１を示す断面図である。   FIG. 15 is a cross-sectional view showing the bonding head 301 connected to the ultrasonic transmission source 302.

超音波発生源３０２で発生した超音波Ｈは、連結片３０３を経由してボンディングヘッド３０１に伝達され、該超音波Ｈによりボンディングヘッド３０１に吸着保持された半導体素子２０１は超音波振動を生じ、突起電極２０３に超音波振動が付与される。   The ultrasonic wave H generated by the ultrasonic wave generation source 302 is transmitted to the bonding head 301 via the connecting piece 303, and the semiconductor element 201 sucked and held by the bonding head 301 by the ultrasonic wave H generates ultrasonic vibration. Ultrasonic vibration is applied to the protruding electrode 203.

当該超音波Ｈの周波数は特に限定されないが、４０〜８０ｋＨｚであることが好ましく、また当該超音波Ｈの振動方向は、半導体素子１０１の主面に対して平行な方向とし、当該超音波振動の振幅は、０．２〜３．０μｍであることが好ましい。   The frequency of the ultrasonic wave H is not particularly limited, but is preferably 40 to 80 kHz, and the vibration direction of the ultrasonic wave H is a direction parallel to the main surface of the semiconductor element 101, The amplitude is preferably 0.2 to 3.0 μm.

突起電極２０３および当該突起電極２０３が当接されたはんだ層１０８に前記超音波振動が伝達されることで、溶融したはんだの流動性が向上するため、突起電極２０３へのはんだの濡れ上がりを更に促進させることができる。   Since the ultrasonic vibration is transmitted to the bump electrode 203 and the solder layer 108 with which the bump electrode 203 is in contact, the fluidity of the molten solder is improved, so that the solder wets the bump electrode 203 further. Can be promoted.

次いで、前記第３の温度ｔ３における２秒〜１０秒間の加熱処理の後、前記ボンディングヘッド３０１による押圧を停止する。   Next, after the heat treatment at the third temperature t3 for 2 seconds to 10 seconds, the pressing by the bonding head 301 is stopped.

ただし、当該ボンディングヘッド３０１の半導体素子２０１への吸着状態、ならびに突起電極２０３とはんだ層１０８との接触位置関係は維持する。すなわち、半導体素子２０１、突起電極２０３、はんだ層１０８、ならびにボンディング端子１０４の位置関係は維持される。   However, the adhesion state of the bonding head 301 to the semiconductor element 201 and the contact positional relationship between the protruding electrode 203 and the solder layer 108 are maintained. That is, the positional relationship among the semiconductor element 201, the protruding electrode 203, the solder layer 108, and the bonding terminal 104 is maintained.

かかるボンディングヘッド３０１による押圧の停止とほぼ同時に、当該ボンディングヘッド３０１における加熱も停止する。   Almost simultaneously with the stop of the pressing by the bonding head 301, the heating in the bonding head 301 is also stopped.

これにより、前記はんだフィレット１０８Ｆにおける温度は、漸次その融点未満の温度に低下し、当該はんだフィレット１０８Ｆは硬化する。   As a result, the temperature in the solder fillet 108F gradually decreases to a temperature below the melting point, and the solder fillet 108F is cured.

はんだフィレット１０８Ｆの硬化により、半導体素子２０１は、突起電極２０３を介して、配線基板１０１上のボンディング端子１０４に接続・固着される。（図１０参照）
このとき、突起電極２０３とボンディング端子１０４との接触位置関係が維持されていることによって、降温に伴う半導体素子２０１および配線基板１０１の熱変形（反り）によってはんだ中にクラックを生じてしまうことが防止される。 By hardening the solder fillet 108 </ b> F, the semiconductor element 201 is connected and fixed to the bonding terminal 104 on the wiring substrate 101 via the protruding electrode 203. (See Figure 10)
At this time, since the contact positional relationship between the protruding electrode 203 and the bonding terminal 104 is maintained, a crack may be generated in the solder due to thermal deformation (warping) of the semiconductor element 201 and the wiring substrate 101 accompanying the temperature drop. Is prevented.

次いで、前記はんだフィレット１０８Ｆがその融点未満の温度に降下した時点に於いて、前記ボンディングヘッド３０１による吸着を開放し、当該ボンディングヘッド３０１を上昇させて、半導体素子２０１から分離する。（図１１参照）
当該ボンディングヘッド３０１における加熱の終了後、例えば２秒〜１５秒後に当該ボンディングヘッド３０１を上昇させることとなる。 Next, when the solder fillet 108F is lowered to a temperature lower than its melting point, the suction by the bonding head 301 is released, and the bonding head 301 is raised and separated from the semiconductor element 201. (See Figure 11)
After the heating in the bonding head 301 is finished, the bonding head 301 is raised after 2 seconds to 15 seconds, for example.

一方、半導体素子２０１、突起電極２０３、ならびにボンディング端子１０４の降温は維持される。   On the other hand, the temperature drop of the semiconductor element 201, the protruding electrode 203, and the bonding terminal 104 is maintained.

なお、かかる降温処理においては、半導体素子２０１の近傍への冷却用気体（窒素ガス）の吹き付け、あるいは、ボンディングヘッド内への水などの冷却用媒体の流通などにより、必要に応じて、冷却に要する時間を短縮してもよい。   In this temperature lowering process, cooling is performed as necessary by spraying a cooling gas (nitrogen gas) near the semiconductor element 201 or circulating a cooling medium such as water into the bonding head. The time required may be shortened.

このようにして降温が完了すると、半導体素子２０１の突起電極２０３と配線基板１０１のボンディング端子１０４の幅狭部１０４ａとは、突起電極２０３の当接面においてはんだ層１０８を介して電気的・機械的に接続されるとともに、突起電極２０３の外周側面から幅狭部１０４ａの側面に渡って一体的に形成されたはんだフィレット１０８Ｆによっても電気的・機械的に接続される。   When the temperature lowering is completed in this way, the protruding electrode 203 of the semiconductor element 201 and the narrow portion 104a of the bonding terminal 104 of the wiring board 101 are electrically and mechanically connected via the solder layer 108 on the contact surface of the protruding electrode 203. Are also connected electrically and mechanically by a solder fillet 108F formed integrally from the outer peripheral side surface of the bump electrode 203 to the side surface of the narrow portion 104a.

すなわち、当該はんだフィレット１０８Ｆにより突起電極２０３とボンディング端子１０４との接続が補強されることで、半導体素子２０１と配線基板１０１との接続信頼性向上の実効を図ることが可能となる。   That is, the connection between the protruding electrode 203 and the bonding terminal 104 is reinforced by the solder fillet 108F, so that it is possible to effectively improve the connection reliability between the semiconductor element 201 and the wiring board 101.

しかる後、配線基板１０１と当該配線基板１０１上に搭載された半導体素子２０１との間に、ノズル４０１を介して接着剤５０１を注入する。（図１２参照）
当該接着剤５０１は、半導体素子２０１と配線基板１０１との間隙における毛細管現象により、更には大気を用いた加圧などにより、半導体素子２０１と配線基板１０１との間に充填される。 Thereafter, an adhesive 501 is injected through the nozzle 401 between the wiring board 101 and the semiconductor element 201 mounted on the wiring board 101. (See Figure 12)
The adhesive 501 is filled between the semiconductor element 201 and the wiring board 101 by a capillary phenomenon in a gap between the semiconductor element 201 and the wiring board 101, and further by pressurization using the atmosphere.

次いで、当該接着剤５０１を、例えば１５０℃、３０分程加熱し、固化せしめる。（図１３参照）
当該接着剤５０１により配線基板１０１と半導体素子２０１の電子回路面との間隙は封止され、また当該半導体素子２０１の外周部分も封止されて、当該半導体素子２０１は配線基板１０１上に固着される。 Next, the adhesive 501 is heated, for example, at 150 ° C. for about 30 minutes to be solidified. (See Figure 13)
A gap between the wiring substrate 101 and the electronic circuit surface of the semiconductor element 201 is sealed by the adhesive 501, and an outer peripheral portion of the semiconductor element 201 is also sealed, so that the semiconductor element 201 is fixed onto the wiring substrate 101. The

当該接着材５０１は、エポキシ樹脂、ポリイミド樹脂、またはアクリル樹脂等からなる熱硬化性接着剤であり、アンダーフィル材とも称される。   The adhesive 501 is a thermosetting adhesive made of an epoxy resin, a polyimide resin, an acrylic resin, or the like, and is also referred to as an underfill material.

また、当該接着剤５０１は、半導体素子２０１と配線基板１０１との間への水分などの侵入を阻止して半導体素子２０１の回路を保護すると共に、配線基板１０１と半導体素子２０１の熱膨張率の差に起因して突起電極２０３に加わる応力を緩和し、配線基板１０１と半導体素子２０１との両者の機械的結合を補強する。   In addition, the adhesive 501 prevents moisture and the like from entering between the semiconductor element 201 and the wiring substrate 101 to protect the circuit of the semiconductor element 201, and increases the thermal expansion coefficient of the wiring substrate 101 and the semiconductor element 201. The stress applied to the protruding electrode 203 due to the difference is relaxed, and the mechanical coupling between the wiring substrate 101 and the semiconductor element 201 is reinforced.

次いで、図１４に示すように、前記配線基板１０１の他方の主面（裏面）の各半導体素子領域１０２における端子パッド１０９に、外部接続用端子としてはんだバンプ１１０をグリッド状に配設する。   Next, as shown in FIG. 14, solder bumps 110 are arranged in a grid pattern as external connection terminals on the terminal pads 109 in each semiconductor element region 102 on the other main surface (back surface) of the wiring substrate 101.

当該はんだバンプ１１０を構成するはんだ材は、前記はんだ層１０８を構成するはんだ材よりも低い融点を有することが好ましい。   The solder material constituting the solder bump 110 preferably has a lower melting point than the solder material constituting the solder layer 108.

なお、当該配線基板１０１の他方の主面（裏面）も、端子パッド１０９の配設部を除いて、ソルダーレジスト層１０５により被覆される。   Note that the other main surface (back surface) of the wiring substrate 101 is also covered with the solder resist layer 105 except for the portion where the terminal pads 109 are disposed.

しかる後、当該配線基板１０１を、半導体素子搭載領域１０２単位に切断分離することにより、図１４に示される個別の（個片化された）半導体装置７００が形成される。   Thereafter, the wiring substrate 101 is cut and separated into units of the semiconductor element mounting region 102, thereby forming individual (separated) semiconductor devices 700 shown in FIG.

（２）第２実施形態
第１実施形態では、図４および図５を参照して説明したように、ボンディング端子２０４の上にめっき法によりはんだ層１０８を形成した。 (2) Second Embodiment In the first embodiment, as described with reference to FIGS. 4 and 5, the solder layer 108 is formed on the bonding terminal 204 by plating.

これに対し、本実施形態では、はんだ粉を用いて以下のようにしてはんだ層１０８を形成する。なお、本実施形態が第１実施形態と異なる点ははんだ層１０８の形成する工程のみであるため、これ以外の工程についての説明は必要に応じて省略することにする。   On the other hand, in this embodiment, the solder layer 108 is formed as follows using solder powder. Since this embodiment is different from the first embodiment only in the process of forming the solder layer 108, the description of the other processes will be omitted as necessary.

図１６〜図２０は、本実施形態に係る半導体装置の製造途中の断面図である。これらの断面図のうち、図１６〜図１８、図１９（ａ）、図２０（ａ）は図３の線II−II線に沿う
断面図に相当し、図１９（ｂ）、図２０（ｂ）は図３の線III−IIIに沿う断面図に相当する
。 16 to 20 are cross-sectional views in the middle of manufacturing the semiconductor device according to this embodiment. Among these cross-sectional views, FIGS. 16 to 18, 19 (a), and 20 (a) correspond to cross-sectional views taken along the line II-II in FIG. 3, and FIGS. 19 (b) and 20 ( b) corresponds to a cross-sectional view taken along line III-III in FIG.

また、図１６〜図２０において、第１実施形態で説明した要素と同じ要素には第１実施形態と同じ符号を付し、その説明は省略する。   16 to 20, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted.

本実施形態では、まず、粘着性化合物の水溶液中に配線基板１０１を浸漬した後、配線基板１０１を水洗してボンディング端子１０４の上に選択的に粘着層１１１を形成する。（図１６参照）
その粘着性化合物は特に限定されないが、ナフトトリアゾール系誘導体のように金属と作用して粘着性を発現する化合物が使用される。ナフトトリアゾール系誘導体はソルダーレジスト層１０５の表面では粘着性が発現しないので、水洗の後には金属よりなるボンディング端子１０４の上のみに選択的に粘着層１１１が形成されることになる。 In this embodiment, first, the wiring substrate 101 is immersed in an aqueous solution of an adhesive compound, and then the wiring substrate 101 is washed with water to selectively form the adhesive layer 111 on the bonding terminals 104. (See Figure 16)
The adhesive compound is not particularly limited, and a compound that exhibits adhesiveness by acting with a metal such as a naphthotriazole derivative is used. Since the naphthotriazole derivative does not exhibit adhesiveness on the surface of the solder resist layer 105, the adhesive layer 111 is selectively formed only on the bonding terminals 104 made of metal after washing with water.

次いで、配線基板１０１を乾燥させた後、配線基板１０１の上に平均粒径が約１０〜２０μｍのはんだ粉１１２をふりかけ、配線基板１０１の表面を軽くブラッシングして粘着層１１１の上のみにはんだ粉１１２を残す。（図１７参照）
はんだ粉１１２の材料は特に限定されないが、本実施形態では無鉛はんだを使用する。 Next, after the wiring substrate 101 is dried, a solder powder 112 having an average particle size of about 10 to 20 μm is sprinkled on the wiring substrate 101, and the surface of the wiring substrate 101 is lightly brushed to solder only on the adhesive layer 111. Leave powder 112. (See Figure 17)
The material of the solder powder 112 is not particularly limited, but lead-free solder is used in this embodiment.

続いて、約２６０℃の雰囲気中ではんだ粉１１２をリフローすることにより、ボンディング端子１０４の上にはんだ層１０８を形成する。（図１８参照）
このとき、第１実施形態でも説明したように、溶融したはんだは、表面張力が作用することにより、幅狭部１０４ａから幅広部１０４ｂに向かって流動する傾向があるので、流動後の幅狭部１０４ａにおけるはんだ層１０８の厚さは幅広部１０４ｂにおけるよりも薄くなる。本実施形態では、はんだ層１０８の厚さは幅狭部１０４ａにおいて５μｍ〜１０μｍ程度となり、幅広部１０４ｂにおいて８μｍ〜１０μｍ程度となる。 Subsequently, the solder powder 112 is formed on the bonding terminals 104 by reflowing the solder powder 112 in an atmosphere of about 260 ° C. (See Figure 18)
At this time, as described in the first embodiment, the melted solder tends to flow from the narrow portion 104a toward the wide portion 104b due to the surface tension, so the narrow portion after flowing The thickness of the solder layer 108 in 104a is thinner than that in the wide portion 104b. In the present embodiment, the thickness of the solder layer 108 is about 5 μm to 10 μm in the narrow portion 104 a and about 8 μm to 10 μm in the wide portion 104 b.

次に、不図示のボンディングツールを用いて半導体素子２０１の突起電極２０３をボンディング端子１０４に当接させる。（図１９（ａ），（ｂ）参照）
このとき、突起電極２０３が当接する部位は、第１実施形態と同様にボンディング端子１０４の幅狭部幅狭部１０４ａである。また、突起電極２０３の温度は、ボンディングツールからの伝熱によって、室温よりも高くかつはんだ層１０８の融点よりも低い温度ｔ２に維持される。 Next, the protruding electrode 203 of the semiconductor element 201 is brought into contact with the bonding terminal 104 using a bonding tool (not shown). (See FIGS. 19A and 19B)
At this time, the portion with which the protruding electrode 203 abuts is the narrow portion narrow portion 104a of the bonding terminal 104 as in the first embodiment. Further, the temperature of the protruding electrode 203 is maintained at a temperature t2 that is higher than room temperature and lower than the melting point of the solder layer 108 by heat transfer from the bonding tool.

次いで、ボンディングツールからの伝熱によって突起電極２０３の温度をはんだ層１０８の融点よりも高い温度ｔ３に昇温させ、はんだ層１０８を溶融させる。これにより、溶融したはんだ層１０８が突起電極２０３の外周側面を濡れ上がり、当該側面にはんだ層１０８のはんだフィレット１０８Ｆが形成される。（図２０（ａ），（ｂ）参照）
そして、はんだ層１０８を冷却することで、固化したはんだ層１０８によって突起電極２０３とボンディング端子１０４とが電気的かつ機械的に接続される。 Next, the temperature of the protruding electrode 203 is raised to a temperature t3 higher than the melting point of the solder layer 108 by heat transfer from the bonding tool, and the solder layer 108 is melted. As a result, the molten solder layer 108 wets the outer peripheral side surface of the bump electrode 203, and a solder fillet 108F of the solder layer 108 is formed on the side surface. (See FIGS. 20A and 20B)
Then, by cooling the solder layer 108, the protruding electrode 203 and the bonding terminal 104 are electrically and mechanically connected by the solidified solder layer 108.

この後は、第１実施形態での説明と同様に半導体素子２０１と配線基板１０１との間隙部への接着剤５０１の配設処理、配線基板１０１への外部接続端子たるはんだバンプの配設処理、個片化分離処理を行うことにより、半導体装置の基本構造を完成させる。   Thereafter, similarly to the description in the first embodiment, the adhesive 501 is disposed in the gap between the semiconductor element 201 and the wiring substrate 101, and the solder bumps that are external connection terminals on the wiring substrate 101 are disposed. The basic structure of the semiconductor device is completed by performing singulation separation processing.

以上説明した本実施形態では、図１７を参照して説明したように、ボンディング端子１０４の上に粘着層１１１を介してはんだ粉１１２を付着し、そのはんだ粉１１２をリフローしてはんだ層１０８を形成した（図１８）。   In the present embodiment described above, as described with reference to FIG. 17, the solder powder 112 is attached onto the bonding terminal 104 via the adhesive layer 111, and the solder powder 112 is reflowed to form the solder layer 108. Formed (FIG. 18).

このようなはんだ層１０８の形成方法では、第１実施形態のめっき法と比較してはんだ層５の膜厚は全体的に厚くなるが、図１８のリフロー時にはんだが幅狭部４ａから幅広部４ｂに流動するため、幅狭部４ａにおけるはんだ層５を薄くできる。   In such a method for forming the solder layer 108, the film thickness of the solder layer 5 is increased as a whole as compared with the plating method of the first embodiment. However, during reflow in FIG. 18, the solder is changed from the narrow portion 4a to the wide portion. Since it flows to 4b, the solder layer 5 in the narrow part 4a can be made thin.

このため、第１実施形態と同様に、幅狭部４ａに当接した突起電極１３により押し退けられるはんだの量を少なくでき、押し退けられたはんだによって隣接するボンディング端子４同士あるいは隣接する突起電極２０３同士が電気的にショートすることを防止できる。   For this reason, as in the first embodiment, the amount of solder pushed away by the protruding electrode 13 in contact with the narrow portion 4a can be reduced, and the adjacent bonding terminals 4 or adjacent protruding electrodes 203 are displaced by the pushed-away solder. Can be prevented from being electrically short-circuited.

なお、はんだ層１０８の形成方法は上記方法に限定されず、はんだ粉と有機酸金属塩とを溶融させて、置換反応によりボンディング端子１０４上にはんだを析出させ、その後リフローすることではんだ層１０８を形成してもよい。更に、蒸着法によりはんだ層１０８を形成したり、ボンディング端子１０４に印刷又は転写したはんだを溶融してはんだ層１０８を形成したりしてもよい。   Note that the method for forming the solder layer 108 is not limited to the above method, and the solder layer 108 is obtained by melting solder powder and an organic acid metal salt, depositing solder on the bonding terminal 104 by a substitution reaction, and then reflowing. May be formed. Further, the solder layer 108 may be formed by a vapor deposition method, or the solder layer 108 may be formed by melting the solder printed or transferred to the bonding terminal 104.

以上説明した各実施形態に関し、更に以下の付記を開示する。   The following additional notes are disclosed for each embodiment described above.

（付記１） 短冊状のボンディング端子を備えた配線基板と、
前記ボンディング端子に対応した位置に突起電極を備えた半導体素子と、
前記ボンディング端子の表面に形成され、前記ボンディング端子と前記突起電極とを接続するはんだ層とを有し、
前記ボンディング端子が、幅広部と幅狭部とを備え、該幅狭部において前記突起電極と接続されたことを特徴とする半導体装置。 (Supplementary Note 1) A wiring board having strip-shaped bonding terminals;
A semiconductor element provided with a protruding electrode at a position corresponding to the bonding terminal;
A solder layer formed on the surface of the bonding terminal and connecting the bonding terminal and the protruding electrode;
The semiconductor device, wherein the bonding terminal includes a wide portion and a narrow portion, and the narrow portion is connected to the protruding electrode.

（付記２） 前記突起電極の側面に、前記はんだ層のフィレット部が形成されたことを特徴とする付記１に記載の半導体装置。   (Supplementary note 2) The semiconductor device according to supplementary note 1, wherein a fillet portion of the solder layer is formed on a side surface of the protruding electrode.

（付記３） 前記ボンディング端子が所定の配列ピッチで前記配線基板に複数設けられたと共に、前記幅広部が複数の前記ボンディング端子において千鳥状に設けられたことを特徴とする付記１又は付記２に記載の半導体装置。   (Supplementary Note 3) In Supplementary Note 1 or Supplementary Note 2, a plurality of the bonding terminals are provided on the wiring board at a predetermined arrangement pitch, and the wide portions are provided in a staggered manner in the plurality of the bonding terminals. The semiconductor device described.

（付記４） 前記突起電極は、前記半導体素子に接合した台座部と、前記ボンディング端子に当接した柱状部とを有し、前記台座部の直径が前記柱状部の直径よりも大きいことを特徴とする付記１〜３のいずれかに記載の半導体装置。   (Additional remark 4) The said protruding electrode has the base part joined to the said semiconductor element, and the columnar part contact | abutted to the said bonding terminal, The diameter of the said base part is larger than the diameter of the said columnar part. The semiconductor device according to any one of appendices 1 to 3.

（付記５） 配線基板のボンディング端子上にはんだ層を形成する工程と、
半導体素子の突起電極を前記はんだ層に当接させる工程と、
前記はんだ層に前記突起電極が当接した状態で該はんだ層を加熱して溶融し、該はんだ層により前記ボンディング端子と前記突起電極とを接続する工程とを有し、
前記ボンディング端子が幅広部と幅狭部とを備えた短冊状であり、前記突起電極を前記はんだ層に当接させる工程において、前記幅狭部上の前記はんだ層に前記突起電極を当接させることを特徴とする半導体装置の製造方法。 (Additional remark 5) The process of forming a solder layer on the bonding terminal of a wiring board,
A step of contacting a protruding electrode of a semiconductor element with the solder layer;
Heating and melting the solder layer in a state where the protruding electrode is in contact with the solder layer, and connecting the bonding terminal and the protruding electrode with the solder layer;
The bonding terminal has a strip shape having a wide portion and a narrow portion, and the bump electrode is brought into contact with the solder layer on the narrow portion in the step of bringing the bump electrode into contact with the solder layer. A method for manufacturing a semiconductor device.

（付記６） 前記ボンディング端子が所定の配列ピッチで前記配線基板に複数設けられたと共に、前記幅広部が複数の前記ボンディング端子において千鳥状に設けられたことを特徴とする付記５に記載の半導体装置の製造方法。   (Appendix 6) The semiconductor according to appendix 5, wherein a plurality of the bonding terminals are provided on the wiring board at a predetermined arrangement pitch, and the wide portions are provided in a staggered manner at the plurality of the bonding terminals. Device manufacturing method.

（付記７） 前記突起電極は、前記半導体素子に接合した台座部と、前記ボンディング端子に当接した柱状部とを有し、前記台座部の直径が前記柱状部の直径よりも大きいことを特徴とする付記５又は付記６に記載の半導体装置の製造方法。   (Supplementary Note 7) The protruding electrode has a pedestal portion bonded to the semiconductor element and a columnar portion in contact with the bonding terminal, and the diameter of the pedestal portion is larger than the diameter of the columnar portion. The manufacturing method of the semiconductor device according to appendix 5 or appendix 6.

（付記８） 前記はんだ層を形成する工程において、めっき法により該はんだ層を形成することを特徴とする付記５〜７のいずれかに記載の半導体装置の製造方法。   (Additional remark 8) In the process of forming the said solder layer, this solder layer is formed by the plating method, The manufacturing method of the semiconductor device in any one of Additional remark 5-7 characterized by the above-mentioned.

（付記９） 前記はんだ層に前記突起電極を当接させる前に、該はんだ層と該突起電極の少なくとも一方の表面をプラズマに曝す工程を更に有することを特徴とする付記５〜８のいずれかに記載の半導体装置の製造方法。   (Additional remark 9) Before making the said bump electrode contact | abut to the said solder layer, it further has the process of exposing at least one surface of this solder layer and this bump electrode to any one of the additional marks 5-8 characterized by the above-mentioned. The manufacturing method of the semiconductor device as described in 2 ..

（付記１０） 前記突起電極を前記はんだ層に当接させる工程は、該はんだ層の融点未満の温度に前記突起電極を加熱しながら行うことを特徴とする付記５〜９のいずれかに記載の半導体装置の製造方法。   (Appendix 10) The step of bringing the protruding electrode into contact with the solder layer is performed while heating the protruding electrode to a temperature lower than the melting point of the solder layer. A method for manufacturing a semiconductor device.

（付記１１） 前記はんだ層を加熱して溶融する工程において、前記突起電極に超音波振動を与えることを特徴とする付記５〜１０のいずれかに記載の半導体装置の製造方法。   (Supplementary note 11) The method for manufacturing a semiconductor device according to any one of supplementary notes 5 to 10, wherein in the step of heating and melting the solder layer, ultrasonic vibration is applied to the protruding electrode.

１０１・・・配線基板、１０２・・・半導体素子搭載領域、１０３・・・配線パターン、１０４・・・ボンディング端子、１０４ａ・・・幅狭部、１０４ｂ・・・幅広部、１０５・・・ソルダーレジスト層、１０６・・・開口部、１０７・・・基材部、１０８・・・はんだ層、１０８Ｆ・・・はんだフィレット、１０９・・・端子パッド、１１０・・・はんだバンプ、１１１・・・粘着層、１１２・・・はんだ粉、２０１・・・半導体素子、２０２・・・電極パッド、２０３・・・突起電極、２０３ａ・・・台座部、２０３ｂ・・・柱状部、３０１・・・ボンディングヘッド、３０１ａ・・・真空吸着孔、３０２・・・超音波発信源、３０３・・・連結片、４０１・・・ノズル、５０１・・・接着剤、７００・・・半導体装置。
DESCRIPTION OF SYMBOLS 101 ... Wiring board, 102 ... Semiconductor element mounting area, 103 ... Wiring pattern, 104 ... Bonding terminal, 104a ... Narrow part, 104b ... Wide part, 105 ... Solder Resist layer, 106 ... opening, 107 ... base material, 108 ... solder layer, 108F ... solder fillet, 109 ... terminal pad, 110 ... solder bump, 111 ... Adhesive layer, 112 ... solder powder, 201 ... semiconductor element, 202 ... electrode pad, 203 ... projection electrode, 203a ... pedestal part, 203b ... columnar part, 301 ... bonding Head, 301a ... Vacuum suction hole, 302 ... Ultrasonic transmission source, 303 ... Connection piece, 401 ... Nozzle, 501 ... Adhesive, 700 ... Semiconductor device.

Claims (5)

短冊状のボンディング端子を備えた配線基板と、
前記ボンディング端子に対応した位置に突起電極を備えた半導体素子と、
前記ボンディング端子の表面に形成され、前記ボンディング端子と前記突起電極とを接続するはんだ層とを有し、
前記ボンディング端子が、幅広部と幅狭部とを備え、該幅狭部において前記突起電極と接続されたことを特徴とする半導体装置。 A wiring board with strip-shaped bonding terminals;
A semiconductor element provided with a protruding electrode at a position corresponding to the bonding terminal;
A solder layer formed on the surface of the bonding terminal and connecting the bonding terminal and the protruding electrode;
The semiconductor device, wherein the bonding terminal includes a wide portion and a narrow portion, and the narrow portion is connected to the protruding electrode. 前記突起電極の側面に、前記はんだ層のフィレット部が形成されたことを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a fillet portion of the solder layer is formed on a side surface of the protruding electrode. 前記ボンディング端子が所定の配列ピッチで前記配線基板に複数設けられたと共に、前記幅広部が複数の前記ボンディング端子において千鳥状に設けられたことを特徴とする請求項１又は請求項２に記載の半導体装置。   3. The bonding terminals according to claim 1 or 2, wherein a plurality of the bonding terminals are provided on the wiring board at a predetermined arrangement pitch, and the wide portions are provided in a staggered manner at the plurality of bonding terminals. Semiconductor device. 配線基板のボンディング端子上にはんだ層を形成する工程と、
半導体素子の突起電極を前記はんだ層に当接させる工程と、
前記はんだ層に前記突起電極が当接した状態で該はんだ層を加熱して溶融し、該はんだ層により前記ボンディング端子と前記突起電極とを接続する工程とを有し、
前記ボンディング端子が幅広部と幅狭部とを備えた短冊状であり、前記突起電極を前記はんだ層に当接させる工程において、前記幅狭部上の前記はんだ層に前記突起電極を当接させることを特徴とする半導体装置の製造方法。 Forming a solder layer on the bonding terminal of the wiring board;
A step of contacting a protruding electrode of a semiconductor element with the solder layer;
Heating and melting the solder layer in a state where the protruding electrode is in contact with the solder layer, and connecting the bonding terminal and the protruding electrode with the solder layer;
The bonding terminal has a strip shape having a wide portion and a narrow portion, and the bump electrode is brought into contact with the solder layer on the narrow portion in the step of bringing the bump electrode into contact with the solder layer. A method for manufacturing a semiconductor device. 前記はんだ層を形成する工程において、めっき法により該はんだ層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, wherein in the step of forming the solder layer, the solder layer is formed by a plating method.
JP2010163906A 2010-07-21 2010-07-21 Semiconductor device and manufacturing method thereof Pending JP2012028437A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010163906A JP2012028437A (en) 2010-07-21 2010-07-21 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010163906A JP2012028437A (en) 2010-07-21 2010-07-21 Semiconductor device and manufacturing method thereof

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013260952A Division JP2014053647A (en) 2013-12-18 2013-12-18 Manufacturing method of semiconductor device

Publications (1)

Publication Number Publication Date
JP2012028437A true JP2012028437A (en) 2012-02-09

Family

ID=45781048

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010163906A Pending JP2012028437A (en) 2010-07-21 2010-07-21 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2012028437A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103903995A (en) * 2012-12-27 2014-07-02 瑞萨电子株式会社 Method of manufacturing semiconductor device and semiconductor device
CN110265381A (en) * 2018-03-12 2019-09-20 颀邦科技股份有限公司 Semiconductor package and its circuit base plate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11135674A (en) * 1997-10-29 1999-05-21 Nec Kansai Ltd Semiconductor device and manufacture thereof
JP2003249592A (en) * 2002-02-26 2003-09-05 Seiko Epson Corp Cof tape and its manufacturing method, and semiconductor device and its manufacturing method
JP2005268346A (en) * 2004-03-17 2005-09-29 Nagase & Co Ltd Semiconductor package board and method for manufacturing the same
JP2009016451A (en) * 2007-07-02 2009-01-22 Nitto Denko Corp Connection structure between printed circuit board and electronic component

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11135674A (en) * 1997-10-29 1999-05-21 Nec Kansai Ltd Semiconductor device and manufacture thereof
JP2003249592A (en) * 2002-02-26 2003-09-05 Seiko Epson Corp Cof tape and its manufacturing method, and semiconductor device and its manufacturing method
JP2005268346A (en) * 2004-03-17 2005-09-29 Nagase & Co Ltd Semiconductor package board and method for manufacturing the same
JP2009016451A (en) * 2007-07-02 2009-01-22 Nitto Denko Corp Connection structure between printed circuit board and electronic component

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103903995A (en) * 2012-12-27 2014-07-02 瑞萨电子株式会社 Method of manufacturing semiconductor device and semiconductor device
JP2014127706A (en) * 2012-12-27 2014-07-07 Renesas Electronics Corp Semiconductor device and method of manufacturing semiconductor device
US9455240B2 (en) 2012-12-27 2016-09-27 Renesas Electronics Corporation Method of manufacturing semiconductor device and semiconductor device
CN110265381A (en) * 2018-03-12 2019-09-20 颀邦科技股份有限公司 Semiconductor package and its circuit base plate
US10504828B2 (en) 2018-03-12 2019-12-10 Chipbond Technology Corporation Semiconductor package and circuit substrate thereof

Similar Documents

Publication Publication Date Title
JP5375708B2 (en) Manufacturing method of semiconductor device
TWI549204B (en) Manufacturing method of semiconductor device
KR101008891B1 (en) Wiring board, mounting structure for electronic components and semiconductor device
JP5645592B2 (en) Manufacturing method of semiconductor device
KR20030067590A (en) Semiconductor element and a producing method for the same, and a semiconductor device and a producing method for the same
JP2010109032A (en) Method of manufacturing semiconductor device
JP2006279062A (en) Semiconductor element and semiconductor device
KR20140097260A (en) Semiconductor device manufacturing method and semiconductor device
US8154123B2 (en) Solder bump, semiconductor chip, method of manufacturing the semiconductor chip, conductive connection structure, and method of manufacturing the conductive connection structure
TWI502666B (en) Electronic parts mounting body, electronic parts, substrate
JP3836349B2 (en) Semiconductor device and manufacturing method thereof
JP2010267741A (en) Method for manufacturing semiconductor device
JP2012028437A (en) Semiconductor device and manufacturing method thereof
JP5560713B2 (en) Electronic component mounting method, etc.
JP2014053647A (en) Manufacturing method of semiconductor device
JP5685807B2 (en) Electronic equipment
JP5223666B2 (en) Circuit board manufacturing method and semiconductor device manufacturing method
JPH09213702A (en) Semiconductor device and method for mounting the same
JP5781825B2 (en) Wiring board manufacturing method
JP3643760B2 (en) Manufacturing method of semiconductor device
JP5454090B2 (en) Manufacturing method of semiconductor device
JP2002368038A (en) Flip-chip mounting method
JP4364074B2 (en) Manufacturing method of semiconductor device
JP2007035870A (en) Semiconductor device
JP2002353265A (en) Mounting structure and method of mounting the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130404

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131018

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131022

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131126

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140401