JP2012023064A - Method for forming conductive portion, conductive portion, and light-emitting device - Google Patents

Method for forming conductive portion, conductive portion, and light-emitting device Download PDF

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JP2012023064A JP2010157403A JP2010157403A JP2012023064A JP 2012023064 A JP2012023064 A JP 2012023064A JP 2010157403 A JP2010157403 A JP 2010157403A JP 2010157403 A JP2010157403 A JP 2010157403A JP 2012023064 A JP2012023064 A JP 2012023064A
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忠久 当山
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Abstract

PROBLEM TO BE SOLVED: To prevent a breakage of a conductive portion.SOLUTION: When a conductive portion such as a gate line Lg and a contact portion 42 made of an Al containing film 2, after a conductive film including a lower layer protective conductive film/Al containing film/upper layer protective conductive film is formed, oxidation treatment is performed on the conductive film as a reforming treatment, and an oxidation protective region 4 is formed on the part of the Al containing film 2 that is not covered by an upper layer protective conductive film 3 and is exposed from a pin hole P, thereby preventing disappearance of the Al containing film 2 due to an exposure to a resist removal solution and preventing a breakage of the conductive portion.

Description

本発明は、導電部形成方法、導電部及び発光装置に関する。   The present invention relates to a conductive part forming method, a conductive part, and a light emitting device.

従来、各種電子デバイスにおける配線や電極などの導電部を形成する方法として、所定の基体上に成膜した導体膜から不要部分を除去して、所望のパターンの導電部を形成するフォトリソグラフィ、エッチングの技術が知られている。
そして、真空蒸着法などによって容易に成膜可能であり、安価で低抵抗なアルミニウム(Al)やアルミニウム合金を用いて導電部の形成が行われるが、アルミニウムやアルミニウム合金はレジストをパターニングする際に使用するアルカリ性の現像液に対する耐性が悪いので、アルミニウムやアルミニウム合金を一時的に保護するようにバリアメタルを使用する技術が知られている(例えば、特許文献1参照。)。
Conventionally, as a method of forming conductive portions such as wirings and electrodes in various electronic devices, photolithography and etching for forming a conductive portion having a desired pattern by removing unnecessary portions from a conductor film formed on a predetermined substrate. The technology is known.
The conductive part can be formed by using aluminum (Al) or an aluminum alloy that is inexpensive and low resistance, and can be easily formed by a vacuum deposition method. When aluminum or aluminum alloy is used for patterning a resist, Since the resistance to the alkaline developer used is poor, a technique using a barrier metal so as to temporarily protect aluminum or an aluminum alloy is known (for example, see Patent Document 1).

例えば、バリアメタルとしてクロム(Cr)を使用する場合、例えば図25(a)〜(e)に示すように、基体50上に、下層Cr膜1、Al合金膜2、上層Cr膜3を順に成膜する(a)。次に上層Cr膜3上にレジスト5をパターニングし(b)、上層Cr膜3をエッチングして除去した後、連続してAl合金膜2をエッチングする(c)。次にレジスト5を剥離し(d)、最後に上層Cr膜3と露出している下層Cr膜1を同時にエッチングして除去し、Al合金製の導電部2を形成する。   For example, when chromium (Cr) is used as the barrier metal, for example, as shown in FIGS. 25A to 25E, the lower layer Cr film 1, the Al alloy film 2, and the upper layer Cr film 3 are sequentially formed on the substrate 50. A film is formed (a). Next, a resist 5 is patterned on the upper layer Cr film 3 (b), the upper layer Cr film 3 is removed by etching, and then the Al alloy film 2 is continuously etched (c). Next, the resist 5 is peeled off (d), and finally, the upper layer Cr film 3 and the exposed lower layer Cr film 1 are etched and removed at the same time to form a conductive portion 2 made of an Al alloy.

特開平9−138424号公報JP-A-9-138424

しかしながら、上記従来技術の場合、例えば図26(a)に示すように、絶縁膜32に設けられたコンタクトホールhを通じて絶縁膜32下の配線51と接続する導電部となる導体膜6を成膜した際や、例えば図27(a)に示すように、絶縁膜32下の配線51を乗り越える導電部となる導体膜6を成膜した際に、その絶縁膜32に急峻な凹凸があると、バリアメタルとしての上層Cr膜3によるAl合金膜2のエッジカバー性が悪くなり、上層Cr膜3にピンホールPが発生してしまうことがある。
上層Cr膜3にピンホールPが生じたまま、その導体膜6にフォトリソグラフィを施すと、図26(b)、図27(b)に示すように、上層Cr膜3上のレジスト5を除去する際に、ピンホールPから浸み込んだレジスト剥離液の作用によって、Al合金膜2が消失してしまうことがあった。
そして、Al合金膜2が消失した範囲が大きいと、導電部が欠損してしまい、断線に至ることがあるという問題があった。
However, in the case of the above-described prior art, for example, as shown in FIG. When, for example, as shown in FIG. 27A, when the conductor film 6 serving as a conductive portion over the wiring 51 under the insulating film 32 is formed, if the insulating film 32 has steep irregularities, The edge cover property of the Al alloy film 2 by the upper layer Cr film 3 as a barrier metal may deteriorate, and pinholes P may be generated in the upper layer Cr film 3.
When the conductor film 6 is subjected to photolithography while the pin hole P is generated in the upper layer Cr film 3, the resist 5 on the upper layer Cr film 3 is removed as shown in FIGS. 26 (b) and 27 (b). At this time, the Al alloy film 2 may disappear due to the action of the resist stripping solution soaked from the pinhole P.
If the range in which the Al alloy film 2 disappears is large, there is a problem in that the conductive portion is lost and the disconnection may occur.

そこで、本発明の課題は、導電部の欠損を防止することである。   Then, the subject of this invention is preventing the defect | deletion of an electroconductive part.

本発明は、導電部形成方法において、
基板の上面側にAl含有膜を成膜した後、前記Al含有膜を保護する上層保護導電膜を成膜し、前記Al含有膜に前記上層保護導電膜を積層した導体膜を形成する導体膜形成工程と、
前記上層保護導電膜で覆われていない前記Al含有膜の部分を酸化して酸化保護領域を形成するための保護処理工程と、
前記導体膜における導電部となる領域を被覆するレジストを形成するレジスト形成工程と、
前記導体膜にエッチング処理を施した後、前記レジストを除去して、導電部を形成する導電部形成工程と、
を備えることを特徴とする。
好ましくは、前記導電部形成工程において、前記導体膜をエッチング処理した際に露出した前記Al含有膜部分を酸化して酸化保護領域を形成する。
好ましくは、前記導体膜形成工程において、絶縁膜上及び前記絶縁膜に設けられたコンタクトホール上に前記導体膜を形成する。
好ましくは、前記導体膜形成工程において、下面に位置する他の導電部によって上面に段差が生じている絶縁膜の上に、前記導体膜を形成する。
好ましくは、前記導体膜は、前記Al含有膜の下に前記上層保護導電膜と同じ材料を有する下層保護導電膜が設けられ、前記導電部形成工程において、前記レジストを除去した後、前記上層保護導電膜と、前記Al含有膜から露出した前記下層保護導電膜とをエッチングして除去する。
本発明の導電部は、上述した導電部形成方法によって製造される。
本発明の発光装置は、上記導電部と、その導電部に接続されて発光する発光素子と、を有する。
The present invention provides a conductive part forming method,
After forming an Al-containing film on the upper surface side of the substrate, an upper protective conductive film for protecting the Al-containing film is formed, and a conductive film is formed by laminating the upper protective conductive film on the Al-containing film Forming process;
A protective treatment step for forming an oxidation protection region by oxidizing a portion of the Al-containing film not covered with the upper protective conductive film;
A resist forming step of forming a resist covering a region to be a conductive portion in the conductor film;
A conductive part forming step of forming a conductive part by removing the resist after etching the conductive film;
It is characterized by providing.
Preferably, in the conductive portion forming step, the Al-containing film portion exposed when the conductor film is etched is oxidized to form an oxidation protection region.
Preferably, in the conductor film forming step, the conductor film is formed on the insulating film and on a contact hole provided in the insulating film.
Preferably, in the conductor film forming step, the conductor film is formed on an insulating film in which a step is generated on the upper surface by another conductive portion located on the lower surface.
Preferably, the conductor film is provided with a lower layer protective conductive film having the same material as the upper layer protective conductive film under the Al-containing film, and after the resist is removed in the conductive part forming step, the upper layer protective film is formed. The conductive film and the lower protective conductive film exposed from the Al-containing film are removed by etching.
The conductive part of the present invention is manufactured by the conductive part forming method described above.
The light-emitting device of the present invention includes the conductive portion and a light-emitting element that is connected to the conductive portion and emits light.

本発明によれば、導電部の欠損を防止することができる。   According to the present invention, it is possible to prevent the conductive part from being lost.

ELパネルの画素の配置構成を示す平面図である。It is a top view which shows the arrangement configuration of the pixel of an EL panel. ELパネルの概略構成を示す平面図である。It is a top view which shows schematic structure of EL panel. ELパネルの1画素に相当する回路を示した回路図である。It is a circuit diagram showing a circuit corresponding to one pixel of an EL panel. ELパネルの1画素を示した平面図である。It is the top view which showed 1 pixel of EL panel. 図4のV−V線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VV line of FIG. 図4のVI−VI線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VI-VI line of FIG. 図4のVII−VII線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VII-VII line of FIG. 図4のVIII−VIII線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VIII-VIII line of FIG. 導電部の形成工程を示す説明図である。It is explanatory drawing which shows the formation process of an electroconductive part. 導電部の形成工程を示す説明図である。It is explanatory drawing which shows the formation process of an electroconductive part. 導電部の形成工程を示す説明図である。It is explanatory drawing which shows the formation process of an electroconductive part. 導電部の形成工程を示す説明図である。It is explanatory drawing which shows the formation process of an electroconductive part. 導電部の形成工程を示す説明図である。It is explanatory drawing which shows the formation process of an electroconductive part. 導電部の形成工程を示す説明図である。It is explanatory drawing which shows the formation process of an electroconductive part. 導電部の形成工程を示す説明図である。It is explanatory drawing which shows the formation process of an electroconductive part. 導電部の形成工程を示す説明図である。It is explanatory drawing which shows the formation process of an electroconductive part. 導電部形成工程の他の形態を示す説明図(a)(b)(c)である。It is explanatory drawing (a) (b) (c) which shows the other form of an electroconductive part formation process. 実施形態2のELパネルの1画素を示した平面図である。6 is a plan view showing one pixel of an EL panel according to Embodiment 2. FIG. 図18のIXX−IXX線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the IXX-IXX line | wire of FIG. 図18のXX−XX線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the XX-XX line of FIG. 図18のXXI−XXI線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the XXI-XXI line | wire of FIG. 表示パネルにELパネルが適用された携帯電話機の一例を示す正面図である。It is a front view which shows an example of the mobile telephone by which EL panel was applied to the display panel. 表示パネルにELパネルが適用されたデジタルカメラの一例を示す正面側斜視図(a)と、後面側斜視図(b)である。They are the front side perspective view (a) which shows an example of the digital camera with which the EL panel was applied to the display panel, and a rear side perspective view (b). 表示パネルにELパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。It is a perspective view which shows an example of the personal computer by which EL panel was applied to the display panel. 従来の導電部の形成工程(a)〜(e)を示す説明図である。It is explanatory drawing which shows the formation process (a)-(e) of the conventional electroconductive part. 従来の導電部形成工程において、バリアメタルにピンホールが生じた状態(a)と、導電部が欠損した状態(b)を示す説明図である。It is explanatory drawing which shows the state (a) which the pinhole produced in the barrier metal in the conventional conductive part formation process, and the state (b) which the conductive part lacked. 従来の導電部形成工程において、バリアメタルにピンホールが生じた状態(a)と、導電部が欠損した状態(b)を示す説明図である。It is explanatory drawing which shows the state (a) which the pinhole produced in the barrier metal in the conventional conductive part formation process, and the state (b) which the conductive part lacked.

以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。   Hereinafter, preferred embodiments for carrying out the present invention will be described with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.

(実施形態1)
図1は、発光装置であるELパネル10における複数の画素30の配置構成を示す平面図であり、図2は、ELパネル10の概略構成を示す平面図である。
(Embodiment 1)
FIG. 1 is a plan view illustrating an arrangement configuration of a plurality of pixels 30 in an EL panel 10 that is a light emitting device, and FIG. 2 is a plan view illustrating a schematic configuration of the EL panel 10.

図1、図2に示すように、ELパネル10には、赤(R),緑(G),青(B)をそれぞれ発光する複数の画素30が所定のパターンでマトリクス状に配置されている。
このELパネル10には、複数のゲートラインLgが行方向に沿って互いに略平行となるよう配列され、複数のデータラインLdが平面視してゲートラインLgと略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合うゲートラインLgの間において電流供給ライン(アノードライン)LaがゲートラインLgに沿って設けられている。そして、これら互いに隣接する二本のゲートラインLgと互いに隣接する二本のデータラインLdとによって囲われる範囲が、画素30に相当する。
また、ELパネル10には、ゲートラインLg、データラインLd、電流供給ラインLaの上方を覆うように、格子状の層間絶縁膜33と絶縁層35が設けられている。この層間絶縁膜33と絶縁層35にそれぞれ略長方形状の複数の開口部33a,35aが画素30ごとに形成されており、この開口部33a,35a内に所定のキャリア輸送層(後述する正孔注入層36、インターレイヤ37、発光層38)が設けられて、画素30の発光領域となる。キャリア輸送層とは、順バイアスの電圧が印加されることによって正孔又は電子を輸送する層である。またストライプ状の隔壁39がデータラインLdに沿って絶縁層35上に設けられている。
なお、赤(R)、緑(G)、青(B)の3画素30は格子パターンに限らず、例えば列方向に同色画素が配列されるストライプパターンでもよく、またデルタ配列であってもよい。
As shown in FIGS. 1 and 2, in the EL panel 10, a plurality of pixels 30 that respectively emit red (R), green (G), and blue (B) are arranged in a matrix with a predetermined pattern. .
In the EL panel 10, a plurality of gate lines Lg are arranged so as to be substantially parallel to each other along the row direction, and the plurality of data lines Ld are arranged along the column direction so as to be substantially orthogonal to the gate lines Lg in plan view. They are arranged so as to be substantially parallel to each other. Further, a current supply line (anode line) La is provided between the adjacent gate lines Lg along the gate line Lg. A range surrounded by the two adjacent gate lines Lg and the two adjacent data lines Ld corresponds to the pixel 30.
The EL panel 10 is provided with a lattice-like interlayer insulating film 33 and an insulating layer 35 so as to cover the gate line Lg, the data line Ld, and the current supply line La. A plurality of substantially rectangular openings 33a and 35a are formed in the interlayer insulating film 33 and the insulating layer 35 for each pixel 30, and a predetermined carrier transport layer (holes described later) is formed in the openings 33a and 35a. An injection layer 36, an interlayer 37, and a light emitting layer 38) are provided and become a light emitting region of the pixel 30. The carrier transport layer is a layer that transports holes or electrons when a forward bias voltage is applied. A stripe-shaped partition wall 39 is provided on the insulating layer 35 along the data line Ld.
The three pixels 30 of red (R), green (G), and blue (B) are not limited to the lattice pattern, and may be a stripe pattern in which the same color pixels are arranged in the column direction, or may be a delta arrangement. .

図3は、アクティブマトリクス駆動方式で動作するELパネル10の1画素に相当する回路の一例を示した回路図である。   FIG. 3 is a circuit diagram showing an example of a circuit corresponding to one pixel of the EL panel 10 operating in the active matrix driving method.

図3に示すように、ELパネル10には、ゲートラインLgと、ゲートラインLgと交差するデータラインLdと、ゲートラインLgに沿う電流供給ラインLaとが設けられており、このELパネル10の1画素30につき、第1選択トランジスタTr11、第2選択トランジスタTr12、発光駆動トランジスタTr13と、キャパシタCsと、EL素子21とが設けられている。   As shown in FIG. 3, the EL panel 10 is provided with a gate line Lg, a data line Ld intersecting the gate line Lg, and a current supply line La along the gate line Lg. For each pixel 30, a first selection transistor Tr11, a second selection transistor Tr12, a light emission drive transistor Tr13, a capacitor Cs, and an EL element 21 are provided.

そして、ELパネル10は、図1から図4に示すように、複数の電流供給ラインLaと、複数のデータラインLdと、複数のゲートラインLgと、を備えている。ゲートラインLgは、それぞれ対応する所定行に配列された複数の画素回路に接続されている。各データラインLdは、それぞれ対応する所定列に配列された複数の画素回路に接続されている。各電流供給ラインLaは、それぞれ対応する所定行に配列された複数の画素回路に接続されている。
電流供給ラインLaは、図示しない電圧電源または電圧ドライバに接続されている。
また、後述するように、電流供給ラインLaは、各トランジスタTr11〜Tr13のソース電極、ドレイン電極となるソース−ドレイン導電層を用いて、これらソース電極とドレイン電極ともに形成される。データラインLdは、各トランジスタTr11〜Tr13のゲート電極となるゲート導電層を用いて、これらゲート電極とともに形成される。ゲートラインLgは、ソース−ドレイン導電層より上層に設けられた第3のメタル層を用いて形成される。
これらの異なる層に形成された配線と、各トランジスタの電極とは、絶縁膜32に設けられたコンタクト部41〜43等を介して接続されている。
As shown in FIGS. 1 to 4, the EL panel 10 includes a plurality of current supply lines La, a plurality of data lines Ld, and a plurality of gate lines Lg. The gate lines Lg are connected to a plurality of pixel circuits arranged in corresponding predetermined rows. Each data line Ld is connected to a plurality of pixel circuits arranged in a corresponding predetermined column. Each current supply line La is connected to a plurality of pixel circuits arranged in a corresponding predetermined row.
The current supply line La is connected to a voltage power source or a voltage driver (not shown).
Further, as will be described later, the current supply line La is formed by using a source-drain conductive layer serving as a source electrode and a drain electrode of each of the transistors Tr11 to Tr13, together with the source electrode and the drain electrode. The data line Ld is formed together with these gate electrodes using a gate conductive layer that becomes a gate electrode of each of the transistors Tr11 to Tr13. The gate line Lg is formed using a third metal layer provided above the source-drain conductive layer.
The wirings formed in these different layers are connected to the electrodes of the transistors via contact portions 41 to 43 provided in the insulating film 32.

また、図4から図6に示すように、第1選択トランジスタTr11のゲート電極11gは、第2選択トランジスタTr12のゲート電極12gと一体に形成されており、そのゲート電極11gは、絶縁膜32に設けられたコンタクトホール中のコンタクト部42とゲート電極12gとを介してゲートラインLgに接続されている。
第1選択トランジスタTr11のドレイン電極11dは、電流供給ラインLaと一体に形成されており、電流供給ラインLaに接続されている。
第1選択トランジスタTr11のソース電極11sは、絶縁膜32に設けられたコンタクトホール中のコンタクト部43を介して発光駆動トランジスタTr13のゲート電極13gに接続されている。
4 to 6, the gate electrode 11g of the first selection transistor Tr11 is formed integrally with the gate electrode 12g of the second selection transistor Tr12, and the gate electrode 11g is formed on the insulating film 32. It is connected to the gate line Lg via the contact portion 42 in the provided contact hole and the gate electrode 12g.
The drain electrode 11d of the first selection transistor Tr11 is formed integrally with the current supply line La and is connected to the current supply line La.
The source electrode 11s of the first selection transistor Tr11 is connected to the gate electrode 13g of the light emission drive transistor Tr13 through a contact portion 43 in a contact hole provided in the insulating film 32.

また、第2選択トランジスタTr12のゲート電極12gは、コンタクト部42を介してゲートラインLgに接続されている。
第2選択トランジスタTr12のドレイン電極12dは、発光駆動トランジスタTr13のソース電極13sに接続されている。
第2選択トランジスタTr12のソース電極12sは、絶縁膜32に設けられたコンタクトホール中のコンタクト部41を介してデータラインLdに接続されている。
The gate electrode 12g of the second selection transistor Tr12 is connected to the gate line Lg via the contact portion 42.
The drain electrode 12d of the second selection transistor Tr12 is connected to the source electrode 13s of the light emission drive transistor Tr13.
The source electrode 12s of the second selection transistor Tr12 is connected to the data line Ld via a contact portion 41 in a contact hole provided in the insulating film 32.

また、発光駆動トランジスタTr13のゲート電極13gは、コンタクト部43を介して第1選択トランジスタTr11のソース電極11sに接続されている。
発光駆動トランジスタTr13のドレイン電極13dは、電流供給ラインLaと一体に形成されており、電流供給ラインLaに接続されている。
発光駆動トランジスタTr13のソース電極13sは、画素電極34と一部が重なることによって画素電極34に接続されている。また、発光駆動トランジスタTr13のソース電極13sは、第2選択トランジスタTr12のドレイン電極12dと一体に接続されている。
The gate electrode 13g of the light emission drive transistor Tr13 is connected to the source electrode 11s of the first selection transistor Tr11 via the contact portion 43.
The drain electrode 13d of the light emission drive transistor Tr13 is formed integrally with the current supply line La and is connected to the current supply line La.
The source electrode 13s of the light emission drive transistor Tr13 is connected to the pixel electrode 34 by partially overlapping the pixel electrode 34. The source electrode 13s of the light emission drive transistor Tr13 is integrally connected to the drain electrode 12d of the second selection transistor Tr12.

特に、本実施形態1では、図4〜図8に示すように、電流供給ラインLaの上面並びに発光駆動トランジスタTr13のドレイン電極13dの上面に、導電層48が設けられている。導電層48は、電流供給ラインLa上面において、電流供給ラインLaより幅広に形成されている。導電層48は、導電性材料から形成されている。この導電層48を設けることにより、電流供給ラインLaの低抵抗化を図ることができ、電圧降下を抑制することができる。なお、本実施形態1では、第3のメタル層を用いてゲートラインLgを形成する際に同時に導電層48を形成することによって、製造工程を増加させることなく、電流供給ラインLaの低抵抗化が可能となる。   In particular, in the first embodiment, as shown in FIGS. 4 to 8, the conductive layer 48 is provided on the upper surface of the current supply line La and the upper surface of the drain electrode 13d of the light emission drive transistor Tr13. The conductive layer 48 is formed wider on the upper surface of the current supply line La than the current supply line La. The conductive layer 48 is made of a conductive material. By providing the conductive layer 48, the resistance of the current supply line La can be reduced, and a voltage drop can be suppressed. In the first embodiment, the conductive layer 48 is formed at the same time when the gate line Lg is formed using the third metal layer, thereby reducing the resistance of the current supply line La without increasing the number of manufacturing steps. Is possible.

基板31上には、ゲート導電層をパターニングしてなる第1選択トランジスタTr11、第2選択トランジスタTr12、発光駆動トランジスタTr13のゲート電極11g,12g,13gが形成されている。更に、基板31上には、ゲート導電層をパターニングしてなり、列方向に沿って延びるデータラインLdが形成されている。
更に、ゲート電極11g,12g,13gやデータラインLdを覆うように、ゲート絶縁膜やキャパシタの誘電体として機能する絶縁膜32が形成されている。
On the substrate 31, gate electrodes 11g, 12g, and 13g of the first selection transistor Tr11, the second selection transistor Tr12, and the light emission drive transistor Tr13 formed by patterning the gate conductive layer are formed. Furthermore, a data line Ld extending in the column direction is formed on the substrate 31 by patterning the gate conductive layer.
Furthermore, an insulating film 32 that functions as a gate insulating film or a capacitor dielectric is formed so as to cover the gate electrodes 11g, 12g, 13g and the data line Ld.

絶縁膜32は、絶縁性材料、例えばシリコン酸化膜又はシリコン窒化膜等からなり、データラインLdと、ゲート電極11g,12g,13gとを覆うように基板31上に形成されている。絶縁膜32にはコンタクトホールが形成されており、コンタクトホール中に形成されたコンタクト部が、ゲート導電層を用いて形成された電極、配線とソースドレイン層を用いて形成された電極、配線とのコンタクトを図る。   The insulating film 32 is made of an insulating material such as a silicon oxide film or a silicon nitride film, and is formed on the substrate 31 so as to cover the data line Ld and the gate electrodes 11g, 12g, and 13g. A contact hole is formed in the insulating film 32, and a contact portion formed in the contact hole includes an electrode formed using a gate conductive layer, an electrode formed using a source / drain layer, a wiring To make contact.

第1選択トランジスタTr11、第2選択トランジスタTr12、発光駆動トランジスタTr13は、逆スタガ型の薄膜トランジスタ(TFT;Thin Film Transistor)である。各トランジスタは図4〜6に示すように基板31上に形成されている。
図4に示すように、第2選択トランジスタTr12は、アモルファスシリコンまたは微結晶シリコンのいずれか一方を少なくとも含む半導体層121と、保護絶縁層122と、ドレイン電極12dと、ソース電極12sと、n型不純物を含むアモルファスシリコンまたはn型不純物を含む微結晶シリコンからなるオーミックコンタクト層124,125と、ゲート電極12gと、を備えている。
また、発光駆動トランジスタTr13は、アモルファスシリコンまたは微結晶シリコンのいずれか一方を少なくとも含む半導体層131と、保護絶縁層132と、ドレイン電極13dと、ソース電極13sと、n型不純物を含むa−Siまたはn型不純物を含む微結晶シリコンからなるオーミックコンタクト層134,135と、ゲート電極13gと、を備えている。
なお、図示(断面図)は省略しているが、第1選択トランジスタTr11は、第2選択トランジスタTr12と同様の構成となっている。
The first selection transistor Tr11, the second selection transistor Tr12, and the light emission drive transistor Tr13 are inverted staggered thin film transistors (TFTs). Each transistor is formed on a substrate 31 as shown in FIGS.
As shown in FIG. 4, the second selection transistor Tr12 includes a semiconductor layer 121 including at least one of amorphous silicon and microcrystalline silicon, a protective insulating layer 122, a drain electrode 12d, a source electrode 12s, an n-type. Ohmic contact layers 124 and 125 made of amorphous silicon containing impurities or microcrystalline silicon containing n-type impurities, and a gate electrode 12g are provided.
The light emission drive transistor Tr13 includes a semiconductor layer 131 including at least one of amorphous silicon and microcrystalline silicon, a protective insulating layer 132, a drain electrode 13d, a source electrode 13s, and a-Si including n-type impurities. Alternatively, ohmic contact layers 134 and 135 made of microcrystalline silicon containing n-type impurities and a gate electrode 13g are provided.
Although not shown (cross-sectional view), the first selection transistor Tr11 has the same configuration as the second selection transistor Tr12.

各トランジスタTr11,Tr12,Tr13におけるゲート電極は、例えば、Mo膜、MoNb合金膜等の何れかから選択されたゲート導電層をパターニングして形成される。
各トランジスタTr11,Tr12,Tr13におけるドレイン電極とソース電極は、例えばそれぞれ、下層保護導電膜/Al合金膜/上層保護導電膜が順次積層された積層膜または下層保護導電膜/Al膜/上層保護導電膜が順次積層された積層膜を有するソース−ドレイン導電層をパターニングして形成される。また、ゲートラインLgと導電層48は、例えばそれぞれ、下層保護導電膜/Al合金膜/上層保護導電膜または下層保護導電膜/Al膜/上層保護導電膜を有する第3のメタル層をパターニングして形成される。なお、上述した下層保護導電膜及び上層保護導電膜は、Cr、W、Moの少なくとも何れかを含む。
The gate electrode in each of the transistors Tr11, Tr12, Tr13 is formed by patterning a gate conductive layer selected from, for example, a Mo film or a MoNb alloy film.
The drain electrode and the source electrode in each of the transistors Tr11, Tr12, Tr13 are, for example, a laminated film in which a lower protective conductive film / Al alloy film / an upper protective conductive film are sequentially laminated, or a lower protective conductive film / Al film / upper protective conductive, respectively. The source-drain conductive layer having a laminated film in which films are sequentially laminated is formed by patterning. The gate line Lg and the conductive layer 48 are formed by patterning a third metal layer having, for example, a lower protective conductive film / Al alloy film / upper protective film or a lower protective conductive film / Al film / upper protective conductive film, respectively. Formed. The lower protective conductive film and the upper protective conductive film described above include at least one of Cr, W, and Mo.

また、図7に示すように、ゲートラインLgは、絶縁性材料からなる絶縁膜32と層間絶縁膜33を挟んでデータラインLdと交差しており、ゲートラインLgとデータラインLdは、互いに電気的に絶縁されている。ゲートラインLgは、データラインLdとの交差領域付近においてデータラインLdの厚さに応じた段差が生じている。
また、図8に示すように、電流供給ラインLaは、絶縁性材料からなる絶縁膜32を挟んでデータラインLdと交差しており、電流供給ラインLaとデータラインLdは、互いに電気的に絶縁されている。電流供給ラインLaは、データラインLdとの交差領域付近においてデータラインLdの厚さに応じた段差が生じている。
As shown in FIG. 7, the gate line Lg intersects the data line Ld with the insulating film 32 made of an insulating material and the interlayer insulating film 33 interposed therebetween, and the gate line Lg and the data line Ld are electrically connected to each other. Is electrically insulated. The gate line Lg has a step corresponding to the thickness of the data line Ld in the vicinity of the intersection region with the data line Ld.
Further, as shown in FIG. 8, the current supply line La intersects the data line Ld with the insulating film 32 made of an insulating material interposed therebetween, and the current supply line La and the data line Ld are electrically insulated from each other. Has been. The current supply line La has a step corresponding to the thickness of the data line Ld in the vicinity of the intersection region with the data line Ld.

キャパシタCsは、一方のキャパシタ電極として機能する発光駆動トランジスタTr13のゲート電極13gの一部と、他方のキャパシタ電極として機能する画素電極34及び発光駆動トランジスタTr13のソース電極13sと、ゲート電極13gと画素電極34との間の重なり部分及びゲート電極13gとソース電極13sとの間の重なり部分に介在した誘導体となる絶縁膜32とによって構成される。キャパシタCsは、発光駆動トランジスタTr13のゲート電極13gとソース電極13sとの間の容量となっている。   The capacitor Cs includes a part of the gate electrode 13g of the light emission drive transistor Tr13 that functions as one capacitor electrode, the pixel electrode 34 that functions as the other capacitor electrode, the source electrode 13s of the light emission drive transistor Tr13, the gate electrode 13g, and the pixel. The insulating film 32 serving as a derivative is interposed between the overlapping portion between the electrode 34 and the overlapping portion between the gate electrode 13g and the source electrode 13s. The capacitor Cs has a capacitance between the gate electrode 13g and the source electrode 13s of the light emission drive transistor Tr13.

画素電極(アノード電極)34は、透光性を有する導電材料、例えば酸化錫が添加された酸化インジウム(Indium Thin Oxide;ITO)や酸化亜鉛ドープされた酸化インジウム(Indium Zinc Oxide)等から構成される。各画素電極34は画素30毎に形成されており、隣接する他の画素30の画素電極34と離間されている。   The pixel electrode (anode electrode) 34 is made of a light-transmitting conductive material, for example, indium oxide (Indium Thin Oxide) to which tin oxide is added, indium oxide doped with zinc oxide (Indium Zinc Oxide), or the like. The Each pixel electrode 34 is formed for each pixel 30 and is separated from the pixel electrodes 34 of other adjacent pixels 30.

層間絶縁膜33は、絶縁性材料、例えばシリコン窒化膜からなり、各画素電極34の中央を開口する略方形の開口部33aを有し、開口部33aから画素電極34が露出するように配置されている。また、層間絶縁膜33はトランジスタTr11,Tr12,Tr13、電流供給ラインLa等を覆うように形成される。
層間絶縁膜33上には、図5、図6に示すように、ゲートラインLg、導電層48が形成されており、更にゲートラインLg及び導電層48を覆うように、絶縁材料、例えばシリコン窒化膜からなる絶縁層35が形成されている。絶縁層35には層間絶縁膜33の開口部33aと形状が略一致した開口部35aが形成されており、これら開口部33a、開口部35aによって画素電極34及び対向電極40との間に介在する発光層38、つまり画素30の発光領域が画されている。
The interlayer insulating film 33 is made of an insulating material, for example, a silicon nitride film, has a substantially rectangular opening 33a that opens at the center of each pixel electrode 34, and is arranged so that the pixel electrode 34 is exposed from the opening 33a. ing. The interlayer insulating film 33 is formed so as to cover the transistors Tr11, Tr12, Tr13, the current supply line La, and the like.
As shown in FIGS. 5 and 6, a gate line Lg and a conductive layer 48 are formed on the interlayer insulating film 33, and an insulating material such as silicon nitride is further covered so as to cover the gate line Lg and the conductive layer 48. An insulating layer 35 made of a film is formed. The insulating layer 35 is formed with an opening 35a whose shape substantially coincides with the opening 33a of the interlayer insulating film 33, and is interposed between the pixel electrode 34 and the counter electrode 40 by the opening 33a and the opening 35a. The light emitting layer 38, that is, the light emitting area of the pixel 30 is drawn.

隔壁39は、絶縁材料、例えばポリイミド等の感光性樹脂を硬化してなり、層間絶縁膜33及び絶縁層35上に形成される。隔壁39は、図1、図2、図4に示すように、その開口部39bが、列方向に沿って配列された複数の画素30にわたって連続して形成されたストライプ状に形成されており、層間絶縁膜33の開口部33aと絶縁層35の開口部35aに対応する位置に設けられている。隔壁39は、製造工程中、画素電極34上に形成されるR(赤)の画素30の発光層38となる材料を含有する含有液、G(緑)の画素30の発光層38となる材料を含有する含有液、B(青)の画素30の発光層38となる材料を含有する含有液を画素電極34上に塗布する際に、行方向に隣接する互いに異なる色を発する画素30に流出しないように仕切っており、発光層38の混合を防止する。なお、隔壁39の平面形状は、これに限られず各画素30ごとに開口部を設けた格子状であってもよい。   The partition 39 is formed by curing an insulating material, for example, a photosensitive resin such as polyimide, and is formed on the interlayer insulating film 33 and the insulating layer 35. As shown in FIGS. 1, 2, and 4, the partition wall 39 is formed in a stripe shape in which the opening 39 b is continuously formed across a plurality of pixels 30 arranged along the column direction. It is provided at a position corresponding to the opening 33 a of the interlayer insulating film 33 and the opening 35 a of the insulating layer 35. The partition wall 39 is a liquid containing a material that becomes the light emitting layer 38 of the R (red) pixel 30 formed on the pixel electrode 34 during the manufacturing process, and a material that becomes the light emitting layer 38 of the G (green) pixel 30. And a liquid containing a material that will become the light emitting layer 38 of the B (blue) pixel 30, when applied to the pixel electrode 34, it flows out to the pixels 30 emitting different colors adjacent to each other in the row direction. The light-emitting layer 38 is prevented from mixing. The planar shape of the partition wall 39 is not limited to this, and may be a lattice shape in which an opening is provided for each pixel 30.

EL素子21は、画素電極34と、正孔注入層36と、インターレイヤ37と、発光層38と、対向電極40と、を備える。正孔注入層36と、インターレイヤ37と、発光層38とがそれぞれ、電子や正孔がキャリアとして輸送されるキャリア輸送層となる。キャリア輸送層は、層間絶縁膜33、絶縁層35及び隔壁39の開口部内に配置されている。
EL素子21が基板31側から表示光を出射するボトムエミッション型である場合、画素電極34は酸化錫が添加された酸化インジウム(Indium Thin Oxide;ITO)や酸化亜鉛ドープされた酸化インジウム(Indium Zinc Oxide)等の透明金属酸化物を含む透明電極となる。
また、EL素子21が対向電極40側から表示光を出射するトップエミッション型である場合、画素電極34はAl等の可視光反射性の下層電極と、この下層電極上に積層された、上述した透明金属酸化物を含む上層透明電極とを有する。
The EL element 21 includes a pixel electrode 34, a hole injection layer 36, an interlayer 37, a light emitting layer 38, and a counter electrode 40. The hole injection layer 36, the interlayer 37, and the light emitting layer 38 are carrier transport layers in which electrons and holes are transported as carriers. The carrier transport layer is disposed in the openings of the interlayer insulating film 33, the insulating layer 35, and the partition 39.
When the EL element 21 is a bottom emission type that emits display light from the substrate 31 side, the pixel electrode 34 is made of indium oxide added with tin oxide (Indium Thin Oxide; ITO) or indium oxide doped with zinc oxide (Indium Zinc). A transparent electrode containing a transparent metal oxide such as Oxide.
Further, in the case where the EL element 21 is a top emission type that emits display light from the counter electrode 40 side, the pixel electrode 34 is laminated on a visible light reflective lower electrode such as Al and the lower electrode, as described above. And an upper transparent electrode containing a transparent metal oxide.

正孔注入層36は、画素電極34上に形成され、発光層38に正孔を供給する機能を有する。正孔注入層36は正孔(ホール)の注入や輸送が可能な有機高分子系の材料や低分子系の材料、或いは無機化合物を有している。また、有機高分子系のホール注入・輸送材料を含む有機化合物含有液としては、例えば導電性ポリマーであるポリエチレンジオキシチオフェン(PEDOT)とドーパントであるポリスチレンスルホン酸(PSS)を水系溶媒に分散させた分散液であるPEDOT/PSS水溶液を塗布、乾燥して正孔注入層36を形成する。無機化合物としては、高抵抗の酸化モリブデンを画素電極34上及び隔壁39の表面に連続して成膜することによって正孔注入層36を形成する。   The hole injection layer 36 is formed on the pixel electrode 34 and has a function of supplying holes to the light emitting layer 38. The hole injection layer 36 includes an organic polymer material, a low molecular material, or an inorganic compound capable of injecting and transporting holes. As an organic compound-containing liquid containing an organic polymer hole injection / transport material, for example, polyethylenedioxythiophene (PEDOT) which is a conductive polymer and polystyrene sulfonic acid (PSS) which is a dopant are dispersed in an aqueous solvent. The hole injection layer 36 is formed by applying and drying the PEDOT / PSS aqueous solution that is the dispersion. As the inorganic compound, the hole injection layer 36 is formed by continuously forming a high-resistance molybdenum oxide on the pixel electrode 34 and the surface of the partition wall 39.

インターレイヤ37は、正孔注入層36上に形成される。インターレイヤ37は、発光層38の電子注入性を抑制して発光層38内において電子と正孔とを再結合させやすくする機能を有し、発光層38の発光効率を高めるために設けられている有機化合物層である。   The interlayer 37 is formed on the hole injection layer 36. The interlayer 37 has a function of suppressing the electron injection property of the light emitting layer 38 to facilitate recombination of electrons and holes in the light emitting layer 38, and is provided to increase the light emission efficiency of the light emitting layer 38. It is an organic compound layer.

発光層38は、インターレイヤ37上に形成される。発光層38は、アノード電極(画素電極34)とカソード電極(対向電極40)との間に電圧を印加することにより光を発生する機能を有する。発光層38は、蛍光あるいは燐光を発光することが可能な公知の高分子発光材料、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む赤(R)、緑(G)、青(B)色の発光材料から構成される。また、これらの発光材料は、適宜水系溶媒あるいはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解(又は分散)した溶液(分散液)を、連続した液流として吐出するノズルコート法や分離した複数の液滴として吐出するインクジェット法等により塗布し、溶媒を揮発させることによって形成する。   The light emitting layer 38 is formed on the interlayer 37. The light emitting layer 38 has a function of generating light by applying a voltage between the anode electrode (pixel electrode 34) and the cathode electrode (counter electrode 40). The light emitting layer 38 is a known polymer light emitting material capable of emitting fluorescence or phosphorescence, for example, red (R) or green (G) containing a conjugated double bond polymer such as polyparaphenylene vinylene or polyfluorene. And a blue (B) light emitting material. In addition, these luminescent materials are suitably used in a nozzle coating method in which a solution (dispersion) dissolved (or dispersed) in an aqueous solvent or an organic solvent such as tetralin, tetramethylbenzene, mesitylene, and xylene is discharged as a continuous liquid flow. It forms by apply | coating by the inkjet method etc. which are discharged as a separated several droplet, and volatilizing a solvent.

対向電極(カソード電極)40は、発光層38上に設けられる。対向電極(カソード電極)40は、ボトムエミッション型の場合、発光層38上に設けられ、導電材料、例えばLi,Mg,Ca,Ba等の仕事関数の低い材料を有する層と、この層上に積層されたAl等の光反射性導電層を有する積層構造を成す。また、対向電極(カソード電極)40がトップエミッション型の場合、発光層38上に設けられ、約10nm以下の膜厚の極薄い例えばLi,Mg,Ca,Ba等の仕事関数の低い材料を有する光透過性低仕事関数層と、100nm〜200nm程度の膜厚のITO等の光透過性導電層を有する透明積層構造を成す。本実施形態では、対向電極40は複数の画素30に跨って形成される単一の電極層から構成され、例えば接地電位である基準電圧Vssが印加されている。   The counter electrode (cathode electrode) 40 is provided on the light emitting layer 38. In the case of the bottom emission type, the counter electrode (cathode electrode) 40 is provided on the light emitting layer 38, and includes a layer having a conductive material, for example, a material having a low work function such as Li, Mg, Ca, Ba, and the like. A laminated structure having laminated light-reflective conductive layers such as Al is formed. Further, when the counter electrode (cathode electrode) 40 is a top emission type, it is provided on the light emitting layer 38 and has an extremely thin material with a low work function such as Li, Mg, Ca, Ba, etc. having a thickness of about 10 nm or less. A transparent laminated structure having a light transmissive low work function layer and a light transmissive conductive layer such as ITO having a film thickness of about 100 nm to 200 nm is formed. In the present embodiment, the counter electrode 40 is composed of a single electrode layer formed across a plurality of pixels 30 and is applied with a reference voltage Vss which is a ground potential, for example.

このELパネル10は、次のような駆動によって発光する。なお、トランジスタTr11〜Tr13はnチャネル型トランジスタに設定され、これに基づいて後述する信号のハイ、ローが設定されるが、トランジスタTr11〜Tr13は少なくともいずれかがpチャネル型トランジスタであってもよく、それに応じて信号のハイ、ローが設定されていればよい。
まず、選択期間にゲートラインLgの電位がハイレベルになり、第1選択トランジスタTr11と第2選択トランジスタTr12をオンにする。この選択期間において電流供給ラインLaには基準電位Vss以下のローレベルの電圧が印加されており、図示しないデータドライバからの信号に基づいてデータラインLdに画素階調に応じた電流を流すことで、電流供給ラインLaから発光駆動トランジスタTr13、第2選択トランジスタTr12、データラインLdへと電流が流れる。そして、この画素階調に対応する電流に応じた電荷がキャパシタCsにチャージされる。
次に、発光期間にゲートラインLgの電位がローレベルになり、第1選択トランジスタTr11と第2選択トランジスタTr12をオフにする。この発光期間において電流供給ラインLaには基準電位Vssよりも高いハイレベルの電圧が印加されている。
ここで、第1選択トランジスタTr11がオフであるので、発光駆動トランジスタTr13のゲート電極13gとソース電極13sとの間の電位差が、キャパシタCsにチャージされた電荷のレベルに維持される。また、第2選択トランジスタTr12もオフであるため、電流供給ラインLaから発光駆動トランジスタTr13を通じてEL素子21にゲート電極13gとソース電極13sとの間の電位差に応じた電流値の電流が流れる。
こうして、所定の階調で各EL素子21が発光することで、ELパネル10の発光表示が行われる。
The EL panel 10 emits light by the following driving. The transistors Tr11 to Tr13 are set as n-channel transistors, and based on this, high and low of a signal described later are set. However, at least one of the transistors Tr11 to Tr13 may be a p-channel transistor. Accordingly, it is only necessary to set the signal high and low accordingly.
First, the potential of the gate line Lg becomes high level during the selection period, and the first selection transistor Tr11 and the second selection transistor Tr12 are turned on. In this selection period, a low level voltage equal to or lower than the reference potential Vss is applied to the current supply line La, and a current corresponding to the pixel gradation is caused to flow through the data line Ld based on a signal from a data driver (not shown). A current flows from the current supply line La to the light emission drive transistor Tr13, the second selection transistor Tr12, and the data line Ld. Then, a charge corresponding to the current corresponding to the pixel gradation is charged in the capacitor Cs.
Next, the potential of the gate line Lg becomes low level during the light emission period, and the first selection transistor Tr11 and the second selection transistor Tr12 are turned off. During this light emission period, a high level voltage higher than the reference potential Vss is applied to the current supply line La.
Here, since the first selection transistor Tr11 is off, the potential difference between the gate electrode 13g and the source electrode 13s of the light emission drive transistor Tr13 is maintained at the level of the charge charged in the capacitor Cs. Further, since the second selection transistor Tr12 is also off, a current having a current value corresponding to the potential difference between the gate electrode 13g and the source electrode 13s flows from the current supply line La to the EL element 21 through the light emission drive transistor Tr13.
In this way, each EL element 21 emits light at a predetermined gradation, whereby light emission display of the EL panel 10 is performed.

次に、各トランジスタTr11,Tr12,Tr13におけるドレイン電極およびソース電極と電流供給ラインLaとを、ソース−ドレイン導電層(導体膜)から形成する方法と、ゲートラインLgと導電層48を、第3のメタル層(導体膜)から形成する方法について説明する。   Next, a method of forming the drain electrode and the source electrode and the current supply line La in each of the transistors Tr11, Tr12, Tr13 from the source-drain conductive layer (conductor film), the gate line Lg, and the conductive layer 48 are the third A method of forming a metal layer (conductor film) will be described.

本実施形態において、各トランジスタTr11,Tr12,Tr13におけるドレイン電極およびソース電極と、電流供給ラインLaと、ゲートラインLgと、導電層48とは、導電性の向上を図るために、Cr、W、Moの少なくとも何れかを含む下層保護導電膜と、その上のAlまたはAl合金を含むアルミ含有膜と、Cr、W、Moの少なくとも何れかを含む上層保護導電膜との積層体である導体膜を成膜して、その導体膜をフォトリソグラフィ及びエッチングによりパターニングして形成する点が共通している導電部である。なお、この下層保護導電膜/Al含有膜/上層保護導電膜の導体膜におけるAl含有膜2を覆う上層保護導電膜3は、レジストを形成する際にAl含有膜を一時的に保護するバリアメタルである。
本実施形態では、各トランジスタTr11,Tr12,Tr13におけるドレイン電極およびソース電極を、下層保護導電膜/Al含有膜/上層保護導電膜で形成する。また、電流供給ラインLa、ゲートラインLg、導電層48を、他の下層保護導電膜/他のAl含有膜/他の上層保護導電膜の導体膜から形成する。
In the present embodiment, the drain electrode and the source electrode, the current supply line La, the gate line Lg, and the conductive layer 48 in each of the transistors Tr11, Tr12, Tr13 are Cr, W, Conductor film that is a laminate of a lower protective conductive film containing at least one of Mo, an aluminum-containing film containing Al or Al alloy thereon, and an upper protective conductive film containing at least one of Cr, W, and Mo The conductive portion is common in that the conductive film is formed by patterning by photolithography and etching. The upper protective conductive film 3 covering the Al-containing film 2 in the conductor film of lower protective conductive film / Al-containing film / upper protective conductive film is a barrier metal that temporarily protects the Al-containing film when forming a resist. It is.
In this embodiment, the drain electrode and the source electrode in each of the transistors Tr11, Tr12, Tr13 are formed of lower layer protective conductive film / Al-containing film / upper layer protective conductive film. Further, the current supply line La, the gate line Lg, and the conductive layer 48 are formed from a conductor film of another lower protective conductive film / other Al-containing film / other upper protective conductive film.

以下に、概略図を用いて導電部形成方法を説明する。   Below, the conductive part formation method is demonstrated using a schematic diagram.

まず、基板31にゲート導電層を成膜し、フォトリソグラフィ及びエッチングによりパターニングして各トランジスタTr11,Tr12,Tr13のゲート電極11g、12g、13g及びデータラインLdを形成してから基板31全面に絶縁膜32、各トランジスタTr11,Tr12,Tr13の半導体層となる半導体膜、各トランジスタTr11,Tr12,Tr13のオーミックコンタクト層となるオーミックコンタクト膜、各トランジスタTr11,Tr12,Tr13の保護絶縁層となる絶縁膜を順次堆積する。次いでこの絶縁膜をフォトリソグラフィ及びエッチングによりパターニングして各トランジスタTr11,Tr12,Tr13の保護絶縁層を形成する。そしてオーミックコンタクト膜、半導体膜をフォトリソグラフィ及びエッチングによりパターニングして各トランジスタTr11,Tr12,Tr13のオーミックコンタクト層、半導体層を形成する。
その後、ソース−ドレイン導電層を成膜する。このとき、ソース−ドレイン導電層は、下層保護導電膜1、Al含有膜2、上層保護導電膜3の積層体であり、図17(a)に示すように、下方に形成されたデータラインLdによって段差を生じている。段差部分において、上層保護導電膜3からAl含有膜2が露出しているピンホールPが生じる。なお、ピンホールPは段差が生じていない部分でも起こりうる。
この状態で、酸素を含む雰囲気(例えば大気雰囲気)下で熱処理を行い、Al含有膜2が露出している部分では、アルミニウムが酸化されてなる酸化保護領域4が形成される。酸化保護領域4の酸化アルミニウムの皮膜は、緻密なため、それ以上酸化が進行されないので、酸化保護領域4は極めて薄い領域に抑えることができる。
First, a gate conductive layer is formed on the substrate 31 and patterned by photolithography and etching to form the gate electrodes 11g, 12g, 13g and data lines Ld of the transistors Tr11, Tr12, Tr13, and then insulate the entire surface of the substrate 31. The film 32, the semiconductor film that becomes the semiconductor layer of each transistor Tr11, Tr12, Tr13, the ohmic contact film that becomes the ohmic contact layer of each transistor Tr11, Tr12, Tr13, and the insulating film that becomes the protective insulating layer of each transistor Tr11, Tr12, Tr13 Are sequentially deposited. Next, this insulating film is patterned by photolithography and etching to form protective insulating layers for the transistors Tr11, Tr12, Tr13. Then, the ohmic contact film and the semiconductor film are patterned by photolithography and etching to form ohmic contact layers and semiconductor layers of the transistors Tr11, Tr12, and Tr13.
Thereafter, a source-drain conductive layer is formed. At this time, the source-drain conductive layer is a laminate of the lower protective conductive film 1, the Al-containing film 2, and the upper protective conductive film 3, and the data line Ld formed below as shown in FIG. Due to the difference in level. In the stepped portion, a pinhole P in which the Al-containing film 2 is exposed from the upper protective conductive film 3 is generated. Note that the pinhole P may occur even in a portion where no step is generated.
In this state, heat treatment is performed in an atmosphere containing oxygen (for example, air atmosphere), and an oxidation protection region 4 formed by oxidizing aluminum is formed in a portion where the Al-containing film 2 is exposed. Since the aluminum oxide film in the oxidation protection region 4 is dense, oxidation does not proceed any further, so that the oxidation protection region 4 can be suppressed to an extremely thin region.

そして導体膜における導電部となる領域を被覆するレジスト5を形成する。このとき、導体膜のAl含有膜2は、上層保護導電膜3と酸化保護領域4で覆われているため、レジスト5の現像液に触れることがないので、Al含有膜2が損傷してしまうことはない。
次いで、図17(b)に示すように、レジスト5で被覆した導体膜にエッチング処理を施し、上層保護導電膜3とAl含有膜2を順にエッチングして除去する。
そのエッチングによってレジスト5下で露出したAl含有膜2部分に改質処理である酸化処理を施して酸化保護領域4を形成する。なお、改質処理は上記した各種酸化処理と同様である。
Then, a resist 5 is formed that covers a region to be a conductive portion in the conductor film. At this time, since the Al-containing film 2 of the conductor film is covered with the upper protective conductive film 3 and the oxidation protection region 4, the Al-containing film 2 is damaged because it is not in contact with the developer of the resist 5. There is nothing.
Next, as shown in FIG. 17B, the conductor film coated with the resist 5 is subjected to an etching process, and the upper protective conductive film 3 and the Al-containing film 2 are etched and removed in order.
The oxidation protection region 4 is formed by subjecting the Al-containing film 2 exposed under the resist 5 to the oxidation treatment that is a modification treatment by the etching. The reforming process is the same as the various oxidation processes described above.

次いで、剥離液(例えば、ナガセケミカル株式会社製、ナガセレジストストリップN−303G)を用いて、レジスト5を除去する。このとき、導体膜のAl含有膜2は、上層保護導電膜3と酸化保護領域4で覆われているため、レジストの剥離液に触れることがないので、その剥離液中で保護導電膜の材料である例えばCrとAl含有膜2のAlの電食反応が起こるなどしてAl含有膜2が損傷してしまうことはない。
次いで、図17(c)に示すように、上層保護導電膜3と、表面に露出している下層保護導電膜1を同時にエッチングで除去して、残存する下層保護導電膜1及びAl含有膜2によって、データラインLdによって段差の生じる電流供給ラインLaや各トランジスタTr11,Tr12,Tr13のゲート電極によって段差の生じるソース、ドレイン電極を形成する。
なお、上述した熱処理以外でも、オゾン水洗浄、UVオゾン処理、酸素プラズマ処理など、任意の酸化処理でも酸化保護領域4を形成することができる。
Next, the resist 5 is removed using a stripping solution (for example, Nagase Resist Strip N-303G manufactured by Nagase Chemical Co., Ltd.). At this time, since the Al-containing film 2 of the conductor film is covered with the upper protective conductive film 3 and the oxidation protective region 4, it does not come into contact with the resist stripping solution. For example, there is no possibility that the Al-containing film 2 is damaged due to, for example, an electrolytic corrosion reaction between Cr and the Al-containing film 2.
Next, as shown in FIG. 17C, the upper protective conductive film 3 and the lower protective conductive film 1 exposed on the surface are simultaneously removed by etching, and the remaining lower protective conductive film 1 and Al-containing film 2 are removed. Thus, a current supply line La in which a step is generated by the data line Ld and a source / drain electrode in which a step is generated by the gate electrodes of the transistors Tr11, Tr12, Tr13 are formed.
In addition to the heat treatment described above, the oxidation protection region 4 can be formed by any oxidation treatment such as ozone water cleaning, UV ozone treatment, and oxygen plasma treatment.

この後、全面に層間絶縁膜33を堆積して、図9に示すように、基板31の上面側の絶縁膜32,33に、フォトリソグラフィ及びエッチングによりコンタクトホールhを形成し、ゲート電極12gを露出させる。このようなコンタクトホールhには、例えば、図4に示すコンタクト部41〜43のコンタクトホールがある。   Thereafter, an interlayer insulating film 33 is deposited on the entire surface, and as shown in FIG. 9, contact holes h are formed in the insulating films 32 and 33 on the upper surface side of the substrate 31 by photolithography and etching, and the gate electrode 12g is formed. Expose. Such contact holes h include, for example, contact holes of contact portions 41 to 43 shown in FIG.

次いで、図10に示すように、ゲートラインLgや導電層48となる下層保護導電膜1、Al含有膜2、上層保護導電膜3を順に成膜し、Al含有膜2に上層保護導電膜3を積層した導体膜(第3のメタル層)を形成する。
ここで、絶縁膜32,33におけるコンタクトホールhが急峻な凹部であるため、上層保護導電膜3にピンホールPが発生して、そのピンホールPからAl含有膜2が露出してしまうことがある。
Next, as shown in FIG. 10, the lower protective conductive film 1, the Al-containing film 2, and the upper protective conductive film 3 to be the gate line Lg and the conductive layer 48 are sequentially formed, and the upper protective conductive film 3 is formed on the Al-containing film 2. A conductive film (third metal layer) is stacked.
Here, since the contact hole h in the insulating films 32 and 33 is a steep recess, a pinhole P is generated in the upper protective conductive film 3 and the Al-containing film 2 is exposed from the pinhole P. is there.

次いで、図11に示すように、Al含有膜2に改質処理として酸化処理を施し、上層保護導電膜3で覆われずにピンホールPから露出してしまったAl含有膜2のアルミニウムを酸化し、酸化保護領域4を形成する。なお、改質処理は、大気雰囲気下での熱処理、オゾン水洗浄、UVオゾン処理、酸素プラズマ処理など、任意の酸化処理であってよい。   Next, as shown in FIG. 11, the Al-containing film 2 is oxidized as a modification process, and the aluminum of the Al-containing film 2 exposed from the pinhole P without being covered with the upper protective conductive film 3 is oxidized. Then, the oxidation protection region 4 is formed. The reforming treatment may be any oxidation treatment such as heat treatment in an air atmosphere, ozone water cleaning, UV ozone treatment, oxygen plasma treatment, and the like.

次いで、図12に示すように、導体膜における導電部となる領域を被覆するレジスト5を形成する。このとき、導体膜のAl含有膜2は、上層保護導電膜3と酸化保護領域4で覆われているため、レジストの現像液に触れることがないので、Al含有膜2が損傷してしまうことはない。   Next, as shown in FIG. 12, a resist 5 that covers a region to be a conductive portion in the conductor film is formed. At this time, since the Al-containing film 2 of the conductor film is covered with the upper protective conductive film 3 and the oxidation protection region 4, the Al-containing film 2 is damaged because it is not in contact with the resist developer. There is no.

次いで、図13に示すように、レジスト5で被覆した導体膜にエッチング処理を施し、上層保護導電膜3とAl含有膜2を順に除去する。   Next, as shown in FIG. 13, the conductor film covered with the resist 5 is subjected to an etching process, and the upper protective conductive film 3 and the Al-containing film 2 are sequentially removed.

次いで、図14に示すように、導体膜の上層保護導電膜3とAl含有膜2をエッチングした後、そのエッチングによって露出したAl含有膜2部分に改質処理である酸化処理を施して酸化保護領域4を形成する。なお、改質処理は上記した各種酸化処理と同様である。   Next, as shown in FIG. 14, after etching the upper protective conductive film 3 and the Al-containing film 2 of the conductor film, the Al-containing film 2 exposed by the etching is subjected to an oxidation treatment, which is a modification process, to protect the oxidation. Region 4 is formed. The reforming process is the same as the various oxidation processes described above.

次いで、図15に示すように、剥離液(例えば、ナガセケミカル株式会社製、ナガセレジストストリップN−303G)を用いて、レジスト5を除去する。このとき、導体膜のAl含有膜2は、上層保護導電膜3と酸化保護領域4で覆われているため、レジストの剥離液に触れることがないので、その剥離液中で保護導電膜の材料である例えばCrとAl含有膜2のAlの電食反応が起こるなどしてAl含有膜2が損傷してしまうことはない。   Next, as shown in FIG. 15, the resist 5 is removed using a stripping solution (for example, Nagase Chemical Strip, Nagase Resist Strip N-303G). At this time, since the Al-containing film 2 of the conductor film is covered with the upper protective conductive film 3 and the oxidation protective region 4, it does not come into contact with the resist stripping solution. For example, there is no possibility that the Al-containing film 2 is damaged due to, for example, an electrolytic corrosion reaction between Cr and the Al-containing film 2.

次いで、図16に示すように、上層保護導電膜3と、表面に露出している下層保護導電膜1を同時にエッチングで除去して、Al含有膜2からなる導電部であるゲートラインLg、コンタクト部41〜43、導電層48を形成する。
こうして、Al含有膜2からなる導電部を欠損することなく形成することができる。
Next, as shown in FIG. 16, the upper protective conductive film 3 and the lower protective conductive film 1 exposed on the surface are simultaneously removed by etching, and the gate line Lg, the contact, which is a conductive part made of the Al-containing film 2, contacts The parts 41 to 43 and the conductive layer 48 are formed.
Thus, the conductive portion made of the Al-containing film 2 can be formed without being lost.

以上のように、Al含有膜2からなるゲートラインLgやコンタクト部41〜43などの導電部を形成する際に、下層保護導電膜/Al含有膜/上層保護導電膜の導体膜を成膜した後、その導体膜に改質処理として酸化処理を施して、上層保護導電膜3で覆われずにピンホールPから露出してしまったAl含有膜2部分に酸化保護領域4を形成することによれば、Al含有膜2がレジストの剥離液などに晒されて消失してしまうことがないので、導電部の欠損を防止することができる。   As described above, when forming conductive portions such as the gate line Lg and the contact portions 41 to 43 made of the Al-containing film 2, the conductive film of the lower protective film / Al-containing film / upper protective film was formed. After that, the conductor film is subjected to an oxidation process as a modification process, and the oxidation protection region 4 is formed in the Al-containing film 2 portion exposed from the pinhole P without being covered with the upper protective conductive film 3. According to this, since the Al-containing film 2 is not lost by being exposed to the resist stripping solution or the like, it is possible to prevent the conductive portion from being lost.

なお、ここでは下層保護導電膜/Al含有膜/上層保護導電膜の導体膜である第3のメタル層をパターニングして、ゲート導電層で形成される部材との接続部材、具体的にはゲートラインLgおよびコンタクト部41〜43を形成する例を示したが、同時に、第3のメタル層をパターニングして、ソース−ドレイン導電層で形成される部材との接続部材を形成することができる。具体的には、ソース−ドレイン導電層をパターニングして形成される電流供給ラインLa上に層間絶縁膜33を堆積後、電流供給ラインLa上の層間絶縁膜33に電流供給ラインLaより幅の狭いコンタクトホールを形成する。図10に示す工程で、コンタクトホール内にも第3のメタル層が充填されるので、この第3のメタル層をパターニングしてコンタクトホール内外に導電層48を形成することができる。このとき、コンタクトホールの内外で第3のメタル層に段差が生じるが、図11〜図16に示す工程とともに、段差によって生じる、上層保護導電膜3から露出したAl含有膜2を酸化保護領域4とすることができる。
また、下層保護導電膜/Al含有膜/上層保護導電膜の導体膜であるソース−ドレイン導電層をパターニングして形成する各種電極や配線などの導電部も同様の工程を経る手法によって形成することができる。
Here, the third metal layer, which is a conductor film of lower layer protective conductive film / Al-containing film / upper layer protective conductive film, is patterned to connect to a member formed by a gate conductive layer, specifically a gate. Although an example in which the line Lg and the contact portions 41 to 43 are formed has been shown, the third metal layer can be patterned at the same time to form a connection member with a member formed of the source-drain conductive layer. Specifically, after the interlayer insulating film 33 is deposited on the current supply line La formed by patterning the source-drain conductive layer, the interlayer insulating film 33 on the current supply line La is narrower than the current supply line La. A contact hole is formed. In the process shown in FIG. 10, since the third metal layer is also filled in the contact hole, the conductive layer 48 can be formed inside and outside the contact hole by patterning the third metal layer. At this time, a step is generated in the third metal layer inside and outside the contact hole. In addition to the steps shown in FIGS. 11 to 16, the Al-containing film 2 exposed from the upper protective conductive film 3 generated by the step is oxidized protection region 4. It can be.
In addition, conductive portions such as various electrodes and wirings formed by patterning the source-drain conductive layer, which is a conductor film of lower layer protective conductive film / Al-containing film / upper layer protective conductive film, are also formed by the same process. Can do.

(実施形態2)
次に、本発明の実施形態2について説明する。なお、実施形態1と同一部分には同一符号を付し、異なる部分についてのみ説明する。
(Embodiment 2)
Next, Embodiment 2 of the present invention will be described. In addition, the same code | symbol is attached | subjected to the same part as Embodiment 1, and only a different part is demonstrated.

発光装置であるELパネル60は、図18〜図19に示すように、実施形態1のELパネル10における絶縁層35と、導電層48が設けられていない構成であって、第2選択トランジスタTr12のゲート電極12gとゲートラインLgとが一体に形成されているものである。   As shown in FIGS. 18 to 19, the EL panel 60 that is a light emitting device has a configuration in which the insulating layer 35 and the conductive layer 48 in the EL panel 10 of Embodiment 1 are not provided, and the second selection transistor Tr <b> 12. The gate electrode 12g and the gate line Lg are integrally formed.

また、図20に示すように、ゲートラインLgは、ゲート導電層によって形成され、さらに絶縁膜32に設けられたコンタクトホール中のコンタクト部66,67と、そのコンタクト部66,67を介して迂回配線65と電気的に接続しており、その迂回配線65が絶縁膜32を挟んでデータラインLdと交差することで、ゲートラインLg及び迂回配線65と、データラインLdとが、互いに電気的に絶縁されている。このコンタクト部66,67および迂回配線65は、ソース−ドレイン導電層から形成される。
また、図21に示すように、電流供給ラインLaは、絶縁性材料からなる絶縁膜32を挟んでデータラインLdと交差しており、電流供給ラインLaとデータラインLdは、互いに電気的に絶縁されている。
Further, as shown in FIG. 20, the gate line Lg is formed of a gate conductive layer, and further bypasses through the contact portions 66 and 67 in the contact hole provided in the insulating film 32 and the contact portions 66 and 67. The wiring 65 is electrically connected, and the bypass wiring 65 intersects the data line Ld with the insulating film 32 interposed therebetween, so that the gate line Lg and the bypass wiring 65 and the data line Ld are electrically connected to each other. Insulated. The contact portions 66 and 67 and the bypass wiring 65 are formed from a source-drain conductive layer.
Further, as shown in FIG. 21, the current supply line La intersects the data line Ld with the insulating film 32 made of an insulating material interposed therebetween, and the current supply line La and the data line Ld are electrically insulated from each other. Has been.

そして、下層保護導電膜/Al含有膜/上層保護導電膜の導体膜であるソース−ドレイン導電層をパターニングして形成するコンタクト部66,67および迂回配線65や電流供給ラインLaなど、各種電極や配線などの導電部は、上記した実施形態1と同様の工程を経る導電部形成方法によって形成することができる。   Then, various electrodes such as contact portions 66 and 67 and detour wiring 65 and current supply line La formed by patterning a source-drain conductive layer which is a conductor film of lower protective film / Al-containing film / upper protective film The conductive part such as the wiring can be formed by a conductive part forming method that undergoes the same steps as those of the first embodiment.

以上のように形成されて製造されたELパネル10、60は、各種電子機器の表示パネルとして用いられる。
例えば、図22に示す、携帯電話機200の表示パネル10aや、図23(a)(b)に示す、デジタルカメラ300の表示パネル10bや、図24に示す、パーソナルコンピュータ400の表示パネル10cに、ELパネル10、60を適用することができる。
The EL panels 10 and 60 formed and manufactured as described above are used as display panels for various electronic devices.
For example, the display panel 10a of the mobile phone 200 shown in FIG. 22, the display panel 10b of the digital camera 300 shown in FIGS. 23A and 23B, the display panel 10c of the personal computer 400 shown in FIG. The EL panels 10 and 60 can be applied.

なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。   The application of the present invention is not limited to the above-described embodiment, and can be appropriately changed without departing from the spirit of the present invention.

10、60 ELパネル
Tr11 第1選択トランジスタ
11s ソース電極
11d ドレイン電極
11g ゲート電極
Tr12 第2選択トランジスタ
12s ソース電極
12d ドレイン電極
12g ゲート電極
Tr13 発光駆動トランジスタ
13s ソース電極
13d ドレイン電極
13g ゲート電極
La 電流供給ライン
Ld データライン
Lg ゲートライン
21 EL素子
31 基板
32 絶縁膜
33 層間絶縁膜
34 画素電極
35 絶縁層
40 対向電極
48 導電層
65 迂回配線
66 コンタクト部
67 コンタクト部
1 下層保護導電膜
2 Al含有膜
3 上層保護導電膜
4 酸化保護領域
5 レジスト
6 導体膜
h コンタクトホール
P ピンホール
10, 60 EL panel Tr11 First selection transistor 11s Source electrode 11d Drain electrode 11g Gate electrode Tr12 Second selection transistor 12s Source electrode 12d Drain electrode 12g Gate electrode Tr13 Light emitting drive transistor 13s Source electrode 13d Drain electrode 13g Gate electrode La Current supply line Ld Data line Lg Gate line 21 EL element 31 Substrate 32 Insulating film 33 Interlayer insulating film 34 Pixel electrode 35 Insulating layer 40 Counter electrode 48 Conductive layer 65 Detour wiring 66 Contact part 67 Contact part 1 Lower protective conductive film 2 Al-containing film 3 Upper layer Protective conductive film 4 Oxidation protection region 5 Resist 6 Conductor film h Contact hole P Pin hole

Claims (7)

基板の上面側にAl含有膜を成膜した後、前記Al含有膜を保護する上層保護導電膜を成膜し、前記Al含有膜に前記上層保護導電膜を積層した導体膜を形成する導体膜形成工程と、
前記上層保護導電膜で覆われていない前記Al含有膜の部分を酸化して酸化保護領域を形成するための保護処理工程と、
前記導体膜における導電部となる領域を被覆するレジストを形成するレジスト形成工程と、
前記導体膜にエッチング処理を施した後、前記レジストを除去して、導電部を形成する導電部形成工程と、
を備えることを特徴とする導電部形成方法。
After forming an Al-containing film on the upper surface side of the substrate, an upper protective conductive film for protecting the Al-containing film is formed, and a conductive film is formed by laminating the upper protective conductive film on the Al-containing film Forming process;
A protective treatment step for forming an oxidation protection region by oxidizing a portion of the Al-containing film not covered with the upper protective conductive film;
A resist forming step of forming a resist covering a region to be a conductive portion in the conductor film;
A conductive part forming step of forming a conductive part by removing the resist after etching the conductive film;
A method for forming a conductive part, comprising:
前記導電部形成工程において、前記導体膜をエッチング処理した際に露出した前記Al含有膜部分を酸化して酸化保護領域を形成することを特徴とする請求項1に記載の導電部形成方法。   2. The conductive part forming method according to claim 1, wherein, in the conductive part forming step, the Al-containing film part exposed when the conductive film is etched is oxidized to form an oxidation protection region. 前記導体膜形成工程において、絶縁膜上及び前記絶縁膜に設けられたコンタクトホール上に前記導体膜を形成することを特徴とする請求項1又は2に記載の導電部形成方法。   3. The conductive portion forming method according to claim 1, wherein, in the conductor film forming step, the conductor film is formed on an insulating film and a contact hole provided in the insulating film. 前記導体膜形成工程において、下面に位置する他の導電部によって上面に段差が生じている絶縁膜の上に、前記導体膜を形成することを特徴とする請求項1〜3の何れか一項に記載の導電部形成方法。   The said conductor film formation process WHEREIN: The said conductor film is formed on the insulating film in which the level | step difference has arisen in the upper surface by the other electroconductive part located in a lower surface. The conductive part formation method as described in any one of. 前記導体膜は、前記Al含有膜の下に前記上層保護導電膜と同じ材料を有する下層保護導電膜が設けられ、
前記導電部形成工程において、前記レジストを除去した後、前記上層保護導電膜と、前記Al含有膜から露出した前記下層保護導電膜とをエッチングして除去することを特徴とする請求項1〜4の何れか一項に記載の導電部形成方法。
The conductor film is provided with a lower protective conductive film having the same material as the upper protective conductive film under the Al-containing film,
The said conductive part formation process WHEREIN: After removing the said resist, the said upper layer protective electrically conductive film and the said lower layer protective electrically conductive film exposed from the said Al content film | membrane are etched and removed. The conductive part forming method according to any one of the above.
請求項1〜5の何れかに記載の導電部形成方法によって製造されることを特徴とする導電部。   A conductive part manufactured by the conductive part forming method according to claim 1. 請求項6に記載の導電部と、
前記導電部に接続されて発光する発光素子と、
を有することを特徴とする発光装置。
The conductive part according to claim 6;
A light emitting element that emits light by being connected to the conductive portion;
A light emitting device comprising:
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