JP2012004302A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置(U2)は、外部から電源端子(VCC)に与えられる電圧に基づいて第1の電源ライン(VDD)に直流電圧を得る第1の電源回路(B3)と、アンテナ(L0)からアンテナ端子(LA、LB)に与えられる交流信号を整流する整流回路(B4)と、整流された電圧に基づいて前記第1の電源ラインに直流電圧を得る第2の電源回路(B5)とを有し、前記電源端子に電圧が与えられたとき、前記整流回路は整流動作を停止する。
【選択図】図1
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
本発明の代表的な実施の形態に係る半導体装置(U2)は、外部から電源が入力される電源端子(VCC)及びグランド端子(VSS)と、前記電源端子に与えられる電圧に基づいて第1の電源ライン(VDD)に直流電圧を得る第1の電源回路(B3)と、アンテナ(L0)に接続されるアンテナ端子(LA、LB)と、前記アンテナから前記アンテナ端子に与えられる交流信号を整流する整流回路(B4)と、整流された電圧に基づいて前記第1の電源ラインに直流電圧を得る第2の電源回路(B5)と、を有し、前記電源端子に電圧が与えられたとき、前記整流回路は整流動作を停止する。
項1の半導体装置において、前記アンテナ端子の電圧の上昇を制限するクランプ回路(B2)を更に有し、前記クランプ回路は、前記整流回路が整流動作を停止するとき動作可能にされる。
項1又は2の半導体装置において、前記アンテナ端子は、アンテナの両端に接続される第1アンテナ端子(LA)と第2アンテナ端子(LB)である。また、前記整流回路は、前記第1アンテナ端子と前記第1の電源ラインの間に配置された第1のMOSトランジスタ(M1)と、前記第2アンテナ端子と前記第1の電源ラインの間に配置された第2のMOSトランジスタ(M2)と、前記第2アンテナ端子と前記グランド端子の間に配置された第3のMOSトランジスタ(M7)と、前記第1アンテナ端子と前記グランド端子の間に配置された第4のMOSトランジスタ(M8)とを整流素子として有する。前記第1アンテナ端子の電圧が前記第2アンテナ端子の電圧より高いとき、前記第1のMOSトランジスタと前記第3のMOSトランジスタがオン状態とされ、前記第1アンテナ端子の電圧が第2アンテナ端子の電圧より低いとき、前記第2のMOSトランジスタと前記第4のMOSトランジスタがオン状態とされる。
項3の半導体装置において、前記整流回路は前記第1のMOSトランジスタ及び前記第2のMOSトランジスタのゲート電圧を制御するゲート電圧制御部(B6)を更に有する。また、前記第1乃至第4のMOSトランジスタは、NチャネルMOSトランジスタとされ、前記第3のMOSトランジスタのゲート端子は前記第1アンテナ端子と同電位とされ、前記第4のMOSトランジスタのゲート端子は前記第2アンテナ端子と同電位とされる。前記ゲート電圧制御部は、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタに整流動作をさせる場合には、前記第1のMOSトランジスタのゲート端子を前記第1アンテナ端子と同電位とし、前記第2のMOSトランジスタのゲート端子を前記第2アンテナ端子と同電位とする。
項4の半導体装置において、前記整流回路及び前記クランプ回路の動作を制御する制御部(U11)を更に有し、前記ゲート電圧制御部は、前記第1アンテナ端子と前記第1のMOSトランジスタのゲート端子との間に配置される第1の抵抗素子(R1)と、前記第1のMOSトランジスタのゲート端子とグランド端子の間に配置される第1のスイッチ素子(M5)と、前記第2アンテナ端子と前記第2のMOSトランジスタのゲート端子との間に配置される第2の抵抗素子(R2)と、前記第2のMOSトランジスタのゲート端子とグランド端子の間に配置される第2のスイッチ素子(M6)とを有する。前記電源端子に電圧が与えられたとき、前記制御部は、前記第1のスイッチ素子及び前記第2のスイッチ素子をオン状態にするとともに、前記クランプ回路の動作を可能にする。
項5の半導体装置において、前記ゲート電圧制御部は、前記第1の抵抗素子と前記第1のスイッチ素子との間に配置される第5のMOSトランジスタ(M3)と、前記第2の抵抗素子と前記第2のスイッチ素子との間に配置される第6のMOSトランジスタ(M4)を更に有する。前記第5のMOSトランジスタのゲート端子は前記第1アンテナ端子と同電位とされ、前記第6のMOSトランジスタのゲート端子は前記第2アンテナ端子と同電位とされる。
本発明の代表的な実施の形態に係る別の半導体装置(U13)は、外部から電源が入力される電源端子(VCC)及びグランド端子(VSS)と、データの送受信のための接触端子(PIO)と、前記電源端子に与えられる電圧に基づいて第1の電源ライン(VDD)に直流電圧を得る第1の電源回路(B3)と、アンテナ(L0)に接続されるアンテナ端子(LA、LB)と、前記アンテナから前記アンテナ端子に与えられ、データが重畳された交流信号を整流する整流回路(B9)と、整流された電圧に基づいて前記第1の電源ラインに直流電圧を得る第2の電源回路(B5)と、前記アンテナへの交流信号を供給の有無を判別すると共に、前記整流回路の動作を制御する制御部(B8)と、前記第1の電源ラインからの給電により動作し、データ処理を実行する前記データ処理制御部(U4)と、を有する。前記データ処理制御部は、前記判別結果に基づいて、前記接触端子又は前記アンテナ端子の何れか一方からデータを入力することを選択する。前記制御部は、前記データ処理制御部が前記接触端子からデータを入力する場合には、前記整流回路の整流動作を停止させ、前記データ処理制御部が前記アンテナ端子からデータを入力する場合には、前記整流回路の整流動作を可能にさせる。
項7の半導体装置は、前記アンテナ端子の電圧の上昇を制限するクランプ回路(B2)を更に有し、前記クランプ回路は、前記整流回路が整流動作を停止するとき動作可能にされる、請求項7記載の半導体装置。
項8の半導体装置において、前記制御部は、前記アンテナ端子から入力される交流信号によって得られる信号レベルが所定の閾値(VM)より大きい場合には前記交流信号が供給されていることを表わす判別結果を出力し、前記所定の閾値は、前記クランプ回路がクランプ動作を開始する前記交流信号の信号レベル(VL)よりも小さくされる。
項7乃至9の何れかの半導体装置において、前記アンテナ端子は、アンテナの両端に接続される第1アンテナ端子(LA)と第2アンテナ端子(LB)であって、前記整流回路は、前記第1アンテナ端子と前記第1の電源ラインの間に配置された第1のMOSトランジスタ(M1)と、前記第2アンテナ端子と前記第1の電源ラインの間に配置された第2のMOSトランジスタ(M2)と、前記第2アンテナ端子とグランド端子の間に配置された第3のMOSトランジスタ(M7)と、前記第1アンテナ端子とグランド端子の間に配置された第4のMOSトランジスタ(M8)の夫々を整流素子として有する。前記第1アンテナ端子の電圧が前記第2アンテナ端子の電圧より高いとき、前記第1のMOSトランジスタと前記第3のMOSトランジスタがオン状態とされ、前記第1アンテナ端子の電圧が第2アンテナ端子の電圧より低いとき、前記第2のMOSトランジスタと前記第4のMOSトランジスタがオン状態とされる。
項10の半導体装置において、前記整流回路は、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタのゲート電圧を制御するゲート電圧制御部(B10)を更に有する。また、前記第1乃至第4のMOSトランジスタは、NチャネルMOSトランジスタとされ、前記第3のMOSトランジスタのゲート端子は前記第1アンテナ端子と同電位とされ、前記第4のMOSトランジスタのゲート端子は前記第2アンテナ端子と同電位とされる。前記ゲート電圧制御部は、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタに整流動作をさせる場合には、前記第1のMOSトランジスタのゲート端子を前記第1アンテナ端子と同電位とし、前記第2のMOSトランジスタのゲート端子を前記第2アンテナ端子と同電位とする。
項11の半導体装置において、前記ゲート電圧制御部は、前記第1アンテナ端子と前記第1のMOSトランジスタのゲート端子との間に配置される第1の抵抗素子(R1)と、前記第1のMOSトランジスタのゲート端子と前記グランド端子の間に配置される第1のスイッチ素子(M5)と、前記第2アンテナ端子と前記第2のMOSトランジスタのゲート端子との間に配置される第2の抵抗素子(R2)と、前記第2のMOSトランジスタのゲート端子と前記グランド端子の間に配置される第2のスイッチ素子(M6)と、を有する。また、前記制御部は、前記データ処理制御部が前記接触端子からデータを入力する場合には、前記第1のスイッチ素子及び前記第2のスイッチ素子をオン状態とするとともに前記クランプ回路の動作を可能とし、前記データ処理制御部が前記アンテナ端子からデータを入力する場合には、前記第1のスイッチ素子及び前記第2のスイッチ素子をオフ状態とするとともに前記クランプ回路の動作を抑止する。
項12の半導体装置において、前記第1の抵抗素子及び前記第2の抵抗素子の抵抗値は、前記交流信号の周波数と前記第1のMOSトランジスタ及び前記第2のMOSトランジスタのゲート端子における寄生容量の大きさを考慮して設定される値である。
項13の半導体装置において、前記整流回路は更に、前記第1の抵抗素子に並列に接続される第1のキャパシタ(C1)と、前記第2の抵抗素子に並列に接続される第2のキャパシタ(C2)とを有する。
実施の形態について更に詳述する。
図1は、実施の形態1に係る、アンテナで受けた電磁波から生成した電源電圧と接触端子を介して外部から供給された電源電圧とを選択して動作する半導体装置を搭載した、接触/非接触兼用電子装置の一例を示すブロック図である。
図9は、実施の形態2に係る、アンテナで受けた電磁波から生成した電源電圧と接触端子を介して外部から供給された電源電圧とを選択して動作する半導体装置を搭載した、非接触電子装置の一例を示すブロック図である。
U2、U13 半導体装置
L0 アンテナ(コイル)
C0、CA キャパシタ
LA、LB アンテナ端子
VCC 電源端子
VSS グランド端子
VDD 内部電源ライン・内部電源電圧
PIO 信号入出力端子
U10 接触端子
U3、U14 電源回路
U4 内部回路
U5 受信回路
U6 送信回路
U7 信号処理回路
U8 メモリ部
U9 I/O回路
U11 制御部
S1、S2 制御信号
S3 指示信号
B1、B7 非接触用電源回路
B2 リミッタ回路
B3 接触用レギュレータ回路
B4、B9 整流回路
B5 非接触用レギュレータ回路
B6、B10 ゲート駆動回路
B8 動作モード制御部
SW0、SW1、SW2 スイッチ
R1、R2 抵抗
M1〜M8 NMOSトランジスタ
R3〜R8 抵抗
M10a、M10b、M9a、M9b NMOSトランジスタ
M11〜M21 NMOSトランジスタ
U15 リーダ・ライタ装置
U16 携帯電話
U17 入力装置
501 電源端子VCCから電源が供給され、且つアンテナ端子LA及びLBから電力が供給されていない場合の各モジュールの状態
502 電源端子VCCから電源が供給されず、且つアンテナ端子LA及びLBから電力が供給される場合の各モジュールの状態
W1 アンテナ端子に流れる電流特性
VM 検出レベル
VL リミッタレベル
Claims (14)
- 外部から電源が入力される電源端子及びグランド端子と、
前記電源端子に与えられる電圧に基づいて第1の電源ラインに直流電圧を得る第1の電源回路と、
アンテナに接続されるアンテナ端子と、
前記アンテナから前記アンテナ端子に与えられる交流信号を整流する整流回路と、
整流された電圧に基づいて前記第1の電源ラインに直流電圧を得る第2の電源回路と、を有し、
前記電源端子に電圧が与えられたとき、前記整流回路は整流動作を停止する、半導体装置。 - 前記アンテナ端子の電圧の上昇を制限するクランプ回路を更に有し、
前記クランプ回路は、前記整流回路が整流動作を停止するとき動作可能にされる、請求項1記載の半導体装置。 - 前記アンテナ端子は、アンテナの両端に接続される第1アンテナ端子と第2アンテナ端子を含み、
前記整流回路は、前記第1アンテナ端子と前記第1の電源ラインの間に配置された第1のMOSトランジスタと、前記第2アンテナ端子と前記第1の電源ラインの間に配置された第2のMOSトランジスタと、前記第2アンテナ端子と前記グランド端子の間に配置された第3のMOSトランジスタと、前記第1アンテナ端子と前記グランド端子の間に配置された第4のMOSトランジスタと、を整流素子として有し、
前記第1アンテナ端子の電圧が前記第2アンテナ端子の電圧より高いとき、前記第1のMOSトランジスタと前記第3のMOSトランジスタがオン状態とされ、前記第1アンテナ端子の電圧が第2アンテナ端子の電圧より低いとき、前記第2のMOSトランジスタと前記第4のMOSトランジスタがオン状態とされる、請求項2記載の半導体装置。 - 前記整流回路は、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタのゲート電圧を制御するゲート電圧制御部を更に有し、
前記第1乃至第4のMOSトランジスタは、NチャネルMOSトランジスタとされ、
前記第3のMOSトランジスタのゲート端子は前記第1アンテナ端子と同電位とされ、
前記第4のMOSトランジスタのゲート端子は前記第2アンテナ端子と同電位とされ、
前記ゲート電圧制御部は、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタに整流動作をさせる場合には、前記第1のMOSトランジスタのゲート端子を前記第1アンテナ端子と同電位とし、前記第2のMOSトランジスタのゲート端子を前記第2アンテナ端子と同電位とする、請求項3記載の半導体装置。 - 前記整流回路及び前記クランプ回路の動作を制御する制御部を更に有し、
前記ゲート電圧制御部は、前記第1アンテナ端子と前記第1のMOSトランジスタのゲート端子との間に配置される第1の抵抗素子と、前記第1のMOSトランジスタのゲート端子とグランド端子の間に配置される第1のスイッチ素子と、前記第2アンテナ端子と前記第2のMOSトランジスタのゲート端子との間に配置される第2の抵抗素子と、前記第2のMOSトランジスタのゲート端子とグランド端子の間に配置される第2のスイッチ素子と、を有し、
前記電源端子に電圧が与えられたとき、前記制御部は、前記第1のスイッチ素子及び前記第2のスイッチ素子をオン状態にするとともに、前記クランプ回路の動作を可能にする、請求項4記載の半導体装置。 - 前記ゲート電圧制御部は、前記第1の抵抗素子と前記第1のスイッチ素子との間に配置される第5のMOSトランジスタと、前記第2の抵抗素子と前記第2のスイッチ素子との間に配置される第6のMOSトランジスタを更に有し、
前記第5のMOSトランジスタのゲート端子は前記第1アンテナ端子と同電位とされ、前記第6のMOSトランジスタのゲート端子は前記第2アンテナ端子と同電位とされる、請求項5記載の半導体装置。 - 外部から電源が入力される電源端子及びグランド端子と、
データの送受信のための接触端子と、
前記電源端子に与えられる電圧に基づいて第1の電源ラインに直流電圧を得る第1の電源回路と、
アンテナに接続されるアンテナ端子と、
前記アンテナから前記アンテナ端子に与えられ、データが重畳された交流信号を整流する整流回路と、
整流された電圧に基づいて前記第1の電源ラインに直流電圧を得る第2の電源回路と、
前記アンテナへの交流信号を供給の有無を判別すると共に、前記整流回路の動作を制御する制御部と、
前記第1の電源ラインからの給電により動作し、データ処理を実行する前記データ処理制御部と、を有し、
前記データ処理制御部は、前記判別結果に基づいて、前記接触端子又は前記アンテナ端子の何れか一方からデータを入力することを選択し、
前記制御部は、前記データ処理制御部が前記接触端子からデータを入力する場合には、前記整流回路の整流動作を停止させ、前記データ処理制御部が前記アンテナ端子からデータを入力する場合には、前記整流回路の整流動作を可能にさせる、半導体装置。 - 前記アンテナ端子の電圧の上昇を制限するクランプ回路を更に有し、
前記クランプ回路は、前記整流回路が整流動作を停止するとき動作可能にされる、請求項7記載の半導体装置。 - 前記制御部は、前記アンテナ端子から入力される交流信号によって得られる信号レベルが所定の閾値より大きい場合には前記交流信号が供給されていることを表わす判別結果を出力し、
前記所定の閾値は、前記クランプ回路がクランプ動作を開始する前記交流信号の信号レベルよりも小さくされる、請求項8記載の半導体装置。 - 前記アンテナ端子は、アンテナの両端に接続される第1アンテナ端子と第2アンテナ端子を含み、
前記整流回路は、前記第1アンテナ端子と前記第1の電源ラインの間に配置された第1のMOSトランジスタと、前記第2アンテナ端子と前記第1の電源ラインの間に配置された第2のMOSトランジスタと、前記第2アンテナ端子とグランド端子の間に配置された第3のMOSトランジスタと、前記第1アンテナ端子とグランド端子の間に配置された第4のMOSトランジスタの夫々を整流素子として有し、
前記第1アンテナ端子の電圧が前記第2アンテナ端子の電圧より高いとき、前記第1のMOSトランジスタと前記第3のMOSトランジスタがオン状態とされ、前記第1アンテナ端子の電圧が第2アンテナ端子の電圧より低いとき、前記第2のMOSトランジスタと前記第4のMOSトランジスタがオン状態とされる、請求項9記載の半導体装置。 - 前記整流回路は、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタのゲート電圧を制御するゲート電圧制御部を更に有し、
前記第1乃至第4のMOSトランジスタは、NチャネルMOSトランジスタとされ、
前記第3のMOSトランジスタのゲート端子は前記第1アンテナ端子と同電位とされ、
前記第4のMOSトランジスタのゲート端子は前記第2アンテナ端子と同電位とされ、
前記ゲート電圧制御部は、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタに整流動作をさせる場合には、前記第1のMOSトランジスタのゲート端子を前記第1アンテナ端子と同電位とし、前記第2のMOSトランジスタのゲート端子を前記第2アンテナ端子と同電位とする、請求項10記載の半導体装置。 - 前記ゲート電圧制御部は、前記第1アンテナ端子と前記第1のMOSトランジスタのゲート端子との間に配置される第1の抵抗素子と、前記第1のMOSトランジスタのゲート端子と前記グランド端子の間に配置される第1のスイッチ素子と、前記第2アンテナ端子と前記第2のMOSトランジスタのゲート端子との間に配置される第2の抵抗素子と、前記第2のMOSトランジスタのゲート端子と前記グランド端子の間に配置される第2のスイッチ素子と、を有し、
前記制御部は、前記データ処理制御部が前記接触端子からデータを入力する場合には、前記第1のスイッチ素子及び前記第2のスイッチ素子をオン状態とするとともに前記クランプ回路の動作を可能とし、前記データ処理制御部が前記アンテナ端子からデータを入力する場合には、前記第1のスイッチ素子及び前記第2のスイッチ素子をオフ状態とするとともに前記クランプ回路の動作を抑止する、請求項11記載の半導体装置。 - 前記第1の抵抗素子及び前記第2の抵抗素子の抵抗値は、前記交流信号の周波数と前記第1のMOSトランジスタ及び前記第2のMOSトランジスタのゲート端子における寄生容量の大きさを考慮して設定される値である、請求項12記載の半導体装置。
- 前記整流回路は更に、前記第1の抵抗素子に並列に接続される第1のキャパシタと、前記第2の抵抗素子に並列に接続される第2のキャパシタとを有する、請求項13記載の半導体装置。
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JP5528224B2 JP5528224B2 (ja) | 2014-06-25 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130327 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140122 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140410 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |