JP2011530763A - 適応型電圧およびスケーリング最適化（ａｄａｐｔｉｖｅｖｏｌｔａｇｅａｎｄｓｃａｌｉｎｇｏｐｔｉｍｉｚａｔｉｏｎ）を使用する集積回路を設計するためのシステムおよび方法 - Google Patents

Abstract

適応型電圧およびスケーリング最適化（ＡＶＳＯ）を使用する集積回路（ＩＣ）であり得る回路を設計するための設計プロセス最適化システムおよび方法。一実施形態において、システムは、（１）回路が構築されるセルの装置のＰＶＴの特徴付けのＰＶＴライブラリを含むように構成されるプロセス−電圧−温度（ＰＶＴ）ライブラリデータベースと、（２）ＰＶＴライブラリデータベースに結合され、補足的な目的を示す選択を受信し、ＰＶＴライブラリデータベースからＰＶＴライブラリのうちの１つを選択することによって、選択に応答するように構成されるＰＶＴライブラリセレクタとを含み、タイミングサインオフツールがＰＶＴライブラリのうちの１つから多くとも２つのコーナーを後で使用して、回路に関してタイミングサインオフを実行する。

Description

仮出願の相互参照
本出願は、本発明と共に同じ譲受人に譲渡され、参照により本明細書に組み込まれる、２００８年５月７日にＰａｒｋｅｒらによって出願された「A Novel Paradigm for Optimizing Performance, Power, Area and/or Yield in Integrated Circuits」という名称の米国仮出願第６１／１２６，８８１に関する。

本発明は、一般に集積回路（ＩＣ）設計に関し、より詳細には、適応型電圧およびスケーリング最適化（ＡＶＳＯ）を使用するＩＣを設計するためのシステムおよび方法に関する。

回路設計者は、コンピュータ援用設計（ＣＡＤ）ツールのカテゴリである電子設計自動化（ＥＤＡ）ツールを使用して、回路の動作をシミュレートし、セル（すなわち、トランジスタなどの装置を含む論理素子）をどこに配置すべきか、およびセルを結合する相互接続をどこに経路設定すべきかを決定することを含めて、電子回路を設計し、レイアウトする。ＥＤＡツールによって設計者は、コンピュータを使用して、高価で時間がかかる製造のプロセスの必要無しに回路を構築し、その性能をシミュレートすることができる。ＥＤＡツールは、現在のＩＣ、特に超大規模集積回路（ＶＳＬＩＣ）を設計するために不可欠である。このために、ＥＤＡツールは、広く使用されている。

こうしたＥＤＡツールの１つは、タイミングサインオフを実行する。タイミングサインオフは、ＩＣ設計プロセスの最後のステップのうちの１つであり、新しく設計された回路において、回路が意図通りに動作するような信号伝搬速度（すなわち遅延）となることを確実にする。回路を非常にゆっくり伝わる信号は、セットアップ違反を引き起こし、回路を非常に速く伝わる信号は、ホールド違反を引き起こす。セットアップ違反またはホールド違反は、回路のロジックをだめにし、回路が行うように設計されていたジョブを行うことを妨害する。

タイミングサインオフは、「コーナー」と呼ばれる予想されるばらつきに関する複数の組の仮定のもとに、回路の高精度なモデルにより実行される。プロセス−電圧−温度（ＰＶＴ）コーナーは、ＩＣ間の装置の動作、供給電圧、および動作温度のばらつきに関する仮定に基づく。抵抗−静電容量（Ｒ、ＣまたはＲＣ）コーナーは、ＩＣ間の相互接続の抵抗および静電容量のうちの一方または両方におけるばらつきに関する仮定に基づく。従来のタイミングサインオフは、「遅い」ＰＶＴコーナー（プロセスのばらつきが相対的に遅い切り替え装置をもたらすと想定され、装置切り替え速度が最も遅くなるような供給電圧および動作温度である）および「最悪の」ＲＣコーナー（プロセスのばらつきが相対的に高い抵抗および静電容量を有する相互接続をもたらすと想定される）におけるセットアップ違反およびホールド違反を識別する。また、従来のタイミングサインオフは、「速い」ＰＶＴコーナー（プロセスのばらつきが相対的に速い切り替え装置をもたらすと想定され、装置切り替え速度が最も速くなるような供給電圧および動作温度である）および「最高の」ＲＣコーナー（プロセスのばらつきが相対的に低い抵抗および静電容量を有する相互接続をもたらすと想定される）におけるホールド違反も識別する。また、従来のサインオフタイミングは、統計的な方法を使用して、所与のＩＣのエリアにわたって生じるプロセスのばらつきであるチップ内ばらつき（ＯＣＶ）も考慮に入れる。

エネルギーを含めてリソースを温存することは、今日の世界における随一の目的となっている。ＩＣの製造業者は、その製品のエネルギー効率を向上させる必要性に敏感である。適応型電圧およびスケーリング最適化（ＡＶＳＯ）は、その全体的な戦略の重要な構成要素である。ＡＶＳＯの根底にある目的は、ＩＣが、性能を犠牲にすることなく可能な限り低い電圧で動かされるべきであるということである。ＡＶＳＯを使用するＩＣ（「ＡＶＳＯ ＩＣ」）は、信号伝搬速度をリアルタイムで決定し、ＩＣが意図通りに動作するように信号伝搬速度が維持されることを確実にするように供給電圧を調整する。ＡＶＳＯは、エネルギーを温存する能力を実証しており、したがって将来のＩＣにも常に広範に使用されることが期待される。

従来技術の上記の欠点に対処するために、本発明の一態様は、回路を設計するための設計プロセス最適化システムおよび方法を提供する。一実施形態において、システムは、（１）回路が構築されるセルの装置のＰＶＴの特徴付けのＰＶＴライブラリを含むように構成されるＰＶＴライブラリデータベースと、（２）ＰＶＴライブラリデータベースに結合され、補足的な目的を示す選択を受信し、ＰＶＴライブラリデータベースからＰＶＴライブラリのうちの１つを選択することによって、選択に応答するように構成されるＰＶＴライブラリセレクタとを含み、タイミングサインオフツールがＰＶＴライブラリのうちの１つから多くとも２つのコーナーを後で使用して、回路に関してタイミングサインオフを実行する。

別の実施形態において、システムは、（１）ＰＶＴの特徴付けのＰＶＴライブラリ、およびＡＶＳＯ ＩＣが構築されるセルの装置のＲ、ＣおよびＲＣの特徴付けのうちの選択されたものを含むように構成されるＰＶＴライブラリデータベースと、（２）ＰＶＴライブラリデータベースに結合され、補足的な目的を示す選択を受信し、（２ａ）補足的な目的が低減された消費電力である場合、速−低−公称（ＦＬＮ）ＰＶＴライブラリ、（２ｂ）補足的な目的が低減された消費電力と低減されたターンアラウンド時間との間の折衷である場合、標準−標準−公称（ＴＮＮ）ＰＶＴライブラリ、および（２ｃ）補足的な目的が低減されたターンアラウンド時間である場合、遅−高−公称（ＳＨＮ）ＰＶＴライブラリ、を選択することによって、選択に応答するように構成されるＰＶＴライブラリセレクタとを含み、タイミングサインオフツールがＦＬＮ、ＴＮＮ、およびＳＨＮライブラリのうちの１つから多くとも２つのコーナーを後で使用して、ＡＶＳＯ ＩＣに関してタイミングサインオフを実行する。

本発明の別の態様は、回路を設計する方法を提供する。一実施形態において、方法は、（１）補足的な目的を選択することと、（２）補足的な目的の選択に応じてＰＶＴライブラリデータベースからＰＶＴライブラリを選択することと、（３）回路の論理構造を合成することと、（４）適切なセルライブラリを使用してレイアウトにおいて回路の構成セルを配置することと、（５）構成セルの中に相互接続を経路設定することと、（６）ＰＶＴライブラリから多くとも２つのＰＶＴコーナーを使用してタイミングサインオフを実行することとを含む。

前記では、当業者が以下の本発明の詳細な説明をよりよく理解できるように、本発明のいくつかの態様および実施形態を概説した。以下、本発明の特許請求の範囲の主題を形成する追加の態様および実施形態について説明する。本発明の同じ目的を実行するために他の構造を設計し、または変更するための基本として開示した態様および実施形態を容易に使用できることを当業者は理解されたい。また、こうした等価の構造が本発明の範囲から逸脱しないことも当業者は理解されたい。

本発明のより完全な理解のために、次に、以下の説明を添付の図面と共に参照する。

本発明の原理に従って構築され、または実行されるシステムまたは方法の一実施形態を設計のために使用できる複数の供給電圧ドメインを有するＡＶＳＯ ＩＣの一例を示す高レベルブロック図である。 本発明の原理に従って実行されるＡＶＳＯ ＩＣを設計する方法の一実施形態を示すフロー図である。 ＡＶＳＯ ＩＣにおける供給電圧をＩＣで使用される装置の速度にどのように適応させるかを示すグラフである。 ＡＶＳＯ ＩＣにおける供給電圧をＩＣで使用される装置の速度にどのように適応させるかを示すグラフである。 ＩＣを設計するために使用される従来のＰＶＴコーナーおよびタイミングチェックを示すグラフである。 本発明の原理に従ってＩＣの設計に使用されるＰＶＴコーナーおよびタイミングチェックを示すグラフである。 本発明の原理に従ってＩＣの設計に使用されるＰＶＴコーナーおよびタイミングチェックを示すグラフである。 本発明の原理に従ってＩＣの設計に使用されるＰＶＴコーナーおよびタイミングチェックを示すグラフである。 ＡＶＳＯ ＩＣの適切な動作のために望まれる追加のおよび合計のマージンを示すグラフである。 本発明の原理に従って構築されるＡＶＳＯ ＩＣを設計するためのシステムの一実施形態を示すブロック図である。

従来のＩＣ設計のプロセスは、信号伝搬速度における調整を行うためにその供給電圧をリアルタイムで適応させるＡＶＳＯ ＩＣの能力を利用しないことがわかっている。ＡＶＳＯ ＩＣにより適している設計プロセスは、消費電力、急速な開発（またターンアラウンドとしても知られている）時間、または２つの間の折衷のどれが設計の目的であるかを回路設計者が前もって決定できるようにすべきである。また、従来のサインオフタイミングが実行されるＰＶＴおよびＲＣの遅いおよび速いコーナーは、ＡＶＳＯ ＩＣには適していないこともわかっている。ＡＶＳＯ ＩＣのタイミングサインオフは、ＰＶＴおよびＲＣコーナー、並びに従来のタイミングサインオフプロセスが決して検討しなかったＯＣＶマージンの値を有利に使用すべきである。

本明細書に記述されているのは、ＡＶＳＯ ＩＣを設計するためのシステムおよび方法の様々な実施形態である。任意のＩＣを設計する際の主な目的は、公称動作周波数Ｆ_０で意図通りに機能する設計を生成することである。本明細書に記載する様々な実施形態によって、回路設計者は、低減された（例えば最小の）消費電力Ｐ、低減された（例えば最小の）ターンアラウンド時間（ＴＡＴ）、またはＰとＴＡＴとの間の折衷など、補足的な目的を選択することができる。ＩＣ設計者がどの補足的な目的を選択するかにかかわらず、柔軟なＩＣ設計プロセスによって、タイミングサインオフが単一のＰＶＴコーナーにある単一のＩＣ設計を得ることができる。

システムおよび方法のいくつかの実施形態によって、１つのみのＰＶＴコーナーで回路合成、設計、および最適化を実行することができ、これによってＴＡＴおよび設計作業が低減する。システムおよび方法のいくつかの実施形態によって、１つのみ、または多くとも２つのＰＶＴコーナーでタイミングサインオフを実行することができ、これによってＴＡＴおよび設計作業がさらに低減する。システムおよび方法のいくつかの実施形態は、すべてのＩＣについて、すべてのコーナーで、必要な設計性能（公称動作周波数Ｆ_０と呼ばれる）、および消費電力が補足的な目的として選択された場合、最小の消費電力を保証する。最後に、システムおよび方法のいくつかの実施形態によって、タイミングサインオフの前に、適切なＰＶＴコーナーを定義し、特徴付けることができる。

次に、ＡＶＳＯ ＩＣの一般的なアーキテクチャについて説明する。図１は、本発明の原理に従って構築され、または実行されるシステムまたは方法の一実施形態を設計のために使用できるＮ個の供給電圧ドメインを有するＡＶＳＯ ＩＣ１００の一例の高レベルブロック図である。各機能ドメインは、機能回路１１０−１、１１０−２、・・・、１１０−Ｎ、およびＶ_ｍｉｎからＶ_ｍａｘまでの範囲内の公称電圧Ｖ_０に調整することができる供給電圧Ｖを各ドメインに提供する対応する電圧調整器（ＶＲ）１２０−１、１２０−２、・・・１２０−Ｎを含む。本明細書の説明上、Ｖ_０は、−１０％から＋１５％の範囲内で調整可能であると仮定され、すなわち［Ｖ_ｍｉｎ，Ｖ_ｍａｘ］＝［Ｖ_０−１０％，Ｖ_０＋１５％］である。さらに、この２５％の電圧適応範囲は、すべての予想される信号伝搬速度のばらつきを補償するのに十分であると仮定する。後者は、妥当な仮定である。というのは、供給電圧の変化は、約２倍の遅延の変化をもたらす、すなわち２５％の電圧変更は、約５０％の遅延変化をもたらすからである。

電圧管理ユニット（ＶＭＵ）１３０は、各ドメインにおけるパス（通常、クリティカルパス）に関連付けられた１つまたは複数のパスモニタ（ＰＭ）１４０−１、１４０−２、・・・１４０−Ｎから受信した信号に基づいて、供給電圧ＶをＶ_ｍｉｎからＶ_ｍａｘまでの範囲内に設定する。ＶＭＵ１３０は、通常、各ドメインにおける供給電圧Ｖを、信号伝搬速度がセットアップエラーを回避するのに十分であることを保証するのに必要な最小レベルに設定する。このように、ＡＶＳＯ ＩＣ１００は、低減された（例えば最小の）消費電力レベルで動作する。

図２は、本発明の原理に従って実行されるＡＶＳＯ ＩＣを設計する方法の一実施形態のフロー図である。この方法は、開始ステップ２１０で開始し、そこにおいてＡＶＳＯ ＩＣを設計することが望まれる。決定ステップ２２０において、回路設計者は、低減された（おそらく最低限に抑えられた）消費電力Ｐ、低減された（おそらく最低限に抑えられた）ターンアラウンド時間ＴＡＴ、または低減されたＰと低減されたＴＡＴとの間の折衷のいずれかの補足的な目的を選択する。回路設計者が補足的な目的として低減されたＰを選択した場合、ステップ２３０で、複数のライブラリのデータベースから、回路のセルが構築される装置のＰＶＴの特徴付けのＦＬＶライブラリが選択される。回路設計者が補足的な目的として低減されたＰと低減されたＴＡＴとの間の折衷を選択した場合、ステップ２４０で、複数のライブラリのデータベースから、回路のセルが構築される装置のＰＶＴの特徴付けのＴＴＮライブラリが選択される。回路設計者が補足的な目的として低減されたＴＡＴを選択した場合、ステップ２５０で、複数のライブラリのデータベースから、回路のセルが構築される装置のＰＶＴの特徴付けのＳＨＮライブラリが選択される。

次いで、ステップ２６０で、回路設計者は、その論理構造に関して設計を合成するプロセスに入り、その後、適切なセルライブラリを使用して構成セルが選択され、セルの中に相互接続が経路設定される。次に、ステップ２７０で、通常１つ、または多くとも２つのＰＶＴコーナーで、タイミングサインオフが実行される。ステップ２３０、２４０、または２５０において選択されたＰＶＴライブラリ、および図５を参照して説明するＡＶＳＯの静的または動的なマージン２８０を使用してタイミングサインオフが実行される。この方法は、タイミングが「終了」し、ＡＶＳＯ ＩＣが設計され、サインオフされると、終了ステップ２９０で終了する。

一般にＡＶＳＯ ＩＣを設計する方法の一実施形態を説明したが、この方法のいくつかの実施形態をより具体的に理解するために、次にＡＶＳＯ ＩＣが供給電圧を管理する方法について説明する。図３Ａおよび図３Ｂは、ＡＶＳＯ ＩＣにおける供給電圧をＩＣで使用される装置の速度にどのように適応させるかを示すグラフである。

図３Ａは、Ｓが遅い、Ｔが標準、Ｆが速いである、ＡＶＳＯ ＩＣの装置速度に応じて必要な供給電圧Ｖを描いている。曲線３１０は、装置速度および供給電圧Ｖの交差点を表し、そこではＩＣの実際の動作周波数Ｆが適宜公称動作周波数Ｆ_０に等しい。実際の動作周波数Ｆが公称動作周波数Ｆ_０未満である場合、装置速度からすると、電圧は不十分であり、セットアップ違反がもたらされる。実際の動作周波数Ｆが公称動作周波数Ｆ_０を超える場合、装置速度からすると、電圧は過度であり、ホールド違反がもたらされる。曲線が装置速度ＳにおいてＶ_ｍａｘ未満であり、装置速度ＦにおいてＶ_ｍｉｎを超え、これは、ＡＶＳＯが、セットアップ違反またはホールド違反を被ることなく、この範囲の装置速度に対応することができることを示す。

図３Ｂもまた、ＡＶＳＯ ＩＣの装置速度に応じて必要な供給電圧Ｖを描いている。しかし、図３Ｂは、ＡＶＳＯ ＩＣは、複数の曲線のうちの任意の１つを達成することができることを示しており、そこにおいて、ＡＶＳＯ ＩＣが設計され、そのタイミングに関して分析されているとき、消費電力にどれだけのウェイトが置かれるかに応じて、実際の動作周波数Ｆは、公称動作周波数Ｆ_０に等しい可能性がある。上側の曲線３２０は、消費電力におけるウェイトが比較的小さく、およびタイミングを終了するための作業が付随的に小さい結果として得られ、中央の曲線３３０は、消費電力におけるウェイトがより大きく、タイミングを終了するための作業がより小さい結果として得られ、下側の曲線３４０は、消費電力におけるウェイトがかなり大きく、タイミングを終了するための作業がそれに応じてかなり多い結果として得られる。曲線３２０、３３０、３４０は、同じ範囲の装置速度（装置速度ＳからＦ）を包含するが、上側の曲線３２０は、装置速度ＳでＶ_ｍａｘと交差し、これは、装置速度が最小であるとき、その最大可能値で供給電圧が保持されなければならないことを示す。一方、下側の曲線３４０は、装置速度ＦでＶ_ｍｉｎと交差し、これは、装置速度が最大であるとき、その最小可能値で供給電圧が保持されなければならないことを示す。その他、参照されない曲線が上側の曲線３２０と下側の曲線３４０との間、中央の曲線３３０のあたりにあり、消費電力におけるウェイトの様々な中間レベルに起因する。図３Ｂから、消費電力Ｐにウェイトが置かれる程度の選択肢がＡＶＳＯ ＩＣの設計に関して存在することがわかる。Ｐを低減することはしばしば望ましいが、タイミングサインオフを完了するために、通常、より多くの時間が必要であり、その結果、ＴＡＴが増加することを認識しておかなければならない。

図３Ｃは、ＩＣを設計するために使用される従来のＰＶＴコーナーおよびタイミングチェックを示すグラフである。図３Ｃもまた、ＡＶＳＯ ＩＣの装置速度に応じて必要な供給電圧Ｖを描く。図３Ｃは、ＡＶＳＯ ＩＣが分析され得る複数のコーナー３５０ａ、３５０ｂ、３５０ｃを示す。これらのコーナー３５０ａ、３５０ｂ、３５０ｃは、従来のＰＶＴライブラリにおいて知られており、特徴付けられ、含まれる。他のコーナー３６０ａ、３６０ｂ、３６０ｃ、３６０ｄも同様に、従来のＰＶＴライブラリにおいて知られており、特徴付けられ、含まれる。しかし、コーナー３６０ａ、３６０ｂは、常にセットアップ違反をもたらし、コーナー３６０ｃ、３６０ｄは、常にホールド違反をもたらし、それらは、ＡＶＳＯ ＩＣのタイミングサインオフを実行するのに有用ではない。というのは、コーナー３６０ａ、３６０ｂ、３６０ｃ、３６０ｄが表す条件下で動作しないからである。

図４Ａ〜４Ｃは、本発明の原理に従ってＩＣの設計に使用されるＰＶＴコーナーおよびタイミングチェックを示すグラフである。図４Ａは、図３Ｂおよび図３Ｃの下側の曲線３４０を示す。下側の曲線３４０は、装置速度Ｓで未知の中間供給電圧Ｖ’と交差し、装置速度Ｆで既知の供給電圧Ｖ_ｍｉｎと交差する。未知の中間供給電圧Ｖ’は、各ＩＣに固有であり、したがって、ＰＶＴライブラリを基づかせる不適切な１組の仮定である。２つの重なる点４１０（純粋に例示の目的で、互いにわずかにオフセットするように示されている）は、下側の曲線３４０がタイミングについて分析され得るＦＬＮ ＰＶＴコーナーを表す。ＩＣがＦＬＮ ＰＶＴコーナーでタイミングを終了する場合、ＩＣは、下側の曲線３４０に沿ったすべての他の点でタイミングを終了することが保証される。というのは、すべての他の点は、ＡＶＳＯが対応することができる供給電圧範囲Ｖ_ｍｉｎからＶ_ｍａｘまでの間にあるからである。

図４Ａから、ＦＬＮ ＰＶＴコーナー４１０でタイミングを終了することによって、下側の曲線３４０に関してタイミングサインオフ（最小消費電力、最大終了作業曲線）を達成することができることがわかる。図４Ａは、ＲまたはＣのコーナーを扱わないが、ＦＬＮ ＰＶＴコーナーと同じ温度で較正されたＲＣ（Ｔ）モデルから生成されたＣコーナーは、適したタイミングサインオフを提供する。一実施形態において、タイミングは、ＦＬＶ／Ｃｂｅｓｔコーナーでそれぞれの高温および低温の報告によりセットアップ違反およびホールド違反のために終了される。Ｃｂｅｓｔは、ＲＣモデルが最低の相互接続静電容量を生成し、その結果最速の信号伝搬速度をもたらすコーナーである。以下で説明するように、タイミングサインオフでマージンを使用すべきである。

図４Ｂは、図３Ｂおよび図３Ｃの中央の曲線３３０を示す。中央の曲線３３０は、装置速度Ｓで未知の中間供給電圧Ｖ’と交差し、装置速度Ｆで未知の供給電圧Ｖ’’と交差し、中央の曲線３３０は、装置速度Ｔで既知の供給電圧Ｖ_０と交差する。中間供給電圧Ｖ’のように、中間供給電圧Ｖ’’は、各ＩＣに固有であり、したがって、ＰＶＴライブラリを基づかせる不適切な１組の仮定である。２つの重なる点４２０は、中央の曲線３３０がタイミングについて分析され得るＴＴＮ ＰＶＴコーナーを表す。ＩＣがＴＴＮ ＰＶＴコーナーでタイミングを終了する場合、ＩＣは、中央の曲線３３０に沿ったすべての他の点でタイミングを終了することが保証される。というのは、すべての他の点は、ＡＶＳＯが対応することができる供給電圧範囲Ｖ_ｍｉｎからＶ_ｍａｘまでの間にあるからである。

図４Ｂから、ＴＮＮ ＰＶＴコーナー４２０でタイミングを終了することによって、中央の曲線３３０（消費電力Ｐと終了作業またはターンアラウンド時間ＴＡＴとの間の折衷を表す曲線）に関してタイミングサインオフを達成することができることがわかる。この場合もまた、ＴＮＮ ＰＶＴコーナーと同じ温度で較正されたＲＣ（Ｔ）モデルから生成されたＣコーナーは、適したタイミングサインオフを提供する。一実施形態において、タイミングは、ＴＮＮ／Ｃｎｏｍコーナーで最大および最小の報告によりセットアップ違反およびホールド違反のために終了される。Ｃｎｏｍは、ＲＣモデルが公称の相互接続静電容量を生成し、その結果平均信号伝搬速度をもたらすコーナーである。マージンを使用すべきである。

図４Ｃは、図３Ｂおよび図３Ｃの上側の曲線３２０を示す。上側の曲線３２０は、装置速度Ｓで既知の供給電圧Ｖ_ｍａｘと交差し、装置速度Ｆで未知の中間供給電圧Ｖ’’と交差する。２つの重なる点４３０は、上側の曲線３２０がタイミングについて分析され得るＳＨＮ ＰＶＴコーナーを表す。ＩＣがＳＨＮ ＰＶＴコーナーでタイミングを終了する場合、ＩＣは、上側の曲線３２０に沿ったすべての他の点でタイミングを終了することが保証される。というのは、すべての他の点は、ＡＶＳＯが対応することができる供給電圧範囲Ｖ_ｍｉｎからＶ_ｍａｘまでの間にあるからである。

図４Ｃから、ＳＨＮ ＰＶＴコーナー４３０でタイミングを終了することによって、上側の曲線３２０に関してタイミングサインオフ（最大消費電力、最小終了作業曲線）を達成することができることがわかる。この場合もまた、ＳＨＮ ＰＶＴコーナーと同じ温度で較正されたＲＣ（Ｔ）モデルから生成されたＣコーナーは、適したタイミングサインオフを提供する。一実施形態において、タイミングは、ＦＬＮ／Ｃｗｏｒｓｔコーナーでそれぞれの高温および低温の報告によりセットアップ違反およびホールド違反のために終了される。Ｃｗｏｒｓｔは、ＲＣモデルが最高の相互接続静電容量を生成し、その結果最遅の信号伝搬速度をもたらすコーナーである。マージンを使用すべきである。

タイミングサインオフを達成しなければならないコーナーの数を低減することによって、結果として得られたＩＣの公称動作周波数Ｆ_０または信頼性を損なうことなく、ＴＡＴが場合によってはかなり低減される。以下の表１は、実際の動作周波数Ｆ、消費電力Ｐ、ターンアラウンド時間ＴＡＴ、および供給電圧Ｖに関して上述したタイミングサインオフ方法を比較する。

上述したように、ＡＶＳＯは、実際の動作周波数を公称動作周波数で維持する、すなわちＦ＝Ｆ_０となるように、供給電圧Ｖを動的に適応させる。また、ＡＶＳＯは、ほとんどのＯＣＶのばらつきを補償することができる。したがって、タイミングサインオフは、ＡＶＳＯで補償されたばらつきのマージンを必要としない。しかし、ＡＶＳＯは、すべてのばらつきを補償することはできない。その適応は、正確ではない、または瞬時ではない可能性がある。例えば、ＡＶＳＯは、信号伝搬速度計算エラーの影響を受けやすく、供給電圧の適応が遅延する場合があり、したがって動的電圧降下（ＤＶＤ）がもたらされる可能性がある。したがって、タイミングサインオフは、ＡＶＳＯがもたらし得る、または常に補正するとは限らないばらつきのマージンを含むものとする。ＳＨＮ、ＴＮＮ、またはＦＬＮ ＰＶＴコーナーを変更してこれらのばらつきを統計的に追加することは適切ではない。というのは、これらは実際的なコーナーであり、確率の低い従来のコーナーではないからである。したがって、本明細書に記載したシステムおよび方法のいくつかの実施形態は、タイミング違反を回避するために、新しいＡＶＳＯマージン、Ｍ_ＡＶＳＯをタイミングサインオフに導入する。

図５は、ＡＶＳＯ ＩＣの適切な操作のために望まれる追加のおよび合計のマージンを示すグラフである。図３Ｂおよび図３Ｃの中央の曲線３３０は、例示の目的で使用される。ライン５１０は、ＡＶＳＯがもたらし得る、または常に補正するとは限らないばらつきを表す。ライン５１０は、上側および下側の境界５２０、５３０の間にある。上側および下側の境界５４０、５５０は、タイミングサインオフが考慮に入れるべきすべてのばらつきに対応するために必要な合計マージンＭを表す。

Ｍ_ＡＶＳＯを決定するために、ＩＣに提供されたクロック信号は、バランスが保たれ、対称（ゼロスキュー）であると想定される。クロックの不確実性ＣＵは、データパスにおける小さい遅延を補償するために、５０ｐｓに等しくなるように設定される。開始クロック、データパス、およびキャプチャクロックのセットアップおよびホールドマージンは、すべてのパスにおいて、それぞれ４％になると推定される。静的タイミング解析（ＳＴＡ）のディレーティング係数に相当する合計マージンＭは、標準の約５％に設定されるＡＶＳＯマージン、Ｍ_ＡＶＳＯ、標準の約１０％に設定されるパス遅延誤差マージン、Ｍ_{ＤＥＬＡＹ}、標準の約５％に設定されるＤＶＤマージン、Ｍ_ＤＶＤなど、いくつかのマージンの（低減された十分な統計を使用した）統計的な合計である。以下の式がもたらされる。

図６は、本発明の原理に従って構築されるＡＶＳＯ ＩＣを設計するためのシステム、すなわち設計プロセス最適化システム６００の一実施形態のブロック図である。システム６００は、ＰＶＴライブラリセレクタ６１０を含む。ＰＶＴライブラリセレクタ６１０は、補足的な目的を示す選択を回路設計者から受信するように構成される。示された実施形態において、補足的な目的は、低減された（おそらく最低限に抑えられた）消費電力Ｐ、低減された（おそらく最低限に抑えられた）ターンアラウンド時間ＴＡＴ、または低減されたＰと低減されたＴＡＴとの間の１つまたは複数の折衷とすることができる。

ＰＶＴライブラリデータベース６２０は、ＰＶＴライブラリセレクタ６１０に結合される。ＰＶＴライブラリデータベース６２０は、回路のセルが構築される装置のＰＶＴの特徴付けの様々なＰＶＴライブラリを格納するように構成される。一実施形態において、ライブラリは、Ｒ、Ｃ、またはＲＣの特徴付けも含む。回路設計者の選択に応じて、ＰＶＴライブラリセレクタ６１０は、回路設計者が補足的な目的として低減されたＰを選択する場合、ＦＬＮライブラリを選択し、回路設計者が補足的な目的として低減されたＰと低減されたＴＡＴとの間の折衷を選択する場合、ＴＴＮライブラリを選択し、回路設計者が補足的な目的として低減されたＴＡＴを選択する場合、ＳＨＮライブラリを選択する。

次いで回路設計者は、従来のまたは後に開発される設計合成ツール６３０を使用して、その論理構造に関して設計を合成し、その後、回路設計者は、従来のまたは後に開発される設計配置および経路設定ツール６４０を使用して、適切なセルライブラリ６５０からセルを選択し、セルを適切に配置し、必要に応じてセル中に相互接続を経路設定する。次いで、回路設計者は、従来のまたは後に開発されるタイミングサインオフツール６６０を呼び出し、これは、ＰＶＴライブラリセレクタ６１０が選択したＰＶＴライブラリからの１つだけ、または多くとも２つのＰＶＴコーナーを使用して、ＡＶＳＯの静的または動的なマージン２８０を参照して、回路に関してタイミングサインオフを実行する。次いでタイミングは終了され、ＡＶＳＯ ＩＣ設計６７０がもたらされる。

本発明のいくつかの実施形態は、ツールを組み込み、または本明細書に記載した方法のステップを実行する様々なコンピュータで実施される操作を実行するためのプログラムコードを有するコンピュータ可読媒体を含むコンピュータ記憶製品にさらに関連する。媒体およびプログラムコードは、本発明の目的のために特別に設計され、構築されたものとすることができ、またはよく知られており、コンピュータソフトウェアの当業者が使用可能なものとすることができる。コンピュータ可読媒体の例には、それだけには限定されないが、ハードディスク、フロッピーディスク、磁気テープなどの磁気媒体、ＣＤ−ＲＯＭディスクなどの光媒体、光フロッピーディスクなどの光磁気媒体、およびＲＯＭやＲＡＭ装置など、プログラムコードを格納し、実行するように特別に構成されたハードウェア装置などがある。プログラムコードの例には、コンパイラによって生成されたものなどの機械コード、およびインタプリタを使用してコンピュータによって実行され得るより高いレベルのコードを含むファイルなどがある。

本発明の範囲から逸脱することなく、記載の実施形態に他のおよび別の追加、削除、置き換え、および変更を加えることができることを、本発明が関係する当業者であれば理解されよう。

Claims (19)

1. 回路を設計するための設計プロセス最適化システムであって、
   前記回路が構築されるセルの装置のＰＶＴの特徴付けのＰＶＴライブラリを含むように構成されるプロセス−電圧−温度（ＰＶＴ）ライブラリデータベースと、
   前記ＰＶＴライブラリデータベースに結合され、補足的な目的を示す選択を受信し、前記ＰＶＴライブラリデータベースから前記ＰＶＴライブラリのうちの１つを選択することによって、前記選択に応答するように構成されるＰＶＴライブラリセレクタとを含み、タイミングサインオフツールが前記ＰＶＴライブラリのうちの前記１つから多くとも２つのコーナーを後で使用して、前記回路に関してタイミングサインオフを実行する
   設計プロセス最適化システム。
2. 前記ＰＶＴライブラリセレクタが
   前記補足的な目的が低減された消費電力である場合、速−低−公称ＰＶＴライブラリと、
   前記補足的な目的が前記低減された消費電力と低減されたターンアラウンド時間との間の折衷である場合、標準−標準−公称ＰＶＴライブラリと、
   前記補足的な目的が前記低減されたターンアラウンド時間である場合、遅−高−公称ＰＶＴライブラリと
   を選択する請求項１に記載のシステム。
3. 前記低減された消費電力が最小の消費電力である請求項２に記載のシステム。
4. 前記ＰＶＴライブラリが前記装置のＲ、Ｃ、およびＲＣの特徴付けのうちの選択されたものを含む請求項１に記載のシステム。
5. 前記補足的な目的が低減された消費電力である場合、タイミングが、速−低−公称／Ｃｂｅｓｔコーナーでそれぞれの高温および低温の報告によりセットアップ違反およびホールド違反のために終了され、
   前記補足的な目的が前記低減された消費電力と低減されたターンアラウンド時間との間の折衷である場合、タイミングが、標準−標準−公称／Ｃｎｏｍコーナーで最大および最小の報告によりセットアップ違反およびホールド違反のために終了され、
   前記補足的な目的が前記低減されたターンアラウンド時間である場合、タイミングが、遅−高−公称／Ｃｗｏｒｓｔコーナーでそれぞれの高温および低温の報告によりセットアップ違反およびホールド違反のために終了される
   請求項１に記載のシステム。
6. 前記タイミングサインオフツールが静的または動的な適応型電圧およびスケーリング最適化マージンを使用して、前記タイミングサインオフも実行する請求項１に記載のシステム。
7. 前記回路が、適応型電圧およびスケーリング最適化を使用する集積回路である請求項１に記載のシステム。
8. 補足的な目的を選択することと、
   前記補足的な目的の前記選択に応じてＰＶＴライブラリデータベースからプロセス−電圧−温度（ＰＶＴ）ライブラリを選択することと、
   前記回路の論理構造を合成することと、
   適切なセルライブラリを使用してレイアウトにおいて前記回路の構成セルを配置することと、
   前記構成セルの中に相互接続を経路設定することと、
   前記ＰＶＴライブラリから多くとも２つのＰＶＴコーナーを使用してタイミングサインオフを実行することと
   を含む回路を設計するための方法。
9. 前記ＰＶＴライブラリを前記選択することが、
   前記補足的な目的が低減された消費電力である場合、速−低−公称ＰＶＴライブラリを選択することと、
   前記補足的な目的が低減された消費電力と低減されたターンアラウンド時間との間の折衷である場合、標準−標準−公称ＰＶＴライブラリを選択することと、
   前記補足的な目的が前記低減されたターンアラウンド時間である場合、遅−高−公称ＰＶＴライブラリを選択することと
   を含む請求項８に記載の方法。
10. 前記低減された消費電力が最小の消費電力である請求項９に記載の方法。
11. 前記ＰＶＴライブラリが前記装置のＲ、Ｃ、およびＲＣの特徴付けのうちの選択されたものを含む請求項８に記載の方法。
12. 前記補足的な目的が低減された消費電力である場合、速−低−公称／Ｃｂｅｓｔコーナーでそれぞれの高温および低温の報告を使用して前記回路におけるセットアップ違反およびホールド違反のためにタイミングを終了することと、
    前記補足的な目的が前記低減された消費電力と低減されたターンアラウンド時間との間の折衷である場合、標準−標準−公称／Ｃｎｏｍコーナーでそれぞれの最大および最小の報告を使用して前記回路におけるセットアップ違反およびホールド違反のためにタイミングを終了することと、
    前記補足的な目的が前記低減されたターンアラウンド時間である場合、遅−高−公称／Ｃｗｏｒｓｔコーナーでそれぞれの高温および低温の報告を使用して前記回路におけるセットアップ違反およびホールド違反のためにタイミングを終了することと
    をさらに含む請求項８に記載の方法。
13. 静的または動的な適応型電圧およびスケーリング最適化マージンを使用して、前記タイミングサインオフを実行することをさらに含む請求項８に記載の方法。
14. 前記回路が、適応型電圧およびスケーリング最適化を使用する集積回路である請求項８に記載の方法。
15. 適応型電圧およびスケーリング最適化（ＡＶＳＯ ＩＣ）を使用する集積回路を設計するための設計プロセス最適化システムであって、
    プロセス−電圧−温度（ＰＶＴ）の特徴付けのＰＶＴライブラリ、および前記回路が構築されるセルの装置のＲ，ＣおよびＲＣの特徴付けのうちの選択されたものを含むように構成されるＰＶＴライブラリデータベースと、
    前記ＰＶＴライブラリデータベースに結合され、補足的な目的を示す選択を受信し、
    前記補足的な目的が低減された消費電力である場合、速−低−公称（ＦＬＮ）ＰＶＴライブラリと、
    前記補足的な目的が前記低減された消費電力と低減されたターンアラウンド時間との間の折衷である場合、標準−標準−公称（ＴＮＮ）ＰＶＴライブラリと、
    前記補足的な目的が前記低減されたターンアラウンド時間である場合、遅−高−公称（ＳＨＮ）ＰＶＴライブラリと
    を選択することによって、前記選択に応答するように構成されるＰＶＴライブラリセレクタとを含み、タイミングサインオフツールが前記ＦＬＮ、ＴＮＮ、およびＳＨＮライブラリのうちの１つから多くとも２つのコーナーを後で使用して、前記回路に関してタイミングサインオフを実行する設計プロセス最適化システム。
16. 前記低減された消費電力が最小の消費電力である請求項１６に記載のシステム。
17. 前記補足的な目的が低減された消費電力である場合、タイミングが、前記ＦＬＮ ＰＶＴライブラリの速−低−公称／Ｃｂｅｓｔコーナーでそれぞれの高温および低温の報告によりセットアップ違反およびホールド違反のために終了され、
    前記補足的な目的が前記低減された消費電力と低減されたターンアラウンド時間との間の折衷である場合、タイミングが、前記ＦＬＮ ＴＮＮライブラリの標準−標準−公称／Ｃｎｏｍコーナーで最大および最小の報告によりセットアップ違反およびホールド違反のために終了され、
    前記補足的な目的が前記低減されたターンアラウンド時間である場合、タイミングが、前記ＳＨＮ ＰＶＴライブラリの遅−高−公称／Ｃｗｏｒｓｔコーナーでそれぞれの高温および低温の報告によりセットアップ違反およびホールド違反のために終了される
    請求項１５に記載のシステム。
18. 前記タイミングサインオフツールが静的または動的な適応型電圧およびスケーリング最適化マージンを使用して、前記タイミングサインオフも実行する請求項１５に記載のシステム。
19. 前記ＰＶＴライブラリセレクタがコンピュータ可読媒体に格納されるプログラムコードに組み込まれる請求項１５に記載のシステム。

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