JP2011528884A - 要素プロセッサを備えたデータ処理回路、その回路のアレイを含むデータ処理装置、およびその装置を含むマトリックスセンサ - Google Patents
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Abstract
【選択図】図1
Description
これらの各種配置構造は、実行すべき視覚タスクの計算量によって決定される。この視覚タスクは、データを用いて実行される種々の演算のアルゴリズムを含んでいる。
第2の例として、人工視覚技術は、テレビ電話通信あるいはテレビ会議で用いられている。実際に今日行われているように、携帯電話間で利用者の生き生きとした表情を伝送することは、圧縮したビデオ画像を伝送することに比べて容易である。しかしながら、携帯電話におけるそのような生き生きとした表情の生成は、実際には独立した電源でまかないきれない連続画像の解析を要求される。
この例では、自動車のような車両の発進エネルギの一部であっても、視覚機能のために利用されるかもしれない。視覚センサ数の起こり得る増加は、電力使用量のある程度の制限を求める。この制限は、小型車または小型ロボット、また無人飛行機のような飛行船ではさらに深刻となる。
本発明の目的を達成するために、周知の構成は、集積回路の二次元配列による各ノードの繰り返しによって設計された要素プロセッサ(以下、PEと略称する)から構成される。
この二次元配列は、1ピクセル当たり1PEの画像か、またはマクロピクセルと呼ばれるピクセルの小集合における1PEの低解像度の画像と一致する。このPEは、全てのPE(SIMD;Single Instruction Multiple Data)に共通な制御信号、または、例えば特許文献FR−A−2 778 764(Bernard,Paillet
and Mercier)に記載されるように、PEのサブファミリに共通な制御信号によって操作される。さらに、各PEはそのマクロピクセルに対応するデータを格納することができたり、近接するPEと通信し、そのデータに関する演算を行ったりする。多数の画像タスクにおいては、集積回路でこれらのキャパシタによって10−14F程度のエネルギを消費するが、そのような構造により、電気的に小型のキャパシタにおいてもデータ伝送に関する大部分の演算処理を実行するのに十分である。通常の視覚システムに比べて、そのような構造におけるエネルギの増幅率は100倍程度である。
特許文献JP−A−10 145 680、また特許文献US−A−6 608 296(Toyada and Ishikawa)においては、マトリックスイメージセンサとPEアレイは、A/D変換手段を挟んで並んで配置されている。さらにまた、特許文献FR−A−2 583 602(Devos, Garda and Zavidovique)で提案されているように、マトリックスイメージセンサとPEアレイとを重ねて配置することも可能であり、この配置は、その対応する画素の光電性素子のできるだけ近くに各PEを配置することと同等である。
これらのデバイスをより一層小型化し且つエネルギ消費を抑えるためには、システムの他の制約、すなわちシステムにおけるバイナリデータの記憶性能、近接するアレイとのデータ転送、およびプロセッサによる論理演算の実行を満たしながら、特に情報ビットをPEに記憶させる方法を創出する試みが必要がある。
第1の記憶モードは、セミスタティックモードである。これは、各々の情報ビットが、バイステーブルシステム(双安定器)を形成するスイッチによって再ループする2つの変換手段によって記憶される。特に、特許文献FR−A−2 583 602(Devos, Garda and Zavidovique)、特許文献FR−A−2 683 348 (Zavidovique, Bernard and Devos) 、および特許文献FR−A−2 7771 38(Paillet, Mercier and Bernard)にて、異なる配置が提案されている。しかしながら、そのようなセミスタティックストレージ(セミスタティック型の記憶装置)は、異なる種類のトランジスタを結合することが必要であり、それは結局、全ての試みにも関わらず、小型化がほぼ不可能な配置につながる。例えば数十ビット程度の大型のキャパシタメモリを有するPEを装備したときに不利となる。
Dynamic Memory”(34(6):831-839,1999年1月発行,著者J.C. Gealow
and C.G. Sodini)に開示されている。マサチューセッツ工科大学(MIT)で行われたこの研究において、バイナリデータはトランジスタメモリセルに記憶される。このセルは、制御信号によって制御されるトランジスタを介して読み込み/書き込み用バスに接続されたキャパシタによって形成される他のdRAMセルである。このdRAMセルは、極めて小型であるが破壊読み取りを伴う。
データ処理回路は、
信号入力端および信号出力端をそれぞれ含む2つの信号変換回路と、前記信号変換回路の前記入力端および前記出力端に接続された一組の制御スイッチと、バイナリ信号入力部およびバイナリ信号出力部とを有するデータ処理ユニットと、
他の組のスイッチを介してメモリバスに接続され、それぞれバイナリデータを記憶可能な一組のキャパシタを有し、前記メモリバスが前記データ処理ユニットに接続されたメモリユニットと、
前記制御スイッチの制御信号を入力する一組の入力部と、を備え、
前記データ処理ユニットは、制御信号によるデータシーケンスに応じて、
前記入力ラインによるバイナリデータのキャパシタへの書き込み、
キャパシタに記憶されたバイナリデータの前記出力ラインによる読み取り、
少なくとも2つのキャパシタに記憶されたバイナリデータの論理合成、
の少なくともいずれかを実行することを特徴とする。
前記信号変換回路は、シグモイド型応答を反転させるインバータであることが挙げられる。
前記一対の制御スイッチは、
前記キャパシタと前記メモリバスとの間に接続された2つ信号端子を含む第1のスイッチと、
第1の制御ラインと前記第1のスイッチの制御入力端との間に接続された2つの信号端子、および第2の制御ラインに接続された制御入力端を含む第2のスイッチとを有することを特徴とする。
前記メモリバスは、複数の制御スイッチごとに複数の部位に分割されていることが挙げられる。
データソースを形成する一組の検出セルと、前記データ処理装置とを備えるマトリックスセンサ。
それぞれの検出セルにより検出された検出結果のバイナリ値を出力する変換回路を備えることが挙げられる。
要素プロセッサは、インバータを備える。ここでは一例として、Inv1とInv2で表される2つのインバータを備える場合を示している。これらのインバータは、2つの変換回路と、複数のキャパシタCcell、C1、C2、Cinfと、複数のスイッチMi、R1、W1、R2、W2とから形成され、これらは相互接続されている。また、要素プロセッサは、寄生キャパシタCbusを有している。
それにも関わらず、複雑化を避けるために、上記記載の大部分は理想的な形態として考慮される。
複数のキャパシタのうちいくつかは、キャパシタCbus、C1およびC2のように固有のキャパシタであり、一方、他は、キャパシタCinf、あるいはデータを記憶するためのキャパシタCcellのように任意に設置される。これらのキャパシタの役割は後述する。また、キャパシタCcellはデータを記憶するためのキャパシタである。後者(以降「dRAM(dynamic
RAM)キャパシタ」と称する)には、ダイオード、MOS、およびこの技術分野でいう層間型(金属、樹脂)を用いてもよい。
スイッチと同様に、ここでの大部分の説明においては、直線状のキャパシタが好ましいと考えられる。
要素プロセッサ(PE)の全体構成は、2つのユニットを含んでいる。これらのユニットは、図1の上部に示すメモリユニット(dRAM)と、下部に示すデータ処理ユニット(演算ユニットまたはUB;Boolean unit)である。dRAMは、p個の記憶用キャパシタと、キャパシタCcellとにより形成されている。これらの一方の端子は上記固定電圧に接続され、他方の端子はアクセススイッチと呼ばれるスイッチMiに接続されている。なお、iは、1番目からp番目までの配列番号を示す。スイッチMiは、dRAMバスと呼ばれる共通のノードに接続されている。dRAMのキャパシタCcellとそのスイッチは、「dRAMセル」という。dRAMキャパシタの図中下部を1番目とし、i番目のdRAMのキャパシタは、スイッチMiに関連した制御を行うためのMi信号によってdRAMバスからアクセス可能となっている。なお、この説明の中で、同一の記号は制御スイッチとその制御信号を表すものである。
読み取り/書き込み機能とは別に、演算ユニットは、複数のバイナリデータの論理演算が可能である。この論理演算は以下に示すようにアナログで実行される。
演算ユニットは、4つの制御スイッチR1、W1、R2およびW2を有している。これに関連する制御信号は、やはり上記と同様の方式によって設定される。
インバータInv1は、ノードEに接続された入力端と、ノードFに接続された出力端とを有している。キャパシタC1はノードEに接続されている。制御スイッチCR1はノードEとdRAMバスに接続されたノードBとの間に配置されている。
スイッチW1は、ノードBとノードFとの間に配置されている。スイッチW2はノードEとノードGとの間に配置されている。スイッチR2はノードFとノードHとの間に配置されている。また、インバータInv2はノードHに接続された入力端と、ノードGに接続された出力端とを有している。キャパシタCinfはノードB、すなわちdRAMバスか、またはノードE、すなわちインバータInv1の入力端のうちいずれかに接続されている。さらにまた、ノードHは要素プロセッサの入力部を形成し、ノードFはその出力部を形成していてもよい。
本発明の要素プロセッサの動作は、各々のスイッチの開閉による制御信号のアクティブおよび非アクティブに関するシーケンスに基づいている。
例えば、要素プロセッサが、本発明の主な用途である人工網膜の画素に用いられる場合、一般的にスイッチは、図1の点線で示されるように、光電性セルからノードHへ入力されたバイナリ信号BPのEC信号による制御が付加される。この信号BPは、従来からの方法に従い、フォトダイオードの電圧と、可変の外部信号またはより一般的には保存された物理値で表される連続的なバイナリ値との比較結果によって示されてもよい。
なお、このような配置構成は、アレイの左端列近傍の画像データ列に取り込まれたデータに対しても適用可能である。
読み取り、書き込みおよび演算シーケンスの説明の前に、短いシーケンスの効果を検討する。
“Reset;R1−W1;W1’”
この要点は、アナログ効果で、以下に示される読み取りおよび演算動作を集めることになる。全ての制御信号は0にリセットされた後、スイッチR1とスイッチW1がアクティブ化され、インバータInv1が閉回路となる。これにより、dRAMバスに接続される。 インバータInv1を閉回路にするスイッチは、その入力部の電圧値VinとVoutを電圧値Vbfと同一の値にする。この電圧値Vbfは、インバータInv1の電圧−電圧特性と、VinとVoutの軸の対角線とが交差する点のX軸およびY軸の両方の値である。
この状態に基づいて、電圧値Vbfに対して微小な入力電圧は出力電圧Voutの多大な変化を引き起こす。この特性は、dRAMバスの小さな電圧変化を増幅する際に用いることができる。
次のシーケンスは読み取り動作であり、上記の条件設定に始まり、i番目のdRAMキャパシタの読み取りを実行するものである。
“Reset; R1-W1; W1'; Mi; Mi'; R2;
R2'; R1'”
これは破壊読み取りである。スイッチMiがアクティブのとき、i番目のdRAMキャパシタにおける電荷は、キャパシタCcellの値とVcellの電圧値未満であり、これはdRAMバスとインバータInv1の入力端の電荷が合計したもの、すなわち読み取り用キャパシタの合計Ctot=Cbus+C1+Cinfで表される。これは、ΔV=Vcell-Vbfと考えられる。その結果、電荷の合計はdRAMバスに、極めて小さい電圧値の変化ΔVbus = [Ccell/(Ccell+Ctot)]・ΔVをもたらす。
データ項目がInv2の出力端から出力されたら、それは以下のシーケンスによってj番目のdRAMキャパシタに書き込まれる。
“W2-R1-Mj; Mj';
R1'-W2'”
上述のダイレクト書き込みシーケンスの実行に関わらず、以下のシーケンスにより、読み込まれた相補データがk番目のdRAMキャパシタに書き込まれる。これは、相補書き込みと呼ばれる。
“W2-W1-Mk; Mk'; W1'-W2'”
これは、読み込みシーケンスまたは2つの書き込みシーケンスであり、dRAMキャパシタへのアクセスを制御する信号Mは、アクティブ化され、次の期間で非アクティブ化される変化を経る。同一のシーケンスが用いられてもよく、複数の信号Mは同時に適用される。この書き込み命令で、マルチプル書き込み処理が許可される。例えば、以下のデータの書き込み命令により、Inv2の出力端に出力されたデータがいi番目からj番目のdRAMキャパシタへ書き込まれる。
“W2-R1-Mi-Mj; Mi'-Mj';
R1'-W2'”
読み込み命令にて同一の操作が実行された場合、すなわち複数のセルが同時に読み出された場合、論理演算を行う。最も単純な例として、i番目、j番目、k番目のdRAMキャパシタに含まれる3つのバイナリデータDi、Dj、Dkを用いて以下のシーケンスにより実行される演算を説明する。なお、i、j、kは、1〜pの間のそれぞれ独立した添え字である。
“Reset; R1-W1;
W1'; Mi-Mj-Mk; Mi'-Mj'-Mk'; R2; R2'; R1'”
前述したように、V0とV1は、dRAMキャパシタの0、1論理にそれぞれ対応した電圧に利用される。読み込み命令と理想的な要素のために、V0とV1は、Inv2の出力電圧の高低が変動しなければならない。しかしながら、実際にはこれは単一のトランジスタには当てはまらない。
この視点において、V0とV1をVbfの両側に対照的に配置することが考えられる。そのときΔV=V1-Vbf=Vbf-V0というように設定してもよい。さらにまた、CcellがCtotに比べて小さい場合、近似することができる。この演算においてここでの再生は不要であり、Mi、MjおよびMkのアクティブ化によって3つのdRAMキャパシタが接続されるバスの接続部において、以下に近い電圧(Vbfに関連した)の変化を引き起こす。
(2Σ-3)・(Ccell/Ctot)・ΔV
ここで、Σは、Di、DjおよびDkからなる3つのバイナリデータの演算合計である。
Dj, Dk)と記載される。なお、Maj(Di, Dj, Dk)は完全なバイナリ加算器で保持された出力である。上記の計Σは、基本演算を意味する。それは、異なるRAMキャパシタから電荷を合成したとき、計算上の合計が推定可能であるからである。上記演算は、それゆえに周知のしきい値論理に特有のものである。
上記シーケンスからMkとMk’を除外することによって、読み取り命令の変化が得られる。それは、2dRAMキャパシタi、jを読み取る命令である。さらに、Vbfに関する電圧の変化は以下のようにして得られる。
ΔVbus ≒ (2Σ
-2)・(Ccell/Ctot)・ΔV
この問題を打開するために、容量性影響効果を有効に用いてもよく、その影響が回路のキャパシタCinfにもたらされることによって、その端子は、図1に示すようにInv1(ノードE)の入力端に接続されるか、または図7に示すようにdRAMバス(ノードB)に接続される。Cinfの他の端子に与えられる電圧は、アナログ信号として用いられる補償電圧Vinである。電圧差ΔVinf(電圧の増減)で表されるようにVinfが変化することによって、dRAMバスとInv1で生じる電圧の変化が十分に大きければInv2の出力端で得られるバイナリデータは信頼性があるといえる。したがって、以下の新たなシーケンスを採用することができる。ここで、ΔVinfは、このΔVinfにより設定される補償電圧の変化によってそれ自体の動作を指定するものである。
“Reset; R1-W1;
W1'; ΔVinf; Mi-Mj; Mi'-Mj'; R2; R2'; R1'”
他の提案によれば、Inv2の出力端での不明確さを解消することができると考えられる。具体的には、確実なスイッチである寄生キャパシタを有効に用いることにより、Cinfの役割を自由に働かせることができる。この場合、これらの信号のうちいくつかは、一般的な論理レベルの間で電圧変化の中間を経るかもしれない。この変化は、前のシーケンスにおいてΔVinfを機能的に取り替える。
Cinfの値を調整することによって、ΔVinfが(Ccell/Ctot)・ΔVに近い値のdRAMバスの電圧変化ΔVinfを生成可能なように、以下の近似式を提供する。
ΔVbus ≒ (2Σ-1)・(Ccell/Ctot).ΔV
これは、データDiとDjとを用いたOR論理のブール関数である。この提案されたCinfの選択は、実際に、技術的な不確実性と動作状態に対面して、動作する限界の最大の可能性を保障する。
さらにまた、OR論理の場合においてΔVinfの符号が反転したとき、すなわちVinfが反対に変化したとき、以下の式が与えられる。
ΔVbus ≒ (2Σ-3)・(Ccell/Ctot)・ΔV
これは、データDiとDjとを用いたAND論理のブール関数である。本発明に係る論理ユニットの配置構成およびこれに連携したdRAMの構成は、他の構成要素を追加することなく応用することもできる。上述した読み取りおよび書き込み機能に加えて、2つの入力値を用いたOR論理およびAND論理を含むブール関数は本発明の重要な一態様である。
さらにまた、上述の相補書き込みにおける相補性作用の有効性によって、論理演算に関して汎用の要素プロセッサを形成することができる。非破壊性の元来の読み出しおよび演算シーケンス、書き込み操作は、マルチプル型や相補型に関わらず、リフレッシュ、または読み出すべきデータのdRAMへの再現に用いられることに着目すべきであり、さらに、これらは将来的に、一または複数回、演算に利用できる必要がある。
3つのdRAMキャパシタの読み出しを合成し、さらに上述したキャパシタ容量の影響力を用いることによって、以下のシーケンスを実行できる。
“Reset; R1-W1;
W1'; ΔVinf; Mi-Mj-Mk; Mi'-Mj'-Mk'; R2; R2'; R1'”
このシーケンスは、ΔVinf=0の条件での多数決関数を演算するものである。なお、ΔVinf=0とは、すなわち保障電圧が変化しないことを意味する。
ΔVbus ≒ (2Σ-1)・(Ccell/Ctot)・ΔV
これは、3つのデータDi、DjおよびDkを用いたOR論理により構成されている。
さらに、ΔVinfに反対の数値を採用することによって、ΔVbus ≒ (2Σ-5)・(Ccell/Ctot)・ΔVの式が得られる。これは、3データ間のAND論理に対応している。
容量性能の別の有利な点は、以下のシーケンスを用いることによって、演算ユニットにて論理定数をゼロから設定することが可能であることである。
“Reset; R1-W1; W1'; ΔVinf; R2;
R2'; R1'”
ΔVinfが正であるか負であるかによって、Inv2の出力端で論理演算の入力値1または0が得られる。
このシーケンスの全てにおいて、同時に存在するアクティブ化または非アクティブ化により、例えば、突入電流や過度の容量効果を避けるような命令を順次実行することができる。さらに、これらのシーケンスにおける多数の命令の繋がり具合によって、シーケンスの最後に、全ての制御スイッチを非アクティブ化する必要はない。このシーケンスは、単純な基礎からからなり、予め設定された最適化基準に従って変更してもよい。
transconductance amplifier;演算相互コンダクタンス増幅器 )を用いてもよい。OTAはCMOSインバータより大きいが、電流が必然的に制限されるため、上述した点の一つを満足させる。これにより、Inv2に同一のレイアウトを用いることは有利である。
直線状に配置されたキャパシタにおいて、上述したとおり、dRAMキャパシタに接続した後のdRAMバスの電圧は、Σの正確な機能を有する。他の項において(他の表現において)、m個のdRAMキャパシタの読み込みは、dRAMバスの電圧を可能なレベルで互いに等距離にあるm+1個のキャパシタに占めることを余儀なくされる。Vbfがこれらのレベルの一つと一致したら不確定となり、この場合m=2となる。
V0とV1をともに近づけることによりInvの増幅が要求される。
以下の説明では、要素プロセッサと、この近くに隣接した4つの他の要素プロセッサとの間のデータ転送のために、東西南北に配置されたNEWSネットワークを用いた場合を示している。
上述したように、本発明に係る要素プロセッサは、汎用的な特徴を有する。さらにまた、バイナリデータを有するPE間におけるデータ転送技術は、NEWS方向にて要素の移動を繰り返して形成される複数のベクトルに介してデータを移動可能なものである。
しかしながら、全移動時間はベクトルのサイズによって増加し、エッジ効果を引き起こすかもしれない。最後に、各PEは周囲のデータにアクセスする。このとき、データのアクセス範囲は、受入可能とみなされるエッジ効果によって規定されるサイズの隣接するエリア内である。処理動作は確定したサポートを行うといわれている。
最初に、図1に示すPEは、普遍的性質を維持している間、PEは集積回路にて最小の面積を占めている。しかしながら、dRAMは直線状に系統的配置をなしている。n番目のdRAMキャパシタのために、n番目の制御信号が要求される。
図5の右側の図において、スイッチTaは、Ccellキャパシタを選択的にdRAMバスに接続している。またスイッチTaは信号Xiにより次の動作を実行するように命令する。その動作は、信号Yjにより命令されるスイッチTbによって送信する。
dRAMバスへ接続するために、信号XiとYjとが連携した命令がdRAMに与えられ、次いで切断するために、信号XiとYjとが次の命令シーケンスを用いて交互的である必要がある。
“Yj; Xi; Xi';
Yj'”
これらの追加したスイッチは、同一の縦列のdRAMセルを制御する信号Yjによってそれぞれ制御される。
図6に示すマトリックス型dRAM(MATRIX
dRAM CELL)であっても、図7に示すマトリックス型dRAMの変形例であっても、dRAMの制御信号を除いて、読み出しおよび書き込みシーケンスは同一である。
例えば、以下に示すシーケンスにおいては、2つのセルXi1YjとXi2Yjの読み出しが同時に実行される。ここで、i1とi2は添え字である。これらのセルは、同一列j、すなわちdRAMバスの同一ブランチjに接続されている。
“Reset;
R1-W1-Yj; W1’; ΔVinf; Xi1-Xi2; Xi1'-Xi2'; R2; R2'; R1'-Yj'”
マトリックス型構造には、リニア型dRAMに比べて極めて多数の変形例が存在する。以下の命令によって、バスの2つの異なるブランチj1とj2(dRAMの2つの異なる列)に位置する2つのセルを読み出すことも可能である。なお、同一のラインi上のセルとしている。
“Reset;
R1-W1-Yj1-Yj2; Wr; ΔVinf; Xi; Xi'; R2; R2'; R1'-Yj1'-Yj2'”
マトリックス型dRAMで書き込み命令を得ることは、単に、リニア型dRAMで用いられる命令を適合させるのみで達成しうる。特に技術に優れた人にとっては容易になし得るものである。
この場合、要素プロセッサは、一つのセル、または、適切に近接した配置のセンサの限られたグループのセルにより提供される。
本発明は、勿論、様々な変形例や改良が可能である。
特に、回路を設定するための2つの変換手段および信号に基づいた本発明による要素プロセッサの処理ユニットの重要な特性に関わらず、技術に優れた人によって、動作の強化、改良、補正あるいは信頼性向上を図ることができる他の要素によってこれらの2つの回路を完成させてもよい。
Claims (25)
- データ処理回路は、
信号入力端および信号出力端をそれぞれ含む2つの信号変換回路と、前記信号変換回路の前記入力端および前記出力端に接続された一組の制御スイッチと、バイナリ信号入力部およびバイナリ信号出力部とを有するデータ処理ユニットと、
他の組のスイッチを介してメモリバスに接続され、それぞれバイナリデータを記憶可能な一組のキャパシタを有し、前記メモリバスが前記データ処理ユニットに接続されたメモリユニットと、
前記制御スイッチの制御信号を入力する一組の入力部と、を備え、
前記データ処理ユニットは、制御信号によるデータシーケンスに応じて、
前記入力ラインによるバイナリデータのキャパシタへの書き込み、
キャパシタに記憶されたバイナリデータの前記出力ラインによる読み取り、
少なくとも2つのキャパシタに記憶されたバイナリデータの論理合成、
の少なくともいずれかを実行することを特徴とするデータ処理回路。 - 前記信号変換回路は、シグモイド型応答を反転させるインバータであることを特徴とする請求項1に記載のデータ処理回路。
- 第1のインバータは、各々の前記制御スイッチを介して前記メモリバスにそれぞれ接続された入力端および出力端を有していることを特徴とする請求項2に記載のデータ処理回路。
- 前記データ処理ユニットは、2つのインバータを有し、前記第1のインバータの入力端は第1の制御スイッチを介して他のインバータの出力端に接続され、前記他のインバータの入力端は第2の制御スイッチを介して前記第1のインバータの出力端に接続されていることを特徴とする請求項2または3に記載のデータ処理回路。
- 前記第1のインバータの入力端にキャパシタを介して接続され、補償電圧を入力する入力部を備えることを特徴とする請求項3または4に記載のデータ処理回路。
- 前記メモリバスにキャパシタを介して接続され、補償電圧を入力する入力部を備えることを特徴とする請求項3または4に記載のデータ処理回路。
- 前記補償電圧は可変であることを特徴とする請求項5または6に記載のデータ処理回路。
- 少なくとも前記第1のインバータは、正入力側にしきい値電圧が設けられたコンパレータにより形成されていることを特徴とする請求項3乃至7のいずれかに記載のデータ処理回路。
- 前記しきい値電圧は可変であることを特徴とする請求項8に記載のデータ処理回路。
- 前記コンパレータまたはそれぞれのコンパレータは操作可能な相互コンダクタンス増幅器により形成されていることを請求項8または9に記載のデータ処理回路。
- 前記キャパシタを前記バスメモリに電気的に接続するための前記メモリユニットの制御スイッチを導通させる制御信号に応じて、前記キャパシタに記憶されたバイナリデータを第1の変換回路によって論理合成しうることを特徴とする請求項1乃至10のいずれかに記載のデータ処理回路。
- 前記論理合成のタイプが前記補償電圧の値によって異なることを特徴とする請求項7乃至11のいずれかに記載のデータ処理回路。
- 前記論理結合のタイプが前記しきい値電圧の値によって異なることを特徴とする請求項9乃至11のいずれかに記載のデータ処理回路。
- 前記キャパシタが、それぞれのキャパシタに関連した一つのメモリバスと一つのスイッチとともに直線状に配置されていることを特徴とする請求項1乃至13のいずれかに記載のデータ処理回路。
- 前記キャパシタが、二組の交差したバスラインと、それぞれのキャパシタに関連した一対の制御スイッチとともにマトリックス状に配置されていることを特徴とする請求項1乃至13のいずれかに記載のデータ処理回路。
- 前記一対の制御スイッチは、
前記キャパシタと前記メモリバスとの間に接続された2つ信号端子を含む第1のスイッチと、
第1の制御ラインと前記第1のスイッチの制御入力端との間に接続された2つの信号端子、および第2の制御ラインに接続された制御入力端を含む第2のスイッチとを有することを特徴とする請求項15に記載のデータ処理回路。 - 前記メモリバスは、複数の制御スイッチごとに複数の部位に分割されていることを特徴とする請求項15または16に記載のデータ処理回路。
- 請求項1乃至17のいずれかに記載のデータ処理回路のアレイと、前記制御入力端に適合する制御装置とを含み、前記制御入力端から入力される制御信号が、すべての前記データ処理回路に共通の制御信号であることを特徴とする請求項1乃至17のいずれかに記載のデータ処理装置。
- 前記データ処理回路の各データ処理ユニットが、制御スイッチを介して隣接したデータ処理ユニットへバイナリデータを転送しうることを特徴とする請求項18に記載のデータ処理装置。
- 前記データ処理回路の各データ処理ユニットは、メモリユニットに関連する一組のキャパシタに接続された一組のポートを介して、隣接したデータ処理ユニットへバイナリデータを転送できるとともにバイナリデータを隣接するデータ処理ユニットから受信しうることを特徴とする請求項18に記載のデータ処理装置。
- 前記データ処理ユニットは、前記一組のポートによって4箇所の主要な点に位置する4つの隣接したデータ処理ユニットに接続されており、前記隣接するデータ処理ユニットの前記ポートが2つずつ接続されていることを特徴とする請求項20に記載のデータ処理装置。
- 前記データ処理ユニットは、前記一組のポートによって4箇所の主要な点に位置する8つの隣接したデータ処理ユニットに接続されており、前記隣接するデータ処理ユニットの前記ポートが4つずつ接続されていることを特徴とする請求項20に記載のデータ処理装置。
- データソースを形成する一組の検出セルと、請求項18乃至22のいずれかに記載のデータ処理装置とを備えるマトリックスセンサ。
- それぞれの検出セルにより検出された検出結果のバイナリ値を出力する変換回路を備えることを特徴とする請求項23に記載のマトリックスセンサ。
- 前記検出セルが光電性セルであることを特徴とする請求項23または24に記載のマトリックスセンサ。
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