JP2011515907A - 無線ネットワーク情報に基づく、物理層の部分再構成 - Google Patents

Abstract

マルチプルインプット、マルチプルアウトプット直交周波数分割多重（ＭＩＭＯ−ＯＦＤＭ）通信システムを支持するためのプログラマブル論理の部分再構成が記載される。プログラマブル装置（３０５、３０６）のＰＨＹブロック（２０２、２０３）は、プログラマブル装置（３０５、３０６）のプログラマブル論理において一般に一部はインスタンスが生成される。制御情報は、展開された場合にネットワークノード（６０１、２００）用に得られ、および／またはパケットまたはフレームの無線通信から得られ、これはＰＨＹブロック（２０２、２０３）において復調される。復調された制御情報に応答して、ビットストリーム情報はプログラマブル装置（３０５、３０６）のプログラマブル論理を用いてＰＨＹブロック（２０２、２０３）の部分を構成するために得られる。

Description

発明の分野
本発明の局面は一般に集積回路、より特定的にはマルチプルインプット、マルチプルアウトプット直交周波数分割多重（ＭＩＭＯ−ＯＦＤＭ）通信システムを支持するためのプログラマブル論理の部分再構成に関する。

発明の背景
プログラマブル論理装置（ＰＬＤ）は、特定の論理機能を行なうようプログラミングされる周知の種類の集積回路である。ＰＬＤの１種であるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は典型的にプログラマブルなタイルのアレイを含む。これらプログラマブルなタイルは、たとえば入出力ブロック（ＩＯＢ）、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、マルチプライヤ、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（ＴＬＬ）などを含む。ここで用いられる「含む」の用語は限定されないことを意味する。このようなＦＰＧＡの１つとして、カリフォルニア州９５１２４、サンノゼ、ロジックドライブ２１００のザイリンクス社（Xilinx, INC）のXilinx Virtex（登録商標）ＦＰＧＡを挙げることができる。ＰＬＤの別の種類としては、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）を挙げることができる。ＣＰＬＤは、互いに接続され、相互接続スイッチマトリックスによってリソースを入出力（Ｉ／Ｏ）する２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（ＰＬＡ）およびプログラマブルアレイロジック（ＰＡＬ）装置で用いられるものと類似したツーレベルのＡＮＤ／ＯＲ構造を含む。他のＰＬＤは、装置の種々の要素をプログラマブルに相互接続する、金属層のような処理層を与えることによってプログラミングされる。これらのＰＬＤはマスクプログラマブル装置として知られている。ＰＬＤはたとえばヒューズまたはアンチヒューズ技術を用いた他の態様で実施することもできる。「ＰＬＤ」および「プログラマブルロジックデバイス」は例示されている装置を含むがこれに限定されず、部分的にのみプログラマブルである装置をも含む。明瞭にするために、以下ではＦＰＧＡが記載されるが、他の種類のＰＬＤを用いることができる。ＦＰＧＡは１つ以上の内蔵マイクロプロセッサを含むことができる。たとえば、マイクロプロセッサは一般に「プロセッサブロック」と呼ばれる予約された領域にあってもよい。

マルチプルインプット、マルチプルアウトプット直交分割多重（ＭＩＭＯ−ＯＦＤＭ）システムは普及しつつある。たとえば、ＭＩＭＯ−ＯＦＤＭシステムは他の既知のまたは提案されている規格の中で、ＩＥＥＥ８０２.１１ｎ、８０２.１６、８０２.１６ｅおよび３ＧＰＰ−ＬＴＥのような最近の無線通信規格に進んでいる。これらのＭＩＭＯ−ＯＦＤＭシステムの多くは、多様なフーリエ変換サイズ、データ速度、アンテナ構成および符号化モードを含む。ＭＩＭＯ−ＯＦＤＭシステムで用いられる符号化モードの例としては、スペースタイムブロックコード（ＳＴＢＣ）符号化があり、ＳＴＢＣ符号化をキャンセルするインターフェアレンス、空間多重などが既知のＭＩＭＯ変調スキームから挙げることができる。

ＭＩＭＯ−ＯＦＤＭトランシーバは、ＭＩＭＯ−ＯＦＤＭ受信器およびＭＩＭＯ−ＯＦＤＭ送信器の両方を含む。各ＭＩＭＯ−ＯＦＤＭ受信器および送信器は、ＭＩＭＯ−ＯＦＤＭ通信システムで用いるすべての関連するオプションおよびモードに構成可能である。たとえば、ＷｉＭａｘ ＩＥＥＥ８０２.１６ｅ通信システムは、ＳＴＢＣまたは空間多重変調を用いて、畳込み符号、畳込みターボ符号（ＣＴＣ）、ターボプロダクトコード（ＴＰＣ）、または低密度パリティチェック（ＬＤＰＣ）コードを用いることができる。たとえば、ＣＴＣおよびＬＤＰＣコードのデコーダは、従来実質的な回路オーバーヘッドを有する複雑なモジュールである。ターボコードおよびＬＤＰＣコードの符号化／復号化の両方をプログラマブル論理にプログラミングすることは、回路基板に設けられるトランシーバで、送信器による符号化と受信器による復号化を提供するため、複数のＦＰＧＡに関わることになる。

しかし、一部のＭＩＭＯ−ＯＦＤＭ通信システムでは、可能な受信器および送信器機能のすべてが同時に用いられることはない。

発明の概要
したがって、回路オーバーヘッドを減らすために、オンデマンドで使用するためのさまざまな機能を支持するために、動的に構成可能であるＭＩＭＯ−ＯＦＤＭ受信器、送信器、またはトランシーバを提供することは望ましくまた有用である。

１つ以上の局面は一般に集積回路に関し、より特定的には、マルチプルインプット、マルチプルアウトプット直交周波数分割多重（ＭＩＭＯ−ＯＦＤＭ）通信システムを支持するための、プログラマブル論理の部分再構成に関する。

ある局面に従い、通信システムを提供するための方法がある。本方法は、プログラマブル装置において物理層ブロックのインスタンスを生成するステップを含み、物理層ブロックの少なくとも一部はプログラマブル装置のプログラマブル論理でインスタンスが生成され、通信ネットワークの第１の無線ネットワークノードから通信情報を取得して、通信ネットワークの第２の無線ネットワークノードの物理層ブロックの一部を構成する。物理層ブロックの部分は、プログラマブル論理を用いて構成され、物理層ブロックの部分は、通信情報に応じて構成される。通信システムは、第２の無線ネットワークノードの一部である。物理層ブロックの部分の構成は以下を含む：通信情報に応答して、部分ビットストリームの格納部から少なくとも１つの部分ビットストリームを選択的に取得し、通信情報は通信システムが展開可能である通信ネットワークと関連付けられ、さらに少なくとも１つの部分ビットストリームをプログラマブル論理にロードして、物理層ブロックの部分を構成する。

別の局面は、通信システムを提供するための他の方法である。この他の方法は、通信システムの媒体アクセス制御（ＭＡＣ）層を実行するマイクロプロセッサからの少なくとも１つの指示に応答して、プログラマブル装置に物理層ブロックを構成するステップを含む。マイクロプロセッサがＭＡＣ層を実行している間、構成ステップは：通信ネットワークのネットワークノードから、無線伝送の通信を取得し、通信は制御情報を有し、制御情報を受取ることにより、マイクロプロセッサが少なくとも１つの指示を出すことを促し、取得した制御情報に応答して、部分ビットストリームの格納部から、マイクロプロセッサを使用して、少なくとも１つのビットストリームを選択し、物理層ブロックの制御情報を復号して、復号された情報を出力し、マイクロプロセッサを用いて、実行されているＭＡＣ層に復号化情報を送り、少なくとも１個の部分再構成ビットストリームを、マイクロプロセッサからの少なくとも１つの指示に応答して、物理層ブロックの少なくとも一部を構成するために、プログラマブル論理にロードするステップを含む。制御情報は、通信システムが展開可能である通信ネットワークと関連付けられる。

別の局面として通信システムがある。通信システムは、プログラマブル装置でインスタンスが生成された物理層ブロックを備え、第１の物理層ブロックは、物理層ブロックの一部を動的に部分再構成するために、プログラマブル装置のプログラマブル論理に部分的にインスタンスが生成可能であり、さらに部分ビットストリームの格納部を備え、そこから物理層ブロックの部分を動的に部分再構成するためにビットストリーム情報が選択的に引出し可能である。ビットストリーム情報は、通信システムが展開可能である通信ネットワークに対する伝送において、制御情報に応答して選択的に取出し可能である。

添付の図面は、本発明の１つ以上の局面に従い例示的な実施例を示すが、添付の図面は示される実施例に本発明を限定するものではなく、説明および理解のためにのみある。

本発明の１つ以上の局面が実施できる、カラム状のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の例示的実施例を示す簡略ブロック図である。 無線通信システム用の基地局の例示的実施例を示すブロック図である。 基地局の例示的代替の実施例を示すブロック図である。 チャネル符号化／変調（ＣＥＭ）ブロックの例示的実施例を示すブロック図である。 チャネル復調／復号（ＣＤＤ）ブロックの例示的実施例を示すブロック図である。 無線通信ネットワークの例示的実施例を示すブロック図である。 ＦＰＧＡ構成フローの例示的実施例を示すフロー図である。

図面の詳細な説明
以下の説明において、本発明の具体的実施例をより完全に説明するために、いくつかの具体的詳細が記載される。しかし、本発明は以下の詳細すべてを含まなくても実施できることは当業者にとって明らかである。一部では、周知の機能は、本発明を曖昧にしないために、詳細には記載されていない。簡潔にするために、異なる図で同じものを示すために同じ参照番号が用いられるが、代替の実施例では、項目が異なり得る。信号や回路の例が１つしか図示されていないとしても、用途に応じて複数のものが用いられることは理解されるであろう。

図１は、多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を示し、マルチギガビットトランシーバ（ＭＧＴ）１０１、構成可能論理ブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入出力ブロック（ＩＯＢ）１０４、構成およびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、専用入出力ポート（Ｉ／Ｏ）１０７（たとえば、構成ポートおよびクロックポート）、およびデジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタリングロジックなどのような他のプログラマブル論理１０８を含む。一部のＦＰＧＡは専用の処理ブロック（ＰＲＯＣ）１１０を含む。一部のＦＰＧＡでは、各プログラマブルタイルはプログラマブルエレメント（ＩＮＴ）１１１を含み、これは各隣接するタイルの対応する相互接続エレメント１１１に対する標準化された接続を有する。したがって、プログラマブル相互接続エレメント１１１は共に図示されるＦＰＧＡのプログラマブル相互接続構造を実現する。各プログラマブル相互接続エレメント１１１は、図１の右側に含まれる例で示されるように、同じタイル内の他のいずれかのプログラマブル論理要素に対する接続を含む。

たとえば、ＣＬＢ１０２は、ユーザロジックを実現するためにプログラミングできる構成可能論理エレメント（ＣＬＥ）１１２と、単一のプログラマブル相互接続エレメント１１１とを含むことができる。ＢＲＡＭ１０３は、ＢＲＡＭ論理エレメント（ＢＲＬ）１１３と１つ以上のプログラマブル相互接続エレメント１１１とを含むことができる。典型的には、タイルに含まれる相互接続エレメントの数は、タイルの高さに依存する。図示される実施例では、ＢＲＡＭタイルは４個のＣＬＢと同じ高さを有するが、他の数（たとえば５個）でもよい。ＤＳＰタイル１０６は、ＤＳＰ論理エレメント（ＤＳＰＬ）１１４および適切な数のプログラマブル相互接続エレメント１１１を含むことができる。ＩＯＢ１０４は、たとえば２個のインスタンスの入出力論理エレメント（ＩＯＬ）１１５および１個のインスタンスのプログラマブル相互接続エレメント１１１を含むことができる。当業者にとって明らかなように、たとえばＩ／Ｏ論理エレメント１１５に接続される実際のＩ／Ｏパッドは、それぞれ示される論理ブロック上に積層される金属を用いて製造され、Ｉ／Ｏ論理エレメント１１５の領域に限定されるものではない。

図示される実施例において、ダイの中央近くのカラム状領域は、構成、Ｉ／Ｏ、クロックおよび他の制御ロジックに用いられる。このカラムから延在する縦の領域１０９は、クロックおよび構成信号をＦＰＧＡの横方向に亘って分配するために用いられる。

図１に示されるアーキテクチャを用いる一部のＦＰＧＡは、ＦＰＧＡの大部分をなす正規のカラム状構成を損なう付加的論理ブロックを含む。付加的論理ブロックはプログラマブルブロックおよび／または専用ロジックであり得る。たとえば図１に示されるプロセッサ１１０は、数個のＣＬＢおよびＢＲＡＭのカラムに亘る。

図１は例示的ＦＰＧＡアーキテクチャを示すためにのみ意図される。カラムにおける論理ブロックの数、カラムの相対的幅、カラムの数および順番、カラムに含まれる論理ブロックの種類、論理ブロックの相対的大きさ、および図１の右側に含まれる相互接続／論理の実施は一例にすぎない。たとえば、実際のＦＰＧＡでは、ＣＬＢがあるところでは、２個以上の隣接するＣＬＢカラムが典型的に含まれ、ユーザロジックの有効な実施を容易にする。

ＦＰＧＡ１００はカラム状のアーキテクチャを表わしているが、たとえばリングアーキテクチャのような他のアーキテクチャのＦＰＧＡを用いることもできる。ＦＰＧＡ１００はカリフォルニア州、サンノゼのザイリンクス社のＶｉｒｔｅｘ（登録商標）−４またはＶｉｒｔｅｘ（登録商標）−５ＦＰＧＡであり得る。ＦＰＧＡは通信システムを実施するために、特にインフラストラクチャ無線通信システムを実施するために、普及しつつある。たとえば、ＦＰＧＡはＩＥＥＥ仕様８０２.１６、８０２.１６ｅ、３ＧＰＰおよび３ＧＰＰ−ＬＴＥ無線通信システムなどに基づく無線通信システムを実施するのに非常に普及している。この人気は、一部はＤＳＰ１０６を有するＦＰＧＡや、先入れ先出しバッファ（ＦＩＦＯ）として構成され得るＢＲＡＭ１０３のような内蔵メモリによるものである。ここで示される例はＦＰＧＡを有する実施例として記載されるが、どのようなプログラマブル装置、たとえば部分的にプログラマブルであるまたはプログラマブルなリソース、たとえばプログラマブルファブリックを有する集積回路や１つ以上のプロセッサでも、開示される技術および構造で用いることができる。

上記のように、時分割二重（ＴＤＤ）システムのようなＭＩＭＯ−ＯＦＤＭ通信システムの一部は、送信および受信機能を同時に用いないトランシーバを有する。さらに、データパケット（パケット）またはデータのフレームが復調および復号化される場合、受信器はこのようなＭＩＭＯ−ＯＦＤＭ通信システムでサポートされているすべての場所およびモードの一部しか使わない。以下の記載はパケットに基づく通信によるものである。しかし、パケットに基づく通信の以下の記載から、フレームに基づく通信や他の形のパッケージ化されたデータ通信も当業者にとって理解されるであろう。

パケットを復調および復号化するための各動作モードに関連して１つ以上のモジュールを設けることができる。これら１つ以上のモジュールは、部分再構成を用いてプログラマブル論理においてロードまたはオンデマンドで動的にインスタンスが生成できる。プログラマブル論理の部分再構成を用いることにより、１つ以上の設計モジュールを、プログラマブル論理でインスタンスが生成されている１つ以上の他のモジュールと取替えることができる。この取替えは動的にまたは「オンザフライ」で行なうことができ、これは設計の残りの動作を促進しつつ設計の１つ以上のサブシステムまたはサブセットが有効に再定義される。設計の残りまたはその大部分は、部分再構成の際に動作を続けることができる。したがって、プログラマブル論理リソースは部分再構成のために割当てることができ、これらのプログラマブル論理リソースは、異なる１つ以上の設計モジュールの組の間で共有することができる。これらの異なる１つ以上の設計モジュールの組は、それぞれ部分ビットストリームとして格納されることができる。１つ以上の部分ビットストリームを送ってプログラマブルな論理をプログラミングすることは、ＪＴＡＧインターフェイス、ＳｅｌｅｃｔＭＡＰインターフェイス、直列構成インターフェイス、ＩＣＡＰ構成インターフェイスまたは他のデータインターフェイスを介する。部分再構成については既知であるので、ここでは詳細には記載されない。

図２は無線ネットワーク用の基地局２００の例示的実施例を示すブロック図である。基地局２００は１つ以上の送信器（ＴＸ）２１０−１〜２１０−Ｎを含み、Ｎは２以上の整数である。送信器２１０−１〜２１０−Ｎはアンテナ２１１−１〜２１１−Ｎにそれぞれ結合され得る。送信器２１０−１〜２１０−Ｎはチャネル符号化／変調（ＣＥＭ）ブロック２０２から得られる変調された／符号化されたパケットを伝送するためにアンテナ２１１−１〜２１１−Ｎに結合される。

ＣＥＭブロック２０２は、１つ以上のチャネルまたはサブチャネルで送信器２１０−１〜２１０−Ｎを介してパケットを通信するものであってもよい。ＣＥＭブロック２０２は媒体アクセスコントロール（ＭＡＣ）２０１から制御信号および送信するべきデータを受取るよう結合される。ＭＡＣ２０１は周知のように、内蔵マイクロプロセッサ１１０で走らすことができるソフトウェアを用いて動作することができる。基地局２００は受信器（ＲＸ）２２０−１〜２２０−Ｍを含むことができ、Ｍは２以上の整数である。受信器２２０−１〜２２０−Ｍは基地局２００のアンテナ２２１−１〜２２１−Ｍにそれぞれ結合され得る。

送信器２１０−１〜２１０−Ｎの数は受信器２２０−１〜２２０−Ｍの数と同じである必要はない。さらに、基地局は送信器のアレイもしくは受信器のアレイ、またはその組合せを有する必要はないが、送信器のアレイ、受信器のアレイ、またはその組合せを用いることによって、ＭＩＭＯ−ＯＦＤＭに伴う利点が得られる。アンテナ２２１−１〜２２１−Ｍによって受取られ、それぞれ受信器２２０−１〜２２０−Ｍに与えられる通信は、チャネル復調／復号化（ＣＤＤ）ブロック２０３に与えることができる。基地局２００のＭＡＣ２０１は、受信器２２０−１〜２２０−Ｍによって受取られたデータ、すなわちＣＤＤブロックから復調および復号化された「受信データ」を受取るよう結合され得る。

このような通信によって得られたパケットは、ＭＡＣ２０１に与えることができるデータを含み得る。さらに、ＦＰＧＡのような１個のプログラマブル装置２０６は、ブロック２０２および２０３、ならびにＭＡＣ２０１に用いることができる。たとえば、ＭＡＣ２０１の動作やブロック２０２および２０３の部分再構成のために内蔵マイクロプロセッサ１１０を使用することにより、実施のためのプログラマブルな論理リソースを十分なものにする。プログラマブル装置２０６は図１のＦＰＧＡ１００であってもよい。プログラマブル装置２０６を送信器２１０−１〜２１０−Ｎおよび受信器２２０−１〜２２０−Ｍに結合するために、回路基板２５０を用いることができる。明瞭にするためにかつ限定しないために、図２に示される実施例では図示されていないが、送信器２１０−１〜２１０−Ｎまたは受信器２２０−１〜２２０−Ｍ、またはその組合せのすべてまたは一部は、プログラマブル装置２０６で任意に実施することができる。

図３は基地局３００の代替の例示的実施例を示すブロック図である。基地局３００は図２の基地局２００と共通のコンポーネントを有し、簡潔にするためにこの共通のコンポーネントの記載は繰返されない。基地局３００は、回路基板２５０に装着される、たとえばＦＰＧＡ３０５、３０６のプログラマブル装置を含む。ＦＰＧＡ３０５は送信経路に関連付けられ、ＦＰＧＡ３０６は受信経路に関連する。送信経路および受信経路に対して別々のＦＰＧＡが基地局３００で用いられ、ＦＰＧＡ３０５または３０６に関連してＭＡＣ３０１が共有される。本実施例において、ＭＡＣ３０１はＦＰＧＡ３０５にある。代替的に、ＭＡＣ３０１およびマイクロプロセッサ１１０は別のまたは第３のＦＰＧＡにあってもよい。さらに、ＭＡＣ３０１およびマイクロプロセッサ１１０は、ＦＰＧＡ３０５および３０６のチップに対して別個のマイクロプロセッサチップであってもよい。

ＦＰＧＡ３０５はＭＡＣ３０１に結合されるＣＥＭブロック２０２を含み、そこからデータを受取り、信号のやり取りを制御する。ＦＰＧＡ３０６はＭＡＣ３０１に結合されるＣＤＤブロック２０３を含み、ＣＤＤブロック２０３からＭＡＣ３０１に復調されたおよび復号されたデータを与える。ＭＡＣ３０１はＦＰＧＡ３０５の内蔵マイクロプロセッサ１１０を用いて、または上記の代替のものを用いて動作することができる。代替的に、送信経路は１個のＦＰＧＡ２０２ではなく、複数のＦＰＧＡで実施することができる。図４を参照して、図４に示されるブロックは、複数のＦＰＧＡに亘って区分することができる。同様に、受信経路は１個のＦＰＧＡ２０３ではなく、複数のＦＰＧＡで実施することができる。図５を参照すると、図５に示されるブロックは複数のＦＰＧＡに亘って区分することができる。

図２および図３を参照すると、基地局の代替の形が示されるのがわかる。基地局の代替の形が記載されているが、簡潔性のために、以下の記載では図２の基地局２００が用いられるがこれに限定されず、基地局３００を用いることもできる。さらに、基地局の例が示されるが、基地局２００および３００に用いられる同じ回路のサブセットを、基地局２００および３００と通信することができる、電話を含む静止または移動無線ノードに用いることができるのは理解されるであろう。たとえば、このような静止または移動無線ノードは、トランシーバに結合される１個のアンテナまたは複数のトランシーバに結合される複数のアンテナを含むことができる。さらに、静止または移動無線ノードのこのようなトランシーバは、ブロック２０２および２０３を含むことができ、ＭＡＣ２０１を共有することができる。

無線ネットワーク６００の例示的実施例を示すブロック図は図６に示される。無線ネットワーク６００は、基地局３００および少なくとも１個の静止または移動無線ネットワークノード（加入者ノード）６０１を含む。一例であって明瞭にするために、図６の加入者ノード６０１は上記のように部分再構成によって構成可能ではないとするが、これには限定されない。したがって、簡潔にするために、ネットワークノード６０１は従来のもの、すなわち従来のトランシーバ、チャネル符号器、変調器、復調器、復号器、および他の既知のコンポーネントのうちＭＡＣブロックを含むものとする。したがって、ネットワークノード６０１から図６の基地局２００に通信されるノード／チャネル状態信号６０２は、固定されたパラメータの組であるとする。

パケットモードシステムでは、一般に時間の大部分はパケットの到着を待つ受信モードで費やされる。パケットモードシステムにおいて、受信器がパケットを受取って復調すると、このような復調の後に、送信器はパケットの送信元に確認応答パケットを伝送する。こうして、確認応答パケットを返した後、ＣＥＭブロックの全部、または実質的に大部分を再構成するための時間が十分ある。さらに、ＩＦＦＴブロックのように、送信器の一部も再構成することができる。しかし、フレームに基づくシステムでは、時間の約半分は一般に送信モードで費やされ、残りの約半分は受信モードで費やされる。したがって、ＣＥＭブロックの実質的な部分を再構成するための時間が十分でないかも知れない。ＣＤＤブロックに対して、ＦＥＣ復号器およびＭＩＭＯ復号器は、再構成に向けられるブロックである。

図４はＭＡＣと１つ以上の送信器との間に結合することができるＣＥＭブロック２０２の例示的実施例を示すブロック図である。したがって、入力されるデータは、ＭＡＣ２０１からのものであって、Ｉレール、Ｑレール出力４２７を、図２および図３の送信アンテナ２１１−１〜２１１−Ｎの１つ以上の送信器２１０−１〜２１０−ＮのデータコンバータおよびＲＦフロントエンドに与えられる。

ＭＡＣ２０１は物理（ＰＨＹ）層に結合される。簡潔にするために、このようなＰＨＹ層はＣＥＭブロック２０２およびＣＤＤブロック２０３の少なくとも一方、または両方を含むものとする。

ＭＡＣ２０１はデータおよび制御信号４２６を含む情報をＣＥＭブロック２０２に提示する。ＭＡＣ２０１からのデータは、ＣＥＭブロック２０２のデータ準備前駆ブロック４５０に出力することができる。任意に、ブロック４５０の先行するブロックまたはサブブロックは、スクランブラ４０３の前にあるフレーマ４０２であってもよい。しかし、上記のように、パケットは簡潔のために用いられているのであり、これには限定されないので、フレーマ４０２はここではないものとする。

データはスクランブルのためにスクランブラ４０３に与えられ、スクランブラ４０３からのスクランブルされたデータは、順方向誤り訂正（ＦＥＣ）エンコーダブロック４０４に与えられる。ＦＥＣエンコーダブロック４０４は、ＭＩＭＯ−ＯＦＤＭ通信システムで用いることができる選択された符号化の種類により、スクランブルされたデータを符号化する。ＦＥＣエンコーダ４０４からの出力は、インターリーバ４０５に与えられる。インターリーバ４０５の出力はデータビットストリーム４１０であってもよく、ＭＩＭＯ−ＯＦＤＭモジュレータブロック４５１の直交振幅変調（ＱＡＭ）モジュレータ４１１のような変調器に与えられる。

ＱＡＭ４１１からの変調されたデータは、符号化のためにＭＩＭＯエンコーダ４１３に与えられ、この符号化されたデータはプリアンブル、パイロットおよびリソースマッピング回路４１４に与えられて、逆高速フーリエ変換（ＩＦＦＴ）ブロック４２１用の前処理を受ける。ＩＦＦＴブロック４２１がパケットにＩＦＦＴを行なうと、変換されたパケットは、サイクリックプリフィックス／ポストフィックス挿入ブロック４２３によるサイクリックプリフィックス／ポストフィックス挿入のために与えることができる。サイクリックプリフィックス／ポストフィックスブロック４２３の出力は、ブロック整形、補間およびフィルタリング回路４２５に与えられる。ブロック４２３の出力は回路４２５によってブロック整形、補間およびフィルタリングされて出力４２７となる。出力４２７はデータコンバータに与えられ、次に送信アンテナに与えられる前に送信器のアナログおよびＲＦフロントエンドに与えられ得る。出力４２７は上記のように１つ以上の送信器に与えることができる。

図５は１つ以上の受信器とＭＡＣとの間に結合することができるＣＤＤブロック２０３の例示的実施例を示すブロック図である。図２または図３の１つ以上のアンテナ２２１−１〜２２１−Ｍを介して受取られた情報は、図２または図３の１つ以上の対応する受信器２２０−１〜２２０−Ｍに与えられる。これら受信器２２０−１〜２２０−Ｍからの出力は、ＣＤＤブロック２０３に、より特定的には復調／復号化ブロック５５１に与えられる。受信器２２０−１〜２２０−Ｍ（集合的に受信器２２０）からの入力はＣＤＤブロック２０３に与えられ、以下で詳細に記載されるように、パケット検出およびブロック境界検出される。したがって、受信入力５２９は、１つ以上の受信器２２０から受取られて、出力データ５３０を図２および図３のＭＡＣ２０１に与える。

１つ以上の受信器２２０からの受取られた入力５２９からの受取られたパケットまたはフレームは、パケット（／フレーム）ディテクタ５２６による検出のために与えられ、パケット（／フレーム）ディテクタ５２６の出力は、ブロック境界ディテクタ（／フレームシンクロナイザ）５２５に与えられる。ブロック境界ディテクタ（／フレームシンクロナイザ）５２５は、パケットまたはフレームのＯＦＤＭ記号のＦＦＴ境界を識別し、フレーム同期化としても知られている。ブロック境界ディテクタ（／フレームシンクロナイザ）５２５はさらにサイクリックプリフィックスおよびサイクリックポストフィックス境界を識別することができる。ブロック境界が記されたデータは、サイクリックプリフィックス/ポストフィックス（ＣＰ）に基づく搬送周波数オフセット（ＣＦＯ）推定器(estimator)５２４に与えられる。ＣＰに基づくＣＦＯ推定器５２４の出力は,ＣＦＯ補償器(compensator)５２３への入力として与えられる。さらに、ブロック境界ディテクタ（／フレームシンクロナイザ）５２５およびＣＰに基づくＣＦＯ推定器５２４からの出力は、ＣＦＯ推定ループフィルタ５２０に与えられる。ＣＦＯ推定ループフィルタ５２０への別の入力は、ポストＦＦＴ ＣＦＯ推定器５１５から与えられる。

ＣＰに基づくＣＦＯ推定器５２４の出力はＣＦＯ補償器５２３に与えられ、ＣＦＯ補償器５２３は出力をＣＰストリッパ５２２に与える。ＣＰはＣＰストリッパ５２２によって各ＯＦＤＭ記号をストリッピングされ、ＣＰストリッパ５２２の出力はＦＦＴブロック５２１に与えられる。パケットおよびブロック境界が検出されると、サイクリックプリフィックスおよびポストフィックスがストリッピングされ、このように受取られかつ部分的に処理された情報がＦＦＴブロック５２１に与えられて、情報のさらなる処理のために時間領域から周波数領域に変換される。周波数領域におけるパケットは、ＦＦＴブロック５２１からチャネル推定器５１９およびＭＩＭＯデコーダ５１７に与えられる。すべてのＦＦＴの出力はＭＩＭＯデコーダ５１７に与えられる。ＭＩＭＯデコーダ５１７はいずれかのまたはすべての送信ストリーム入力からのパケットペイロードを復号化し、復号化された記号を前にマッピングされたように与える。ＭＩＭＯデコーダ５１７は「信号」フィールドまたは「コントロールヘッダ」に組込まれるＭＩＭＯモードに基づき部分再構成できる。

復号化された記号はＭＩＭＯデコーダ５１７から出力されてポストＦＦＴＣＦＯ推定器５１５に与えられ、ポストＦＦＴＣＦＯ推定器５１５の出力はＱＡＭディマッパ／ログ尤度比（ＬＬＲ）コンピュータ５１３および上記のＣＦＯ推定ループフィルタ５２０に与えられる。受信器に伴う既知の機能、たとえば他の既知のブロックのうちログ尤度比機能およびチャネル推定機能は、簡潔にするために、詳細には記載されず、限定するものではない。

ＱＡＭディマッパ／ＬＬＲコンピュータ５１３からのデータや他の情報は、２つ以上の受信器を用いる場合はデマルチプレクサ５１１に与えられる。概略的に示されるように、複数の送信ストリームを支持するために複数のブロックセット５２１〜５２６があり得る。さらに、複数の送信ストリームを支持するために複数のブロックセット５１３および５１５が設けられてもよく、代替的にブロック５１３および５１５は複数の情報ストリームを処理するために構成されてもよい。デマルチプレクサ５１１から出力されるデータストリーム５１０はこのようなデータビットストリーム５１０をデインターリーブするためにデインターリーバ５０５に与えられる。

デインターリーバ５０５から出力されるデインターリーブされたデータビットストリームは、ＦＥＣデコーダ５０４に与えられてもよい。データポスト受信ブロック５５０はＦＥＣデコーダ５０４を含み、これは部分再構成を受けるために少なくとも一部はプログラマブル論理でインスタンスが生成される。ＦＥＣデコーダ５０４はこのようなデータビットストリームを復号化して復号化されたデータをエラーチェッカ５０６に与え、このようなデータの伝送におけるエラーをチェックする。このようなデータの伝送にエラーがないとして、またはエラーチェッカ５０６は用いられる復号化モードに従いエラーを直すよう構成されているとすると、エラーチェッカ５０６の出力、すなわちスクランブルされたデータは、デスクランブラ５０３に与えられる。デスクランブラ５０３はスクランブルされたデータをデスクランブルするよう構成されており、このようなデスクランブルされたデータまたはメッセージデータ５３０は、ＭＡＣ２０１に与えられる。

図４および図５を同時に参照すると、ＣＥＭブロック２０２およびＣＤＤブロック２０３の一部のブロックは、他のブロックと比べて、１つ以上の部分ビットストリームに応答して部分再構成を用いて動的に再構成される可能性が高い機能を有する。このような１つ以上の部分ビットストリーム（ＰＢ）６１１は、図６のメモリ６１０に記憶することができる。図４および図５をさらに詳細に説明する前に、部分再構成を含めて、どのようにＦＰＧＡを構成するかについての理解が有用であるかも知れない。

図７は構成フロー７００の例示的実施例を示すフロー図である。７０１において、ＦＰＧＡのような集積回路は、ＣＥＭブロックおよびＣＤＤブロックテンプレートで構成される。これらのブロックテンプレートは、他の機能ブロックと比べて部分再構成される可能性が高い機能ブロックについて、ブロック２０２および２０３の機能ブロック用のデフォルト設定を用いることができるし、用いなくてもよい。さらに、ＦＰＧＡをＣＥＭおよびＣＤＤブロックで構成するためにブロックテンプレートを使用することは任意である。

従来、基地局通信システムは、図２を参照して前に説明したように、図１のＦＰＧＡ１００の内蔵プロセッサ１１０のようなマイクロプロセッサを用いて動作するＭＡＣ層を有する。基地局通信システムは、ＦＰＧＡリソースを用いて動かすことができるＰＨＹ層も有し、部分再構成を受けるプログラマブル論理を含み得る。

ＭＡＣ層は、ネットワーク層およびアプリケーション層のような１つ以上のより高いレベルの層と通信する。１つ以上のより高いレベルの層から与えられる情報から、ＭＡＣ層またはより一般的にはＭＡＣ層を実行するマイクロプロセッサは、１つ以上の命令または指示を発行することにより、ＰＨＹ層がたとえば情報を送信する送信器として自己を再構成するよう指示する。

ＣＥＭブロック２０２のすべてまたは一部は、ＦＰＧＡプログラマブル論理リソースにロードすることができ、これは「ＦＰＧＡファブリック」と呼ばれる。たとえば、ＣＥＭ構成はＦＰＧＡファブリックにロードされて、送信器用のデータビットおよびパケット情報が与えられる。代替的に、ＣＥＭ構成の一部だけをＦＰＧＡファブリックにロードし、別の部分は専用のまたはハードワイヤードロジックを介して与えられ、ロードされた部分のすべてまたは一部は動作上動的に再構成され得る。送信器およびパケット情報は、ＭＡＣ層からＰＨＹ層に与えることができる。したがって、送信経路は構成および部分再構成に応じて構成および再構成されて、情報を送信するためにＰＨＹ層を実施する。ＭＡＣ層は送信するべきビットを集めながら、プログラマブル論理リソースの構成または部分再構成をトリガし、送信器をＦＰＧＡにロードするまたはＦＰＧＡの送信器を再構成する。パケットまたはフレームによって通信されたビットを受取るために、かつそこからのデータをＰＨＹ層から受信経路を介してより高いレベルの層に渡すために、ＰＨＹ層は最初は基本受信モードで構成され得る。この基本受信モードの少なくとも一部は、関連する送信器の構成に関連する情報に応答し、こうして実質的には１つ以上のより高いレベルの層からＭＡＣ層に与えられてＰＨＹ層の受信経路を構成する。したがって、送信器の機能のインスタンスが生成されると、パケットを受取るために受信器の部分が構成または部分再構成され得る。さらに、基本受信モードは、関連する送信器の、部分的構成を含む構成に関連して受取られた情報、または基本受信モードの際に送信で受取られた情報、またはその組合せの情報に応答して、部分再構成によって改良できる。

７０２において、ＭＡＣ層はＰＨＹ層に指示して、送信器および受信器のインスタンスを生成するためにＣＥＭおよびＣＤＤブロックをそれぞれロードする。しかし、７０２のこの指示は、ＦＰＧＡの構成が動作７０１においてＣＥＭブロックテンプレートでまたはＣＤＤブロックテンプレートのどちらかで、または両方で行なわれているかどうかにより条件付けられる。たとえば、７０１においてＣＥＭおよびＣＤＤブロックテンプレートの両方が用いられているのなら、このＣＥＭおよびＣＤＤブロックの部分的構成のみがそれぞれ送信および受信機能を提供するために用いることができる。動作７０１が用いられる場合、マイクロプロセッサ１１０によって実行されるＭＡＣ層は、部分再構成の対象である送信経路および受信経路の一方または両方の部分のみをロードするようＰＨＹ層を指示する。７０１でデフォルト設定が指定されていないのなら、７０２のローディングは、送信および受信経路の構成可能または部分的に構成可能な機能ブロックの初期構成であり得る。動作７０１が用いられないのなら、ＭＡＣ層は７０２において送信および受信経路に相当するローディングを指示、すなわちその初期設定を含めて、ＦＰＧＡファブリックでインスタンスが生成されるべきＣＥＭおよびＣＤＤブロックの部分すべてのローディングを指示する。

通信システムは「信号」フィールド、すなわち何らかの形のコントロールヘッダまたはプリアンブルを用いることができ、受信器に対して送信器がパケットを符号化したオプションまたはモードの種類について指示するまたは知らせる。この信号フィールドは使用するべき高速フーリア変換（ＦＦＴ）のポイントサイズおよび使用するべきＭＩＭＯ復号化の種類についての情報を与える。この信号フィールドは一般に最初は基本モードを用いて変調され、たとえば７０１または７０２でインスタンスが生成されるように、信号フィールドがこの基本またはデフォルトのデモジュレータ構成を用いて復調されると、このような信号フィールドからの情報はＦＰＧＡの部分再構成をトリガするために用いられて、さまざまな機能を、たとえばＯＦＤＭデモジュレータで用いるためのＦＦＴポイントサイズ、およびＭＩＭＯデコーダの適切な復号化の種類を、有効にロードする。言い換えると、ＭＡＣは、またはより一般的にはＭＡＣ層を実行するマイクロプロセッサは、受信に応答して、より特定的には無線通信で受取られたたとえば信号フィールドのような制御情報の変調に応答して、構成または部分再構成のための１つ以上の命令を出すことができる。代替的に、またはこのような無線送信から得られた制御情報と組合せて、ネットワークノード用のこのような制御情報のすべてまたは一部は、このようなネットワークノードが展開された場合に取得することができる。たとえば、それぞれの国は異なる帯域幅の要件を有し、それにより通信システムの一部のオプションは国毎に変わり得る。したがって、このような通信システムが「電源投入」されると、たとえばハードワイヤード接続または無線の通信を介して、デフォルトの構成を、このようなネットワークノードにロードすることができ、少なくとも一部は１つ以上の国の特定のオプションのプログラマブル論理に構成され、これは後で再構成することができる。しかし、一例であって明瞭にするために、かつ制限するものではないが、デフォルトの構成は最初はロードされたものとする。

信号フィールドはデコーダの種類について、およびチャネルコードの速度についての情報を有し得る。したがって、信号フィールドが基本デモジュレータ構成を用いて復調されると、このような信号フィールドから得られた情報を用いて部分再構成をトリガし、チャネル復号化に用いるべきＦＥＣの種類をロードすることができる。チャネルコードの速度は、オーバーヘッドをできるだけ減らし、ユーザのデータスループットを増加させるために変えることができる。

たとえば７０１でテンプレートとしてインスタンスが生成されかつ７０２で改良されたＣＥＭおよびＣＤＤブロックは、こうして信号フィールドを復調させるよう構成され、信号フィールドは７０３で受取られて復調される。このような信号フィールドは、ノード／チャネル状態信号６０２を介して与えられる、図６のネットワークノード６０１から得られ得る。

７０４において、７０３で復調された信号フィールド情報に応答して、送信（ＴＸ）経路およびデータ（ＤＸ）経路の一方または両方を部分再構成することができる。たとえば、信号フィールドまたは何らかの「制御」プリアンブルから得られた情報は、ＦＦＴポイントサイズであり得る。以下でより詳細に説明するように、受信器のＦＦＴブロックおよび送信器のＩＦＦＴブロックのポイントサイズは、信号フィールドからの情報を用いて特定することができる。さらに、ＭＩＭＯ送信器およびＭＩＭＯ受信器で用いるアンテナの数は、ＭＩＭＯモードおよび利用できるアンテナの数に依存し、信号フィールドから定めることができる。さらに、記号エンコーダに対するＭＩＭＯ符号化の種類および対応する記号デコーダのための復号化は、信号フィールドからの情報を用いて特定することができる。さらに、７０３で得られる信号フィールド情報から、ＦＥＣ符号化の種類および対応するＦＥＣ復号化の種類は、それぞれＦＥＣエンコーダブロックおよびＦＥＣデコーダブロックについて定めることができる。

さらに、この符号化および復号化が行なわれる速度および種類、すなわち信号フィールドで示されるチャネルコードの速度および種類は、オーバーヘッドに影響する。たとえば、ターボエンコーダは同じ速度の畳込み符号器よりも多くのリソースを使用する。このようなチャネルコードの速度に対応するようＦＥＣデコーダブロックおよびＦＥＣエンコーダブロックのサイズを整合化するために、７０３で得られた信号フィールド情報からチャネルコードの速度および種類を得ることができる。ＦＰＧＡがＣＥＭおよびＣＤＤブロックで最初に構成されると、たとえば異なる静止または無線ノードから受取られるような他の信号フィールドに応答して動的に再構成され得る。さらに、それぞれの現地では異なる送信器の帯域幅が指定され、多様な送信器の帯域幅に対応するよう構成または動的に再構成され得る送信器プラットホームを提供する機能は有用である。一例であって明瞭にするために、かつ制限するものではないが、このような動的再構成は、ＣＥＭおよびＣＤＤブロックの一方または双方の１つ以上の機能ブロックを完成する一方で、このようなブロックの内の１つまたは複数が使用されていないものの動的部分再構成であるものとする。

無線ネットワーク６００の例示的実施例を示す図６のブロック図を同時に参照しながら、図４および図５についてさらに説明する。一例であって明瞭にするために、かつ限定するものではないが、データ準備前駆ブロック４５０のＦＥＣエンコーダ４０４およびインターリーバ４０５、ならびにＭＩＭＯ-ＯＦＤＭモジュレータブロック４５１のＭＩＭＯエンコーダ４１３、ＩＦＦＴブロック４２１、および回路４１４は、たとえば図２のプログラマブル装置２０６のようなＦＰＧＡのプログラマブル論理においてすべてまたは一部がインスタンスとして生成され、部分再構成を受けて再構成され得るものとして記載されるが、動的にロードされてもされなくてもよい。同様に、データポスト受取りブロック５５０のＦＥＣデコーダ５０４およびデインターリーバ、ならびにＭＩＭＯ−ＯＦＤＭデモジュレータブロック５５１のポストＦＦＴ ＣＦＯ推定器５１５、ＭＩＭＯデコーダ５１７およびＦＦＴブロック５２１は、図２のプログラマブル装置２０６のようなＦＰＧＡのプログラマブル論理においてすべてまたは一部がインスタンスとして生成され、部分再構成を受けて再構成され得るものとして記載されるが、動的にロードされてもされなくてもよい。

使用するべきＦＥＣ符号化の種類は、ノード６０１から得られるノード／チャネル状態信号６０２の情報に応じて定めることができる。ＦＥＣエンコーダブロック４０４は１つ以上の層で実施することができ、ＦＥＣ符号化の既知の多様な種類のいずれかについて部分再構成される、または初期構成され得る。ＭＩＭＯ−ＯＦＤＭ通信システムで用いることができる符号化の種類として、リード−ソロモン／ビタビ符号化、ＣＴＣ符号化、ＬＤＰＣ符号化、およびＴＰＣ符号化を挙げることができる。したがって、部分再構成を用いたプログラマブル論理においてＦＥＣ符号化ブロック４０４として、リード−ソロモン／ビタビ符号化、ＣＴＣ符号化、ＬＤＰＣ符号化、およびＴＰＣ符号化のいずれかの符号化機能のインスタンスの生成のために、これらの符号化にそれぞれ関連して別個の部分ビットストリームがあり得る。このような部分ビットストリーム、すなわち部分ビットストリーム６１１は、ＦＰＧＡによるオンデマンドアクセスのためにメモリ６１０に記憶することができる。メモリ６１０は回路基板にある固体メモリを含む様々な種類の既知のメモリのいずれかであり得る。

ＦＥＣエンコーダブロック４０４からの出力、すなわちＦＥＣ符号化スクランブルデータは、インターリーバ４０５に与えられる。インターリーバ４０５は１つ以上のレベルのインターリービングを含むことができ、これはいずれかの多様な既知のレベルに対して初期構成または部分再構成される。インターリーバ４０５の出力はデータビットストリーム４１０である。基地局は複数の加入者または複数の加入者ステーションと通信し得るので、情報がポイントツーポイント、放送、または他の通信フォーマットのいずれであっても、ＭＡＣ２０１は異なるユーザに情報を与えることができる。

したがって、周知のように、複数のユーザは適切なチャネルまたはサブキャリアにマッピングすることができる。ＭＡＣ２０１に関連する制御レジスタ（図示されていない）を介して設定することができるパラメータは、基地局の既知のパラメータおよび他の個々の加入者ユニットのパラメータのうち、たとえばサブキャリアの数、アンテナの数、またはパケット構造を含むことができる。

たとえば制御レジスタを介して設定できる、パケット構造に関連するパラメータは、一つ以上のトレーニングシンボルの数、プリアンブルの種類、パイロット場所、またはサイクリックプリフィックス／ポストフィックスを含み得る。

フレームに関連するパラメータは、特定のユーザへのサブキャリアのマッピングであり得る。パイロットは特定のユーザマッピングに関連付けることができる。パラメータ設定およびこのようなパラメータ設定に関連してインスタンスが生成される回路は、初期構成または部分再構成されて回路４１４を与える。

データビットストリーム４１０はＱＡＭモジュレータ４１１への入力として与えられる。ＱＡＭモジュレータ４１１はＣＥＭブロック２０２のＭＩＭＯ−ＯＦＤＭモジュレータブロック４５１の一部である。したがって、ＩＦＦＴポイントサイズに関連してそれぞれの部分ビットストリームがあり得る。本例では、初期構成または部分再構成される、選択されたポイントサイズについてプログラマブル装置２０６のプログラマブル論理においてＩＦＦＴブロック４２１のインスタンスの生成のために、６４、１２８、２５６、５１２、１０２４、または２０４８のポイントサイズに関連してそれぞれ６個の別の部分ビットストリームがあり得る。

ＱＡＭモジュレータ４１１からの出力、すなわちマッピングされた記号は、ＭＩＭＯ符号化または空間符号化ブロックようにＭＩＭＯエンコーダ４１３に与えられる。ＭＩＭＯ−ＯＦＤＭ通信システムで使用するための記号符号化モードは、ＳＴＢＣ符号化または空間多重化を含むことができ、これはＦＰＧＡファブリックにおいて初期構成または部分再構成される。

ＭＩＭＯエンコーダ４１３から出力される符号化された記号は回路４１４に入力され、パイロットおよび特定のユーザのためのデータは特定のサブキャリアにマッピングされるパイロット挿入用とする。パイロット挿入は、パイロット情報記号、すなわち送信システムについての情報を、予め定められたサブキャリア場所に挿入する。これらの挿入されたパイロット記号は、予め定められているので、送信システムで通信する受信器によって既知である。さらに、１つ以上の記号を、予め定められたプリアンブルを検出するために格納することができる、これはＦＰＧＡファブリックにおいて初期構成または部分再構成される。

回路４１４からの出力パケットは、ＩＦＦＴブロック４２１への入力として与えられる。ＩＦＦＴのポイントサイズは、多様なサイズから選択することができる。このようなサイズの例として６４、１２８、２５６、５１２、１０２４、または２０４８のポイントサイズを挙げることができる。ＩＦＦＴポイントサイズは、ノード／チャネル状態信号６０２を介して基地局３００に通信される情報であり得る。さらに、サポートされるＩＦＦＴのポイントサイズの数を考慮して、各ＩＦＦＴ支持ポイントサイズは１つ以上のＩＦＦＴ回路を用いてインスタンスが生成できるが、それぞれサポートされるＩＦＦＴポイントサイズの組合せに対して、部分ビットストリームがある。

なお、ＣＥＭブロック２０２に関連してプログラマブル論理でインスタンスが生成される回路が部分再構成を経たとしても、ＦＰＧＡの残りは動作を続ける。たとえば、ＣＤＤブロック２０３が受取られたデータの処理を続ける一方でＣＥＭブロック２０２の動作は停止され得る。

復調／復号化ブロック５１５はブロック５１１、５１３、５１５、５１７および５１９〜５２６を含む。データポスト受取りブロック５５０はブロック５０３〜５０６を含む。これら２組のブロックのうち、ブロック５０４、５０５、５１５、５１７および５２１のうちの１つ以上は、部分再構成に応答して再構成できるプログラマブル論理リソースを用いて、少なくとも一部は構成される可能性がある。この部分再構成は動的に行なってもよいし動的に行なわなくてもよい。

図４のＣＥＭブロック２０２の送信経路でのＦＥＣエンコーダ４０４、インターリーバ４０５、ＭＩＭＯエンコーダ４１３、およびＩＦＦＴブロック４２１はそれぞれ逆機能を有して、図５のＣＤＤブロック２０３の受信経路でのＦＥＣデコーダ５０４、デインターリーバ５０５、ＭＩＭＯデコーダ５１７およびＦＦＴブロック５２１に対応する。さらに、ＭＩＭＯデコーダ５１７は一般にＭＩＭＯエンコーダ４１３によるＭＩＭＯ符号化の逆動作である。言い換えると、１種類の符号化が用いられると、対応する種類の復号化が用いられ、符号化のための部分ビットストリームの選択は，復号化のための部分ビットストリームの選択を予測できる。したがって、ＣＤＤブロック２０３は、関連するＣＥＭブロック２０２の部分再構成に応答して、部分再構成できる。図６のノード／チャネル状態信号６０２から得られるような信号フィールド情報に応答して、ここで記載される１つ以上の部分再構成可能なブロックを含む、ＣＤＤブロック２０３の部分再構成のために、部分ビットストリーム６１１の１つ以上の部分ビットストリームをメモリ６１０から得ることができる。したがって、ＦＰＧＡの数ならびに関連する回路基板およびそのチップセットの大きさおよび複雑度は、ＭＩＭＯ−ＯＦＤＭ通信システムについてここで記載される部分再構成を用いることによって減少させることができる。

例示的実施例は本発明の１つ以上の局面に従って記載されるが、本発明の１つ以上の局面に従い他の実施例も本発明の範囲から逸脱することなく考えられ、これは記載される請求項によって定められ、その均等物を含む。ステップを示すクレームはそのステップの順番を意味するものではない。登録商標はそれぞれの所有者の所有物である。

Claims (12)

1. 通信システムを与えるための方法であって、
   プログラマブル装置において物理層ブロックのインスタンスを生成するステップを備え、
   前記物理層ブロックはプログラマブル装置のプログラマブル論理において少なくとも一部はインスタンスが生成され、
   通信ネットワークの第１の無線ネットワークノードから通信情報を取得して、プログラマブル論理を用いて、通信ネットワークの第２の無線ネットワークノードの物理層ブロックの部分を構成するステップを備え、
   通信システムは通信ネットワークの第２の無線ネットワークノードの一部であり、
   通信情報に応答して物理層ブロックの部分を構成するステップを備え、物理層ブロックの部分を構成するステップは、
   通信情報に応答して、部分ビットストリームの格納部から少なくとも１つの部分ビットストリームを選択的に取得するステップを含み、
   通信情報は、通信システムが展開可能である通信ネットワークと関連付けられ、さらに
   少なくとも１つの部分ビットストリームをプログラマブル論理にロードして、物理層ブロックの部分を構成するステップを含む、方法。
2. 物理層ブロックの部分を構成するステップは、送信器の動的部分再構成であり、
   通信情報は信号フィールド情報を含む、請求項１に記載の方法。
3. 物理層ブロックは、通信システムの送信経路に関連付けられるチャネル符号化／変調ブロックである、請求項１に記載の方法。
4. 物理層ブロックの部分は、順方向誤り訂正エンコーダおよびインターリーバを含む、請求項３に記載の方法。
5. 物理層ブロックの部分は、プリアンブル、パイロット、およびリソースマッピングブロックを含む、請求項３に記載の方法。
6. 物理層ブロックの部分は、９のマルチプルインプット、マルチプルアウトプットエンコーダまたは逆高速フーリエ変換ブロックの少なくとも１つを含む、請求項３に記載の方法。
7. 物理層ブロックは、通信システムの受信経路に関連付けられるチャネル復号化／復調ブロックである、請求項１に記載の方法。
8. 物理層ブロックの部分は、順方向訂正デコーダおよびデインターリーバを含む、請求項７に記載の方法。
9. 物理層ブロックの部分は、ポスト高速フーリエ変換搬送周波数オフセット推定器を含む、請求項７に記載の方法。
10. 物理層ブロックの部分は、マルチプルインプット、マルチプルアウトプットデコーダまたは高速フーリエ変換ブロックの少なくとも一方を含む、請求項７に記載の方法。
11. 通信システムであって、
    プログラマブル装置でインスタンスが生成される物理層ブロックを備え、
    第１の物理層ブロックは、物理層ブロックの部分の動的部分再構成のために、プログラマブル装置のプログラマブル論理において一部はインスタンスが生成可能であり、
    物理層ブロックの部分の動的部分再構成のために、部分ビットストリームの格納部から選択的に引出し可能なビットストリーム情報を備え、
    ビットストリーム情報は、物理層ブロックに関連する通信システムが展開可能である通信ネットワークについて送信から得られる制御情報に応答して選択的に引出し可能である、通信システム。
12. 通信は無線通信であり、
    制御情報は情報フィールドであり、
    通信システムは通信ネットワークの加入者ノードまたは基地局のいずれかの一部であり、
    通信システムはマルチプルインプット、マルチプルアウトプット直交周波数分割多重（マルチプルインプット、マルチプルアウトプット−ＯＦＤＭ）通信システムである、請求項１１に記載の通信システム。

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