JP2011259531A - Inverter circuit - Google Patents
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Abstract
Description
本発明は、インバータおよびインバータを駆動するための各種回路を1チップ化したインバータ回路に関するものである。 The present invention relates to an inverter and an inverter circuit in which various circuits for driving the inverter are integrated into one chip.
従来、インバータおよび当該インバータを駆動するための各種回路は、複数のチップに分けて構成されており、それらをワイヤ等の配線を通じて電気的に接続することでインバータ回路を構成している。具体的には、高圧電源から印加される高電圧(例えば288V)に基づいて所定電圧Vccを生成するDC−DCコンバータが内蔵されたDC−DCコンバータICと、インバータおよび当該インバータを駆動するためのゲート駆動回路などが備えられるインバータICと、インバータICに内蔵されたゲート駆動回路に対してインバータを駆動するための制御信号を発生させる制御マイコンにより、インバータ回路が構成される。このようなインバータ回路により、三相の上アームおよび下アームが備えられたインバータにて三相の交流電流を形成し、三相モータへ供給することで三相モータを駆動している(例えば、非特許文献1、2参照)。
Conventionally, an inverter and various circuits for driving the inverter are configured by being divided into a plurality of chips, and an inverter circuit is configured by electrically connecting them through a wiring such as a wire. Specifically, a DC-DC converter IC having a built-in DC-DC converter that generates a predetermined voltage Vcc based on a high voltage (for example, 288 V) applied from a high-voltage power supply, an inverter, and a drive for driving the inverter An inverter circuit includes an inverter IC provided with a gate drive circuit and the like, and a control microcomputer that generates a control signal for driving the inverter to the gate drive circuit built in the inverter IC. By such an inverter circuit, a three-phase AC current is formed by an inverter provided with a three-phase upper arm and a lower arm, and the three-phase motor is driven by supplying the three-phase motor (for example, Non-patent
本発明者らは、複数に分けられていたチップを1チップ化することでインバータ回路の小型化、具体的にはインバータ回路が集積回路として形成される半導体装置の小型化を図ることについて検討を行った。しかしながら、1チップ化を図るに当って、従来では複数のチップに分けられていたために熱的にも分離されていたものが、1チップ化によって熱的に分離した構造とならなくなり、例えばDC−DCコンバータの動作に伴って高温化し、インバータICに相当する部分の定格温度を超えるという問題が発生することが確認された。定格温度を超えてしまうと、誤動作が生じるなど信頼性の低下に繋がるため、1チップ化しても定格温度を超えないような熱設計を行うことが必要となる。また、電源起動時にDC−DCコンバータで大電流が流されるため、その能力を満たす大面積の半導体パワー素子を備えなければならず、チップサイズが増大し、コスト高になるという問題も発生する。 The present inventors have studied about downsizing an inverter circuit by making a chip divided into a plurality of chips into a single chip, specifically, downsizing a semiconductor device in which the inverter circuit is formed as an integrated circuit. went. However, in order to achieve one chip, what was conventionally thermally separated because it was divided into a plurality of chips does not become a thermally separated structure by one chip. For example, DC- It has been confirmed that the problem arises that the temperature rises with the operation of the DC converter and exceeds the rated temperature of the portion corresponding to the inverter IC. Exceeding the rated temperature leads to a decrease in reliability such as malfunctioning, so that it is necessary to perform a thermal design that does not exceed the rated temperature even if it is made into one chip. In addition, since a large current flows through the DC-DC converter when the power supply is activated, a large-area semiconductor power element that satisfies the capability must be provided, which causes a problem that the chip size increases and the cost increases.
本発明は上記点に鑑みて、1チップ化しつつ、高温化による誤動作を抑制し、かつ、半導体パワー素子に流れる電流を低減し、チップサイズの増大を抑制することができるインバータ回路を提供することを目的とする。 In view of the above, the present invention provides an inverter circuit capable of suppressing malfunction due to a high temperature while reducing the current to a semiconductor power element while suppressing the increase in chip size while reducing the chip to one chip. With the goal.
上記目的を達成するため、請求項1に記載の発明では、高圧電源(7)に接続される電源供給ライン(8)に備えられ、基準電圧生成回路(21)が生成する電圧が基準電圧となるように半導体パワー素子(220)を制御することにより、電源供給ライン(8)の電圧である出力電圧(Vcc)を所定電圧にするコンバータ電源回路部(2)と、上アーム(30a、30c、30e)および下アーム(30b、30d、30f)に備えられる半導体スイッチング素子(31a〜31f)をオンオフすることで高圧電源(7)に基づいて交流電流を形成し、負荷(M)に対して該交流電流を供給するインバータ出力回路部(3)と、半導体スイッチング素子(31a〜31f)のオンオフを制御する出力を発生させるインバータ制御回路部(5)とが1チップ化されており、さらに、電源供給ライン(8)中に電流制限抵抗(240)が備えられていることを特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, the voltage provided by the power supply line (8) connected to the high voltage power supply (7) and generated by the reference voltage generating circuit (21) is the reference voltage. By controlling the semiconductor power element (220) so that the output voltage (Vcc), which is the voltage of the power supply line (8), is controlled to a predetermined voltage, the converter power supply circuit unit (2) and the upper arms (30a, 30c) 30e) and the lower arms (30b, 30d, 30f) are turned on and off to form an alternating current based on the high-voltage power supply (7) by turning on and off the semiconductor switching elements (31a to 31f), and to the load (M) An inverter output circuit section (3) for supplying the alternating current, and an inverter control circuit section for generating an output for controlling on / off of the semiconductor switching elements (31a to 31f) ( ) And are integrated into one chip, further characterized in that the current limiting resistor (240) is provided in the power supply line (8).
このように、電源供給ライン(8)中に電流制限抵抗(240)を備えた構成としている。この電流制限抵抗(240)によって電源供給ライン(8)に流れる電流の電流値を制限することができるため、半導体パワー素子(220)での発熱を抑制することが可能となる。したがって、インバータ回路内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。また、半導体パワー素子(220)に流れる電流が電流制限抵抗(240)によって制限されるため、半導体パワー素子(220)として必要な能力を軽減することが可能となり、大面積な素子としなくても済む。このため、チップサイズの増大、引いてはコスト高になるという問題も解消できる。 Thus, the power supply line (8) is provided with the current limiting resistor (240). Since the current value of the current flowing through the power supply line (8) can be limited by the current limiting resistor (240), heat generation in the semiconductor power element (220) can be suppressed. Therefore, it is possible to prevent the rated temperature of the element in the inverter circuit from being exceeded, and it is possible to suppress malfunctions. Further, since the current flowing through the semiconductor power element (220) is limited by the current limiting resistor (240), it is possible to reduce the capacity required for the semiconductor power element (220), and it is not necessary to make the element large-area. That's it. For this reason, the problem that the chip size is increased and the cost is increased can be solved.
例えば、請求項2に記載したように、電流制限抵抗(240)を電源供給ライン(8)中における半導体パワー素子(220)のハイサイド側に備えることができる。すなわち、請求項3に記載したように、半導体パワー素子(220)およびパワー素子制御回路(230)がインテリジェントパワーデバイス(20)に備えられる場合、半導体パワー素子(220)のハイサイド側がインテリジェントパワーデバイス(20)の電源端子(D)に接続されると共に半導体パワー素子(220)のローサイド側がインテリジェントパワーデバイス(20)の出力端子(S)に接続されるが、電流制限抵抗(240)をインテリジェントパワーデバイス(20)の電源端子(D)とパワーMOSFET(220)のハイサイド側との間に備えることができる。
For example, as described in
また、請求項4に記載したように、電流制限抵抗(240)を電源供給ライン(8)中における半導体パワー素子(220)のローサイド側に備えることもできる。この場合にも、請求項5に記載したように、半導体パワー素子(220)およびパワー素子制御回路(230)がインテリジェントパワーデバイス(20)に備えられる場合、電流制限抵抗(240)をインテリジェントパワーデバイス(20)の出力端子(S)とパワーMOSFET(220)のローサイド側との間に備えることができる。
Further, as described in
さらに、請求項6に記載したように、平滑回路(22)が電源供給ライン(8)に対して備えられたインダクタ(22a)を有した構成とされる場合、電流制限抵抗(240)を平滑回路(22)のインダクタ(22a)と半導体パワー素子(220)との間に備えることもできる。 Furthermore, when the smoothing circuit (22) has an inductor (22a) provided for the power supply line (8), the current limiting resistor (240) is smoothed. It can also be provided between the inductor (22a) of the circuit (22) and the semiconductor power element (220).
また、請求項7に記載したように、電源のシーケンス制御および動作監視回路を備えるようにすることもできる。
Further, as described in
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.
(第1実施形態)
図1は、本実施形態にかかるインバータ回路1をブロックとして表したブロック図である。また、図2は、インバータ回路1の具体的な回路図である。また、図3は、本実施形態にかかるインバータ回路1を形成した半導体装置のレイアウト図である。そして、図4−aは、図3のA−A’断面図、図4−bは、図3のB−B’断面図である。以下、これらの図を参照して、本実施形態のインバータ回路1について説明する。
(First embodiment)
FIG. 1 is a block diagram showing the
図1に示すように、本実施形態では、三相モータMを駆動するものとしてインバータ回路1を用いている。インバータ回路1には、コンバータ電源回路部2、インバータ出力回路部3、ブートストラップ回路4、インバータ制御回路部5が備えられている。そして、これら各部が基本的には1チップ化された半導体装置とされることによりインバータ回路1が構成されている。
As shown in FIG. 1, in this embodiment, an
コンバータ電源回路部2は、高圧電源(例えばバッテリ)7から印加される高電圧(例えば288V)に基づいて出力電圧Vccを生成するDC−DCコンバータを構成する部分である。具体的には、コンバータ電源回路部2は、図2に示すように、インテリジェントパワーデバイス(Intelligent Power Device、以下、IPDという)20、基準電圧生成回路21、平滑回路22、モニタ電圧生成回路23などを備えた構成とされている。なお、図1では、コンバータ電源回路部2のうちの一部のブロック構成のみを記載してあるが、実際には図2に示す構成とされている。
The converter power
IPD20は、高電圧に基づいて出力電圧Vcc(例えば15V)を安定的に生成するための制御を行うものである。このIPD20の詳細構造については後述するが、このIPD20が内蔵されている半導体パワー素子(出力トランジスタ)をオンオフ制御することによって出力電圧Vccが一定となるようにする。本実施形態では、半導体パワー素子として後述するようにパワーMOSFET220(図5参照)を使用しており、スイッチ投入に基づいてパワーMOSFET220のドレインが高圧電源7に接続されると、ソースが基準電圧生成回路21に接続される。このため、IPD20のD端子は、パワーMOSFET220のドレイン端子と同義であり、半導体パワー素子の電源端子を意味しており、S端子は、パワーMOSFET220のソース端子と同義であり、半導体パワー素子の出力端子を意味している。また、IPD20は、C端子を通じてモニタ電圧生成回路23で生成されるモニタ電圧を入力し、そのモニタ電圧に基づいてパワーMOSFET220を制御することで出力電圧Vccが一定となるようにしている。このため、C端子は、出力電圧Vccに制御するためのコントロール端子を意味している。
The IPD 20 performs control for stably generating an output voltage Vcc (for example, 15 V) based on a high voltage. Although the detailed structure of the
基準電圧生成回路21は、コンデンサ21a、21bおよび抵抗21cにて構成されており、IPD20のS端子に繋がる電源供給ライン8に対して両コンデンサ21a、21bが並列接続されていると共に、両コンデンサ21a、21bのローサイド側を繋ぐように抵抗21cが接続されている。IPD20が起動されるときに基準電圧生成回路21に備えられた両コンデンサ21a、21bがチャージされることで基準電圧を生成し、IPD20のC端子に入力されるモニタ電圧の基準電圧を安定化させると共に、IPD20の電源電圧としている。
The reference
平滑回路22は、電源供給ライン8に直列接続されたインダクタ22aと電源供給ライン8に対して並列接続されたコンデンサ22bとを有したLR回路にて構成されている。この平滑回路22により、電源供給ライン8の電圧の平滑化を行い、電源供給ライン8の電圧がノイズによって変動することを抑制している。また、この平滑回路22のコンデンサ22bに電荷がチャージされることで出力電圧Vccを生成している。なお、コンデンサ22bに対して並列接続されている抵抗24は、コンバータ電源回路部2が安定動作できるようにするためのものであり、インダクタ22aのハイサイド側とGNDライン9との間に接続されたダイオード25は、整流用ダイオードである。
The smoothing
また、モニタ電圧生成回路23は、ツェナーダイオード23aとダイオード23bとによって構成され、IPD20のC端子に入力されるモニタ電圧を生成している。モニタ電圧は、出力電圧Vccに対応する電圧であり、出力電圧Vccをツェナーダイオード23aの電圧降下分およびダイオード23bの順方向電圧Vf分だけ降圧した電圧(例えば6.2V)とされる。このモニタ電圧に基づいて、IPD20が出力電圧Vccが所定の電圧(例えば15V)になっているか否かを検出し、その検出結果に基づいてパワーMOSFET220のオンオフ制御を行っている。
The monitor
なお、高圧電源7とIPD20のD端子との間に配置されたダイオード26は、逆接保護用ダイオードであり、電源供給ライン8におけるダイオード26とIPD20との間とGNDライン9との間に設けられたコンデンサ27はバイパスコンデンサである。
The
このような構成により、コンバータ電源回路部2は、高圧電源7からの電圧印加に基づいて出力電圧Vccが所望の電圧となるようにしたDC−DCコンバータとしての役割を果たしている。
With such a configuration, the converter power
インバータ出力回路部3は、三相モータMを駆動するための交流電流を形成するものであり、高圧電源7から印加される高電圧に基づいて三相モータMを駆動する。三相モータMの駆動の制御は、制御マイコン6によって行われており、制御マイコン6がモータ駆動時に三相モータMに対して各相に順番に入れ替えながら所定電圧が印加されるように制御することで三相モータMを駆動する。
The inverter
具体的には、インバータ出力回路部3は、直列接続した上下アーム30a〜30fがU相、V相、W相の三相分並列接続されており、これら三相分の上下アーム30a〜30f、つまり6個分のアーム30a〜30fがインバータ制御回路部5によって制御されることで交流電流を形成する。図3に示すように、三相分の上アーム30a、30c、30eと三相分の下アーム30b、30d、30fは、紙面左右方向において交互にレイアウトされ、本実施形態では図3の紙面左から順に下アーム30b、上アーム30a、上アーム30c、下アーム30d、下アーム30f、上アーム30eの順に交互に配置されている。
Specifically, in the inverter
また、図2に示すように、各アーム30a〜30fには、IGBT31a〜31fおよびFWD32a〜32fが備えられた構成とされ、各IGBT31a〜31fのゲート電圧が制御回路部5によって制御されることで、上アーム30a、30c、30eと下アーム30b、30d、30fとの中間電位を三相モータMのU相、V相、W相の各相に順番に入れ替えながら印加し、三相モータMを駆動する。
Further, as shown in FIG. 2, each of the
本実施形態では、図4−a、bに示したように、SOI基板101を用いて各IGBT31a〜31fやFWD32a〜32f等を含むインバータ回路1の基本構成を形成している。SOI基板101は、シリコンなどによって構成された支持基板101a上に、埋込酸化膜(ボックス)101bを介してシリコンからなる活性層101cを形成することにより構成されている。そして、活性層101cに対してトレンチ分離構造101dが構成されることで、IGBT形成領域やFWD形成領域などに素子分離され、各IGBT31a〜31fやFWD32a〜32f等を含むインバータ回路1の基本構成が1チップ化された半導体装置とされている。
In the present embodiment, as shown in FIGS. 4A and 4B, the basic configuration of the
活性層101cは、n-型層にて構成されており、IGBT形成領域ではn-型ドリフト層102として機能する。このn-型ドリフト層102の表層部に、IGBT31a〜31fを構成する各部が形成されている。また、活性層101cはFWD形成領域ではn-型カソード層120として機能し、このn-型カソード層120内にFWD32a〜32fを構成する各部が形成されている。
The
図4−aに示すIGBT形成領域では、n-型ドリフト層102の表面にLOCOS酸化膜103が形成されており、LOCOS酸化膜103によってIGBT31a〜31fを構成する各部が分離されている。
In the IGBT formation region shown in FIG. 4A, a
n-型ドリフト層102の表層部のうちLOCOS酸化膜103が形成されていない部分に、p+型コレクタ領域104が形成されている。このp+型コレクタ領域104の周囲はn-型ドリフト層102よりも高不純物濃度とされたn型バッファ層105にて囲まれている。また、n-型ドリフト層102の表層部のうち、LOCOS酸化膜103が形成されていない部分に、p+型コレクタ領域104の中心としてチャネルpウェル層106、n+型エミッタ領域107、p+型コンタクト層108およびp型ボディ層109が形成されている。
A p +
チャネルpウェル層106は、表面にチャネル領域を形成するための部分であり、p+型コレクタ領域104(および後述するコレクタ電極112)を中心とし、これらの周囲を1周囲むように同心状に配置されている。また、n+型エミッタ領域107は、チャネルpウェル層106の表層部において、チャネルpウェル層106の終端位置よりも内側で終端するように形成されている。本実施形態では、n+型エミッタ領域107がp型コンタクト層108を挟んだ両側に一本ずつ配置してある。
The channel p-
p+型コンタクト層108は、チャネルpウェル層106をエミッタ電位に固定するためのものであり、チャネルpウェル層106よりも高不純物濃度とされている。p型ボディ層109は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このp型ボディ層109により、n+型エミッタ領域107とチャネルpウェル層106およびn-型ドリフト層102にて構成される寄生npnトランジスタが動作し難くなるようにでき、ターンオフ時間を改善することが可能となる。
The p + -
また、チャネルpウェル層106の表面には、ゲート絶縁膜110を介してドープトPoly−Siなどで構成されたゲート電極111が配置されている。このゲート電極111に対してゲート電圧を印加することで、チャネルpウェル層106の表面部にチャネル領域が形成されるようになっている。
A
さらに、p+型コレクタ領域104の表面に当該p+型コレクタ領域104に対して電気的に接続されたコレクタ電極112が形成されていると共に、n+型エミッタ領域107およびp+型コンタクト層108の表面に当該n+型エミッタ領域107およびp+型コンタクト層108に対して電気的に接続されたエミッタ電極113が形成されている。
Further, a
そして、コレクタ−ゲート間に形成されたLOCOS酸化膜103の表面には、ドープトPoly−Siが延設されて構成された抵抗層114が形成されており、コレクタ−ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、抵抗層114は、コレクタ電極112を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極112に電気的に接続されていると共に、他端がゲート電極111に接続されている。このため、抵抗層114は、コレクタ電極112に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、抵抗層114の電位がコレクタ電極112からの距離に応じた電位勾配となり、LOCOS酸化膜103を介して抵抗層114の下方に位置しているn-型ドリフト層102中の電位勾配も一定に保たれるようにできる。
A
一方、図4−bに示すFWD形成領域でも、n-型カソード層120の表面にLOCOS酸化膜103が形成されており、LOCOS酸化膜103によってFWD32a〜32fを構成する各部が分離されている。そして、n-型カソード層120の表層部のうちLOCOS酸化膜103が形成されていない部分において、n+型コンタクト層121およびn型バッファ層122が形成されていると共に、これらn+型コンタクト層121およびn型バッファ層122を囲むようにp型アノード層123およびp+型コンタクト層124が形成されている。
On the other hand, also in the FWD formation region shown in FIG. 4B, the
また、基板表面には、n+型コンタクト層121に電気的に接続されるカソード電極125とp+型コンタクト層124およびp型アノード層123に電気的に接続されるアノード電極126が備えられている。さらに、アノード−カソード間に形成されたLOCOS酸化膜103の表面には、ドープトPoly−Siが延設されて構成された抵抗層127が形成されており、アノード−カソード間の電位勾配の偏りがなくなるようにされている。この抵抗層127も、カソード電極125を中心として渦巻状に巻回された構造とされ、その一端がカソード電極125に接続されていると共に、他端がアノード電極126に接続されている。このため、抵抗層127の電位がカソード電極125からの距離に応じた電位勾配となり、LOCOS酸化膜103を介して抵抗層127の下方に位置している活性層101c中の電位勾配も一定に保たれるようにできる。
Further, a
また、ブートストラップ回路4は、コンバータ電源回路部2が生成する出力電圧Vccに基づいてフローティング電源を形成するもので、三相それぞれに対応して設けられており、ダイオード40a〜40c、抵抗41a〜41cおよびコンデンサ42a〜42cを備えている。このような構成により、初期状態として下アーム30b、30d、30fのIGBT31b、31d、31fをオンし、ダイオード40a〜40cおよび抵抗41a〜41cを通じてコンデンサ42a〜42cを充電することで、コンデンサ42a〜42cによってフローティング電源を形成している。
The
インバータ制御回路部5は、図2中には、三相分のインバータ制御回路部5のうちの一相分のみが示されているが、実際には同様の構成のインバータ制御回路部5が三相それぞれに備えられている。各インバータ制御回路部5には、図3に示すように、ゲート駆動回路51a〜51fと、レベルシフト素子52a〜52cと、電源回路53a〜53fと、保護回路54a〜54fおよびロジック回路55a〜55cとが備えられている。
In FIG. 2, only one phase of the inverter
ゲート駆動回路51a〜51fは、上アーム30a、30c、30eのIGBT31a、31c、31eを駆動するためのゲート駆動回路51a、51c、51eと、下アーム30b、30d、30fのIGBT31b、31d、31fを駆動するためのゲート駆動回路51b、51d、51fとにより構成されている。各ゲート駆動回路51a〜51fの出力するゲート電圧に基づいて各IGBT31a〜31fが駆動される。各ゲート駆動回路51a〜51fの出力するゲート電圧は、制御マイコン6によって制御されている。
The
レベルシフト素子52a〜52cは、基準とする電位をシフトするための素子である。すなわち、高電位を基準として作動する上アーム30a、30c、30eのIGBT31a、31c、31eを駆動するためのゲート駆動回路51a、51c、51eと、低電位を基準として作動する下アーム30b、30d、30fのIGBT31b、31d、31fを駆動するためのゲート駆動回路51b、51d、51fとが、基準とする電位が大きく異なっている。このため、基準とする電位をシフトすることが必要となる。したがって、各上下アーム30a〜30fの間に、第1〜第3レベルシフト素子52a〜52cを備えている。
The
電源回路53a〜53fは、上アーム30a、30c、30eの駆動に用いられる高電位を基準として動作する各種回路や、下アーム30b、30d、30fの駆動に用いられる低電位を基準として動作する各種回路の電源電圧を形成している。この電源回路53a〜53fによって形成される電源電圧に基づいて、上アーム30a、30c、30e側のゲート駆動回路51a、51c、51e等は高電圧基準で動作し、下アーム30b、30d、30f側のゲート駆動回路51b、51d、51f等は低電圧基準で動作する。
The
保護回路54a〜54fは、電圧低下保護機能を有している。具体的には、保護回路54a〜54fは、三相モータMの駆動電圧を形成している主電源7の電圧が低下している電圧低下状態を検出し、それに基づいてゲート駆動回路51a〜51fが出力するゲート電圧を制御している。例えば、電圧低下状態が検出された時にはIGBT31a〜31fの駆動が停止させられるようになっている。これにより、インバータ回路1および三相モータMを誤動作から保護することが可能となる。
The
また、保護回路54a〜54fには、過熱保護機能も備えられている。過熱保護は、例えばダイオードの温度特性に基づいて行われる。すなわち、温度に応じて変化するダイオードのVfに基づいて半導体装置の過熱状態を検出する。そして、半導体装置の過熱状態が検出されると、それに伴ってゲート駆動回路51a〜51fが出力するゲート電圧を制御し、例えばIGBT31a〜31fの駆動を停止させている。これにより、インバータ回路1および三相モータMを誤動作から保護することが可能となる。
The
ロジック回路55a〜55cは、制御マイコン6から伝えられる各相の上下アーム30a〜30fを駆動するための制御信号に基づいて、ゲート駆動回路51a〜51fの出力するゲート電圧を制御するための信号を出力する。
The
なお、このように構成されるインバータ出力回路部3、ブートストラップ回路4およびインバータ制御回路部5は、図3に示されるように、各上下アーム30a〜30fに対応して備えられる。そして、図3に示されるように、高電位を基準として駆動される上アーム30a、30c、30dおよび上アーム30a、30c、30dに対応するブートストラップ回路4およびインバータ制御回路部5についてはそれぞれがトレンチ分離構造によって絶縁分離され、高電位による相互間の影響が抑制されるようにしている。
The inverter
制御マイコン6は、三相モータMの駆動を制御すべく、ロジック回路50a〜50cに対して各相の上下アーム30a〜30fを駆動するための制御信号を出力している。この制御マイコン6は、レギュレータ61およびコンデンサ62にて形成される定電圧VB(例えば5V)を電源として駆動している。制御マイコン6は、図示していないが、インバータ出力回路部3に備えられる電流検出部や上述した保護回路54a〜54fからの検出信号に基づいて、ロジック回路50a〜50cが出力するゲート電圧を調整している。例えば、電流検出部にて検出される各相に流れる電流の電流量や向きに基づいて各上下アーム30a〜30fに備えられたIGBT31a〜31fのシーケンス制御や動作監視を行う。また、過電流検出時や過熱検出温時には各IGBT31a〜31fをオフすることで三相モータMの駆動を停止するなどの処理を行う。これにより、インバータ回路1および三相モータMを誤動作から保護できるようになっている。
In order to control the driving of the three-phase motor M, the
以上のような構成により、インバータ回路1が構成されている。なお、図2中において一点鎖線で囲んだ部分が従来別々に分割されていたチップに備えられた回路部を示しており、領域AがDC−DCコンバータICとされていた部分、領域BがインバータICとされていた部分である。本実施形態では、これらの各領域に含まれる素子を基本的には1チップにて構成している。なお、インバータ回路1を構成する各素子の一部を外付け部品とすることもできるが、その場合でも、基本的には1チップ化しているため、上述したような熱設計の問題は発生し得る。
The
続いて、上記のように構成されるインバータ回路1に備えられたIPD20の詳細構造について説明する。図5は、IPD20の詳細構成を示した回路ブロック図である。この図を参照して、IPD20の詳細構成について説明する。
Next, the detailed structure of the
IPD20は、起動回路210、半導体パワー素子としてのパワーMOSFET220およびPWMチョッパ制御回路230を有した構成とされている。
The
起動回路210は、起動時にD端子に印加される高圧電源7の高電圧に基づいて、所定電圧を生成し、IPD20を起動させるものである。具体的には、起動用定電流源210aが生成する定電流にてIPD20のC端子とS端子の間に配置された基準電圧生成回路21のコンデンサ21a、21bをチャージすることで基準電圧が形成され、この基準電圧が所望の電圧値に達すると、C端子に所望の電圧値の電圧が印加された状態となる。そして、C端子に所望の電圧値の電圧が印加されると、起動回路210は、D端子からの電圧印加に基づく起動用定電流源210aを通じての電流供給を解除するように切替SW210bを駆動し、C端子の電位を内部電源へ供給するようになっている。
The starting
図6は、起動回路210の具体的な回路構成を示した図である。この図に示されるように、高圧電源7がD端子に接続されると、抵抗210c、npnトランジスタ210dおよびnpnトランジスタ210eを直列接続した経路(1)に電流が流れる。そして、npnトランジスタ210dの順方向電圧Vfが上昇してくると、高耐圧MOSFET210fがオンし、高耐圧MOSFET210fを通じる経路(2)に電流が流れてC端子に接続されたコンデンサCesがチャージされる。ここでいうコンデンサCesは、図2に示した基準電圧生成回路21のコンデンサ21a、21bと等価なものを意味している。
FIG. 6 is a diagram illustrating a specific circuit configuration of the
そして、コンデンサCes(コンデンサ21a、21b)がチャージされてC端子の電圧が上昇していくと、C端子の電圧を電源とするバンドギャップ(BG)回路210gおよびコンパレータ210hが動作すると共に、分圧抵抗210i、210jの中間電圧が上昇していく。この分圧抵抗210i、210jの中間電圧がバンドギャップ回路210gで形成される参照電圧Vrefを超えると、コンパレータ210hの出力がローレベルからハイレベルに切り替わる。このため、インバータ210kの出力がハイレベルとなり、MOSFET210mがオンする。
When the capacitor Ces (
これにより、高耐圧MOSFET210fがオフされ、抵抗210cおよびMOSFET210mを通る経路(3)に電流が流れることで、C端子の電圧が安定した基準電圧となる。この後は、この基準電圧がIPD20の電源電圧として用いられると共に内部電源へ供給される。
As a result, the
パワーMOSFET220は、PWMチョッパ制御回路230によって制御される。このパワーMOSFET220のゲート電圧がPWMチョッパ制御回路230によって制御されることで、パワーMOSFET220の出力電流、つまりS端子を通じて流れる電流を変化させる。これにより、出力電圧Vccが所定電圧となるように制御される。
The
PWMチョッパ制御回路230は、パワーMOSFET220をPWM制御(もしくはデューティ制御)するときのパルス幅(もしくはデューティ比)を調整してPWM制御することによりS端子を通じた電源供給ライン8の出力電圧Vccを定電圧にする。具体的には、PWMチョッパ制御回路230のC端子に入力されるモニタ電圧が所定の電圧(例えば6.2V)となるようにパワーMOSFET220のパルス幅(もしくはデューティ比)を調整する。例えば、インダクタ22aに流れる電流が直線的に上昇していくが、そのピークの電流を検知してパルス幅(もしくはデューティ比)を決定するという、公知の電流変換モードのフィードバックによって決めることができる。
The PWM
具体的には、PWMチョッパ制御回路230には、発振器231と、過電流保護部232、軽負荷間欠駆動部233、過熱保護部234およびタイマ間欠動作部235が備えられている。
Specifically, the PWM
発振器231は、所望の周期のパルス信号を出力する。本実施形態では、発振器231は、PWM制御のパルス幅の上限値(もしくはデューティ制御のデューティ比の上限値)を決める第1パルス信号と、それよりも周期が長い第2パルス信号の2種類を発生している。第2パルス信号は、軽負荷が接続されているような場合に、パワーMOSFET220の駆動を間欠動作に切替えるために、第1パルス信号よりも長い周期(第1パルス信号の数倍の周期)に設定されている。
The
通常のPWM制御時には、発振器231が出力する第1パルス信号に基づいてパワーMOSFET220が駆動される。すなわち、このときには後述するタイマ間欠動作回路235bや第1SRラッチ236aおよび第2SRラッチ236bの出力がハイレベルになっているため、第2パルス信号にて決まるAND回路236fの出力および第1パルス信号に基づいてNAND回路236cの出力が変化することになり、第1パルス信号およびAND回路236fが共にハイレベルのときにNAND回路236cの出力がローレベルになる。そして、軽負荷検出がなされていないときにはAND回路236fの出力するパルスの幅が第1パルス信号のパルス幅よりも小さくなる。このため、NOT回路236dの出力は、基本的にはAND回路236fの出力、つまり第2パルス信号にて決まることになり、第2パルス信号に基づいてパワーMOSFET220がオンオフ制御されることになる。
During normal PWM control, the
過電流保護部232は、パワーMOSFET220の出力電流が過電流になったことが検出された場合に、パワーMOSFET220をオフする役割を果たす。本実施形態では、過電流保護部232は、C端子に入力される基準電圧に基づいて過電流と想定される電位を設定し、パワーMOSFET220に流れる電流に対応する電位と比較して、過電流になったことを検出する。具体的には、過電流保護部232は以下のように動作する。
The
C端子に入力される電圧が分圧抵抗237a、237bによって分圧されたのち、それがエラーアンプ237cによってV−I変換されることで、過電流保護部232の一方のpnpトランジスタ232aに流される。つまり、pnpトランジスタ232aに対してC端子に入力される電圧に応じた電流が流れることになり、pnpトランジスタ232aのハイサイド側の電位がC端子に入力される電圧に応じた電位となる。この電位がC端子に入力される基準電圧に基づいて設定される過電流と想定される電位となる(以下、この電位をエラーアンプ側電位という)。
After the voltage input to the C terminal is divided by the
一方、過電流保護部の他方のpnpトランジスタ232bのベースにはパワーMOSFET220に流れる電流に応じた電位が印加されることになるため、パワーMOSFET220に流れる電流を電圧に変換(I−V変換)したことになり、pnpトランジスタ232bのハイサイド側の電位がパワーMOSFET220に流れる電流に応じた電位となる(以下、この電位をパワーMOSFET側電位という)。
On the other hand, since a potential corresponding to the current flowing through the
そして、コンパレータ232cにてエラーアンプ側電位とパワーMOSFET側電位が大小比較され、パワーMOSFET側電位がエラーアンプ側電位に到達すると、コンパレータ232cの出力がハイレベルとなることで過電流になったことを検出する。
The
ただし、パワーMOSFET220を駆動し始めた初期時にはスパイク電流が発生するため、それを過電流と判定しないようにする必要がある。このため、過電流保護部232にはオン時ブランキングパルス発生回路232dを備えてあり、パワーMOSFET220をオフからオンに切替えてから所定期間中はローレベルが出力され、その後にハイレベルに切り替わるようにしている。そして、コンパレータ232cの出力とオン時ブランキングパルス発生回路232dの出力がAND回路236eに入力されるようにしており、パワーMOSFET220がオフからオンに切替えられてから所定期間経過後に過電流が検出された場合に、AND回路232eからハイレベルが出力されるようになっている。
However, since a spike current is generated at the initial stage when driving the
このAND回路232eの出力が第2SRラッチ236bのリセット信号として入力され、リセット信号としてAND回路232eからハイレベルが入力されると第2SRラッチ236bのQ出力がローレベルとなり、NAND回路236cの出力がハイレベルとなる。これがNOT回路236dにて反転されてローレベルとなり、パワーMOSFET220がオフさせられる。このようにして、過電流が検出された場合にパワーMOSFET220をオフしている。
The output of the AND circuit 232e is input as a reset signal for the
軽負荷間欠駆動部233は、IPD20に対して軽負荷しか接続されておらず、パワーMOSFET220の出力電流、つまりS端子を通じて流れる電流があまり多くない状態を検出し、パワーMOSFET220の駆動を間欠駆動に切替えるものである。すなわち、パワーMOSFET220の出力電流を小さくしても良いため、通常のPWM制御ほどパワーMOSFET220を常にオンさせる必要は無いが、駆動自体は継続しなければならないため、パワーMOSFET220の駆動を間欠駆動に切替えている。これにより、エネルギー損失を軽減し、エネルギー効率を高めるようにしている。
The light load
具体的には、軽負荷間欠駆動部233は、エラーアンプ側電位と参照電位とに基づいて軽負荷を検出するコンパレータ233aにて構成されている。軽負荷時には、エラーアンプ側電位が低下するため、エラーアンプ側電位が参照電位未満になったときに軽負荷であることを検出し、参照電位と大小が逆転してコンパレータ233aの出力がローレベルになるようにしている。そして、コンパレータ233aの出力がハイレベルになると、AND回路236fの出力が発振器231が出力している第2パルス信号に関わらずローレベルとなる。このため、AND回路236fの出力がセット信号として入力される第2SRラッチ236bの出力信号Qもローレベルとなり、NAND回路236cの出力がハイレベルとなり、パワーMOSFET220をオフさせられる。このようにして、軽負荷時にはパワーMOSFET220が間欠駆動となるようにしている。
Specifically, the light load
過熱保護部234は、過熱状態であることを検出したときにパワーMOSFET220をオフすると共に、過熱状態が解除されたときに再びパワーMOSFET220を通常のPWM制御にて制御できるようにするものである。過熱保護部234には、過熱保護回路234aおよび再起動トリガ回路234bが備えられている。
The
過熱保護回路234aは、過熱状態であることを検出すると、ハイレベルのパルス信号を出力する。再起動トリガ回路234bは、温度が下がって過熱状態が解除されたときに、どのタイミングでパワーMOSFET220を再起動、つまり通常のPWM制御に戻すかを決定し、再起動のタイミングでハイレベルのパルス信号を出力する。過熱保護回路234aや再起動トリガ回路234bは、例えばダイオードの温度特性などに基づいてIPD20の温度を検出しており、過熱保護回路234aでは検出した温度が過熱状態と想定される第1所定温度を超えるとハイレベルのパルス信号を出力し、再起動トリガ回路234bでは検出した温度が第1所定温度よりも低い第2所定温度を下回るとハイレベルのパルス信号を出力する。
The
そして、過熱保護回路234aの出力が第1SRラッチ236aのセット信号として入力され、再起動トリガ回路234bの出力が第1SRラッチ236aのリセット信号として入力されるため、第1SRラッチ236aの−Q(Qバー)出力は過熱状態が検出されるとローレベルとなり、過熱状態が解除されるとハイレベルになる。
Then, since the output of the
したがって、過熱状態が検出されているときにはNAND回路236cの出力がハイレベルとなり、これがNOT回路236dにて反転されてローレベルとなるため、パワーMOSFET220がオフさせられる。逆に、過熱状態が解除されているときにはNAND回路236cの出力がローレベルとなり、これがNOT回路236dにて反転されてハイレベルとなるため、パワーMOSFET220は通常のPWM制御によって制御される。
Therefore, when the overheat state is detected, the output of the
タイマ間欠動作部235は、IPD20に対して過負荷が接続されていることを検出し、パワーMOSFET220をオフさせるものである。タイマ間欠動作部235は、ヒステリシス付きコンパレータ235aとタイマ間欠動作回路235bとを有して構成されている。IPD20のC端子の電位がIPD20に対して接続されている負荷に応じて変化することから、この電位をコンパレータ235aで参照電圧と比較することで過負荷を検出している。そして、過負荷検出時にコンパレータ235aからハイレベルが出力されると、タイマ間欠動作回路235bの出力が所定期間ローレベルとなる。これにより、NAND回路236cの出力がハイレベルとなる。これがNOT回路236dにて反転されてローレベルとなり、パワーMOSFET220がオフさせられる。このようにして、過負荷が検出された場合にもパワーMOSFET220をオフしている。
The timer
このような構造が基本的なIPD20の構成とされている。このような構成において、IPD20の動作時に、パワーMOSFET220に大きな電流が流れると、パワーMOSFET220での発熱が大きくなって、IPD20が高温化してしまう。このため、本実施形態のように、集積回路として1チップ化されることで熱的に分離されていない構造とされたインバータ回路1内の素子で、定格温度を超えてしまうものが発生する可能性がある。このような場合、上述したように、誤動作が生じるなど信頼性の低下に繋がることになり、好ましくない。
Such a structure is the basic configuration of the
そこで、パワーMOSFET220によってオンオフ制御される電源供給ライン8中、具体的にはIPD20のパワーMOSFET220のハイサイド側(D端子とパワーMOSFET220との間)に例えば数Ω〜数10Ω程度の電流制限抵抗240を備えている。この電流制限抵抗240によって電源供給ライン8に流れる電流の電流値を制限することができるため、パワーMOSFET220での発熱を抑制することが可能となる。つまり、電流制限抵抗240を備えている分、パワーMOSFET220での電圧降下量(ソース−ドレイン間電圧)が低下し、パワーMOSFET220でのエネルギー消費が軽減される。したがって、インバータ回路1内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路1の信頼性の向上を図ることが可能となる。
Therefore, in the
図7は、IPD20の各部の信号波形を示したタイミングチャートである。この図を参照して、IPD20の動作とパワーMOSFET220に流れる電流に関して説明する。この図では、起動時、軽負荷検出時、過負荷検出時および過熱検出またはタイマ間欠動作検出時を順に示してある。
FIG. 7 is a timing chart showing signal waveforms of each part of the
まず、起動時には、軽負荷検出がなされていなければコンパレータ233cの出力がハイレベルとなっているし、エラーアンプ側電位よりもパワーMOSFET側電位が低いためAND回路236eの出力もローレベルになっている。このため、過負荷検出や過熱検出もしくはタイマ間欠動作検出等が何も検出されていなければ、発振器231の出力以外にNAND回路236cに入力される出力がハイレベルとなり、発振器231が出力する第2パルス信号に基づいて第2ラッチ236bの出力Qが決まり、この出力Qに基づいてNAND回路236cの出力が決まる。
First, at the time of start-up, if the light load is not detected, the output of the comparator 233c is high level, and the power MOSFET side potential is lower than the error amplifier side potential, so the output of the AND
したがって、時点T1に示すように、第2パルス信号がハイレベルになると、AND回路236fの出力がハイレベルとなり、第2ラッチ236bの出力Qもハイレベルとなる。そして、NAND回路236cの出力がローレベルとなって、NOT回路236dが出力するパワーMOSFET220のゲート電圧がハイレベルとなる。これにより、パワーMOSFET220がオンされて出力電流が増加していく。
Therefore, as shown at time T1, when the second pulse signal becomes high level, the output of the AND
そして、時点T2において、パワーMOSFET220の出力電流の増加によって、パワーMOSFET側電位がエラーアンプ側電位を超えると、過電流検出がなされてコンパレータ232cの出力がハイレベルになり、第2ラッチ236bにリセット信号としてハイレベルが入力されて、第2ラッチ236bの出力がローレベルになる。そして、NAND回路236cの出力がハイレベルとなって、NOT回路236dが出力するパワーMOSFET220のゲート電圧がローレベルとなる。これにより、パワーMOSFET220がオフされる。
At time T2, if the power MOSFET side potential exceeds the error amplifier side potential due to an increase in the output current of the
このような動作が発振器231の第2パルス信号のパルス周期毎に繰り返される。これにより、基準電圧生成回路21に備えられた両コンデンサ21a、21bがチャージされて基準電圧が生成され、IPD20のC端子に入力されるモニタ電圧の基準電圧が安定化する。これがIPD20の電源電圧となる。また、平滑回路22のコンデンサ22bに電荷がチャージされることで出力電圧Vccが生成される。
Such an operation is repeated for each pulse period of the second pulse signal of the
次に、時点T3に示すように軽負荷時には、エラーアンプ側電位が低下してくるため、エラーアンプ側電位が参照電位よりも低下し、コンパレータ233aの出力がローレベルになる。これにより、発振器231が出力する第2パルス信号に関わらずAND回路236fの出力がローレベルとなる。これにより、第2ラッチ236bの出力Qもローレベルとなり、NAND回路236cの出力がハイレベルになる。これにより、パワーMOSFET220はオフされることになる。
Next, as shown at time T3, when the load is light, the error amplifier side potential decreases, so the error amplifier side potential decreases below the reference potential, and the output of the
続いて、時点T4に示すように、過負荷時には、エラーアンプ側電位が上昇するため、パワーMOSFET側電位も高い値にならないとコンパレータ232cの出力がハイレベルにならない。このため、第2ラッチ236bの出力が比較的長い期間ハイレベルとなる。そして、NAND回路236cの出力も長期間ローレベルになる。ただし、NAND回路236cには発振器231からPWM制御のパルス幅の上限値(もしくはデューティ制御のデューティ比の上限値)を決める第1パルス信号が入力されているため、第2ラッチ236bの出力がローレベルになっている期間が第1パルス信号が示す上限値を超えていたとしても、NAND回路236cの出力がローレベルになる期間がその上限値に制限される。このため、第1パルス信号が示す上限値に応じた期間中、NAND回路236cの出力がローレベルとなり、パワーMOSFET220のオン時間が上限値に設定される。
Subsequently, as shown at time T4, since the error amplifier side potential rises at the time of overload, the output of the
さらに、時点T5に示すように過熱検出がなされた場合、もしくは、時点T6に示すように間欠動作検出がなされた場合、過熱保護回路234aの出力やタイマ間欠動作回路235bの出力がローレベルになる。このため、NAND回路236cの出力は、他の入力信号のレベルに関わらずハイレベルとなる。これにより、パワーMOSFET220はオフされることになる。
Further, when overheat is detected as shown at time T5, or when intermittent operation is detected as shown at time T6, the output of the
このような動作によりIPD20によるパワーMOSFET220がオンオフ駆動させられる。そして、このような動作を行うに際し、上述したように電流制限抵抗240を備えているため、この電流制限抵抗240によって電源供給ライン8に流れる電流の電流値を制限することができる。このため、パワーMOSFET220での発熱を抑制することが可能となる。つまり、電流制限抵抗240を備えている分、パワーMOSFET220での電圧降下量(ソース−ドレイン間電圧)が低下し、パワーMOSFET220でのエネルギー消費が軽減される。したがって、インバータ回路1内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路1の信頼性の向上を図ることが可能となる。
By such an operation, the
以上説明したように、本実施形態では、IPD20におけるパワーMOSFET220のハイサイド側、つまりD端子とパワーMOSFET220との間に電流制限抵抗240を備えた構成としている。この電流制限抵抗240によって電源供給ライン8に流れる電流の電流値を制限することができるため、パワーMOSFET220での発熱を抑制することが可能となる。したがって、インバータ回路1内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路1の信頼性の向上を図ることが可能となる。
As described above, in the present embodiment, the current limiting
また、電源起動時にDC−DCコンバータに流れる電流が電流制限抵抗240によって制限されるため、パワーMOSFET220として必要な能力を軽減することが可能となり、大面積な素子としなくても済む。このため、チップサイズの増大、引いてはコスト高になるという問題も解消できる。
Further, since the current flowing through the DC-DC converter at the time of starting the power supply is limited by the current limiting
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して電流制限抵抗240の配置場所を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the arrangement location of the current limiting
図8は、本実施形態にかかるインバータ回路1に備えられるIPD20の詳細構成を示した回路ブロック図である。この図に示されるように、本実施形態では、IPD20のパワーMOSFET220のローサイド側(S端子とパワーMOSFET220との間)に電流制限抵抗240を備えている。
FIG. 8 is a circuit block diagram showing a detailed configuration of the
このように、電流制限抵抗240をパワーMOSFET220のローサイド側に配置しても、電流制限抵抗240によって電源供給ライン8に流れる電流の電流値を制限することができるため、パワーMOSFET220での発熱を抑制することが可能となる。したがって、第1実施形態と同様に、インバータ回路1内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路1の信頼性の向上を図ることが可能となる。
As described above, even if the current limiting
また、パワーMOSFET220を大面積の素子としなくても済み、チップサイズの増大、引いてはコスト高になるという問題も解消できる。
Further, the
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態も、第1実施形態に対して電流制限抵抗240の配置場所を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Third embodiment)
A third embodiment of the present invention will be described. In this embodiment, the arrangement location of the current limiting
本実施形態では、IPD20内ではなく、IPD20外に電流制限抵抗240を配置するようにしている。図9は、本実施形態にかかるインバータ回路1の回路図である。この図に示されるように、本実施形態では、基準電圧生成回路21と平滑回路22との間に電流制限抵抗240を配置してある。より詳しくは、基準電圧生成回路21におけるコンデンサ21bと平滑回路22におけるインダクタ22aとの間であって、電源供給ライン8のうち整流用のダイオード25との接続点よりもインダクタ22a側に電流制限抵抗240を配置している。
In the present embodiment, the current limiting
このように、電流制限抵抗240をIPD20外に備えるようにしても、電流制限抵抗240によって電源供給ライン8に流れる電流の電流値を制限することができるため、パワーMOSFET220での発熱を抑制することが可能となる。したがって、第1実施形態と同様に、インバータ回路1内の素子の定格温度を超えることを防止することが可能となり、誤動作が生じることを抑制できる。これにより、インバータ回路1の信頼性の向上を図ることが可能となる。また、パワーMOSFET220を大面積の素子としなくても済み、チップサイズの増大、引いてはコスト高になるという問題も解消できる。
As described above, even if the current limiting
(他の実施形態)
(1)上記第1実施形態では、パワーMOSFET220によってオンオフ制御される電源供給ライン8中、IPD20のパワーMOSFET220のハイサイド側(D端子とパワーMOSFET220との間)に電流制限抵抗240を備えている。また、第2実施形態では、パワーMOSFET220のローサイド側に電流制限抵抗240を配置し、第3実施形態ではIPD20外に電流制限抵抗240を配置している。しかしながら、これらは電流制限抵抗240の配置場所の一例を示したに過ぎず、電源供給ライン8中であればどこに備えられていても良い。また、電源供給ライン8中の複数の箇所に抵抗を備えるようにしても構わない。
(Other embodiments)
(1) In the first embodiment, the current limiting
(2)上記実施形態では、基本的にインバータ回路1を構成する各素子を1チップ化すると説明したが、必ずしもすべての素子を1チップ化するという意味ではなく、その一部が外付け部品であっても良い。つまり、コンバータ電源回路部2をインバータ出力回路部3等と1チップ化するに当り、部分的に外付け部品を用いたとしても、熱設計の問題やチップサイズの問題が発生することから、そのような問題を解決する上で電流制限抵抗240を備えるようにすることが有効である。
(2) In the above embodiment, it has been described that each element constituting the
例えば、上記実施形態では、コンバータ電源回路部2におけるIPD20(起動回路210、パワーMOSFET220およびPWMチョッパ制御回路230)、インバータ出力回路部3、ブートストラップ回路4のダイオード40a〜40cや抵抗41a〜41c、インバータ制御回路部5を1チップ化し、ブートストラップ回路4のコンデンサ42a〜42cを外付け部品としている。これに対して、例えば、平滑回路22のコンデンサ22b、基準電圧生成回路21のコンデンサ、平滑回路のインダクタ22a、バイパスコンデンサとして機能するコンデンサ27等が外付け部品とされていても良い。
For example, in the above embodiment, the IPD 20 (starting
すなわち、少なくともコンバータ電源回路部2のうちの半導体パワー素子であるパワーMOSFET220およびこの半導体パワー素子を駆動するためのパワー素子制御回路であるPWMチョッパ制御回路230に加えて、インバータ出力回路部3やインバータ制御回路部5が1チップ化されるような構成について、本発明を適用することができる。
That is, in addition to at least the
また、上記実施形態では、半導体パワー素子としてパワーMOSFET220を例に挙げて説明したが、IGBTなどであっても良い。同様に、インバータ出力回路部3に備えられる半導体スイッチング素子としてIGBT31a〜31fを例に挙げて説明したが、パワーMOSFETなどであっても良い。
In the above embodiment, the
さらに、上記実施形態では、制御マイコン6内に電源のシーケンス制御および動作監視回路を備えた構成としたが、制御マイコン6とは別構成として、電源のシーケンス制御および動作監視回路を備えるようにしても良い。
Further, in the above-described embodiment, the
1 インバータ回路
2 コンバータ電源回路部
3 インバータ出力回路部
4 ブートストラップ回路
5 インバータ制御回路部
6 制御マイコン
7 主電源
8 電源供給ライン
9 GNDライン
20 IPD
21 基準電圧生成回路
22 平滑回路
22a インダクタ
23 モニタ電圧生成回路
30a〜30f 上下アーム
31a〜31f IGBT
210 起動回路
220 パワーMOSFET
230 PWMチョッパ制御回路
240 電流制限抵抗
DESCRIPTION OF
21 Reference
210 Start-
230 PWM
Claims (7)
上アーム(30a、30c、30e)と該上アーム(30a、30c、30e)に対して直列接続された下アーム(30b、30d、30f)とを有し、前記上アーム(30a、30c、30e)および前記下アーム(30b、30d、30f)に備えられる半導体スイッチング素子(31a〜31f)をオンオフすることで前記高圧電源(7)に基づいて交流電流を形成し、負荷(M)に対して該交流電流を供給するインバータ出力回路部(3)と、
前記半導体スイッチング素子(31a〜31f)のオンオフを制御する出力を発生させるインバータ制御回路部(5)と、
前記インバータ制御回路部(5)による前記半導体スイッチング素子(31a〜31f)への出力を指示する制御信号を発生させる制御マイコン(6)と、を有し、
少なくとも前記コンバータ電源回路部(2)における前記半導体パワー素子(220)と前記パワー素子制御回路(230)に加えて、前記インバータ出力回路部(3)と前記インバータ制御回路部(5)が1チップ化されており、
さらに、前記電源供給ライン(8)中に電流制限抵抗(240)が備えられていることを特徴とするインバータ回路。 A power supply line (8) connected to the high-voltage power supply (7) is provided with a semiconductor power element (220) for controlling on / off of the power supply line (8), and on / off of the semiconductor power element (220) is controlled. A power element control circuit (230) that performs charging, a reference voltage generation circuit (21) that generates a reference voltage by being charged when the semiconductor power element (220) is turned on, and the power supply line (8) A smoothing circuit (22) for smoothing the voltage of the power supply, and controlling the semiconductor power element (220) so that the voltage generated by the reference voltage generation circuit (21) becomes the reference voltage. A converter power supply circuit section (2) for setting an output voltage (Vcc), which is a voltage of the supply line (8), to a predetermined voltage;
An upper arm (30a, 30c, 30e) and a lower arm (30b, 30d, 30f) connected in series to the upper arm (30a, 30c, 30e), the upper arm (30a, 30c, 30e) ) And the semiconductor switching elements (31a to 31f) provided in the lower arms (30b, 30d, 30f) are turned on and off to form an alternating current based on the high-voltage power supply (7) and to the load (M) An inverter output circuit section (3) for supplying the alternating current;
An inverter control circuit section (5) for generating an output for controlling on / off of the semiconductor switching elements (31a to 31f);
A control microcomputer (6) for generating a control signal that instructs output to the semiconductor switching elements (31a to 31f) by the inverter control circuit unit (5),
In addition to at least the semiconductor power element (220) and the power element control circuit (230) in the converter power supply circuit part (2), the inverter output circuit part (3) and the inverter control circuit part (5) are provided in one chip. Has been
The inverter circuit further comprises a current limiting resistor (240) in the power supply line (8).
前記電流制限抵抗(240)は、前記インテリジェントパワーデバイス(20)の電源端子(D)と前記パワーMOSFET(220)のハイサイド側との間に備えられていることを特徴とする請求項2に記載のインバータ回路。 The semiconductor power element (220) and the power element control circuit (230) are provided in an intelligent power device (20), and the high side of the semiconductor power element (220) is a power supply terminal of the intelligent power device (20). (D) and the low side of the semiconductor power element (220) is connected to the output terminal (S) of the intelligent power device (20),
The current limiting resistor (240) is provided between a power supply terminal (D) of the intelligent power device (20) and a high side of the power MOSFET (220). The described inverter circuit.
前記電流制限抵抗(240)は、前記インテリジェントパワーデバイス(20)の出力端子(S)と前記パワーMOSFET(220)のローサイド側との間に備えられていることを特徴とする請求項4に記載のインバータ回路。 The semiconductor power element (220) and the power element control circuit (230) are provided in an intelligent power device (20), and the high side of the semiconductor power element (220) is a power supply terminal of the intelligent power device (20). (D) and the low side of the semiconductor power element (220) is connected to the output terminal (S) of the intelligent power device (20),
The current limiting resistor (240) is provided between an output terminal (S) of the intelligent power device (20) and a low side of the power MOSFET (220). Inverter circuit.
前記電流制限抵抗(240)は、前記平滑回路(22)の前記インダクタ(22a)と前記半導体パワー素子(220)との間に備えられていることを特徴とする請求項1ないし5のいずれか1つに記載のインバータ回路。 The smoothing circuit (22) has an inductor (22a) provided for the power supply line (8),
The current limiting resistor (240) is provided between the inductor (22a) of the smoothing circuit (22) and the semiconductor power element (220). The inverter circuit according to one.
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