JP2002247838A - Voltage boosting circuit, and inverter circuit for alleviating voltage between drain and source - Google Patents

Voltage boosting circuit, and inverter circuit for alleviating voltage between drain and source

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JP2002247838A JP2001038472A JP2001038472A JP2002247838A JP 2002247838 A JP2002247838 A JP 2002247838A JP 2001038472 A JP2001038472 A JP 2001038472A JP 2001038472 A JP2001038472 A JP 2001038472A JP 2002247838 A JP2002247838 A JP 2002247838A
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boosting
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Norikazu Kanetake
法一 金武
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Denso Corp
株式会社デンソー
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Abstract

PROBLEM TO BE SOLVED: To provide a voltage boosting circuit which can output a plurality of different DC voltages and an inverter circuit of the type for alleviating voltage between drain and source which operates with a DC voltage outputted from this voltage boosting circuit as the drive source. SOLUTION: The voltage boosting circuit 1 is composed of a voltage boosting means 15 cascade-connecting voltage boosting portions 6 and 12, a voltage boosting control means 21, and a voltage level controlling means 22. The voltage boosting circuit 1 boosts the step-by-step voltage boosting operation based on the clock of the constant period outputted from the voltage boosting controlling means 21 and the inverted clock and outputs different two voltages VA and VB. In this timing, a voltage value VB is detected with the voltage level controlling means 22 and the clock and inverted clock outputs are controlled. Consequently, the feedback control is performed to always provide the constant voltage VB. The inverter circuit of the type for alleviating the voltage between the drain and source is structured to operate with the voltages VA, VB as the drive sources.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、異なる複数の直流電圧を出力する昇圧回路、及び、この昇圧回路から出力される直流電圧を駆動源とするドレイン、ソース間電圧緩和型インバータ回路に関する。 BACKGROUND OF THE INVENTION The present invention is a booster circuit outputting a plurality of different DC voltages, and a drain to a DC voltage output from the booster circuit and a driving source, to the voltage relaxation inverter circuit between the source.

【0002】 [0002]

【従来の技術】インバータ回路はデジタル回路における基本回路の一つであり、ICやLSI等のチップ上には、低消費電力で動作速度が速いMOSFETにより構成されたインバータ回路が多数実装されている。 BACKGROUND ART inverter circuit is one of the basic circuit in the digital circuit, the on chip such as IC and LSI, an inverter circuit operating speed with low power consumption is constituted by fast MOSFET are many implemented .

【0003】このようなインバータ回路として、図示はしないが、例えば一対のpチャネルMOSFET(以下、単にpMOSと称す)及びnチャネルMOSFET [0003] As such an inverter circuit, although not shown, for example, a pair of p-channel MOSFET (hereinafter, simply referred to as pMOS) and an n-channel MOSFET
(以下、単にnMOSと称す)の両ドレイン間が接続されて構成されたものがある。 (Hereinafter, simply referred to as nMOS) are those between the drain of which is configured by connecting. このインバータ回路は、p This inverter circuit, p
MOSのソースが高電位になるようにしてpMOS及びnMOSの両ソース間に直流電圧(例えば20V)が印加されるようになっている。 MOS source DC voltage (e.g., 20V) is adapted to be applied to the way between the pMOS and nMOS both source becomes a high potential. そして、pMOS及びnM Then, pMOS and nM
OSの両ゲートが共通の入力端子に接続され、両ドレインが共通の出力端子に接続されて構成されている。 The gates of the OS are connected to a common input terminal, both the drain is constituted by connecting to a common output terminal.

【0004】このインバータ回路は、例えば入力端子にロウレベル(0V)が印加されると、pMOSのソース、ドレイン間がオンし、nMOSのドレイン、ソース間がオフすることによって、出力端子からハイレベル(20V)が出力されるように動作する。 [0004] The inverter circuit is, for example, the low level to the input terminal (0V) is applied, pMOS source, drain is turned on, by the nMOS drain, between a source is turned off, the output terminal a high level ( 20V) operates to output. このとき、オフしているnMOSのドレイン、ソース間には20Vの電圧が印加されることになるため、nMOSのドレイン、ソース間の耐圧電圧は20Vよりも大きな値に設定する必要がある。 At this time, since that would nMOS drains off, between the source voltage of 20V is applied, an nMOS drain, the breakdown voltage the voltage between the source needs to be set to a value greater than 20V. また、同様の理由で、pMOSのドレイン−ソース間の耐圧電圧も20Vより大きな値に設定する必要がある。 For the same reason, pMOS drain - must be set to a value greater than the withstand voltage voltage 20V between the source.

【0005】しかしながら、例えばデバイスの設計ルールの都合等によりpMOS及びnMOSのドレイン、ソース間の耐圧電圧が20Vよりも小さな値(例えば12 However, for example, pMOS and nMOS drain by circumstances such as the device design rule, smaller than the breakdown voltage voltage 20V between the source (e.g., 12
V)に設定される場合もある。 There is also a case that is set to V). そして、このような場合には、pMOS及びnMOSのドレイン、ソース間に2 In such a case, pMOS and nMOS drain, between a source 2
0Vの電圧が印加されないように、図2に示すようなドレイン、ソース間電圧緩和型インバータ回路(以下、単に緩和型インバータ回路と称す)30が適用される。 As the voltage of 0V is not applied, the drain as shown in FIG. 2, source voltage relaxation inverter circuit (hereinafter, simply referred to as a relaxation inverter circuit) 30 is applied.
尚、この緩和型インバータ回路30の詳細な説明については、 The detailed description of this relaxation inverter circuit 30,

【発明の実施の形態】の[使用形態]を参照されたい。 See Use Embodiment of DETAILED DESCRIPTION OF THE INVENTION.

【0006】さて、この緩和型インバータ回路30は、 [0006] Now, this relaxation type inverter circuit 30,
例えば、順方向に接続されたpMOS32及び電圧緩和用pMOS(以下、単に緩和用pMOSと称す)33 For example, forward the connected pMOS32 and voltage relaxation pMOS (hereinafter, simply referred to as relaxation pMOS) 33
と、順方向に接続されたnMOS34及び電圧緩和用n If, NMOS 34 and the voltage relaxation n connected in the forward direction
MOS(以下、単に緩和用nMOSと称す)35とが直列に接続されて構成されている。 MOS is (hereinafter, simply referred to as relaxation nMOS) composed 35 and are connected in series. そして、pMOS32 Then, pMOS32
のソースが高電位になるようにしてpMOS32及びn pMOS32 and n as the source of becomes a high potential
MOS35の両ソース間に直流電圧VA(例えば20 DC between both the source of MOS35 voltage VA (e.g. 20
V)が印加され、緩和用pMOS33及び緩和用nMO V) is applied, relaxation pMOS33 and relaxation nMO
S34の両ゲートには、接地電位VEよりも大きく、p The gates of both S34, larger than the ground potential VE, p
MOS32のソースに印加される直流電圧VAよりも小さな直流電圧VB(例えば10V)が印加されるようになっている。 Than the DC voltage VA that is applied to MOS32 source of small DC voltage VB (for example, 10V) is adapted to be applied. また、pMOS32及びnMOS35の両ゲートが共通の入力端子37に接続され、両ドレインが共通の出力端子39に接続されて構成されている。 Also, both gates of pMOS32 and nMOS35 are connected to a common input terminal 37, both the drain is constituted by connecting to a common output terminal 39.

【0007】この緩和型インバータ回路30においても、前記したインバータ回路と同様にして、例えば入力端子37にロウレベル(0V)が印加されると、pMO [0007] Also in this relaxation inverter circuit 30, similarly to the inverter circuit described above, for example, a low level (0V) is applied to the input terminal 37, pMOS
S32及び緩和用pMOS33のソース、ドレイン間がオンし、緩和用nMOS34及びnMOS35のドレイン、ソース間がオフすることによって、出力端子39からハイレベル(20V)が出力されるように動作する。 S32 and a source of relaxation PMOS 33, the drain is turned on, the drain of relaxing nMOS34 and NMOS 35, by the inter-source is turned off, operates as a high level (20V) is output from the output terminal 39.

【0008】ところで、緩和用nMOS34のソース及びnMOS35のドレイン間の共通接続点40における電圧は、緩和用nMOS34及びnMOS35のドレイン、ソース間がオンの時には0Vであるが、これらのドレイン、ソース間がオフに切り替わる際には、緩和用n By the way, the voltage at the common connection point 40 between the drain of the source and the NMOS 35 of relaxation nMOS34 the drain of relaxing nMOS34 and NMOS 35, but when-source ON is 0V, these drain-source when switched off, the relaxation for n
MOS34のゲート電圧(この場合には10V)からそのしきい値電圧VT(例えば1V)を減算した値(9 MOS34 gate voltage value obtained by subtracting the threshold voltage VT from (the 10V in case) (e.g., 1V) (9
V)まで上昇する。 It rises to V).

【0009】従って、緩和用nMOS34及びnMOS [0009] Therefore, mitigation for nMOS34 and nMOS
35のオフ時には、緩和nMOS34のドレイン、ソース間には11Vの電圧が印加され、nMOS35のドレイン、ソース間には9Vの電圧が印加されることになり、両MOS34及び35のドレイン、ソース間に印加される電圧を耐圧電圧12V以下に抑えることができる。 During 35 off, the drain of relaxation NMOS 34, the voltage of 11V is applied between the source and the drain of the NMOS 35, between the source will be a voltage of 9V is applied, the drain of both MOS34 and 35, between the source the applied voltage can be kept below the breakdown voltage the voltage 12V to.

【0010】また、入力端子37にハイレベルが印加された場合のpMOS32のドレイン及び緩和用pMOS Further, pMOS for drain and relaxation pMOS32 when high level is applied to the input terminal 37
33のソース間の共通接続点41における電圧も、前記と同様にして、pMOS32及び緩和用pMOS33のソース、ドレイン間がオンの時には20Vであるが、これらのドレイン、ソース間がオフに切り替わる際には、 33 the voltage at the common connecting point 41 between the source of even the same manner as above, PMOS 32 and a source of relaxation PMOS 33, although drain is 20V when ON, these drains, when between source is switched off It is,
緩和用pMOS33のゲート電圧(この場合には10 The gate voltage of the relaxing PMOS 33 (in this case 10
V)からそのしきい値電圧VT(例えば−1V)を減算した値(11V)まで下降する。 Drops from V) to the threshold voltage VT (for example, -1 V) to the subtraction value (11V).

【0011】従って、pMOS32のソース、ドレイン間には9Vの電圧が印加され、緩和用pMOS33のソース、ドレイン間には11Vの電圧が印加されることになり、両MOS32及び33のソース、ドレイン間に印加される電圧を耐圧電圧12V以下に抑えることができる。 Accordingly, the source of the PMOS 32, the drain voltage of 9V is applied, the source of relaxation PMOS 33, the drain will be voltage of 11V is applied, the source of both MOS32 and 33, drain the voltage applied to the can be kept below the breakdown voltage the voltage 12V to.

【0012】 [0012]

【発明が解決しようとする課題】ところで、このような緩和型インバータ回路30を駆動させる場合には、異なる2つの直流電圧VA及びVBを発生させる駆動源が必要になる。 [SUMMARY OF THE INVENTION Incidentally, in the case of driving such a relaxation inverter circuit 30, it is necessary to drive source for generating two different DC voltages VA and VB. そして、従来においては、ICやLSI等のチップ内に、例えば外部から印加される所定の直流電圧VCを昇圧して直流電圧VAを発生させる第1の昇圧回路と、同じくVCを昇圧して直流電圧VBを発生させる第2の昇圧回路とを個別に実装することにより、前記2 And, conventionally, in the chip, such as IC and LSI, for example, the first step-up circuit for boosting a predetermined DC voltage VC applied from the outside to generate a DC voltage VA, also boosts the VC DC by implementing a second boosting circuit for generating a voltage VB individually, the 2
つの駆動源を構成していた。 One of constituted the driving source.

【0013】しかしながら、このように1チップ上に2 [0013] However, 2 in this way on a single chip
つの昇圧回路を実装する場合には、その分だけ消費電力が上昇してしまうと共に、実装面積が大きくなり、チップコストを上昇させてしまうという問題が発生していた。 One of the case of a booster circuit, along with their amount corresponding power consumption rises, the mounting area is increased, a problem that increases the chip cost has occurred. しかも、1チップ上に複数の緩和型インバータ回路を実装する場合において、夫々の駆動源の直流電圧値が異なるような場合には、更に当該駆動源に応じた複数の昇圧回路が必要になり、前記問題点がより顕著に発生してしまうため、改善策が望まれていた。 Moreover, 1 in the case of mounting a plurality of relaxation inverter circuit on the chip, when the DC voltage value of each of the driving source is different as is requires multiple booster circuit further corresponding to the drive source, because the problem occurs more remarkably, improvement has been desired.

【0014】本発明は上述の事情に鑑みてなされたものであり、従ってその目的は、異なる複数の直流電圧が出力可能な昇圧回路、及び、この昇圧回路から出力される直流電圧を駆動源として動作するドレイン、ソース間電圧緩和型インバータ回路を提供することにある。 The present invention has been made in view of the above circumstances, and therefore its object is different DC voltages can be output boosting circuit, and a DC voltage output from the booster circuit as a drive source operation to drain is to provide a voltage relaxation inverter circuit between the source.

【0015】 [0015]

【課題を解決するための手段】上記した目的を達成するために請求項1に記載した手段を採用できる。 Means for Solving the Problems] may be employed means described in claim 1 in order to achieve the above object. この手段によれば、昇圧部を多段にカスケード接続することにより各昇圧部の昇圧動作が同時に行われ、1つの昇圧回路から、昇圧部の初段から順に大きくなる異なる出力電圧(第1乃至第mの直流電圧)を出力することができる。 According to this means, the boosting operation of the booster is performed simultaneously by cascading booster in multiple stages from one step-up circuit, sequentially larger different output voltages from the first stage booster (first to m it is possible to output a DC voltage).
しかも、電圧レベル制御手段にてフィードバック制御を行うことにより、m段の昇圧部から出力される出力電圧のレベルを高精度に制御することができる。 Moreover, it can be controlled by performing feedback control by the voltage level control means, the level of the output voltage output from the boosting section of m stages with high accuracy. また、これによって、m段以外の昇圧部から出力される出力電圧のレベルも間接的に制御され、変動量が抑制された安定したものとすることができる。 This also, the level of the output voltage output from the boosting section other than the m-stage is also controlled indirectly, can be provided with stable fluctuation amount is suppressed. これにより、例えばICやLSI等のチップ内に異なる複数の電圧を駆動源とする所定回路例えばドレイン、ソース間電圧緩和型インバータ回路を実装する場合に、この昇圧回路を適用すれば、 Thus, for example, a predetermined circuit, for example a drain for a plurality of different voltages in the chip, such as IC and LSI as a driving source, when implementing the voltage relaxation inverter circuit between the source, applying the boost circuit,
各駆動源に応じて個別の昇圧回路を実装するのに比べて、消費電力の低減ができると共に、実装面積が縮小でき、チップコストの上昇を抑えることができる。 Compared to implement a separate step-up circuit according to the driving source, it is possible to reduce the power consumption, can be reduced mounting area, it is possible to suppress an increase in chip cost.

【0016】請求項2に記載した手段によれば、昇圧部から出力される出力電圧(第1乃至第mの直流電圧)のリップル成分を整流器で遮断することができるので、各出力電圧の波形歪みを抑制することができる。 According to the means described in claim 2, since the ripple component of the output voltage output from the booster unit (DC voltage of first to m) can be blocked by the rectifier, the waveform of the output voltage it is possible to suppress the distortion.

【0017】請求項3に記載した手段によれば、例えばICやLSI等のチップ内に1つの昇圧回路を実装するだけでドレイン、ソース間電圧緩和型インバータ回路を駆動することができるので、従来のような1出力型の昇圧回路を複数個別に実装するのに比べて、消費電力の低減ができると共に、実装面積が縮小でき、チップコストの上昇を抑えることができる。 According to the means described in claim 3, for example only at the drain to implement one of the booster circuit in a chip such as an IC and LSI, it is possible to drive the voltage relaxation inverter circuit between the source, the conventional 1 than the step-up circuit of the output type to a plurality individually implemented as, it is reduced in power consumption, can be reduced mounting area, it is possible to suppress an increase in chip cost.

【0018】 [0018]

【発明の実施の形態】[一実施の形態]以下、本発明の昇圧回路を異なる2つの出力電圧を出力する昇圧回路に適用した一実施例について、図1を参照して説明する。 DETAILED DESCRIPTION OF THE INVENTION [One Embodiment] Hereinafter, an embodiment applied to the booster circuit that outputs two output voltages different boosting circuit of the present invention will be described with reference to FIG.
尚、この昇圧回路はICやLSI等への実装を想定したものである。 Incidentally, the booster circuit is obtained by assuming the implementation of the IC or LSI and the like.

【0019】まず、図1は、昇圧回路1の回路構成を示すものである。 [0019] First, FIG. 1 shows a circuit configuration of the booster circuit 1. この図1において、nチャネルMOSF In this Figure 1, n-channel MOSF
ET(以下、単にnMOSと称す)2aのドレインには、直流電圧入力端子17が接続されており、電圧たる直流電圧VCが印加されるようになっている。 ET to the drain of the (hereinafter simply as referred nMOS) 2a, is connected to a DC voltage input terminal 17, so that the voltage serving DC voltage VC is applied. また、このnMOS2aは、ゲートが自身のドレインに接続され、基板が接地電位VE(例えば0V)に接地されることにより、ドレインからソースに向かう方向を順方向とする整流器となっている。 Moreover, this nMOS2a has a gate connected to its drain, substrate by being grounded to the ground potential VE (e.g. 0V), and has a rectifier for the direction from the drain to the source and forward. そして、ソースはコンデンサ2bの一方の端子(以下、+側端子と称す)に接続され、これらnMOS2a及びコンデンサ2bで単位昇圧部2が構成されている。 The source is one terminal of the capacitor 2b (hereinafter, positive terminal hereinafter) is connected to the unit voltage step-up unit 2 in these nMOS2a and a capacitor 2b is formed.

【0020】続いて、単位昇圧部3乃至5は、nMOS [0020] Subsequently, the unit step-up unit 3 through 5, nMOS
3a乃至5aおよびコンデンサ3b乃至5bのサイズが単位昇圧部2のものと同等になるようにして構成されている。 Size of 3a to 5a and a capacitor 3b to 5b are configured so as to be comparable to that of unit boosting unit 2. そして、例えばnMOS2a(初段)のソースがnMOS3a(2段)のドレインに接続されるようにして、単位昇圧部2乃至5がこの順に複数段たる4段にカスケード接続されている。 Then, for example, the source of NMOS2a (first stage) is to be connected to the drain of NMOS3a (2 stages), the unit booster 2 to 5 are cascade-connected in a plurality of stages serving as four stages in this order. このようにして、これら単位昇圧部2乃至5で第1段の昇圧部6が構成されている。 In this way, the booster 6 of the first stage in these unit boosting unit 2 to 5 is formed.
また、最終段のnMOS5aのソースには、リップル防止用の整流器として接続されたnMOS7のドレインが接続されており、このnMOS7のソースは電圧VAを出力するための出力端子8に接続されている。 In addition, the nMOS5a source of the final stage, the drain of nMOS7 connected as a rectifier for ripple preventing is connected, the source of this nMOS7 is connected to an output terminal 8 for outputting a voltage VA.

【0021】次に、単位昇圧部9乃至11は、nMOS Next, unit boosting unit 9-11, nMOS
9a乃至11a及びコンデンサ9b乃至11bのサイズが同等になるようにして構成されており、これら単位昇圧部9乃至11がこの順に複数段たる3段にカスケード接続されて第2段の昇圧部12が構成されている。 The size of the 9a-11a and the capacitor 9b to 11b are configured so as to become equal, these unit boosting unit 9-11 boosting portion 12 of the second stage are cascaded in a plurality of stages serving three stages in this order It is configured. また、最終段のnMOS11aのソースには、リップル防止用の整流器たるnMOS13のドレインが接続されており、このnMOS13のソースは電圧VBを出力するための出力端子14に接続されると共に、後述するセンス回路16の入力端子に接続されている。 In addition, the nMOS11a source of the final stage, and the drain of the rectifier serving nMOS13 for ripple preventing is connected, the source of the nMOS13 is is connected to the output terminal 14 for outputting a voltage VB, described later sense It is connected to an input terminal of the circuit 16. そして、これら昇圧部6及び12がm(2以上の自然数)たる2段(m=2)にカスケード接続されることによって昇圧手段15が構成されている。 Then, the booster means 15 is constituted by these booster 6 and 12 are cascaded to m (2 or more integer) serving as the two-stage (m = 2).

【0022】尚、昇圧部6のnMOS2a乃至5a及びコンデンサ2b乃至5bのサイズは、出力端子8及び1 [0022] Note that the size of nMOS2a to 5a and a capacitor 2b to 5b of the booster 6, the output terminal 8 and 1
4に接続される図示しない負荷による消費電流の合計よりも大きな電流能力が得られるように設定されている。 Than the sum of the current consumption connected thereto a load (not shown) to 4 are set to a large current capacity is obtained.
また、昇圧部12のnMOS9a乃至11a及びコンデンサ9b乃至11bのサイズは、出力端子14に接続される図示しない負荷による消費電流よりも大きな電流能力が得られるように設定されている。 The size of nMOS9a to 11a and the capacitor 9b to 11b of the booster 12 is set so that a large current capacity is obtained than current consumption load not shown is connected to the output terminal 14.

【0023】前記センス回路において、イネーブル端子には、図示しない上位制御回路からのイネーブル信号が印加されるようになっており、また、基準端子には、前記上位制御回路からの基準電圧Vrefが印加されるようになっている。 [0023] In the sense circuit, the enable terminal being adapted to enable signal from the host control circuit (not shown) is applied, also to the reference terminal, the reference voltage Vref from the host control circuit is applied It is adapted to be. この場合、センス回路16は、直流電圧VBが基準電圧Vref以下のときにはハイレベルの出力信号を出力し、逆のときにはロウレベルの出力信号を出力するように構成されている。 In this case, the sense circuit 16, when the DC voltage VB is below the reference voltage Vref and outputs a high-level output signal, when the reverse is configured to output a low-level output signal. そして、このセンス回路16の出力端子は、NAND回路18及び19の一方の入力端子に接続されている。 The output terminal of the sense circuit 16 is connected to one input terminal of the NAND circuit 18 and 19.

【0024】クロック発生回路20は、ハイレベル、ロウレベルを繰り返す一定周期の矩形波状のクロック信号(CLK信号)、及び、このクロック信号を反転した反転クロック信号(_CLK信号)を生成し、これらの信号をCLK信号出力端子20a及び_CLK信号出力端子20bから出力するように構成されている。 The clock generating circuit 20 is high level, a rectangular wave clock signal having a constant period repeating low level (CLK signal), and generates an inverted clock signal obtained by inverting the clock signal (_CLK signal), these signals It is configured to output from the CLK signal output terminals 20a and _CLK signal output terminal 20b a. そして、 And,
CLK信号出力端子20aは、NAND回路18のもう一方の入力端子に接続され、_CLK信号出力端子20 CLK signal output terminals 20a is connected to the other input terminal of the NAND circuit 18, _CLK signal output terminal 20
bは、NAND回路19のもう一方の入力端子に接続されている。 b is connected to the other input terminal of the NAND circuit 19. 尚、_CLK信号のアンダーバーは、_CL Incidentally, it underscores the _CLK signal, _CL
K信号がCLK信号の反転信号であることを表している。 It indicates that K signal is an inverted signal of the CLK signal.

【0025】NAND回路18及び19は、ハイレベルが電圧VCに設定され、ロウレベルが0Vに設定されている。 The NAND circuit 18 and 19, a high level is set to the voltage VC, the low level is set to 0V. そして、NAND回路19の出力端子は、奇数段のコンデンサ2b、4b、9b及び11bのもう一方の端子(以下、−側端子と称す)に接続され、NAND回路18の出力端子は、偶数段のコンデンサ3b、5b及び10bのもう一方の端子(以下、−側端子と称す)に接続されている。 The output terminal of the NAND circuit 19, an odd number of stages of the capacitor 2b, 4b, 9b and 11b of the other terminal (hereinafter, - referred to as the side terminal) is connected to the output terminal of the NAND circuit 18, the even-numbered stages capacitor 3b, 5b and 10b of the other terminal (hereinafter, - referred to as the side terminal) is connected to.

【0026】このようにして、これらNAND回路18 [0026] In this way, these NAND circuit 18
及び19、及び、クロック発生回路20で昇圧制御手段21が構成され、また、NAND回路18及び19、及び、センス回路16で電圧レベル制御手段22が構成されている。 And 19 and, the boost control means 21 by the clock generation circuit 20 is constituted, also, NAND circuits 18 and 19 and, the voltage level control means 22 is composed of a sense circuit 16. そして、これら昇圧手段15、昇圧制御手段21及び電圧レベル制御手段22で昇圧回路1が構成されている。 And these boosting means 15, the boosting circuit 1 is constituted by the boost control unit 21 and the voltage level control means 22.

【0027】<昇圧回路1の作用説明>次に、昇圧回路1の作用について説明する。 [0027] <explaining the operation of the step-up circuit 1> Next, a description will be given of the operation of the step-up circuit 1. まず、初期状態として、全コンデンサ2b乃至5b、及び、9b乃至11bには電荷が蓄積されていないものとし、クロック発生回路20 First, as an initial state, the total capacitor 2b to 5b, and shall not accumulated charge in 9b to 11b, the clock generation circuit 20
からはCLK信号及び_CLK信号が出力されているものとする。 From it shall CLK signal and _CLK signal is output. この場合には、センス回路16の入力端子に印加される電圧VBは0Vになるので、出力端子からはハイレベルの信号が出力され、これにより、NAND回路18及び19からはCLK信号及び_CLK信号が出力される。 In this case, the voltage VB applied to the input terminal of the sense circuit 16 becomes to 0V, and a high-level signal is output from the output terminal, thereby, CLK signal and _CLK signal from the NAND circuit 18 and 19 There is output.

【0028】このとき、まず、CLK信号としてロウレベルが出力され、_CLK信号としてハイレベルが出力されたとする。 [0028] In this case, first, the output is at the low level as the CLK signal, the high level is output as _CLK signal. この場合には、コンデンサ2bの−側端子が0VになるためにnMOS2aには順方向電圧が印加されることとなり、nMOS2aのドレイン、ソース間がオンする。 In this case, the capacitor 2b - in NMOS2a to side terminals becomes 0V will be forward voltage is applied, the drain of NMOS2a, between source is turned on. そして、このオンによりコンデンサ2b Then, the capacitor 2b by this on
の+側端子に電圧VCが印加され、コンデンサ2bは端子間電圧がVCになるまで充電される。 Bruno + voltage VC to the positive terminal is applied, the capacitor 2b is charged to the terminal voltage becomes the VC.

【0029】続いて、CLK信号及び_CLK信号が半周期進むことにより、CLK信号としてハイレベルが出力され、_CLK信号としてロウレベルが出力されたとする。 [0029] Then, by the CLK signal and _CLK signal travels half cycle, a high level is output as the CLK signal, the low level is output as _CLK signal. このとき、コンデンサ2bの−側端子の電圧はV At this time, the capacitor 2b - voltage side terminal V
Cになり、その+側端子の電圧は2VCとなる。 It becomes and C, the voltage of the positive terminal becomes 2 VC. この場合には、nMOS2aには逆方向電圧が印加されることとなり、nMOS2aのドレイン、ソース間はオフになる。 In this case, it is possible to reverse voltage is applied to the NMOS2a, drains of NMOS2a, between source is turned off. 一方、コンデンサ3bの−側端子は0Vであるため、nMOS3aには2VCの順方向電圧が印加され、 On the other hand, the capacitor 3b - for negative terminal is 0V, the forward voltage of 2VC is applied to NMOS3a,
そのドレイン、ソース間がオンして、コンデンサ3bは端子間電圧が2VCになるまで充電される。 Its drain, between a source is turned on, the capacitor 3b is charged to the terminal voltage becomes to 2 VC.

【0030】このようにCLK信号及び_CLK信号が半周期進む毎に、前記と同様にして、各コンデンサ4 [0030] each Thus CLK signal and _CLK signal travels half period, the same manner as described above, the capacitors 4
b、5b、及び、9b乃至11bの端子間電圧は段階的に昇圧される。 b, 5b, and the terminal voltage of 9b to 11b are stepwise boosted. 即ち、コンデンサ4bの端子間電圧は3 That is, the terminal voltage of the capacitor 4b 3
VCに昇圧され、コンデンサ5bの端子間電圧は4VC Boosted to VC, the voltage between the terminals of the capacitor 5b is 4VC
に昇圧され、最終的にコンデンサ11bの端子間電圧は7VCまで昇圧される。 Is boosted to the terminal voltage of the final capacitor 11b is boosted to 7VC. そして、コンデンサ5b及び1 Then, the capacitor 5b and 1
1bにおいて夫々昇圧された4VC及び7VCの電圧が、リップル防止用のnMOS7及び13を介して出力端子8及び14から電圧VA及びVBとして出力される。 4VC and voltage 7VC which are respectively boosted in 1b is output from the output terminal 8 and 14 via the nMOS7 and 13 for ripple preventing the voltages VA and VB.

【0031】また、このような昇圧動作中には、電圧レベル制御手段22により、出力電圧VBのフィードバック制御が行われる。 Further, during such boosting operation, the voltage level control means 22, feedback control of the output voltage VB is performed. このフィードバック制御は、出力電圧VBが基準電圧Vref以下の場合には、NAND回路18及び19からCLK信号及び_CLK信号を出力することによって前記した昇圧動作を行い、出力電圧V This feedback control, when: the output voltage VB of the reference voltage Vref, performs a boosting operation described above by outputting a CLK signal and _CLK signal from the NAND circuit 18 and 19, the output voltage V
Bが基準電圧Vrefを越える場合には、CLK信号及び_CLK信号の出力を停止することによって一時的に昇圧動作を停止して、出力電圧VBが常に基準電圧Vr If the B exceeds the reference voltage Vref, stop temporarily boosting operation by stopping the output of the CLK signal and _CLK signal, always a reference voltage Vr output voltage VB
efに維持されるようにするものである。 And it is to be maintained ef.

【0032】尚、昇圧回路が昇圧動作を停止しているときには、それに連動して、センス回路16にロウレベルのイネーブル信号が入力され、センス回路16の出力信号がロウレベルとなって、フィードバック制御をオフするような制御が行われる。 [0032] Incidentally, when the boosting circuit stops the boosting operation, in conjunction therewith, the low level of the enable signal is input to the sense circuit 16, the output signal of the sense circuit 16 becomes the low level, turning off the feedback control control, such as is carried out.

【0033】以上説明したように、本実施例によれば、 [0033] As described above, according to this embodiment,
単位昇圧部2及び5を4段にカスケード接続した昇圧部6と、同じく単位昇圧部9及び11を3段にカスケード接続した昇圧部12とを昇圧部6及び12の順に2段にカスケード接続して昇圧手段15を構成したので、1つの昇圧回路1から出力電圧として、直流電圧VCを4倍に昇圧した電圧VAと7倍に昇圧した電圧VBとをnM A booster 6 cascaded units booster 2 and 5 in four stages, the cascade connecting a cascade boosting section 12 connected to the two stages in the order of the booster 6 and 12 also a unit boosting unit 9 and 11 in three stages having constituting the booster means 15 Te, as the output voltage from one of the step-up circuit 1, a voltage VB which has been boosted to the voltage VA and 7-fold boosted four times the DC voltage VC nM
OS7及び13を介して出力することができる。 It can be output through the OS7 and 13. しかも、電圧レベル制御手段22にてフィードバック制御を行うことにより、出力端子14から出力される電圧VB Moreover, by performing the feedback control by the voltage level control means 22, the voltage VB output from the output terminal 14
のレベルが常に基準電圧Vrefに維持されるように高精度で制御することができる。 Can level is always controlled with high accuracy to be maintained at the reference voltage Vref. また、これによって、出力端子8から出力される電圧VAのレベルも間接的に制御され、変動量が抑制された安定した電圧VAとすることができる。 This also, the level of the voltage VA outputted from the output terminal 8 is also controlled indirectly, it can be a stable voltage VA fluctuation amount is suppressed. これにより、例えばICやLSI等のチップ内に異なる2つの電圧VA及びVBを駆動源とする所定回路例えば、ドレイン、ソース間電圧緩和型インバータ回路を実装する場合に、この昇圧回路1を適用すれば、各駆動源に応じて個別の昇圧回路を実装するのに比べて、消費電力の低減ができると共に、実装面積が縮小でき、チップコストの上昇を抑えることができる。 Thus, for example, a predetermined circuit, for example the two voltages VA and VB to different IC or chip such as an LSI and a drive source, a drain, when implementing the voltage relaxation inverter circuit between the source, by applying the step-up circuit 1 if, in comparison to implement a separate step-up circuit according to the driving source, it is possible to reduce the power consumption, can be reduced mounting area, it is possible to suppress an increase in chip cost.

【0034】また、出力端子8及び14から出力される電圧VA及びVBのリップル成分をnMOS7及び13 Further, the ripple component of the voltage VA and VB is outputted from the output terminal 8 and 14 NMOS 7 and 13
で遮断することができるので、波形歪みが抑制された直流電圧を出力電圧として出力することができる。 Since in can be blocked, it is possible to output a DC voltage waveform distortion is suppressed as the output voltage.

【0035】[使用形態]次に、pMOS及びnMOS [0035] [use Embodiment Next, pMOS and nMOS
を夫々m段たる2段接続して構成された昇圧回路を、ドレイン、ソース間電圧緩和型インバータ回路(以下、単に緩和型インバータ回路)の駆動源として適用した場合の使用例について、図2乃至図4を参照しながら説明する。 A boosting circuit configured by connecting each m-stage serving two stages, drain, source voltage relaxation inverter circuit (hereinafter, simply relaxation inverter circuit) For an example of using when applied as a drive source for, or 2 Referring to Figure 4 will be described.

【0036】まず、本使用例の昇圧回路1は、外部から印加される直流電圧VC(例えば2V)を昇圧して、第1直流電圧たる電圧VA(例えば10V)及び第2直流電圧たる電圧VB(例えば20V)を出力するように設定されている。 Firstly, the boosting circuit 1 of the present usage example, boosts the DC voltage VC applied from the outside (for example 2V), the first DC voltage serving as the voltage VA (e.g. 10V) and the second DC voltage serving as the voltage VB It is set to output (e.g. 20V).

【0037】図2は、緩和型インバータ回路30の回路構成を示すものである。 [0037] FIG. 2 shows a circuit configuration of a relaxation inverter circuit 30. この図2において、昇圧回路1 In FIG. 2, the booster circuit 1
から出力される電圧VBを印加するための第2直流電圧入力端子(以下、単に第2入力端子と称す)31には、 The second DC voltage input terminal for applying a voltage VB output from the (hereinafter, simply second referred to as input terminals) 31,
pMOS32のソースが接続されている。 pMOS32 source of is connected. また、pMO In addition, pMO
S32のドレインと電圧緩和用pMOS(以下、単に緩和用pMOSと称す)33のソースとが接続され、電圧緩和用nMOS(以下、単に緩和用nMOSと称す)3 S32 in the drain voltage relaxing pMOS is connected to the source of that (hereinafter, simply relaxing referred to as pMOS) 33 is, nMOS voltage relaxing (hereinafter, simply referred to as relaxation nMOS) 3
4のソースとnMOS35のドレインとが接続されている。 4 of the source and the drain of nMOS35 are connected. 即ち、pMOS32及び緩和用pMOS33のソース、ドレイン間が順方向にm段たる2段に接続され、緩和用nMOS34及びnMOS35のドレイン、ソース間が順方向にm段たる2段に接続されている。 That, PMOS 32 and a source of relaxation PMOS 33, the drain is connected to the m stage serving two stages in the forward direction, the drain of relaxing nMOS34 and NMOS 35, between the source connected to the m stage serving two stages in the forward direction. そして、 And,
緩和用pMOS33及び緩和用nMOS34の両ドレイン間が接続されて直列回路36が構成され、nMOS3 Series circuit 36 ​​is configured between the drain of relaxing pMOS33 and relaxation nMOS34 is connected, nMOS 3
5のソースは、接地電位VE(例えば0V)に接地されている。 5 source is grounded to the ground potential VE (e.g., 0V).

【0038】また、pMOS32及び緩和用pMOS3 [0038] In addition, pMOS32 and relaxation for pMOS3
3の基板は第2入力端子31に接続され、緩和用nMO 3 of the substrate is connected to the second input terminal 31, relaxation nMO
S34及びnMOS35の基板は接地電位VEに接地されている。 Board of S34 and nMOS35 is grounded to the ground potential VE. そして、pMOS32及びnMOS35のゲートは共通の入力端子37に接続され、緩和用pMOS The gate of pMOS32 and nMOS35 are connected to a common input terminal 37, relaxation pMOS
33及び緩和用nMOS34のゲートは、昇圧回路1から出力される電圧VAを印加するための共通の第1直流電圧入力端子(以下、単に第1入力端子と称す)38に接続され、緩和用pMOS33及び緩和用nMOS34 33 and the gate of relaxation nMOS34 a common first DC voltage input terminal for applying a voltage VA output from the booster circuit 1 is (hereinafter, simply referred to as a first input terminal) connected to 38, relaxation pMOS33 and relaxation for nMOS34
の両ドレイン間には出力端子39が接続されている。 Between both drains of which is connected to the output terminal 39.

【0039】更に、pMOS32、緩和用pMOS3 [0039] In addition, pMOS32, relaxation for pMOS3
3、緩和用nMOS34およびnMOS35のドレイン、ソース間の耐圧電圧は、例えば12V以下に設定されている。 3, the drain of relaxing nMOS34 and NMOS 35, the breakdown voltage the voltage between the source is set to, for example, 12V or less. 尚、各MOS32乃至35のドレイン、ソース間の耐圧電圧は、夫々異なる値に設定されていてもよい。 The drain of each MOS32 to 35, withstand voltage between the source may be set to respectively different values.

【0040】<緩和型インバータ回路30の作用説明> [0040] <action description of the relaxation type inverter circuit 30>
次に、緩和型インバータ回路30の作用について説明する。 Next, the operation of the relaxation type inverter circuit 30. 尚、緩和型インバータ回路30の入出力信号のロウレベルは接地電位VE(0V)に設定され、ハイレベルは電圧VB(20V)に設定されているものとする。 Incidentally, the low level of the input and output signals of the relaxation-type inverter circuit 30 is set to the ground potential VE (0V), the high level is assumed to be set to the voltage VB (20V).

【0041】さて、この緩和型インバータ回路30は、 [0041] Now, this relaxation type inverter circuit 30,
動作条件として『接地電位(VE)<第1直流電圧(電圧VA)<第2直流電圧(電圧VB)』の関係が満たされた場合に動作するようになっている。 Is adapted to operate when the relationship of "ground potential (VE) <the first DC voltage (voltage VA) <second DC voltage (voltage VB)" is satisfied as the operating conditions. そのため、図2 Therefore, as shown in FIG. 2
において、第1入力端子38に10Vが印加され、第2 In, 10V is applied to the first input terminal 38, the second
入力端子31に20Vが印加される場合には、前記動作条件が満たされて、緩和型インバータ回路30は正常に動作する。 If the 20V to input terminal 31 is applied, said operating condition is satisfied, relaxation inverter circuit 30 operates normally.

【0042】例えば、入力端子37にロウレベルが印加された場合には、pMOS32及び緩和用pMOS33 [0042] For example, when a low level is applied to the input terminal 37, PMOS 32 and relaxation pMOS33
のソース、ドレイン間がオンし、緩和用nMOS34及びnMOS35のドレイン、ソース間がオフすることにより、出力端子39からはハイレベルが出力される。 ON the source, drain the drain of relaxing nMOS34 and NMOS 35, between the source by turning off, a high level is output from the output terminal 39. また、これとは逆に、入力端子37にハイレベルが印加された場合には、緩和用nMOS34及びnMOS35のドレイン、ソース間がオンし、pMOS32及び緩和用pMOS33のソース、ドレイン間がオフすることにより、出力端子39からはロウレベルの出力信号が出力される。 Also, conversely, when the high level is applied to the input terminal 37, the drain of relaxing nMOS34 and NMOS 35, between the source is turned on, PMOS 32 and a source of relaxation PMOS 33, the drain is turned off Accordingly, the low level output signal is output from the output terminal 39.

【0043】<各MOS32乃至35のドレイン、ソース間電圧と耐圧電圧との関係>次に、各MOS32乃至35のドレイン、ソース間に印加される電圧と、これらの耐圧電圧との関係について説明するに、まず初めに、 [0043] <drain of each MOS32 to 35, the relationship between the source voltage and the breakdown voltage Voltage> Next, a description will be given of the relationship of the drain of each MOS32 to 35, and the voltage applied between the source, these withstand voltage to, first of all,
例えば、入力信号がハイレベルからロウレベルに切り替えられた場合について説明する。 For example, the case where the input signal is switched from the high level to the low level.

【0044】図2において、まず、入力信号がハイレベルの時には、緩和用nMOS34及びnMOS35のドレイン、ソース間がオンしているので、緩和用nMOS [0044] In FIG 2, first, when the input signal is at a high level, the drain of relaxing nMOS34 and NMOS 35, since between the source is on, relaxation nMOS
34のソース及びnMOS35のドレイン間の共通接続点40における電圧は0Vである。 The voltage at the common junction 40 between the drain of the source and nMOS35 34 is 0V. そして、入力信号がハイレベルからロウレベルに切り替えられると、nMO When the input signal is switched from the high level to the low level, NMO
S35のゲート、ソース間電圧が0Vになるので、nM S35 in the gate, source voltage becomes 0V, nM
OS35のドレイン、ソース間はオフになる。 Drain of OS35, between the source is turned off.

【0045】このとき、時を同じくして、pMOS32 [0045] At this time, At the same time, pMOS32
及び緩和用pMOS33のソース、ドレイン間がオンするので、共通接続点40の電圧は0Vからそれよりも高い電圧へと上昇していく。 And a source of relaxation PMOS 33, because the drain is turned on, the voltage at the common junction 40 rises to a voltage higher than the 0V. そして、共通接続点40の電圧が、電圧VA(10V)から緩和用nMOS34のソース、ゲート間のしきい値電圧VT(例えば1V)を減算した値(この場合には9V)まで上昇した時点で、緩和用nMOS34のドレイン、ソース間がオフになる。 Then, when the voltage of the common connection point 40, (in this case the 9V) from the voltage VA (10V) source relaxation NMOS 34, the threshold voltage VT (for example, 1V) the subtracted value between the gate rose to , the drain of the mitigation for nMOS34, between the source is turned off.

【0046】このため、入力端子37にロウレベルが印加されることにより、緩和用nMOS34及びnMOS [0046] Therefore, by the low level is applied to the input terminal 37, relaxation nMOS34 and nMOS
35がオフした場合の共通接続点40での電圧は9Vとなる。 35 the voltage at the common connection point 40 in the case of off becomes 9V. 従って、緩和nMOS34のドレイン、ソース間には11Vの電圧が印加され、nMOS35のドレイン、ソース間には9Vの電圧が印加されることになり、 Therefore, the drain of relaxation NMOS 34, the voltage of 11V is applied between the source, will be the drain of the NMOS 35, between the source voltage of 9V is applied,
両MOS34及び35のドレイン、ソース間に印加される電圧を耐圧電圧12V以下に抑えることができる。 Drains of the MOS34 and 35, a voltage applied between the source can be kept below the breakdown voltage the voltage 12V.

【0047】続いて、入力信号がロウレベルからハイレベルに切り替えられた場合について説明する。 [0047] Next, the case where the input signal is switched from the low level to the high level. この場合にも前記と同様に考えて、まず、入力信号がロウレベルの時には、pMOS32及び緩和用pMOS33がオンしているので、これらpMOS32のドレイン及び緩和用pMOS33のソース間の共通接続点41における電圧は20Vである。 In this case thinking as in the well, first, when the input signal is at the low level, PMOS 32 and so relaxation pMOS33 is on, the voltage at the common connecting point 41 between the source of the drains of the PMOS 32 and the relaxation pMOS33 is 20V. そして、入力信号がロウレベルからハイレベルに切り替えられると、pMOS32のゲート、ソース間電圧が0Vになるので、pMOS32のソース、ドレイン間はオフになる。 When the input signal is switched from the low level to the high level, the gate of the PMOS 32, source voltage becomes to 0V, and the source of the PMOS 32, drain is turned off.

【0048】このとき、時を同じくして、緩和用nMO [0048] At this time, At the same time, relief for nMO
S34及びnMOS35のドレイン、ソース間がオンするので、共通接続点41の電圧は20Vからそれよりも低い電圧へと下降していく。 Drain step S34 and NMOS 35, since between source is turned on, the voltage at the common junction 41 descends to a lower voltage than the 20V. そして、共通接続点の電圧が電圧VA(10V)から緩和用pMOS33のソース、ゲート間のしきい値電圧VT(例えば−1V)を減算した値(この場合には11V)まで下降した時点で、 Then, when the voltage of the common connection point which is lowered from the voltage VA (10V) source relaxation PMOS 33, to the threshold voltage VT (for example, -1 V) to the subtraction value between the gate (11V in this case),
緩和用pMOS33のソース、ドレイン間がオフになる。 The source of relaxation for pMOS33, between the drain is turned off.

【0049】このため、入力端子37にハイレベルが印加されることにより、pMOS32及び緩和用pMOS [0049] By this reason, the high level to the input terminal 37 is applied, pMOS for pMOS32 and relaxation
33がオフした場合の共通接続点41での電圧は11V 33 is the voltage at the common connection point 41 in the case of off-11V
となる。 To become. 従って、pMOS32のソース、ドレイン間には11Vの電圧が印加され、緩和用pMOS33のソース、ドレイン間には9Vの電圧が印加されることになり、両MOS32及び33のソース、ドレイン間に印加される電圧を耐圧電圧12V以下に抑えることができる。 Thus, the source of the PMOS 32, the drain is applied a voltage of 11V, the source of relaxation PMOS 33, the drain will be voltage of 9V is applied, the source of both MOS32 and 33, is applied between the drain voltage can be suppressed to less than withstand voltage of 12V to that.

【0050】尚、本使用例では、緩和型インバータ回路30の第1直流電圧を10Vとしたが、前記したように、この緩和型インバータ回路30の動作条件は、『接地電位(VE)<第1直流電圧(電圧VA)<第2直流電圧(電圧VB)』の関係が満たされていればよいので、第1直流電圧は10Vに限定されるものではなく、 [0050] In the present example of use, there the first DC voltage relaxation inverter circuit 30 was set to 10V, as described above, the operating conditions of the relaxation type inverter circuit 30 is "ground potential (VE) <a 1 DC voltage because (voltage VA) <second DC voltage need only be satisfied relation (voltage VB) ", the first DC voltage is not limited to 10V,
所定範囲に可変可能である。 It can be variable within a predetermined range.

【0051】そこで、この動作条件に基づいて、第1直流電圧の値をパラメータとして各MOS32乃至35のドレイン、ソース間に印加される電圧を求めると、図3 [0051] Therefore, based on this operating condition, the drain of each MOS32 to 35 the value of the first direct-current voltage as a parameter when determining the voltage applied between the source, Fig. 3
に示すような値になる。 A value, such as shown in FIG. 即ち、この緩和型インバータ回路30において、各MOS32乃至35のドレイン、ソース間に印加される電圧が耐圧電圧12V以下になるのは第1直流電圧が9V〜11Vの範囲に設定された場合であり、この範囲内であれば緩和型インバータ回路30 That is, in this relaxation inverter circuit 30, the drain of each MOS32 to 35, the voltage applied between the source is below the breakdown voltage the voltage 12V is the case where the first DC voltage is set to a range of 9V~11V relaxation inverter circuit 30 if it is within this range
は正常に動作する。 It is to work properly. これにより、昇圧回路から出力される電圧VAは、そのレベルが高精度に一定に維持されなくても、略安定していればよいことがわかる(図4参照)。 Thus, the voltage VA output from the booster circuit, without being maintained at a constant level thereof in the high accuracy, it can be seen that substantially sufficient if stable (see FIG. 4).

【0052】以上説明したように、一実施例を用いた使用例では、pMOS32、緩和用pMOS33、緩和用nMOS34及びnMOS35をこの順で接続した直列回路(pMOS及びnMOSを夫々2段づつ接続した直列回路)と、電圧VA及びVBを出力する昇圧回路1とで緩和型インバータ回路30を構成するようにしたので、例えばICやLSI等のチップ内に1つの昇圧回路1を実装するだけで緩和型インバータ回路30を駆動することができる。 [0052] As described above, in the example used with an embodiment, PMOS 32, relaxation PMOS 33, and a series circuit (pMOS and nMOS connected relaxation for nMOS34 and nMOS35 in this order to each 2-stage at a time connected in series a circuit). Thus constituting the relaxation inverter circuit 30 in the boosting circuit 1 for outputting a voltage VA and VB, for example, only relaxor implement one of the step-up circuit 1 into an IC or chip such as an LSI it is possible to drive the inverter circuit 30. これにより、従来のような1出力型の昇圧回路を複数個別に実装するのに比べて、消費電力の低減ができると共に、実装面積が縮小でき、チップコストの上昇を抑えることができる。 Thus, compared to one output step-up circuit as in the prior art to more individually mounted, it is possible to reduce the power consumption, can be reduced mounting area, it is possible to suppress an increase in chip cost.

【0053】尚、本発明は、上記実施例に限定されるものではなく、次のような変形、拡張が可能である。 [0053] The present invention is not limited to the above embodiments, the following modifications are possible extensions. 本発明の一実施例では、昇圧部を2段にカスケード接続して昇圧回路を構成したが、これに限定されるものではなく、昇圧部を3段以上にカスケード接続して、異なる3 In one embodiment of the present invention has been constituting the booster circuit by cascading voltage step-up unit in two stages, it is not limited thereto, by cascading the boosting section to the three or more stages, three different
つ以上の出力電圧が出力される昇圧回路を構成するようにしてもよい。 One or more output voltages may be constructed the booster circuit is output. また、本発明の使用例では、pMOS及びnMOSを夫々2段づつ接続して緩和型インバータ回路を構成したが、これに限定されるものではなく、pM Further, in the example of the use of the present invention has been constituted a relaxation inverter circuit the pMOS and nMOS and respectively two stages at a time connection, it is not limited thereto, pM
OS及びnMOSを夫々3段以上づつ接続して緩和型インバータ回路を構成してもよく、その場合には、昇圧回路の昇圧部の接続段数も同じ値にする。 It may be the OS and nMOS constitute respectively three or more at a time connected to relaxed type inverter circuit, in which case the number of connection stages of the boosting unit of the booster circuit is also the same value.

【0054】本発明の実施例では、クロック発生回路から出力される一定周期の矩形状のCLK信号及び_CL [0054] In the embodiment of the present invention, a rectangular CLK signal and _CL a constant period output from the clock generator circuit
K信号をコンデンサ2b乃至5b、及び、9b乃至11 The K signal capacitor 2b through 5b, and, 9b or 11
bの−側端子に印加するタイミングを制御することにより、電圧VBが常に基準電圧Vrefになるような昇圧動作の制御を行うように昇圧制御手段及び電圧レベル制御手段を構成したが、これに限定されるものではなく、 b of - by controlling the timing of applying the negative terminal, is constituted boost control means and the voltage level control means to perform the control of the step-up operation so that the voltage VB will always be the reference voltage Vref, limited to not intended to be,
例えば、電圧VBの値に基づいて、クロック発生回路から出力されるCLK信号及び_CLK信号の周期を変えることにより、電圧VBが一定になるような昇圧動作の制御を行うように昇圧制御手段及び電圧レベル制御手段を構成してもよい。 For example, based on the value of the voltage VB, by changing the period of the CLK signal and _CLK signal outputted from the clock generation circuit, the boost control means so controls the boosting operation so that the voltage VB is constant, and the voltage level control means may be constituted. また、同様にして、クロック発生回路から出力されるCLK信号及び_CLK信号のデューティー比を変えるような構成にしてもよい。 Similarly, it may be configured such varying the duty ratio of the CLK signal and _CLK signal output from the clock generation circuit.

【0055】本発明の実施例では、出力端子にリップル防止用の整流器を設けたが、この整流器は、必要に応じて設ければよい。 [0055] In embodiments of the present invention, is provided a rectifier for preventing the ripple on the output terminal, the rectifier may be provided as necessary. 本発明の実施例では、昇圧回路としてコッククロフト・ウォルトン型のものに適用したが、これに限定されるものではなく、例えばリンメルマン型、 In an embodiment of the present invention is applied to those of Cockcroft-Walton type step-up circuit, it is not limited thereto, for example Rinmeruman type,
シェンケル型等のものに適用してもよい。 It may be applied to those of Schenkel type.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例を示す昇圧回路の電気回路図 Electric circuit diagram of a booster circuit showing an embodiment of the present invention; FIG

【図2】一実施例の使用例を示すドレイン、ソース間電圧緩和型インバータ回路の電気回路図 [2] The drain of an example use of an embodiment, the electrical circuit diagram of the source voltage relaxation inverter circuit

【図3】第1直流電圧の設定可能範囲を示すデータ図 [3] Data showing settable ranges of the first DC voltage

【図4】第1直流電圧の設定可能範囲を示す図 Figure 4 shows a settable range of the first DC voltage

【符号の説明】 DESCRIPTION OF SYMBOLS

図面中、1は昇圧回路、2,3,4,5,9,10,1 In the drawings, 1 is the step-up circuit, 2,3,4,5,9,10,1
1は単位昇圧部、2a,3a,4a,5a,9a,10 1 unit boosting unit, 2a, 3a, 4a, 5a, 9a, 10
a,11aはnMOS(整流器)、2b,3b,4b, a, 11a are nMOS (rectifier), 2b, 3b, 4b,
5b,9b,10b,11bはコンデンサ、6,12は昇圧部、7,13はnMOS(リップル防止用の整流器)、15は昇圧手段、16はセンス回路、21は昇圧制御手段、22は電圧レベル制御手段、30はドレイン、ソース間電圧緩和型インバータ回路、32はpMO 5b, 9b, 10b, 11b are capacitors, 6,12 boosting unit, 7 and 13 nMOS (rectifier for ripple preventing), 15 boosting means, sensing circuit 16, the boost control unit 21, 22 is the voltage level control means, 30 is a drain, source voltage relaxation inverter circuit, 32 pMO
S(pチャネルMOSFET)、33は緩和用pMOS S (p-channel MOSFET), 33 is relaxed for a pMOS
(pチャネルMOSFET)、34は緩和用nMOS (P-channel MOSFET), 34 is relaxed for nMOS
(nチャネルMOSFET)、35はnOS(nチャネルMOSFET)、36は直列回路を示す。 (N-channel MOSFET), 35 is NOS (n-channel MOSFET), 36 denotes a serial circuit.

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F038 BB04 BG03 DF01 EZ20 5G065 AA05 AA08 DA04 EA01 HA03 HA16 JA01 LA01 MA01 MA02 NA01 NA05 5H730 AS04 BB02 BB57 BB86 BB89 DD04 EE59 EE65 FD01 FG01 5J056 AA03 BB17 BB51 CC29 DD13 DD27 DD29 DD51 EE12 FF08 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 5F038 BB04 BG03 DF01 EZ20 5G065 AA05 AA08 DA04 EA01 HA03 HA16 JA01 LA01 MA01 MA02 NA01 NA05 5H730 AS04 BB02 BB57 BB86 BB89 DD04 EE59 EE65 FD01 FG01 5J056 AA03 BB17 BB51 CC29 DD13 DD27 DD29 DD51 EE12 FF08

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 整流器及びコンデンサからなる単位昇圧部が複数段にカスケード接続されて初段の単位昇圧部に印加される直流電圧を段階的に昇圧して最終段の単位昇圧部から出力電圧として出力するように構成された昇圧部を、m(mは2以上の自然数)段にカスケード接続することにより初段から順に大きくなる第1乃至第mの直流電圧を出力する昇圧手段と、 前記単位昇圧部の奇数段目及び偶数段目の前記コンデンサを交互に充放電させることにより段階的な昇圧動作を行う昇圧制御手段と、 前記第mの直流電圧を検出して前記昇圧制御手段の昇圧動作をフィードバック制御することに基づいて、前記第mの直流電圧のレベルを制御する電圧レベル制御手段とを具備することを特徴とする昇圧回路。 1. A rectifier and output as an output voltage from the unit boosting portion of the final stage DC voltage stepwise boosted to the the unit boosting unit consisting of the capacitor is applied is cascaded to the unit boosting portion of the first stage in a plurality of stages a boosting means for outputting first to a DC voltage of the m becomes sequentially larger from the first stage by a booster configured to, m (m is the natural number of 2 or more) cascaded to stage, the unit booster Feedback and boosting control means for stepwise boosting operation by the capacitor of odd and even-numbered stages is alternately charged and discharged, the boosting operation of the boosting control unit detects the DC voltage of the m-th booster circuit based on the control, characterized by comprising a voltage level control means for controlling the level of the DC voltage of the first m.
  2. 【請求項2】 前記第1乃至第mの直流電圧を出力する単位昇圧部には、リップル防止用の整流器が接続され、 前記第1乃至第mの直流電圧は、このリップル防止用の整流器を介して出力されることを特徴とする請求項1記載の昇圧回路。 The method according to claim 2] unit boosting unit to output a DC voltage to the first to m, rectifiers for ripple preventing is connected, the first through the DC voltage of the m is, the rectifier for this ripple preventing booster circuit according to claim 1, wherein the output via.
  3. 【請求項3】 順方向にm段接続したpチャネルMOS 3. A p-channel MOS which m and stages connected in the forward direction
    FETと、順方向にm段接続したnチャネルMOSFE And FET, n-channel MOSFE which m and stages connected in the forward direction
    Tとを直列に接続することにより形成された主回路と、 この主回路の両端のpチャネルMOSFET及びnチャネルMOSFETの両ソース間に第1の直流電圧を印加し、他のpチャネルMOSFET及びnチャネルMOS A main circuit formed by connecting the T series, and applying a first DC voltage between both the source of the p-channel MOSFET and n-channel MOSFET of the opposite ends of the main circuit, the other p-channel MOSFET and n channel MOS
    FETのゲートに端部側から中央部側に向かって第2乃至第mの直流電圧を印加するように構成された請求項1 Claim configured to apply a DC voltage of the second to m from the end side to the gate of the FET toward the central portion 1
    又は2記載の昇圧回路とを具備することを特徴とするドレイン、ソース間電圧緩和型インバータ回路。 Or drain, characterized in that it comprises a booster circuit 2, source voltage relaxation inverter circuit.
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