JP2011258697A - 薄膜トランジスタ回路基板の製造方法及び薄膜トランジスタ回路基板 - Google Patents

Abstract

【課題】静電気による薄膜トランジスタの閾値電圧変動や絶縁破壊短絡を抑制できる薄膜トランジスタ回路基板の製造方法及び薄膜トランジスタ回路基板を提供する。
【解決手段】薄膜トランジスタと、静電気誘導素子と、を基板上に有する薄膜トランジスタ回路基板の製造方法であって、基板に設けられた半導体層の上に、薄膜トランジスタの半導体層のパターンを形成する第１のフォトリソ工程と、静電気誘導素子の半導体層のパターンを形成する第２のフォトリソ工程と、基板に設けられた半導体層をエッチングする工程と、を実施することにより薄膜トランジスタの半導体層及び静電気誘導素子の半導体層を形成し、第１のフォトリソ工程におけるフォトレジストの硬化温度は、第２のフォトリソ工程におけるフォトレジストの硬化温度よりも高いことを特徴とする薄膜トランジスタ回路基板の製造方法。
【選択図】図１

Description

本発明は、薄膜トランジスタ回路基板、特にポリシリコン薄膜トランジスタを用いた薄膜トランジスタ回路基板の製造方法と、薄膜トランジスタ回路基板に関する。

アクティブマトリクス型有機ＥＬ表示装置は、一般に基板上に第１電極層、有機ＥＬ層、第２電極層が順次積層された構成をとる。有機ＥＬ層は、例えば単一層構成や、正孔輸送層、有機発光層、電子輸送層を順次積層した３層構成、前記３層構成の層間に電子注入層又は正孔注入層が介在した積層構成からなる。前記２つの電極層のうち少なくとも一方は、基板上に２次元に並列に配設された薄膜トランジスタ等のスイッチング素子を含む回路に電気的に接続されている。

薄膜トランジスタがマトリクス状に配設された回路基板（以後、薄膜トランジスタ回路基板と呼ぶ）は、ガラス等の絶縁性基板上に形成される。このため、回路基板作製工程途中に薄膜トランジスタ回路基板に静電気が発生することがある。この静電気により、薄膜トランジスタの閾値電圧変動や、半導体層及びゲート電極層における不良（例えば、ソース電極層とゲート電極層相互間での静電気による絶縁破壊短絡等の不良）が発生することがあった。閾値電圧変動や上記不良を発生させないために、特許文献１では薄膜トランジスタ回路基板上の周辺部にショートリング配線を設け、抵抗体を介してゲート配線、ソース配線及びショートリング配線を同電位とすることにより絶縁破壊短絡を抑制している。

特開２００６−１６３２４４号公報

しかしながら、特許文献１に記載の構成では静電気による絶縁破壊短絡を抑制するために、ショートリング配線の形成を完了させることが必須である。このため、ショートリング配線形成以前の工程で発生した静電気による絶縁破壊短絡を抑制できなかった。

そこで、本発明は、薄膜トランジスタ回路基板作製工程初期から、静電気による薄膜トランジスタの閾値電圧変動や絶縁破壊短絡を抑制できる薄膜トランジスタ回路基板の製造方法及び薄膜トランジスタ回路基板を提供することを目的とする。

上記課題を解決するために、本発明は、ソース領域及びドレイン領域を有する半導体層と、該半導体層を覆う絶縁層と、該絶縁層の上かつ該半導体層の上面上に形成されたゲート電極層と、を有する薄膜トランジスタと、前記薄膜トランジスタの半導体層と電気的に絶縁された半導体層と、該半導体層を覆う絶縁層と、該絶縁層の上かつ該半導体層の上面上、及び該半導体層の端面の少なくとも一部の上に形成され、前記ゲート電極層と電気的に接続された電極層と、を有する静電気誘導素子と、を基板上に有する薄膜トランジスタ回路基板の製造方法であって、前記基板に設けられた半導体層の上に、フォトレジストを硬化して前記薄膜トランジスタの半導体層のパターンを形成する第１のフォトリソ工程と、フォトレジストを硬化して前記静電気誘導素子の半導体層のパターンを形成する第２のフォトリソ工程と、前記基板に設けられた半導体層をエッチングする工程と、を実施することにより前記薄膜トランジスタの半導体層及び前記静電気誘導素子の半導体層を形成し、前記第１のフォトリソ工程におけるフォトレジストの硬化温度は、前記第２のフォトリソ工程におけるフォトレジストの硬化温度よりも高いことを特徴とする薄膜トランジスタ回路基板の製造方法を提供するものである。

また、本発明は、ソース領域及びドレイン領域を有する半導体層と、該半導体層を覆う絶縁層と、該絶縁層の上かつ該半導体層の上面上に形成されたゲート電極層と、を有する薄膜トランジスタと、半導体層と、該半導体層を覆う絶縁層と、該絶縁層の上かつ該半導体層の上面上、及び該半導体層の端面の少なくとも一部の上に形成された電極層と、を有する静電気誘導素子と、を基板上に有する薄膜トランジスタ回路基板であって、前記静電気誘導素子の電極層は前記薄膜トランジスタのゲート電極層と電気的に接続され、前記静電気誘導素子の半導体層は前記薄膜トランジスタの半導体層とは電気的に絶縁され、前記静電気誘導素子の半導体層の端面と前記基板表面とのなす角度の最大値θｂｍａｘは、前記薄膜トランジスタの半導体層の端面と前記基板表面とのなす角度の最大値θａｍａｘより大きいことを特徴とする薄膜トランジスタ回路基板を提供するものである。

本発明によれば、薄膜トランジスタに溜まった静電気を静電気誘導素子に誘導できる。また、静電気誘導素子において静電気による絶縁破壊を発生しやすくしている。このため、薄膜トランジスタ回路基板作製工程の初期から、静電気による薄膜トランジスタの閾値電圧変動や絶縁破壊短絡を抑制することが可能となる。

本発明に係る有機ＥＬ表示装置の画素部の断面模式図である。 半導体層のパターニング及びテーパー角を示す断面模式図である。 半導体層のパターニングを示す断面模式図である。

以下、本発明の好適な実施形態について説明する。なお、本明細書で特に図示又は記載しない部分については当該技術分野の周知もしくは公知技術を適用する。また、本発明は以下の実施形態に限定されるものではない。

（本発明の実施形態）
図１は、本実施形態における薄膜トランジスタ回路基板を用いたトップエミッション型有機ＥＬ表示装置の画素部の断面模式図である。図１において、１０は基板、１１ａはゲート電極層、１１ｂは電極層、１２ａ、１２ｂは半導体層、１３はソースドレイン配線層、１４は絶縁層、１５は第１絶縁層、１６は第２絶縁層である。１７は平坦化層、１８は第１電極層、１９は素子分離膜、２０は有機ＥＬ層、２１は第２電極層、２２は薄膜トランジスタ、２３は静電気誘導素子である。図１の有機ＥＬ表示装置では第２電極層２１を介して光が発せられる。

薄膜トランジスタ２２及び静電気誘導素子２３はテーパー角が異なる半導体層１２ａ、１２ｂをそれぞれ備えており、静電気誘導素子２３の半導体層１２ｂのテーパー角は薄膜トランジスタ２２の半導体層１２ａのテーパー角よりも大きい。ここでいうテーパー角とは、図２のように薄膜トランジスタ２２、静電気誘導素子２３を形成する半導体層１２ａ、１２ｂの端面と、半導体層１２ａ、１２ｂと接触している基板１０の表面とのなす角度、即ち半導体層１２ａ、１２ｂの端部の角度Ａ、Ｂのことを指す。なお、半導体層１２ａ、１２ｂのテーパー角の制御は、後述のようにフォトレジストのテーパー角を制御することで行う。

次に、図１の有機ＥＬ表示装置の製造方法について説明する。

まず、基板上（基板１０の一主面である表面上）に、真空蒸着法等により窒化ケイ素膜や酸化ケイ素膜等で構成されたアンダーコート層（不図示）を成膜する。基板１０は略透明な矩形平面状の絶縁性基板であれば良く、特にガラス基板が好ましい。次に、アンダーコート層上に、プラズマＣＶＤ法等により非晶質半導体としてアモルファスシリコン（ａ−Ｓｉ）膜を成膜（不図示）した後、ａ−Ｓｉ膜をエキシマレーザ溶解結晶化であるアニールにてポリシリコン（ｐ−Ｓｉ）薄膜にする。ｐ−Ｓｉ薄膜は半導体層であり、薄膜トランジスタ２２では活性層として機能する。半導体層は基板に対して水平方向に連続して設けるのが好ましいが、必ずしも基板に対して水平方向に連続して設けなくても良い。なお、図１の有機ＥＬ表示装置において、アンダーコート層上には、スイッチング素子としての薄膜トランジスタ２２、静電気誘導素子２３の他に、有機ＥＬ素子を発光させるために必要な素子（不図示）が１画素構成要素として二次元的に配設される。

次に、ｐ−Ｓｉ薄膜に、薄膜トランジスタ２２の半導体層１２ａを形成するパターンと、静電気誘導素子２３の半導体層１２ｂを形成するパターンと、を別々のフォトリソ工程で形成する。各フォトリソ工程では、半導体層１２ａのレジストパターンを形成する際のフォトレジストの硬化温度を、半導体層１２ｂのレジストパターンを形成する際のフォトレジストの硬化温度よりも高くする。レジストパターンを形成する際のフォトレジストの硬化温度を高くすると、レジストは軟化しリフローする。その結果、フォトレジストのテーパー角は小さくなる。故に、レジストパターンを形成する際のフォトレジストの硬化温度を変えることによりフォトレジストのテーパー角を変えることが可能になる。更に、半導体層１２ａ、１２ｂのテーパー角はフォトレジストのテーパー角に沿って形成されるため、フォトレジストを形成する際のフォトレジストの硬化温度を変えることにより、半導体層１２ａ、１２ｂのテーパー角を変えることが可能になる。例えば図３（ａ）のように半導体層１２ａのパターンを形成する第１のフォトリソ工程でフォトレジスト２４ａを配置した後、図３（ｂ）のように半導体層１２ｂのパターンを形成する第２のフォトリソ工程でフォトレジスト２４ｂを配置する。図３におけるフォトレジストのテーパー角とは、フォトレジストの端部と半導体層表面とのなす角度Ｃ、Ｄのことである。図３では、フォトレジスト２４ｂのテーパー角はフォトレジスト２４ａのテーパー角よりも大きい。

続いて、フォトレジストが形成された状態で、ｐ−Ｓｉ薄膜をドライエッチング等でエッチングすることにより、テーパー角が異なる半導体層１２ａ、１２ｂを形成する。半導体層１２ａ、１２ｂ形成後、半導体層１２ａの中央部にはチャネル領域（不図示）を形成し、チャネル領域の両側にはソース領域（不図示）及びドレイン領域（不図示）をそれぞれ設ける。チャネル領域、ソース領域及びドレイン領域はイオン注入法等により形成するのが好ましい。半導体層１２ｂについても同様にイオン注入法等によりチャネル領域、ソース領域及びドレイン領域を設けても良い。

上記工程により作製された半導体層１２ａ、１２ｂは、前述のようにフォトレジストのテーパー角に沿って形成されるため、半導体層１２ｂのテーパー角は半導体層１２ａのテーパー角よりも大きくなる。ここで、半導体層１２ａ、１２ｂの端部とは基板と接している部分であるが、半導体層１２ａ、１２ｂの端部のある箇所と別の箇所とでは、半導体層１２ａ、１２ｂの端部のテーパー角が異なる場合もある。このような場合、半導体層１２ｂのテーパー角の最大値θｂｍａｘは半導体層１２ａのテーパー角の最大値θａｍａｘよりも大きくなる。本発明では、半導体層１２ａ、１２ｂのテーパー角は、半導体層１２ｂのテーパー角の最大値θｂｍａｘ＞半導体層１２ａのテーパー角の最大値θａｍａｘであれば良い。半導体層１２ａのテーパー角を、４０°≦半導体層１２ａのテーパー角の最大値θａｍａｘ≦７５°とすれば、薄膜トランジスタが静電気により絶縁破壊されるのをより確実に防げるため、より好ましい。また、半導体層１２ｂのテーパー角は、（半導体層１２ａのテーパー角の最大値θａｍａｘ）＋１０°≦半導体層１２ｂのテーパー角の最大値θｂｍａｘ≦９０°とするのがより好ましい。下限値を（半導体層１２ａのテーパー角の最大値θａｍａｘ）＋１０°とすれば、静電気誘導素子において静電気による絶縁破壊がより起こりやすくなり、薄膜トランジスタが静電気により絶縁破壊されるのをより確実に防げる。上限値を９０°とすれば、活性層１２ｂの上に形成する電極層１１ｂが断線するのを抑制できる。

半導体層１２ａ、１２ｂの膜厚は同じｐ−Ｓｉ薄膜をパターニングして得られるため、同じ膜厚になるが、その膜厚は共に４０ｎｍ以上１００ｎｍ以下とするのが好ましい。また、半導体層１２ａ、１２ｂの形状は、どのような形状であっても構わない。

次に、半導体層１２ａ、１２ｂを覆うようにプラズマＣＶＤ法等により絶縁性材料を成膜する。その後、パターニングを施し絶縁層１４を形成する。前工程で半導体層１２ｂのテーパー角を半導体層１２ａのテーパー角よりも大きくしているため、半導体層１２ｂのテーパー部（端部）における絶縁層１４の膜厚が、半導体層１２ａのテーパー部における絶縁層１４の膜厚よりも薄く形成される。絶縁層１４に用いる絶縁性材料としては窒化ケイ素、酸化ケイ素等の無機材料が好ましい。

続いて、スパッタ法等により導電性材料を成膜する。その後、パターニングを施しゲート電極層１１ａ、電極層１１ｂを形成する。このとき、ゲート電極層１１ａは絶縁層１４の上かつ半導体層１２ａの上面上に形成し、電極層１１ｂは絶縁層１４の上かつ半導体層１２ｂの上面上、及び半導体層１２ｂの端面の少なくとも一部の上に形成する。こうすることで、静電気誘導素子２３のテーパー部における半導体層１２ｂと電極層１１ｂとの膜厚方向の距離が、薄膜トランジスタ２２のテーパー部における半導体層１２ａとゲート電極層１１ａとの膜厚方向の距離よりも短くなる。このため、静電気誘導素子２３に静電気破壊が起こりやすくなる。また、ゲート電極層１１ａと電極層１１ｂは電気的に接続された状態にする。こうすることで、薄膜トランジスタに溜まった静電気を放電し、放電した静電気を静電気誘導素子に誘導できる。このような構成を有しているため、静電気誘導素子２３で静電気破壊が起こりやすくなることに加え、薄膜トランジスタに溜まった静電気を静電気誘導素子に誘導できる。よって、薄膜トランジスタ２２を静電気破壊から保護することができる。なお、薄膜トランジスタのゲート電極層と静電気誘導素子の電極層とが電気的に接続されていても、静電気誘導素子が薄膜トランジスタのゲート電極層以外と電気的に接続されていなければ、薄膜トランジスタは正常に動作する。即ち、薄膜トランジスタが静電気誘導素子の静電気破壊の影響を受けて正常に動作しなくなったり壊れたりすることはない。ゲート電極層１１ａ、電極層１１ｂに用いる導電性材料としては導電性の高い材料が好ましく、Ｍｏ合金やＡｌ合金等を用いるのが良い。

次に、プラズマＣＶＤ法等により絶縁性材料を成膜する。その後、フォトリソ工程、エッチング工程を経てパターニングを施し第１絶縁層１５を形成する。第１絶縁層１５に用いる絶縁性材料としては窒化ケイ素、酸化ケイ素等の無機材料が好ましい。続いて、導電性材料を成膜する。その後、フォトリソ工程、エッチング工程を経てパターニングを施しソースドレイン配線層１３を形成する。ソースドレイン配線層１３に用いる導電性材料としてはＡｌやＡｌ合金、Ｃｕ合金やＡｇ合金等が好ましい。

次に、プラズマＣＶＤ法等により絶縁性材料を成膜する。その後、フォトリソ工程、エッチング工程を経てパターニングを施し第２絶縁層１６を形成する。第２絶縁層１６に用いる絶縁性材料としては窒化ケイ素、酸化ケイ素等の無機材料が好ましい。続いて、絶縁性材料を成膜して平坦化層１７を形成する。平坦化層１７に用いる絶縁性材料としては平坦性の高い絶縁性材料が好ましく、窒化ケイ素、酸化ケイ素等の無機材料や、アクリル樹脂やエポキシ樹脂、ポリイミド樹脂、又はこれらの積層体等を用いるのが良い。

次に、スパッタ法等により導電性材料を成膜する。その後、フォトリソ工程、エッチング工程を経てパターニングを施し第１電極層１８を形成する。第１電極層１８は反射電極として構成される。第１電極層１８に用いる導電性材料としては高反射率を有する導電性材料が好ましく、Ｃｒ、Ａｌ、Ａｇ、Ａｕ、Ｐｔ等や、これらを含む金属を５０〜３００ｎｍ程度形成した膜を用いるのが良い。導電性材料が有する反射率が高いほど有機ＥＬ表示装置の光取り出し効率が向上する。また、必要に応じてＩＴＯ、ＩＺＯ等の透明電極部材を積層して用いても良い。第１電極層１８は各サブピクセルに分割されており、それぞれが薄膜トランジスタ２２、更には表示領域外まで電気的に接続されている。続いて、プラズマＣＶＤ法等により絶縁性材料を成膜する。その後、フォトリソ工程、エッチング工程を経てパターニングを施し素子分離膜１９を形成する。素子分離膜１９を形成することにより画素開口部（不図示）が形成される。素子分離膜１９に用いる絶縁性材料としては窒化ケイ素、酸化ケイ素等の無機材料や、アクリル樹脂やエポキシ樹脂、ポリイミド樹脂、またはこれらの積層体等が好ましい。

このようにして作製した薄膜トランジスタ回路基板に対して、真空蒸着法や塗布法等により有機ＥＬ層２０を成膜する。有機ＥＬ層２０は、例えば正孔輸送層、有機発光層及び電子輸送層からなる３層構造や、正孔輸送層及び有機発光層からなる２層構造、又は有機発光層のみからなる１層であっても良い。また、有機発光層と正孔輸送層との間に正孔注入層を有する構造でも良いし、有機発光層と電子輸送層との間に電子注入層を有する構造でも良く、特に限定されない。各有機発光層（不図示）には、トリアリールアミン誘導体、スチルベン誘導体、ポリアリーレン、芳香族縮合多環化合物、芳香族複素環化合物、金属錯体化合物等及びこれらの単独オリゴ体あるいは複合オリゴ体が使用できる。しかし、これらの例示材料に限定されない。正孔注入層及び正孔輸送層（不図示）には、フタロシアニン化合物、トリアリールアミン化合物、導電性高分子、ペリレン系化合物及びＥｕ錯体等が使用できるが、これらの例示材料に限定されない。電子注入層及び電子輸送層（不図示）には、アルミニウムに、８−ヒドロキシキノリンの３量体が配位したＡｌｑ₃、アゾメチン亜鉛錯体、ジスチリルビフェニル誘導体系等が使用できるが、これらの例示材料に限定されない。

続いて、有機ＥＬ層２０上に真空蒸着法やスパッタ法等により導電性材料を成膜して第２電極層２１を形成する。第２電極層２１に用いる導電性材料としては光透過率の高い導電性材料が好ましく、ＩＴＯ、ＩＺＯ、ＺｎＯ等の透明導電膜、ポリアセチレン等の有機導電膜や、Ａｇ、Ａｕ、Ａｌ等の金属を１０ｎｍ〜３０ｎｍ程度形成した半透過膜を用いるのが良い。さらに透光性絶縁材料を用いて封止することで、有機ＥＬ表示装置が形成される。光透性絶縁材料はガラス基板等を光硬化性樹脂により接着したり、アクリル樹脂、エポキシ樹脂等の有機材料を堆積させたり、酸化ケイ素や窒化ケイ素等を成膜したり、これらの積層構造で形成することが可能である。

上記ではトップエミッション型の有機ＥＬ表示装置について説明したが、本発明はボトムエミッション型の有機ＥＬ表示装置についても当然適用可能である。

また上記では、第１および第２のフォトリソ工程完了後にエッチングを行なうことで半導体層１２ａ、１２ｂを形成したが、半導体層１２ａと１２ｂを個別に形成しても良い。この場合は、ｐ−Ｓｉ層形成後に第１のフォトリソ工程を実施してからエッチングおよびフォトレジストの剥離を行なった後、第２のフォトリソ工程、エッチングおよびフォトレジストの剥離を行なうことで半導体層１２ａおよび１２ｂを形成する。このように半導体層１２ａと１２ｂを個別に形成する場合は、第１のフォトリソ工程、エッチングおよびフォトレジスト剥離と、第２のフォトリソ工程、エッチングおよびフォトレジスト剥離はどちらが先でも良い。薄膜トランジスタの半導体層と静電気誘導素子の半導体層とをそれぞれに適した条件でパターニングすることができるため、パターンニングを確実に行なうことができ、基板の歩留まりを向上させることができる。

［実施例１］
図１は、本実施例の有機ＥＬ表示装置である。

まず、ガラス基板１０上にアンダーコート層を積層させた後、プラズマＣＶＤ法にてアモルファスシリコン膜を成膜した。その後、アモルファスシリコン膜にエキシマレーザを照射することによりアモルファスシリコン膜を溶解・結晶化してポリシリコン薄膜にした。続いて、ポリシリコン薄膜をイオン注入によりドープしてから第１のフォトリソ工程にて１５０℃のベーク温度で半導体層１２ａと容量部（不図示）にあたる部分のフォトレジストを形成した。その後、第２のフォトリソ工程にて１４０℃のベーク温度で半導体層１２ｂにあたる部分のフォトレジストを形成した。さらに、ドライエッチングを行い半導体層１２ａ、１２ｂ及び容量部を島状に形成した。なお、半導体層１２ａの膜厚は５０ｎｍ、テーパー角は６５°、半導体層１２ｂの膜厚は５０ｎｍ、テーパー角は７５°であった。

次に、プラズマＣＶＤ法にて各島状の半導体層１２ａ、１２ｂを含む基板表面を覆うように膜厚１５０ｎｍの酸化ケイ素膜を成膜した後、パターニングをして絶縁層１４を形成した。その後、半導体層１２ａ、１２ｂ及び容量部それぞれに、イオン注入によりドープした。続いて、この絶縁層１４上に、スパッタ法にてＭｏ合金を２００ｎｍ成膜した後、パターニングをしてゲート電極層１１ａ、電極層１１ｂを形成した。さらに、この状態で、ゲート電極層１１ａをマスクとして、半導体層１２ａにおける薄膜トランジスタ２２のソース領域及びドレイン領域（ともに不図示）部分のそれぞれをドープしてＰ型或いはＮ型を作製する。半導体層１２ｂは前記ソース領域及びドレイン領域と同様にドープした。

次に、ゲート電極層１１ａ上、電極層１１ｂ上、及び絶縁層１４上に、プラズマＣＶＤ法にて酸化ケイ素膜を５００ｎｍ成膜した後、パターニングをして、第１絶縁層１５を形成した。続いて、半導体層１２ａ上及び第１絶縁層１５上に、Ａｌ合金を成膜した後、フォトリソ工程を通した。その後、エッチングして、ソースドレイン配線層１３を形成した。

次に、ソースドレイン配線層１３上及び第１絶縁層１５上に、プラズマＣＶＤ法にて窒化ケイ素を３００ｎｍ成膜した後、パターニングをして第２絶縁層１６を形成した。続いて、第２絶縁層１６上に、ポリイミド樹脂を２μｍ成膜して平坦化層１７を形成した。

次に、平坦化層１７上に、ソースドレイン配線層１３と導通されるように、スパッタ法にてＡｇ合金からなる反射膜とＩＴＯからなる透明導電膜の積層膜を成膜した。その後、フォトリソ工程及びエッチング工程を行い、パターニングをして画素形状の第１電極層１８を形成した。続いて、平坦化層１７上及び第１電極層１８上に、ポリイミド樹脂を２μｍ成膜して素子分離膜１９を形成した。

このようにして作製した薄膜トランジスタ回路基板に対して、真空蒸着法にて有機ＥＬ層２０を堆積させた後、スパッタ法にてＩＺＯを成膜して第２電極層２１を形成した。

最後に、ガラス基板を紫外線硬化樹脂にて貼り合わせて封止し、有機ＥＬ表示装置を得た。半導体層１２ｂのテーパー角は半導体層１２ａのテーパー角よりも大きく、静電気誘導素子２３を構成する半導体層１２ｂのテーパー部に堆積された絶縁層１４の膜厚は７０ｎｍであった。

上記方法で作製した有機ＥＬ表示装置を発光評価したところ、薄膜トランジスタの静電気破壊に起因すると思われる輝点・黒点等の欠陥は見られなかった。

［実施例２］
本実施例では、第１のフォトリソ工程にて１４０℃のベーク温度でフォトレジストを形成し、第２のフォトリソ工程にて１２０℃のベーク温度でフォトレジストを形成したこと以外は、実施例１と同様にして有機ＥＬ表示装置を作製した。なお、半導体層１２ａの膜厚は５０ｎｍ、テーパー角は７５°、半導体層１２ｂの膜厚は５０ｎｍ、テーパー角は８５°であった。このようにして得られた有機ＥＬ表示装置を発光評価したところ、実施例１と同様に、薄膜トランジスタの静電気破壊に起因すると思われる輝点・黒点などの欠陥は見られなかった。

［実施例３］
本実施例では、第１のフォトリソ工程にて１７５℃のベーク温度でフォトレジストを形成し、第２のフォトリソ工程にて１６５℃のベーク温度でフォトレジストを形成したこと以外は、実施例１と同様にして有機ＥＬ表示装置を作製した。なお、半導体層１２ａの膜厚は５０ｎｍ、テーパー角は４０°、半導体層１２ｂの膜厚は５０ｎｍ、テーパー角は５０°であった。このようにして得られた有機ＥＬ表示装置を発光評価したところ、実施例１と同様に、薄膜トランジスタの静電気破壊に起因すると思われる輝点・黒点などの欠陥は見られなかった。

［実施例４］
本実施例では、第１のフォトリソ工程にて１３０℃のベーク温度でフォトレジストを形成し、第２のフォトリソ工程にて１００℃のベーク温度でフォトレジストを形成したこと以外は、実施例１と同様にして有機ＥＬ表示装置を作製した。なお、半導体層１２ａの膜厚は５０ｎｍ、テーパー角は８０°、半導体層１２ｂの膜厚は５０ｎｍ、テーパー角は９０°であった。このようにして得られた有機ＥＬ表示装置を発光評価したところ、実施例１と同様に、薄膜トランジスタの静電気破壊に起因すると思われる輝点・黒点などの欠陥は見られなかった。

［比較例１］
本比較例では静電気誘導素子２３を形成しなかったことを除き、実施例１と同様にして有機ＥＬ表示装置を作製した。なお、半導体層１２ａの膜厚は５０ｎｍ、テーパー角は６５°であった。このようにして作製した有機ＥＬ表示装置を発光評価したところ、黒点及び輝点が多数発見された。この輝点箇所、黒点箇所をそれぞれ分析したところ、半導体層１２ａとゲート電極層１１ａ間の絶縁層１４に静電気破壊と思われる欠陥が見つかった。

［比較例２］
本比較例では半導体層１２ａと半導体層１２ｂを同一のフォトリソ工程及びエッチング工程にて形成したことを除き、実施例１と同様にして有機ＥＬ表示装置を作製した。なお、半導体層１２ａ、１２ｂの膜厚はともに５０ｎｍ、半導体層１２ａ、１２ｂのテーパー角はともに６５°であった。このようにして作製した有機ＥＬ表示装置を発光評価したところ、黒点が発見された。この黒点箇所を分析したところ、半導体層１２ａとゲート電極層１１ａ間の絶縁層１４に静電気破壊と思われる欠陥が見つかった。

１０：基板、１１ａ：ゲート電極層、１１ｂ：電極層、１２ａ、１２ｂ：半導体層、１４：絶縁層、２２：薄膜トランジスタ、２３：静電気誘導素子、２４ａ、２４ｂ：フォトレジスト、Ａ：半導体層１２ａのテーパー角、Ｂ：半導体層１２ｂのテーパー角

Claims (3)

1. ソース領域及びドレイン領域を有する半導体層と、該半導体層を覆う絶縁層と、該絶縁層の上かつ該半導体層の上面上に形成されたゲート電極層と、を有する薄膜トランジスタと、
   前記薄膜トランジスタの半導体層と電気的に絶縁された半導体層と、該半導体層を覆う絶縁層と、該絶縁層の上かつ該半導体層の上面上、及び該半導体層の端面の少なくとも一部の上に形成され、前記ゲート電極層と電気的に接続された電極層と、を有する静電気誘導素子と、
   を基板上に有する薄膜トランジスタ回路基板の製造方法であって、
   前記基板に設けられた半導体層の上に、フォトレジストを硬化して前記薄膜トランジスタの半導体層のパターンを形成する第１のフォトリソ工程と、フォトレジストを硬化して前記静電気誘導素子の半導体層のパターンを形成する第２のフォトリソ工程と、前記基板に設けられた半導体層をエッチングする工程と、を実施することにより前記薄膜トランジスタの半導体層及び前記静電気誘導素子の半導体層を形成し、
   前記第１のフォトリソ工程におけるフォトレジストの硬化温度は、前記第２のフォトリソ工程におけるフォトレジストの硬化温度よりも高いことを特徴とする薄膜トランジスタ回路基板の製造方法。
2. ソース領域及びドレイン領域を有する半導体層と、該半導体層を覆う絶縁層と、該絶縁層の上かつ該半導体層の上面上に形成されたゲート電極層と、を有する薄膜トランジスタと、
   半導体層と、該半導体層を覆う絶縁層と、該絶縁層の上かつ該半導体層の上面上、及び該半導体層の端面の少なくとも一部の上に形成された電極層と、を有する静電気誘導素子と、
   を基板上に有する薄膜トランジスタ回路基板であって、
   前記静電気誘導素子の電極層は前記薄膜トランジスタのゲート電極層と電気的に接続され、前記静電気誘導素子の半導体層は前記薄膜トランジスタの半導体層とは電気的に絶縁され、
   前記静電気誘導素子の半導体層の端面と前記基板表面とのなす角度の最大値θｂｍａｘは、前記薄膜トランジスタの半導体層の端面と前記基板表面とのなす角度の最大値θａｍａｘより大きいことを特徴とする薄膜トランジスタ回路基板。
3. 前記薄膜トランジスタ及び前記静電気誘導素子の各半導体層は、４０°≦（前記最大値θａｍａｘ）≦７５°、かつ（前記最大値θａｍａｘ）＋１０°≦（前記最大値θｂｍａｘ）≦９０°を満たすことを特徴とする請求項２に記載の薄膜トランジスタ回路基板。

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