JP2011258686A - Mosfetモジュール - Google Patents
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Abstract
【課題】オン電圧損失の低減を図ることである。
【解決手段】スーパージャンクションMOSFET(1)と、スーパージャンクションMOSFET(1)のソースにドレインが接続される形態でスーパージャンクションMOSFET(1)に直列接続された逆阻止用の低耐圧・低オン抵抗MOSFET(3)と、スーパージャンクションMOSFET(1)と低耐圧・低オン抵抗MOSFET(3)の直列体に並列接続されたフライホイールダイオード(51)と、を備える。
【選択図】図1
【解決手段】スーパージャンクションMOSFET(1)と、スーパージャンクションMOSFET(1)のソースにドレインが接続される形態でスーパージャンクションMOSFET(1)に直列接続された逆阻止用の低耐圧・低オン抵抗MOSFET(3)と、スーパージャンクションMOSFET(1)と低耐圧・低オン抵抗MOSFET(3)の直列体に並列接続されたフライホイールダイオード(51)と、を備える。
【選択図】図1
Description
本発明は、スーパージャンクションMOSFETをスイッチング素子として備えるMOSFETモジュールに関する。
特許文献1には、スーパージャンクションMOSFET(以下、SJ−MOSFETと略称する)をスイッチング素子として用いたインバータ回路が記載されている。
図7に示すように、このインバータ回路は、上アーム側のスイッチ素子であるSJ−MOSFET101と、下アーム側のスイッチ素子であるSJ−MOSFET101’とを備えている。
図7に示すように、このインバータ回路は、上アーム側のスイッチ素子であるSJ−MOSFET101と、下アーム側のスイッチ素子であるSJ−MOSFET101’とを備えている。
SJ−MOSFET101は、ドレインが直流電源103の陽極及びに接続され、ソースが逆阻止用のブロッキングダイオード105を介して出力ラインに接続されている。そして、直列接続されたSJ−MOSFET101及びブロッキングダイオード105には、フライホイールダイオード(還流ダイオード)107が並列接続されている。
一方、SJ−MOSFET101’は、ドレインが出力ラインに接続され、ソースがブロッキングダイオード105’を介して直流電源103の負極に接続されている。そして、直列接続されたSJ−MOSFET101’及びブロッキングダイオード105’には、フライホイールダイオード107’が並列接続されている。
一方、SJ−MOSFET101’は、ドレインが出力ラインに接続され、ソースがブロッキングダイオード105’を介して直流電源103の負極に接続されている。そして、直列接続されたSJ−MOSFET101’及びブロッキングダイオード105’には、フライホイールダイオード107’が並列接続されている。
ブロッキングダイオード105,105’には、Siからなるショットキーバリアダイオード(以下、Si−SBDと略称する)が使用され、フライホイールダイオード107,107’にはSiCからなるショットキーバリアダイオード(以下、SiC−SBDと略称する)が使用されている。
図8において、aはSJ−MOSFET101のオン電流特性を、bはブロッキングダイオード105の順方向電流特性を、cはブロッキングダイオード105を介したSJ−MOSFET101のオン電流特性を、dはフライホイールダイオード107の順方向電流特性を、eはSJ−MOSFET101の寄生ダイオードの順方向電流特性をそれぞれ示す。
特性d,eの対比から明らかなように、SJ−MOSFET101の寄生ダイオードのオン電圧は、SiC−SBDからなるフライホイールダイオード107のそれよりも低い。従って、SJ−MOSFET101に単純にフライホイールダイオード107を並列接続すると、該SJ−MOSFET101のオフ時に、上記出力ラインに接続された図示していない負荷からの還流電流がSJ−MOSFET101の寄生ダイオードに流れることになる。SJ−MOSFET101の寄生ダイオードは、逆回復特性が良くないので、還流電流をこの寄生ダイオードに流すことは望ましくない。
ブロッキングダイオード105は、上記SJ−MOSFET101の寄生ダイオードに還流電流が流れるのを阻止する役目をし、その結果、上記環流電流は逆回復特性が良好なSiC−SBDからなるフライホイールダイオード107を介して流れることになる。同様に、ブロッキングダイオード105’ は、SJ−MOSFET101’の寄生ダイオードに還流電流が流れるのを阻止する役目をする。
ブロッキングダイオード105は、上記SJ−MOSFET101の寄生ダイオードに還流電流が流れるのを阻止する役目をし、その結果、上記環流電流は逆回復特性が良好なSiC−SBDからなるフライホイールダイオード107を介して流れることになる。同様に、ブロッキングダイオード105’ は、SJ−MOSFET101’の寄生ダイオードに還流電流が流れるのを阻止する役目をする。
しかし、SJ−MOSFET101(101’)にブロッキングダイオード105(105’)を直列接続した上記の構成によれば、ブロッキングダイオード105(105’)のショットキー接合に基づく0.5〜0.7Vの電圧ドロップ分だけオン電圧損失が増加することになる(図8の特性c参照)。
そこで、本発明の目的は、オン電圧損失の低減を図ることが可能なMOSFETモジュールを提供することにある。
本発明は、上記目的を達成するため、スーパージャンクションMOSFETと、前記スーパージャンクションMOSFETのソースにドレインが接続される形態で該スーパージャンクションMOSFETに直列接続された逆阻止用の低耐圧・低オン抵抗MOSFETと、前記スーパージャンクションMOSFETと前記低耐圧・低オン抵抗MOSFETの直列体に並列接続されたフライホイールダイオードと、を備えた構成を有する。
前記低耐圧・低オン抵抗MOSFETとしては、50ボルト以下の耐圧と10mΩ以下のオン抵抗を有するものが使用される。
また、前記フライホイールダイオードとしては、例えば、SiCからなるショットキーバリアダイオード使用される。
また、前記フライホイールダイオードとしては、例えば、SiCからなるショットキーバリアダイオード使用される。
前記フライホイールダイオードに流れる電流の極性を判別し、その極性が負である間、前記スーパージャンクションMOSFETおよび前記低耐圧・低オン抵抗MOSFETのオン動作を禁止するオン動作禁止手段を更に備えるようにしても良い。
また、直列接続された第1、第2の定電圧ダイオードを設け、前記第1の定電圧ダイオードによって電圧が規定される第1のゲート信号を前記スーパージャンクションMOSFETに入力し、前記第2の定電圧ダイオードによって電圧が規定される第2のゲート信号を前記低耐圧・低オン抵抗MOSFETに入力するように構成することができる。
この場合、前記スーパージャンクションMOSFET及び前記低耐圧・低オン抵抗MOSFETがそれぞれ第1の抵抗及び第2の抵抗を介して前記第1のゲート信号及び第2のゲート信号を受けるように構成しても良い。この構成においては、前記第1、第2の抵抗は、前記スーパージャンクションMOSFETと前記低耐圧・低オン抵抗MOSFETのオンオフタイミングが一致するようにその値を設定することが望ましい。
さらに、前記第1、第2の定電圧ダイオードの直列接続点と前記スーパージャンクションMOSFETと前記低耐圧・低オン抵抗MOSFETと直列接続点とを抵抗を介して接続することも可能である。
この場合、前記スーパージャンクションMOSFET及び前記低耐圧・低オン抵抗MOSFETがそれぞれ第1の抵抗及び第2の抵抗を介して前記第1のゲート信号及び第2のゲート信号を受けるように構成しても良い。この構成においては、前記第1、第2の抵抗は、前記スーパージャンクションMOSFETと前記低耐圧・低オン抵抗MOSFETのオンオフタイミングが一致するようにその値を設定することが望ましい。
さらに、前記第1、第2の定電圧ダイオードの直列接続点と前記スーパージャンクションMOSFETと前記低耐圧・低オン抵抗MOSFETと直列接続点とを抵抗を介して接続することも可能である。
本発明によれば、スーパージャンクションMOSFETに直列接続する逆阻止用素子として低耐圧・低オン抵抗MOSFETを適用しているので、オン電圧損失を低減して、変換効率の高いインバータ回路を実現することができる。
また、低耐圧・低オン抵抗MOSFET3がSJ−MOSFET1のソース側に直列接続されていることから、フライホイールダイオードの接合容量における蓄積電荷が低耐圧・低オン抵抗MOSFET3に影響を与えることがないという利点も得られる。
また、低耐圧・低オン抵抗MOSFET3がSJ−MOSFET1のソース側に直列接続されていることから、フライホイールダイオードの接合容量における蓄積電荷が低耐圧・低オン抵抗MOSFET3に影響を与えることがないという利点も得られる。
図1は、電圧形PWMインバータ回路に適用した本発明に係るMOSFETモジュールの第1の実施形態を示す。
本実施形態に係るMOSFETモジュールは、スーパージャンクションMOSFET1(以下、SJ−MOSFETと略称する)、低耐圧・低オン抵抗MOSFET3、フライホイールダイオード5、ゲート駆動ユニット7,9、及び電流極性判別回路11を備えている。
本実施形態に係るMOSFETモジュールは、スーパージャンクションMOSFET1(以下、SJ−MOSFETと略称する)、低耐圧・低オン抵抗MOSFET3、フライホイールダイオード5、ゲート駆動ユニット7,9、及び電流極性判別回路11を備えている。
SJ−MOSFET1は、ドレインが直流電源13の陽極に接続され、ゲートが抵抗15を介してゲート駆動ユニット7の出力端子に接続されている。
低耐圧・低オン抵抗MOSFET3は、「耐圧が50V以下、オン抵抗が10mΩ以下」のMOSFETである。この低耐圧・低オン抵抗MOSFET3は、ドレインがSJ−MOSFET1のソースに、ゲートが抵抗17を介してゲート駆動ユニット9の出力端子に、ソースが出力ラインにそれぞれ接続されている。
フライホイールダイオード5には、SiC−ショットキーバリアダイオード(以下、SiC−SBDと略称する)が使用されている。
低耐圧・低オン抵抗MOSFET3は、「耐圧が50V以下、オン抵抗が10mΩ以下」のMOSFETである。この低耐圧・低オン抵抗MOSFET3は、ドレインがSJ−MOSFET1のソースに、ゲートが抵抗17を介してゲート駆動ユニット9の出力端子に、ソースが出力ラインにそれぞれ接続されている。
フライホイールダイオード5には、SiC−ショットキーバリアダイオード(以下、SiC−SBDと略称する)が使用されている。
電流極性判別回路11は、ダイオード19、比較回路21及びアンド回路23を備えている。比較回路21は、一方の入力端子がダイオード19を介してSJ−MOSFET1のドレインに接続され、他方の入力端子が低耐圧・低オン抵抗MOSFET3のソースに接続されている。アンド回路23,25は、それらの一方の入力端子がアンド回路25の出力端子に、それらの他方の入力端子がPWM信号の入力端子にそれぞれ接続され、それらの出力端子がゲート駆動ユニット7,9の入力端子にそれぞれ接続されている。
本実施形態に係るMOSFETモジュールは次のように動作する。
SiC−SBDであるフライホイールダイオード5に点線で示す正(順)方向電流IOが流れるときには、ダイオード19に電流が流れないので、比較回路21の一方の電圧が他方の電圧よりも高くなる。従って、図2に示すように、比較回路21の出力端子の論理レベルは、IO≧0を示す「H(High)」レベルになる。
この場合、図2に示すPWM信号がアンド回路23,25を介してゲート駆動ユニット7,9に入力されるので、このゲート駆動ユニット7,9から図示のようなゲート信号が出力され、これによって、SJ−MOSFET1及び低耐圧・低オン抵抗MOSFET3がオンオフ制御される。
SiC−SBDであるフライホイールダイオード5に点線で示す正(順)方向電流IOが流れるときには、ダイオード19に電流が流れないので、比較回路21の一方の電圧が他方の電圧よりも高くなる。従って、図2に示すように、比較回路21の出力端子の論理レベルは、IO≧0を示す「H(High)」レベルになる。
この場合、図2に示すPWM信号がアンド回路23,25を介してゲート駆動ユニット7,9に入力されるので、このゲート駆動ユニット7,9から図示のようなゲート信号が出力され、これによって、SJ−MOSFET1及び低耐圧・低オン抵抗MOSFET3がオンオフ制御される。
一方、図3に示すように、対向アーム側のMOSFETモジュール(図示せず)におけるPWM信号が「L(Low)」レベルの状態のときには、フライホイールダイオード5に実線で示す負(逆)方向電流IOが流れる。このときには、ダイオード19に電流が流れるので、これによるドロップ電圧のために、比較回路21の一方の電圧が他方の電圧よりも低くなる。この状態では、図2に示すように、比較回路21の出力端子の論理レベルがIO<0を示す「L(Low)」レベルになるので、ゲート駆動ユニット7,9からのゲート信号の出力が禁止される。
図5において、AはSJ−MOSFET1のオン電流特性を、Bは低耐圧・低オン抵抗MOSFET3のオン電流特性を、Cは低耐圧・低オン抵抗MOSFET3を介したSJ−MOSFET1のオン電流特性を、DはSJ−MOSFET1の寄生ダイオードと低耐圧・低オン抵抗MOSFET3の寄生ダイオードとの直列体の順方向電流特性を、EはSiC−SBDからなるフライホイールダイオード5の順方向電流特性を、Fは低耐圧・低オン抵抗MOSFET3の寄生ダイオードの順方向電流特性を、GはSJ−MOSFET1の寄生ダイオードの順方向電流特性をそれぞれ例示したものである。
図5の特性Bと図8の特性bとの比較から明らかなように、低耐圧・低オン抵抗MOSFET3のオン電圧は、図7に示すSiCブロッキングダイオード105,105’のそれに比して大幅に低い。すなわち、前者のオン電圧が0.1V程度であるのに対して後者のそれは0.5V〜0.7V程度である。これは、低耐圧・低オン抵抗MOSFET3のオン抵抗が10mΩ以下であることに起因している。
ここで、例えば、SJ−MOSFET1として、耐圧600V、許容電流20A、オン抵抗0.19Ωのものを、低耐圧・低オン抵抗MOSFET3として、耐圧40V、許容電流70A、オン抵抗6mΩのものを、また、SiC−SBDであるフライホイールダイオード5として、耐圧600V、許容電流20Aのものをそれぞれ使用した場合、SJ−MOSFET1と低耐圧・低オン抵抗MOSFET3の直列体のオン電圧は、通電電流が20Aのとき、3.9V=(SJ−MOSFET1のオン電圧3.8V)+(低耐圧・低オン抵抗MOSFET3のオン電圧0.1V)になる。
一方、図7に示す従来構成に従って、低耐圧・低オン抵抗MOSFET3をSBDに置換した場合、SJ−MOSFET1とこのSBDの直列体のオン電圧は、通電電流が20Aのとき、4.5V=(SJ−MOSFET1のオン電圧3.8V)+(SBDの順方向電圧0.7V)になる。
一方、図7に示す従来構成に従って、低耐圧・低オン抵抗MOSFET3をSBDに置換した場合、SJ−MOSFET1とこのSBDの直列体のオン電圧は、通電電流が20Aのとき、4.5V=(SJ−MOSFET1のオン電圧3.8V)+(SBDの順方向電圧0.7V)になる。
つまり、本実施形態の構成によれば、従来構成に比してオン電圧損失が14%低減されることになる。
なお、通電電流が10A,5Aの場合、本実施形態の構成によるオン電圧はそれぞれ1.96V,0.98Vであるが、従来構成のそれは2.6V,1.65Vになる。つまり、通電電流が10A,5Aの場合、本実施形態の構成によるオン電圧は、それぞれ従来構成のそれの約75%,60%になる。
本実施形態の構成によるオン電圧が従来構成のそれよりも低くなることは、図5の特性Cと点線特性c(図8の特性cに相当)との対比からも明らかである。
この結果、本実施形態に係るMOSFETモジュールによれば、オン電圧損失を低減して変換効率の高いインバータ回路を実現することができる。
なお、通電電流が10A,5Aの場合、本実施形態の構成によるオン電圧はそれぞれ1.96V,0.98Vであるが、従来構成のそれは2.6V,1.65Vになる。つまり、通電電流が10A,5Aの場合、本実施形態の構成によるオン電圧は、それぞれ従来構成のそれの約75%,60%になる。
本実施形態の構成によるオン電圧が従来構成のそれよりも低くなることは、図5の特性Cと点線特性c(図8の特性cに相当)との対比からも明らかである。
この結果、本実施形態に係るMOSFETモジュールによれば、オン電圧損失を低減して変換効率の高いインバータ回路を実現することができる。
また、本実施形態に係るMOSFETモジュールによれば、低耐圧・低オン抵抗MOSFET3がSJ−MOSFET1のソース側に直列接続されていることから、SiC−SBDからなるフライホイールダイオード5の接合容量における蓄積電荷が低耐圧・低オン抵抗MOSFET3に影響を与えることがないという利点も得られる。
なお、低耐圧・低オン抵抗MOSFET3をSJ−MOSFET1のドレイン側に直列接続した場合には、フライホイールダイオード5の蓄積電荷に基づく電圧によって低耐圧・低オン抵抗MOSFET3のゲートに定格以上のゲート電圧が印加されるおそれがある。
なお、低耐圧・低オン抵抗MOSFET3をSJ−MOSFET1のドレイン側に直列接続した場合には、フライホイールダイオード5の蓄積電荷に基づく電圧によって低耐圧・低オン抵抗MOSFET3のゲートに定格以上のゲート電圧が印加されるおそれがある。
更に、本実施形態によれば、フライホイールダイオード5に負(逆)方向電流IOが流れるときにゲート駆動ユニット7,9からのゲート信号の出力が禁止されるので、SJ−MOSFET1の寄生ダイオードに電流が流れることを回避することができる。
すなわち、フライホイールダイオード5に負(逆)方向電流IOが流れるときにSJ−MOSFET1及び低耐圧・低オン抵抗MOSFET3にゲート信号を入力すると、該低耐圧・低オン抵抗MOSFET3のオン電圧が低下するため、逆回復特性が良好でないSJ−MOSFET1の寄生ダイオードに電流が流れるおそれがあるが、本実施形態によれば、このような不都合が回避される。
すなわち、フライホイールダイオード5に負(逆)方向電流IOが流れるときにSJ−MOSFET1及び低耐圧・低オン抵抗MOSFET3にゲート信号を入力すると、該低耐圧・低オン抵抗MOSFET3のオン電圧が低下するため、逆回復特性が良好でないSJ−MOSFET1の寄生ダイオードに電流が流れるおそれがあるが、本実施形態によれば、このような不都合が回避される。
更にまた、図5の特性D,Eの対比から明らかなように、SJ−MOSFET1の寄生ダイオードと低耐圧・低オン抵抗MOSFET3の寄生ダイオードとの直列体のオン電圧がSiC−SBDからなるフライホイールダイオード5の順方向電圧よりも高い。従って、本実施形態によれば、SJ−MOSFET1の寄生ダイオードと低耐圧・低オン抵抗MOSFET3の寄生ダイオードに負荷からの還流電流が流れ込むことはない。
図4は、本発明に係るMOSFETモジュールの第2の実施形態を示す。この実施形態は、SJ−MOSFET1と低耐圧・低オン抵抗MOSFET3を1つのゲート駆動ユニット7を用いて制御する構成において前記第1実施形態と相違している。
ゲート駆動ユニット7に組み合わされる電流極性判別回路110は、図1に示す電流極性判別回路11からアンド回路25を除いた構成を有する。
ゲート駆動ユニット7の出力端子は、抵抗15を介してSJ−MOSFET1のゲートに接続されるとともに、直列接続された定電圧ダイオード27,29を介して低耐圧・低オン抵抗MOSFET3のソースに接続されている。そして、定電圧ダイオード27,29の直列接続点は、抵抗16を介してSJ−MOSFET1と低耐圧・低オン抵抗MOSFET3の直列接続点に接続されるとともに、抵抗17を介して低耐圧・低オン抵抗MOSFET3のゲートに接続されている。
ゲート駆動ユニット7に組み合わされる電流極性判別回路110は、図1に示す電流極性判別回路11からアンド回路25を除いた構成を有する。
ゲート駆動ユニット7の出力端子は、抵抗15を介してSJ−MOSFET1のゲートに接続されるとともに、直列接続された定電圧ダイオード27,29を介して低耐圧・低オン抵抗MOSFET3のソースに接続されている。そして、定電圧ダイオード27,29の直列接続点は、抵抗16を介してSJ−MOSFET1と低耐圧・低オン抵抗MOSFET3の直列接続点に接続されるとともに、抵抗17を介して低耐圧・低オン抵抗MOSFET3のゲートに接続されている。
本実施形態のMOSFETモジュールにおいては、ゲート駆動ユニット7からゲート信号が出力されたさいに、抵抗15→SJ−MOSFET1のゲート・ソース間容量26→抵抗16→抵抗17→低耐圧・低オン抵抗MOSFET3のゲート・ソース間容量28という電流経路によって各容量27,28が充電され、これにより、SJ−MOSFET1及び低耐圧・低オン抵抗MOSFET3がオンされる。
なお、定電圧ダイオード27,29は、それぞれSJ−MOSFET1、低耐圧・低オン抵抗MOSFET3のゲート電圧を所定の値に設定する。また、抵抗15,16および18の値は、ゲート・ソース間容量27,28との間で規定される時定数を考慮して、SJ−MOSFET1と低耐圧・低オン抵抗MOSFET3のオンオフタイミングが一致するように設定される。
なお、定電圧ダイオード27,29は、それぞれSJ−MOSFET1、低耐圧・低オン抵抗MOSFET3のゲート電圧を所定の値に設定する。また、抵抗15,16および18の値は、ゲート・ソース間容量27,28との間で規定される時定数を考慮して、SJ−MOSFET1と低耐圧・低オン抵抗MOSFET3のオンオフタイミングが一致するように設定される。
本実施形態のMOSFETモジュールは、上記抵抗16を省略して実施することも可能である。この場合、抵抗15→SJ−MOSFET1のゲート・ソース間容量26→低耐圧・低オン抵抗MOSFET3のドレイン・ゲート間容量31→抵抗17→低耐圧・低オン抵抗MOSFET3のゲート・ソース間容量28という電流経路によって各容量27,28が充電され、これにより、SJ−MOSFET1及び低耐圧・低オン抵抗MOSFET3がオンされる。
なお、この第2の実施形態に係るMOSFETモジュールは、上記のように前記第1の実施形態に係るMOSFETモジュールと若干構成が異なるものの、この第1の実施形態に係るMOSFETモジュールと同様の形態で動作する。
なお、この第2の実施形態に係るMOSFETモジュールは、上記のように前記第1の実施形態に係るMOSFETモジュールと若干構成が異なるものの、この第1の実施形態に係るMOSFETモジュールと同様の形態で動作する。
図6は、図7の従来例における発生損失と上記第1、第2の実施形態に係るMOSFETモジュールの発生損失とを比較するために示したグラフである。
この図6において、PrrはSiC−SBDの逆回復損失(0.0014W)を示し、PfはこのSiC−SBDの順方向損失(0.12W)を示す。前記したように、従来例ではフライホイールダイオード107,107’としてこのSiC−SBDが使用され、また、上記第1、第2の実施形態でもフライホイールダイオード5としてこのSiC−SBDが使用されている。
Poffは、SJ−MOSFET(従来例のSJ−MOSFET101,101’および第1、第2の実施形態のSJ−MOSFET1)のターンオフ損失(0.02W)を示し、PonはこのSJ−MOSFETのターンオン損失(0.01W)を示している。
Psat’は、従来例におけるSJ−MOSFET101(101’)のオン損失とブロッキングダイオード105(105’)のオン損失との総和(0.92W)を示し、またPsatは、第1、第2の実施形態におけるSJ−MOSFET1のオン損失と低耐圧・低オン抵抗MOSFET3のオン損失との総和(0.53W)を示している。
なお、この図6に例示した発生損失は、印加電圧Vccが260V、通電電流Iormsが3A、スイッチング周波数(PWMキャリア周波数)Fcが20kHz、力率cosθが0.96の場合のものである。
この図6に示す発生損失の対比から明らかなように、従来例における発生損失を100%とした場合、上記第1、第2の実施形態のそれは63%になる。
この図6において、PrrはSiC−SBDの逆回復損失(0.0014W)を示し、PfはこのSiC−SBDの順方向損失(0.12W)を示す。前記したように、従来例ではフライホイールダイオード107,107’としてこのSiC−SBDが使用され、また、上記第1、第2の実施形態でもフライホイールダイオード5としてこのSiC−SBDが使用されている。
Poffは、SJ−MOSFET(従来例のSJ−MOSFET101,101’および第1、第2の実施形態のSJ−MOSFET1)のターンオフ損失(0.02W)を示し、PonはこのSJ−MOSFETのターンオン損失(0.01W)を示している。
Psat’は、従来例におけるSJ−MOSFET101(101’)のオン損失とブロッキングダイオード105(105’)のオン損失との総和(0.92W)を示し、またPsatは、第1、第2の実施形態におけるSJ−MOSFET1のオン損失と低耐圧・低オン抵抗MOSFET3のオン損失との総和(0.53W)を示している。
なお、この図6に例示した発生損失は、印加電圧Vccが260V、通電電流Iormsが3A、スイッチング周波数(PWMキャリア周波数)Fcが20kHz、力率cosθが0.96の場合のものである。
この図6に示す発生損失の対比から明らかなように、従来例における発生損失を100%とした場合、上記第1、第2の実施形態のそれは63%になる。
上記各実施形態に係るMOSFETモジュールは、電圧形PWMインバータ回路に適用されている。しかし、本発明のMOSFETモジュールは、スイッチングによって電力変換を行う他の電子回路(例えば、降圧あるいは昇圧形のチョッパ回路等)にも適用することができる。
1 スーパージャンクションMOSFET
3 低耐圧・低オン抵抗MOSFET
5 フライホイールダイオード
7,9 ゲート駆動ユニット
11 電流極性判別回路
13 直流電源
15〜17 抵抗
19 ダイオード
21 比較回路
23,25 アンド回路
26,28 ゲート・ソース間容量
27,29 低電圧ダイオード
31 ドレイン・ゲート間容量
3 低耐圧・低オン抵抗MOSFET
5 フライホイールダイオード
7,9 ゲート駆動ユニット
11 電流極性判別回路
13 直流電源
15〜17 抵抗
19 ダイオード
21 比較回路
23,25 アンド回路
26,28 ゲート・ソース間容量
27,29 低電圧ダイオード
31 ドレイン・ゲート間容量
Claims (7)
- スーパージャンクションMOSFETと、
前記スーパージャンクションMOSFETのソースにドレインが接続される形態で該スーパージャンクションMOSFETに直列接続された逆阻止用の低耐圧・低オン抵抗MOSFETと、
前記スーパージャンクションMOSFETと前記低耐圧・低オン抵抗MOSFETの直列体に並列接続されたフライホイールダイオードと、
を備えることを特徴とするMOSFETモジュール。 - 前記低耐圧・低オン抵抗MOSFETは、50ボルト以下の耐圧と10mΩ以下のオン抵抗を有するものであることを特徴とする請求項1に記載のMOSFETモジュール。
- 前記フライホイールダイオードがSiCからなるショットキーバリアダイオードであることを特徴とする請求項1に記載のMOSFETモジュール。
- 前記フライホイールダイオードに流れる電流の極性を判別し、その極性が負である間、前記スーパージャンクションMOSFETおよび前記低耐圧・低オン抵抗MOSFETのオン動作を禁止するオン動作禁止手段を更に備えることを特徴とする請求項1に記載のMOSFETモジュール。
- 直列接続された第1、第2の定電圧ダイオードを設け、前記第1の定電圧ダイオードによって電圧が規定される第1のゲート信号を前記スーパージャンクションMOSFETに入力し、前記第2の定電圧ダイオードによって電圧が規定される第2のゲート信号を前記低耐圧・低オン抵抗MOSFETに入力するように構成したことを特徴とする請求項1に記載のMOSFETモジュール。
- 前記スーパージャンクションMOSFET及び前記低耐圧・低オン抵抗MOSFETがそれぞれ第1の抵抗及び第2の抵抗を介して前記第1のゲート信号及び第2のゲート信号を受けるように構成され、前記第1、第2の抵抗は、前記スーパージャンクションMOSFETと前記低耐圧・低オン抵抗MOSFETのオンオフタイミングが一致するようにその値が設定されることを特徴とする請求項5に記載のMOSFETモジュール。
- 前記第1、第2の定電圧ダイオードの直列接続点と前記スーパージャンクションMOSFETと前記低耐圧・低オン抵抗MOSFETと直列接続点とを抵抗を介して接続したことを特徴とする請求項6に記載のMOSFETモジュール。
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