JP2011248467A - 活線挿抜制御回路 - Google Patents

Abstract

【課題】解除電圧のばらつきを低減した活線挿抜制御回路を提供する。
【解決手段】実施形態によれば、出力回路と、電圧発生回路と、検出回路と、補正回路とを備えた活線挿抜制御回路が提供される。前記出力回路は、活線挿抜基板に設けられた半導体装置の出力信号を電源電圧が解除電圧以下のときディスエーブルに切替え、前記電源電圧が前記解除電圧よりも高いときイネーブルに切替えることのできるイネーブル信号を生成する。前記電圧発生回路は、前記電源電圧が供給されるＭＯＳＦＥＴを含み、前記電源電圧に応じて変化し前記解除電圧を検出する基準となる第１の電圧を発生する。前記検出回路は、前記第１の電圧を検出する。前記補正回路は、前記検出回路の出力に応じて前記第１の電圧を一定値に補正する。
【選択図】図１

Description

本発明の実施形態は、活線挿抜制御回路に関する。

近年、活線挿抜（ホットスワップ）機能を有する基板や装置は、装置本体に電源を供給したままでも脱着することができるようになっている。この活線挿抜機能により、例えば、通信システムやデータ処理システムなどにおいて、システムを停止することなく電源が供給された状態のままで障害の発生した基板や装置を脱着して入れ換えることができる。また、新たにモジュール化された基板を追加してシステムを拡張することができる。

活線挿抜する基板（活線挿抜基板）側が出力可能なイネーブルであると、電源電圧が低くＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が正しく動作しない場合に、活線挿抜基板側の出力が主基板側に伝達され、主基板側が誤動作に陥る場合がある。
そこで、活線挿抜基板を主基板に脱着する場合、電源電圧が安定するまで、活線挿抜基板側から出力しないディスエーブルにする活線挿抜制御回路が用いられる。

特開２０００−２７８１１０号公報

しかし、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）のしきい値電圧は製造プロセス等により変化するため、活線挿抜基板側の出力をディスエーブルからイネーブル、またイネーブルからディスエーブルに切替える電源電圧（以下、解除電圧）にはばらつきがあり、活線挿抜基板側から出力される電圧の論理値が誤判定されるおそれがある。
そこで、解除電圧のばらつきを低減した活線挿抜制御回路を提供する。

実施形態によれば、出力回路と、電圧発生回路と、検出回路と、補正回路とを備えた活線挿抜制御回路が提供される。前記出力回路は、活線挿抜基板に設けられた半導体装置の出力信号を電源電圧が解除電圧以下のときディスエーブルに切替え、前記電源電圧が前記解除電圧よりも高いときイネーブルに切替えることのできるイネーブル信号を生成する。前記電圧発生回路は、前記電源電圧が供給されるＭＯＳＦＥＴを含み、前記電源電圧に応じて変化し前記解除電圧を検出する基準となる第１の電圧を発生する。前記検出回路は、前記第１の電圧を検出する。前記補正回路は、前記検出回路の出力に応じて前記第１の電圧を一定値に補正する。

第１及び第２の実施形態に係る活線挿抜制御回路の構成を例示する回路図である。 比較例の活線挿抜制御回路の回路図である。 比較例の解除電圧ＶＲＤの製造ばらつきのシミュレーション結果を表すグラフである。 図１に表した活線挿抜制御回路の解除電圧ＶＲＤの製造ばらつきのシミュレーション結果を表すグラフである。 第２の実施形態に係る活線挿抜制御回路の他の構成を例示する回路図である。 第２の実施形態に係る活線挿抜制御回路の他の構成を例示する回路図である。

以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。また、論理値ローレベルをＬで表し、論理値ハイレベルをＨで表す。

（第１の実施形態）
図１は、第１及び第２の実施形態に係る活線挿抜制御回路の構成を例示する回路図である。
図１においては、第１の実施形態に係る活線挿抜制御回路１及び第２の実施形態に係る活線挿抜制御回路２の構成を例示している。

活線挿抜制御回路１は、インタフェース回路３、電圧発生回路６、検出回路７、補正回路１６、及び出力回路８を備える。活線挿抜制御回路１は、例えば半導体基板に形成され１チップ化した構造を備え、活線挿抜基板（図示せず）に搭載される。例えば、通信システムやデータ処理システムなどのシステムの主基板から、挿抜が行われる活線挿抜基板（図示せず）に搭載される。

インタフェース回路３は、トライステート回路４、論理積回路（ＡＮＤ）５を有する。
トライステート回路４には、活線挿抜基板内の半導体装置の論理回路（図示せず）から信号ＤＩが入力される。トライステート回路４からは、信号ＤＯが出力される。トライステート回路４の制御端子にはＡＮＤ５の出力が接続され、イネーブル信号ＰＵ３ｓＯＵＴと制御信号ＥＮとの論理積が入力される。

イネーブル信号ＰＵ３ｓＯＵＴは、電圧発生回路６、検出回路７、補正回路１６及び出力回路８により生成される。後述するように、インタフェース回路３には、電源電圧ＶＣＣの値に応じてローレベルまたはハイレベルとなるイネーブル信号ＰＵ３ｓＯＵＴが入力され、トライステート回路４の出力の状態は、イネーブル／ディスエーブルに制御される。トライステート回路４の出力の状態は、電源電圧ＶＣＣが解除電圧ＶＲＤ以下のときディスエーブルに制御され、電源電圧ＶＣＣが解除電圧ＶＲＤよりも高いときイネーブルに制御される。

制御信号ＥＮは、活線挿抜基板内の他の論理回路（図示せず）から入力される。また、トライステート回路４から出力される信号ＤＯは、活線挿抜基板が主基板（図示せず）に装着された場合に、活線挿抜基板側から主基板側へ出力される信号である。

制御信号ＥＮは、イネーブル信号ＰＵ３ｓＯＵＴがハイレベルのときに、活線挿抜基板から主基板への信号の出力を制御する信号である。制御信号ＥＮがハイレベルのとき、トライステート回路４はイネーブルとなり、活線挿抜基板側から信号ＤＩが主基板側へ信号ＤＯとして出力される。制御信号ＥＮがローレベルのとき、トライステート回路４はディスエーブルになり、トライステート回路４の出力はハイインピーダンスの状態になる。

次に、活線挿抜制御回路１のインタフェース回路３の動作について説明する。
まず、主基板側であるシステムの電源がオンの状態であり、通電状態の主基板に活線挿抜基板を挿し込む場合について説明する。活線挿抜基板を主基板に挿し込むと、活線挿抜制御回路１の電源電圧ＶＣＣは、０Ｖから、主基板から供給される電源電圧まで上昇する。

ここで、電源電圧ＶＣＣは、活線挿抜制御回路１に実際に供給されている電源電圧の瞬時値を表している。電源電圧ＶＣＣは、活線挿抜基板を主基板に挿し込む前は、０Ｖに放電しており、主基板に挿し込むと、主基板から供給される電源電圧まで充電される。このように、充電時間を経て定常値に達するまで、活線挿抜制御回路１の電源電圧ＶＣＣは、主基板から供給される電源電圧とは異なる。この、電源電圧ＶＣＣが０Ｖから、主基板から供給される電源電圧まで上昇するときに、誤動作のおそれがある。

通常ＣＭＯＳは、例えば０．８Ｖ近辺で動作を始める。そのため、電源電圧ＶＣＣが０．８Ｖまで上昇すると、各回路が動作を開始してローレベルまたはハイレベルを出力する。しかし、そのハイレベルとして出力される電圧は、活線挿抜制御回路１に実際に供給されている電源電圧ＶＣＣの値に制限される。そのため、活線挿抜基板からは、０．８Ｖまでしか出力できない。従って、例えば、この状態でインタフェース回路３から５Ｖ規格の主基板側へ０．８Ｖの信号ＤＯが出力されると、主基板側において、出力される０．８Ｖはローレベルであると認識し誤動作を引き起こすことが懸念される。

そこで、活線挿抜機能を実現するために、活線挿抜基板から出力される電圧が主基板側からみてハイレベルになる規定値まで、活線挿抜基板からの出力は、ハイインピーダンス状態を保つことが求められる。例えば、主基板側の入力をプルアップしたときに、電源電圧ＶＣＣが規定値の１．５Ｖ（５Ｖ規格の場合）まで、活線挿抜基板側からの出力はハイインピーダンス状態を保つ必要がある。
また、活線挿抜基板を主基板から抜き取る場合、活線挿抜基板の電源電圧ＶＣＣは、主基板から供給される電源電圧の定常値から０Ｖまで低下していく。このとき、活線挿抜基板から出力される電圧が主基板側からみてハイレベルになる規定値よりも低下した場合は、活線挿抜基板からの出力はハイインピーダンス状態にする必要がある。

そこで、活線挿抜制御回路１のインタフェース回路３においては、電源投入／切断時に、電源電圧ＶＣＣの値が主基板側からみてハイレベルになる規定値以下のときは、活線挿抜基板からの出力はハイインピーダンス状態に制御される。

例えば、主基板側が５Ｖ規格の場合、インタフェース回路３においては、電源電圧ＶＣＣが０〜１．５Ｖの間の規定値以下のとき、活線挿抜基板からの出力はハイインピーダンス状態に制御される。また、例えば、主基板側が３Ｖ規格の場合、インタフェース回路３においては、電源電圧ＶＣＣが０〜１．２Ｖの間の規定値以下のとき、活線挿抜基板からの出力はハイインピーダンス状態に制御される。

上記のとおり、イネーブル信号ＰＵ３ｓＯＵＴがローレベルからハイレベルまたはハイレベルからローレベルに変化するときの電源電圧ＶＣＣは、インタフェース回路３の出力のハイインピーダンス状態が解除される電圧、すなわち解除電圧ＶＲＤである。また、この解除電圧ＶＲＤは、インタフェース回路３にハイレベルの信号ＤＩが入力され信号ＤＯにハイレベルの出力を開始したときに出力される電圧である。

このように、活線挿抜制御回路１においては、イネーブル信号ＰＵ３ｓＯＵＴにより、インタフェース回路３の出力の状態を制御している。そのため、主基板側の入力をプルダウンした際には、インタフェース回路３からの出力がハイレベルであっても活線挿抜機能が保証される。また、活線挿抜制御回路１においては、イネーブル信号ＰＵ３ｓＯＵＴは、電圧発生回路６、検出回路７、補正回路１６及び出力回路８を備えた第２の実施形態に係る活線挿抜制御回路２から出力される。

以下に説明するように、イネーブル信号ＰＵ３ｓＯＵＴがローレベルからハイレベルまたはハイレベルからローレベルに変化するときの解除電圧ＶＲＤの変動が補正されている。そのため、インタフェース回路３から出力されるハイレベルの電圧を主基板からみてローレベルと誤認識し誤動作を引き起こすことはない。

（第２の実施形態）
第２の実施形態に係る活線挿抜制御回路２は、電圧発生回路６、検出回路７、出力回路８及び補正回路１６を備える。活線挿抜制御回路２は、電源電圧ＶＣＣの値に応じて論理値がローレベルまたはハイレベルとなるイネーブル信号ＰＵ３ｓＯＵＴを出力する。

電圧発生回路６は、トランジスタ９、抵抗１０、第１の抵抗１１、第２の抵抗１２を有する。
トランジスタ９は、Ｐチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）であり、そのソースには電源電圧ＶＣＣが供給され、ゲート及びドレインには抵抗１０の一端が接続される。抵抗１０の他端は、第１の抵抗１１の一端に接続される。トランジスタ９及び抵抗１０は電源電圧ＶＣＣを供給され、第１の抵抗１１の一端、すなわち抵抗１０と第１の抵抗１１との接続点１３に電源電圧ＶＣＣに応じて変化する第１の電流Ｉ１を供給する。

なお、電圧発生回路６においては、電源電圧ＶＣＣをトランジスタ９及び抵抗１０に供給して、第１の抵抗１０の一端に電源電圧ＶＣＣに応じて変化する第１の電流Ｉ１を供給している。しかし、電源電圧ＶＣＣに応じて変化する第１の電流Ｉ１を第１の抵抗の一端に供給できればよく、トランジスタ９だけでもよい。

第１の抵抗１１の他端と接地との間に、第２の抵抗１２が接続される。第１の抵抗１１と第２の抵抗１２とは、接続点１４で互いに直列に接続されている。第２の抵抗１２の両端の間に第１の電圧Ｖｂが発生する。
後述するように、この第１の電圧Ｖｂは、出力回路８に入力され、電源電圧ＶＣＣに応じてローレベルまたはハイレベルとなるデジタル信号に変換されイネーブル信号ＰＵ３ｓＯＵＴとして出力される。

検出回路７は、第１のトランジスタ１５、第３の抵抗１７、第４の抵抗１８を有する。
第１のトランジスタ１５は、ＰＭＯＳであり、そのゲートは、第１の抵抗１１と第２の抵抗１２との接続点１４に接続される。第１のトランジスタ１５のドレインは接地され、ソースは第３の抵抗１７の一端に接続される。

第３の抵抗１７の他端は、第４の抵抗１８の一端に接続され、第４の抵抗１８の他端には電源電圧ＶＣＣが供給される。
第１のトランジスタ１５のゲート・ソース間電圧がしきい値電圧以上のとき、第１のトランジスタ１５、第３及び第４の抵抗１７、１８に電流Ｉ４が流れる。

この電流Ｉ４により、第３及び第４の抵抗１７、１８の接続点１９に電圧Ｖｆが発生する。第１のトランジスタ１５は、第３の抵抗１７と接地との間に接続され、第１の電圧Ｖｂを検出して第１の電圧Ｖｂに応じて電流Ｉ４を第３の抵抗１７に出力し、接続点１９に電圧Ｖｆを発生する。

補正回路１６は、第２のトランジスタ１６で構成され、検出回路７の出力に応じて第１の電圧Ｖｂを一定値に補正する。ここで、一定値に補正するとは、後述するように、製造プロセスなどによるＭＯＳＦＥＴのパラメータのばらつきに基づく第１の電圧Ｖｂの変動を抑制することである。第２のトランジスタ１６は、Ｎチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）であり、そのゲートは、第３の抵抗１７と第４の抵抗１８との接続点１９に接続される。第２のトランジスタ１６のドレインには、電源電圧ＶＣＣが供給される。第２のトランジスタ１６のソースは、電圧発生回路６の抵抗１０と第１の抵抗１１との接続点１３に接続される。

第２のトランジスタ１６は、検出回路７の出力の接続点１９の電圧Ｖｆで制御され、電圧発生回路６の接続点１３、すなわち第１の抵抗１１の一端に第２の電流Ｉ２を帰還して一定の電源電圧ＶＣＣに対して第１の電圧Ｖｂを一定値に補正する。

検出回路７と、補正回路１６とは、第１の抵抗１１の両端の間で帰還回路を構成している。この帰還回路は、一定の電源電圧ＶＣＣに対しては、電圧発生回路２の製造プロセスなどによるばらつきに基づく第１の電圧Ｖｂの変動を検出して、第２の電流Ｉ２を第１の抵抗１１の一端に負帰還する。第１及び第２の抵抗１１、１２を流れる第１及び第２の電流Ｉ１、Ｉ２の合成電流Ｉ１＋Ｉ２は一定値に制御され、第１の電圧Ｖｂは一定値に制御される。これにより、電圧発生回路２の製造プロセスなどによるばらつきに基づく第１の電圧Ｖｂの変動は補正される。

また、電源電圧ＶＣＣの変動に対しては、第２の電流Ｉ２は正帰還され、第１及び第２の抵抗１１、１２を流れる合成電流Ｉ１＋Ｉ２は、電源電圧ＶＣＣに応じた値に制御される。そのため、第１の電圧Ｖｂは、電源電圧ＶＣＣに応じた値に補正される。

出力回路８は、第４のトランジスタ２０、トランジスタ２１、２２、第５の抵抗２３、インバータ２５、２６を有する。
第４のトランジスタ２０は、ＮＭＯＳであり、そのゲートは、電圧発生回路６の接続点１４に接続される。第４のトランジスタ２０のソースは接地され、ドレインは、トランジスタ２１のドレインに接続されている。第４のトランジスタ２０のゲート・ソース間には、第１の電圧Ｖｂが供給される。トランジスタ２１、２２はＰＭＯＳであり、カレントミラーを構成している。

トランジスタ２２のドレインと接地との間に、第５の抵抗２３が接続される。トランジスタ２２のドレインと第５の抵抗２３との接続点２４に、インバータ２５の入力が接続される。また、インバータ２５の出力にインバータ２６が縦続接続され、インバータ２６からイネーブル信号ＰＵ３ｓＯＵＴが出力される。

出力回路８は、例えば活線挿抜基板に設けられた半導体装置の出力信号を電源電圧ＶＣＣが解除電圧ＶＲＤ以下のときディスエーブルに切替え、電源電圧ＶＣＣが解除電圧ＶＲＤよりも高いときイネーブルに切替えることのできるイネーブル信号ＰＵ３ｓＯＵＴを生成する。

第１の電圧Ｖｂが、出力回路８の論理しきい値よりも高いとき、イネーブル信号ＰＵ３ｓＯＵＴはハイレベルになり、第１の電圧Ｖｂが、出力回路８の論理しきい値よりも低いとき、イネーブル信号ＰＵ３ｓＯＵＴはローレベルになる。出力回路８は、第１の電圧Ｖｂを入力して電源電圧ＶＣＣの値に応じてローレベルまたはハイレベルとなるデジタル信号に変換してイネーブル信号ＰＵ３ｓＯＵＴとして出力する。
出力回路８は、入力した第１の電圧Ｖｂの値を検出することにより、電源電圧ＶＣＣが解除電圧ＶＲＤよりも高いか否かを判定している。電源電圧ＶＣＣに応じて変化する第１の電圧Ｖｂは、解除電圧ＶＲＤを検出する基準となっている。

次に活線挿抜制御回路２の動作について説明する。
活線挿抜制御回路２は、例えば、通信システムやデータ処理システムなどのシステムの主基板から、挿抜が行われる基板（活線挿抜基板）側に設けられる。
システムの電源がオンの状態であり、通電状態の主基板に活線挿抜基板を挿し込む場合について説明する。

活線挿抜基板を挿し込むと、活線挿抜制御回路２の電源電圧ＶＣＣは、０Ｖから、主基板から供給される電源電圧の定常値まで上昇する。電圧発生回路６の第１の抵抗１１の一端（接続点１３）には、トランジスタ９、抵抗１０を介して電源電圧ＶＣＣが供給され、第１の抵抗１１の一端に電源電圧ＶＣＣに応じて変化する第１の電流Ｉ１が供給されている。電源電圧ＶＣＣの上昇に伴い、抵抗１０から供給される第１の電流Ｉ１が増加する。

また、第２のトランジスタ（補正回路）１６から、第１の抵抗１１の一端（接続点１３）に第２の電流Ｉ２が帰還される。
第１及び第２の抵抗１１、１２には、第１及び第２の電流Ｉ１、Ｉ２の合成電流Ｉ３＝Ｉ１＋Ｉ２が流れ、第２の抵抗１２の両端には、第１の電圧Ｖｂが発生する。

第１の電圧Ｖｂが、出力回路８の第４のトランジスタ２０のしきい値電圧を越えるまでは、第４のトランジスタ２０はオフの状態のままである。トランジスタ２１、２２からなるカレントミラー、第５の抵抗２３に電流が流れないため、第５の抵抗２３の両端の電圧Ｖｄはインバータ２５の論理しきい値よりも低い。従って、インバータ２５の入力はローレベルであり、インバータ２６から出力されるイネーブル信号ＰＵ３ｓＯＵＴは、ローレベルである。

第１の電圧Ｖｂは、電源電圧ＶＣＣの上昇とともに上昇する。第１の電圧Ｖｂが出力回路８の第４のトランジスタ２０のしきい値電圧を超えると、第４のトランジスタ２０はターンオンする。
第４のトランジスタ２０のターンオンにより、カレントミラーの基準側トランジスタ２１に第１の電圧Ｖｂに応じて電流Ｉ５が流れる。この電流Ｉ５は、カレントミラーにより折り返され、トランジスタ２２から電流Ｉ６が第５の抵抗２３に流れる。

第５の抵抗２３の両端の電圧Ｖｄは、インバータ２５の論理しきい値を超えてハイレベルになる。従って、インバータ２５の出力はハイレベルからローレベルに変化し、インバータ２６から出力されるイネーブル信号ＰＵ３ｓＯＵＴは、ローレベルからハイレベルになる。このとき、インバータ２６から出力されるイネーブル信号ＰＵ３ｓＯＵＴは、電源電圧ＶＣＣにほぼ等しくなる。

その後、電源電圧ＶＣＣの上昇とともに、イネーブル信号ＰＵ３ｓＯＵＴも上昇する。
電源電圧ＶＣＣ及びイネーブル信号ＰＵ３ｓＯＵＴは、主基板から供給される電源電圧まで上昇して定常値になる。
また、活線挿抜基板を主基板から抜き取る場合、上記と逆に電源電圧ＶＣＣは、主基板から供給される電源電圧の定常値から０Ｖまで低下する。第５の両端の電圧Ｖｄも低下し、インバータ２５の論理しきい値よりも低下すると、イネーブル信号ＰＵ３ｓＯＵＴは、ハイレベルからローレベルになる。そして、イネーブル信号ＰＵ３ｓＯＵＴは、０Ｖまで低下する。

上記のとおり、第１の電圧Ｖｂに応じて第５の抵抗２３に電流Ｉ６が流れ、第５の抵抗２３の両端の電圧Ｖｄがインバータ２５の論理しきい値電圧を越えたとき、イネーブル信号ＰＵ３ｓＯＵＴがローレベルからハイレベルに変化する。また、第５の抵抗２３の両端の電圧Ｖｄがインバータ２５の論理しきい値電圧よりも低下したとき、イネーブル信号ＰＵ３ｓＯＵＴはハイレベルからローレベルに変化する。このイネーブル信号ＰＵ３ｓＯＵＴがローレベルからハイレベルに、またはハイレベルからローレベルに変化するときの電源電圧ＶＣＣは、上記のとおり解除電圧ＶＲＤである。

従って、製造プロセスなどによる解除電圧ＶＲＤの変動（ばらつき）を低減するためには、第１の電圧Ｖｂを製造プロセスなどのばらつきに対して補正する必要がある。
そこで、活線挿抜制御回路２においては、検出回路７及び補正回路（第２のトランジスタ）１６で構成される帰還回路により、一定の電源電圧ＶＣＣに対しては、第２の電流を負帰還して第１及び第２の電流Ｉ１、Ｉ２の合成電流Ｉ１＋Ｉ２を一定値に制御している。

検出回路７の第１のトランジスタ１５は、第１の電圧Ｖｂを検出している。また、補正回路（第２のトランジスタ）１６は、第１のトランジスタ１５の出力により制御され、電圧発生回路６の第１の抵抗１１の一端に第２の電流Ｉ２を帰還している。これにより第１の電圧Ｖｂの変動を補正している。また、電源電圧ＶＣＣの変動に対しては、第２の電流を正帰還して、第１の電圧Ｖｂを電源電圧ＶＣＣに応じた値に補正している。

この第２の電流Ｉ２と抵抗１０を介して供給される第１の電流Ｉ１とを合成した電流Ｉ３＝Ｉ１＋Ｉ２を作り込んで第１の電圧Ｖｂを生成している。そのため、第１の電圧Ｖｂが安定化され、製造プロセスのばらつきの影響により起こり得る解除電圧ＶＲＤのばらつきが補正され低減される。
次に、活線挿抜制御回路２の動作解析を示す。

第１及び第２のトランジスタ１５、１６のトランスコンダクタンスをそれぞれｇｍ１、ｇｍ２とする。また、第１及び第２のトランジスタ１５、１６のしきい値電圧をそれぞれＶｔｈＰ、ＶｔｈＮとする。さらに、第１の電圧（接続点１４の電圧）、接続点１３の電圧、第２のトランジスタ１６のゲート電圧、第１のトランジスタ１５のソース電圧をそれぞれＶｂ、Ｖｅ、Ｖｆ、Ｖｇとする。

第２のトランジスタ１６の第２の電流Ｉ２は、（１）式のようになる。

Ｉ２＝（ｇｍ２／２）×（Ｖｆ−Ｖｅ−ＶｔｈＮ） …（１）

第１のトランジスタ１５の電流Ｉ４は、（２）式のようになる。

Ｉ４＝（ｇｍ１／２）×（Ｖｇ−Ｖｂ−ＶｔｈＰ） …（２）

また、トランジスタ９、抵抗１０を介して電源電圧ＶＣＣから供給される第１の電流Ｉ１とし、第１及び第２の抵抗１１、１２を流れる電流をＩ３＝Ｉ１＋Ｉ２とする。さらに、第１〜第３の抵抗１１、１２、１７の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３とする。このとき、第１の電圧Ｖｂ、第１の抵抗１１の一端（接続点１３）の電圧Ｖｅ、第２のトランジスタ１６のゲート電圧Ｖｆ、第１のトランジスタ１５のソース電圧Ｖｇには、（３）〜（５）式が成り立つ。

Ｖｅ−Ｖｂ＝Ｉ３×Ｒ１＝（Ｉ１＋Ｉ２）×Ｒ１ …（３）

Ｖｂ＝Ｉ３×Ｒ２＝（Ｉ１＋Ｉ２）×Ｒ２ …（４）

Ｖｆ−Ｖｇ＝Ｉ４×Ｒ３ …（５）

（１）〜（５）式から、第１の電圧Ｖｂ、接続点１３の電圧Ｖｅ、第２のトランジスタ１６のゲート電圧Ｖｆ、第１のトランジスタ１５のソース電圧Ｖｇを消去すると（６）式のようになる。

Ｉ２×（１＋（ｇｍ２／２）×Ｒ１）＝
（ｇｍ２／２）×
（−Ｉ１×Ｒ１＋Ｉ４×（Ｒ３＋（２／ｇｍ１）
＋ＶｔｈＰ−ＶｔｈＮ）） …（６）

さらに、１≪（ｇｍ２／２）×Ｒ１と設定すると、（６）式は、（７）式のように簡単化される。

Ｉ２＝（Ｉ４×（Ｒ３＋（２／ｇｍ１））
＋ＶｔｈＰ−ＶｔｈＮ）／Ｒ１−Ｉ１ …（７）

（７）式から、第１及び第２の抵抗１１、１２を流れる電流Ｉ３＝Ｉ１＋Ｉ２は、製造プロセスのばらつきの影響が低減され、定電流性が保たれることがわかる。例えば製造プロセスのばらつきの影響により、トランジスタ９及び抵抗１０を介して第１の抵抗１１の一端に供給される第１の電流Ｉ１が増加した場合、第２のトランジスタ１６から帰還される第２の電流Ｉ２が減少する。また、トランジスタ９及び抵抗１０を介して供給される第１の電流Ｉ１が減少した場合、第２のトランジスタ１６から帰還される第２の電流Ｉ２が増加する。

従って、第１の電圧Ｖｂのばらつきは補正され、製造プロセスによる解除電圧ＶＲＤのばらつきが補正され低減される。
また、検出回路７及び補正回路（第２のトランジスタ）１６で構成される帰還回路においては、一定の電源電圧ＶＣＣに対して第１の電圧Ｖｂの変動を検出して第２の電流Ｉ２を帰還する経路に、互いに導電形の異なる第１及び第２のトランジスタ１５、１６が直列的に挿入されている。

そのため、（７）式のように、第１及び第２のトランジスタ１５、１６のしきい値電圧ＶｔｈＰ、ＶｔｈＮに関して、その差分（ＶｔｈＰ−ＶｔｈＮ）が第１の抵抗１１の抵抗値Ｒ１で除されている。従って、製造プロセスのばらつきの大きな要因であるＭＯＳＦＥＴのしきい値電圧に関しても、解除電圧ＶＲＤのばらつきが補正され低減される。

ここで、比較例として、検出回路７及び補正回路１６で構成される帰還回路がない場合の活線挿抜制御回路について説明する。
図２は、比較例の活線挿抜制御回路の回路図である。
図２に表したように、比較例の活線挿抜制御回路３１は、電圧発生回路３２と出力回路８とを備える。比較例の活線挿抜制御回路３１は、図１に表した活線挿抜制御回路２の検出回路７、補正回路１６がなく、また電圧発生回路６を電圧発生回路３２に置き換えた構成である。出力回路８については、図１に表した活線挿抜制御回路２と同様である。

電圧発生回路３２は、トランジスタ３３、第１及び第２の抵抗１１、１２を有する。電圧発生回路３２は、図１に表した電圧発生回路６の抵抗１０を短絡した構成である。
トランジスタ３３は、ＰＭＯＳであり、そのソースには電源電圧ＶＣＣが供給され、ゲート及びドレインには第１の抵抗１１の一端が接続される。トランジスタ３３は、電源電圧ＶＣＣを供給され、第１の抵抗１１の一端に第１の電流Ｉ１を供給する。

第１の抵抗１１の他端は、第２の抵抗１２の一端に接続され、第２の抵抗１２の他端は、接地される。第１の抵抗１１と第２の抵抗１２とは、互いに直列に接続される。第２の抵抗１２の両端の間に第１の電圧Ｖｂが発生する。

電源切断時は、活線挿抜制御回路３１の電源−接地間に電流が流れないため、第１の電圧Ｖｂ、イネーブル信号ＰＵ３ｓＯＵＴは０Ｖである。
電源を投入すると、電源電圧ＶＣＣは０Ｖから上昇し、電圧発生回路３２のトランジスタ３３、第１の抵抗１１、第２の抵抗１２を介した電圧発生回路３２の電源−接地間の第１の電流Ｉ１は増加を始める。

電源電圧ＶＣＣが上昇し、出力回路８の第４のトランジスタ２０がターンオンする電圧（しきい値電圧）を得たところで、出力回路８の第４のトランジスタ２０、２１を介した電源−接地間経路に電流Ｉ５が流れる。

トランジスタ２１、２２は、カレントミラー構成をなし、トランジスタ２２、第５の抵抗２３を介した電源−接地間経路に電流Ｉ６が流れる。第５の抵抗２３の両端の電圧Ｖｄがインバータ２５の論理しきい値を越えると、インバータ２６から出力されるイネーブル信号ＰＵ３ｓＯＵＴは、ハイレベルになる。

しかし、第４のトランジスタ２０のゲート・ソース間電圧は、第１の電圧Ｖｂに等しく、電源電圧ＶＣＣから供給される第１の電流Ｉ１により決定される。そのため、製造プロセスによるばらつきなどにより第１の電流Ｉ１が変動すると、イネーブル信号ＰＵ３ｓＯＵＴはばらつき、イネーブル信号ＰＵ３ｓＯＵＴがローレベルからハイレベルへ変化するときの電源電圧、すなわち解除電圧ＶＲＤもばらつく。なお、電源を投入する場合について説明したが、電源を切断する場合も同様である。

図３は、比較例の解除電圧ＶＲＤの製造プロセスによるばらつきのシミュレーション結果を表すグラフである。
図３においては、横軸に電源電圧ＶＣＣ、縦軸にイネーブル信号ＰＵ３ｓＯＵＴの電圧をとり、製造プロセスのばらつきによる解除電圧ＶＲＤのばらつきのシミュレーション結果を表している。第１及び第２のトランジスタ１５、１６のしきい値電圧ＶｔｈＰ、ＶｔｈＮが、それぞれプロセスセンター条件（ｔｙｐ）、プロセス最小条件（ｍｉｎ）及びプロセス最大条件（ｍａｘ）の各場合を表している。

なお、プロセスセンター条件（ｔｙｐ）は、第１及び第２のトランジスタ１５、１６のしきい値電圧ＶｔｈＰ、ＶｔｈＮが共にセンター値の場合である。プロセス最小条件（ｍｉｎ）は、第１及び第２のトランジスタ１５、１６のしきい値電圧ＶｔｈＰ、ＶｔｈＮが共に最小値の場合である。プロセス最大条件（ｍａｘ）は、第１及び第２のトランジスタ１５、１６のしきい値電圧ＶｔｈＰ、ＶｔｈＮが共に最大値の場合である。

図３に表したように、イネーブル信号ＰＵ３ｓＯＵＴが、ローレベルからハイレベルまたはハイレベルからローレベルに変化する電源電圧、すなわち解除電圧ＶＲＤの値は、ｍｉｎの場合とｍａｘの場合とで、ばらつきがあることがわかる。図２において説明したように、第１の電圧Ｖｂ及び第４のトランジスタ２０がターンオンする電圧は、第１の電流Ｉ１により決定される。そのため、製造プロセスによるばらつき等により、第１の電流Ｉ１が変動し、解除電圧ＶＲＤがばらつく。

解除電圧ＶＲＤのばらつきが大きいと、解除電圧ＶＲＤの値は、主基板側からみてハイレベルとなる規定値（５Ｖ規格時：１．５Ｖ）を下まわる場合があり得る。または活線挿抜制御回路３１の動作電源電圧の下限値を上まわる値を取る場合もあり得る。図３に表したように、ばらつきが大きい場合、ｍｉｎの場合の解除電圧ＶＲＤを規定値の１．５Ｖよりも高く設定する必要がある。

図４は、図１に表した活線挿抜制御回路の解除電圧ＶＲＤの製造プロセスによるばらつきのシミュレーション結果を表すグラフである。
図４においては、横軸に電源電圧ＶＣＣ、縦軸にイネーブル信号ＰＵ３ｓＯＵＴの電圧をとり、製造プロセスのばらつきによる解除電圧ＶＲＤのばらつきのシミュレーション結果を表している。第１及び第２のトランジスタ１５、１６のしきい値電圧ＶｔｈＰ、ＶｔｈＮが、それぞれプロセス最小条件（ｍｉｎ）及びプロセス最大条件（ｍａｘ）の各場合を表している。シミュレーションの条件は、図３に表した比較例の場合と同様である。

イネーブル信号ＰＵ３ｓＯＵＴがローレベルからハイレベルまたはハイレベルからローレベルに変化するときの電源電圧、すなわち解除電圧ＶＲＤのばらつきは、図３に表した比較例の場合と比較して低減していることがわかる。そのため、ｍｉｎの場合及びｍａｘの場合の解除電圧ＶＲＤは、規定値の１．５Ｖに対してそれほど高く設定する必要はない。

なお、製造プロセスによるばらつきには、第１及び第２のトランジスタ１５、１６のしきい値電圧ＶｔｈＰ、ＶｔｈＮの他にも、ゲート酸化膜厚、ゲート長などのばらつきもある。しかし、これらも第１の電流Ｉ１の変動として現れるため、活線挿抜制御回路２により、解除電圧ＶＲＤのばらつきは補正され低減されることがわかる。

（第２の実施形態の実施例２）
図５は、第２の実施形態に係る活線挿抜制御回路の他の構成を例示する回路図である。
図５に表したように、第２の実施形態に係る活線挿抜制御回路２ａは、電圧発生回路６、検出回路７、出力回路８ａ及び補正回路１６を備える。活線挿抜制御回路２ａは、図１に表した活線挿抜制御回路２の出力回路８を、出力回路８ａに置き換えた構成である。
活線挿抜制御回路２ａを用いて、図１に表した活線挿抜制御回路２と同様に、インタフェース回路３を制御することができる。

出力回路８ａは、第４のトランジスタ２０、トランジスタ２１、２２、第５の抵抗２３、インバータ２５、２６、抵抗２７を有する。
第４のトランジスタ２０は、ＮＭＯＳであり、そのゲートは、電圧発生回路６の接続点１４に接続される。第４のトランジスタ２０のソースは接地され、ドレインは、抵抗２７を介してトランジスタ２１のドレインに接続されている。トランジスタ２１、２２はＰＭＯＳであり、カレントミラーを構成している。

トランジスタ２２のドレインと接地との間に、第５の抵抗２３が接続される。トランジスタ２２のドレインと第５の抵抗２３との接続点２４に、インバータ２５の入力が接続される。また、インバータ２５の出力にインバータ２６が縦続接続され、インバータ２６からイネーブル信号ＰＵ３ｓＯＵＴが出力される。

出力回路８ａは、図１に表した出力回路８の第４のトランジスタ２０と２１との間に抵抗２７を追加した構成である。抵抗２７により、第４のトランジスタ２０がターンオンしたときに流れる電流Ｉ５、Ｉ６を制限することができる。この点以外の回路動作については、図１に表した出力回路８と同様である。
出力回路８ａにおいては、抵抗２７の抵抗値により定常使用時の消費電流を抑制することができる。

電圧発生回路６、検出回路７、補正回路１６については、活線挿抜制御回路２と同様である。
電圧発生回路６は、電源電圧ＶＣＣを供給して、接続点１３を介して第１及び第２の抵抗１１、１２に電源電圧ＶＣＣに応じて変化する第１の電流Ｉ１を供給し、第２の抵抗１２の両端に第１の電圧Ｖｂを発生する。

検出回路７と補正回路１６とは第１の抵抗１１の両端の間で帰還回路を構成する。この帰還回路は、一定の電源電圧ＶＣＣに対する第１の電圧Ｖｂの変動を検出して、第１の電圧Ｖｂの変動に応じて第２の電流Ｉ２を電圧発生回路６の第１の抵抗１１の一端に帰還して第１の電圧Ｖｂを補正する。第１のトランジスタ１５は、第１の電圧Ｖｂの変動を検出している。また、第２のトランジスタ１６は、第１のトランジスタ１５により検出した第１の電圧Ｖｂのばらつきに応じて、電圧発生回路６の第１の抵抗１１の一端に第２の電流Ｉ２を帰還して第１の電圧Ｖｂを補正している。

この第２の電流Ｉ２と抵抗１０を介して供給される第１の電流Ｉ１とを合成した電流Ｉ３＝Ｉ１＋Ｉ２を作り込んで第１の電圧Ｖｂを生成している。そのため、第１の電圧Ｖｂの変動が補正され、製造プロセスのばらつきの影響により起こり得る解除電圧ＶＲＤのばらつきが補正され低減される。
このように、活線挿抜制御回路２ａは、電源電圧ＶＣＣの値に応じてローレベルまたはハイレベルをとるイネーブル信号ＰＵ３ｓＯＵＴを出力する。また、活線挿抜制御回路２ａによれば、製造プロセスによる解除電圧ＶＲＤのばらつきを補正して低減することができる。

（第２の実施形態の実施例３）
図６は、第２の実施形態に係る活線挿抜制御回路の他の構成を例示する回路図である。
図６に表したように、第２の実施形態に係る活線挿抜制御回路２ｂは、電圧発生回路６ａ、検出回路７、補正回路１６、出力回路８ａを備える。活線挿抜制御回路２ｂは、図５に表した活線挿抜制御回路２ａの電圧発生回路６を、電圧発生回路６ａに置き換えた構成である。
活線挿抜制御回路２ｂを用いて、図１に表した活線挿抜制御回路２と同様に、インタフェース回路３を制御することができる。

電圧発生回路６ａは、トランジスタ９、抵抗１０、第１の抵抗１１、第２の抵抗１２、トランジスタ２８、抵抗２９を有する。電圧発生回路６ａは、図２に表した電圧発生回路６に、トランジスタ２８、抵抗２９を追加した構成である。

トランジスタ９は、ＰＭＯＳであり、そのソースにはトランジスタ２８を介して電源電圧ＶＣＣが供給される。トランジスタ９のゲート及びドレインには抵抗１０の一端が接続される。抵抗１０の他端は、第１の抵抗１１の一端に接続される。トランジスタ９及び抵抗１０は電源電圧ＶＣＣを供給され、第１の抵抗１１の一端（接続点１３）に電源電圧ＶＣＣに応じて変化する第１の電流Ｉ１を供給する。

第１の抵抗１１の他端と接地との間に、第２の抵抗１２が接続される。第１の抵抗１１と第２の抵抗１２とは、互いに直列に接続されている。第２の抵抗１２の両端の間に第１の電圧Ｖｂが発生する。

トランジスタ２８のゲートと接地との間に、抵抗２９が接続される。トランジスタ２８のゲートには、テスト信号ＴＥＳＴが入力される。テスト信号ＴＥＳＴがハイレベルのとき、活線挿抜制御回路２ｂはテスト状態になる。トランジスタ２８はターンオフし、電圧発生回路６ａの電源−接地間に電流は流れない。そのため、活線挿抜制御回路２ｂは、イネーブル信号ＰＵ３ｓＯＵＴにローレベルを出力する。

テスト信号ＴＥＳＴがローレベルのとき、活線挿抜制御回路２ｂは通常動作の状態になる。トランジスタ２８はターンオンし、電圧発生回路６ａの動作は、図１に表した電圧発生回路６と同様になる。
通常動作の状態において、電圧発生回路６ａは、電源電圧ＶＣＣを供給して、接続点１３を介して第１及び第２の抵抗１１、１２に電源電圧ＶＣＣに応じて変化する第１の電流Ｉ１を供給し、第２の抵抗１２の両端に第１の電圧Ｖｂを発生する。

検出回路７及び補正回路１６は第１の抵抗１１の両端の間で帰還回路を構成する。この帰還回路は、一定の電源電圧ＶＣＣに対する第１の電圧Ｖｂの変動を検出して、第１の電圧Ｖｂの変動に応じて第２の電流Ｉ２を電圧発生回路６の第１の抵抗１１の一端（接続点１３）に帰還して第１の電圧Ｖｂの変動を補正する。第１のトランジスタ１５は、第１の電圧Ｖｂの変動を検出している。また、第２のトランジスタ１６は、第１のトランジスタ１５により検出した第１の電圧Ｖｂのばらつきに応じて、電圧発生回路６に第２の電流Ｉ２を帰還して第１の電圧Ｖｂの変動を補正している。

この第２の電流Ｉ２と抵抗１０を介して供給される第１の電流Ｉ１とを合成した電流Ｉ３＝Ｉ１＋Ｉ２を作り込んで第１の電圧Ｖｂを生成している。そのため、第１の電圧Ｖｂの変動が補正され、製造プロセスのばらつきの影響により起こり得る解除電圧ＶＲＤのばらつきが補正され低減される。
このように、活線挿抜制御回路２ｂは、テスト信号ＴＥＳＴをローレベルとすることにより、電源電圧ＶＣＣの値に応じてイネーブル信号ＰＵ３ｓＯＵＴを出力する。また、活線挿抜制御回路２ｂによれば、製造プロセスによる解除電圧ＶＲＤのばらつきを補正して低減することができる。

さらに、活線挿抜制御回路２ｂは、テスト信号ＴＥＳＴをハイレベルとすることにより、イネーブル信号ＰＵ３ｓＯＵＴにローレベルを出力してインタフェース回路３をシャットダウンすることができる。

なお、活線挿抜制御回路２、２ａ、２ｂにおいては、出力回路８、８ａがインバータ２５、２６を有する構成を例示している。しかし、インタフェース回路３及びイネーブル信号ＰＵ３ｓＯＵＴの論理によっては、インバータは１つでもよい。
また、活線挿抜制御回路１においては、イネーブル信号ＰＵ３ｓＯＵＴがローレベルのとき、インタフェース回路３をハイインピーダンス状態のディスエーブルに制御している。また、イネーブル信号ＰＵ３ｓＯＵＴがハイレベルのとき、インタフェース回路３のハイインピーダンス状態を解除しイネーブルに制御している。しかし、インタフェース回路３の論理のよっては、イネーブル信号ＰＵ３ｓＯＵＴがハイレベルのとき、インタフェース回路３をイネーブルに制御し、イネーブル信号ＰＵ３ｓＯＵＴがローレベルのとき、インタフェース回路３をディスエーブルに制御してもよい。

以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

１、２、２ａ、２ｂ 活線挿抜制御回路
３ インタフェース回路
４ トライステート回路
５ 論理積回路（ＡＮＤ）
６、６ａ 電圧発生回路
７ 検出回路
８、８ａ 出力回路
９ トランジスタ
１０、２７、２９ 抵抗
１１ 第１の抵抗
１２ 第２の抵抗
１３、１４、１９、２４ 接続点
１５ 第１のトランジスタ
１６ 第２のトランジスタ（補正回路）
１７ 第３の抵抗
１８ 第４の抵抗
２０ 第４のトランジスタ
２１、２２、２８、３３ トランジスタ
２３ 第５の抵抗
２５、２６ インバータ
３１ 活線挿抜制御回路
３２ 電圧発生回路

Claims (3)

1. 活線挿抜基板に設けられた半導体装置の出力信号を電源電圧が解除電圧以下のときディスエーブルに切替え、前記電源電圧が前記解除電圧よりも高いときイネーブルに切替えることのできるイネーブル信号を生成する出力回路と、
   前記電源電圧が供給されるＭＯＳＦＥＴを含み、前記電源電圧に応じて変化し前記解除電圧を検出する基準となる第１の電圧を発生する電圧発生回路と、
   前記第１の電圧を検出する検出回路と、
   前記検出回路の出力に応じて前記第１の電圧を一定値に補正する補正回路と、
   を備えたことを特徴とする活線挿抜制御回路。
2. 前記検出回路は第１のトランジスタを有し、
   前記補正回路は、前記第１のトランジスタの出力に応じて前記電圧発生回路に電流を帰還する、前記第１のトランジスタと導電形の異なる第２のトランジスタを有することを特徴とする請求項１記載の活線挿抜制御回路。
3. 前記イネーブル信号によりディスエーブルまたはイネーブルに制御され前記活線挿抜基板に設けられた前記半導体装置の前記出力信号を出力するトライステート回路をさらに備えたことを特徴とする請求項１または２に記載の活線挿抜制御回路。

Images