JP2011242398A - 位相と振幅の相関関係を使用したモード5検出処理 - Google Patents
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Abstract
【解決手段】モード5の航空管制システム20の受信機22は、振幅と位相信号出力を提供し、航空機から送信されるデータからのプレアンブルとフライト情報を含むデジタルデータストリームを提供する。信号スプリッタ24は、振幅と位相信号出力を、奇数番号のパルスと偶数番号のパルスを送信するそれぞれ奇数チャンネル26と、偶数チャンネル28の間で分割する。プレアンブル相関器38は、奇数と偶数データストリームと規定のプレアンブルマスクとの相関を取り、妥当可能性のあるプレアンブルを検出して、プレアンブル決定論理回路48は、プレアンブル相関器38から出力された信号を処理して、どのプレアンブルが実際に有効であるのか識別する。
【選択図】図1
Description
1.振幅SUM
受信機出力振幅SUM信号は、32MHzのサンプリングレートにおいて16ビットまでの直線データを含んでいる。
2.位相SUM
受信機出力位相SUMデータは、32MHzレートにおいて直線位相分布の8ビットを含んでいる。
3.振幅OMNI
受信機出力振幅OMNI信号は、32MHzサンプリングレートにおいて、16ビットまでの直線データを含んでいる。
4.振幅DIFF
受信機出力位相DIFFデータは、32MHzレートで16ビットまでの直線データを含んでいる。
5.位相DIFF
受信機出力位相SUMデータは、32MHzレートで、8ビットの直線位相分布を含んでいる。
閾値設定は、
1.プレアンブル閾値
プレアンブル閾値は、プレアンブルスタートのための閾値を設定するステップ2の8から16までの値。12(デフォルト設定)を設定する時、レベル1プレアンブル偽アラームレートは、約5000である。
2.データ閾値レベル1
データ閾値レベル1は、最終データの偽アラームレートを制御する。閾値設定レベル1の90と、プレアンブル閾値設定12の場合、データ偽アラーム確率は、毎秒約8×10−3または1.28偽アラームである。
3.データ閾値レベル2
データ閾値レベル2は、最終データ偽アラームレートを制御する。閾値設定レベル2の160と、プレアンブル閾値設定の12の場合、データ偽アラーム確率は、毎秒約4×10−8または0.6偽アラームである。
1.位相オフセット
これは、システムによって0あるいは180度に集中していると報告されたデルタ位相をオフセットするシステムから報告された位相訂正信号である。
2.交信セキュリティ(COMSEC:Communications Security)スタガー(stagger)インデックスレベル1
このインデックスは、呼掛毎に設定されるプレアンブルスタガーインデックス1によって決定され、レベル1スタガーテーブル150から、レベル1プレアンブルスタガーを選択するときに使用する。この呼掛時間に検出されたすべての合法的対象物は、このスタガーを使用して、システムが他の呼掛け器からのトランスポンダ報告を拒否することを可能にする。
3.COMSECスタガーインデックスレベル2
このインデックスは、システムによってコード検証インターバル(CVI)毎に設定される、プレアンブルスタガーインデックスレベル2によって決定される。CVI時間中に検出されたすべての対象物は、P3、P2及びP1パルスのためのこのスタガー時間を使用する。CVI時間は、呼掛け器とトランスポンダによって、独立して変更されるので、検出器は、プレアンブル検出のために、過去及び未来のCVIを評価しなければならない。従って、現在、過去、未来のインデックスは記憶されなければならない。
4.COMSEC拡散インデックスレベル1
このインデックスは、呼掛時間毎に設定される拡散機能インデックスによって決定され、この呼掛中に受信したすべてのレベル1レポートのためのユニークなデータ拡散を提供する。拡散機能は、検出器に記憶された256の拡散機能のテーブルから抽出される。
5.COMSEC拡散インデックスレベル2
このインデックスは、CVI時間毎に設定される拡散機能インデックスによって決定され、このCVI中に受信されたすべてのレベル2のレポートのためのユニークなデータ拡散を提供する。拡散機能は、検出器に記憶された256の拡散機能のテーブルから抽出される。しかし、CVIは、トランスポンダと呼掛け器において独立して変更されるので、返答が、以前の、あるいは次のCVIを使用するということが起こり得る。すべての可能なCVIを検索するプレアンブル検出は、正しいインデックスを選択して、どのCVIを現在の対象物のために使用するべきか識別する。従って、現在、過去、未来のインデックスは、いつでも使用出来るように記憶されていなければならない。
6.レベル1データあるいはID
これは、どのタイプのレベル1の応答を期待されているか、つまりデータなのかIDなのかを検出器に教えるインジケータである。
7.RSLSK
メインビーム又はサイドローブから派生したと報告されるべき対象物のための応答経路サイドローブ抑制(RSLS:Reply path side lobe suppression)の閾値設定である。
1.オーバレイコード
オーバレイコードは、レベル1呼掛時間毎に受信され、データを暗号化したり復号化するために使用される暗号化コンピュータ(図示せず)から受信された時、レベル1の9ビットデータシンボルを解読するために使用される。
2.暗号化コンピュータに対するデータ
エラー検出及び訂正(EDAC:Error Detection And Correction)に続くレベルとレベル2データは、データスクランブル解析のためにCRYPTOに報告される。復号化されたデータは暗号コンピュータから受信される。
3.レポートは、方位角とフラッグを含むモード5データを有するモード5メッセージレポートである。
図2を参照すると、信号スプリッタ24は、外部受信機22からの16ビット振幅信号と、8ビット位相信号を受信するために配置されたデータデバイダ64を含む。データデバイダ64も32MHzクロック信号を受信する。データデバイダ64は、奇数チャンネルのための16ビット奇数振幅データと8ビット奇数位相データを生成して、偶数チャンネル28のための16ビット偶数振幅データと、8ビット位相データを生成するために入力振幅データ、位相データを処理する。データデバイダ64も、32MHzクロック信号入力を、奇数チャンネル26と偶数チャンネル28のための16MHzクロック信号に分割する。
図3を参照すると、差分位相検出器30は、奇数チャンネル26のためにマークとスペース信号を生成する。差分位相検出器34は、好ましくは、差分位相検出器30と同一であるように形成されると理解されるべきである。従って、差分位相検出器30のみを、ここで詳細に述べる。出力バッファ66から出力された8ビット位相信号は、位相コンバータ70に入力される。位相コンバータ70の出力は、信号を、時間τ遅延させる遅延回路72に入力される。遅延回路72の出力と、位相コンバータ70の出力は、その2つの信号入力を合計するデコーダ74に入力される。デコーダ74出力は、閾値回路76に入力される。
±180度への変換
もし(方位角[k]>180°)ならば、
方位角[k]=方位角[k]−360°
位相の連続性を保持するためには、位相差デコーダは、±180度で作動し、次の機能を達成しなければならない。
DeltaAz[k]=方位角[k]−方位角[k−1]
もし(DeltaAz[k]>180°)ならば、
DeltaAz[k]=DeltaAz[k]−360°
もし(DeltaAz[k]<−180°)ならば、
DeltaAz[k]=DeltaAz[k]+360°
位相検出器出力は、次によって与えられる。
もし(DeltaAz[k]>=0)
PhaseDetOut[k]=1
その他、
PhaseDetOut[k]=0
データデコーダ32、36は、差分位相検出器30、34によるスペースとマーク信号出力によって稼動して、航空機のトランスポンダの中の差分データエンコーダ(図示せず)によって符号化されたオリジナルデータを抽出する。図4を参照すると、データデコーダ32は、スペース=1、マーク=0を示す信号Vin(k)を受信する排他的OR(XOR)ゲート80を含んでいる。排他的ORとは、もしもの場合と演算子の1つが真(true)値を有する場合に限り、真の論理値になる2つの演算子に関する論理演算である。サンプルkの出力は、過去の出力を有した入力のXORである。XORゲート80は、遅延回路82に入力される信号Vout(k)である。遅延回路82は、入力Vin(k)と組み合わせるために、XORゲート80の入力にフィードバックする信号Vout(k–1)を生成する。データデコーダ32の論理機能は、
出力機能は、復号されたデータである。第一のデータチップ以前のチップの任意の「0」か「1」の性質のために、デコーダ32は、オリジナルデータ、又はオリジナルデータの逆数を生成することが出来る。その結果、プレアンブルとデータに対するサーチ処理は、データまたはその逆数との相関を探す必要がある。
図5はプレアンブル位相相関プロセスの1つのチャンネルを示す。プレアンブル位相相関プロセスは、データデコーダ出力と、ノイズからプレアンブルを抽出するための規定のマスクを使用する。図14は、プレアンブル位相相関器から出力された信号を図示する。データデコーダ0/1データビットは、16ビット長のFIFOレジスタに記憶され、相関器102に記憶された0111 1000 1000 1001などのプリセットコードとクロスで相関させる。排他的ORゲートアレイ104は、FIFOレジスタ100と相関器102の間に接続されている。排他的ORアレイ104は、加算器110に接続された出力を有する。相関機能は、本質的に、乗算と加算プロセスであって、そこで、各々のデータチップセルが、コードと比較され、その結果は、データセルが一致する場合には、プラス1(+1)に設定され、データが異なる場合には、マイナス1(−1)に設定される。相関結果は、すべてのセルの結果の合計である。加算器110からの信号出力Vout(K)は、次のように書くことが出来る。
VDATA(i)=データレジスタ中の各々のセルに記憶された位相データ(1/0)
VCODE(i)=各々のセルに、ダイレクト又は逆数コードレジスタに記憶されたコードデータ(1/0)
XOR’=コードとセル中のデータが一致した場合には、出力は+1で、一致しない場合には、−1である改良されたXOR機能
である。
信号がプレアンブル相関器38に与えられる場合、相関機能が、上記の相関機能を使用して、プレアンブルコードを発見しようと試みる。相関が成功であると宣言した閾値は、ここで計算された必要な偽アラームレートの機能である。
この方法は、プレアンブルに対して、特別な選別は何も行わず、すべての異なるCVIからのレポートは、検出プロセスの開始にとって相応しいと仮定している。
位相振幅相関は、公知の相関コードを使用してプレアンブルデータを圧縮することによって処理ゲインを保持する整合フィルタとして考えることが出来る。そのプロセスは、図6に示されている。図15は、プレアンブルの振幅の圧縮を図示している。
ただし、
φk−i=kから始まり、16チップ戻ったデータレジスタの中の各々のセルに記憶された位相データ(1/0)
VCODE(i)=各々のコードレジスタセル(プレアンブルコード)に記憶されたコードデータ(1/0)
XOR’=セル中のコードとデータが一致する場合は、出力が+1であり、一致しない場合には、−1である改良されたXOR機能
である。
図7に示したプレアンブル決定論理回路は、プレアンブル検出と単パルスの計算に対する補助の2つの主要動作を提供する。偶数振幅相関器116からの振幅偶数合計と、奇数振幅相関器117からの振幅奇数合計は、振幅リーダ130に入力される。奇数位相相関器42からの位相奇数合計が、プレアンブルシンボル検出器132に入力され、偶数位相相関器46からの位相偶数合計は、プレアンブルシンボル検出器134に入力される。プレアンブルシンボル検出器132、134は両方とも、プレアンブル閾値信号を受信して、単一プレアンブル検出器138に出力信号を提供する。
相関器によってマークした時間より前に、8つのデータセルの平均を取って、現在のプレアンブルの振幅を記録する。
新しいプレアンブルから出発して、時間的に後ろにサーチする。
3つのCVI(CVI、CVI−1、CVI+1)のスタガー時間をループ化する。
現在のスタガー時間と、その3つの位置は、Tstart−1、Tstart及びTstart+1。
プレアンブルが記憶され、RSLS禁止ビットによってマークされていない場合、記憶されたプレアンブルの平均振幅を読み取る。振幅が、現在のプレアンブルの3dB以内にある場合、レベル1の検出が宣言される。T0(D1エンド)位置を計算して、単パルスデータを計算する。
i=k−(3.0+S1)/0.0625)−1
S1は、CVI、CVI−1及びCVI+1によって報告されたスタガー位置
相関器によってマークされた時間以前に、8個のデータセルに関して平均を取ることによって、現在のプレアンブルの振幅を記録する。
新しいプレアンブルから出発して、時間的にサーチバックする。
3つのCVI(CVI、CV−1、CV+1)をループ化する。
(最初の仮定サーチ)
検出されたパルスは、P4であると仮定する(4個のうち3個を検出しなければならない)。
3つの可能性ある遅延場所に対する各々のCVIループに関して、P3位置によって規定するTstart、Tstart−1、Tstart+1。もし検出が行われた場合、その検出を記録する。
P1位置によって規定されたTstart、Tstart−1及びTstart+1の3つの可能性ある遅延場所に関する各々のCVIループに関して。検出が行われた場合、その検出を記録する。
少なくとも3個のプレアンブルうちの2個を検出した場合には、その検出したプレアンブルの最大と最小振幅が削減され、最小対最大振幅が0.5より大きい場合には、レベル2の検出を宣言する。
T0(D1エンド)の位置を計算して、単パルスデータ(以下に記す)を計算する。
(第二の仮定サーチ)
検出されたパルスはP3(すべての3を検出する必要がある)
P2位置で規定されたTstart、Tstart−1及びTstart+1の3つの可能性ある遅延場所に関する各々のCVIループに関して。もし検出が行われたら、その検出を記録する。
P1位置によって規定されたTstart、Tstart−1及びTstart+1の3つの可能性ある遅延場所に関する各々のCVIループに関して。もし検出が行われたら、その検出を記録する。
P2とP1プレアンブルが検出された場合、その検出されたプレアンブルの最大と最小の振幅が削減され、もし最小と最大振幅0.5よりも大きい場合には、レベル2の検出が宣言される。
T0(D1エンド)の位置を計算して、単パルスデータ(以下に記す)を計算する。
i=k−(26.625+S1)/0.0625)−1
i=k−(17.250+S2)/0.0625)−1
i=k−(5.000+S3)/0.0625)−1
i=k−(21.625+S1−S3)/0.0625)−1
i=k−(12.25+S2−S3)/0.0625)−1
DV=Log2(SUM)−Log2(DIF)
このデータは、現在のプレアンブルのために記録された奇数と偶数プレアンブルデータと一緒に、検出されたプレアンブルデータ記憶装置に記録し、記憶される。
abs(DV1−DV2)<K1、という条件の下では、
2つのプレアンブルは、同じ方位角から出ており、その単パルスの方位角信号は次のように表される。
図8、9に示されるRSLSと単パルス処理は、プレアンブル決定論理回路48と共同で作動して、RSLSと単パルスデータを生成する。それは、単一プレアンブルシンボルRSLSステータスと、このプレアンブルのための単パルス値を計算して、それをプレアンブル決定論理回路48に報告するが、このプレアンブル決定論理回路では、このデータが評価されて、いずれかの所与のデータアイテムと関係するプレアンブルセット全体のための最終単パルスが計算され、報告される。ここで生成されたRSLS禁止パルスは、サイドローブによって検出されたプレアンブルが、この処理に使われるのを防止する。
DV=Log2(SUM)−Log2(DIF)
DV信号は、プレアンブル決定論理回路48に戻され、そのプレアンブル決定論理回路48で、最終的なDVの計算と平滑化のために、他の記憶したプレアンブルと一緒に使用する。
デルタ位相=短縮された合計位相−短縮された差位相
ウォルシュ相関器システム52は、奇数、偶数チップデータストリングと、どこでデータが始まるか示したT0ストローブ信号とを受信する。それは、16ビットウォルシュ相関器60、62を使用して両方のチャンネルの相関テストを実施して、入力ストリングに記憶されているデータを識別し、その最良のデータセットが、システムに報告されることを確認する。図10に示すプロセスは、プレアンブルデータは、データ相関プロセスで必要な時間パルスを抽出するために使用される入力時間プロセスと、入力16ビットデータを、ウォルシュコード機能と相関させ、4ビットデータと、相関値を抽出する相関と決定プロセスから成っている。最後は、決定プロセスで、このプロセスにおいて、最良のデータセットと検出決定が実行される。
スタートセル=プレアンブルセル+18
シンボル=レベル1にとって9
レベル2にとって33
(i=0、i<16、i++)に対して
//単一ビットを抽出する
ビット=拡散機能&0x0000001
シンボル[15−i]=シンボル[15−i]+ビット
もし、(シンボル[15−i]=2)
シンボル[15−i]=0、
拡散機能=拡散機能>>1、
ウォルシュ相関器機能52は、データレジスタ54(収束後)に記憶された入力データと、16ウォルシュコードとの相関を取り、最良のマッチングを発見する。相関機能は、次のように記述することが可能である。
VDATA(N)=データレジスタの中の各々のセルに記憶されたデータ
VCODE(N)=各々のセルに、ダイレクト又は逆数コードレジスタに記憶されたコード
XOR’=セルの中のコードとデータが一致する場合は+1、一致しない場合は−1
である。
char Walsh[16][16] = { {1,1,1,1, 1,1,1,1, 1,1,1,1, 1,1,1,1}, {1,1,1,1, 1,1,1
,1, 0,0,0,0, 0,0,0,0},
{1,1,1,1, 0,0,0,0, 0,0,0,0, 1,1,1,1}, {1,1,1,1, 0,0,0,0, 1,1,1,1, 0,0,0,0},
{1,1,0,0, 0,0,1,1, 1,1,0,0, 0,0,1,1}, {1,1,0,0, 0,0,1,1, 0,0,1,1, 1,1,0,0},
{1,1,0,0, 1,1,0,0, 0,0,1,1, 0,0,1,1}, {1,1,0,0, 1,1,0,0, 1,1,0,0, 1,1,0,0},
{1,0,0,1, 1,0,0,1, 1,0,0,1, 1,0,0,1}, {1,0,0,1, 1,0,0,1, 0,1,1,0, 0,1,1,0},
{1,0,0,1, 0,1,1,0, 0,1,1,0, 1,0,0,1}, {1,0,0,1, 0,1,1,0, 1,0,0,1, 0,1,1,0},
{1,0,1,0, 0,1,0,1, 1,0,1,0, 0,1,0,1}, {1,0,1,0, 0,1,0,1, 0,1,0,1, 1,0,1,0},
{1,0,1,0, 1,0,1,0, 0,1,0,1, 0,1,0,1}, {1,0,1,0, 1,0,1,0, 1,0,1,0, 1,0,1,0} }
データ決定機能は、すべてのテストと、偶数と奇数チャンネルの両方のために出力された相関器合計を読取り、データアイテムを認可するか、拒否するかの最終的な判断をする。相関合計(絶対値)は、レベル1又はレベル2の閾値と比較され、それがテストを通過した場合、データセットは妥当だと認められる。1個のセット以上が閾値を超えている場合、最も高い相関値のセットが選択されて、外部世界に報告される。この閾値レベルは、プレアンブルの閾値設定と組み合わされて、システム偽アラームPfa及び検出確率Pdを規定する。
もし(abs(検出されたデータ[i].スコア)>=abs(検出されたデータ[i+1].スコア))
データ決定[i]=レベル1の検出
i=i+1
図12のフロー図に示したEDACプロセスは、ウォルシュデータ相関器52によって報告されたレベル2データセットに対して実行される。EDAC58は位置を識別して、11個のシンボルのグループの中の誤りの1つのシンボル又はそのエラー位置が知られている場合には、2つの誤りのシンボルを訂正する。この機能をサポートするために、レベル2のデータを、それぞれ11個のシンボルを有する3つのグループにおいて構成することにより、EDAC機能は、各々のグループに対して一時に実行することが可能になる。
22 デジタル受信機
24 信号スプリッタ
26 奇数チャンネル
28 偶数チャンネル
32 奇数チャンネルデータデコーダ
36 偶数チャンネルデータデコーダ
38 プレアンブル相関器
40、44 振幅相関器
42、46 位相相関器
48 プレアンブル決定論理回路
49 単パルスレーダ信号処理回路
52 ウォルシュデータ相関器システム
100 FIFO入力レジスタ
102 相関器
104 排他的ORゲートアレイ
110 加算器
120 第1のFIFOデータレジスタ
122 第2のFIFOデータレジスタ
124 排他的ORゲート
125 乗算器アレイ
126 コードマスクレジスタ
128 加算器
130 振幅読取器
132 奇数プレアンブルシンボル検出器
134 偶数プレアンブルシンボル検出器
138 プレアンブル検出器
140 検出プレアンブルデータ記憶装置
RSLS 応答経路サイドローブ抑制
Claims (16)
- 航空機からのデジタルレーダ信号を受信するように配置されたデジタル受信機(22)に前記航空機から発信されたプレアンブルとフライト情報を含む前記デジタルデータストリームを処理する航空管制システム(20)であって、振幅と位相信号出力を提供するように配置された前記航空管制システムは、
奇数番号パルスの1組と偶数番号パルスの1組とを送信するように配置され、それぞれ奇数チャンネル(26)と偶数チャンネル(28)の間の受信機(22)からの振幅と位相信号出力を分割するように配置された信号スプリッタ(24)と、
奇数チャンネル(26)で符号化された信号を抽出し、奇数データストリームを形成するために前記信号スプリッタ(24)に接続された奇数チャンネルデータデコーダ(32)と、
偶数チャンネル(28)で符号化された信号からデータを抽出して、偶数データストリームを形成するために、前記信号スプリッタ(24)に接続された偶数チャンネルデータデコーダ(36)と、
奇数及び偶数データストリームと、規定のプレアンブルマスクとの相関を取り、妥当可能性のあるプレアンブルを検出するための奇数及び偶数チャンネルデコーダ(32、36)に接続されたプレアンブル相関器(38)と、
前記プレアンブル相関器(38)から出力された信号を処理して、妥当可能性あるプレアンブルのうちのどちらが実際に妥当であるか識別するために配置されたプレアンブル決定論理回路(48)と
を具備することを特徴とする航空管制システム(20)。 - 前記信号スプリッタ(24)と前記奇数チャンネルデータデコーダ(32)との間の前記奇数チャンネル(26)の中の奇数チャンネル差分位相検出器(30)と、
前記信号スプリッタ(24)と前記偶数チャンネルデータデコーダ(36)との間の前記偶数チャンネル(28)の中の偶数チャンネル差分位相検出器(34)とを更に具備することを特徴とする請求項1の航空管制システム(20)。 - 前記プレアンブル相関器(38)は、
奇数チャンネル振幅を示す信号を受信するために前記信号スプリッタ(24)に接続された第1の入力と、復号された奇数信号を受信するために前記奇数チャンネルデータデコーダ(32)に接続された第2の入力とを有する奇数チャンネル用の振幅相関器(40)であって、奇数振幅相関器合計信号を生成するように配置された奇数振幅相関器(40)と、
奇数チャンネル信号の位相を示す信号を受信するために前記奇数チャンネルデータデコーダ(32)に接続された奇数チャンネル用の位相相関器(42)であって、奇数位相相関器合計信号を生成するように配置された奇数位相相関器(42)と、
前記偶数チャンネル振幅を示す信号を受信するために、前記信号スプリッタ(24)に接続された第1の入力と、復号された偶数信号を受信するために、前記偶数チャンネルデータデコーダ(36)に接続された第2の入力とを有する偶数チャンネル用の振幅相関器(44)であって、偶数振幅相関器合計信号を生成するために配置された偶数振幅相関器(44)と、
偶数チャンネル信号の位相を示す信号を受信するために、前記偶数チャンネルデータデコーダ(36)に接続された偶数チャンネル用の位相相関器(46)であって、偶数位相相関器合計信号を生成するために配置された偶数位相相関器(46)とを備えることを特徴とする請求項2の航空管制システム(20)。 - データストリーム中のサイドローブによって生成されたプレアンブルを抑制するため、及び単パルスレーダデータを生成するために、前記プレアンブル決定論理回路(48)と、受信機(22)に接続された応答経路サイドローブ抑制(RSLS)と、単パルスレーダ信号処理回路(49)とを更に具備することを特徴とする請求項3の航空管制システム(20)。
- 偶数及び奇数チャンネル(28、26)の中のデータを識別して、どちらのチャンネル(26、28)が、更なる処理のために使用すべき最良のデータを有するのかの判断するためのウォルシュデータ相関器システム(52)を更に具備することを特徴とする請求項4の航空管制システム(20)。
- 前記位相相関器(42、46)の各々は、
前記対応するデータデコーダ(32、36)から入力されたデータビットを受信するために配置されたFIFO入力レジスタ(100)と、
記憶されたプリセットコードを有する相関器(102)と、
前記FIFO入力レジスタ(100)と前記相関器(102)との間に接続された排他的ORゲートアレイ(104)であって、前記相関器(102)に記憶されたビットと前記FIFO入力レジスタ(100)の対応するビットとの乗算をするように配置され、各々のデータビットが、コードの中の前記対応するビットと合致するか否かを示す結果を生成する前記排他的ORゲートアレイ(104)と、
前記排他的ORゲートアレイ(104)から出力された信号を加算して、すべてのセルの生産物の合計である相関結果を生成するように配置された加算器(110)とを含むことを特徴とする請求項2の航空管制システム(20)。 - 前記振幅相関器(40、44)の各々は、
前記対応するデータデコーダからの位相データを受信するように配置された第1のFIFOデータレジスタ(120)と、
前記信号スプリッタからの振幅データを受信するように配置された第2のFIFOデータレジスタ(122)と、
記憶されたプレアンブルコードマスクを有したコードマスクレジスタ(126)と、
前記第1のFIFOレジスタ(120)のデータを、前記プレアンブルコードマスクレジスタ(126)に記憶された前記プレアンブルコードマスクと比較するように配置された排他的ORゲート(124)のアレイと、
前記プレアンブルコードマスクレジスタ(126)の中の前記コードマスクビットの生産物と、前記第2のFIFOレジスタ(122)の中の前記対応する振幅データビットの生産物を形成するように配置された乗算器アレイ(125)と、
前記乗算器アレイ(125)から出力された信号の合計を形成するように配置された加算器(128)とを含むことを特徴とする請求項3の航空管制システム(20)。 - プレアンブル決定論理回路(48)は、
前記奇数及び偶数振幅相関器(40、44)からの合計信号を受信するように配置された振幅読取器(130)と、
前記奇数位相相関器(42)からの合計信号を、プレアンブル閾値と比較するように配置された奇数プレアンブルシンボル検出器(132)と、
前記偶数位相相関器(46)を、前記プレアンブル閾値と比較するように配置された偶数プレアンブルシンボル検出器(134)と、
前記第1及び第2のプレアンブルシンボル検出器(132、134)からの信号を受信し、有効なプレアンブルの検出を示すプレアンブル検出信号を生成するように配置されたプレアンブル検出器(138)と、
前記検出されたプレアンブル信号を受信するように配置された検出プレアンブルデータ記憶装置(140)とを含むことを特徴とする請求項1の航空管制システム(20)。 - 前記受信機(22)が、振幅と位相信号出力を提供するように配置されており、航空管制のために航空機から、前記航空機からのデジタルレーダ信号を受信するために配置された受信機(22)に送信されたプレアンブルとフライト情報を含むデジタルデータストリームを処理するための方法であって、
奇数番号パルスの1組と偶数番号パルスの1組とを送信するように配置され、それぞれ奇数チャンネル(26)と偶数チャンネル(28)の間の前記受信機(22)からの振幅と位相信号出力を分割するように配置された信号スプリッタ(24)を配置するステップと、
奇数チャンネル(26)で符号化された信号を抽出して、奇数データストリームを形成するために、前記信号スプリッタ(24)に接続された奇数チャンネルデータデコーダ(32)を接続するステップと、
偶数チャンネル(28)で符号化された信号からデータを抽出して、偶数データストリームを形成するために、前記信号スプリッタ(24)に偶数チャンネルデータデコーダ(36)を接続するステップと、
奇数及び偶数データストリームと、規定のプレアンブルマスクとの相関を取り、妥当可能性のあるプレアンブルを検出するための、奇数及び偶数チャンネルデコーダ(32、36)にプレアンブル相関器(38)を接続するステップと、
妥当可能性あるプレアンブルのうちのどちらが実際に妥当であるか識別するための前記プレアンブル相関器(38)から出力された信号を処理するためにプレアンブル決定論理回路(48)を配置するステップと
を具備することを特徴とする方法。 - 前記信号スプリッタ(24)と、前記奇数チャンネルデータデコーダ(32)との間の前記奇数チャンネル(26)の中の奇数チャンネル差分位相検出器(30)を配置するステップと、
前記信号スプリッタ(24)と前記偶数チャンネルデータデコーダ(36)との間の前記偶数チャンネル(28)の中の偶数チャンネル差分位相検出器(34)を配置するステップとを更に具備することを特徴とする請求項9の方法。 - 前記奇数チャンネル振幅を示す信号を受信するために前記信号スプリッタ(24)に接続された第1の入力と、復号された奇数信号を受信するために前記奇数チャンネルデータデコーダ(32)に接続された第2の入力とを有する奇数チャンネル振幅相関器(40)を含むために前記プレアンブル相関器(38)を形成するステップと、
奇数の振幅相関器合計信号を生成するために前記奇数振幅相関器(40)を配置するステップと、
奇数チャンネル信号の位相を示す信号を受信するために、前記奇数チャンネルデータデコーダに接続された奇数位相相関器(42)を含むために前記プレアンブル相関器を形成するステップと、
奇数位相相関器合計信号を生成するために、前記位相相関器(42)を配置するステップと、
前記偶数チャンネル振幅を示す信号を受信するために、前記信号スプリッタ(24)に接続された第1の入力と、復号された偶数信号を受信するために、前記偶数チャンネルデータデコーダ(36)に接続された第2の入力を有する偶数チャンネル振幅相関器(44)を含むために、前記プレアンブル相関器(38)を形成するステップと、
偶数チャンネル振幅相関器合計信号を生成する偶数振幅相関器(44)を配置するステップと、
偶数位相相関器合計信号を生成するために前記偶数チャンネル位相相関器(46)を配置するステップとを更に具備することを特徴とする請求項10の方法。 - データストリーム中のサイドローブによって生成されたプレアンブルを抑制するため、及び単パルスレーダデータを生成するために、応答経路サイドローブ抑制(RSLS)と、単パルスレーダ信号処理回路(49)とを、前記プレアンブル決定論理回路(48)と、受信機(22)に接続するステップを更に具備することを特徴とする請求項11の方法。
- 偶数及び奇数チャンネルの中のデータを識別して、どちらのチャンネルが、更なる処理のために使用すべき最良のデータを有するのか判断するためのウォルシュデータ相関器システム(52)を提供するステップを更に具備することを特徴とする請求項12の方法。
- 前記対応するデータデコーダ(32、36)から入力されたデータビットを受信するために配置されたFIFO入力レジスタ(100)を含むために、各々のプレアンブル位相相関器(42、46)を配置するステップと、
記憶されたプリセットコードを有する相関器(102)を含むために各々のプレアンブル位相相関器(42、46)を配置するステップと、
前記FIFO入力レジスタ(100)と前記相関器(102)との間に接続された排他的ORゲートアレイ(104)を含むために各々プレアンブル位相相関器(42、46)を配置するステップと、
前記相関器(102)に記憶されたビットと前記FIFO入力レジスタ(100)の対応するビットとの乗算をして、各々のデータビットが、コードの中の前記対応するビットと合致するか否かを示す結果を生成する前記排他的ORゲートアレイ(104)を配置するステップと、
前記ORゲートアレイ(104)から出力された信号を加算して、すべてのセルの生産物の合計である相関結果を生成するための加算器(110)を含むために各々のプレアンブル位相相関器(42、46)を配置するステップとを更に具備することを特徴とする請求項10の方法。 - 前記対応するデータデコーダからの位相データを受信するように配置された第1のFIFOデータレジスタ(120)を含むために前記振幅相関器(40、44)のうちの各々を形成するステップと、
前記信号スプリッタ(24)からの振幅データを受信するように配置された第2のFIFOデータレジスタ(122)を含むために前記振幅相関器(40、44)のうちの各々を形成するステップと、
記憶されたプレアンブルコードマスクを有したコードマスクレジスタ(126)を含むために前記振幅相関器(40、44)のうちの各々を形成するステップと、
前記第1のFIFOレジスタ(120)のデータを、前記プレアンブルコードマスクレジスタ(126)に記憶された前記プレアンブルコードマスクと比較するための排他的ORゲート(124)のアレイを含むために前記振幅相関器(40、44)の各々を形成するステップと、
前記プレアンブルコードマスクレジスタ(126)の中の前記コードマスクビットの生産物と、前記第2のFIFOレジスタ(122)の中の前記対応する振幅データビットの生産物を形成するための乗算器アレイ(125)を含むために前記振幅相関器(40、44)のうちの各々を形成するステップと、
前記乗算器アレイ(125)から出力された信号の合計を形成するための加算器(128)を含むために前記振幅相関器(40、44)のうちの各々を形成するステップとを更に具備することを特徴とする請求項11の方法。 - 前記偶数及び奇数振幅相関器(44、40)からの合計信号を受信するように配置された振幅読取器(130)を含むために前記プレアンブル決定論理回路(48)を形成するステップと、
前記奇数位相相関器(42)からの合計信号を、プレアンブル閾値と比較するための奇数プレアンブルシンボル検出器(132)を含むために前記プレアンブル決定論理回路(48)を形成するステップと、
前記偶数位相相関器(46)からの合計信号を、前記プレアンブル閾値と比較するための偶数プレアンブルシンボル検出器(134)を含むために前記プレアンブル決定論理回路(48)を形成するステップと、
前記第1と第2のプレアンブルシンボル検出器(132、134)からの信号を受信し、有効なプレアンブルの検出を示すプレアンブル検出信号を生成するために配置されたプレアンブル検出器(138)を含む前記プレアンブル決定論理回路(48)を形成するステップと、
前記プレアンブル検出信号を受信するための検出プレアンブルデータ記憶装置(140)を含むために前記プレアンブル決定論理回路(48)を形成するステップとを更に具備することを特徴とする請求項9の方法。
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