JP2011229247A - Dc/dc voltage converter - Google Patents
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Abstract
Description
本発明は、直流電圧を昇圧あるいは降圧した直流電圧に変換するＤＣ／ＤＣ電圧変換装置に関するものである。 The present invention relates to a DC / DC voltage conversion device that converts a DC voltage into a DC voltage that is stepped up or stepped down.
従来から、直列接続した半導体スイッチ素子のスイッチオン、スイッチオフ動作を利用して、インダクタへのエネルギの蓄積、放出とエネルギ移行用キャパシタの充電、放電との動作を組み合わせ、直流から直流への電圧変換を行う装置が用いられている（特許文献１、非特許文献１）。
これは、半導体スイッチ素子およびこれと逆並列に整流素子を接続したパワーデバイスを、同時には半数のパワーデバイスのみオン状態（半導体スイッチ素子ならばスイッチオン、整流素子ならば順バイアス）とするものであって、個々のパワーデバイスの耐電圧を低く設定することができる。このため、耐電圧が高いことに起因して各パワーデバイスの導通損失が増加してしまうのを抑えつつ、ＤＣ／ＤＣ電圧変換装置の取り扱い電圧を高電圧に設定可能である。
Conventionally, by using the switch-on and switch-off operations of series-connected semiconductor switch elements, the operation of accumulating energy in the inductor, discharging and charging the energy transfer capacitor, and discharging is combined to produce a voltage from DC to DC. An apparatus that performs conversion is used (
This is a semiconductor switch element and a power device in which a rectifier element is connected in anti-parallel to this, and at the same time, only half of the power devices are turned on (switch-on for semiconductor switch element, forward bias for rectifier element). Thus, the withstand voltage of each power device can be set low. For this reason, the handling voltage of the DC / DC voltage converter can be set to a high voltage while suppressing an increase in conduction loss of each power device due to the high withstand voltage.
ここで、商用交流電源（ＡＣ１００Ｖ、ＡＣ２００Ｖ）を整流した後の電圧を変換するＤＣ／ＤＣ電圧変換装置や、およそ１００Ｖから１０００Ｖの範囲の電圧を変換する出力電力容量が４ｋＷ程度以上のＤＣ／ＤＣ電圧変換装置には、パワーデバイスとして主に半導体スイッチ素子にはＳｉ（珪素）を材料としたＩＧＢＴ（絶縁ゲート バイポーラ トランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が、また、整流素子には同じくＳｉを材料としたＰＩＮダイオードが用いられている。
このようなＤＣ／ＤＣ電圧変換装置は、直流を交流に変換するインバータと組み合わせてシステムが構成される場合があり、例えば、図２９に示すハイブリッド自動車や電気自動車の電気駆動システム、図３０に示す太陽光発電用の電力変換システム、エアーコンディショナ等の電力変換システムが挙げられる。
Here, a DC / DC voltage converter for converting a voltage after rectifying a commercial AC power supply (AC100V, AC200V), or a DC / DC having an output power capacity of about 4 kW or more for converting a voltage in a range of about 100V to 1000V. In the voltage conversion device, an IGBT (Insulated Gate Bipolar Transistor) made of Si (silicon) as a power device is mainly used as a power device, and Si is also used as a rectifier in the same manner. A PIN diode is used.
Such a DC / DC voltage conversion apparatus may be configured in combination with an inverter that converts direct current into alternating current. For example, an electric drive system for a hybrid vehicle or an electric vehicle shown in FIG. 29, shown in FIG. Examples include a power conversion system for photovoltaic power generation and a power conversion system such as an air conditioner.
図２９の電気駆動システムは、ＤＣ／ＤＣ電圧変換装置１の一次側端子Ｐ１、Ｎ１にニッケル水素電池やリチウムイオン電池、燃料電池などの電池４１を、二次側端子Ｐ２、Ｎ２にインバータ５１ａ、５１ｂを接続している。更に、インバータ５１ａには回転機５２ａが、インバータ５１ｂには回転機５２ｂがそれぞれ接続されている。ＤＣ／ＤＣ電圧変換装置１は、一次側の電池４１の電圧をＤＣ／ＤＣ電圧変換して二次側のインバータ５１ａ、５１ｂに供給する。インバータ５１ａは回転機５２ａと、インバータ５１ｂは回転機５２ｂとそれぞれ交流電力を授受する。
The electric drive system of FIG. 29 includes a
図３０の太陽光発電用電力変換システムは、ＤＣ／ＤＣ電圧変換装置１の一次側端子Ｐ１、Ｎ１に太陽電池４２を、また、二次側端子Ｐ２、Ｎ２にインバータ５１ｃを接続している。インバータ５１ｃは、フィルタ６を介して商用交流電源７に接続しており、ＤＣ／ＤＣ電圧変換装置１は一次側の太陽電池４２の発電電圧をＤＣ／ＤＣ電圧変換して二次側のインバータ５１ｃに供給する。インバータ５１ｃは、直流電圧を所定の商用交流電圧の振幅、周波数にＤＣ／ＡＣ変換して商用電力系統に供給する。
これらシステムに用いられるＤＣ／ＤＣ電圧変換装置は、電源の状態（例えば、太陽光発電システムの太陽電池の光の照射量）や負荷の状態（例えば、ハイブリッド自動車の電気駆動システムのモータの回転速度）に応じて、変換する電圧の比率を調整し、その出力電圧をコントロールしている。
The solar power generation power conversion system in FIG. 30 has a
The DC / DC voltage converter used in these systems has a power supply state (for example, a light irradiation amount of a solar battery of a solar power generation system) and a load state (for example, a rotational speed of a motor of an electric drive system of a hybrid vehicle). ), The ratio of the voltage to be converted is adjusted, and the output voltage is controlled.
しかしながら、上記した従来のＤＣ／ＤＣ電圧変換装置において、高い出力電力容量を得ようとすれば、各要素の発生損失やその冷却手段等の関係から装置が大型重量化するという課題があった。
第１に、パワーデバイスである半導体スイッチ素子と整流素子の発生損失には、それぞれ次の成分がある。
半導体スイッチ素子には、スイッチオンでの電流導通時のオン抵抗分による導通損失とスイッチング損失が生じる。スイッチング損失は、スイッチオフからスイッチオンへの切替わり（ターンオン）、スイッチオンからスイッチオフへの切替わり（ターンオフ）時の過渡的な立上り、立下り変化における半導体スイッチ素子の両端の電圧と導通電流の積の時間積分である。
However, in the conventional DC / DC voltage converter described above, if a high output power capacity is to be obtained, there is a problem that the apparatus becomes large and heavy due to the occurrence loss of each element and the cooling means thereof.
First, the generated losses of the semiconductor switch element and the rectifying element, which are power devices, have the following components, respectively.
In the semiconductor switch element, a conduction loss and a switching loss due to an ON resistance at the time of current conduction when the switch is on are generated. Switching loss is the voltage and conduction current across the semiconductor switch element during transitional rise and fall when switching from switch-off to switch-on (turn-on) and switching from switch-on to switch-off (turn-off). Is the time integral of the product of
また、整流素子には、順方向導通時のオン抵抗分による導通損失と逆回復時の逆回復損失が生じる。逆回復損失は、逆回復動作での過渡的な立上り、立下り変化における整流素子の両端電圧と逆回復電流の積の時間積分である。
このように、半導体スイッチ素子のスイッチング損失と整流素子の逆回復損失はスイッチングのタイミングで生じるものであり、スイッチング周波数に比例し、このスイッチング周波数の増大は、パワーデバイスの損失増大に結びつき冷却手段の大型化する。
スイッチング周波数が一定の場合、スイッチング損失を下げるためには、スイッチングの速度を速くすれば良いものの、これはパワーデバイスに導通する電流の変化速度を高めることから、パワーデバイスの電流導通路の配索導体に寄生するインダクタンス成分Ｌｓによって大きなサージ電圧が生じることになり、パワーデバイスやキャパシタに高電圧がかかり、損傷する懸念がある。
Further, the rectifier element has a conduction loss due to an ON resistance during forward conduction and a reverse recovery loss during reverse recovery. The reverse recovery loss is the time integration of the product of the voltage across the rectifier element and the reverse recovery current in transitional rising and falling changes in the reverse recovery operation.
As described above, the switching loss of the semiconductor switching element and the reverse recovery loss of the rectifying element are generated at the timing of switching, and are proportional to the switching frequency. The increase in the switching frequency leads to the increase in the loss of the power device and the cooling means. Increase in size.
If the switching frequency is constant, the switching speed can be reduced to reduce the switching loss. However, this increases the rate of change of the current conducted to the power device. A large surge voltage is generated by the inductance component Ls parasitic to the conductor, and there is a concern that a high voltage is applied to the power device and the capacitor, resulting in damage.
第２に、ＤＣ／ＤＣ電圧変換装置全体の容積や重量において、金属材料を用いる冷却ヒートシンクやインダクタが多くを占めていることも大型重量化の要因である。
ＤＣ／ＤＣ電圧変換装置が高い出力電力容量を得ようとすれば、パワーデバイスの発生損失の増加に連れてパワーデバイスの半導体接合部温度が上昇するのを和らげるために、冷却ヒートシンクを大型化する必要がある。
また、出力電力容量が増すとインダクタの導通電流も増えるのに対し、大電流にてもインダクタのコアが磁気飽和せず所望のインダクタンス値を得るためには磁路の断面積を増すようコアを大型化し、また、インダクタの巻線の発熱増加を抑えるためには巻線の断面積を増して巻線の抵抗を下げる必要がある。
これら冷却ヒートシンクやインダクタは金属材料を多量に用いるが故に、樹脂材料と比較して相対的に比重が高く、重量が嵩むことへの影響が大きい。
Second, the fact that the heat sink and inductor using metal materials occupy most of the volume and weight of the entire DC / DC voltage converter is also a factor in increasing the weight.
If the DC / DC voltage converter attempts to obtain a high output power capacity, the cooling heat sink is enlarged in order to mitigate the rise in the semiconductor junction temperature of the power device as the power device loss increases. There is a need.
In addition, as the output power capacity increases, the conduction current of the inductor also increases.On the other hand, the core of the inductor does not saturate even at a large current, and the core is increased to increase the cross-sectional area of the magnetic path in order to obtain a desired inductance value. In order to increase the size and suppress the increase in heat generation of the inductor winding, it is necessary to increase the cross-sectional area of the winding and reduce the resistance of the winding.
Since these cooling heat sinks and inductors use a large amount of metal material, they have a relatively high specific gravity compared to the resin material and have a great influence on the weight.
第３に、従来のＤＣ／ＤＣ電圧変換装置では耳障りな可聴騒音が発生するという点があった。
上述のように、パワーデバイスの主たる損失はスイッチング周波数に比例して増大するので、そのスイッチング周波数を余り高く設定することができない。このため、キャパシタやインダクタに流れる電流の内、交流成分（リップル成分）により、耳障りな騒音を発生していた。可聴騒音の発生はＤＣ／ＤＣ電圧変換装置の商品性を損なうため、外部への騒音伝播を抑えるよう振動吸収部材を取り付けたり、インダクタについては、低磁歪のコア材料を採用するなど対策を施す必要があった。これは、更に、ＤＣ／ＤＣ電圧変換装置のコストアップや重量アップという副次的な悪影響をもたらすこととなる。
Thirdly, the conventional DC / DC voltage converter has an audible audible noise.
As described above, since the main loss of the power device increases in proportion to the switching frequency, the switching frequency cannot be set too high. For this reason, an awkward noise was generated due to an alternating current component (ripple component) of the current flowing through the capacitor and the inductor. Since the generation of audible noise impairs the merchantability of DC / DC voltage converters, it is necessary to take measures such as attaching a vibration absorbing member to suppress noise propagation to the outside and adopting a core material with low magnetostriction for the inductor. was there. This further causes a side effect of increasing the cost and weight of the DC / DC voltage converter.
この発明は、以上のような従来の課題を同時に解決するためになされたものであり、従来のＤＣ／ＤＣ電圧変換装置と比較して効率の改善と出力電力容量の増大を達成しつつ、更に、小型化、軽量化を図り、かつ、可聴騒音の発生を防止して、装置に要求される耐久信頼性を確保したＤＣ／ＤＣ電圧変換装置を提供することを目的とする。 The present invention has been made in order to solve the above-described conventional problems at the same time. While achieving improved efficiency and increased output power capacity as compared with the conventional DC / DC voltage converter, An object of the present invention is to provide a DC / DC voltage conversion device that is reduced in size and weight, prevents the generation of audible noise, and ensures the durability and reliability required for the device.
この発明に係るＤＣ／ＤＣ電圧変換装置は、変換主回路と制御ユニットとを備え、一次側の電圧とこの一次側の電圧より高い二次側の電圧との間で直流電圧変換を行うＤＣ／ＤＣ電圧変換装置であって、
変換主回路は、一次側の正極側端子と負極側端子との間に接続され一次側の電圧を平滑する一次側平滑キャパシタと、二次側の正極側端子と負極側端子との間に接続され二次側の電圧を平滑する二次側平滑キャパシタと、エネルギの蓄積、放出を行うエネルギ移行用キャパシタおよびインダクタと、オンオフのスイッチング動作と逆方向導通動作とが可能な半導体ユニットを２ｎ（ｎは２以上の整数）個互いに直列に接続して二次側の正極側端子と負極側端子との間に接続してなるパワーモジュールとを備え、
制御ユニットは、２ｎ個の半導体ユニットを２個で一対となるｎ個の組に分け、各組を構成する一対の半導体ユニットのオンオフが互いに反対となる相補の関係を持つように、かつ、インダクタに流れる電流の交流成分が半導体ユニットをオンオフ制御するスイッチング周波数のｎ倍で可聴周波数の上限以上の周波数となるように制御し、
エネルギ移行用キャパシタは、各組の一対の半導体ユニットにおける、二次側の正極側端子に最も近い端子と二次側の負極側端子に最も近い端子との間に接続し、
インダクタは、一対の半導体ユニットであって互いに直接接続されるものの当該接続点と一次側の正極側端子との間に接続するようにしたものである。
A DC / DC voltage conversion apparatus according to the present invention includes a conversion main circuit and a control unit, and performs DC voltage conversion between a primary side voltage and a secondary side voltage higher than the primary side voltage. A DC voltage converter,
The conversion main circuit is connected between a primary-side positive-side terminal and a negative-side terminal, and is connected between a primary-side smoothing capacitor that smooths the primary-side voltage, and a secondary-side positive-side terminal and a negative-side terminal. The secondary side smoothing capacitor for smoothing the secondary side voltage, the energy transfer capacitor and inductor for storing and releasing energy, and the semiconductor unit capable of on / off switching operation and reverse conduction operation are provided with 2n (n Is an integer greater than or equal to 2) and is connected in series to each other and includes a power module formed by connecting between a positive side terminal and a negative side terminal on the secondary side,
The control unit divides 2n semiconductor units into two pairs of n pairs, and has a complementary relationship in which the on / off of the pair of semiconductor units constituting each pair is opposite to each other, and the inductor Control so that the AC component of the current flowing through the n unit is n times the switching frequency for on / off control of the semiconductor unit, and the frequency exceeds the upper limit of the audible frequency,
The energy transfer capacitor is connected between a terminal closest to the secondary positive electrode terminal and a terminal closest to the secondary negative electrode terminal in each pair of semiconductor units,
The inductor is a pair of semiconductor units that are directly connected to each other, and is connected between the connection point and the positive terminal on the primary side.
この発明に係るＤＣ／ＤＣ電圧変換装置は、以上のように、特にその制御ユニットが、ｎ個の半導体ユニットを２個で一対となるｎ個の組に分け、各組を構成する一対の半導体ユニットのオンオフが互いに反対となる相補の関係を持つように、かつ、インダクタに流れる電流の交流成分が半導体ユニットをオンオフ制御するスイッチング周波数のｎ倍で可聴周波数の上限以上の周波数となるように制御する。
従って、インダクタに流れる電流の周波数の増大に応じて、その交流成分（リップル成分）が低減するか、または、その必要なインダクタンスを低減することができ、いずれにしろ、インダクタの損失低減、小型化、それに伴う冷却ヒートシンクの小型化が実現する。
更に、インダクタに流れる電流の周波数がスイッチング周波数２倍以上でしかも可聴周波数の上限以上の周波数となるので、半導体ユニットのスイッチング損失等をほとんど増大させることなく、インダクタの発生騒音の周波数を可聴周波数の上限以上にして可聴騒音の発生を防止することが可能となる。
As described above, in the DC / DC voltage converter according to the present invention, in particular, the control unit divides n semiconductor units into two pairs of n, and a pair of semiconductors constituting each pair. The unit is controlled so that the ON / OFF of the unit is opposite to each other, and the AC component of the current flowing through the inductor is higher than the upper limit of the audible frequency by n times the switching frequency for ON / OFF control of the semiconductor unit. To do.
Therefore, as the frequency of the current flowing through the inductor increases, the AC component (ripple component) can be reduced or the required inductance can be reduced. In any case, the inductor loss is reduced and the size is reduced. As a result, the cooling heat sink can be reduced in size.
Furthermore, since the frequency of the current flowing through the inductor is more than twice the switching frequency and more than the upper limit of the audible frequency, the frequency of the noise generated by the inductor is reduced to the audible frequency without substantially increasing the switching loss of the semiconductor unit. It is possible to prevent the generation of audible noise above the upper limit.
実施の形態１．
以下、本発明の実施の形態１のＤＣ／ＤＣ電圧変換装置につき、図１から図１１を用いて説明する。
図１は、本実施例によるシステムの全体構成を示すブロック図である。ＤＣ／ＤＣ電圧変換装置１は、変換主回路２と制御ユニット３とから構成されている。ＤＣ／ＤＣ電圧変換装置１は、電力経路の接続端子として変換主回路２の一次側に正極側端子Ｐ１、負極側端子Ｎ１、二次側に正極側端子Ｐ２、負極側端子Ｎ２を備えている。
図２は、本実施例によるＤＣ／ＤＣ電圧変換装置１の一次側と二次側との間の電圧変換と電力の流れを模式的に図示したものである。ＤＣ／ＤＣ電圧変換装置１の一次側には端子Ｐ１、Ｎ１に直流電源４が、二次側には端子Ｐ２、Ｎ２に電気機器５が接続される。
図２において、直流電源４は、リチウムイオン電池やニッケル水素電池、鉛電池といった二次電池の他、太陽電池、燃料電池などの電源に電気二重層キャパシタや二次電池を組み合わせたものなどが想定される。電気機器５は、電気負荷を含んで発電装置や蓄電装置と組み合わさって成る機器である。
Hereinafter, the DC / DC voltage converter according to
FIG. 1 is a block diagram showing the overall configuration of the system according to the present embodiment. The DC / DC
FIG. 2 schematically illustrates voltage conversion and power flow between the primary side and the secondary side of the DC / DC
In FIG. 2, the
ＤＣ／ＤＣ電圧変換装置１は、一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について、Ｖ１≦Ｖ２の関係のもとで電圧変換を行い、相互に電力をやり取りする。ここで、図２（ａ）に示すように直流電源４が放電動作であり電気機器５が電力消費動作の場合、ＤＣ／ＤＣ電圧変換装置１は、一次側から二次側の方向へ電圧を昇圧して電力を送り込む。また、図２（ｂ）に示すように、直流電源４が充電動作であり電気機器５が電力供給動作の場合、ＤＣ／ＤＣ電圧変換装置１は、二次側から一次側の方向へ電圧を降圧して電力を送り込む。
この時、電圧の変換は制御ユニット３から出力されるゲート駆動信号８に従い、変換主回路２に備わる、後述するパワー半導体ユニット内の半導体スイッチ素子のオン、オフを制御することによってなされる。
The DC / DC
At this time, the voltage conversion is performed by controlling on / off of a semiconductor switch element in a power semiconductor unit (described later) provided in the conversion
ここで、ＤＣ／ＤＣ電圧変換装置１の動作内容について図３から図１１を用いて説明する。図３は、変換主回路２の回路配線を示す図であり、４個のパワー半導体ユニットを直列に接続し、一次側から二次側へ昇圧の電力供給を、また、二次側から一次側へ降圧の電力供給を行う。
変換主回路２は、一次側端子電圧Ｖ１を平滑化する一次側平滑キャパシタＣ１と、二次側端子電圧Ｖ２を平滑化する二次側平滑キャパシタＣ２と、エネルギの蓄積、放出を行う、インダクタＬおよびエネルギ移行用キャパシタＣ０と、４個のパワー半導体ユニットを備えている。
Here, the operation content of the DC /
The conversion
第１〜第４のパワー半導体ユニットは、この図３の例では、寄生ダイオードを内部に含む電界効果トランジスタＦＥＴ４、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１を採用している。なお、これら電界効果トランジスタは、そのバンドギャップがシリコンのそれより大きいワイドバンドギャップ半導体で形成したものを採用しているが、この点については、後段で詳述するものとする。 In the example of FIG. 3, the first to fourth power semiconductor units employ field effect transistors FET4, FET3, FET2, and FET1 each including a parasitic diode. Note that these field effect transistors are formed of a wide band gap semiconductor whose band gap is larger than that of silicon. This will be described in detail later.
続けて、変換主回路２の接続の詳細について説明する。
平滑キャパシタＣ１の両端子は、変換主回路２の一次側の正極側端子Ｐ１、負極側端子Ｎ１に接続されており、負極側端子Ｎ１は変換主回路２の二次側の負極側端子Ｎ２とも接続の上、Ｖｃｏｍとして接地されている。正極側端子Ｐ１は、平滑キャパシタＣ１の一方の端子とインダクタＬの一方の端子に接続され、平滑キャパシタＣ１の他方の端子は負極側端子Ｎ１に接続される。
また、平滑キャパシタＣ２の両端子は、変換主回路２の二次側の正極側端子Ｐ２、負極側端子Ｎ２に接続されている。
Next, details of the connection of the conversion
Both terminals of the smoothing capacitor C1 are connected to a primary side positive terminal P1 and a negative side terminal N1 on the primary side of the conversion
Further, both terminals of the smoothing capacitor C2 are connected to the positive side terminal P2 and the negative side terminal N2 on the secondary side of the conversion
ＦＥＴ４のドレイン端子は変換主回路２の二次側の正極側端子Ｐ２に、ソース端子はＦＥＴ３のドレイン端子に、ＦＥＴ３のソース端子はＦＥＴ２のドレイン端子に、ＦＥＴ２のソース端子はＦＥＴ１のドレイン端子に、ＦＥＴ１のソース端子は二次側の負極側端子Ｎ２に、それぞれ接続されている。
エネルギ移行用キャパシタＣ０は、一方の端子をＦＥＴ４とＦＥＴ３との接続点に、他方の端子をＦＥＴ２とＦＥＴ１との接続点に接続されている。
The drain terminal of the
The energy transfer capacitor C0 has one terminal connected to the connection point between the
なお、後段の動作説明で触れているように、この例では、ＦＥＴ１とＦＥＴ４およびＦＥＴ２とＦＥＴ３とがそれぞれ組となり、各組をなす一対のＦＥＴは、いわゆる相補の関係を持つようにオンオフ制御される。従って、エネルギ移行用キャパシタＣ０は、この一対のＦＥＴ２、ＦＥＴ３における、二次側の正極側端子Ｐ２に最も近い端子であるＦＥＴ３のドレイン端子と二次側の負極側端子Ｎ２に最も近い端子であるＦＥＴ２のソース端子との間に接続されているとも言える。
In this example, as mentioned in the explanation of the operation at the later stage, FET1 and FET4 and FET2 and FET3 are each a pair, and the pair of FETs forming each pair is on / off controlled so as to have a so-called complementary relationship. The Therefore, the energy transfer capacitor C0 is a terminal closest to the drain terminal of the
インダクタＬは、図３に示すように、一方の端子を変換主回路２の一次側の正極側端子Ｐ１に接続され、他方の端子を、上記した一対のＦＥＴであって互いに直接接続されているＦＥＴ３とＦＥＴ２との接続点に接続されている。
As shown in FIG. 3, the inductor L has one terminal connected to the primary positive terminal P1 on the primary side of the conversion
図３には示されない制御ユニット３からは、ゲート駆動信号８として電界効果トランジスタをオン、オフ制御するための信号がＦＥＴ４、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１に対応して、それぞれＧａｔｅ４、Ｇａｔｅ３、Ｇａｔｅ２、Ｇａｔｅ１信号としてＦＥＴ４からＦＥＴ１のゲート電極に接続されている。ＦＥＴ４はＧａｔｅ４信号の、ＦＥＴ３はＧａｔｅ３信号の、ＦＥＴ２はＧａｔｅ２信号の、ＦＥＴ１はＧａｔｅ１信号の電圧変化にしたがって、スイッチング動作する。
From the
次に、変換主回路２の動作について説明する。
上述のように、ＤＣ／ＤＣ電圧変換装置１は、一次側から二次側へ電圧を昇圧、あるいは、二次側から一次側へ電圧を降圧するよう電圧変換する。この昇圧動作、降圧動作は、電界効果トランジスタのオン、オフ動作のタイミングをゲート駆動信号８であるＧａｔｅ４、Ｇａｔｅ３、Ｇａｔｅ２、Ｇａｔｅ１で調整することによって制御される。
このゲート駆動信号８による電圧変換の制御について、昇圧動作時と降圧動作時とに分けて説明する。
Next, the operation of the conversion
As described above, the DC / DC
The voltage conversion control by the
昇圧動作時：
１）オンデューティ５０％未満の場合：
但し、オンデューティはＧａｔｅ１信号とＧａｔｅ２信号に対する値を言っており、Ｇａｔｅ３信号とＧａｔｅ４信号はそれぞれＧａｔｅ１信号、Ｇａｔｅ２信号と相補であるから、Ｇａｔｅ３信号とＧａｔｅ４信号のオンデューティは １００％−（Ｇａｔｅ１信号、Ｇａｔｅ２信号のオンデューティ） の関係となる。
During boost operation:
1) On duty less than 50%:
However, the on-duty is the value for the Gate1 signal and the Gate2 signal, and the Gate3 signal and the Gate4 signal are complementary to the Gate1 signal and the Gate2 signal, respectively. , Gate2 signal on-duty).
図４に昇圧動作時でゲート駆動信号のオンデューティが５０％未満の場合の波形を示す。図４で（ａ）は、ゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替わりタイミングを示している。
インダクタ電流ＩＬは、インダクタＬを正極側端子Ｐ１側の接続端子からＦＥＴ３側の接続端子の方向に流れる極性を正とする。
図４（ａ）において、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２がオンし、ドレインからソースに向けて電流が流れる。
FIG. 4 shows a waveform when the on-duty of the gate drive signal is less than 50% during the boosting operation. 4A shows the gate drive signal, FIG. 4B shows the inductor current IL, and FIG. 4C shows the switching mode and its switching timing.
The inductor current IL has a positive polarity in which the inductor L flows in the direction from the connection terminal on the positive terminal P1 side to the connection terminal on the FET3 side.
In FIG. 4A, FET1 is turned on when the Gate1 signal is high, and FET2 is turned on when the Gate2 signal is high, and a current flows from the drain to the source.
Ｇａｔｅ３信号がハイの場合にＦＥＴ３が、Ｇａｔｅ４信号がハイの場合にＦＥＴ４がオンするが、昇圧動作時には電流がソースからドレインに向けてＦＥＴ３、ＦＥＴ４に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
この結果、当該部分での電圧降下が少なく、発生する損失がその分低減し効率が向上するという利点がある。この利点は、本願発明になる制御方式にあって、パワー半導体ユニットに電界効果トランジスタＦＥＴを採用した場合に得られる効果である。
The FET3 is turned on when the Gate3 signal is high, and the FET4 is turned on when the Gate4 signal is high. However, during the step-up operation, current flows from the source to the drain instead of the parasitic diode inherent in the FET3 and FET4.
As a result, there is an advantage that the voltage drop in the part is small, the loss generated is reduced correspondingly, and the efficiency is improved. This advantage is an effect obtained when the field effect transistor FET is employed in the power semiconductor unit in the control system according to the present invention.
ここで、Ｇａｔｅ１信号とＧａｔｅ４信号は、互いにハイ、ローの論理が相反する相補信号であり、Ｇａｔｅ１信号がハイの時にはＧａｔｅ４信号はロー、Ｇａｔｅ１信号がローの時にはＧａｔｅ４信号はハイとなる。但し、ハイとローの論理の切替わり時は電界効果トランジスタのスイッチング動作の応答遅れにより双方が同時にオンとならないよう阻止時間（デッドタイム）を設ける。
同様に、Ｇａｔｅ２信号とＧａｔｅ３信号は、互いにハイ、ローの論理が相反する相補信号であり、Ｇａｔｅ１信号とＧａｔｅ２信号は位相差が１８０度である。即ち、ゲート駆動信号８は、相補信号として対を成す信号が二通り有って、互いの位相差が等間隔となっている。
Here, the Gate1 signal and the Gate4 signal are complementary signals whose logics of high and low are opposite to each other. When the Gate1 signal is high, the Gate4 signal is low, and when the Gate1 signal is low, the Gate4 signal is high. However, when switching between high and low logic, a blocking time (dead time) is provided so that both are not turned on at the same time due to a response delay of the switching operation of the field effect transistor.
Similarly, the Gate2 signal and the Gate3 signal are complementary signals in which high and low logics are opposite to each other, and the Gate1 signal and the Gate2 signal have a phase difference of 180 degrees. That is, the
この時、Ｇａｔｅ１からＧａｔｅ４のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＢ、Ｃ、Ｄの三種に分類され Ｂ→Ｄ→Ｃ→Ｄ→Ｂ の順に切替わる。
At this time, the high and low logic combinations of the gate drive signals from
スイッチングモードＢでは、ＦＥＴ１とＦＥＴ３がオン、ＦＥＴ２とＦＥＴ４がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→エネルギ移行用キャパシタＣ０→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、エネルギがインダクタＬとエネルギ移行用キャパシタＣ０に蓄えられる。電気機器５には、後述する動作で蓄電された平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
ＦＥＴ１、ＦＥＴ３がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ１側接続端子の電位はおよそＶｃｏｍ＝０、ＦＥＴ３側接続端子の電位はおよそＶＬとなる。よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝エネルギ移行用キャパシタＣ０の両端電圧Ｖｃ０となる。
In switching mode B, FET1 and FET3 are on, FET2 and FET4 are off,
The current flows in the path of the positive terminal P1, the inductor L, the
Since FET1 and FET3 are turned on and current is conducted, the potential of the FET1 side connection terminal of the energy transfer capacitor C0 is approximately Vcom = 0, and the potential of the FET3 side connection terminal is approximately VL. Therefore, the voltage VL at the connection terminal on the FET3 side of the inductor L = the voltage Vc0 across the energy transfer capacitor C0.
スイッチングモードＤでは、ＦＥＴ３とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ２がオフであって、
正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→ＦＥＴ４→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に電流が流れ、インダクタＬに蓄積されたエネルギが放出される。
また、電圧ＶＬは、ＦＥＴ３とＦＥＴ４に電流が導通し、およそＶ２となることから、インダクタＬのＦＥＴ３側接続端子の電圧と正極側端子Ｐ１側接続端子の電圧の差は（Ｖ１−Ｖ２）で負となり、インダクタ電流ＩＬはＩＬ＜０の方向へ向けて減少する。
In switching mode D, FET3 and FET4 are on, FET1 and FET2 are off,
A current flows through the path of the positive terminal P1, the inductor L, the
In addition, since the voltage VL is approximately V2 when current flows between the FET3 and the FET4, the difference between the voltage of the FET3 side connection terminal of the inductor L and the voltage of the positive side terminal P1 side connection terminal is (V1−V2). It becomes negative, and the inductor current IL decreases toward IL <0.
スイッチングモードＣでは、ＦＥＴ２とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ３がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ２→エネルギ移行用キャパシタＣ０→ＦＥＴ４→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に電流が流れ、エネルギがインダクタＬに蓄えられ、エネルギ移行用キャパシタＣ０から放出される。また、同時に平滑キャパシタＣ２にも電流が流れてエネルギが蓄えられる。
ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ２側接続端子の電位はおよそＶＬ、ＦＥＴ４側接続端子の電位はおよそＶ２となる。よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２−Ｖｃ０ となる。
In switching mode C, FET2 and FET4 are on, FET1 and FET3 are off,
The current flows through the path of the positive terminal P1, the inductor L, the
Since FET2 and FET4 are turned on and current is conducted, the potential of the FET2 side connection terminal of the energy transfer capacitor C0 is about VL, and the potential of the FET4 side connection terminal is about V2. Therefore, the voltage VL = V2−Vc0 at the FET3 side connection terminal of the inductor L.
ここで、Ｇａｔｅ１信号とＧａｔｅ２信号のオンデューティは等しいため、スイッチングモードＢ、Ｃにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０＝（Ｖ２−Ｖｃ０）の関係となる。よって、エネルギ移行用キャパシタＣ０の両端電圧Ｖｃ０は、二次側端子電圧Ｖ２の１／２倍の、Ｖ２／２となる。 Here, since the on-duty of the Gate1 signal and the Gate2 signal is equal, the voltages VL in the switching modes B and C are equal in terms of time average and Vc0 = (V2−Vc0). Therefore, the voltage Vc0 across the energy transfer capacitor C0 is V2 / 2, which is ½ times the secondary terminal voltage V2.
上記を整理すると、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬは、
スイッチングモードＢでは、ＶＬ＝Ｖｃ０＝Ｖ２／２、
スイッチングモードＣでは、ＶＬ＝（Ｖ２−Ｖｃ０）＝Ｖ２／２、
スイッチングモードＤでは、ＶＬ＝Ｖ２
となる。
これより、インダクタＬの両端の電位差と、ＦＥＴ１、ＦＥＴ２のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、次の関係で表される。
To summarize the above, the voltage VL at the FET3 side connection terminal of the inductor L is:
In switching mode B, VL = Vc0 = V2 / 2,
In switching mode C, VL = (V2−Vc0) = V2 / 2,
In switching mode D, VL = V2
It becomes.
Accordingly, the potential difference between both ends of the inductor L, the switch-on time ton and the switch-off time toff of the FET1 and FET2 are expressed by the following relationship.
スイッチングモードＢ、Ｃ：Ｌ・ＩＬｒｐｌ＝ｔｏｎ・（Ｖ１−Ｖ２／２）・・（１ａ）スイッチングモードＤ：Ｌ・ＩＬｒｐｌ＝−ｔｏｆｆ・（Ｖ１−Ｖ２） ・・（１ｂ） 但し、Ｌは、インダクタＬのインダクタンス、ＩＬｒｐｌは、インダクタＬに流れるリップル電流成分（交流電流成分）の振幅を示す。 Switching mode B, C: L · ILrpl = ton · (V1−V2 / 2) ··· (1a) Switching mode D: L · ILrpl = −toff · (V1−V2) ·· (1b) where L is The inductance of the inductor L, ILrpl, indicates the amplitude of the ripple current component (alternating current component) flowing through the inductor L.
式（１ａ）と式（１ｂ）の左辺同士が等しいことから、次の関係が成り立つ。 Since the left sides of Formula (1a) and Formula (1b) are equal, the following relationship is established.
ｔｏｎ・（Ｖ１−Ｖ２／２）＝ｔｏｆｆ・（Ｖ２−Ｖ１） ・・・（２） ton · (V1−V2 / 2) = toff · (V2−V1) (2)
上の式（２）を一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について整理すると次のようになる。 The above formula (2) can be summarized with respect to the primary terminal voltage V1 and the secondary terminal voltage V2 as follows.
（Ｖ２／Ｖ１）＝（ｔｏｎ＋ｔｏｆｆ）／（ｔｏｎ＋ｔｏｆｆ−ｔｏｎ＋ｔｏｎ／２） ＝１／（１−ｔｏｎ／Ｔ） ・・・（３）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ／２
(V2 / V1) = (ton + toff) / (ton + toff-ton + ton / 2) = 1 / (1-ton / T) (3)
However, ton + toff = T / 2
上の式（３）で周期Ｔは、スイッチングモードＢ→Ｄ→Ｃ→Ｄ→Ｂの順に切替わって一周する期間を示しており、周期Ｔの内に、ｔｏｎ期間が２回、ｔｏｆｆ期間が２回含まれている。ｔｏｎ＋ｔｏｆｆは、Ｔ／２となる。
また、式（３）の左辺、Ｖ２／Ｖ１は、ＤＣ／ＤＣ電圧変換装置１の一次側電圧Ｖ１と二次側電圧Ｖ２との比率であり、ＤＣ／ＤＣ電圧変換比である。
図４に示される、ゲート駆動信号のオンデューティが５０％未満の動作では、ｔｏｎ／Ｔ＜０．５であり、式（３）に当てはめると、ＤＣ／ＤＣ電圧変換比は、２未満となる。よって、Ｖ２＜（Ｖ１×２）である。
In the above equation (3), the period T indicates a period in which the switching mode B → D → C → D → B is switched in order and makes a round. Within the period T, the ton period is twice and the toff period is It is included twice. Ton + toff is T / 2.
Further, V2 / V1 on the left side of the expression (3) is a ratio between the primary side voltage V1 and the secondary side voltage V2 of the DC /
In the operation in which the on-duty of the gate drive signal shown in FIG. 4 is less than 50%, ton / T <0.5, and when applied to the equation (3), the DC / DC voltage conversion ratio is less than 2. . Therefore, V2 <(V1 × 2).
これらから、スイッチングモードＢ、Ｃでは、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２／２＜Ｖ１、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは正の方向へ増加する。 From these, in the switching modes B and C, the voltage VL = V2 / 2 <V1 of the FET3 side connection terminal of the inductor L, and the voltage of the connection terminal of the inductor L on the positive side terminal P1 side is V1. Therefore, the potential difference between both ends of the inductor L becomes positive with respect to VL, and the inductor current IL increases in the positive direction.
以上のように、スイッチングモードＢ→Ｄ→Ｃ→Ｄ→Ｂの切替わりにおいて、
スイッチングモードＢ、Ｃでは、インダクタ電流ＩＬは、ＩＬ≧０の状態から更に正の方向に向けて変化し、
スイッチングモードＤでは、インダクタ電流ＩＬは、ＩＬ＜０の状態に向けて変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／２周期で２回繰り返されることとなる。即ち、電界効果トランジスタのスイッチング周波数に対してインダクタＬには２倍の周波数の交流電流が導通することとなる。
As described above, in switching mode B → D → C → D → B,
In the switching modes B and C, the inductor current IL changes from the state of IL ≧ 0 further in the positive direction,
In the switching mode D, the inductor current IL changes toward the state of IL <0.
From this, increase and decrease of the inductor current IL are repeated twice in the T / 2 period over the switching period T of the field effect transistor. That is, an alternating current having a frequency twice that of the switching frequency of the field effect transistor is conducted to the inductor L.
２）オンデューティ５０％以上の場合：
次に、昇圧動作時でゲート駆動信号のオンデューティが５０％以上である場合について説明する。図５は、当該時の動作波形を示しており （ａ）はゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替わりタイミングである。
図５（ａ）において、図４（ａ）と同様に、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２がオンし、ドレインからソースに向けて電流が流れる。
Ｇａｔｅ３信号がハイの場合にＦＥＴ３が、Ｇａｔｅ４信号がハイの場合にＦＥＴ４がオンするが、昇圧動作時には電流がソースからドレインに向けてＦＥＴ３、ＦＥＴ４に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
2) When the on-duty is 50% or more:
Next, a case where the on-duty of the gate drive signal is 50% or more during the boosting operation will be described. FIG. 5 shows operation waveforms at that time. (A) is a gate drive signal, (b) is an inductor current IL, and (c) is a switching mode and its switching timing.
5A, as in FIG. 4A, FET1 is turned on when the Gate1 signal is high, and FET2 is turned on when the Gate2 signal is high, and a current flows from the drain toward the source.
The FET3 is turned on when the Gate3 signal is high, and the FET4 is turned on when the Gate4 signal is high. However, during the step-up operation, current flows from the source to the drain instead of the parasitic diode inherent in the FET3 and FET4.
また、Ｇａｔｅ１信号とＧａｔｅ４信号、Ｇａｔｅ２信号とＧａｔｅ３信号はそれぞれ相補信号であり、ハイとローの論理の切替わり時に電界効果トランジスタのスイッチング動作の応答遅れにより双方が同時にオンとならないよう阻止時間（デッドタイム）を設ける。Ｇａｔｅ１信号とＧａｔｅ２信号は位相差が１８０度である。 The Gate1 signal and the Gate4 signal, and the Gate2 signal and the Gate3 signal are complementary signals, respectively, and when the logic is switched between high and low, a blocking time (dead) is set so that both are not turned on simultaneously due to a response delay of the switching operation of the field effect transistor. Time). The phase difference between the Gate1 signal and the Gate2 signal is 180 degrees.
この時、Ｇａｔｅ１からＧａｔｅ４のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＡ、Ｂ、Ｃの三種に分類され Ａ→Ｂ→Ａ→Ｃ→Ａ の順に切替わる。
At this time, the high and low logic combinations of the gate drive signals from
先ず、スイッチングモードＡでは、ＦＥＴ１とＦＥＴ２がオン、ＦＥＴ３とＦＥＴ４がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ２→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、インダクタＬにエネルギが蓄積される。
電圧ＶＬは、ＦＥＴ１とＦＥＴ２に電流が導通し、およそＶｃｏｍ＝０となることから、インダクタＬのＦＥＴ２側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−０）で正となり、インダクタ電流ＩＬは正の方向へ増加する。
First, in switching mode A, FET1 and FET2 are on, FET3 and FET4 are off,
The current flows through the path of the positive terminal P1, the inductor L, the
The voltage VL is such that a current flows between FET1 and FET2 and approximately Vcom = 0. Therefore, the difference between the voltage VL at the FET2 side connection terminal of the inductor L and the voltage at the positive terminal P1 side is (V1). −0) becomes positive, and the inductor current IL increases in the positive direction.
スイッチングモードＢでは、ＦＥＴ１とＦＥＴ３がオン、ＦＥＴ２とＦＥＴ４がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→エネルギ移行用キャパシタＣ０→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、エネルギがインダクタＬから放出され、エネルギ移行用キャパシタＣ０に蓄えられる。電気機器５には、後述する動作で蓄電された平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
ＦＥＴ１、ＦＥＴ３がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ１側接続端子の電位は、およそＶｃｏｍ＝０、ＦＥＴ３側接続端子の電位は、およそＶＬとなる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖｃ０となる。
In switching mode B, FET1 and FET3 are on, FET2 and FET4 are off,
The current flows through the path of the positive terminal P1, the inductor L, the
Since FET1 and FET3 are turned on and current is conducted, the potential of the FET1 side connection terminal of the energy transfer capacitor C0 is approximately Vcom = 0, and the potential of the FET3 side connection terminal is approximately VL.
Therefore, the voltage VL at the FET3 side connection terminal of the inductor L becomes Vc0.
スイッチングモードＣでは、ＦＥＴ２とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ３がオフであって
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ２→エネルギ移行用キャパシタＣ０→ＦＥＴ４→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に流れ、エネルギがインダクタＬとエネルギ移行用キャパシタＣ０から放出される。
ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ２側接続端子の電位は、およそＶＬ、ＦＥＴ４側接続端子の電位は、およそＶ２となる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２−Ｖｃ０となる。
In switching mode C, FET2 and FET4 are on, FET1 and FET3 are off, and the current is positive terminal P1 → inductor L → FET2 → capacitor C0 for energy transfer → FET4 → positive terminal P2 →
Since FET2 and FET4 are turned on and current is conducted, the potential of the FET2 side connection terminal of the energy transfer capacitor C0 is approximately VL, and the potential of the FET4 side connection terminal is approximately V2.
Therefore, the voltage VL = V2−Vc0 of the connection terminal of the inductor L on the FET3 side.
また、上述のオンデューティが５０％未満の動作と同様に、Ｇａｔｅ１信号とＧａｔｅ２信号のオンデューティは等しいため、スイッチングモードＢ、Ｃにおける電圧ＶＬは、時間平均的に等しく Ｖｃ０＝（Ｖ２−Ｖｃ０）の関係となる。よって、エネルギ移行用キャパシタＣ０の両端電圧Ｖｃ０は、二次側端子電圧Ｖ２の１／２倍の、Ｖ２／２となる。 Similarly to the above-described operation with an on-duty of less than 50%, since the on-duty of the Gate1 signal and the Gate2 signal is equal, the voltages VL in the switching modes B and C are equal in terms of time average Vc0 = (V2−Vc0) It becomes the relationship. Therefore, the voltage Vc0 across the energy transfer capacitor C0 is V2 / 2, which is ½ times the secondary terminal voltage V2.
上記を整理すると、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬは、
スイッチングモードＡでは、ＶＬ＝０、
スイッチングモードＢでは、ＶＬ＝Ｖｃ０＝Ｖ２／２、
スイッチングモードＣでは、ＶＬ＝（Ｖ２−Ｖｃ０）＝Ｖ２／２
となる。
これより、インダクタＬの両端の電位差と、ＦＥＴ１、ＦＥＴ２のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、次の関係で表される。
To summarize the above, the voltage VL at the FET3 side connection terminal of the inductor L is:
In switching mode A, VL = 0,
In switching mode B, VL = Vc0 = V2 / 2,
In switching mode C, VL = (V2−Vc0) = V2 / 2
It becomes.
Accordingly, the potential difference between both ends of the inductor L, the switch-on time ton and the switch-off time toff of the FET1 and FET2 are expressed by the following relationship.
スイッチングモードＡ：Ｌ・ＩＬｒｐｌ＝（ｔｏｎ−ｔｏｆｆ）／２・Ｖ１・・（４ａ）
スイッチングモードＢ、Ｃ：Ｌ・ＩＬｒｐｌ＝−ｔｏｆｆ・（Ｖ１−Ｖ２／２）
・・（４ｂ）
Switching mode A: L.ILrpl = (ton-toff) /2.V1 .. (4a)
Switching modes B and C: L · ILrpl = −toff · (V1−V2 / 2)
.. (4b)
式（４ａ）と式（４ｂ）の左辺同士が等しいことから、次の関係が成り立つ。 Since the left sides of the equations (4a) and (4b) are equal, the following relationship is established.
（ｔｏｎ−ｔｏｆｆ）／２・Ｖ１＝−ｔｏｆｆ・（Ｖ１−Ｖ２／２） ・・（５） (Ton-toff) /2.V1=-toff. (V1-V2 / 2) (5)
上の式（５）を一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について整理すると次のようになる。 The above equation (5) can be summarized with respect to the primary terminal voltage V1 and the secondary terminal voltage V2 as follows.
（Ｖ２／Ｖ１）＝（ｔｏｎ＋ｔｏｆｆ）／ｔｏｆｆ＝１／（１−ｔｏｎ／Ｔ）
・・（６）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ
(V2 / V1) = (ton + toff) / toff = 1 / (1-ton / T)
(6)
However, ton + toff = T
上の式（６）で、周期Ｔは、スイッチングモードＡ→Ｂ→Ａ→Ｃ→Ａの順に切替わって一周する期間を示しており、周期Ｔの内に、ｔｏｎ期間が１回、ｔｏｆｆ期間が１回含まれている。ｔｏｎ＋ｔｏｆｆ＝Ｔとなる。
式（６）は、式（３）と等しいものであり、即ち、オンデューティが５０％未満であっても５０％以上であっても無関係にオンデューティの変化に合わせて連続的にＤＣ／ＤＣ電圧変換比は調整される。
なお、図５に示されるゲート駆動信号のオンデューティが５０％以上の動作では、ｔｏｎ／Ｔ≧０．５であり、式（６）に当てはめると、ＤＣ／ＤＣ電圧変換比は、２以上となる。よって、Ｖ２≧（Ｖ１×２）である。
In the above equation (6), the period T indicates a period in which the switching mode A → B → A → C → A is switched in order, and the ton period is once in the period T, and the toff period. Is included once. Ton + toff = T.
Equation (6) is equivalent to Equation (3), that is, whether the on-duty is less than 50% or more than 50%, DC / DC continuously according to the change in on-duty. The voltage conversion ratio is adjusted.
In the operation in which the on-duty of the gate drive signal shown in FIG. 5 is 50% or more, ton / T ≧ 0.5, and when applied to Equation (6), the DC / DC voltage conversion ratio is 2 or more. Become. Therefore, V2 ≧ (V1 × 2).
これらから、スイッチングモードＢ、Ｃでは、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２／２≧Ｖ１、インダクタＬの正極側端子Ｐ１側接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは負の方向へ減少する。 From these, in the switching modes B and C, the voltage VL = V2 / 2 ≧ V1 of the FET3 side connection terminal of the inductor L, and the voltage of the positive terminal P1 side connection terminal of the inductor L is V1. Therefore, the potential difference between both ends of the inductor L with respect to VL becomes negative, and the inductor current IL decreases in the negative direction.
以上のように、スイッチングモードＡ→Ｂ→Ａ→Ｃ→Ａの切替わりにおいて、
スイッチングモードＡでは、インダクタ電流ＩＬは、ＩＬ≧０の状態から更に正の方向に増加するよう変化し、
スイッチングモードＢ、Ｃでは、インダクタ電流ＩＬは、ＩＬ＜０の状態に向けて変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／２周期で２回繰り返されることとなる。即ち、ゲート駆動信号のオンデューティが５０％以上である場合についても、電界効果トランジスタのスイッチング周波数に対してインダクタＬには２倍の周波数の交流電流が導通することとなる。
As described above, in the switching mode A → B → A → C → A,
In switching mode A, the inductor current IL changes so as to further increase in the positive direction from the state of IL ≧ 0,
In the switching modes B and C, the inductor current IL changes toward the state of IL <0.
From this, increase and decrease of the inductor current IL are repeated twice in the T / 2 period over the switching period T of the field effect transistor. That is, even when the on-duty of the gate drive signal is 50% or more, an alternating current having a frequency twice that of the switching frequency of the field effect transistor is conducted to the inductor L.
次に、降圧動作時について説明する。
降圧動作時：
１）オンデューティ５０％未満の場合：
降圧動作では図２（ｂ）に示すように、電圧Ｖ１≦電圧Ｖ２の関係で、ＤＣ／ＤＣ変換装置１の二次側に接続した電気機器５が発生する電力をＶ２からＶ１へＤＣ／ＤＣ電圧変換して直流電源４で回収する。
図６に、降圧動作時でゲート駆動信号のオンデューティが５０％未満の波形を図示する。図６で（ａ）は、ゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替わりタイミングを示している。
Next, the step-down operation will be described.
During step-down operation:
1) On duty less than 50%:
In the step-down operation, as shown in FIG. 2 (b), the electric power generated by the
FIG. 6 illustrates a waveform in which the on-duty of the gate drive signal is less than 50% during the step-down operation. 6A shows the gate drive signal, FIG. 6B shows the inductor current IL, and FIG. 6C shows the switching mode and the switching timing thereof.
図６（ａ）において、Ｇａｔｅ３信号がハイの場合にＦＥＴ３が、Ｇａｔｅ４信号がハイの場合にＦＥＴ４がオンし、ドレインからソースに向けて電流が流れる。Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２がオンするが、降圧動作時には電流がソースからドレインに向けてＦＥＴ１、ＦＥＴ２に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
図６（ａ）のゲート駆動信号と図６（ｃ）のスイッチングモードとその切替えタイミングは、昇圧動作時でゲート駆動信号のオンデューティが５０％未満での、図４（ａ）、図４（ｃ）と同じである。
即ち、降圧動作時も昇圧動作時もゲート駆動信号は同じ波形であり、Ｇａｔｅ１からＧａｔｅ４のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＢ→Ｄ→Ｃ→Ｄ→Ｂの順に切替わる。
6A, when the Gate3 signal is high, the FET3 is turned on, and when the Gate4 signal is high, the FET4 is turned on, and a current flows from the drain toward the source. The FET1 is turned on when the Gate1 signal is high, and the FET2 is turned on when the Gate2 signal is high. However, during the step-down operation, a current flows from the source to the drain instead of the parasitic diode inherent in the FET1 and FET2.
The gate drive signal of FIG. 6A, the switching mode of FIG. 6C, and the switching timing thereof are shown in FIGS. 4A and 4C when the on-duty of the gate drive signal is less than 50% during the boost operation. Same as c).
That is, the gate drive signal has the same waveform during the step-down operation and the step-up operation, and the combination of high and low logic of the gate drive signals from
スイッチングモードＤでは、ＦＥＴ３とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ２がオフであって、
電流が、正極側端子Ｐ２→ＦＥＴ４→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、インダクタＬにエネルギが蓄積される。その電流導通の方向から、インダクタ電流ＩＬの極性は負である。
また、ＦＥＴ３とＦＥＴ４がオンして電流が導通することから、電圧ＶＬは、およそＶ２となる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧と正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−Ｖ２）で負となり、インダクタ電流ＩＬは、ＩＬ＜０の状態から負方向へ増加する。
In switching mode D, FET3 and FET4 are on, FET1 and FET2 are off,
The current flows through the path of the positive
In addition, since FET3 and FET4 are turned on and current is conducted, the voltage VL is approximately V2.
Therefore, the difference between the voltage at the connection terminal on the FET3 side of the inductor L and the voltage at the connection terminal on the positive terminal P1 side becomes negative at (V1−V2), and the inductor current IL decreases from the state of IL <0 in the negative direction. To increase.
スイッチングモードＢでは、ＦＥＴ１とＦＥＴ３がオン、ＦＥＴ２とＦＥＴ４がオフであって、
電流が、エネルギ移行用キャパシタＣ０→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１の経路に流れ、エネルギがインダクタＬとエネルギ移行用キャパシタＣ０から放出される。また、平滑キャパシタＣ２には、電気機器５の発電電圧Ｖ２が印加され、平滑キャパシタＣ２にエネルギが供給される。
ＦＥＴ１、ＦＥＴ３がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ１側接続端子の電位は、およそＶｃｏｍ＝０、ＦＥＴ３側接続端子の電位は、およそＶＬとなる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖｃ０となる。
In switching mode B, FET1 and FET3 are on, FET2 and FET4 are off,
A current flows in the path of energy transfer capacitor C0 → FET3 → inductor L → positive electrode side terminal P1 →
Since FET1 and FET3 are turned on and current is conducted, the potential of the FET1 side connection terminal of the energy transfer capacitor C0 is approximately Vcom = 0, and the potential of the FET3 side connection terminal is approximately VL.
Therefore, the voltage VL at the FET3 side connection terminal of the inductor L becomes Vc0.
スイッチングモードＣでは、ＦＥＴ２とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ３がオフであって、
電流が、正極側端子Ｐ２→ＦＥＴ４→エネルギ移行用キャパシタＣ０→ＦＥＴ２→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、エネルギがインダクタＬから放出され、エネルギ移行用キャパシタＣ０に蓄えられる。
ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ２側接続端子の電位は、およそＶＬ、ＦＥＴ４側接続端子の電位は、およそＶ２となる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２−Ｖｃ０となる。
In switching mode C, FET2 and FET4 are on, FET1 and FET3 are off,
Current flows in the path of positive terminal P2 → FET4 → energy transfer capacitor C0 → FET2 → inductor L → positive terminal P1 →
Since FET2 and FET4 are turned on and current is conducted, the potential of the FET2 side connection terminal of the energy transfer capacitor C0 is approximately VL, and the potential of the FET4 side connection terminal is approximately V2.
Therefore, the voltage VL = V2−Vc0 of the connection terminal of the inductor L on the FET3 side.
ここで、Ｇａｔｅ３信号とＧａｔｅ４信号のオンデューティは等しいため、スイッチングモードＢ、Ｃにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０＝（Ｖ２−Ｖｃ０）の関係となる。
よって、昇圧動作時と同様にエネルギ移行用キャパシタＣ０の両端電圧Ｖｃ０は、二次側端子電圧Ｖ２の１／２倍の、Ｖ２／２となる。
Here, since the on-duty of the Gate3 signal and the Gate4 signal is equal, the voltages VL in the switching modes B and C are equal in terms of time average, and the relationship is Vc0 = (V2-Vc0).
Therefore, the voltage Vc0 across the energy transfer capacitor C0 becomes V2 / 2, which is ½ times the secondary terminal voltage V2, as in the boost operation.
上記を整理すると、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬは、
スイッチングモードＢでは、ＶＬ＝Ｖｃ０＝Ｖ２／２、
スイッチングモードＣでは、ＶＬ＝（Ｖ２−Ｖｃ０）＝Ｖ２／２、
スイッチングモードＤでは、ＶＬ＝Ｖ２
となる。
これより、インダクタＬの両端の電位差とＦＥＴ１、ＦＥＴ２のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、昇圧動作時のゲート駆動信号のオンデューティが５０％未満での関係を示す式（１ａ）、（１ｂ）と同じとなる。
このため、同様に、式（２）、式（３）の関係が成り立つ。
即ち、ＤＣ／ＤＣ電圧変換装置１の電圧変換比（Ｖ２／Ｖ１）は、式（３）で示される。
To summarize the above, the voltage VL at the FET3 side connection terminal of the inductor L is:
In switching mode B, VL = Vc0 = V2 / 2,
In switching mode C, VL = (V2−Vc0) = V2 / 2,
In switching mode D, VL = V2
It becomes.
Accordingly, the potential difference between both ends of the inductor L and the switch-on time ton and the switch-off time toff of the FET1 and FET2 are expressed by equations (1a) and ( Same as 1b).
For this reason, the relationship of Formula (2) and Formula (3) is similarly established.
That is, the voltage conversion ratio (V2 / V1) of the DC / DC
図６のゲート駆動信号のオンデューティが５０％未満の動作では、ｔｏｎ／Ｔ＜０．５であり、式（４）に当てはめるとＤＣ／ＤＣ電圧変換比は、２未満となる。よって、Ｖ２＜（Ｖ１×２）である。即ち、一次側端子電圧Ｖ１は、二次側端子電圧Ｖ２の１／２倍より高く１倍よりも低い電圧へ降圧される。 In the operation in which the on-duty of the gate drive signal in FIG. 6 is less than 50%, ton / T <0.5, and the DC / DC voltage conversion ratio is less than 2 when applied to Equation (4). Therefore, V2 <(V1 × 2). That is, the primary side terminal voltage V1 is stepped down to a voltage that is higher than ½ times the secondary side terminal voltage V2 and lower than 1 time.
これらから、スイッチングモードＢ、Ｃでは、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２／２＜ Ｖ１、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは正の方向に向けて減少する。即ち、降圧動作時でインダクタ電流ＩＬ＜０の状態から、ＩＬ≧０の状態に向けてＩＬは変化する。 From these, in the switching modes B and C, the voltage VL = V2 / 2 <V1 of the FET3 side connection terminal of the inductor L, and the voltage of the connection terminal of the inductor L on the positive side terminal P1 side is V1. Therefore, the potential difference between both ends of the inductor L becomes positive with respect to VL, and the inductor current IL decreases in the positive direction. That is, IL changes from the state where the inductor current IL <0 during the step-down operation toward the state where IL ≧ 0.
以上のように、スイッチングモードＢ→Ｄ→Ｃ→Ｄ→Ｂ の切替わりにおいて、
スイッチングモードＢ、Ｃでは、インダクタ電流ＩＬは、ＩＬ≧０の状態に向けて変化し、
スイッチングモードＤでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から更に負の方向に増加するよう変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／２周期で２回繰り返されることとなる。即ち、昇圧動作時と同様に電界効果トランジスタのスイッチング周波数に対してインダクタＬには２倍の周波数の交流電流が導通することとなる。
As described above, when switching mode B → D → C → D → B,
In switching modes B and C, the inductor current IL changes toward a state where IL ≧ 0,
In the switching mode D, the inductor current IL changes so as to further increase in the negative direction from the state of IL <0.
From this, increase and decrease of the inductor current IL are repeated twice in the T / 2 period over the switching period T of the field effect transistor. That is, as in the step-up operation, an alternating current having a frequency twice that of the switching frequency of the field effect transistor is conducted to the inductor L.
２）オンデューティ５０％以上の場合：
次に、降圧動作時でゲート駆動信号のオンデューティが５０％以上である場合について説明する。図７は、当該時の動作波形を示しており、（ａ）はゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替りタイミングである。
図７（ａ）において、Ｇａｔｅ３信号がハイの場合にＦＥＴ３が、Ｇａｔｅ４信号がハイの場合にＦＥＴ４がオンし、ドレインからソースに向けて電流が流れる。
Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２がオンするが、降圧動作時には電流がソースからドレインに向けてＦＥＴ１、ＦＥＴ２に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
2) When the on-duty is 50% or more:
Next, a case where the on-duty of the gate drive signal is 50% or more during the step-down operation will be described. FIG. 7 shows operation waveforms at that time, where (a) is a gate drive signal, (b) is an inductor current IL, and (c) is a switching mode and its switching timing.
In FIG. 7A, the
The FET1 is turned on when the Gate1 signal is high, and the FET2 is turned on when the Gate2 signal is high. However, during the step-down operation, a current flows from the source to the drain instead of the parasitic diode inherent in the FET1 and FET2.
図７（ａ）のゲート駆動信号と図７（ｃ）のスイッチングモードとその切替えタイミングは、昇圧動作時でゲート駆動信号のオンデューティが５０％以上での図５（ａ）、図５（ｃ）と同じである。
即ち、降圧動作時も昇圧動作時もゲート駆動信号は同じ波形であり、Ｇａｔｅ１からＧａｔｅ４のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＡ→Ｂ→Ａ→Ｃ→Ａ の順に切替わる。
The gate drive signal shown in FIG. 7A, the switching mode shown in FIG. 7C, and the switching timing thereof are shown in FIGS. ).
That is, the gate drive signal has the same waveform during the step-down operation and the step-up operation, and the combination of high and low logic of the gate drive signals from
先ず、スイッチングモードＣでは、ＦＥＴ２とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ３がオフであって、
電流が、正極側端子Ｐ２→ＦＥＴ４→エネルギ移行用キャパシタＣ０→ＦＥＴ２→インダクタＬ→直流電源４→負極側端子Ｎ１の経路に流れ、エネルギがインダクタＬとエネルギ移行用キャパシタＣ０に蓄えられる。
ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ２側接続端子の電位は、およそＶＬ、ＦＥＴ４側接続端子の電位は、およそＶ２となる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２−Ｖｃ０となる。
First, in switching mode C, FET2 and FET4 are on, FET1 and FET3 are off,
The current flows through the path of the positive terminal P2, the
Since FET2 and FET4 are turned on and current is conducted, the potential of the FET2 side connection terminal of the energy transfer capacitor C0 is approximately VL, and the potential of the FET4 side connection terminal is approximately V2.
Therefore, the voltage VL = V2−Vc0 of the connection terminal of the inductor L on the FET3 side.
スイッチングモードＢでは、ＦＥＴ１とＦＥＴ３がオン、ＦＥＴ２とＦＥＴ４がオフであって、
電流が、エネルギ移行用キャパシタＣ０→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１の経路に流れ、エネルギがインダクタＬに蓄えられ、エネルギ移行用キャパシタＣ０から放出される。
ＦＥＴ１、ＦＥＴ３がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ１側接続端子の電位は、およそＶｃｏｍ＝０、ＦＥＴ３側接続端子の電位は、およそＶＬとなる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖｃ０となる。
In switching mode B, FET1 and FET3 are on, FET2 and FET4 are off,
A current flows in the path of energy transfer capacitor C0 → FET3 → inductor L → positive electrode side terminal P1 →
Since FET1 and FET3 are turned on and current is conducted, the potential of the FET1 side connection terminal of the energy transfer capacitor C0 is approximately Vcom = 0, and the potential of the FET3 side connection terminal is approximately VL.
Therefore, the voltage VL at the FET3 side connection terminal of the inductor L becomes Vc0.
スイッチングモードＡでは、ＦＥＴ１とＦＥＴ２がオン、ＦＥＴ３とＦＥＴ４がオフであって、
電流が、インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１→ＦＥＴ２の経路に流れ、エネルギがインダクタＬから放出される。
電圧ＶＬは、ＦＥＴ１とＦＥＴ２に電流が導通し、およそＶｃｏｍ＝０となることから、インダクタＬのＦＥＴ２側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、Ｖ１で正となり、インダクタ電流ＩＬは、ＩＬ＜０の状態から正の方向へ向けて変化する。
In switching mode A, FET1 and FET2 are on, FET3 and FET4 are off,
The current flows in the path of inductor L → positive terminal P1 →
The voltage VL is such that a current is conducted between FET1 and FET2, and Vcom = 0, so that the difference between the voltage VL at the FET2 side connection terminal of the inductor L and the voltage at the positive terminal P1 side connection terminal is V1. The inductor current IL changes from the state of IL <0 toward the positive direction.
また、上述のオンデューティが５０％未満の動作と同様に、Ｇａｔｅ３信号とＧａｔｅ４信号のオンデューティは等しいため、スイッチングモードＢ、Ｃにおける電圧ＶＬは、時間平均的に等しく、Ｖｃ０＝（Ｖ２−Ｖｃ０）の関係となる。
よって、昇圧動作時と同様に、エネルギ移行用キャパシタＣ０の両端電圧Ｖｃ０は、二次側端子電圧Ｖ２の１／２倍の、Ｖ２／２となる。
Similarly to the above-described operation in which the on-duty is less than 50%, since the on-duty of the Gate3 signal and the Gate4 signal is equal, the voltages VL in the switching modes B and C are equal in time average, and Vc0 = (V2−Vc0). ).
Therefore, as in the step-up operation, the voltage Vc0 across the energy transfer capacitor C0 is V2 / 2, which is ½ times the secondary terminal voltage V2.
上記を整理すると、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬは、
スイッチングモードＡでは、ＶＬ＝Ｖｃｏｍ＝０、
スイッチングモードＢでは、ＶＬ＝Ｖｃ０＝Ｖ２／２、
スイッチングモードＣでは、ＶＬ＝（Ｖ２−Ｖｃ０）＝Ｖ２／２
となる。
これより、インダクタＬの両端の電位差とＦＥＴ１、ＦＥＴ２のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆの関係は、昇圧動作時のゲート駆動信号のオンデューティが５０％以上での関係を示す式（４ａ）、（４ｂ）と同じとなる。このため、同様に式（５）、式（６）の関係が成り立つ。
即ち、ＤＣ／ＤＣ電圧変換装置１の電圧変換比（Ｖ２／Ｖ１）は、式（６）で示される。
To summarize the above, the voltage VL at the FET3 side connection terminal of the inductor L is:
In switching mode A, VL = Vcom = 0,
In switching mode B, VL = Vc0 = V2 / 2,
In switching mode C, VL = (V2−Vc0) = V2 / 2
It becomes.
Accordingly, the relationship between the potential difference between both ends of the inductor L and the switch-on time ton and the switch-off time toff of the FET1 and FET2 is an expression (4a) showing the relationship when the on-duty of the gate drive signal during the boosting operation is 50% or more. , (4b). For this reason, the relationship of Formula (5) and Formula (6) is formed similarly.
That is, the voltage conversion ratio (V2 / V1) of the DC / DC
図７のゲート駆動信号のオンデューティが５０％以上の動作では、ｔｏｎ／Ｔ≧０．５であり、式（６）に当てはめるとＤＣ／ＤＣ電圧変換比は、２以上となる。よって、Ｖ２≧（Ｖ１×２）である。即ち、一次側端子電圧Ｖ１は、二次側端子電圧Ｖ２の１／２倍より低い電圧へ降圧される。 In the operation in which the on-duty of the gate drive signal in FIG. 7 is 50% or more, ton / T ≧ 0.5, and when applied to Expression (6), the DC / DC voltage conversion ratio is 2 or more. Therefore, V2 ≧ (V1 × 2). That is, the primary side terminal voltage V1 is stepped down to a voltage lower than ½ times the secondary side terminal voltage V2.
これらから、スイッチングモードＢ、Ｃでは、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２／２≧Ｖ１、インダクタＬの正極側端子Ｐ１側接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは負の方向に増加する。即ち、降圧動作時でインダクタ電流ＩＬ＜０の状態から、更に負の方向へ増加するよう変化する。 From these, in the switching modes B and C, the voltage VL = V2 / 2 ≧ V1 of the FET3 side connection terminal of the inductor L, and the voltage of the positive terminal P1 side connection terminal of the inductor L is V1. Therefore, the potential difference between both ends of the inductor L with respect to VL becomes negative, and the inductor current IL increases in the negative direction. That is, the voltage changes from the state where the inductor current IL <0 during the step-down operation further increases in the negative direction.
上述のように、スイッチングモードＡ→Ｂ→Ａ→Ｃ→Ａ の切替わりにおいて、
スイッチングモードＡでは、インダクタ電流ＩＬは、ＩＬ≧０の状態に向けて変化し、
スイッチングモードＢ、Ｃでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から更に負の方向に増加するよう変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／２周期で２回繰り返されることとなる。即ち、ゲート駆動信号のオンデューティが５０％以上である場合についても、電界効果トランジスタのスイッチング周波数に対してインダクタＬには２倍の周波数の交流電流が導通することとなる。
As described above, when switching mode A → B → A → C → A,
In switching mode A, the inductor current IL changes toward a state where IL ≧ 0,
In the switching modes B and C, the inductor current IL changes so as to increase further in the negative direction from the state of IL <0.
From this, increase and decrease of the inductor current IL are repeated twice in the T / 2 period over the switching period T of the field effect transistor. That is, even when the on-duty of the gate drive signal is 50% or more, an alternating current having a frequency twice that of the switching frequency of the field effect transistor is conducted to the inductor L.
以上で説明した動作内容の通り、昇圧時と降圧時のいずれの場合も電界効果トランジスタのスイッチング周波数に対してインダクタＬには２倍の周波数の交流電流が導通する。
そして、本発明のＤＣ／ＤＣ電圧変換装置１の電界効果トランジスタは、可聴周波数の上限である２０ｋＨｚ以上のスイッチング周波数で動作する。
As described above, the AC current of twice the frequency is conducted to the inductor L with respect to the switching frequency of the field effect transistor in both cases of step-up and step-down.
And the field effect transistor of the DC /
ところで、従来のＤＣ／ＤＣ電圧変換装置では、パワー半導体ユニットにＳｉを材料としたＩＧＢＴとＰＩＮダイオードを用いているため、実用的な半導体接合部温度の上限が１７５℃程度となる制約がある。この上限温度を超えると、Ｓｉを材料とするパワー半導体ユニットは、漏れ電流が増加するなど物性が変化し破損する。従って、ＤＣ／ＤＣ電圧変換装置の出力電力容量は、パワー半導体ユニットの半導体接合部温度が上昇したとしても、上限の１７５℃未満に収まるよう設定されなければならない。ここで、パワー半導体ユニットの半導体接合部温度は、パワー半導体ユニットの発生損失による発熱特性と、パワー半導体ユニットを冷却するための冷却構造や冷媒の温度によって定まる放熱特性とのバランスに従う。 By the way, in the conventional DC / DC voltage converter, since the IGBT and PIN diode which used Si for the power semiconductor unit are used, there exists a restriction | limiting that the upper limit of practical semiconductor junction temperature becomes about 175 degreeC. If this upper limit temperature is exceeded, the power semiconductor unit made of Si will be damaged due to changes in physical properties such as increased leakage current. Therefore, the output power capacity of the DC / DC voltage converter must be set so as to be within the upper limit of 175 ° C. even if the semiconductor junction temperature of the power semiconductor unit rises. Here, the semiconductor junction temperature of the power semiconductor unit is in accordance with the balance between the heat generation characteristics due to the generated loss of the power semiconductor unit and the heat dissipation characteristics determined by the cooling structure for cooling the power semiconductor unit and the temperature of the refrigerant.
これに対し、本願発明のＤＣ／ＤＣ電圧変換装置におけるＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４には、そのバンドギャップがＳｉのそれより大きいワイドバンドギャップの半導体材料による電界効果トランジスタを用いているため、ＤＣ／ＤＣ電圧変換装置１が取り扱い可能な出力電力容量は、従来技術に基づくものよりも格段に拡大し、電力密度が向上している。
これは、ワイドバンドギャップの材料の半導体接合部温度の上限がＳｉ材料の半導体接合部温度の上限よりも引き上げられることに因る。この理由について述べる。
On the other hand, since FET1, FET2, FET3, and FET4 in the DC / DC voltage converter of the present invention use field effect transistors made of a semiconductor material having a wide bandgap that is larger than that of Si, DC The output power capacity that can be handled by the DC /
This is because the upper limit of the semiconductor junction temperature of the wide band gap material is raised above the upper limit of the semiconductor junction temperature of the Si material. The reason for this will be described.
従来技術での半導体材料として良く用いられるＳｉはバンドギャップ値が１．１２ｅＶであった。これに対し、ワイドバンドギャップと総称されている材料として代表的なものには、炭化珪素４Ｈ−ＳｉＣ（バンドギャップ：３．２５ｅＶ）、窒化ガリウムＧａＮ（バンドギャップ：３．３９ｅＶ）、ダイヤモンド（バンドギャップ：５．４７ｅＶ）が挙げられる。 Si often used as a semiconductor material in the prior art has a band gap value of 1.12 eV. On the other hand, typical materials generally referred to as wide band gaps include silicon carbide 4H—SiC (band gap: 3.25 eV), gallium nitride GaN (band gap: 3.39 eV), diamond (band Gap: 5.47 eV).
Ｓｉ材料とワイドバンドギャップ材料とを比較すると、結晶内の電子の状態を表すバンド構造の上で、バンドギャップが大きい（広い）ほど、電子が価電子帯から伝導帯に遷移するために多くのエネルギが必要となるが、ワイドバンドギャップの場合はＳｉに比べて、より多くの熱エネルギを与えて励起させない限り、電子が伝導帯へ飛び移れない。この性質をパワーデバイスのＰＮ接合部の漏れ電流に当てはめると考えると、パワー半導体ユニットがオフしている際にワイドバンドギャップの半導体材料は、Ｓｉ材料にて漏れ電流が流れ始める温度よりも、更に高温になってようやく漏れ電流が流れ始めることにあたる。言い換えると、ワイドバンドギャップ材料のパワー半導体ユニットは、Ｓｉ材料のパワー半導体ユニットよりも、半導体として正常に動作する半導体接合部温度の上限が高くなる。バンドギャップ値が、例えば、２．０ｅＶ以上であれば、Ｓｉのバンドギャップ値１．１２ｅＶと比較してバンドギャップ値が約８０％以上大きくなるため、半導体接合部温度上限の差は有意に表れる。 When comparing the Si material and the wide band gap material, the larger the band gap (the wider) the band structure representing the state of electrons in the crystal, the more the electrons transition from the valence band to the conduction band. Energy is required, but in the case of a wide band gap, electrons cannot jump to the conduction band unless they are excited by giving more thermal energy than Si. Considering that this property is applied to the leakage current of the PN junction of the power device, when the power semiconductor unit is turned off, the semiconductor material of the wide band gap is more than the temperature at which the leakage current starts flowing in the Si material. It is equivalent to the leakage current finally starting to flow at high temperatures. In other words, the power semiconductor unit of the wide band gap material has a higher upper limit of the semiconductor junction temperature that normally operates as a semiconductor than the power semiconductor unit of the Si material. For example, if the band gap value is 2.0 eV or more, the band gap value is about 80% or more larger than the Si band gap value 1.12 eV, so that the difference in the upper limit of the semiconductor junction temperature appears significantly. .
ＤＣ／ＤＣ電圧変換装置の取扱い電力を増すと、パワー半導体ユニットに生じる損失が増えて半導体接合部温度が上昇するが、バンドギャップ値が２．０ｅＶ以上の材料のパワー半導体ユニットを用いることにより、特性の劣化が少なく抑えられて、耐熱性能は向上する。
従って、本発明のＤＣ／ＤＣ電圧変換装置１は、従来のＳｉ材料によるパワー半導体ユニットを用いた場合と比較して、半導体接合部が更に高温となるまで動作させることが可能であり、出力電力容量が拡大し電力密度が向上する。
When the handling power of the DC / DC voltage converter is increased, the loss generated in the power semiconductor unit increases and the semiconductor junction temperature rises. By using a power semiconductor unit made of a material having a band gap value of 2.0 eV or more, The deterioration of characteristics is suppressed to a small extent, and the heat resistance performance is improved.
Therefore, the DC / DC
一方で、半導体接合部温度の上限が高くなることを利用して、冷却ヒートシンクが要する冷却性能を下げることもできる。冷却性能を下げれば、冷却ヒートシンクも小型となるため、高出力容量であっても小型で軽量なＤＣ／ＤＣ電圧変換装置を実現可能である。 On the other hand, the cooling performance required by the cooling heat sink can be lowered by utilizing the fact that the upper limit of the semiconductor junction temperature is increased. If the cooling performance is lowered, the cooling heat sink is also reduced in size, so that a small and lightweight DC / DC voltage converter can be realized even with a high output capacity.
また、半導体スイッチ素子である電界効果トランジスタを可聴周波数上限の２０ｋＨｚ以上でスイッチング動作させるため、インダクタＬには４０ｋＨｚ以上の周波数の交流電流が導通し、従来のものよりも更にインダクタＬの容積と重量を低減できる。以下、この点について説明する。 Further, in order to switch the field effect transistor, which is a semiconductor switching element, at an audible frequency upper limit of 20 kHz or more, an alternating current having a frequency of 40 kHz or more is conducted to the inductor L, and the volume and weight of the inductor L are further increased than the conventional one. Can be reduced. Hereinafter, this point will be described.
上記で変換主回路２の動作を説明したように、インダクタＬのリップル電流成分はインダクタＬの巻線の端子間電位差の極性が周期的に切替わることで生じており、この端子間電位差の極性は、半導体スイッチ素子のスイッチング動作に連動している。即ち、半導体スイッチ素子を高い周波数でスイッチング動作させるほど、巻線の端子間電位差の極性が短い周期で切替わることとなる。これは、インダクタＬのリップル電流成分の増加→減少→増加→減少の繰返しが短時間で行われることにあたるため、この繰返しの中でのインダクタ電流ＩＬの増加量、減少量は低下する、つまり、リップル電流成分の振幅が低減されることになる。
As described above for the operation of the conversion
このため、インダクタＬに導通する交流電流が減ることとなり、直流電流と交流電流が重畳した合計の電流量も減少する。
そこで、インダクタＬのインダクタンス値の大小によって、リップル電流成分の振幅が大小変化することから、交流電流の振幅をそのまま低減させる代わりにインダクタンス値を下げてインダクタの磁路の断面積を減らし、インダクタＬを従来よりも小型、軽量に構成できる。
この時、リップル電流成分の振幅をＩＬｒｐｌ、インダクタンス値をＬｃ、インダクタ巻線の端子間電位差をΔＶ、半導体スイッチ素子のスイッチング周期をＴとすると、リップル電流成分の周期はＴ／２となり、次の関係で表される。
For this reason, the alternating current conducted to the inductor L is reduced, and the total amount of current in which the direct current and the alternating current are superimposed is also reduced.
Therefore, since the amplitude of the ripple current component changes depending on the inductance value of the inductor L, instead of reducing the amplitude of the alternating current as it is, the inductance value is lowered to reduce the cross-sectional area of the magnetic path of the inductor, and the inductor L Can be made smaller and lighter than before.
At this time, if the amplitude of the ripple current component is ILrpl, the inductance value is Lc, the potential difference between terminals of the inductor winding is ΔV, and the switching period of the semiconductor switch element is T, the period of the ripple current component is T / 2. Expressed in relationship.
Ｌｃ・ＩＬｒｐｌ＝ΔＶ・（Ｔ／４） ・・・（７） Lc · ILrpl = ΔV · (T / 4) (7)
いま、半導体スイッチ素子のスイッチング周波数が５ｋＨｚ（Ｔ＝２００μｓ）、インダクタＬのリップル電流成分周波数が１０ｋＨｚ、端子間電位差ΔＶ＝３５０Ｖ、インダクタンス値Ｌｃ＝３５０μＨである場合に、式（７）より、リップル電流成分振幅ＩＬｒｐｌ＝５０Ａとなる。
ここで、スイッチング周波数を可聴周波数上限の２０ｋＨｚ（Ｔ＝５０μｓ）に上げると、インダクタＬのリップル電流成分周波数は４０ｋＨｚ、端子間電位差ΔＶ＝３５０Ｖの場合に、式（７）よりＬｃ・ＩＬｒｐｌ＝４３７５×１０＾−６となる。
Now, when the switching frequency of the semiconductor switch element is 5 kHz (T = 200 μs), the ripple current component frequency of the inductor L is 10 kHz, the terminal-to-terminal potential difference ΔV = 350 V, and the inductance value Lc = 350 μH, the ripple is obtained from the equation (7). The current component amplitude ILrpl = 50A.
Here, when the switching frequency is increased to 20 kHz (T = 50 μs), which is the upper limit of the audible frequency, when the ripple current component frequency of the inductor L is 40 kHz and the potential difference between terminals ΔV = 350 V, Lc · ILrpl = 4375 from Equation (7). × 10 ^ -6.
インダクタンス値Ｌｃ＝３５０μＨのままとすれば、ＩＬｒｐｌ＝１２．５Ａとなり、前述の５０Ａに比べて２５％に低下するが、ＩＬｒｐｌ＝５０Ａを保てば、Ｌ＝８７．５μＨと、インダクタンス値Ｌｃが２５％に低減する。
インダクタンス値Ｌｃを低減することは、インダクタ巻線の巻数、インダクタコアの実効断面積を下げることにつながり、巻線部分、コア部分の容積が低減、即ち、インダクタＬの容積が減ることになる。
If the inductance value Lc = 350 μH is maintained, ILrpl = 12.5 A, which is 25% lower than the above-mentioned 50 A. However, if ILrpl = 50 A is maintained, L = 87.5 μH and the inductance value Lc is Reduce to 25%.
Reducing the inductance value Lc leads to lowering the number of turns of the inductor winding and the effective cross-sectional area of the inductor core, and the volume of the winding part and the core part is reduced, that is, the volume of the inductor L is reduced.
インダクタの巻線には主に銅が、コアには鉄を主成分とする電磁鋼板や軟磁性材、フェライト、あるいは鉄、アルミ、ニッケルの合金が用いられる。これら金属の比重は、銅が８．９５ｇ／ｃｃ、鉄が７．８７ｇ／ｃｃであり、樹脂の比重に比べて数倍以上に高い。その構成材料の内でも、金属が主体の構造物であるインダクタＬを小型、軽量とする本発明のＤＣ／ＤＣ電圧変換装置１は、高出力容量であっても優れて軽量に実現できる。
Copper is mainly used for the winding of the inductor, and an electromagnetic steel plate or soft magnetic material mainly composed of iron, ferrite, or an alloy of iron, aluminum, or nickel is used for the core. The specific gravity of these metals is 8.95 g / cc for copper and 7.87 g / cc for iron, which is several times higher than the specific gravity of the resin. Among the constituent materials, the DC /
ところで、本発明のＤＣ／ＤＣ電圧変換装置１は、およそ１００Ｖから１０００Ｖの範囲の電圧を取り扱い、可聴周波数上限の２０ｋＨｚ以上でスイッチングすると共に、高い出力電力容量かつ小型、軽量であることが要求される。
ところが、従来技術のＤＣ／ＤＣ電圧変換装置では、Ｓｉ材料の半導体スイッチ素子を用いており、可聴周波数上限の２０ｋＨｚ以上でスイッチング動作させることは極めて困難であった。
半導体スイッチ素子としてＳｉ材料のものであっても、電界効果トランジスタであればユニポーラデバイスであって動作反応時間が短い特性を持っており、可聴周波数の上限以上の周波数でのスイッチング動作が可能となる。しかし、ＤＣ／ＤＣ変換装置に求められる高い出力電力容量に適合して低損失であるには、半導体スイッチ素子の耐電圧が１００Ｖ程度以下のものしか実用化されていない。よって、Ｓｉを材料としたＦＥＴは本発明のＤＣ／ＤＣ電圧変換装置１の用途に対して使用できなかった。
By the way, the DC /
However, the DC / DC voltage converter of the prior art uses a semiconductor switch element made of Si material, and it is extremely difficult to perform a switching operation at an audio frequency upper limit of 20 kHz or more.
Even if the semiconductor switch element is made of a Si material, if it is a field effect transistor, it is a unipolar device and has a short operation reaction time, and switching operation at a frequency higher than the upper limit of the audible frequency becomes possible. . However, only a semiconductor switch element with a withstand voltage of about 100 V or less has been put into practical use in order to meet the high output power capacity required for a DC / DC converter and to have a low loss. Therefore, the FET made of Si cannot be used for the application of the DC /
また、従来のようにＳｉを材料とした半導体スイッチ素子としてＩＧＢＴを用いる場合は、１００Ｖから１０００Ｖの電圧範囲を取り扱うための素子耐電圧として適合するものの、可聴周波数の上限以上の周波数でのスイッチング動作には使用できなかった。上記の電圧範囲に合致した素子耐電圧を持つＩＧＢＴは、耐電圧を得るためにデバイス構造内のドリフト層が厚くなってしまう。ＩＧＢＴはバイポーラデバイスであることから、ターンオフ動作時に厚いドリフト層内の少数キャリアの消滅に時間を要してしまい、動作反応時間が長いという短所がある。この動作反応時間の長さから、可聴周波数の上限以上の高い周波数でのスイッチング動作には適用困難である。 In addition, when an IGBT is used as a semiconductor switch element made of Si as in the prior art, it is suitable as an element withstand voltage for handling a voltage range of 100 V to 1000 V, but a switching operation at a frequency higher than the upper limit of the audible frequency. Could not be used. In an IGBT having an element withstand voltage that matches the above voltage range, the drift layer in the device structure becomes thick in order to obtain the withstand voltage. Since the IGBT is a bipolar device, it takes time to eliminate minority carriers in the thick drift layer during the turn-off operation, and has a disadvantage that the operation reaction time is long. Due to the length of this operation reaction time, it is difficult to apply to a switching operation at a high frequency higher than the upper limit of the audible frequency.
これに対し、本発明のＤＣ／ＤＣ電圧変換装置１は、パワー半導体ユニットとしてバンドギャップが、例えば、２．０ｅＶ以上のワイドバンドギャップの半導体材料を使った電界効果トランジスタあるいは整流ダイオードを用いるが故に、およそ１００Ｖから１０００Ｖの範囲の電圧を取り扱い、かつ、可聴周波数上限の２０ｋＨｚ以上でのスイッチング動作が可能であって、高い出力電力容量で小型、軽量に実現できる。
これは、ワイドバンドギャップの半導体がＳｉを材料とする半導体よりも絶縁破壊電界強度が高く、飽和ドリフト速度が速いという特性に基づいている。
Ｓｉを材料とする半導体では絶縁破壊強度は、０．３ＭＶ／ｃｍ、飽和ドリフト速度は１×１０＾７ｃｍ／ｓであるのに対し、ワイドバンドギャップの半導体では、絶縁破壊強度は、４Ｈ−ＳｉＣが３ＭＶ／ｃｍ、ＧａＮが３ＭＶ／ｃｍ、ダイヤモンドが２ＭＶ／ｃｍ、飽和ドリフト速度は、４Ｈ−ＳｉＣが２．２×１０＾７ｃｍ／ｓ、ＧａＮが２．４×１０＾７ｃｍ／ｓ、ダイヤモンドが２．５×１０＾７ｃｍ／ｓである。
On the other hand, the DC /
This is based on the characteristics that a wide band gap semiconductor has a higher breakdown field strength and a higher saturation drift velocity than a semiconductor made of Si.
In a semiconductor made of Si, the dielectric breakdown strength is 0.3 MV / cm and the saturation drift velocity is 1 × 10 7 cm / s, whereas in a wide band gap semiconductor, the dielectric breakdown strength is 4H-SiC. Is 3 MV / cm, GaN is 3 MV / cm, diamond is 2 MV / cm, saturation drift velocity is 4 × 10 ^ 7 cm / s for 4H-SiC, 2.4 × 10 ^ 7 cm / s for GaN, and diamond is 2.5 × 10 ^ 7 cm / s.
絶縁破壊強度が高いほどパワー半導体ユニットとして必要な耐電圧を得るに際しての、パワー半導体ユニットの構造でドリフト領域に当てられる層の厚みを薄くすることができる。また、飽和ドリフト速度が速いことによってドリフト領域内を電子が素早く移動できる。即ち、ワイドバンドギャップの半導体の特長として、電子が薄いドリフト層を素早く移動することから動作反応時間が短く、可聴周波数の上限以上の高い周波数でのスイッチング動作が可能であるという点が挙げられる。 The higher the dielectric breakdown strength, the thinner the layer applied to the drift region in the structure of the power semiconductor unit when obtaining the withstand voltage required for the power semiconductor unit. In addition, since the saturation drift speed is high, electrons can move quickly in the drift region. That is, as a feature of the wide band gap semiconductor, it is possible to perform a switching operation at a high frequency higher than the upper limit of the audible frequency because the electrons move quickly through the thin drift layer and the operation reaction time is short.
また、本発明のＤＣ／ＤＣ電圧変換装置１は、半導体スイッチ素子を可聴周波数の上限以上の周波数でスイッチング動作させ、インダクタＬのリップル電流成分の周波数がスイッチング周波数の２倍となることから、特に、インダクタＬとエネルギ移行用キャパシタＣ０、平滑キャパシタＣ１、Ｃ２で顕著であった耳障りな可聴騒音の発生を解消できる。よって、従来では外部への騒音伝播を抑えるための振動吸収部材を取り付けたり、インダクタのコア材料として低磁歪のものを採用するなどのコストアップや容積アップ、重くなるといった悪影響をもたらす処置を採らなくても良い。
Further, the DC /
また、本発明のＤＣ／ＤＣ電圧変換装置１は、従来のものよりも高い周波数で半導体スイッチ素子をスイッチング動作させることから、エネルギ移行用キャパシタＣ０、平滑キャパシタＣ１、Ｃ２に必要な静電容量を低減し、また、発生する損失も低減して小型で軽量に構成することが可能となる。
このことを、図８を用いて説明する。図８は、横軸を周波数の対数値、縦軸をインピーダンスの対数値としてキャパシタのインピーダンス特性を見た図である。
In addition, since the DC /
This will be described with reference to FIG. FIG. 8 is a diagram showing the impedance characteristics of a capacitor with the horizontal axis representing the logarithmic value of the frequency and the vertical axis representing the logarithmic value of the impedance.
図において、一点鎖線は静電容量Ｃａの特性、実線は静電容量Ｃｂの特性を示し、静電容量の大小関係は Ｃｂ＜Ｃａであって Ｃａの方が静電容量が大きい。インピーダンスは、低い周波数域から周波数が増すに連れて低下していく。これは低い周波数域ではキャパシタ素子の容量成分がインピーダンスを決める主成分となるためである。インピーダンスは、周波数の増加に連れて、ある周波数で極小値となり、この極小値となる周波数を超えて更に周波数が増すと、傾きが反転してインピーダンスが増加する特性となる。これは、高い周波数となるとキャパシタ素子の電流経路となるリード部分の誘導成分がインピーダンスを決める主成分となるためである。 In the figure, the alternate long and short dash line indicates the characteristics of the capacitance Ca, and the solid line indicates the characteristics of the capacitance Cb. The capacitance relationship is Cb <Ca, and Ca has a larger capacitance. The impedance decreases as the frequency increases from a low frequency range. This is because the capacitance component of the capacitor element is a main component that determines the impedance in a low frequency range. As the frequency increases, the impedance becomes a minimum value at a certain frequency, and when the frequency further increases beyond the frequency that becomes the minimum value, the slope is inverted and the impedance increases. This is because at a high frequency, the inductive component of the lead portion that becomes the current path of the capacitor element becomes the main component that determines the impedance.
ここで、キャパシタ素子の容量成分がインピーダンスの主成分となる低い周波数域では、静電容量が少ない容量Ｃｂの方が容量Ｃａよりもインピーダンスが大きくなる。一方、誘導成分がインピーダンスの主成分となる高い周波数域では静電容量が多い容量Ｃａの方が容量Ｃｂよりもインピーダンスが大きくなる。
いま、従来のＤＣ／ＤＣ電圧変換装置にて半導体スイッチ素子を１０ｋＨｚでスイッチングし、キャパシタに流れる交流電流の周波数も同じ周波数である場合のインピーダンスをＺａΩとする。本発明のＤＣ／ＤＣ電圧変換装置にて、キャパシタのインピーダンス特性が極小値となる周波数までの範囲内かつ可聴周波数の上限２０ｋＨｚでスイッチングすれば、従来の通り、１０ｋＨｚでスイッチングする場合よりもインピーダンスが低減する。
Here, in the low frequency range where the capacitance component of the capacitor element is the main component of the impedance, the capacitance Cb having a smaller capacitance has a larger impedance than the capacitance Ca. On the other hand, in a high frequency range where the inductive component is the main component of impedance, the capacitance Ca having a larger capacitance has a larger impedance than the capacitance Cb.
Now, let the impedance be ZaΩ when the semiconductor switch element is switched at 10 kHz in the conventional DC / DC voltage converter and the frequency of the alternating current flowing in the capacitor is the same frequency. In the DC / DC voltage converter according to the present invention, if switching is performed within the range up to the frequency where the impedance characteristic of the capacitor becomes a minimum value and the upper limit of the audible frequency is 20 kHz, the impedance is higher than in the case of switching at 10 kHz as usual. To reduce.
そこで、静電容量をＣａからＣｂへ減少させても尚、２０ｋＨｚでのインピーダンスＺｂが、Ｚｂ＜ＺａとなるようＣｂを選定すれば、静電容量の低減によるキャパシタの小型化、軽量化と、インピーダンスの低減を両立可能となる。
また、インピーダンスがＺａからＺｂへ低減することにより、キャパシタに交流電流が流れる際に生じる損失が減少するため、キャパシタの発熱による温度上昇が緩和されて好ましい。発熱による温度上昇は、キャパシタに用いられる樹脂材料の劣化を促進することから、キャパシタを用いたＤＣ／ＤＣ電圧変換装置の耐久性を短縮する要因となる。本発明のＤＣ／ＤＣ電圧変換装置は、キャパシタの小型化、軽量化と耐久信頼性の確保を容易とする効果を得られる。
Therefore, even if the capacitance is reduced from Ca to Cb, if Cb is selected so that the impedance Zb at 20 kHz satisfies Zb <Za, the capacitor can be reduced in size and weight by reducing the capacitance. Impedance can be reduced at the same time.
Further, since the impedance is reduced from Za to Zb, the loss that occurs when an alternating current flows through the capacitor is reduced, which is preferable because the temperature rise due to heat generation of the capacitor is mitigated. The temperature rise due to heat generation promotes the deterioration of the resin material used for the capacitor, and thus becomes a factor for shortening the durability of the DC / DC voltage converter using the capacitor. The DC / DC voltage converter according to the present invention can achieve the effect of facilitating the reduction in size and weight of the capacitor and the securing of durability reliability.
続いて、図９を参照して、制御ユニット３の動作について説明する。図９は、制御ユニット３と変換主回路２の構成を説明するブロック図である。
制御ユニット３は、外部から、変換主回路２の一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、および、図示しない外部装置からのＤＣ／ＤＣ電圧変換比指示を入力して内部で制御演算を行い、変換主回路２内のＦＥＴ４、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１のスイッチング動作を制御するゲート駆動信号８を出力する。
Next, the operation of the
The
制御ユニット３に入力する一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、ＤＣ／ＤＣ電圧変換比指示は、変換制御部１０に入力する。変換制御部１０は、二次側端子電圧Ｖ２と一次側端子電圧Ｖ１との比から、実際に動作中の変換主回路２の電圧変換比を算出するとともに、外部装置からのＤＣ／ＤＣ電圧変換比指示と突き合わせて公知の比例積分（ＰＩ）演算等を用いた負帰還制御演算を行ってＦＥＴ１とＦＥＴ２のオンデューティの目標量Ｌｄｕｔｙを算出する。Ｌｄｕｔｙは、デューティの下限を０％、上限を１００％とする範囲で、例えば、０％の際にＬｄｕｔｙ＝０．０、１００％の際にＬｄｕｔｙ＝１．０として間を直線補間した量として表す。
The primary side
また、インダクタ電流ＩＬは、上記の電圧変換比の負帰還制御演算ループに内包される制御演算ループとして、インダクタ電流の目標量ＩＬ＿ｒｅｆとインダクタ電流ＩＬを突き合わせて行う負帰還制御演算の入力量として用いられる。
このインダクタ電流の負帰還マイナー制御演算を適用すれば、外周のＤＣ／ＤＣ電圧変換比の負帰還制御系の制御帯域を高周波数に設定可能となり、半導体スイッチ素子にワイドバンドギャップ半導体を適用して従来よりも高い周波数でスイッチングするのと相俟って、ＤＣ／ＤＣ電圧変換比指示への変換比制御の追従応答性が向上する。
The inductor current IL is used as an input amount for a negative feedback control calculation performed by matching the inductor current target amount IL_ref and the inductor current IL as a control calculation loop included in the negative feedback control calculation loop having the voltage conversion ratio. It is done.
By applying the negative feedback minor control calculation of the inductor current, the control band of the negative feedback control system of the DC / DC voltage conversion ratio on the outer periphery can be set to a high frequency, and a wide band gap semiconductor is applied to the semiconductor switch element. Combined with switching at a higher frequency than before, the follow-up response of the conversion ratio control to the DC / DC voltage conversion ratio instruction is improved.
次に、ＬｄｕｔｙはゲートＰＷＭ生成部１１に入力する。ゲートＰＷＭ生成部１１は、Ｌｄｕｔｙの値に対応して、パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）し、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）に示されるゲート駆動信号８（Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３、Ｇａｔｅ４）の原信号となる矩形状のゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４を生成出力する。これは、例えば、三角波比較法を用いて周波数が半導体スイッチ素子のスイッチング周波数、振幅が１．０の三角波とＬｄｕｔｙとの大小比較を行って生成される。
Next, Lduty is input to the
ゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４は、ゲート駆動回路１２に入力する。ゲート駆動回路１２は、ゲートＰＷＭ信号の論理に応じて半導体スイッチ素子のオン、オフ動作させるゲート駆動信号８を出力する。ゲート駆動回路１２は、ゲートＰＷＭ生成部１１との間でゲートＰＷＭ信号を受け渡しする必要から、信号を絶縁して受信する。これは、ＦＥＴ４、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１のソース電位がそれぞれ個別の値となり、またＦＥＴ４、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１のオン、オフを切替えるために、それぞれの電界効果トランジスタのソース電位を基準として、ゲートの電位を操作する必要がある一方、ゲートＰＷＭ生成部１１は、同一の基準電位でゲートＰＷＭ信号を生成出力するためである。
The gate PWM signals Gpwm1, Gpwm2, Gpwm3, and Gpwm4 are input to the
また、上述のように、ソース電位が個別である各電界効果トランジスタを動作させるよう、ゲート駆動回路１２は、ゲート駆動回路（１）１２１、ゲート駆動回路（２）１２２、ゲート駆動回路（３）１２３、ゲート駆動回路（４）１２４に分かれる。
各ゲート駆動回路は、対応する電界効果トランジスタのソース電位と信号接続しており、ゲート駆動信号８の電圧を電源電圧ＶＤとするかソース電位とするかを切替えることで、スイッチオン、スイッチオフを制御する。電源電圧ＶＤも各電界効果トランジスタに応じて個別に供給する必要から、４通りの相互に絶縁された電源電圧ＶＤ１、ＶＤ２、ＶＤ３、ＶＤ４をゲート電源回路１３で作り、それぞれゲート駆動回路（１）１２１、ゲート駆動回路（２）１２２、ゲート駆動回路（３）１２３、ゲート駆動回路（４）１２４に供給する。
In addition, as described above, the
Each gate drive circuit is signal-connected to the source potential of the corresponding field effect transistor, and switching between switching on and switching off by switching the voltage of the
ゲート駆動回路（１）１２１はＧａｔｅ１信号を出力しＦＥＴ１を、ゲート駆動回路（２）１２２はＧａｔｅ２信号を出力しＦＥＴ２を、ゲート駆動回路（３）１２３はＧａｔｅ３信号を出力しＦＥＴ３を、ゲート駆動回路（４）１２４はＧａｔｅ４信号を出力しＦＥＴ４をそれぞれスイッチング動作する。 The gate drive circuit (1) 121 outputs a Gate1 signal to output FET1, the gate drive circuit (2) 122 outputs a Gate2 signal to output FET2, and the gate drive circuit (3) 123 outputs a Gate3 signal to drive FET3 to gate drive. The circuit (4) 124 outputs a Gate4 signal and performs switching operation of each FET4.
ＦＥＴ１とＦＥＴ２のオンデューティとＤＣ／ＤＣ電圧変換比の関係は、式（３）、式（６）にしたがって図１０に示される特性となる。ＤＣ／ＤＣ電圧変換装置１は、上述のように図示しない外部装置からのＤＣ／ＤＣ電圧変換比指示に追従すべく制御ユニット３で演算を行い、定常的には、図１０の特性線上での指示されたＤＣ／ＤＣ電圧変換比に対応するオンデューティでのゲート駆動信号８を出力して変換主回路２内の半導体スイッチ素子のスイッチオン、スイッチオフを制御する。
オンデューティが０％の場合にＤＣ／ＤＣ電圧変換装置１の一次側端子電圧Ｖ１と二次側端子電圧Ｖ２は等しくなる。オンデューティが大きくなるに連れ、電圧変換比Ｖ２／Ｖ１は大きくなる。昇圧動作時は、一次側から二次側の方向へ昇圧比Ｖ２／Ｖ１が１．０以上の範囲で電力を送り、降圧動作時は、二次側から一次側の方向へ降圧比Ｖ１／Ｖ２が１．０以下の範囲で電力を送る。
The relationship between the on-duty of the FET1 and FET2 and the DC / DC voltage conversion ratio has the characteristics shown in FIG. 10 according to the equations (3) and (6). As described above, the DC / DC
When the on-duty is 0%, the primary terminal voltage V1 and the secondary terminal voltage V2 of the DC /
以上に説明したように、本実施の形態１によれば、パワー半導体ユニットとして、そのバンドギャップがＳｉのそれより大きいワイドバンドギャップの半導体材料からなる電界効果トランジスタを用いてＤＣ／ＤＣ電圧変換装置を構成しているため、可聴周波数上限の２０ｋＨｚ以上でのスイッチング動作が可能であって、かつ、パワー半導体ユニットの半導体接合部温度の上限が、従来のＳｉ材料によるものよりも大幅に引き上げられる。
また、本発明の変換主回路構成とすることで、インダクタＬのリップル電流成分周波数は半導体スイッチ素子のスイッチング周波数の２倍とできる。
このことから、ＤＣ／ＤＣ電圧変換装置の出力電力容量を増加してパワー半導体ユニットで生じる損失が増えたとしても、パワー半導体ユニットの耐熱温度が高くなるため、ヒートシンクによる放熱とパワーデバイスの発熱との釣り合い関係が不整合とならない。一方、冷却ヒートシンクが要する冷却性能を下げることで、冷却ヒートシンクを小型、軽量とできる。装置の小型化に伴い、運搬や運搬時の梱包に関しても簡便となる。
As described above, according to the first embodiment, a DC / DC voltage converter using a field effect transistor made of a semiconductor material having a wide band gap larger than that of Si as a power semiconductor unit. Therefore, the switching operation at an audio frequency upper limit of 20 kHz or more is possible, and the upper limit of the semiconductor junction temperature of the power semiconductor unit is significantly increased as compared with the conventional Si material.
Further, by adopting the conversion main circuit configuration of the present invention, the ripple current component frequency of the inductor L can be doubled the switching frequency of the semiconductor switch element.
Therefore, even if the output power capacity of the DC / DC voltage converter is increased and the loss generated in the power semiconductor unit is increased, the heat-resistant temperature of the power semiconductor unit is increased. The balanced relationship of is not inconsistent. On the other hand, by reducing the cooling performance required for the cooling heat sink, the cooling heat sink can be made smaller and lighter. Along with the downsizing of the device, the transportation and the packaging during transportation become simple.
更に、インダクタＬのリップル電流成分の周波数が高くなるため、インダクタＬのインダクタンスを下げることが可能となり、インダクタの容積と重量が従来技術に基づくものに比べ格段に低減する。
従って、取り扱い可能な出力電力容量を拡大し、電力密度が向上しつつも、小型で軽量なＤＣ／ＤＣ電圧変換装置を実現可能である。
また、特に、インダクタＬとエネルギ移行用キャパシタＣ０、平滑キャパシタＣ１、Ｃ２で顕著であった耳障りな可聴騒音の発生も解消できる。
Furthermore, since the frequency of the ripple current component of the inductor L is increased, the inductance of the inductor L can be lowered, and the volume and weight of the inductor are significantly reduced compared to those based on the prior art.
Therefore, it is possible to realize a small and lightweight DC / DC voltage conversion device while expanding the output power capacity that can be handled and improving the power density.
In particular, the generation of annoying audible noise, which is remarkable with the inductor L, the energy transfer capacitor C0, and the smoothing capacitors C1 and C2, can be solved.
なお、本発明の範囲内で、図１１に示すよう変換主回路２のパワー半導体ユニットに、ワイドバンドギャップの半導体材料による電界効果トランジスタの替わりに、Ｓｉ材料であって可聴周波数の上限周波数以上で動作可能なよう特性の調整を施したＩＧＢＴ、および、これと逆並列に接続したワイドバンドギャップの半導体材料による整流素子を適用したものであっても良い。図１１において、半導体スイッチ素子は、ＩＧＢＴ１、ＩＧＢＴ２、ＩＧＢＴ３、ＩＧＢＴ４である。ワイドバンドギャップ材料による整流素子は、Ｄｉ１、Ｄｉ２、Ｄｉ３、Ｄｉ４である。ＩＧＢＴ１とＤｉ１、ＩＧＢＴ２とＤｉ２、ＩＧＢＴ３とＤｉ３、ＩＧＢＴ４とＤｉ４が対となって逆並列に接続し、電流を双方向に導通可能なパワー半導体ユニットとなす。
Within the scope of the present invention, the power semiconductor unit of the conversion
このように構成すれば、半導体スイッチ素子であるＩＧＢＴの半導体接合部温度を上限の１７５℃未満に抑えなければいけないものの、整流素子としてワイドバンドギャップの半導体材料を適用することから、逆回復時間が短く逆回復電流を低減できる。
よって、Ｓｉ材料によるＩＧＢＴを用いたとしてもＩＧＢＴのスイッチングの応答速度を速めることができ、スイッチング損失を低減可能なことから、ＩＧＢＴの温度上昇に余裕が生じ、ＤＣ／ＤＣ電圧変換装置が取り扱い可能な出力電力容量が拡大して電力密度が向上する。
With this configuration, the semiconductor junction temperature of the IGBT, which is a semiconductor switching element, must be kept below the upper limit of 175 ° C. However, since a wide band gap semiconductor material is applied as the rectifying element, the reverse recovery time is Short reverse recovery current can be achieved.
Therefore, even if an IGBT made of Si material is used, the switching response speed of the IGBT can be increased and the switching loss can be reduced. Therefore, there is a margin in the temperature rise of the IGBT, and the DC / DC voltage converter can be handled. The output power capacity is increased and the power density is improved.
なお、以上の説明では、パワー半導体ユニットのスイッチング周波数を可聴周波数上限以上としたが、このスイッチング周波数の２倍となるインダクタに流れる交流成分の周波数が可聴周波数上限値以上となる条件を満たすものとしても、特に、その騒音が問題となるインダクタの発生音は可聴周波数の上限以上となるので、耳障りな可聴騒音の発生は、以上で説明した場合と同様防止することができる。 In the above description, the switching frequency of the power semiconductor unit is set to the upper limit of the audible frequency, but the condition that the frequency of the AC component flowing through the inductor that is twice the switching frequency is higher than the upper limit of the audible frequency is satisfied. In particular, since the noise generated by the inductor, whose noise is a problem, is equal to or higher than the upper limit of the audible frequency, generation of harsh audible noise can be prevented in the same manner as described above.
実施の形態２．
以下、本発明の実施の形態２におけるＤＣ／ＤＣ電圧変換装置を、図１２から図１４を用いて説明する。
図１２は、本実施例によるＤＣ／ＤＣ電圧変換装置１の外観図である。（ａ）は、斜視図、（ｂ）は、斜視図上で矢印Ｄｓ方向から見た側面図である。図１２（ａ）において、冷却ヒートシンク１５は、面積の大きい上方面と下方面を冷却面として、ここに当接する構造体から吸熱し、内部を循環する冷媒に放熱する。パイプ１６ａ、１６ｂは、冷却ヒートシンク１５内部への冷媒の出入口である。
冷却ヒートシンク１５の上方面にはインダクタＬとキャパシタＣが載置されている。キャパシタＣには、変換主回路２の平滑キャパシタＣ１、Ｃ２、エネルギ移行用キャパシタＣ０が一体となって格納されている。
Hereinafter, a DC / DC voltage conversion apparatus according to
FIG. 12 is an external view of the DC /
An inductor L and a capacitor C are placed on the upper surface of the cooling
インダクタＬとキャパシタＣは、電流が流れることで内部発熱するが、冷却ヒートシンク１５と当接する冷却面を経て放熱される。一方、冷却ヒートシンク１５の下方面には、内部にパワー半導体ユニットを備えたパワーモジュール１９が載置されている。パワー半導体ユニット内の半導体スイッチ素子に導通損失とスイッチング損失が、整流素子に導通損失と逆回復損失が生じて発熱するが、冷却ヒートシンク１５と当接する冷却面を経て放熱される。
The inductor L and the capacitor C generate heat internally when a current flows, but are radiated through a cooling surface that contacts the
パワーモジュール１９の更に下方には、電子部品実装基板の様態でホルダ１８に支持されて制御ユニット３が配置されている。また、冷却ヒートシンク１５の側方（図の手前側）には、変換主回路２を構成するパワー半導体ユニット（ＦＥＴ１〜ＦＥＴ４）とキャパシタＣ０、Ｃ１、Ｃ２、インダクタＬを電気的に接続するバスバーを内蔵した配索部品１７が配置されている。この配索部品１７には、一次側の正極側端子Ｐ１、二次側の正極側端子Ｐ２、および、一次側と二次側をまとめて一つとした負極側端子Ｎの端子台も備わっている。
Further below the
図１２（ｂ）において、パワーモジュール１９と制御ユニット３との間は信号を遣り取りする中継端子２０で接続している。実施の形態１で説明したように、制御ユニット３には図示しない外部装置からのＤＣ／ＤＣ電圧変換比指示の他、変換主回路２から一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、電界効果トランジスタＦＥＴ１〜ＦＥＴ４のそれぞれのソース電位が入力する。また、変換主回路２へゲート駆動信号８が出力する。中継端子２０は、これら信号が伝送される経路である。
In FIG. 12B, the
図１２（ａ）、（ｂ）に示す通り、パワーモジュール１９とキャパシタＣ、インダクタＬとは、冷却ヒートシンク１５を挟んで近接し重ねて配置される。この形態では、キャパシタＣ、インダクタＬの発熱は、それぞれ当接する冷却ヒートシンク１５の冷却面を経て冷媒に放熱する冷却経路を経て放熱される。パワーモジュール１９も同様に冷却ヒートシンク１５の冷却面を経て冷媒に放熱される。
冷却ヒートシンク１５は、キャパシタＣ、インダクタＬの発生熱とパワーモジュール１９の発生熱との干渉を絶つ熱絶縁性の熱障壁構造体としても機能している。
As shown in FIGS. 12A and 12B, the
The cooling
このように、熱障壁構造体を挟むことで、半導体ユニットにワイドバンドギャップ材料によるパワー半導体ユニットを適用し、半導体接合部温度が従来のＳｉ材料によるものよりも更に高温となるまで動作させた場合でも、キャパシタＣやインダクタＬへ伝熱してキャパシタＣとインダクタＬの温度が高くなるといった問題を生じない。これには、キャパシタＣやインダクタＬの耐久性が劣化しないという利点がある。 In this way, when a power semiconductor unit made of a wide band gap material is applied to the semiconductor unit by sandwiching the thermal barrier structure, the semiconductor junction temperature is made to be higher than that of the conventional Si material. However, there is no problem that the temperature of the capacitor C and the inductor L increases due to heat transfer to the capacitor C and the inductor L. This has the advantage that the durability of the capacitor C and the inductor L does not deteriorate.
キャパシタやインダクタには種々の樹脂材料が用いられており、例えば、キャパシタの誘電体フィルムのポリプロピレン（ＰＰ）、ポリエチレンテレフタレート（ＰＥＴ）、防湿材のエポキシレジン、インダクタのコアとしての軟磁性材料のポリアミド（ＰＡ）、伝熱絶縁用注型材のポリウレタンレジン、シリコーンレジンなどが挙げられる。
この樹脂材料部分において温度が上昇すると、熱分解による劣化が促進されてキャパシタの静電容量の低下、漏れ電流の増加、インダクタコアの強度の低下、注型材の絶縁耐量の低下などを引き起こし、耐久信頼性が悪化する。本発明のＤＣ／ＤＣ電圧変換装置によれば、この課題を回避することができる。
Various resin materials are used for capacitors and inductors, such as polypropylene (PP), polyethylene terephthalate (PET) for dielectric films of capacitors, epoxy resins for moisture-proof materials, and polyamides for soft magnetic materials as inductor cores. (PA), cast resin for heat transfer insulation, polyurethane resin, silicone resin, and the like.
When the temperature rises in this resin material part, deterioration due to thermal decomposition is promoted, causing a decrease in the capacitance of the capacitor, an increase in leakage current, a decrease in the strength of the inductor core, a decrease in the dielectric strength of the casting material, and the durability. Reliability deteriorates. According to the DC / DC voltage converter of the present invention, this problem can be avoided.
このことを、図１３を用い、放熱経路の熱抵抗とそれぞれの温度の関係から具体的に説明する。
図１３は、パワーモジュール１９とインダクタＬを発熱体とし、発生熱が冷却ヒートシンク１５内の冷媒に放熱されるまでの経路と、その経路上の熱抵抗を模式的に示したものである。（ａ）は、インダクタＬの放熱経路とパワーモジュール１９の放熱経路との間を橋渡しする部分の熱抵抗θｂｋがθｂｋ＝０．３ｋ／Ｗであり、インダクタＬとパワーモジュール１９との間に熱障壁構造体を挟んでいない場合を示している。
これに対し、（ｂ）は、その間の熱抵抗θｂｋ＝１０．０ｋ／Ｗであり、本発明のようにインダクタＬとパワーモジュール１９との間に熱障壁構造体を挟んでいる場合を示している。
This will be specifically described with reference to FIG. 13 from the relationship between the thermal resistance of the heat dissipation path and the respective temperatures.
FIG. 13 schematically shows the path through which the generated heat is dissipated to the refrigerant in the
On the other hand, (b) shows the thermal resistance θbk = 10.0 k / W between them, and shows the case where the thermal barrier structure is sandwiched between the inductor L and the
なお、図中のθｓ１は、パワーモジュール１９の放熱経路上での冷却ヒートシンク１５の熱抵抗、θｓ２は、パワーモジュール１９と冷却ヒートシンク１５との間の熱抵抗、θｒ１は、インダクタＬの放熱経路上での冷却ヒートシンク１５の熱抵抗、θｒ２は、インダクタＬと冷却ヒートシンク１５との間の熱抵抗である。
また、Ｔｊは、パワーモジュール１９内のパワー半導体ユニットの半導体接合部温度、Ｔｎｓは、パワーモジュール１９の放熱経路上で冷却ヒートシンク１５との接合部分の温度である。Ｔｒｃは、インダクタＬ内の発熱部分の温度、Ｔｎｒは、インダクタＬの放熱経路上で冷却ヒートシンク１５との接合部分の温度である。また、Ｔｗは冷媒の温度である。
In the figure, θs1 is the thermal resistance of the cooling
Tj is the semiconductor junction temperature of the power semiconductor unit in the
パワーモジュール１９はＪＥｓの損失を生じ、これが発生熱となって発熱する。図の熱抵抗回路網でのノードＮｓでパワーモジュール１９の近傍の冷却ヒートシンク１５を経て冷媒に達する流れＪＥｓａと、インダクタＬの近傍の冷却ヒートシンク１５へ迂回して冷媒に達する流れＪＥｓｂとに分かれる。
同様に、インダクタＬはＪＥｒの損失を生じ、これが発生熱となって発熱する。ＪＥｒは、図の熱抵抗回路網でのノードＮｒでインダクタＬの近傍の冷却ヒートシンク１５を経て冷媒に達する流れＪＥｒａとパワーモジュール１９の近傍の冷却ヒートシンク１５へ迂回して冷媒に達する流れＪＥｒｂとに分かれる。
The
Similarly, the inductor L causes a loss of JEr, which is generated as heat and generates heat. JEr is a flow JEra that reaches the refrigerant through the cooling
図１３（ａ）と（ｂ）とはθｂｋの値が異なる他は、各熱抵抗値は同一であって、
θｓ１＝０．１ｋ／Ｗ、θｓ２＝０．２ｋ／Ｗ、θｒ１＝０．２ｋ／Ｗ、θｒ２＝２．６ｋ／Ｗである。
また、パワーモジュール１９の発生熱ＪＥｓ＝５００Ｗ、インダクタＬの発生熱ＪＥｒ＝４０Ｗ、冷媒温度Ｔｗ＝５０℃である。
13 (a) and 13 (b) have the same thermal resistance values except that the value of θbk is different,
θs1 = 0.1 k / W, θs2 = 0.2 k / W, θr1 = 0.2 k / W, and θr2 = 2.6 k / W.
The generated heat JEs of the
図１３（ａ）について具体的な数値は次のようになる。パワーモジュール１９の発生熱ＪＥｓは、ノードＮｓから冷却ヒートシンク１５側を見た合成熱抵抗に対する各経路の熱抵抗の割合いに応じて分流する。よって、冷却経路の分流は、
ＪＥｓａ＝５００Ｗ×（θｂｋ＋θｒ１）／（θｓ１＋θｂｋ＋θｒ１）＝５００×（５／６）Ｗ、
ＪＥｓｂ＝５００Ｗ×θｓ１／（θｓ１＋θｂｋ＋θｒ１）＝５００×（１／６）Ｗ となる。
同様に、インダクタＬの発生熱ＪＥｒはノードＮｒから冷却ヒートシンク１５側を見た合成熱抵抗に対する各経路の熱抵抗の割合いに応じて分流する。よって、冷却経路の分流は、
ＪＥｒａ＝４０Ｗ×（θｂｋ＋θｓ１）／（θｒ１＋θｂｋ＋θｓ１）＝５００×（４／６）Ｗ、
ＪＥｒｂ＝４０Ｗ×θｒ１／（θｒ１＋θｂｋ＋θｓ１）＝４０×（２／６）Ｗ
となる。
Specific numerical values for FIG. 13A are as follows. The generated heat JEs of the
JEsa = 500 W × (θbk + θr1) / (θs1 + θbk + θr1) = 500 × (5/6) W,
JEsb = 500W × θs1 / (θs1 + θbk + θr1) = 500 × (1/6) W
Similarly, the generated heat JEr of the inductor L is divided according to the ratio of the thermal resistance of each path to the combined thermal resistance when the cooling
JEra = 40W × (θbk + θs1) / (θr1 + θbk + θs1) = 500 × (4/6) W,
JErb = 40W × θr1 / (θr1 + θbk + θs1) = 40 × (2/6) W
It becomes.
θｓ１を通過する熱はＪＥｓａとＪＥｒｂの合成であり、上記より
ＪＥｓａ＋ＪＥｒｂ＝５００×（５／６）Ｗ＋４０×（２／６）Ｗ＝４３０Ｗ
となる。
また、θｒ１を通過する熱はＪＥｒａとＪＥｓ ｂの合成であり、上記より
ＪＥｓｂ＋ＪＥｒａ＝５００×（１／６）Ｗ＋４０×（４／６）Ｗ＝１１０Ｗ
となる。
従って、各部の温度は、
Ｔｎｓ＝θｓ１×（ＪＥｓａ＋ＪＥｒｂ）＋Ｔｗ＝０．１ｋ／Ｗ×４３０Ｗ＋５０℃＝９３℃、
Ｔｊ ＝θｓ２×ＪＥｓ＋Ｔｎｓ＝０．２ｋ／Ｗ×５００Ｗ＋９３℃＝１９３℃、
Ｔｎｒ＝θｒ１×（ＪＥｒａ＋ＪＥｓｂ）＋Ｔｗ＝０．２ｋ／Ｗ×１１０Ｗ＋５０℃＝７２℃、
Ｔｒｃ＝θｒ２×ＪＥｒ＋Ｔｎｒ＝２．６ｋ／Ｗ×４０Ｗ＋７２℃＝１７６℃
となる。
The heat passing through θs1 is a combination of JEsa and JErb.
JEsa + JErb = 500 × (5/6) W + 40 × (2/6) W = 430W
It becomes.
The heat passing through θr1 is a combination of JEra and JEsb. From the above, JEsb + JEra = 500 × (1/6) W + 40 × (4/6) W = 110W
It becomes.
Therefore, the temperature of each part is
Tns = θs1 × (JEsa + JErb) + Tw = 0.1 k / W × 430 W + 50 ° C. = 93 ° C.
Tj = θs2 × JEs + Tns = 0.2 k / W × 500 W + 93 ° C. = 193 ° C.
Tnr = θr1 × (JEra + JEsb) + Tw = 0.2 k / W × 110 W + 50 ° C. = 72 ° C.
Trc = θr2 × JEr + Tnr = 2.6 k / W × 40 W + 72 ° C. = 176 ° C.
It becomes.
図１３（ｂ）については、θｂｋ＝１０．０ｋ／Ｗとなることから、具体的な数値は次のようになる。
ＪＥｓａ＝５００Ｗ×（θｂｋ＋θｒ１）／（θｓ１＋θｂｋ＋θｒ１）＝５００×（１０．２／１０．３）Ｗ、
ＪＥｓｂ＝５００Ｗ×θｓ１／（θｓ１＋θｂｋ＋θｒ１）＝５００×（０．１／１０．３）Ｗ、
ＪＥｒａ＝４０Ｗ×（θｂｋ＋θｓ１）／（θｒ１＋θｂｋ＋θｓ１）＝５００×（１０．１／１０．３）Ｗ、
ＪＥｒｂ＝４０Ｗ×θｒ１／（θｒ１＋θｂｋ＋θｓ１）＝４０×（０．２／１０．３）Ｗ
となる。
In FIG. 13B, θbk = 10.0 k / W, so the specific numerical values are as follows.
JEsa = 500 W × (θbk + θr1) / (θs1 + θbk + θr1) = 500 × (10.2 / 10.3) W,
JEsb = 500W × θs1 / (θs1 + θbk + θr1) = 500 × (0.1 / 10.3) W,
JEra = 40W × (θbk + θs1) / (θr1 + θbk + θs1) = 500 × (10.1 / 10.3) W,
JErb = 40W × θr1 / (θr1 + θbk + θs1) = 40 × (0.2 / 10.3) W
It becomes.
θｓ１を通過する熱はＪＥｓａとＪＥｒｂの合成であり、上記より
ＪＥｓａ＋ＪＥｒｂ＝５００×（１０．２／１０．３）Ｗ＋４０×（０．２／１０．３）Ｗ＝４９５．９Ｗ
となる。
また、θｒ１を通過する熱はＪＥｒａとＪＥｓｂの合成であり、上記より
ＪＥｓｂ＋ＪＥｒａ＝５００×（０．１／１０．３）Ｗ＋４０×（１０．１／１０．３）Ｗ＝４４．１Ｗ
となる。
The heat passing through θs1 is a combination of JEsa and JErb.
JEsa + JErb = 500 × (10.2 / 10.3) W + 40 × (0.2 / 10.3) W = 495.9W
It becomes.
The heat passing through θr1 is a combination of JEra and JEsb. From the above, JEsb + JEra = 500 × (0.1 / 10.3) W + 40 × (10.1 / 10.3) W = 44.1W
It becomes.
従って、各部の温度は、
Ｔｎｓ＝θｓ１×（ＪＥｓａ＋ＪＥｒｂ）＋Ｔｗ＝０．１ｋ／Ｗ×４９５．９２Ｗ＋５０℃＝９９．６℃、
Ｔｊ ＝θｓ２×ＪＥｓ＋Ｔｎｓ＝０．２ｋ／Ｗ×５００Ｗ＋９９．６℃＝１９９．６℃、
Ｔｎｒ＝θｒ１×（ＪＥｒａ＋ＪＥｓｂ）＋Ｔｗ＝０．２ｋ／Ｗ×４４．１Ｗ＋５０℃＝５８．８℃、
Ｔｒｃ＝θｒ２×ＪＥｒ＋Ｔｎｒ＝２．６ｋ／Ｗ×４０Ｗ＋５８．８℃＝１６２．８℃
となる。
Therefore, the temperature of each part is
Tns = θs1 × (JEsa + JErb) + Tw = 0.1 k / W × 495.92 W + 50 ° C. = 99.6 ° C.
Tj = θs2 × JEs + Tns = 0.2 k / W × 500 W + 99.6 ° C. = 199.6 ° C.
Tnr = θr1 × (JEra + JEsb) + Tw = 0.2 k / W × 44.1 W + 50 ° C. = 58.8 ° C.
Trc = θr2 × JEr + Tnr = 2.6 k / W × 40 W + 58.8 ° C. = 162.8 ° C.
It becomes.
以上から、インダクタＬとパワーモジュール１９との間に熱障壁構造体を挟んでおらずθｂｋ＝０．３ｋ／Ｗと低い場合でのパワー半導体ユニットの半導体接合部温度Ｔｊは、１９３℃、インダクタＬ内の発熱部分の温度Ｔｒｃは、１７６℃であるのに対し、熱障壁構造体を挟んでいてθｂｋ＝１０．０ｋ／Ｗと高い場合では、パワー半導体ユニットの半導体接合部温度Ｔｊは、１９９．６℃、インダクタＬ内の発熱部分の温度Ｔｒｃは、１６２．８℃となる。
よって、熱障壁構造体を挟むことでＴｊは、６．６℃高くなり、Ｔｒｃは、１３．２℃低くなる。
本発明のＤＣ／ＤＣ電圧変換装置１は、パワー半導体ユニットにワイドバンドギャップ材料によるパワーデバイスを適用するため、半導体接合部温度が約１９０℃水準で６．６℃の上昇は、比較的許容できる。一方、樹脂材料を用いるインダクタＬの温度が約１７０℃水準で１３．２℃も低くなるのは、公知のアレニウスの化学反応則より樹脂材料の熱分解が大幅に抑制されることになり、インダクタコアの強度や注型材の絶縁耐量に関する耐久信頼性が大きく向上する。
From the above, the semiconductor junction temperature Tj of the power semiconductor unit when the thermal barrier structure is not sandwiched between the inductor L and the
Therefore, by sandwiching the thermal barrier structure, Tj is increased by 6.6 ° C., and Trc is decreased by 13.2 ° C.
Since the DC / DC
言い換えると、ワイドバンドギャップの半導体材料によるパワー半導体ユニットを適用し、従来のＳｉ材料によるものよりも更に半導体接合部温度が高温となるまで動作させたとしても、キャパシタＣやインダクタＬへの伝熱を阻止できるため、耐熱性向上の変更を加える必要がない。ひいては、コストアップや容積アップなどの悪影響が生じないという効果が得られる。 In other words, even if a power semiconductor unit made of a semiconductor material with a wide band gap is applied and operated until the semiconductor junction temperature becomes higher than that made with a conventional Si material, heat transfer to the capacitor C and the inductor L Therefore, it is not necessary to change the heat resistance. As a result, the effect that the bad influences, such as cost increase and volume increase, do not arise is acquired.
更に、また別の利点として、パワーモジュール１９とキャパシタＣに格納されるエネルギ移行用キャパシタＣ０との間を熱障壁構造体を挟んで近接し重ねて配置するため、配索部品１７内で両者間の電気接合用導体（バスバー）の配索距離を短縮できる。
よって、配索距離に応じて存在する寄生インダクタンス成分Ｌｓが、バスバーの配索距離の短縮に応じて低減され、バスバーに導通する電流Ｉの時間変化によって生じる誘起電圧Ｖｓ（＝Ｌｓ・ｄＩ／ｄｔ）も低減する。
Furthermore, as another advantage, the
Therefore, the parasitic inductance component Ls present according to the wiring distance is reduced as the bus bar wiring distance is shortened, and the induced voltage Vs (= Ls · dI / dt) generated by the time change of the current I conducted to the bus bar. ) Is also reduced.
ところで、この寄生インダクタンス成分Ｌｓは、変換主回路２内で図１４に示されるように存在する。構造物の配置上、寄生インダクタンスＬｓは、パワーモジュール１９とそれぞれエネルギ移行用キャパシタＣ０、平滑キャパシタＣ２、インダクタＬとの間、インダクタＬと平滑キャパシタＣ１との間の配索距離が長くなるバスバーの部分で比較的大きな値として存在することとなる。
インダクタＬの近傍の寄生インダクタンスＬｓは、インダクタＬがもともと誘導体であるため、悪影響は少ないが、パワーモジュール１９とエネルギ移行用キャパシタＣ０、平滑キャパシタＣ２との間で影響を及ぼす。
誘起電圧Ｖｓは、半導体スイッチ素子のスイッチング動作の際に、電気接続端子の電極にサージ電圧成分として重畳されものであり、サージ電圧成分が大きいと、パワー半導体ユニットやエネルギ移行用キャパシタの耐電圧を超えて過電圧故障を起こす。
Incidentally, the parasitic inductance component Ls exists in the conversion
The parasitic inductance Ls in the vicinity of the inductor L has little adverse effect because the inductor L is originally a derivative, but has an influence between the
The induced voltage Vs is superimposed as a surge voltage component on the electrode of the electrical connection terminal during the switching operation of the semiconductor switch element. If the surge voltage component is large, the withstand voltage of the power semiconductor unit and the energy transfer capacitor is reduced. Overvoltage failure will occur.
従って、この実施の形態２のＤＣ／ＤＣ電圧変換装置であれば、バスバーの寄生インダクタンスＬｓが低減するため、パワー半導体ユニットやエネルギ移行用キャパシタＣ０、平滑キャパシタＣ２の耐電圧の要求水準を下げることができる。
耐電圧の要求水準を下げることによって、パワー半導体ユニットの内部で耐電圧を得るためのドリフト層の厚みを薄くすることができる。ドリフト層の厚みが薄ければ、パワー半導体ユニットのスイッチング動作の反応時間が短くなり、高周波数でのスイッチング動作に適するとともに、ドリフト層でのオン抵抗分による導通損失や、ターンオン、ターンオフ時の半導体スイッチ素子の両端の電圧と導通電流との積の時間積分からなるスイッチング損失、整流素子の両端電圧と逆回復電流との積の時間積分からなる逆回復損失が減少する。
これは、ひいてはパワー半導体ユニットの発生熱を低減してＤＣ／ＤＣ電圧変換装置の効率を改善するとともに、スイッチング周波数のさらなる高周波化を容易とする。
Therefore, in the DC / DC voltage conversion apparatus of the second embodiment, the parasitic inductance Ls of the bus bar is reduced, so that the required level of withstand voltage of the power semiconductor unit, the energy transfer capacitor C0, and the smoothing capacitor C2 is lowered. Can do.
By reducing the required level of withstand voltage, the thickness of the drift layer for obtaining the withstand voltage inside the power semiconductor unit can be reduced. If the drift layer is thin, the reaction time of the switching operation of the power semiconductor unit is shortened, making it suitable for high-frequency switching operation, conduction loss due to on-resistance in the drift layer, and semiconductors at turn-on and turn-off The switching loss consisting of the time integration of the product of the voltage across the switch element and the conduction current and the reverse recovery loss consisting of the time integration of the product of the voltage across the rectifier element and the reverse recovery current are reduced.
This, in turn, reduces the heat generated by the power semiconductor unit to improve the efficiency of the DC / DC voltage converter and facilitates further increase of the switching frequency.
以上に説明したように、本実施の形態２によれば、ＤＣ／ＤＣ電圧変換装置の構成部品の配置の工夫により、パワー半導体ユニットとしてワイドバンドギャップの半導体材料を用いて高温に動作させたとしても耐久信頼性を確保しつつ、コストアップを抑え、低損失、高効率なＤＣ／ＤＣ電圧変換装置を提供することができる。 As described above, according to the second embodiment, it is assumed that the power semiconductor unit is operated at a high temperature using a wide band gap semiconductor material by devising the arrangement of the components of the DC / DC voltage converter. However, it is possible to provide a low-loss, high-efficiency DC / DC voltage converter while ensuring durability and reliability and suppressing cost increase.
なお、本実施の形態２では、冷却ヒートシンク１５の冷却面にパワーモジュール１９、インダクタＬ、キャパシタＣが当接し放熱経路となっているものを例示したが、本発明の範囲内として、パワーモジュール１９、インダクタＬ、キャパシタＣが直接的に冷却面に当接しておらず、冷却面に当接する別な金属体を介して放熱する構造であっても良い。即ち、当該金属体がパワーモジュール１９、インダクタＬ、キャパシタＣを冷却ヒートシンク１５に固定するための支持構造部であって、かつ、放熱経路の一部であったとしても、それぞれパワーモジュール１９からの放熱経路と、インダクタＬ、キャパシタＣからの放熱経路が熱干渉の無いものであれば、本実施の形態で述べたものと同様の効果を奏することができる。
In the second embodiment, the
また、インダクタＬの放熱経路とパワーモジュール１９の放熱経路との間を熱的に絶縁する熱障壁構造体を、冷却ヒートシンクと別体で構成するようにしてもよい。この場合も、以上で説明した、インダクタＬ内の発熱部分の温度が効果的に低減するという利点が得られる。
Further, the thermal barrier structure that thermally insulates between the heat dissipation path of the inductor L and the heat dissipation path of the
実施の形態３．
以下、本発明の実施の形態３におけるＤＣ／ＤＣ電圧変換装置を、図１５から図１８を用いて説明する。
本実施例のＤＣ／ＤＣ電圧変換装置は、制御ユニット３内のゲートＰＷＭ生成部１１とゲート駆動回路１２の構成と動作、および変換主回路２内の電界効果トランジスタのターンオフ時の動作を除いて、先の実施の形態１のＤＣ／ＤＣ電圧変換装置の場合と同じであり、以下では、実施の形態１と同じ構成、動作、作用の箇所については適宜説明を省略する。
Hereinafter, a DC / DC voltage converter according to
The DC / DC voltage converter of the present embodiment is configured except for the configuration and operation of the
先ず、図１５を参照して説明する。図１５は、本実施例による制御ユニット３と変換主回路２の構成を説明するブロック図である。制御ユニット３は、外部から変換主回路２の一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、および、図示しない外部装置からのＤＣ／ＤＣ電圧変換比指示を入力して内部で制御演算を行い、変換主回路２内のスイッチング素子を制御するゲート駆動信号８を出力する。実施の形態１で示したタイミングと論理のゲート駆動信号８によって、変換主回路２内のスイッチング素子がスイッチオン、スイッチオフ動作して所望のＤＣ／ＤＣ電圧変換が行われる。
制御ユニット３に入力する一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、ＤＣ／ＤＣ電圧変換比指示は、変換制御部１０に入力し、電圧変換比の負帰還制御演算が行われてＦＥＴ１とＦＥＴ２のオンデューティの目標量Ｌｄｕｔｙが出力される。
First, a description will be given with reference to FIG. FIG. 15 is a block diagram illustrating the configuration of the
The primary terminal voltage V1, the secondary terminal voltage V2, the inductor current IL, and the DC / DC voltage conversion ratio instruction that are input to the
続いて、ゲートＰＷＭ生成部１１ａは、Ｌｄｕｔｙを入力し、Ｌｄｕｔｙの値に対応してゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４を生成しゲート駆動回路１２ａへ出力する。
また、Ｌｄｕｔｙの大小によって、ゲート駆動回路１２ａのスイッチオフ回路（１）とスイッチオフ回路（２）のいずれかを選択する切替え信号ＤＣｓｅｌをゲート駆動回路１２ａへ出力する。
Subsequently, the gate
Further, a switching signal DCsel for selecting either the switch-off circuit (1) or the switch-off circuit (2) of the
ゲート駆動回路１２ａの詳細な構成は図１６に示される。図１６は、ゲート駆動回路１２ａを構成する４つの個別の駆動回路ブロック１２１ａ、１２２ａ、１２３ａ、１２４ａの内の一つを代表して駆動回路ブロック１２ｘａとして示している。上記の個別の駆動回路ブロック１２１ａ、１２２ａ、１２３ａ、１２４ａは同じ構成、動作であって、駆動回路ブロック１２１ａはＦＥＴ１に、１２２ａはＦＥＴ２に、１２３ａはＦＥＴ３に、１２４ａはＦＥＴ４に対応している。
駆動回路ブロック１２ｘａは、スイッチオン回路２４、スイッチオフ回路（１）２５、スイッチオフ回路（２）２６のいずれかを動作させてゲート駆動信号８を生成し出力する。スイッチオン回路２４は、小信号用の電界効果トランジスタ等の半導体スイッチ２４１と回路抵抗２４２とから成る。
A detailed configuration of the
The drive circuit block 12xa generates and outputs the
同様に、スイッチオフ回路（１）２５は、半導体スイッチ２５１と回路抵抗２５２、スイッチオフ回路（２）２６は、半導体スイッチ２６１と回路抵抗２６２とから成る。ここで、（回路抵抗２５２の抵抗値）＜（回路抵抗２６２の抵抗値）の関係を持たせている。
Similarly, the switch-off circuit (1) 25 includes a
ゲートＰＷＭ信号Ｇｐｗｍがゲート駆動回路１２ａに入力すると、内部で信号バッファ２１、２２に伝送される。信号バッファ２１は、ゲートＰＷＭ信号Ｇｐｗｍの論理がスイッチオン論理の場合に閉、スイッチオフ論理の場合に開とするよう半導体スイッチ２４１を制御する増幅回路である。
Ｇｐｗｍがスイッチオン論理の場合に半導体スイッチ２４１が閉となって、ゲート駆動信号８（Ｇａｔｅ）の電圧は電源電圧ＶＤとなる。よって、対応する変換主回路２内の電界効果トランジスタがスイッチオンする。
When the gate PWM signal Gpwm is input to the
When Gpwm is switch-on logic, the
信号バッファ２２は、ゲートＰＷＭ信号Ｇｐｗｍの論理がスイッチオン論理の場合に開、スイッチオフ論理の場合に閉とするよう半導体スイッチ２５１、２６１を制御する増幅回路である。
Ｇｐｗｍがスイッチオフ論理の場合に半導体スイッチ２５１か半導体スイッチ２６１の何れかが閉となって、ゲート駆動信号８（Ｇａｔｅ）の電圧はソース電位と等しくなる。よって、対応する変換主回路２内の電界効果トランジスタがスイッチオフする。
The
When Gpwm is switch-off logic, either the
ここで、半導体スイッチ２５１と半導体スイッチ２６１の何れを閉とするかは、回路切替え器２３で選択される。
信号バッファ２２の出力と切替え信号ＤＣｓｅｌとが回路切替え器２３に入力し、スイッチオフ回路（１）２５とスイッチオフ回路（２）２６のどちらを動作させるかを選択して、選択した側のスイッチオフ回路内の半導体スイッチを閉とするよう制御信号を伝送する。
Here, the circuit switch 23 selects which of the
The output of the
回路切替え器２３でのスイッチオフ回路の選択は、図１７に示す形態で行われる。
図１７は、オンデューティに対応して二種類のスイッチオフ回路のいずれを選択するかを模式的に示す説明図である。図１７にて、スイッチオフ回路の切替えはオンデューティに関してオンデューティ幅ΔＤのヒステリシスをもって行われる。
即ち、スイッチオフ回路（１）２５が選択されている状態で、オンデューティがＤａ ％（第２の閾値）以上となればスイッチオフ回路（２）２６を選択するよう切替える。また、スイッチオフ回路（２）２６が選択されている状態で、オンデューティが（Ｄａ−ΔＤ）％（第１の）閾値）未満となればスイッチオフ回路（１）２５を選択するよう切替える。
即ち、オンデューティが高く、Ｄａ％以上の場合に高い回路抵抗値でのスイッチオフ回路で動作させ、オンデューティが低く、（Ｄａ−ΔＤ）％未満の場合に低い回路抵抗値でのスイッチオフ回路で動作させる。
実施の形態１で説明したように、オンデューティが高ければＤＣ／ＤＣ電圧変換比が大きく、ＤＣ／ＤＣ電圧変換装置の二次側電圧Ｖ２は高くなる。
Selection of the switch-off circuit in the circuit switcher 23 is performed in the form shown in FIG.
FIG. 17 is an explanatory diagram schematically showing which of two types of switch-off circuits is selected in accordance with the on-duty. In FIG. 17, switching of the switch-off circuit is performed with hysteresis of an on-duty width ΔD with respect to the on-duty.
That is, when the switch-off circuit (1) 25 is selected and the on-duty is equal to or higher than Da% (second threshold), the switch-off circuit (2) 26 is switched to be selected. Further, when the switch-off circuit (2) 26 is selected and the on-duty is less than (Da−ΔD)% (first) threshold value, the switch-off circuit (1) 25 is switched to be selected.
That is, when the on-duty is high and Da% or more, the switch-off circuit is operated with a high circuit resistance value, and when the on-duty is low and less than (Da−ΔD)%, the switch-off circuit with a low circuit resistance value Operate with.
As described in the first embodiment, if the on-duty is high, the DC / DC voltage conversion ratio is large, and the secondary side voltage V2 of the DC / DC voltage converter is high.
なお、後段でも触れるが、回路切替え器２３は、（回路抵抗２５２の抵抗値）＜（回路抵抗２６２の抵抗値）の関係に基づき、半導体スイッチへのゲート信号８を立ち下げ該半導体スイッチをオフさせるときの立ち下げ峻度を、スイッチオフ回路（１）２５を選択することで当該立ち下げ峻度として第１の設定値を選択するケースと、スイッチオフ回路（２）２６を選択することで当該立ち下げ峻度として上記第１の設定値より小さい第２の設定値を選択するケースとの切替えを行うものである。
As will be described later, the circuit switch 23 turns off the semiconductor switch by lowering the
以上のように動作すれば、ＤＣ／ＤＣ電圧変換装置１の二次側電圧が高電圧の際に、電界効果トランジスタがターンオフ動作する場合に発生するサージ電圧を低減し、電界効果トランジスタのドレイン−ソース（Ｄ−Ｓ）間でのサージ電圧を加味した最大電圧が過大となるのを防止できる。このことについて、図１８を用いて更に詳細に説明する。
If operated as described above, when the secondary side voltage of the DC /
図１８は、電界効果トランジスタのターンオフ時の動作波形を示すものであり、横軸は時間の経過を表している。図１８（ａ）は、低い回路抵抗値のスイッチオフ回路で動作した場合、図１８（ｂ）は、高い回路抵抗値のスイッチオフ回路で動作した場合である。
なお、図中の各記号は、
Ｖｇｓ：ゲート−ソース（Ｇ−Ｓ）間の電圧、
Ｉｇ：ゲート駆動信号８の動作電流、
Ｖｄｓ：ドレイン−ソース（Ｄ−Ｓ）間電圧、
Ｉｄ：ドレインに流れ込む電流、
Ｖｔｈ：閾値電圧、
Ｎｆｅｔ：変換主回路の電界効果トランジスタの直列数
である。
FIG. 18 shows an operation waveform at the time of turn-off of the field effect transistor, and the horizontal axis represents the passage of time. 18A shows a case where the circuit operates with a switch-off circuit having a low circuit resistance value, and FIG. 18B shows a case where the circuit operates with a switch-off circuit having a high circuit resistance value.
Each symbol in the figure is
Vgs: gate-source (GS) voltage,
Ig: operating current of the
Vds: drain-source (DS) voltage,
Id: current flowing into the drain,
Vth: threshold voltage,
Nfet: the number of series field effect transistors in the conversion main circuit.
ターンオフ動作の過程は、図１８（ａ）においては時刻ｔａ１からｔａ４までの変化で、また、図１８（ｂ）においては時刻ｔｂ１からｔｂ４までの変化で表される。
図１８（ａ）において、先ず、時刻ｔａ１でゲート駆動信号８の論理がスイッチオンからスイッチオフに切替わる。Ｖｇｓは、ゲート−ソ−ス間容量Ｃｇｓを放電し、時刻ｔａ２でＶｔｈに達する。時刻ｔａ２から電圧Ｖｄｓが増加し始めることより、ドレイン−ソ−ス間容量Ｃｄｓの両端電圧は増加し充電される。同時に、ゲート−ドレイン間容量Ｃｇｄも充電される。時刻ｔａ２から時刻ｔａ３の間、Ｃｇｓの放電は一旦休止し、電圧Ｖｇｓの減少は止んでＶｔｈに一定となる。この間でゲート駆動信号８の動作電流Ｉｇは大きくなりΔｉｇｐ１となる。時刻ｔａ３では電圧Ｖｄｓはほぼ増加し切る。
The process of the turn-off operation is represented by a change from time ta1 to ta4 in FIG. 18 (a), and a change from time tb1 to tb4 in FIG. 18 (b).
In FIG. 18A, first, the logic of the
時刻ｔａ３でＣｇｄの充電がほぼ終了すると、Ｃｇｓの放電が再開して電流Ｉｄは減少していく。時刻ｔａ４で、Ｉｄは減少し切って、ターンオフ動作が終了する。
ここで、電流Ｉｄの変化速度ｄＩｄ／ｄｔと実施の形態２で述べたバスバー部分の寄生インダクタンスＬｓとの積より、誘起電圧が生じてサージ電圧ΔＶｓｇ１となる。ターンオフの過渡的な動作が終了すると電圧Ｖｄｓ＝（２・Ｖ２）／Ｎｆｅｔ に収束する。これは電圧Ｖ２が印加される部分をＮｆｅｔ個の内の半数の電界効果トランジスタで受け持っている状態である。半数で受け持つのは、電界効果トランジスタのスイッチオンとスイッチオフの関係が相補となる組み合わせとして動作しているためである。
ターンオフ動作の過渡状態で電圧Ｖｄｓにはサージ電圧が重畳されて、最大値がＶｄｓ＿ｍａｘ＝（２・Ｖ２）／Ｎｆｅｔ＋ΔＶｓｇ１に達する。このＶｄｓ＿ｍａｘが過大であれば、パワーデバイスやキャパシタの耐電圧を超過し損傷する懸念が強まる。
When the charging of Cgd is almost completed at time ta3, the discharging of Cgs resumes and the current Id decreases. At time ta4, Id completely decreases and the turn-off operation is completed.
Here, an induced voltage is generated from the product of the change rate dId / dt of the current Id and the parasitic inductance Ls of the bus bar portion described in the second embodiment, and becomes the surge voltage ΔVsg1. When the transient operation of the turn-off is finished, the voltage converges to Vds = (2 · V2) / Nfet. This is a state in which the portion to which the voltage V2 is applied is handled by half of the Nfet field effect transistors. The half is responsible because it operates as a combination in which the relationship between the switch-on and switch-off of the field effect transistor is complementary.
In a transient state of the turn-off operation, a surge voltage is superimposed on the voltage Vds, and the maximum value reaches Vds_max = (2 · V2) / Nfet + ΔVsg1. If this Vds_max is excessive, there is a greater concern that the withstand voltage of the power device or capacitor will be exceeded and damaged.
一方、高い回路抵抗値の、従って、ゲート信号の立ち下がり峻度が小さい、緩やかとなる、スイッチオフ回路で動作した場合は図１８（ｂ）のようになる。
図１８（ｂ）で時刻ｔｂ１、ｔｂ２、ｔｂ３、ｔｂ４に亘る動作の内容は図１８（ａ）と同じであり、時刻ｔｂｘは時刻ｔａｘと対応している。しかし、回路抵抗値の相違より、時刻ｔｂ２から時刻ｔｂ３の間のゲート駆動信号８の動作電流Ｉｇは、図１８（ａ）のΔｉｇｐ１より小さいΔｉｇｐ２となる。これは、閾値電圧Ｖｔｈに対して高い回路抵抗値で動作電流Ｉｇを流すためである。
On the other hand, FIG. 18B shows a case where the circuit operates with a switch-off circuit having a high circuit resistance value, and therefore, the falling steepness of the gate signal being small and gradual.
In FIG. 18B, the contents of the operation from time tb1, tb2, tb3, tb4 are the same as in FIG. 18A, and time tbx corresponds to time tax. However, due to the difference in circuit resistance value, the operating current Ig of the
よって、時刻ｔｂ３から時刻ｔｂ４にかけてＣｇｓの放電が再開して電流Ｉｄが減少していく際の電流Ｉｄの変化速度ｄＩｄ／ｄｔは、図１８（ａ）の波形と比較して緩やかなものとなる。従って、バスバー部分の寄生インダクタンスＬｓとの積で表されるサージ電圧ΔＶｓｇ２は、図１８（ａ）でのΔＶｓｇ１よりも低くなり、過渡状態での電圧Ｖｄｓの最大値Ｖｄｓ＿ｍａｘ＝（２・Ｖ２）／ＮＦＥＴ＋ΔＶｓｇ２ も低くなる。 Therefore, the change rate dId / dt of the current Id when the discharge of Cgs is resumed from the time tb3 to the time tb4 and the current Id decreases is smaller than that of the waveform of FIG. . Accordingly, the surge voltage ΔVsg2 represented by the product of the parasitic inductance Ls of the bus bar portion is lower than ΔVsg1 in FIG. 18A, and the maximum value Vds_max of the voltage Vds in the transient state Vds_max = (2 · V2) / NFET + ΔVsg2 is also lowered.
以上のことから、本実施の形態３のＤＣ／ＤＣ電圧変換装置１は、オンデューティに応じてゲート駆動回路１２ａ内のスイッチオフ回路を切替えることによって、二次側電圧Ｖ２が高電圧の場合に電界効果トランジスタのドレイン−ソース間に重畳するサージ電圧を低く抑える。このため、ドレイン−ソース間電圧が過大となってパワー半導体ユニットやキャパシタの耐電圧を超過し、損傷してしまわぬよう動作できる。
From the above, the DC / DC
なお、実施の形態２のＤＣ／ＤＣ電圧変換装置１であれば、バスバー部分の寄生インダクタンスＬｓを低減できることから、ドレイン−ソース間に重畳するサージ電圧を下げられる。しかし、スイッチオフの動作速度を速めればサージ電圧は電流Ｉｄの変化速度ｄＩｄ／ｄｔに比例する関係より、サージ電圧は増える方向となる。
本実施の形態３では、オンデューティが高い際にスイッチオフの動作速度を遅くする動作となるため、二次側電圧Ｖ２が高電圧であってパワー半導体ユニットやキャパシタの耐電圧を超過する懸念が高まる動作範囲でのみ、サージ電圧が低減するようスイッチオフ回路を切替える。従って、二次側端子電圧Ｖ２が高電圧ではない動作範囲でスイッチオフの動作速度を速くでき、スイッチング損失が少なく高効率となる利点が得られる。
In the DC /
In the third embodiment, when the on-duty is high, the switch-off operation speed is slowed down. Therefore, there is a concern that the secondary side voltage V2 is high and exceeds the withstand voltage of the power semiconductor unit or the capacitor. The switch-off circuit is switched so that the surge voltage is reduced only in the increasing operating range. Therefore, the switch-off operation speed can be increased in the operation range where the secondary terminal voltage V2 is not a high voltage, and there is an advantage that the switching loss is small and the efficiency is high.
実施の形態４．
以下、本発明の実施の形態４におけるＤＣ／ＤＣ電圧変換装置を、図１９から図２３を用いて説明する。
本実施例のＤＣ／ＤＣ電圧変換装置は、エネルギ移行用キャパシタＣ０とインダクタＬとパワー半導体ユニットである電界効果トランジスタの温度に基づいて、電界効果トランジスタのスイッチング周波数を調整するよう構成されていることを除いて、先の実施の形態１のＤＣ／ＤＣ電圧変換装置の場合と同じである。以下では、実施の形態１と同じ構成、動作、作用の箇所については適宜説明を省略する。
Hereinafter, the DC / DC voltage converter in
The DC / DC voltage converter of the present embodiment is configured to adjust the switching frequency of the field effect transistor based on the energy transfer capacitor C0, the inductor L, and the temperature of the field effect transistor that is the power semiconductor unit. Is the same as that of the DC / DC voltage converter of the first embodiment. Hereinafter, the description of the same configuration, operation, and action as in the first embodiment will be omitted as appropriate.
先ず、図１９は、本実施例による変換主回路２の構成を示す図である。変換主回路２内のＦＥＴ１には、半導体チップの近傍、あるいは半導体チップの構成面に温度検出用ダイオード２７１が形成されており、ＦＥＴ１の半導体チップ温度を検出する。また、同様にＦＥＴ３の半導体チップの近傍、あるいは半導体チップの構成面に温度検出用ダイオード２７３が形成されており、ＦＥＴ３の半導体チップ温度を検出する。
インダクタＬ、エネルギ移行用キャパシタＣ０には、それぞれの温度を検出するインダクタ温度検出器２８、キャパシタ温度検出器２９が取り付けられており、各温度を検出する。
First, FIG. 19 is a diagram showing the configuration of the conversion
An
図２０は、本実施例による制御ユニット３の構成を示すブロック図である。制御ユニット３には、外部から変換主回路２の一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、図示しない外部装置からのＤＣ／ＤＣ電圧変換比指示、および、上記変換主回路２の温度検出用ダイオード２７１、２７３、インダクタ温度検出器２８、キャパシタ温度検出器２９からの信号が入力される。
FIG. 20 is a block diagram showing the configuration of the
詳細には、インダクタ温度検出器２８の信号は、インダクタ温度算出回路３１に入力し、インダクタ温度ＴｍＬを出力する。キャパシタ温度検出器２９の信号は、キャパシタ温度算出回路３２に入力し、キャパシタ温度ＴｍＣを出力する。
また、温度検出用ダイオード２７１、２７３の信号は、半導体チップ温度算出回路３３に入力し、ＦＥＴ１かＦＥＴ３のいずれか高い方の半導体チップ温度Ｔｍｊを出力する。
温度検出用ダイオードは、所定の順バイアス電流を流しているという状態の下で、そのＰＮ接合部の温度によってアノードＡｔ−カソードＫｔ間の電圧ＶＦが変化するという性質を持っている。半導体チップ温度算出回路３３は、この性質を用いてＦＥＴ１、ＦＥＴ３の半導体チップ温度を算出する。
なお、便宜上ＦＥＴ２、ＦＥＴ４の半導体チップ温度は検出しない様態で説明しているが、必ずしもこの通りではなく、全ての電界効果トランジスタの半導体チップ温度を検出するものであっても、また、いずれか一つのみの半導体チップ温度を検出するものであっても良い。
Specifically, the signal of the
The signals of the
The temperature detecting diode has a property that the voltage VF between the anode At and the cathode Kt varies depending on the temperature of the PN junction portion under the condition that a predetermined forward bias current is flowing. The semiconductor chip
For convenience, the semiconductor chip temperatures of FET2 and FET4 are not detected. However, this is not necessarily the case, and the semiconductor chip temperatures of all field effect transistors may be detected. Only one semiconductor chip temperature may be detected.
続いて、各温度ＴｍＬ、ＴｍＣ、Ｔｍｊは、スイッチング周波数調整手段である周波数調整器３４に入力する。周波数調整器３４は、これら入力した各温度に基づいて、電界効果トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４のスイッチング周波数の適正値を選択する。
この適正値の選択は、インダクタＬの温度あるいはエネルギ移行用キャパシタＣ０の温度が高温となり、規定動作温度範囲の上限に近付く場合に、スイッチング周波数を漸増させるよう調整することで行われる。
Subsequently, the temperatures TmL, TmC, and Tmj are input to the
The appropriate value is selected by adjusting the switching frequency to be gradually increased when the temperature of the inductor L or the temperature of the energy transfer capacitor C0 becomes high and approaches the upper limit of the specified operating temperature range.
このことを、図２１を用いて説明する。図２１（ａ）は、スイッチング周波数ｆｃとインダクタＬ、エネルギ移行用キャパシタＣ０の発熱量との関係を説明する模式図である。図２１（ａ）に示すように、スイッチング周波数ｆｃが低いほど発熱量は多く、スイッチング周波数ｆｃが高いほど発熱量は少なくなる。これは、実施の形態１にて説明したように、スイッチング周波数が高いほど、リップル電流成分である交流電流の振幅が低減して損失、即ち、発熱量が低減することに因る。同様に、エネルギ移行用キャパシタＣ０の発熱量が低減するのも交流電流の振幅が低減するためである。インダクタＬ、エネルギ移行用キャパシタＣ０の発熱量がスイッチング周波数ｆｃの増加に連れて累乗根で減少するのは、発熱量が主に交流電流の累乗に依存した値となるためである。 This will be described with reference to FIG. FIG. 21A is a schematic diagram for explaining the relationship between the switching frequency fc, the amount of heat generated by the inductor L, and the energy transfer capacitor C0. As shown in FIG. 21A, the heat generation amount increases as the switching frequency fc decreases, and the heat generation amount decreases as the switching frequency fc increases. As described in the first embodiment, this is because the higher the switching frequency, the smaller the amplitude of the alternating current, which is the ripple current component, and the more the loss, that is, the heat generation amount. Similarly, the amount of heat generated by the energy transfer capacitor C0 is reduced because the amplitude of the alternating current is reduced. The reason why the heat generation amount of the inductor L and the energy transfer capacitor C0 decreases at the power root as the switching frequency fc increases is that the heat generation amount mainly depends on the power of the alternating current.
図２１（ｂ）は、スイッチング周波数ｆｃとパワー半導体ユニットの発熱量との関係を説明する模式図である。図２１（ｂ）に示すように、スイッチング周波数ｆｃが低いほど発熱量は少なく、スイッチング周波数ｆｃが高いほど発熱量は多くなる。これは、スイッチング周波数が高いほど、所定時間当たりのスイッチング回数が増えることから、半導体スイッチ素子に生じるスイッチング損失と整流素子に生じる逆回復損失が増加するためである。なお、電界効果トランジスタは、半導体スイッチ素子と整流素子とが一体となった双方向導通デバイスである。
この図２１（ａ）と図２１（ｂ）の特性から、スイッチング周波数ｆｃが低いほどインダクタＬ、エネルギ移行用キャパシタＣ０は高温となり易く、スイッチング周波数ｆｃが高いほど半導体スイッチ素子と整流素子は高温となり易い。
FIG. 21B is a schematic diagram for explaining the relationship between the switching frequency fc and the heat generation amount of the power semiconductor unit. As shown in FIG. 21B, the lower the switching frequency fc, the smaller the heat generation amount, and the higher the switching frequency fc, the larger the heat generation amount. This is because, as the switching frequency is higher, the number of times of switching per predetermined time increases, so that the switching loss that occurs in the semiconductor switch element and the reverse recovery loss that occurs in the rectifier element increase. The field effect transistor is a bidirectional conduction device in which a semiconductor switching element and a rectifying element are integrated.
From the characteristics shown in FIGS. 21A and 21B, the inductor L and the energy transfer capacitor C0 are likely to have a higher temperature as the switching frequency fc is lower, and the semiconductor switch element and the rectifying element are higher as the switching frequency fc is higher. easy.
この特性から、周波数調整器３４は以下のように動作する。図２２は、周波数調整器３４の詳細な構成を示すブロック図である。図において、３４１は周波数調整テーブルＬ、３４２は周波数調整テーブルＣ、３４３は周波数調整テーブルｊである。また、３４４は選択処理手段である。
インダクタ温度算出回路３１からのインダクタ温度ＴｍＬは周波数調整テーブルＬ３４１に入力し、テーブル参照によってＴｍＬに適したスイッチング周波数候補ｆｃｌを出力する。このテーブルでは、インダクタＬの動作温度範囲Ｔｌ＿ｍｉｎからＴｌ＿ｍａｘの範囲で閾値Ｔｌ＿Ｆより低温時は初期値ｆｃ０を、閾値Ｔｌ＿Ｆ以上の高温時はＴｌ＿ｍａｘに対応してｆｃｌ＿ｍａｘとなるまでの間で漸増する設定としている。これは、図２１（ａ）のスイッチング周波数が高い場合にインダクタＬの発熱量が減少する特性に合わせて、高温時にはスイッチング周波数を漸増したいとするものである。
ここで、初期値ｆｃ０は、可聴周波数の上限以上の周波数であり、インダクタＬ、エネルギ移行用キャパシタＣ０、パワー半導体ユニットの何れも高温でなく、過熱の懸念なしに通常の動作を行う場合のスイッチング周波数の基本設定値である。
From this characteristic, the
The inductor temperature TmL from the inductor
Here, the initial value fc0 is a frequency that is equal to or higher than the upper limit of the audible frequency, and none of the inductor L, the energy transfer capacitor C0, and the power semiconductor unit is at high temperature, and switching is performed when normal operation is performed without fear of overheating. This is the basic frequency setting.
同様に、キャパシタ温度算出回路３２からのキャパシタ温度ＴｍＣは、周波数調整テーブルＣ３４２に入力し、テーブル参照にてＴｍＣに適したスイッチング周波数候補ｆｃｃを出力する。このテーブルでは、キャパシタＣの動作温度範囲Ｔｃ＿ｍｉｎからＴｃ＿ｍａｘの範囲で閾値Ｔｃ＿Ｆより低温時は初期値ｆｃ０を、閾値Ｔｃ＿Ｆ以上の高温時はＴｃ＿ｍａｘに対応してｆｃｃ＿ｍａｘとなるまでの間で漸増する設定としている。これも上記のインダクタＬでの場合と同様に、スイッチング周波数が高い場合にエネルギ移行用キャパシタＣ０の発熱量が減少する特性に合わせて、高温時にはスイッチング周波数を漸増したいとするものである。
Similarly, the capacitor temperature TmC from the capacitor
また、半導体チップ温度算出回路３３からの、温度検出した内で最も高い半導体チップ温度Ｔｍｊを、周波数調整テーブルｊ３４３に入力し、テーブル参照にてＴｍｊに適したスイッチング周波数候補ｆｃｊを出力する。このテーブルでは、パワー半導体ユニットの動作温度範囲Ｔｊ＿ｍｉｎからＴｊ＿ｍａｘの範囲で閾値Ｔｊ＿Ｆより低温時は初期値ｆｃｊ＿ｍａｘを、閾値Ｔｊ＿Ｆ以上の高温時はＴｊ＿ｍａｘに対応してｆｃｊ＿ｍｉｎとなるまでの間で漸減する設定としている。
これは、図２１（ｂ）のスイッチング周波数が低い場合に、パワー半導体ユニットの発熱量が減少する特性に合わせて、高温時にはスイッチング周波数を漸減したいとするものである。
Further, the semiconductor chip temperature Tmj that is the highest detected temperature from the semiconductor chip
This is because when the switching frequency in FIG. 21B is low, it is desired to gradually decrease the switching frequency at a high temperature in accordance with the characteristic that the amount of heat generated by the power semiconductor unit decreases.
続いて、選択処理手段３４４は、スイッチング周波数候補ｆｃｌ、ｆｃｃ、ｆｃｊを入力し、図２３に示す処理フローにしたがってスイッチング周波数指示値ｆｃ＿ｒｅｆを選択し出力する。
図２３の処理フローで、先ず、ステップＳ１０１にてスイッチング周波数暫定指示値ｆｃ＿ｔｍｐへｆｃｌとｆｃｃのいずれか大きい方の値を設定する。次に、ステップＳ１０２でスイッチング周波数暫定指示値ｆｃ＿ｔｍｐとスイッチング周波数候補ｆｃｊとの大小関係を比較して、ｆｃ＿ｔｍｐ≦ｆｃｊならばステップＳ１０４へ進む。反対に、ｆｃ＿ｔｍｐ＞ｆｃｊならばステップＳ１０３へ進む。ステップＳ１０３ではスイッチング周波数暫定指示値ｆｃ＿ｔｍｐへｆｃｊを設定する。
次に、ステップＳ１０４で暫定指示値ｆｃ＿ｔｍｐをスイッチング周波数指示値ｆｃ＿ｒｅｆへ設定する。このｆｃ＿ｒｅｆが選択処理手段３４４より出力される。
Subsequently, the selection processing means 344 receives the switching frequency candidates fcl, fcc, and fcj, and selects and outputs the switching frequency instruction value fc_ref according to the processing flow shown in FIG.
In the processing flow of FIG. 23, first, in step S101, a larger one of fcl and fcc is set to the switching frequency provisional instruction value fc_tmp. Next, in step S102, the magnitude relationship between the switching frequency provisional instruction value fc_tmp and the switching frequency candidate fcj is compared. If fc_tmp ≦ fcj, the process proceeds to step S104. On the other hand, if fc_tmp> fcj, the process proceeds to step S103. In step S103, fcj is set to the switching frequency provisional instruction value fc_tmp.
Next, in step S104, the provisional instruction value fc_tmp is set to the switching frequency instruction value fc_ref. This fc_ref is output from the selection processing means 344.
これらの動作で、ステップＳ１０２での分岐とステップＳ１０３のスイッチング周波数暫定指示値ｆｃ＿ｔｍｐへのｆｃｊの設定は、インダクタＬ、あるいは、エネルギ移行用キャパシタＣ０が高温となってスイッチング周波数を漸増したい場合でも、パワー半導体ユニットの半導体チップ温度もまた高温であってスイッチング周波数を漸減したければ、後者を優先してスイッチング周波数指示値に選択するという動作を表している。 In these operations, the branching in step S102 and the setting of fcj to the switching frequency provisional instruction value fc_tmp in step S103 are performed even when the inductor L or the energy transfer capacitor C0 is at a high temperature and it is desired to gradually increase the switching frequency. If the semiconductor chip temperature of the power semiconductor unit is also high and the switching frequency is to be gradually decreased, the latter is preferentially selected as the switching frequency instruction value.
次に、選択処理手段３４４からのスイッチング周波数指示値ｆｃ＿ｒｅｆは、周波数調整器３４の出力としてゲートＰＷＭ生成部１１ｂに入力する。ゲートＰＷＭ生成部１１ｂは、図９に示す実施の形態１のゲートＰＷＭ生成部１１と同様に、Ｌｄｕｔｙの値に対応してパルス幅変調し、ゲート駆動信号８（Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３、Ｇａｔｅ４）の原信号となる矩形状のゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４を生成出力する。
この時、搬送波の周波数、即ち、スイッチング周波数を上記スイッチング周波数指示値ｆｃ＿ｒｅｆに設定してゲートＰＷＭ信号を生成する。
上記に説明した内容を除く制御ユニット３の構成と動作は、実施の形態１で説明した制御ユニット３のものと同じであるため、説明を省略する。
Next, the switching frequency instruction value fc_ref from the
At this time, the gate PWM signal is generated by setting the frequency of the carrier wave, that is, the switching frequency to the switching frequency instruction value fc_ref.
Since the configuration and operation of the
以上のように、本実施の形態４のＤＣ／ＤＣ電圧変換装置１によれば、変換主回路のエネルギ移行用キャパシタとインダクタとパワー半導体ユニットの温度に基づいて、パワー半導体ユニットのスイッチング周波数を調整する。このため、パワー半導体ユニットと比較して相対的に耐熱性が低い樹脂材料を用いてエネルギ移行用キャパシタやインダクタを構成したとしても、エネルギ移行用キャパシタやインダクタが高温となった際に、パワー半導体ユニットの半導体チップ温度の上昇が問題とならない範囲でスイッチング周波数を漸増し、キャパシタやインダクタが過熱して損傷しないよう保護することが可能となる。
As described above, according to the DC / DC
実施の形態５．
以下、本発明の実施の形態５におけるＤＣ／ＤＣ電圧変換装置を、図２４から図２７を用いて説明する。
本実施例では、ＤＣ／ＤＣ電圧変換装置が、実施の形態１で説明した形態のものと異なり、同時刻のスイッチオン、オフの状態が相補の関係となる２個で一組となる双方向に電流を導通可能なパワー半導体ユニットを３組有する変換主回路２を備えている。
パワー半導体ユニットが３組である変換主回路２を図２４に示す。図２４の変換主回路２は、パワー半導体ユニットである電界効果トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４、ＦＥＴ５、ＦＥＴ６、一次側平滑キャパシタＣ１、二次側平滑キャパシタＣ２、エネルギ移行用キャパシタＣ０ａ、Ｃ０ｂ、およびインダクタＬを備えている。
また、全てのパワー半導体ユニットは、直列に接続されている。ここで、インダクタＬのＦＥＴ４側接続端子の電圧をＶＬと表す。
Hereinafter, a DC / DC voltage conversion apparatus according to
In this example, the DC / DC voltage converter is different from the one described in the first embodiment, and two sets of two switches in which the switch-on and off states at the same time have a complementary relationship form a pair. Is provided with a conversion
FIG. 24 shows a conversion
All power semiconductor units are connected in series. Here, the voltage at the FET4 side connection terminal of the inductor L is represented as VL.
電界効果トランジスタは、制御ユニット３からのゲート駆動信号８にしたがってスイッチオン、スイッチオフの動作が制御される。制御ユニット３は、実施の形態１の図９と相似であって、変換制御部１０が算出したオンデューティの目標量ＬｄｕｔｙがゲートＰＷＭ生成部１１に入力する。ゲートＰＷＭ生成部１１は、Ｌｄｕｔｙの値に対応してパルス幅変調し、図２５（ａ）、図２６（ａ）、図２７（ａ）に示されるゲート駆動信号８（Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３、Ｇａｔｅ４、Ｇａｔｅ５、Ｇａｔｅ６）の原信号となる矩形状のゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４、Ｇｐｗｍ５、Ｇｐｗｍ６を生成出力する。
The field effect transistor is controlled to be switched on and off in accordance with the
ここで、図２５は、昇圧動作時でゲート駆動信号のオンデューティが１００／３％未満の場合の波形を図示する。（ａ）はゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替わりタイミングを示している。
同様に、図２６は、昇圧動作時でゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満の場合、図２７は、昇圧動作時でゲート駆動信号のオンデューティが１００×（２／３）％以上の場合の波形を図示する。それぞれ、（ａ）はゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替わりタイミングを示している。
インダクタ電流ＩＬは、インダクタＬを正極側端子Ｐ１側接続端子からＦＥＴ４側接続端子の方向に流れる極性を正とする。
Here, FIG. 25 illustrates a waveform when the on-duty of the gate drive signal is less than 100/3% during the step-up operation. (A) shows the gate drive signal, (b) shows the inductor current IL, and (c) shows the switching mode and its switching timing.
Similarly, FIG. 26 shows that when the on-duty of the gate drive signal is 100/3% or more and less than 100 × (2/3)% during the boost operation, FIG. 27 shows the on-duty of the gate drive signal during the boost operation. Shows a waveform when is 100 × (2/3)% or more. (A) shows the gate drive signal, (b) shows the inductor current IL, and (c) shows the switching mode and its switching timing.
The inductor current IL has a positive polarity in which the inductor L flows from the positive terminal P1 side connection terminal to the FET4 side connection terminal.
ゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４、Ｇｐｗｍ５、Ｇｐｗｍ６は、ゲート駆動回路１２に入力する。ゲート駆動回路１２は、ゲートＰＷＭ信号の論理に応じて半導体スイッチ素子をオン、オフ動作させるゲート駆動信号８を出力する。
Ｇｐｗｍ１はＦＥＴ１、Ｇｐｗｍ２はＦＥＴ２、Ｇｐｗｍ３はＦＥＴ３、Ｇｐｗｍ４はＦＥＴ４、Ｇｐｗｍ５はＦＥＴ５、Ｇｐｗｍ６はＦＥＴ６にそれぞれ対応し、電界効果トランジスタのスイッチング動作を制御する。
The gate PWM signals Gpwm1, Gpwm2, Gpwm3, Gpwm4, Gpwm5, and Gpwm6 are input to the
Gpwm1 corresponds to FET1, Gpwm2 corresponds to FET2, Gpwm3 corresponds to FET3, Gpwm4 corresponds to FET4, Gpwm5 corresponds to FET5, and Gpwm6 corresponds to FET6, and controls the switching operation of the field effect transistor.
また、図示しないものの、ソース電位が個別である各電界効果トランジスタを動作させるよう、ゲート駆動回路１２はゲート駆動回路（１）１２１、ゲート駆動回路（２）１２２、ゲート駆動回路（３）１２３、ゲート駆動回路（４）１２４、ゲート駆動回路（５）１２５、ゲート駆動回路（６）１２６に分かれる。
ゲート電源回路１３は、６通りの相互に絶縁された電源電圧ＶＤ１、ＶＤ２、ＶＤ３、ＶＤ４、ＶＤ５、ＶＤ６を作り、それぞれのゲート駆動回路１２１から１２６に供給する。
Although not shown, the
The gate
次に、このゲート駆動信号８による電圧変換の制御について説明する。
昇圧動作時：
１）オンデューティ１００／３％未満の場合：
先ず、昇圧動作時でゲート駆動信号のオンデューティが１００／３％未満である場合について説明する。図２５（ａ）において、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２が、Ｇａｔｅ３信号がハイの場合にＦＥＴ３がオンし、ドレインからソースに向けて電流が流れる。また、Ｇａｔｅ４信号がハイの場合にＦＥＴ４が、Ｇａｔｅ５信号がハイの場合にＦＥＴ５が、Ｇａｔｅ６信号がハイの場合にＦＥＴ６がオンするが、昇圧動作時には電流がソースからドレインに向けてＦＥＴ４、ＦＥＴ５、ＦＥＴ６に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
Next, voltage conversion control by the
During boost operation:
1) On duty less than 100/3%:
First, the case where the on-duty of the gate drive signal is less than 100/3% during the boosting operation will be described. In FIG. 25A, FET1 turns on when the Gate1 signal is high, FET2 turns on when the Gate2 signal is high, and FET3 turns on when the Gate3 signal is high, and a current flows from the drain toward the source. Further, the
ここで、Ｇａｔｅ１信号とＧａｔｅ６信号、Ｇａｔｅ２信号とＧａｔｅ５信号、Ｇａｔｅ３信号とＧａｔｅ４信号とは、互いにハイ、ローの論理が相反する相補信号である。図２５（ａ）に示す通り、ゲート駆動信号８は、相補信号として対を成す信号が３通り有って、互いの位相差が等間隔となっている。
この時、Ｇａｔｅ１からＧａｔｅ６のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＥ、Ｆ、Ｇ、Ｈの４種に分類され Ｈ→Ｅ→Ｇ→Ｅ→Ｆ→Ｅ→Ｈ の順に切替わる。
Here, the
At this time, the high and low logic combinations of the gate drive signals from
スイッチングモードＨでは、ＦＥＴ３、ＦＥＴ５、ＦＥＴ６がオン、ＦＥＴ１、ＦＥＴ２、ＦＥＴ４がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ５→ＦＥＴ６→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ａから放出する。
また、ＦＥＴ３、ＦＥＴ５、ＦＥＴ６がオンであって電流が導通することから、エネルギ移行用キャパシタＣ０ａのＦＥＴ３側接続端子の電位はおよそＶＬ、ＦＥＴ５側接続端子の電位はおよそＶ２となる。
よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは、（Ｖ２−Ｖｃ０ａ）となる。ここで、Ｖｃ０ａは、エネルギ移行用キャパシタＣ０ａの両端電圧である。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側接続端子の電圧との差は、（Ｖ１−Ｖ２＋Ｖｃ０ａ）である。
In switching mode H, FET3, FET5, FET6 are on, FET1, FET2, FET4 are off,
The current flows through the path of the positive terminal P1, the inductor L, the
Further, since FET3, FET5, and FET6 are on and current is conducted, the potential of the FET3 side connection terminal of the energy transfer capacitor C0a is about VL, and the potential of the FET5 side connection terminal is about V2.
Therefore, the voltage VL at the connection terminal of the inductor L on the
スイッチングモードＥでは、ＦＥＴ４、ＦＥＴ５、ＦＥＴ６がオン、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ４→ＦＥＴ５→ＦＥＴ６→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に流れ、インダクタＬに蓄積されたエネルギが放出される。
また、ＦＥＴ４、ＦＥＴ５、ＦＥＴ６がオンであって電流が導通することから、電圧ＶＬはおよそＶ２となる。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−Ｖ２）で負となり、インダクタ電流ＩＬは、ＩＬ≧０の状態で、負の方向へ向けて変化する。
In switching mode E, FET4, FET5, FET6 are on, FET1, FET2, FET3 are off,
The current flows through the path of the positive terminal P1, the inductor L, the
Further, since FET4, FET5, and FET6 are on and current is conducted, the voltage VL is approximately V2. The difference between the voltage VL at the FET4 side connection terminal of the inductor L and the voltage at the connection terminal on the positive side terminal P1 side becomes negative at (V1−V2), and the inductor current IL is in the negative direction when IL ≧ 0. Change towards.
スイッチングモードＦでは、ＦＥＴ１、ＦＥＴ４、ＦＥＴ５がオン、ＦＥＴ２、ＦＥＴ３、ＦＥＴ６がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ４→ＦＥＴ５→エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ｂに蓄えられる。電気機器５には、平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
また、ＦＥＴ１、ＦＥＴ４、ＦＥＴ５がオンであって電流が導通することから、エネルギ移行用キャパシタＣ０ｂのＦＥＴ５側接続端子の電位はおよそＶＬ、ＦＥＴ１側接続端子の電位はおよそＶｃｏｍ＝０となる。
よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬ＝Ｖｃ０ｂとなる。ここでＶｃ０ｂは、エネルギ移行用キャパシタＣ０ｂの両端電圧である。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−Ｖｃ０ｂ）である。
In switching mode F, FET1, FET4, FET5 are on, FET2, FET3, FET6 are off,
The current flows through the path of the positive terminal P1, the inductor L, the
Further, since FET1, FET4, and FET5 are on and current is conducted, the potential of the FET5 side connection terminal of the energy transfer capacitor C0b is about VL, and the potential of the FET1 side connection terminal is about Vcom = 0.
Therefore, the voltage VL of the inductor L on the FET4 side connection terminal is VL = Vc0b. Here, Vc0b is a voltage across the energy transfer capacitor C0b. The difference between the voltage VL at the FET4 side connection terminal of the inductor L and the voltage at the connection terminal on the positive side terminal P1 side is (V1−Vc0b).
スイッチングモードＧでは、ＦＥＴ２、ＦＥＴ４、ＦＥＴ６がオン、ＦＥＴ１、ＦＥＴ３、ＦＥＴ５がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ４→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ２→エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ６→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に流れ、エネルギはエネルギ移行用キャパシタＣ０ａに蓄えられ、エネルギ移行用キャパシタＣ０ｂから放出される。
また、ＦＥＴ２、ＦＥＴ４、ＦＥＴ６がオンであって電流が導通することから、エネルギ移行用キャパシタＣ０ａのＦＥＴ４側接続端子の電位はおよそＶＬ、ＦＥＴ２側接続端子の電位はエネルギ移行用キャパシタＣ０ｂのＦＥＴ２側接続端子の電位とほぼ等しくなる。また、エネルギ移行用キャパシタＣ０ｂのＦＥＴ６側接続端子の電位はおよそＶ２となる。
よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは、（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ）となる。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ））である。
In switching mode G, FET2, FET4, FET6 are on, FET1, FET3, FET5 are off,
The current flows through the path of the positive terminal P1, the inductor L, the
Since the FET2, FET4, and FET6 are on and the current is conducted, the potential of the FET4 side connection terminal of the energy transfer capacitor C0a is approximately VL, and the potential of the FET2 side connection terminal is the FET2 side of the energy transfer capacitor C0b. It becomes almost equal to the potential of the connection terminal. Further, the potential of the FET6 side connection terminal of the energy transfer capacitor C0b is approximately V2.
Therefore, the voltage VL at the connection terminal of the inductor L on the
ここで、Ｇａｔｅ１信号、Ｇａｔｅ２信号、Ｇａｔｅ３信号のオンデューティは等しい。その動作より、スイッチングモードＦ、Ｇ、Ｈにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０ｂ＝（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ）＝Ｖ２−Ｖｃ０ａの関係となる。よって、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２ となる。
このことから、インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、次の関係で表される。
Here, the on-duty of the
From this, the potential difference between both ends of the inductor L, the switch-on time ton and the switch-off time toff of the FET1, FET2, and FET3 are expressed by the following relationship.
スイッチングモードＦ、Ｇ、Ｈ：Ｌ・ＩＬｒｐｌ＝ｔｏｎ・（Ｖ１−（２／３）・Ｖ２） ・・（８ａ）
スイッチングモードＥ： Ｌ・ＩＬｒｐｌ＝−ｔｏｆｆ・（Ｖ１−Ｖ２）・・（８ｂ）
Switching modes F, G, H: L · ILrpl = ton · (V1− (2/3) · V2) ·· (8a)
Switching mode E: L.ILrpl = -toff. (V1-V2) .. (8b)
式（８ａ）と式（８ｂ）との左辺同士が等しいことから、次の関係が成り立つ。 Since the left sides of Expression (8a) and Expression (8b) are equal, the following relationship is established.
ｔｏｎ・（Ｖ１−（２／３）・Ｖ２）＝ｔｏｆｆ・（Ｖ２−Ｖ１） ・・（９） ton · (V1− (2/3) · V2) = toff · (V2−V1) (9)
上の式（９）を一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について整理すると次のようになる。 The above formula (9) can be summarized with respect to the primary terminal voltage V1 and the secondary terminal voltage V2 as follows.
（Ｖ２／Ｖ１）＝（ｔｏｎ＋ｔｏｆｆ）／（ｔｏｎ＋ｔｏｆｆ−ｔｏｎ＋ｔｏｎ・２／３）＝ １／（１−ｔｏｎ／Ｔ） ・・（１０）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ／３
(V2 / V1) = (ton + toff) / (ton + toff-ton +
However, ton + toff = T / 3
上の式（１０）で、周期Ｔは、スイッチングモードＨ→Ｅ→Ｇ→Ｅ→Ｆ→Ｅ→Ｈ の順に切替わって一周する期間を示しており、周期Ｔの内にｔｏｎ期間が３回、ｔｏｆｆ期間が３回含まれている。ｔｏｎ＋ｔｏｆｆはＴ／３となる。式（１０）の左辺（Ｖ２／Ｖ１）はＤＣ／ＤＣ電圧変換比である。
図２５に示されるゲート駆動信号のオンデューティが１００／３％未満の動作では、（ｔｏｎ／Ｔ）＜（１／３）であり、式（１０）に当てはめると、ＤＣ／ＤＣ電圧変換比は、３／２未満となる。よって、Ｖ２＜（Ｖ１・３／２）である。
In the above equation (10), the period T indicates a period in which the switching mode is switched in the order of H → E → G → E → F → E → H, and the ton period is 3 times in the period T. , Toff period is included three times. Ton + toff is T / 3. The left side (V2 / V1) of Expression (10) is a DC / DC voltage conversion ratio.
In an operation in which the on-duty of the gate drive signal shown in FIG. 25 is less than 100/3%, (ton / T) <(1/3), and when applied to Equation (10), the DC / DC voltage conversion ratio is Less than 3/2. Therefore, V2 <(V1 · 3/2).
これらから、スイッチングモードＦ、Ｇ、Ｈでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶＬ＝Ｖ２・（２／３）＜Ｖ１、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは正の方向へ増加する。また、上述の通りスイッチングモードＥでは、インダクタ電流ＩＬは、ＩＬ≧０の状態で、負の方向へ向けて変化する。 From these, in the switching modes F, G, and H, the voltage VL at the connection terminal on the FET4 side of the inductor L is VL = V2 · (2/3) <V1, and the voltage at the connection terminal on the positive terminal P1 side of the inductor L is V1. It is. Therefore, the potential difference between both ends of the inductor L becomes positive with respect to VL, and the inductor current IL increases in the positive direction. Further, as described above, in the switching mode E, the inductor current IL changes in the negative direction when IL ≧ 0.
以上のように、スイッチングモードＨ→Ｅ→Ｇ→Ｅ→Ｆ→Ｅ→Ｈの切替わりにおいて、
スイッチングモードＦ、Ｇ、Ｈでは、インダクタ電流ＩＬは、ＩＬ≧０の状態から更に正の方向へ増加するよう変化し、
スイッチングモードＥでは、インダクタ電流ＩＬは、ＩＬ＜０の状態に向けて変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返されることとなる。
従って、電界効果トランジスタのスイッチング周波数に対してインダクタＬには３倍の周波数の交流電流が導通することとなる。
As described above, in the switching mode H → E → G → E → F → E → H,
In the switching modes F, G, and H, the inductor current IL changes so as to increase further in the positive direction from the state of IL ≧ 0,
In the switching mode E, the inductor current IL changes toward the state where IL <0.
From this, the increase and decrease of the inductor current IL are repeated three times in the T / 3 period over the switching period T of the field effect transistor.
Accordingly, an alternating current having a frequency three times that of the switching frequency of the field effect transistor is conducted to the inductor L.
２）オンデューティ１００／３％以上で１００×（２／３）％未満の場合：
次に、昇圧動作時でゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満である場合について説明する。
図２６（ａ）において、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２が、Ｇａｔｅ３信号がハイの場合にＦＥＴ３がオンし、ドレインからソースに向けて電流が流れる。
また、Ｇａｔｅ４信号がハイの場合にＦＥＴ４が、Ｇａｔｅ５信号がハイの場合にＦＥＴ５が、Ｇａｔｅ６信号がハイの場合にＦＥＴ６がオンするが、昇圧動作時には電流がソースからドレインに向けてＦＥＴ４、ＦＥＴ５、ＦＥＴ６に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
2) When the on-duty is 100/3% or more and less than 100 × (2/3)%:
Next, a case where the on-duty of the gate drive signal is 100/3% or more and less than 100 × (2/3)% during the boosting operation will be described.
In FIG. 26A, FET1 is turned on when the Gate1 signal is high, FET2 is turned on when the Gate2 signal is high, and FET3 is turned on when the Gate3 signal is high, and a current flows from the drain toward the source.
Further, the
Ｇａｔｅ１信号とＧａｔｅ６信号、Ｇａｔｅ２信号とＧａｔｅ５信号、Ｇａｔｅ３信号とＧａｔｅ４信号は、互いにハイ、ローの論理が相反する相補信号であり、ゲート駆動信号８は相補信号として対を成す信号が３通り有って、互いの位相差が等間隔となっている。
この時、Ｇａｔｅ１からＧａｔｅ６のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＦ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋの６種に分類され、Ｇ→Ｊ→Ｈ→Ｋ→Ｆ→Ｉ→Ｇの順に切替わる。
The Gate1 signal and Gate6 signal, the Gate2 signal and Gate5 signal, the Gate3 signal and Gate4 signal are complementary signals whose logics of high and low are opposite to each other, and the
At this time, the high and low logic combinations of the gate drive signals from
スイッチングモードＦ、Ｇ、Ｈでの各電界効果トランジスタの状態、電流の導通経路、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは、上述の昇圧動作時のゲート駆動信号のオンデューティが１００／３％未満である場合と同じであるため、説明を省略する。 The state of each field effect transistor in the switching modes F, G, and H, the current conduction path, and the voltage VL at the FET4 side connection terminal of the inductor L are set such that the on-duty of the gate drive signal during the boosting operation is 100/3%. Since it is the same as the case where it is less than, description is abbreviate | omitted.
スイッチングモードＩでは、ＦＥＴ１、ＦＥＴ２、ＦＥＴ４がオン、ＦＥＴ３、ＦＥＴ５、ＦＥＴ６がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ４→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ２→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、エネルギ移行用キャパシタＣ０ａにエネルギが蓄えられる。
電気機器５には平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
ＦＥＴ１、ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、エネルギ移行用キャパシタＣ０ａのＦＥＴ３側接続端子の電位はおよそＶｃｏｍ＝０、ＦＥＴ４側接続端子の電位はおよそＶＬとなる。よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶｃ０ａとなる。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧の差は、（Ｖ１−Ｖｃ０ａ）である。
In switching mode I, FET1, FET2, FET4 are on, FET3, FET5, FET6 are off,
The current flows through the path of the positive terminal P1, the inductor L, the
The voltage across the smoothing capacitor C2 is applied to the
Since FET1, FET2, and FET4 are turned on and current is conducted, the potential of the FET3 side connection terminal of the energy transfer capacitor C0a is approximately Vcom = 0, and the potential of the FET4 side connection terminal is approximately VL. Therefore, the voltage VL at the FET4 side connection terminal of the inductor L is Vc0a. The difference between the voltage VL at the FET4 side connection terminal of the inductor L and the voltage at the connection terminal on the positive side terminal P1 side is (V1−Vc0a).
スイッチングモードＪでは、ＦＥＴ２、ＦＥＴ３、ＦＥＴ６がオン、ＦＥＴ１、ＦＥＴ４、ＦＥＴ５がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→ＦＥＴ２→エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ６→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に流れ、エネルギ移行用キャパシタＣ０ｂからはエネルギが放出される。
ＦＥＴ２、ＦＥＴ３、ＦＥＴ６がオンして電流が導通することから、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは、エネルギ移行用キャパシタＣ０ｂのＦＥＴ２と接続する低電位側端子の電位と等しくなる。また、エネルギ移行用キャパシタＣ０ｂのＦＥＴ６と接続する高電位側端子の電位は、正極側端子Ｐ２の電圧Ｖ２と等しくなる。よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶＬ＝Ｖ２−Ｖｃ０ｂとなり、インダクタＬの電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−（Ｖ２−Ｖｃ０ｂ））である。
In switching mode J, FET2, FET3, FET6 are on, FET1, FET4, FET5 are off,
The current flows in the path of the positive terminal P1, the inductor L, the
Since FET2, FET3, and FET6 are turned on and the current is conducted, the voltage VL at the FET4 side connection terminal of the inductor L becomes equal to the potential of the low potential side terminal connected to the FET2 of the energy transfer capacitor C0b. Further, the potential of the high potential side terminal connected to the
スイッチングモードＫでは、ＦＥＴ１、ＦＥＴ３、ＦＥＴ５がオン、ＦＥＴ２、ＦＥＴ４、ＦＥＴ６がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ５→エネルギ移行用キャパシタＣ０ｂ→負極側端子Ｎ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ａから放出され、エネルギ移行用キャパシタＣ０ｂに蓄えられる。電気機器５には、平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
In switching mode K, FET1, FET3, FET5 are on, FET2, FET4, FET6 are off,
The current flows in the path of the positive terminal P1, the inductor L, the
ＦＥＴ１、ＦＥＴ３、ＦＥＴ５がオンして電流が導通することから、エネルギ移行用キャパシタＣ０ａのＦＥＴ４側接続端子の電位は、エネルギ移行用キャパシタＣ０ｂのＦＥＴ５側接続端子の電位と等しくなる。
また、エネルギ移行用キャパシタＣ０ａのＦＥＴ３側接続端子の電位は、およそＶＬとなる。エネルギ移行用キャパシタＣ０ｂのＦＥＴ１側接続端子の電位は、およそＶｃｏｍ＝０となる。
よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬ＝（Ｖｃ０ｂ−Ｖｃ０ａ）となる。インダクタＬの電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−（Ｖｃ０ｂ−Ｖｃ０ａ））である。
Since the FET1, FET3, and FET5 are turned on and current is conducted, the potential of the FET4 side connection terminal of the energy transfer capacitor C0a is equal to the potential of the FET5 side connection terminal of the energy transfer capacitor C0b.
Further, the potential of the FET3 side connection terminal of the energy transfer capacitor C0a is approximately VL. The potential of the FET1 side connection terminal of the energy transfer capacitor C0b is approximately Vcom = 0.
Therefore, the voltage VL of the connection terminal of the inductor L on the
ここで、Ｇａｔｅ１信号、Ｇａｔｅ２信号、Ｇａｔｅ３信号のオンデューティは等しい。その動作より、スイッチングモードＦ、Ｇ、Ｈにおける電圧ＶＬは時間平均的に等しくＶｃ０ｂ＝（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ）＝Ｖ２−Ｖｃ０ａ の関係となる。
また、スイッチングモードＩ、Ｊ、Ｋにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０ａ＝（Ｖ２−Ｖｃ０ｂ）＝（Ｖｃ０ｂ−Ｖｃ０ａ）の関係となる。よって、ゲート駆動信号のオンデューティが１００／３％未満である場合と同様に、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２ となる。
このことから、インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、次の関係で表される。
Here, the on-duty of the
Further, the voltages VL in the switching modes I, J, and K are equal in terms of time average, and the relationship is Vc0a = (V2−Vc0b) = (Vc0b−Vc0a). Therefore, Vc0b = (2/3) · V2 and Vc0a = (1/3) · V2 as in the case where the on-duty of the gate drive signal is less than 100/3%.
From this, the potential difference between both ends of the inductor L, the switch-on time ton and the switch-off time toff of the FET1, FET2, and FET3 are expressed by the following relationship.
スイッチングモードＦ、Ｇ、Ｈ：
Ｌ・ＩＬｒｐｌ＝（Ｔ／３−ｔｏｎ＋Ｔ／３）・（Ｖ１−（２／３）・Ｖ２）＝（（２／３）Ｔ−ｔｏｎ）・（Ｖ１−（２／３）・Ｖ２） ・・・（１１ａ）
スイッチングモードＩ、Ｊ、Ｋ：
Ｌ・ＩＬｒｐｌ＝−（ｔｏｎ−Ｔ／３）・（Ｖ１−（１／３）・Ｖ２）・・（１１ｂ）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ
Switching modes F, G, H:
L · ILrpl = (T / 3−ton + T / 3) · (V1− (2/3) · V2) = ((2/3) T−ton) · (V1− (2/3) · V2)・ (11a)
Switching modes I, J, K:
L.ILrpl =-(ton-T / 3). (V1- (1/3) .V2) .. (11b)
However, ton + toff = T
式（１１ａ）と式（１１ｂ）の左辺同士が等しいことから、次の関係が成り立つ。 Since the left sides of Expression (11a) and Expression (11b) are equal, the following relationship is established.
（（２／３）Ｔ−ｔｏｎ）・（Ｖ１−（２／３）・Ｖ２）＝−（ｔｏｎ−Ｔ／３）・（Ｖ１−（１／３）・Ｖ２） ・・・（１２） ((2/3) T-ton) * (V1- (2/3) * V2) =-(ton-T / 3) * (V1- (1/3) * V2) (12)
上の式（１２）を一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について整理すると次のようになる。 The above equation (12) can be summarized with respect to the primary terminal voltage V1 and the secondary terminal voltage V2 as follows.
（Ｖ２／Ｖ１）＝Ｔ／（Ｔ−ｔｏｎ）＝１／（１−ｔｏｎ／Ｔ） ・・・（１３）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ
(V2 / V1) = T / (T-ton) = 1 / (1-ton / T) (13)
However, ton + toff = T
上の式（１３）で、周期Ｔは、スイッチングモードＧ→Ｊ→Ｈ→Ｋ→Ｆ→Ｉ→Ｇの順に切替わって一周する期間を示しており、周期Ｔの内にｔｏｎ期間が１回、ｔｏｆｆ期間が１回含まれている。ｔｏｎ＋ｔｏｆｆはＴとなる。式（１３）の左辺（Ｖ２／Ｖ１）はＤＣ／ＤＣ電圧変換比である。
図２６に示されるゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満の動作では、（１／３）≦（ｔｏｎ／Ｔ）＜（２／３）であり、式（１３）に当てはめると、ＤＣ／ＤＣ電圧変換比は、３／２以上で３未満となる。よって、（Ｖ１・３／２）≦Ｖ２＜（３・Ｖ１）である。
In the above equation (13), the period T indicates a period in which the switching mode G → J → H → K → F → I → G makes a round, and the ton period is once in the period T. , Toff period is included once. Ton + toff is T. The left side (V2 / V1) of Expression (13) is a DC / DC voltage conversion ratio.
In the operation in which the on-duty of the gate drive signal shown in FIG. 26 is 100/3% or more and less than 100 × (2/3)%, (1/3) ≦ (ton / T) <(2/3). When applied to the equation (13), the DC / DC voltage conversion ratio is 3/2 or more and less than 3. Therefore, (V1 · 3/2) ≦ V2 <(3 · V1).
これらから、スイッチングモードＦ、Ｇ、Ｈでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶ１から２・Ｖ１の範囲、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは、ＩＬ≧０の状態で、負の方向へ向けて変化する。
また、スイッチングモードＩ、Ｊ、Ｋでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶ１／２からＶ１の範囲、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは正の方向に増加する。
From these, in the switching modes F, G, and H, the voltage VL of the connection terminal on the FET4 side of the inductor L is in the range of V1 to 2 · V1, and the voltage of the connection terminal on the positive terminal P1 side of the inductor L is V1. Therefore, the potential difference between both ends of the inductor L with respect to VL becomes negative, and the inductor current IL changes in the negative direction in a state where IL ≧ 0.
In the switching modes I, J, and K, the voltage VL at the connection terminal on the FET4 side of the inductor L is in the range of V1 / 2 to V1, and the voltage at the connection terminal on the positive terminal P1 side of the inductor L is V1. Therefore, the potential difference between both ends of the inductor L becomes positive with respect to VL, and the inductor current IL increases in the positive direction.
以上のように、スイッチングモードＧ→Ｊ→Ｈ→Ｋ→Ｆ→Ｉ→Ｇの切替わりにおいて、
スイッチングモードＦ、Ｇ、Ｈでは、インダクタ電流ＩＬは、ＩＬ≧０の状態からＩＬ＜０の状態に向けて変化し、
スイッチングモードＩ、Ｊ、Ｋでは、インダクタ電流ＩＬは、更に正の方向へ増加するよう変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返されることとなる。
従って、電界効果トランジスタのスイッチング周波数に対してインダクタＬには３倍の周波数の交流電流が導通することとなる。
As described above, in the switching mode G → J → H → K → F → I → G,
In the switching modes F, G, and H, the inductor current IL changes from the state of IL ≧ 0 toward the state of IL <0,
In the switching modes I, J, and K, the inductor current IL further changes to increase in the positive direction.
From this, the increase and decrease of the inductor current IL are repeated three times in the T / 3 period over the switching period T of the field effect transistor.
Accordingly, an alternating current having a frequency three times that of the switching frequency of the field effect transistor is conducted to the inductor L.
３）オンデューティ１００×（２／３）％以上の場合：
次に、昇圧動作時でゲート駆動信号のオンデューティが１００×（２／３）％以上である場合について説明する。
図２７（ａ）において、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２が、Ｇａｔｅ３信号がハイの場合にＦＥＴ３がオンし、ドレインからソースに向けて電流が流れる。
また、Ｇａｔｅ４信号がハイの場合にＦＥＴ４が、Ｇａｔｅ５信号がハイの場合にＦＥＴ５が、Ｇａｔｅ６信号がハイの場合にＦＥＴ６がオンするが、昇圧動作時には電流がソースからドレインに向けてＦＥＴ４、ＦＥＴ５、ＦＥＴ６に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
3) When the on-duty is 100 x (2/3)% or more:
Next, a case where the on-duty of the gate drive signal is 100 × (2/3)% or more during the boosting operation will be described.
In FIG. 27A, FET1 is turned on when the Gate1 signal is high, FET2 is turned on when the Gate2 signal is high, and FET3 is turned on when the Gate3 signal is high, and a current flows from the drain toward the source.
Further, the
Ｇａｔｅ１信号とＧａｔｅ６信号、Ｇａｔｅ２信号とＧａｔｅ５信号、Ｇａｔｅ３信号とＧａｔｅ４信号とは、互いにハイ、ローの論理が相反する相補信号であり、ゲート駆動信号８は相補信号として対を成す信号が３通り有って、互いの位相差が等間隔となっている。
この時、Ｇａｔｅ１からＧａｔｅ６のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＩ、Ｊ、Ｋ、Ｍの４種に分類され Ｍ→Ｋ→Ｍ→Ｉ→Ｍ→Ｊ→Ｍ の順に切替わる。
The Gate1 signal and Gate6 signal, the Gate2 signal and Gate5 signal, the Gate3 signal and Gate4 signal are complementary signals whose logics of high and low are opposite to each other, and the
At this time, the high and low logic combinations of the gate drive signals from
スイッチングモードＩ、Ｊ、Ｋでの各電界効果トランジスタの状態、電流の導通経路、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは、上述の昇圧動作時でゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満である場合と同じであるため、説明を省略する。 The state of each field effect transistor in switching modes I, J, and K, the current conduction path, and the voltage VL at the FET4 side connection terminal of the inductor L have an on-duty of the gate drive signal of 100/3% during the above boost operation. Since it is the same as the case where it is less than 100x (2/3)% by the above, description is abbreviate | omitted.
スイッチングモードＭでは、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３がオン、ＦＥＴ４、ＦＥＴ５、ＦＥＴ６がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→ＦＥＴ２→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、インダクタＬにエネルギが蓄えられる。
また、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１がオンして電流が導通することより、電圧ＶＬはおよそＶｃｏｍ＝０となることから、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−０）で正となり、インダクタ電流ＩＬは更に正の方向に増加する。
電気機器５には、平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
In switching mode M, FET1, FET2, FET3 are on, FET4, FET5, FET6 are off,
The current flows in the path of the positive terminal P1, the inductor L, the
In addition, since FET3, FET2, and FET1 are turned on and the current is conducted, the voltage VL becomes approximately Vcom = 0. Therefore, the voltage VL of the connection terminal on the FET3 side of the inductor L and the connection terminal on the positive terminal P1 side. The difference from the voltage becomes positive at (V1-0), and the inductor current IL further increases in the positive direction.
A voltage across the smoothing capacitor C2 is applied to the
ここで、Ｇａｔｅ１信号、Ｇａｔｅ２信号、Ｇａｔｅ３信号のオンデューティは等しい。その動作より、スイッチングモードＩ、Ｊ、Ｋにおける電圧ＶＬは時間平均的に等しく Ｖｃ０ａ＝（Ｖ２−Ｖｃ０ｂ）＝（Ｖｃ０ｂ−Ｖｃ０ａ） の関係となる。
よって、ゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満である場合と同様に、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２となる。
このことから、インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、次の関係で表される。
Here, the on-duty of the
Therefore, Vc0b = (2/3) · V2, Vc0a = (1/3) · V2 as in the case where the on-duty of the gate drive signal is 100/3% or more and less than 100 × (2/3)%. It becomes.
From this, the potential difference between both ends of the inductor L, the switch-on time ton and the switch-off time toff of the FET1, FET2, and FET3 are expressed by the following relationship.
スイッチングモードＭ： Ｌ・ＩＬｒｐｌ＝（Ｔ／３−ｔｏｆｆ）・Ｖ１・・（１４ａ）
スイッチングモードＩ、Ｊ、Ｋ：Ｌ・ＩＬｒｐｌ＝−ｔｏｆｆ・（Ｖ１−（１／３）・Ｖ２） ・・（１４ｂ）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ
Switching mode M: L.ILrpl = (T / 3-toff) .V1 .. (14a)
Switching modes I, J, K: L.ILrpl = -toff. (V1- (1/3) .V2) (14b)
However, ton + toff = T
式（１４ａ）と式（１４ｂ）の左辺同士が等しいことから、次の関係が成り立つ。 Since the left sides of Expression (14a) and Expression (14b) are equal, the following relationship is established.
（Ｔ／３−ｔｏｆｆ）・Ｖ１＝−ｔｏｆｆ・（Ｖ１−（１／３）・Ｖ２）・・（１５） (T / 3-toff) .V1 = -toff. (V1- (1/3) .V2) .. (15)
上の式（１５）を一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について整理すると次のようになる。 The above formula (15) can be summarized with respect to the primary terminal voltage V1 and the secondary terminal voltage V2 as follows.
（Ｖ２／Ｖ１）＝Ｔ／ｔｏｆｆ＝Ｔ／（Ｔ−ｔｏｎ）＝１／（１−ｔｏｎ／Ｔ）
・・（１６）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ
(V2 / V1) = T / toff = T / (T-ton) = 1 / (1-ton / T)
(16)
However, ton + toff = T
上の式（１６）で周期Ｔは、スイッチングモードＭ→Ｋ→Ｍ→Ｉ→Ｍ→Ｊ→Ｍの順に切替わって一周する期間を示しており、周期Ｔの内にｔｏｎ期間が１回、ｔｏｆｆ期間が１回含まれている。ｔｏｎ＋ｔｏｆｆはＴとなる。式（１６）の左辺（Ｖ２／Ｖ１）はＤＣ／ＤＣ電圧変換比である。
図２７に示されるゲート駆動信号のオンデューティが１００×（２／３）％以上の動作では、（２／３）≦（ｔｏｎ／Ｔ）であり、式（１６）に当てはめると、ＤＣ／ＤＣ電圧変換比は３以上となる。よって、（３・Ｖ１）≦Ｖ２である。
In the above equation (16), the period T indicates a period in which the switching mode M → K → M → I → M → J → M is switched in order, and the ton period is once in the period T. A toff period is included once. Ton + toff is T. The left side (V2 / V1) of Expression (16) is a DC / DC voltage conversion ratio.
In the operation in which the on-duty of the gate drive signal shown in FIG. 27 is 100 × (2/3)% or more, (2/3) ≦ (ton / T), and when applied to Expression (16), DC / DC The voltage conversion ratio is 3 or more. Therefore, (3 · V1) ≦ V2.
これらから、スイッチングモードＩ、Ｊ、Ｋでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬ＝（Ｖ２／３）≧Ｖ１である。インダクタＬの正極側端子Ｐ１側接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは、ＩＬ≧０の状態で、負の方向へ向けて変化する。
また、上述の通りスイッチングモードＭではインダクタ電流ＩＬは更に正の方向に増加する。
From these, in the switching modes I, J, and K, the voltage VL at the FET4 side connection terminal of the inductor L = (V2 / 3) ≧ V1. The voltage of the positive terminal P1 side connection terminal of the inductor L is V1. Therefore, the potential difference between both ends of the inductor L with respect to VL becomes negative, and the inductor current IL changes in the negative direction in a state where IL ≧ 0.
As described above, in the switching mode M, the inductor current IL further increases in the positive direction.
以上のように、スイッチングモードＭ→Ｋ→Ｍ→Ｉ→Ｍ→Ｊ→Ｍの切替わりにおいて、
スイッチングモードＩ、Ｊ、Ｋでは、インダクタ電流ＩＬは、ＩＬ≧０の状態からＩＬ＜０の状態に向けて変化し、
スイッチングモードＭでは、インダクタ電流ＩＬは、ＩＬ≧０の状態から更に正の方向に増加する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返されることとなる。
従って、電界効果トランジスタのスイッチング周波数に対してインダクタＬには３倍の周波数の交流電流が導通することとなる。
また、式（１０）、式（１３）、式（１６）は等しいものであり、即ち、オンデューティが何れの値であっても無関係にオンデューティの変化に合わせて連続的にＤＣ／ＤＣ電圧変換比は調整される。
As described above, in the switching mode M → K → M → I → M → J → M,
In switching modes I, J, and K, the inductor current IL changes from the state of IL ≧ 0 toward the state of IL <0,
In the switching mode M, the inductor current IL further increases in the positive direction from the state where IL ≧ 0.
From this, the increase and decrease of the inductor current IL are repeated three times in the T / 3 period over the switching period T of the field effect transistor.
Accordingly, an alternating current having a frequency three times that of the switching frequency of the field effect transistor is conducted to the inductor L.
In addition, the equations (10), (13), and (16) are equal, that is, the DC / DC voltage is continuously adjusted according to the change of the on-duty regardless of the on-duty. The conversion ratio is adjusted.
次に、降圧動作時について説明する。
降圧動作時：
本実施例においても、実施の形態１で説明した昇圧時と降圧時との動作の対称性を持つ。本実施例での降圧時の動作は、電圧Ｖ１≦電圧Ｖ２の関係で、ＤＣ／ＤＣ電圧変換装置１の二次側に接続した電気機器５が発生する電力をＶ２からＶ１へＤＣ／ＤＣ電圧変換して直流電源４で回収する。
ゲート駆動信号８の波形は、図２５（ａ）、図２６（ａ）、図２７（ａ）に示されるものであって、昇圧動作時と同じである。即ち、
図２５（ａ）は、ゲート駆動信号のオンデューティが１００／３％未満の場合、
図２６（ａ）は、ゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満の場合、
図２７（ａ）は、ゲート駆動信号のオンデューティが１００×（２／３）％以上の場合のゲート駆動信号の波形となる。
Next, the step-down operation will be described.
During step-down operation:
This example also has the symmetry of the operation at the time of step-up and step-down described in the first embodiment. The operation at the time of step-down in the present embodiment is such that the voltage generated by the
The waveform of the
FIG. 25A shows that when the on-duty of the gate drive signal is less than 100/3%,
FIG. 26A shows that when the on-duty of the gate drive signal is 100/3% or more and less than 100 × (2/3)%,
FIG. 27A shows the waveform of the gate drive signal when the on-duty of the gate drive signal is 100 × (2/3)% or more.
Ｇａｔｅ４信号がハイの場合にＦＥＴ４が、Ｇａｔｅ５信号がハイの場合にＦＥＴ５が、Ｇａｔｅ６信号がハイの場合にＦＥＴ６がオンし、ドレインからソースに向けて電流が流れる。
また、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２が、Ｇａｔｅ３信号がハイの場合にＦＥＴ３がオンするが、降圧動作時には電流がソースからドレインに向けてＦＥＴ１、ＦＥＴ２、ＦＥＴ３に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
When the
In addition, FET1 is turned on when the Gate1 signal is high, FET2 is turned on when the Gate2 signal is high, and FET3 is turned on when the Gate3 signal is high. Instead of the parasitic diode inherent in the
Ｇａｔｅ１からＧａｔｅ６のゲート駆動信号のハイ、ローの論理の組合わせは、ゲート駆動信号のオンデューティが１００／３％未満では図２５（ｃ）の、ゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満では図２６（ｃ）の、ゲート駆動信号のオンデューティが１００×（２／３）％以上では図２７（ｃ）の通りとなる。
即ち、スイッチングモードは Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｍの８通りとなる。
The combination of high and low logic of the gate drive signals of Gate1 to Gate6 is that the on-duty of the gate drive signal is 100/3% or more in FIG. 25C when the on-duty of the gate drive signal is less than 100/3%. When the on-duty of the gate drive signal is 100 × (2/3)% or more, it is as shown in FIG. 27C when the gate drive signal on-duty is 100 × (2/3)% or more.
That is, there are eight switching modes: E, F, G, H, I, J, K, and M.
スイッチングモードＥでは、
電流が、正極側端子Ｐ２→ＦＥＴ６→ＦＥＴ５→ＦＥＴ４→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、インダクタＬにエネルギが蓄えられる。また、ＦＥＴ４、ＦＥＴ５、ＦＥＴ６がオンして電流が導通することから、電圧ＶＬはおよそＶ２となる。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は（Ｖ１−Ｖ２）で負となり、インダクタ電流ＩＬは、ＩＬ＜０の状態で更に負の方向に増加する。
In switching mode E,
The current flows through the path of the positive
スイッチングモードＦでは、
電流が、移行用キャパシタＣ０ｂ→ＦＥＴ５→ＦＥＴ４→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ｂから放出される。
また、ＦＥＴ１、ＦＥＴ４、ＦＥＴ５がオンして電流が導通することから、電圧ＶＬ＝Ｖｃ０ｂとなる。
In switching mode F,
The current flows in the path of transition capacitor C0b → FET5 → FET4 → inductor L → positive terminal P1 →
In addition, since FET1, FET4, and FET5 are turned on to conduct current, the voltage VL = Vc0b.
スイッチングモードＧでは、
電流が、正極側端子Ｐ２→ＦＥＴ６→エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ２→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ４→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ｂに蓄えられ、エネルギ移行用キャパシタＣ０ａから放出される。
また、ＦＥＴ２、ＦＥＴ４、ＦＥＴ６がオンして電流が導通することから、電圧ＶＬはおよそ（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ）となる。
In switching mode G,
The current flows in the path of positive terminal P2 → FET6 → energy transfer capacitor C0b → FET2 → energy transfer capacitor C0a → FET4 → inductor L → positive electrode terminal P1 →
Further, since FET2, FET4, and FET6 are turned on and current is conducted, the voltage VL is approximately (V2−Vc0b + Vc0a).
スイッチングモードＨでは、
電流が、正極側端子Ｐ２→ＦＥＴ６→ＦＥＴ５→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ａに蓄えられる。
また、ＦＥＴ３、ＦＥＴ５、ＦＥＴ６がオンして電流が導通することから、電圧ＶＬはおよそ（Ｖ２−Ｖｃ０ａ）となる。
In switching mode H,
The current flows in the path of the positive terminal P2, the
Further, since FET3, FET5, and FET6 are turned on and current is conducted, the voltage VL is approximately (V2−Vc0a).
スイッチングモードＩでは、
電流が、エネルギ移行用キャパシタＣ０ａ→ＦＥＴ４→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１→ＦＥＴ２の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ａから放出される。
また、ＦＥＴ１、ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、電圧ＶＬはおよそ、Ｖｃ０ａとなる。
In switching mode I,
The current flows in the path of energy transfer capacitor C0a → FET4 → inductor L → positive electrode side terminal P1 →
Further, since FET1, FET2, and FET4 are turned on and current is conducted, the voltage VL is approximately Vc0a.
スイッチングモードＪでは、
電流が、正極側端子Ｐ２→ＦＥＴ６→エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ２→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ｂに蓄えられる。
また、ＦＥＴ２、ＦＥＴ３、ＦＥＴ６がオンして電流が導通することから、電圧ＶＬはおよそ（Ｖ２−Ｖｃ０ｂ）となる。
In switching mode J,
The current flows in the path of the positive side terminal P2, the
Further, since FET2, FET3, and FET6 are turned on to conduct current, the voltage VL is approximately (V2−Vc0b).
スイッチングモードＫでは、
電流が、エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ５→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ｂから放出しエネルギ移行用キャパシタＣ０ａに蓄えられる。
また、ＦＥＴ１、ＦＥＴ３、ＦＥＴ５がオンして電流が導通することから、電圧ＶＬはおよそ（Ｖｃ０ｂ−Ｖｃ０ａ）となる。
In switching mode K,
Current flows in the path of energy transfer capacitor C0b → FET5 → energy transfer capacitor C0a → FET3 → inductor L → positive terminal P1 →
Further, since FET1, FET3, and FET5 are turned on and current is conducted, the voltage VL is approximately (Vc0b-Vc0a).
スイッチングモードＭでは、
電流が、インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１→ＦＥＴ２→ＦＥＴ３の経路に流れ、エネルギがインダクタＬから放出される。
また、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３がオンして電流が導通することから、電圧ＶＬはおよそ、Ｖｃｏｍ＝０となる。
インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は（Ｖ１−０）で正となり、インダクタ電流ＩＬは、ＩＬ＜０の状態で正の方向に向けて変化する。
In switching mode M,
The current flows in the path of inductor L → positive
Further, since FET1, FET2, and FET3 are turned on and current is conducted, the voltage VL is approximately Vcom = 0.
The difference between the voltage VL at the FET4 side connection terminal of the inductor L and the voltage at the connection terminal on the positive side terminal P1 is positive at (V1-0), and the inductor current IL is directed in the positive direction when IL <0. Change.
続いて、ゲート駆動信号のオンデューティの各範囲と、対応するスイッチングモードの切替わりについて説明する。
１）オンデューティ１００／３％未満の場合：
ゲート駆動信号のオンデューティが１００／３％未満では図２５（ｃ）示されるように、スイッチングモードＨ→Ｅ→Ｇ→Ｅ→Ｆ→Ｅ→Ｈの順に切替わって、周期Ｔで一周する。
昇圧動作時と同様に、スイッチングモードＦ、Ｇ、Ｈにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０ｂ＝（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ）＝Ｖ２−Ｖｃ０ａの関係となる。よって、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２ となる。
インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆ、一次側端子電圧Ｖ１、二次側端子電圧Ｖ２には、式（８ａ）、式（８ｂ）、式（９）の関係が成り立つ。
Subsequently, each range of the on-duty of the gate drive signal and switching of the corresponding switching mode will be described.
1) On duty less than 100/3%:
When the on-duty of the gate drive signal is less than 100/3%, as shown in FIG. 25 (c), the switching mode is switched in the order of H → E → G → E → F → E → H, and the circuit makes one cycle.
As in the step-up operation, the voltages VL in the switching modes F, G, and H are equal in terms of time average, and the relationship is Vc0b = (V2−Vc0b + Vc0a) = V2−Vc0a. Therefore, Vc0b = (2/3) · V2, and Vc0a = (1/3) · V2.
The potential difference between both ends of the inductor L, the switch-on time ton, the switch-off time toff, the primary terminal voltage V1, and the secondary terminal voltage V2 of the FET1, FET2, and FET3 are expressed by the following equations (8a), (8b), and ( 9) is established.
従って、ＤＣ／ＤＣ電圧変換装置１の電圧変換比（Ｖ２／Ｖ１）は、式（１０）で示されるものとなる。
ゲート駆動信号のオンデューティが１００／３％未満の動作では、ｔｏｎ／Ｔ＜（１／３）であり、式（１０）に当てはめるとＤＣ／ＤＣ電圧変換比は（３／２）未満となる。よって、Ｖ２＜（Ｖ１×３／２）である。即ち、一次側端子電圧Ｖ１は、二次側端子電圧Ｖ２の（２／３）倍より高く１倍よりも低い電圧へ降圧される。
Therefore, the voltage conversion ratio (V2 / V1) of the DC / DC
In an operation in which the on-duty of the gate drive signal is less than 100/3%, ton / T <(1/3), and the DC / DC voltage conversion ratio is less than (3/2) when applied to the equation (10). . Therefore, V2 <(V1 × 3/2). That is, the primary side terminal voltage V1 is stepped down to a voltage higher than (2/3) times the secondary side terminal voltage V2 and lower than 1 time.
これらから、スイッチングモードＦ、Ｇ、Ｈでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬ＝（２／３）・Ｖ２＜Ｖ１、インダクタＬの正極側端子Ｐ１側接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは正の方向へ増加する。
スイッチングモードＥでは、上述のように負の方向へ増加する。
以上のように、スイッチングモードＨ→Ｅ→Ｇ→Ｅ→Ｆ→Ｅ→Ｈの切替わりにおいて、
スイッチングモードＦ、Ｇ、Ｈでは、インダクタ電流ＩＬは、ＩＬ＜０の状態からＩＬ≧０の状態に向けて変化し、
スイッチングモードＥでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から、更に負の方向に向けて増加する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返され、インダクタＬには電界効果トランジスタのスイッチング周波数に対して３倍の周波数の交流電流が導通することとなる。
From these, in the switching modes F, G, and H, the voltage VL of the FET4 side connection terminal of the inductor L = (2/3) · V2 <V1, and the voltage of the positive terminal P1 side connection terminal of the inductor L is V1. Therefore, the potential difference between both ends of the inductor L becomes positive with respect to VL, and the inductor current IL increases in the positive direction.
In the switching mode E, it increases in the negative direction as described above.
As described above, in the switching mode H → E → G → E → F → E → H,
In the switching modes F, G, and H, the inductor current IL changes from the state of IL <0 toward the state of IL ≧ 0,
In the switching mode E, the inductor current IL increases further in the negative direction from the state of IL <0.
From this, the increase and decrease of the inductor current IL are repeated three times in the T / 3 period over the switching period T of the field effect transistor, and the inductor L has a frequency three times the switching frequency of the field effect transistor. An alternating current will be conducted.
２）オンデューティ１００／３％以上で１００×（２／３）％未満の場合：
次に、ゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満である場合は、図２６（ｃ）示されるように、スイッチングモードＧ→Ｊ→Ｈ→Ｋ→Ｆ→Ｉ→Ｇの順に切替わって、周期Ｔで一周する。
昇圧動作時と同様に、スイッチングモードＦ、Ｇ、Ｈにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２ となる。
インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆ、一次側接続端子電圧Ｖ１、二次側接続端子電圧Ｖ２には式（１１ａ）、式（１１ｂ）、式（１２） の関係が成り立つ。
2) When the on-duty is 100/3% or more and less than 100 × (2/3)%:
Next, when the on-duty of the gate drive signal is 100/3% or more and less than 100 × (2/3)%, as shown in FIG. 26C, the switching mode G → J → H → K → It changes in order of F->I-> G, and makes one round with the period T.
As in the step-up operation, the voltages VL in the switching modes F, G, and H are equal in time average, and Vc0b = (2/3) · V2 and Vc0a = (1/3) · V2.
The potential difference between both ends of the inductor L, the switch-on time ton, the switch-off time toff, the primary side connection terminal voltage V1, and the secondary side connection terminal voltage V2 of the FET1, FET2, and FET3 are expressed by the equations (11a), (11b), and The relationship (12) holds.
従って、ＤＣ／ＤＣ電圧変換装置１の電圧変換比（Ｖ２／Ｖ１）は、式（１３）で示されるものとなる。
ゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満である動作では、（１／３）≦（ｔｏｎ／Ｔ）＜（２／３）であり、式（１３）に当てはめるとＤＣ／ＤＣ電圧変換比は、３／２以上で３未満となる。よって、（Ｖ１・３／２）≦Ｖ２＜（３・Ｖ１）である。即ち、一次側端子電圧Ｖ１は二次側端子電圧Ｖ２の（１／３）倍より高く（２／３）倍以下の電圧へ降圧される。
Therefore, the voltage conversion ratio (V2 / V1) of the DC /
In the operation in which the on-duty of the gate drive signal is 100/3% or more and less than 100 × (2/3)%, (1/3) ≦ (ton / T) <(2/3), and the equation (13) ), The DC / DC voltage conversion ratio is 3/2 or more and less than 3. Therefore, (V1 · 3/2) ≦ V2 <(3 · V1). That is, the primary terminal voltage V1 is stepped down to a voltage that is higher than (1/3) times and lower than (2/3) times the secondary side terminal voltage V2.
これらから、スイッチングモードＦ、Ｇ、Ｈでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶ１から２・Ｖ１の範囲であり、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは更に負の方向へ増加する。
スイッチングモードＩ、Ｊ、Ｋでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは（１／２）・Ｖ１からＶ１の範囲であり、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは、ＩＬ＜０の状態で正の方向へ向けて変化する。
From these, in the switching modes F, G, and H, the voltage VL at the connection terminal on the FET4 side of the inductor L is in the range from V1 to 2 · V1, and the voltage at the connection terminal on the positive terminal P1 side of the inductor L is V1. . Therefore, the potential difference between both ends of the inductor L with respect to VL becomes negative, and the inductor current IL further increases in the negative direction.
In switching modes I, J, and K, the voltage VL at the FET4 side connection terminal of the inductor L is in the range of (1/2) · V1 to V1, and the voltage at the connection terminal on the positive side terminal P1 side of the inductor L is V1. is there. Therefore, the potential difference between both ends of the inductor L with respect to VL becomes positive, and the inductor current IL changes in the positive direction in a state where IL <0.
以上のように、スイッチングモードＧ→Ｊ→Ｈ→Ｋ→Ｆ→Ｉ→Ｇの切替わりにおいて、
スイッチングモードＦ、Ｇ、Ｈでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から、更に負の方向に向けて増加し、
スイッチングモードＩ、Ｊ、Ｋでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から、ＩＬ≧０の状態に向けて変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返され、インダクタＬには電界効果トランジスタのスイッチング周波数に対して３倍の周波数の交流電流が導通することとなる。
As described above, in the switching mode G → J → H → K → F → I → G,
In the switching modes F, G, and H, the inductor current IL increases from the state of IL <0 further in the negative direction,
In the switching modes I, J, and K, the inductor current IL changes from the state of IL <0 toward the state of IL ≧ 0.
From this, the increase and decrease of the inductor current IL are repeated three times in the T / 3 period over the switching period T of the field effect transistor, and the inductor L has a frequency three times the switching frequency of the field effect transistor. An alternating current will be conducted.
３）オンデューティ１００×（２／３）％以上の場合：
更に、ゲート駆動信号のオンデューティが１００×（２／３）％以上である場合は、図２７（ｃ）示されるように、スイッチングモードＭ→Ｋ→Ｍ→Ｉ→Ｍ→Ｊ→Ｍの順に切替わって、周期Ｔで一周する。
昇圧動作時と同様に、スイッチングモードＩ、Ｊ、Ｋにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０ａ＝（Ｖ２−Ｖｃ０ｂ）＝（Ｖｃ０ｂ−Ｖｃ０ａ）の関係となる。よって、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２ となる。
インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆ、一次側端子電圧Ｖ１、二次側端子電圧Ｖ２には、式（１４ａ）、式（１４ｂ）、式（１５）の関係が成り立つ。
3) When the on-duty is 100 x (2/3)% or more:
Further, when the on-duty of the gate drive signal is 100 × (2/3)% or more, as shown in FIG. 27C, the switching modes M → K → M → I → M → J → M It switches and makes one round with the period T.
As in the step-up operation, the voltages VL in the switching modes I, J, and K are equal in time average, and the relationship is Vc0a = (V2−Vc0b) = (Vc0b−Vc0a). Therefore, Vc0b = (2/3) · V2, and Vc0a = (1/3) · V2.
The potential difference between both ends of the inductor L, the switch-on time ton, the switch-off time toff, the primary-side terminal voltage V1, and the secondary-side terminal voltage V2 of the FET1, FET2, and FET3 are expressed by the equations (14a), (14b), and ( The relationship of 15) is established.
従って、ＤＣ／ＤＣ電圧変換装置１の電圧変換比（Ｖ２／Ｖ１）は、式（１６）で示されるものとなる。
ゲート駆動信号のオンデューティが１００×（２／３）％以上の動作では、（２／３）≦ｔｏｎ／Ｔであり、式（１６）に当てはめるとＤＣ／ＤＣ電圧変換比は３以上となる。よって、（３×Ｖ１）≦Ｖ２である。即ち、一次側端子電圧Ｖ１は、二次側端子電圧Ｖ２の（１／３）倍より低い電圧へ降圧される。
Therefore, the voltage conversion ratio (V2 / V1) of the DC /
In an operation in which the on-duty of the gate drive signal is 100 × (2/3)% or more, (2/3) ≦ ton / T, and the DC / DC voltage conversion ratio is 3 or more when applied to the equation (16). . Therefore, (3 × V1) ≦ V2. That is, the primary side terminal voltage V1 is stepped down to a voltage lower than (1/3) times the secondary side terminal voltage V2.
これらから、スイッチングモードＩ、Ｊ、Ｋでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶ１≦ＶＬ、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは更に負の方向へ増加する。
スイッチングモードＭでは、上述のようにインダクタ電流ＩＬは、ＩＬ＜０の状態からＩＬ≧０の状態へ向けて変化する。
From these, in switching modes I, J, and K, the voltage VL at the connection terminal on the FET4 side of the inductor L is V1 ≦ VL, and the voltage at the connection terminal on the positive terminal P1 side of the inductor L is V1. Therefore, the potential difference between both ends of the inductor L with respect to VL becomes negative, and the inductor current IL further increases in the negative direction.
In the switching mode M, as described above, the inductor current IL changes from the state of IL <0 toward the state of IL ≧ 0.
以上のように、スイッチングモードＭ→Ｋ→Ｍ→Ｉ→Ｍ→Ｊ→Ｍの切替わりにおいて、
スイッチングモードＩ、Ｊ、Ｋでは、インダクタ電流ＩＬは、更に負の方向へ増加し、
スイッチングモードＭでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から、ＩＬ≧０の状態へ向けて変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返され、インダクタＬには、電界効果トランジスタのスイッチング周波数に対して３倍の周波数の交流電流が導通することとなる。
As described above, in the switching mode M → K → M → I → M → J → M,
In switching modes I, J, and K, the inductor current IL further increases in the negative direction,
In the switching mode M, the inductor current IL changes from the state of IL <0 toward the state of IL ≧ 0.
Therefore, the increase and decrease of the inductor current IL is repeated three times in the T / 3 period over the switching period T of the field effect transistor, and the inductor L has a frequency three times the switching frequency of the field effect transistor. AC current will be conducted.
以上で説明した動作内容の通り、本実施の形態５のＤＣ／ＤＣ電圧変換装置は、昇圧時と降圧時のいずれの場合も電界効果トランジスタのスイッチング周波数に対してインダクタＬには３倍の周波数の交流電流が導通する。
従って、実施の形態１でのＤＣ／ＤＣ電圧変換装置と比較して、インダクタＬのリップル電流成分の周波数が更に高くなるため、インダクタＬのインダクタンスを下げることが可能となり、インダクタの容積と重量が従来技術に基づくものに比べ格段に低減する。
As described above, the DC / DC voltage converter according to the fifth embodiment has a frequency that is three times higher than that of the switching frequency of the field-effect transistor in the inductor L in both cases of step-up and step-down. AC current is conducted.
Accordingly, since the frequency of the ripple current component of the inductor L is further increased as compared with the DC / DC voltage conversion device in the first embodiment, the inductance of the inductor L can be reduced, and the volume and weight of the inductor are reduced. Compared to the conventional technology, it is significantly reduced.
また、実施の形態１の変形例として説明したように、インダクタＬに流れる交流成分の周波数を、可聴周波数の上限以上と設定する場合は、電界効果トランジスタのスイッチング周波数を実施の形態１の場合より低い値に設定してもよいので、そのスイッチング損失等を実施の形態１の場合より低減させることができるという利点がある。 As described as a modification of the first embodiment, when the frequency of the AC component flowing through the inductor L is set to be equal to or higher than the upper limit of the audible frequency, the switching frequency of the field effect transistor is set to be higher than that in the first embodiment. Since it may be set to a low value, there is an advantage that the switching loss and the like can be reduced as compared with the case of the first embodiment.
更に、この他も実施の形態１と同様の効果を得ることができる。即ち、電界効果トランジスタには、ワイドバンドギャップの半導体材料によるものを適用することから、ＤＣ／ＤＣ電圧変換装置の出力電力容量を増加してパワー半導体ユニットで生じる損失が増えたとしても、パワー半導体ユニットの耐熱温度が高くなることから、取り扱い可能な出力電力容量を拡大し、電力密度が向上しつつも、小型で軽量なＤＣ／ＤＣ電圧変換装置を実現可能である。
また、インダクタＬとエネルギ移行用キャパシタＣ０ａ、Ｃ０ｂ、平滑キャパシタＣ１、Ｃ２で顕著であった耳障りな可聴騒音の発生を解消できる。
In addition, the same effects as those of the first embodiment can be obtained. That is, since the field effect transistor is made of a wide band gap semiconductor material, even if the output power capacity of the DC / DC voltage converter increases and the loss generated in the power semiconductor unit increases, the power semiconductor Since the heat-resistant temperature of the unit is increased, it is possible to realize a small and lightweight DC / DC voltage conversion device while expanding the output power capacity that can be handled and improving the power density.
In addition, it is possible to eliminate the generation of annoying audible noise, which is remarkable with the inductor L, the energy transfer capacitors C0a and C0b, and the smoothing capacitors C1 and C2.
以上のように、本発明に関する実施例を実施の形態１から実施の形態５によって説明したが、これらは本発明の好適な実施事例を例示したものに過ぎない。
本発明は、これら実施の形態例の構成、動作に限定されるものでなく、本発明の範囲内にある限り、別な構成、動作へ変更を加えて実施してもよい。
As mentioned above, although the Example regarding this invention was demonstrated by Embodiment 1-
The present invention is not limited to the configuration and operation of these embodiments, and may be implemented by changing other configurations and operations as long as they are within the scope of the present invention.
例えば、実施の形態１、５で説明した図３、図１１、図２４に記載の変換主回路２の構成は一例であって、必ずしもこれに限定されない。実施の形態１の変換主回路は、例えば、図２８に示す形態へ変更し得る。
但し、図２８の回路では、ＦＥＴ１とＦＥＴ２、およびＦＥＴ３とＦＥＴ４が、それぞれ組となって、各組をなす一対のＦＥＴが相補の関係で、オンオフ制御がなされる。
更に、図１２に示される外観はＤＣ／ＤＣ電圧変換装置１の構成部材を配置した好例であって、各構成部材の容積や強度等によっては本発明の範囲の中で別な形態を取り得るものである。
For example, the configuration of the conversion
However, in the circuit of FIG. 28, FET1 and FET2, and FET3 and FET4 are each set, and the pair of FETs forming each set are complemented and on / off control is performed.
Furthermore, the appearance shown in FIG. 12 is a good example in which the constituent members of the DC /
１ ＤＣ／ＤＣ電圧変換装置、２ 変換主回路、３ 制御ユニット、４ 直流電源、
５ 電気機器、８ ゲート駆動信号、１１，１１ａ，１１ｂ ゲートＰＷＭ生成部、
１２，１２ａ ゲート駆動回路、１５ 冷却ヒートシンク、１９ パワーモジュール、
２３ 回路切替え器、２５，２６ スイッチオフ回路、
２７１，２７３ 温度検出用ダイオード、２８ インダクタ温度検出器、
２９ キャパシタ温度検出器、３１ インダクタ温度算出器、３４ 周波数調整器。
1 DC / DC voltage converter, 2 conversion main circuit, 3 control unit, 4 DC power supply,
5 Electrical equipment, 8 Gate drive signal, 11, 11a, 11b Gate PWM generator,
12, 12a Gate drive circuit, 15 cooling heat sink, 19 power module,
23 circuit switcher, 25, 26 switch-off circuit,
271,273 Temperature detection diode, 28 Inductor temperature detector,
29 Capacitor temperature detector, 31 Inductor temperature calculator, 34 Frequency adjuster.
Claims (13)
前記変換主回路は、前記一次側の正極側端子と負極側端子との間に接続され前記一次側の電圧を平滑する一次側平滑キャパシタと、前記二次側の正極側端子と負極側端子との間に接続され前記二次側の電圧を平滑する二次側平滑キャパシタと、エネルギの蓄積、放出を行うエネルギ移行用キャパシタおよびインダクタと、オンオフのスイッチング動作と逆方向導通動作とが可能な半導体ユニットを２ｎ（ｎは２以上の整数）個互いに直列に接続して前記二次側の正極側端子と負極側端子との間に接続してなるパワーモジュールとを備え、
前記制御ユニットは、前記２ｎ個の半導体ユニットを２個で一対となるｎ個の組に分け、前記各組を構成する一対の半導体ユニットのオンオフが互いに反対となる相補の関係を持つように、かつ、前記インダクタに流れる電流の交流成分が前記半導体ユニットをオンオフ制御するスイッチング周波数の前記ｎ倍で可聴周波数の上限以上の周波数となるように制御し、
前記エネルギ移行用キャパシタは、前記各組の一対の半導体ユニットにおける、前記二次側の正極側端子に最も近い端子と前記二次側の負極側端子に最も近い端子との間に接続し、
前記インダクタは、前記一対の半導体ユニットであって互いに直接接続されるものの当該接続点と前記一次側の正極側端子との間に接続するようにしたＤＣ／ＤＣ電圧変換装置。 A DC / DC voltage converter comprising a conversion main circuit and a control unit, and performing DC voltage conversion between a primary voltage and a secondary voltage higher than the primary voltage,
The conversion main circuit includes a primary side smoothing capacitor connected between the primary side positive side terminal and the negative side terminal and smoothing the primary side voltage; the secondary side positive side terminal and the negative side terminal; , A secondary side smoothing capacitor that smoothes the secondary side voltage, an energy transfer capacitor and inductor that stores and discharges energy, and a semiconductor that can perform on / off switching operation and reverse conduction operation 2n (n is an integer of 2 or more) units connected in series, and a power module formed by connecting between the positive side terminal and the negative side terminal on the secondary side,
The control unit divides the 2n semiconductor units into two pairs of n pairs, and has a complementary relationship in which on / off of the pair of semiconductor units constituting each pair is opposite to each other. And, the AC component of the current flowing through the inductor is controlled to be a frequency equal to or higher than the upper limit of the audible frequency at the n times the switching frequency for controlling the on / off of the semiconductor unit,
The energy transfer capacitor is connected between a terminal closest to the secondary positive electrode terminal and a terminal closest to the secondary negative electrode terminal in the pair of semiconductor units of each set,
The inductor is a DC / DC voltage converter that is connected between the connection point of the pair of semiconductor units and directly connected to each other and the positive terminal on the primary side.
前記制御ユニットは、前記第１および第４の半導体ユニット、前記第２および第３の半導体ユニットをそれぞれ前記一対の組として制御し、
前記エネルギ移行用キャパシタは、前記第１と第２の半導体ユニットの接続点と前記第３と第４の半導体ユニットの接続点との間に接続し、
前記インダクタは、前記第２と第３の半導体ユニットの接続点と前記一次側の正極側端子との間に接続するようにしたことを特徴とする請求項１記載のＤＣ／ＤＣ電圧変換装置。 The power module is composed of four semiconductor units connected in series, first, second, third, and fourth, in order from the one connected to the negative terminal on the secondary side,
The control unit controls the first and fourth semiconductor units, the second and third semiconductor units as the pair, respectively.
The energy transfer capacitor is connected between a connection point of the first and second semiconductor units and a connection point of the third and fourth semiconductor units,
2. The DC / DC voltage converter according to claim 1, wherein the inductor is connected between a connection point of the second and third semiconductor units and the positive terminal on the primary side.
前記制御ユニットは、前記第１および第６の半導体ユニット、前記第２および第５の半導体ユニット、前記第３および第４の半導体ユニットをそれぞれ前記一対の組として制御し、
前記エネルギ移行用キャパシタは、前記第２と第３の半導体ユニットの接続点と前記第４と第５の半導体ユニットの接続点との間に接続した第１のキャパシタと、前記第１と第２の半導体ユニットの接続点と前記第５と第６の半導体ユニットの接続点との間に接続した第２のキャパシタとで構成し、
前記インダクタは、前記第３と第４の半導体ユニットの接続点と前記一次側の正極側端子との間に接続するようにしたことを特徴とする請求項１記載のＤＣ／ＤＣ電圧変換装置。 The power module is composed of six first, second, third, fourth, fifth, and sixth semiconductor units connected in series in order from the one connected to the negative terminal on the secondary side. Configure
The control unit controls the first and sixth semiconductor units, the second and fifth semiconductor units, and the third and fourth semiconductor units as the pair, respectively.
The energy transfer capacitor includes a first capacitor connected between a connection point of the second and third semiconductor units and a connection point of the fourth and fifth semiconductor units, and the first and second capacitors. And a second capacitor connected between the connection point of the semiconductor unit and the connection point of the fifth and sixth semiconductor units,
2. The DC / DC voltage converter according to claim 1, wherein the inductor is connected between a connection point of the third and fourth semiconductor units and the positive terminal on the primary side.
前記電界効果トランジスタは、そのバンドギャップがシリコンのそれより大きいワイドバンドギャップ半導体で形成したことを特徴とする請求項４記載のＤＣ／ＤＣ電圧変換装置。 The control unit makes the switching frequency equal to or higher than the upper limit of the audible frequency,
5. The DC / DC voltage converter according to claim 4, wherein the field effect transistor is formed of a wide band gap semiconductor having a band gap larger than that of silicon.
前記半導体ユニットは、ＩＧＢＴとこのＩＧＢＴと逆並列に接続されそのバンドギャップがシリコンのそれより大きいワイドバンドギャップ半導体で形成した整流素子とでなることを特徴とする請求項１ないし３のいずれか１項に記載のＤＣ／ＤＣ電圧変換装置。 The control unit makes the switching frequency equal to or higher than the upper limit of the audible frequency,
4. The semiconductor device according to claim 1, wherein the semiconductor unit includes an IGBT and a rectifier element formed of a wide band gap semiconductor connected in reverse parallel to the IGBT and having a band gap larger than that of silicon. The DC / DC voltage converter according to item.
前記オンデューティが前記第１の閾値未満のときは前記立ち下がり峻度を前記第１の設定値とし、前記オンデューティが上昇して前記第２の閾値以上となったときは前記立ち下がり峻度を前記第２の設定値に切り替え、前記オンデューティが下降して前記第１の閾値未満になったときは前記立ち下がり峻度を前記第１の設定値に切り替えるようにしたことを特徴とする請求項１０記載のＤＣ／ＤＣ電圧変換装置。 The off signal adjusting means includes a predetermined first set value regarding the falling steepness, a second set value smaller than the first set value, a predetermined first threshold value regarding the on-duty, and the first set value. Providing a second threshold greater than the threshold;
When the on-duty is less than the first threshold, the falling steepness is set as the first set value, and when the on-duty is increased to be equal to or higher than the second threshold, the falling steepness is set. Is switched to the second set value, and when the on-duty falls and becomes less than the first threshold value, the falling steepness is switched to the first set value. The DC / DC voltage converter according to claim 10.
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013201870A (en) * | 2012-03-26 | 2013-10-03 | Mitsubishi Electric Corp | Power converter |
| JP5460835B1 (en) * | 2012-11-30 | 2014-04-02 | 三菱電機株式会社 | DC / DC voltage conversion apparatus and voltage conversion control method thereof |
| JP2016105335A (en) * | 2011-11-14 | 2016-06-09 | パナソニックＩｐマネジメント株式会社 | Power conditioner for solar power generation |
| JP2017192183A (en) * | 2016-04-12 | 2017-10-19 | 三菱電機株式会社 | Dc-dc voltage conversion device |
| JP2019068592A (en) * | 2017-09-29 | 2019-04-25 | トヨタ自動車株式会社 | Electric power conversion device |
| JP2020171163A (en) * | 2019-04-04 | 2020-10-15 | 富士電機株式会社 | Power conversion device and power supply device |
| JP2020198720A (en) * | 2019-06-04 | 2020-12-10 | 矢崎総業株式会社 | Power supply device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI765740B (en) * | 2021-06-09 | 2022-05-21 | 崑山科技大學 | Symmetrical switching type high boost dc converter |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065628A1 (en) * | 2001-02-14 | 2002-08-22 | Toyota Jidosha Kabushiki Kaisha | Power outputting device and vehicle mounting it, control method, storing medium and program for the power outputting device, drive device and vehicle mounting it, and, control method, storing medium and program for the drive device |
| WO2008032362A1 (en) * | 2006-09-12 | 2008-03-20 | Mitsubishi Electric Corporation | Dc/dc converter device |
| JP2008067476A (en) * | 2006-09-06 | 2008-03-21 | Fuji Electric Systems Co Ltd | Gate drive circuit for voltage-driven power semiconductor device |
| JP2008220119A (en) * | 2007-03-07 | 2008-09-18 | Toyota Motor Corp | Gate voltage control circuit and gate voltage control method |
| JP2009033858A (en) * | 2007-07-26 | 2009-02-12 | Toyota Motor Corp | Voltage converter |
| JP2009195048A (en) * | 2008-02-15 | 2009-08-27 | Mitsubishi Electric Corp | Dc/dc power converter |
-
2010
- 2010-04-19 JP JP2010095598A patent/JP5059160B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065628A1 (en) * | 2001-02-14 | 2002-08-22 | Toyota Jidosha Kabushiki Kaisha | Power outputting device and vehicle mounting it, control method, storing medium and program for the power outputting device, drive device and vehicle mounting it, and, control method, storing medium and program for the drive device |
| JP2008067476A (en) * | 2006-09-06 | 2008-03-21 | Fuji Electric Systems Co Ltd | Gate drive circuit for voltage-driven power semiconductor device |
| WO2008032362A1 (en) * | 2006-09-12 | 2008-03-20 | Mitsubishi Electric Corporation | Dc/dc converter device |
| JP2008220119A (en) * | 2007-03-07 | 2008-09-18 | Toyota Motor Corp | Gate voltage control circuit and gate voltage control method |
| JP2009033858A (en) * | 2007-07-26 | 2009-02-12 | Toyota Motor Corp | Voltage converter |
| JP2009195048A (en) * | 2008-02-15 | 2009-08-27 | Mitsubishi Electric Corp | Dc/dc power converter |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016105335A (en) * | 2011-11-14 | 2016-06-09 | パナソニックＩｐマネジメント株式会社 | Power conditioner for solar power generation |
| JP2013201870A (en) * | 2012-03-26 | 2013-10-03 | Mitsubishi Electric Corp | Power converter |
| JP5460835B1 (en) * | 2012-11-30 | 2014-04-02 | 三菱電機株式会社 | DC / DC voltage conversion apparatus and voltage conversion control method thereof |
| JP2014110643A (en) * | 2012-11-30 | 2014-06-12 | Mitsubishi Electric Corp | Dc/dc voltage conversion device and method of controlling voltage conversion |
| JP2017192183A (en) * | 2016-04-12 | 2017-10-19 | 三菱電機株式会社 | Dc-dc voltage conversion device |
| JP2019068592A (en) * | 2017-09-29 | 2019-04-25 | トヨタ自動車株式会社 | Electric power conversion device |
| JP2020171163A (en) * | 2019-04-04 | 2020-10-15 | 富士電機株式会社 | Power conversion device and power supply device |
| JP7263893B2 (en) | 2019-04-04 | 2023-04-25 | 富士電機株式会社 | Power converters and power supplies |
| JP2020198720A (en) * | 2019-06-04 | 2020-12-10 | 矢崎総業株式会社 | Power supply device |
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