JP2011228374A

JP2011228374A - Semiconductor device and method for manufacturing the same

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Publication number: JP2011228374A
Application number: JP2010094618A
Authority: JP
Inventors: Hidetatsu Nakamura; 英達中村
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-04-16
Filing date: 2010-04-16
Publication date: 2011-11-10

Abstract

PROBLEM TO BE SOLVED: To extend data holding time for information in a memory, and to shorten writing/reading time in a semiconductor device on which a silicon resistor and a memory circuit are mixedly mounted.SOLUTION: A capacitance element 400 constitutes a memory cell and a first diffusion layer 226 serving as a source and a drain is connected to the capacitance element 400 in a first transistor 200. A silicon resistance element 300 consists of a silicon layer. The first diffusion layer 226 does not have a silicide layer. A first gate electrode 230 comprises a stacked structure in which a metal layer 232 and a silicon layer 234 are stacked. The first gate electrode 230 comprises a silicide layer 235 on at least part of a region located on an element isolation film 50, and no silicide layer is in a region sandwiched by the first diffusion layer 226. A contact 513 is connected to the first gate electrode 230 via the silicide layer 235.

Description

本発明はゲート電極として金属層を使用し、かつシリコン抵抗素子を有する半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device using a metal layer as a gate electrode and having a silicon resistance element, and a method for manufacturing the semiconductor device.

メモリ素子に要求される性能としては、情報の保持時間が長いことが挙げられる。情報の保持時間を長くするためには、メモリ素子を構成する容量素子からのリーク電流量を少なくすればよい。またメモリセルに要求される他の特性としては、書込・読出時間が短いことが挙げられる。 The performance required for the memory element includes a long information holding time. In order to increase the information holding time, the amount of leakage current from the capacitor included in the memory element may be reduced. Another characteristic required for the memory cell is a short writing / reading time.

例えば特許文献１には、メモリセルの情報転送用のトランジスタのゲート電極を多結晶シリコン膜とタングステン膜の積層膜で構成すること、メモリセルの周辺回路を構成するトランジスタのゲート電極を多結晶シリコン膜とＣｏＳｉ層の積層膜で構成すること、及び情報転送用のトランジスタのソース及びドレインにはＣｏＳｉ層を形成しないことが記載されている。 For example, Patent Document 1 discloses that a gate electrode of a memory cell information transfer transistor is formed of a laminated film of a polycrystalline silicon film and a tungsten film, and a gate electrode of a transistor constituting a peripheral circuit of the memory cell is formed of polycrystalline silicon. It describes that it is composed of a laminated film of a film and a CoSi layer, and that no CoSi layer is formed on the source and drain of a transistor for information transfer.

特開２００２−１１８２４１号公報JP 2002-118241 A

近年は、メモリ回路を、抵抗素子を有する他の回路と混載する場合が出てきている。抵抗が大きい抵抗素子を形成するためには、抵抗素子としてシリコン抵抗素子を用いる必要がある。メモリセルの書込・読出用のトランジスタのゲート電極を金属層で形成し、かつ抵抗素子としてシリコン抵抗素子を用いる場合、トランジスタのゲート電極は、金属層上にシリコン膜を積層した構造になる。このため、ゲート電極の金属層は、比較的高抵抗であるシリコン膜を介してコンタクトと接続することになってしまい、書込・読出時間を短くすることができない。 In recent years, there have been cases where a memory circuit is mixed with another circuit having a resistance element. In order to form a resistance element having a large resistance, it is necessary to use a silicon resistance element as the resistance element. When the gate electrode of the memory cell writing / reading transistor is formed of a metal layer and a silicon resistance element is used as the resistance element, the transistor gate electrode has a structure in which a silicon film is stacked on the metal layer. For this reason, the metal layer of the gate electrode is connected to the contact through the silicon film having a relatively high resistance, and the writing / reading time cannot be shortened.

これに対して、金属層上のシリコン膜をシリサイド化することも考えられる。しかし、シリコン膜をシリサイド化するためには、マスクずれ等を考慮すると、書込・読出用のトランジスタのソース及びドレインもシリサイド化する必要が出てくる。この場合、メモリ素子を構成する容量素子からのリーク電流量が増大してしまい、情報の保持時間が短くなってしまう。 On the other hand, it can be considered that the silicon film on the metal layer is silicided. However, in order to silicide the silicon film, it is necessary to silicide the source and drain of the writing / reading transistor in consideration of mask displacement and the like. In this case, the amount of leakage current from the capacitor element constituting the memory element increases, and the information holding time is shortened.

本発明によれば、メモリセルを構成する容量素子と、
ソース及びドレインとなる第１拡散層が前記容量素子に接続しており、第１ゲート電極を有する第１トランジスタと、
前記第１ゲート電極に接続するコンタクトと、
前記第１トランジスタを分離する素子分離膜と、
前記素子分離膜上に形成され、シリコン層からなる抵抗素子と、
を備え、
前記第１拡散層はシリサイド層を有しておらず、
前記第１ゲート電極は、
金属層及びシリコン層を積層した積層構造を有し、
一部が前記素子分離膜上に延伸しており、
前記素子分離膜上に位置する領域の少なくとも一部に第１シリサイド層を有しており、
かつ前記第１拡散層に挟まれた領域にはシリサイド層を有しておらず、
前記コンタクトは、前記第１シリサイド層を介して前記第１ゲート電極に接続している半導体装置が提供される。 According to the present invention, a capacitive element constituting a memory cell;
A first transistor having a first gate electrode, the first diffusion layer serving as a source and a drain connected to the capacitor;
A contact connected to the first gate electrode;
An element isolation film for isolating the first transistor;
A resistance element formed on the element isolation film and made of a silicon layer;
With
The first diffusion layer does not have a silicide layer,
The first gate electrode is
It has a laminated structure in which a metal layer and a silicon layer are laminated,
A part extends on the element isolation film,
Having a first silicide layer in at least a part of the region located on the element isolation film;
And the region sandwiched between the first diffusion layers does not have a silicide layer,
A semiconductor device is provided in which the contact is connected to the first gate electrode through the first silicide layer.

本発明によれば、第１ゲート電極は、金属層とシリコン層を積層した積層構造を有している。そして第１ゲート電極は、素子分離膜上に位置する領域の少なくとも一部に第１シリサイド層を有しており、この第１シリサイド層を介してコンタクトに接続している。このため、第１ゲート電極の金属層は第１シリサイド層を介してコンタクトと接続するため、メモリセルの書込・読出時間を短くすることができる。 According to the present invention, the first gate electrode has a stacked structure in which a metal layer and a silicon layer are stacked. The first gate electrode has a first silicide layer in at least a part of the region located on the element isolation film, and is connected to the contact through the first silicide layer. For this reason, since the metal layer of the first gate electrode is connected to the contact through the first silicide layer, the write / read time of the memory cell can be shortened.

また第１ゲート電極は、第１拡散層に挟まれた領域にはシリサイド層を有していない。このため、第１トランジスタのソース及びドレインとなる第１拡散層にシリサイド層を形成しないようにすることができる。従って、容量素子からの電荷のリークが抑制され、情報の保持時間は長くなる。 The first gate electrode does not have a silicide layer in a region sandwiched between the first diffusion layers. Therefore, it is possible to prevent the silicide layer from being formed in the first diffusion layer that becomes the source and drain of the first transistor. Therefore, charge leakage from the capacitor is suppressed, and the information retention time is extended.

本発明によれば、基板に素子分離膜を形成し、第１トランジスタが形成される第１素子形成領域を分離する工程と、
前記第１素子形成領域及び前記素子分離膜上に、金属層及びシリコン膜を積層した積層構造を有する第１ゲート電極を形成すると共に、前記素子分離膜上に、前記シリコン膜からなる抵抗素子を形成する工程と、
前記第１素子形成領域に位置する前記基板に、前記第１トランジスタのソース及びドレインとなる第１拡散層を形成する工程と、
少なくとも前記第１拡散層、及び前記第１素子形成領域に位置する前記第１ゲート電極上にシリサイド化阻害膜を形成し、かつ前記第１ゲート電極のコンタクト領域上に前記シリサイド化阻害膜を形成しない工程と、
前記第１ゲート電極上及び前記シリサイド化阻害膜上に金属層を形成し、その後熱処理することにより、前記第１ゲート電極の前記コンタクト領域に第１シリサイド層を形成する工程と、
シリサイド化していない前記金属層を除去する工程と、
前記第１拡散層に接続し、メモリセルを構成する容量素子を形成する工程と、
を備える半導体装置の製造方法が提供される。 According to the present invention, a step of forming an element isolation film on a substrate and isolating a first element formation region in which a first transistor is formed;
A first gate electrode having a stacked structure in which a metal layer and a silicon film are stacked is formed on the first element formation region and the element isolation film, and a resistance element made of the silicon film is formed on the element isolation film. Forming, and
Forming a first diffusion layer serving as a source and a drain of the first transistor on the substrate located in the first element formation region;
Forming a silicidation inhibiting film on at least the first diffusion layer and the first gate electrode located in the first element forming region, and forming the silicidation inhibiting film on the contact region of the first gate electrode; Not to process,
Forming a first silicide layer in the contact region of the first gate electrode by forming a metal layer on the first gate electrode and the silicidation inhibition film and then performing a heat treatment;
Removing the non-silicided metal layer;
Forming a capacitive element connected to the first diffusion layer and constituting a memory cell;
A method for manufacturing a semiconductor device is provided.

本発明によれば、シリコン抵抗とメモリ回路とを混載した半導体装置において、メモリの情報の保持時間を長くして、かつ書込・読出時間を短くすることができる。 According to the present invention, in a semiconductor device in which a silicon resistor and a memory circuit are mounted together, it is possible to lengthen the memory information retention time and shorten the writing / reading time.

第１の実施形態に係る半導体装置の構成を示す断面図である。1 is a cross-sectional view illustrating a configuration of a semiconductor device according to a first embodiment. 各図は第１の実施形態に係る半導体装置の構成を示す断面図である。Each drawing is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment. 図１及び図２に示した半導体装置の平面図である。FIG. 3 is a plan view of the semiconductor device shown in FIGS. 1 and 2. 各図は図１〜図３に示した半導体装置の製造方法を示す断面図である。Each figure is a sectional view showing a method of manufacturing the semiconductor device shown in FIGS. 各図は図１〜図３に示した半導体装置の製造方法を示す断面図である。Each figure is a sectional view showing a method of manufacturing the semiconductor device shown in FIGS. 各図は図１〜図３に示した半導体装置の製造方法を示す断面図である。Each figure is a sectional view showing a method of manufacturing the semiconductor device shown in FIGS. 第２の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 2nd Embodiment. 第３の実施形態に係る半導体装置のメモリ回路のメモリセルの構成を示す平面図である。7 is a plan view showing a configuration of a memory cell of a memory circuit of a semiconductor device according to a third embodiment. FIG. 図８のＤ−Ｄ´断面図である。It is DD 'sectional drawing of FIG.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

（第１の実施形態）
図１及び図２の各図は、第１の実施形態に係る半導体装置の構成を示す断面図であり、図３は図１及び図２に示した半導体装置の構成を示す平面図である。図１は、図３のＡ−Ａ´断面の概略を示しており、図２（ａ）は図３のＢ−Ｂ´断面の概略を示しており、図２（ｂ）は図３のＣ−Ｃ´断面の概略を示している。なお図２及び図３については、１層目の絶縁膜５１０を除いて多層配線層を省略している。この半導体装置は、容量素子４００、第１トランジスタ２００、コンタクト５１３（図２（ａ）及び図３に図示）、素子分離膜５０、及びシリコン抵抗素子３００を備えている。容量素子４００はメモリセルを構成しており、第１トランジスタ２００は、ソース及びドレインとなる第１拡散層２２６が容量素子４００に接続している。コンタクト５１３は、第１トランジスタ２００の第１ゲート電極２３０に接続している。素子分離膜５０は、第１トランジスタが形成されている第１素子形成領域４０を他の領域から分離している。シリコン抵抗素子３００は素子分離膜５０上に形成されており、シリコン層からなる。第１拡散層２２６はシリサイド層を有していない。また第１ゲート電極２３０は、金属層２３２及びシリコン層２３４を積層した積層構造を有しており、一部が素子分離膜５０上に延伸している（図２（ａ）に図示）。そして第１ゲート電極２３０は、素子分離膜５０上に位置する領域の少なくとも一部にシリサイド層２３５（第１シリサイド層：図２（ａ）及び図３に図示）を有しており、かつ第１拡散層２２６に挟まれた領域にはシリサイド層を有していない。そしてコンタクト５１３は、シリサイド層２３５を介して第１ゲート電極２３０に接続している。以下、詳細に説明する。 (First embodiment)
1 and 2 are cross-sectional views illustrating the configuration of the semiconductor device according to the first embodiment, and FIG. 3 is a plan view illustrating the configuration of the semiconductor device illustrated in FIGS. 1 and 2. 1 shows an outline of the AA ′ cross section of FIG. 3, FIG. 2 (a) shows an outline of the BB ′ cross section of FIG. 3, and FIG. 2 (b) shows the C of FIG. The outline of a -C 'section is shown. 2 and 3, the multilayer wiring layer is omitted except for the first insulating film 510. The semiconductor device includes a capacitive element 400, a first transistor 200, a contact 513 (shown in FIGS. 2A and 3), an element isolation film 50, and a silicon resistance element 300. The capacitor element 400 forms a memory cell. In the first transistor 200, a first diffusion layer 226 that serves as a source and a drain is connected to the capacitor element 400. The contact 513 is connected to the first gate electrode 230 of the first transistor 200. The element isolation film 50 isolates the first element formation region 40 in which the first transistor is formed from other regions. The silicon resistance element 300 is formed on the element isolation film 50 and is made of a silicon layer. The first diffusion layer 226 does not have a silicide layer. The first gate electrode 230 has a stacked structure in which a metal layer 232 and a silicon layer 234 are stacked, and a part of the first gate electrode 230 extends on the element isolation film 50 (shown in FIG. 2A). The first gate electrode 230 has a silicide layer 235 (first silicide layer: shown in FIGS. 2A and 3) in at least a part of the region located on the element isolation film 50, and A region sandwiched between the one diffusion layers 226 does not have a silicide layer. The contact 513 is connected to the first gate electrode 230 through the silicide layer 235. Details will be described below.

この半導体装置はロジック回路１２、アナログ回路１６、及びメモリ回路１４を混載したものであり、シリコン基板などの基板１０を用いて形成されている。基板１０には素子分離膜５０が形成されている。素子分離膜５０は、ＳＴＩ（Shallow Trench Isolation）構造を有しており、基板１０に埋め込まれている。そして基板１０上には多層配線層が形成されている。多層配線層は、絶縁層５１０，５２０，５３０，５４０をこの順に積層した積層構造を有している。なお絶縁層５１０の下には、エッチングストッパー膜５００が形成されている。エッチングストッパー膜５００は、絶縁層５１０にコンタクトホールを形成するときのエッチングストッパーであり、窒化シリコン膜、又は酸化シリコン膜と窒化シリコン膜の積層膜である。 This semiconductor device includes a logic circuit 12, an analog circuit 16, and a memory circuit 14, and is formed using a substrate 10 such as a silicon substrate. An element isolation film 50 is formed on the substrate 10. The element isolation film 50 has an STI (Shallow Trench Isolation) structure and is embedded in the substrate 10. A multilayer wiring layer is formed on the substrate 10. The multilayer wiring layer has a laminated structure in which insulating layers 510, 520, 530, and 540 are laminated in this order. Note that an etching stopper film 500 is formed under the insulating layer 510. The etching stopper film 500 is an etching stopper when forming a contact hole in the insulating layer 510, and is a silicon nitride film or a stacked film of a silicon oxide film and a silicon nitride film.

ロジック回路１２は第２素子形成領域２０に第２トランジスタ１００を有している。第２トランジスタ１００のゲート絶縁膜１２２は、酸化シリコン膜より誘電率が高い高誘電率膜、例えばハフニウムシリケートにより形成されている。第２トランジスタ１００の第２ゲート電極１３０は、第１ゲート電極２３０と同様に、金属層１３２及びシリコン層１３４を積層した積層構造を有している。また第２トランジスタ１００は高速に動作することが要求されるため、シリコン層１３４は表層にシリサイド層１３６を有しており、かつソース及びドレインとなる第２拡散層１２６は表層にシリサイド層１２７（第２シリサイド層）を有している。平面視においてシリサイド層１３６は、第２ゲート電極１３０の全面に形成されている。なおシリコン層１３４は、厚さ方向において全てがシリサイド層１３６になっていてもよい。 The logic circuit 12 includes the second transistor 100 in the second element formation region 20. The gate insulating film 122 of the second transistor 100 is formed of a high dielectric constant film having a dielectric constant higher than that of the silicon oxide film, for example, hafnium silicate. Similar to the first gate electrode 230, the second gate electrode 130 of the second transistor 100 has a stacked structure in which a metal layer 132 and a silicon layer 134 are stacked. Since the second transistor 100 is required to operate at high speed, the silicon layer 134 has a silicide layer 136 on the surface layer, and the second diffusion layer 126 serving as a source and a drain has a silicide layer 127 ( A second silicide layer). The silicide layer 136 is formed on the entire surface of the second gate electrode 130 in plan view. Note that the silicon layer 134 may be entirely the silicide layer 136 in the thickness direction.

メモリ回路１４は、図３に示すように、複数のメモリセル２０２及び周辺回路２０４を有している。周辺回路２０４はトランジスタを有しているが、このトランジスタの構造は、第２トランジスタ１００の構造と同様である。 As shown in FIG. 3, the memory circuit 14 includes a plurality of memory cells 202 and a peripheral circuit 204. The peripheral circuit 204 includes a transistor, and the structure of this transistor is the same as that of the second transistor 100.

メモリセル２０２は、図１に示すように、第１トランジスタ２００及び容量素子４００を有している。容量素子４００は、絶縁層５４０に形成されており、下部電極４１０、誘電体層４２０、及び上部電極４３０をこの順に積層した積層構造を有している。本図に示す例において容量素子４００はシリンダ構造を有しており、下部電極４１０及び誘電体層４２０が、絶縁層５４０に形成されたシリンダ状の凹部の底面及び側面に沿って形成されている。ただし容量素子４００はシリンダ構造に限定されない。 As illustrated in FIG. 1, the memory cell 202 includes a first transistor 200 and a capacitor 400. The capacitor element 400 is formed on the insulating layer 540 and has a stacked structure in which a lower electrode 410, a dielectric layer 420, and an upper electrode 430 are stacked in this order. In the example shown in the figure, the capacitive element 400 has a cylinder structure, and the lower electrode 410 and the dielectric layer 420 are formed along the bottom surface and the side surface of the cylindrical recess formed in the insulating layer 540. . However, the capacitive element 400 is not limited to the cylinder structure.

第１トランジスタ２００は、ソース及びドレインの一方がコンタクト５１２及びビア５２２を介してビット線５３２に接続しており、他方がコンタクト５１４及びビア５２４を介して容量素子４００の下部電極４１０に接続している。第１トランジスタ２００のソース及びドレインとなる第１拡散層２２６には、シリサイド層が形成されていない。 In the first transistor 200, one of a source and a drain is connected to the bit line 532 through the contact 512 and the via 522, and the other is connected to the lower electrode 410 of the capacitor 400 through the contact 514 and the via 524. Yes. No silicide layer is formed in the first diffusion layer 226 that becomes the source and drain of the first transistor 200.

第１トランジスタ２００のゲート絶縁膜２２２は、第２トランジスタ１００のゲート絶縁膜１２２と同一の材料により形成されている。また上記したように、第１トランジスタ２００の第１ゲート電極２３０は、金属層２３２及びシリコン層２３４を積層した積層構造を有している。第１ゲート電極２３０は、素子分離膜５０上に端部が位置しているが、この端部がコンタクト５１３に接続するコンタクト領域になっている。コンタクト領域に位置するシリコン層２３４の表層には、シリサイド層２３５が形成されている。シリサイド層２３５は、シリコン層２３４のうち第１拡散層２２６に挟まれた領域には形成されていない。コンタクト領域は、第１ゲート電極２３０の両端に形成されている。なお、コンタクト領域に設けられたシリコン層２３４は、厚さ方向において全てがシリサイド層２３５になっていてもよい。 The gate insulating film 222 of the first transistor 200 is formed of the same material as the gate insulating film 122 of the second transistor 100. As described above, the first gate electrode 230 of the first transistor 200 has a stacked structure in which the metal layer 232 and the silicon layer 234 are stacked. The first gate electrode 230 has an end located on the element isolation film 50, and this end serves as a contact region connected to the contact 513. A silicide layer 235 is formed on the surface layer of the silicon layer 234 located in the contact region. The silicide layer 235 is not formed in a region sandwiched between the first diffusion layers 226 in the silicon layer 234. The contact region is formed at both ends of the first gate electrode 230. Note that the silicon layer 234 provided in the contact region may be entirely the silicide layer 235 in the thickness direction.

アナログ回路１６はシリコン抵抗素子３００を有している。シリコン抵抗素子３００は素子分離膜５０上に形成されている。シリコン抵抗素子３００と素子分離膜５０の間には、ゲート絶縁膜１２２，２２２と同一の絶縁膜３０３が形成されている。シリコン抵抗素子３００は、図２（ｂ）及び図３に示すように両端にコンタクト領域を有しており、このコンタクト領域にのみシリサイド層３０２を有している。そしてシリコン抵抗素子３００は、シリサイド層３０２を介してコンタクト５１５に接続している。 The analog circuit 16 has a silicon resistance element 300. The silicon resistance element 300 is formed on the element isolation film 50. An insulating film 303 identical to the gate insulating films 122 and 222 is formed between the silicon resistance element 300 and the element isolation film 50. As shown in FIGS. 2B and 3, the silicon resistance element 300 has contact regions at both ends, and has a silicide layer 302 only in the contact regions. The silicon resistance element 300 is connected to the contact 515 through the silicide layer 302.

またメモリ回路１４が形成されている領域及びアナログ回路１６が形成されている領域には、シリサイド化阻害膜６４が設けられている。シリサイド化阻害膜６４は、シリコン層のうちシリサイド層を形成したくない領域を覆っている。具体的には、シリサイド化阻害膜６４は、メモリ回路１４においては第１トランジスタ２００が形成されている領域を、コンタクト領域を除いて覆っている。すなわちシリサイド化阻害膜６４は、第１拡散層２２６上、及び第１ゲート電極２３０のうち第１拡散層２２６に挟まれた領域上に形成されている。またシリサイド化阻害膜６４はシリコン抵抗素子３００を、コンタクト領域を除いて覆っている。シリサイド化阻害膜６４は、例えば酸化シリコン膜、窒化シリコン膜、又は酸化シリコン膜と窒化シリコン膜の積層膜である。 A silicidation inhibiting film 64 is provided in the region where the memory circuit 14 is formed and the region where the analog circuit 16 is formed. The silicidation inhibiting film 64 covers a region of the silicon layer where it is not desired to form a silicide layer. Specifically, the silicidation inhibition film 64 covers the region where the first transistor 200 is formed in the memory circuit 14 except for the contact region. That is, the silicidation inhibiting film 64 is formed on the first diffusion layer 226 and on a region sandwiched between the first diffusion layers 226 in the first gate electrode 230. The silicidation inhibiting film 64 covers the silicon resistance element 300 except for the contact region. The silicidation inhibition film 64 is, for example, a silicon oxide film, a silicon nitride film, or a stacked film of a silicon oxide film and a silicon nitride film.

なおシリサイド層１２７，１３６，２３５，３０２は、例えばＮｉＳｉ層又はＣｏＳｉ層である。金属層１３２，２３２は、例えばＴｉＮ層又はＷ層である。シリコン層１３４，２３４、及びシリコン抵抗素子３００は、例えばポリシリコンである。また第１ゲート電極２３０及び第２ゲート電極１３０の幅は、例えば１００ｎｍ以下である。 Note that the silicide layers 127, 136, 235, and 302 are, for example, NiSi layers or CoSi layers. The metal layers 132 and 232 are, for example, TiN layers or W layers. The silicon layers 134 and 234 and the silicon resistance element 300 are, for example, polysilicon. The width of the first gate electrode 230 and the second gate electrode 130 is, for example, 100 nm or less.

図４〜図６の各図は、図１〜図３に示した半導体装置の製造方法を示す断面図である。これら断面図は、図３のＡ−Ａ´断面の概略に相当している。この半導体装置の製造方法は、以下の工程を有する。まず基板１０に素子分離膜５０を形成し、第１トランジスタ２００が形成される第１素子形成領域４０を分離する。ついで、第１素子形成領域４０及び素子分離膜５０上に、第１ゲート電極２３０を形成すると共に、素子分離膜上に、シリコン抵抗素子３００を形成する。次いで、第１素子形成領域４０に位置する基板１０に第１拡散層２２６を形成する。次いで、シリサイド化阻害膜６４を選択的に形成する。次いで、第１ゲート電極２３０上及びシリサイド化阻害膜６４上に金属層を形成し、その後熱処理することにより、第１ゲート電極２３０のコンタクト領域にシリサイド層２３５を形成する。その後、シリサイド化していない金属層を除去する。次いで、容量素子４００を形成する。以下、詳細に説明する。 4 to 6 are cross-sectional views illustrating a method of manufacturing the semiconductor device shown in FIGS. These sectional views correspond to the outline of the AA ′ section in FIG. 3. This method for manufacturing a semiconductor device includes the following steps. First, the element isolation film 50 is formed on the substrate 10 to isolate the first element formation region 40 where the first transistor 200 is formed. Next, the first gate electrode 230 is formed on the first element formation region 40 and the element isolation film 50, and the silicon resistance element 300 is formed on the element isolation film. Next, the first diffusion layer 226 is formed on the substrate 10 located in the first element formation region 40. Next, the silicidation inhibiting film 64 is selectively formed. Next, a metal layer is formed on the first gate electrode 230 and the silicidation inhibition film 64 and then heat-treated, thereby forming a silicide layer 235 in the contact region of the first gate electrode 230. Thereafter, the non-silicided metal layer is removed. Next, the capacitor element 400 is formed. Details will be described below.

まず図４（ａ）に示すように、基板１０に溝を形成し、この溝に素子分離膜５０を埋め込む。これにより、第１トランジスタ２００が形成される第１素子形成領域４０、及び第２トランジスタ１００が形成される第２素子形成領域２０が分離される。次いで、基板１０上及び素子分離膜５０上に、ゲート絶縁膜１２２，２２２となる絶縁膜６１を形成する。次いで、絶縁膜６１上に、金属層１３２，２３２となる金属膜６２を形成する。次いで、金属膜６２上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとしたエッチングを行うことにより、アナログ回路１６が形成される領域に位置する金属膜６２を除去する。その後、マスクパターンを除去する。 First, as shown in FIG. 4A, a groove is formed in the substrate 10, and an element isolation film 50 is embedded in the groove. Thereby, the first element formation region 40 in which the first transistor 200 is formed and the second element formation region 20 in which the second transistor 100 is formed are separated. Next, an insulating film 61 to be the gate insulating films 122 and 222 is formed on the substrate 10 and the element isolation film 50. Next, a metal film 62 to be the metal layers 132 and 232 is formed on the insulating film 61. Next, a mask pattern (not shown) is formed on the metal film 62, and etching is performed using this mask pattern as a mask to remove the metal film 62 located in the region where the analog circuit 16 is formed. Thereafter, the mask pattern is removed.

次いで図４（ｂ）に示すように、アナログ回路１６が形成される領域に、シリコン膜６３を形成する。このとき、金属膜６２上にもシリコン膜６３が形成される。 Next, as shown in FIG. 4B, a silicon film 63 is formed in a region where the analog circuit 16 is formed. At this time, the silicon film 63 is also formed on the metal film 62.

次いで図５（ａ）に示すように、シリコン膜６３上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン膜６３及び金属膜６２をエッチングする。これにより、シリコン膜６３及び金属膜６２は選択的に除去され、金属層２３２及びシリコン層２３４からなる第１ゲート電極２３０、金属層１３２及びシリコン層１３４からなる第２ゲート電極１３０、並びにシリコン抵抗素子３００が形成される。その後、レジストパターンを除去する。 Next, as shown in FIG. 5A, a resist pattern (not shown) is formed on the silicon film 63, and the silicon film 63 and the metal film 62 are etched using the resist pattern as a mask. As a result, the silicon film 63 and the metal film 62 are selectively removed, and the first gate electrode 230 composed of the metal layer 232 and the silicon layer 234, the second gate electrode 130 composed of the metal layer 132 and the silicon layer 134, and the silicon resistance. Element 300 is formed. Thereafter, the resist pattern is removed.

その後、図５（ｂ）に示すように、ロジック回路１２が形成される領域をマスク膜（図示せず）で覆う。次いで、このマスク膜、第１ゲート電極２３０、及び素子分離膜５０をマスクとして基板１０に不純物を注入する。これにより、第１トランジスタ２００のエクステンション領域２２３が形成される。その後、マスク膜を除去し、別のマスク膜を形成する。このマスク膜は、メモリ回路１４が形成される領域を覆っている。次いで、このマスク膜、第２ゲート電極１３０、及び素子分離膜５０をマスクとして基板１０に不純物を注入する。これにより、第２トランジスタ１００のエクステンション領域１２３が形成される。その後、マスク膜を除去する。なおエクステンション領域１２３，２２３の形成順序は逆でも良い。 Thereafter, as shown in FIG. 5B, a region where the logic circuit 12 is formed is covered with a mask film (not shown). Next, impurities are implanted into the substrate 10 using the mask film, the first gate electrode 230, and the element isolation film 50 as a mask. Thereby, the extension region 223 of the first transistor 200 is formed. Thereafter, the mask film is removed, and another mask film is formed. This mask film covers a region where the memory circuit 14 is formed. Next, impurities are implanted into the substrate 10 using the mask film, the second gate electrode 130, and the element isolation film 50 as a mask. Thereby, the extension region 123 of the second transistor 100 is formed. Thereafter, the mask film is removed. Note that the order of forming the extension regions 123 and 223 may be reversed.

次いで、第１ゲート電極２３０上及び第２ゲート電極１３０上を含む全面に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、第１ゲート電極２３０の側壁にはサイドウォール２３１が形成され、第２ゲート電極１３０の側壁にはサイドウォール１３１が形成される。またこの工程において、シリコン抵抗素子３００の側壁にもサイドウォール３０１が形成される。 Next, an insulating film is formed on the entire surface including the first gate electrode 230 and the second gate electrode 130, and the insulating film is etched back. As a result, a sidewall 231 is formed on the sidewall of the first gate electrode 230, and a sidewall 131 is formed on the sidewall of the second gate electrode 130. In this step, a sidewall 301 is also formed on the sidewall of the silicon resistance element 300.

次いで、ロジック回路１２が形成される領域をマスク膜（図示せず）で覆う。次いで、このマスク膜、第１ゲート電極２３０、サイドウォール２３１、及び素子分離膜５０をマスクとして基板１０に不純物を注入する。これにより、第１拡散層２２６が形成される。その後、マスク膜を除去し、別のマスク膜を形成する。このマスク膜は、メモリ回路１４が形成される領域を覆っている。次いで、このマスク膜、第２ゲート電極１３０、サイドウォール１３１、及び素子分離膜５０をマスクとして基板１０に不純物を注入する。これにより、第２拡散層１２６が形成される。その後、マスク膜を除去する。なお第１拡散層２２６及び第２拡散層１２６の形成順序は逆でも良い。 Next, a region where the logic circuit 12 is formed is covered with a mask film (not shown). Next, impurities are implanted into the substrate 10 using the mask film, the first gate electrode 230, the sidewalls 231, and the element isolation film 50 as a mask. Thereby, the first diffusion layer 226 is formed. Thereafter, the mask film is removed, and another mask film is formed. This mask film covers a region where the memory circuit 14 is formed. Next, impurities are implanted into the substrate 10 using the mask film, the second gate electrode 130, the sidewall 131, and the element isolation film 50 as a mask. Thereby, the second diffusion layer 126 is formed. Thereafter, the mask film is removed. The order of forming the first diffusion layer 226 and the second diffusion layer 126 may be reversed.

次いで図６（ａ）に示すように、シリコン抵抗素子３００上、シリコン層１３４上、及び第１拡散層２２６上を含む全面上にシリサイド化阻害膜６４を形成する。その後、シリサイド化阻害膜６４上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリサイド化阻害膜６４をエッチングする。これにより、シリサイド化阻害膜６４は、シリサイド層が形成されるべき領域から除去される。具体的には、シリサイド化阻害膜６４は、第１ゲート電極２３０のコンタクト領域、シリコン抵抗素子３００のコンタクト領域、及びロジック回路１２が形成される領域から除去される。 Next, as shown in FIG. 6A, a silicidation inhibiting film 64 is formed on the entire surface including the silicon resistance element 300, the silicon layer 134, and the first diffusion layer 226. Thereafter, a resist pattern (not shown) is formed on the silicidation inhibiting film 64, and the silicidation inhibiting film 64 is etched using this resist pattern as a mask. Thereby, the silicidation inhibition film 64 is removed from the region where the silicide layer is to be formed. Specifically, the silicidation inhibiting film 64 is removed from the contact region of the first gate electrode 230, the contact region of the silicon resistance element 300, and the region where the logic circuit 12 is formed.

次いで図６（ｂ）に示すように、シリサイド層を形成するための金属層を、シリサイド化阻害膜６４上、第１ゲート電極２３０のコンタクト領域上、シリコン抵抗素子３００のコンタクト領域上、及びロジック回路１２が形成される領域の上に形成する。次いで金属層を熱処理し、シリサイド層１２７，１３６，２３５（図２及び図３に図示），３０２（図２及び図３に図示）を形成する。その後、シリサイド化していない金属層を除去する。 Next, as shown in FIG. 6B, the metal layer for forming the silicide layer is formed on the silicidation inhibiting film 64, on the contact region of the first gate electrode 230, on the contact region of the silicon resistance element 300, and on the logic. It is formed on the region where the circuit 12 is formed. Next, the metal layer is heat-treated to form silicide layers 127, 136, 235 (shown in FIGS. 2 and 3) and 302 (shown in FIGS. 2 and 3). Thereafter, the non-silicided metal layer is removed.

次いで、エッチングストッパー膜５００、絶縁層５１０，５２０，５３０，５４０、容量素子４００、並びに各コンタクト及びビアを形成する、これにより、図１〜図３に示した半導体装置が形成される。 Next, the etching stopper film 500, the insulating layers 510, 520, 530, and 540, the capacitor element 400, and the respective contacts and vias are formed, whereby the semiconductor device shown in FIGS. 1 to 3 is formed.

次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第１ゲート電極２３０は、金属層２３２とシリコン層２３４を積層した積層構造を有している。そして第１ゲート電極２３０は、コンタクト領域にシリサイド層２３５を有しており、シリサイド層２３５を介してコンタクト５１３に接続している。このため、第１ゲート電極２３０の金属層２３２はシリサイド層２３５を介してコンタクト５１３と接続するため、メモリセルの書込・読出時間を短くすることができる。 Next, the operation and effect of this embodiment will be described. According to the present embodiment, the first gate electrode 230 has a stacked structure in which the metal layer 232 and the silicon layer 234 are stacked. The first gate electrode 230 has a silicide layer 235 in the contact region, and is connected to the contact 513 through the silicide layer 235. For this reason, since the metal layer 232 of the first gate electrode 230 is connected to the contact 513 through the silicide layer 235, the write / read time of the memory cell can be shortened.

また第１ゲート電極２３０は、第１トランジスタ２００のソース及びドレインとなる第１拡散層２２６に挟まれた領域にはシリサイド層を有していない。このため、第１拡散層２２６にシリサイド層を形成しないようにすることができる。従って、容量素子４００からの電荷のリークが抑制され、情報の保持時間が長くなる。 The first gate electrode 230 does not have a silicide layer in a region sandwiched between the first diffusion layers 226 that serve as the source and drain of the first transistor 200. For this reason, it is possible not to form a silicide layer in the first diffusion layer 226. Accordingly, charge leakage from the capacitor 400 is suppressed, and the information retention time is extended.

また、ロジック回路１２の第２トランジスタ１００にはシリサイド層１２７，１３６を形成しているため、ロジック回路１２の動作は速くなる。またメモリ回路の周辺回路２０４を形成するトランジスタは第２トランジスタと同様の構造を有しているため、周辺回路２０４の動作も速くなる。 Further, since the silicide layers 127 and 136 are formed in the second transistor 100 of the logic circuit 12, the operation of the logic circuit 12 becomes faster. In addition, since the transistor forming the peripheral circuit 204 of the memory circuit has a structure similar to that of the second transistor, the operation of the peripheral circuit 204 becomes faster.

（第２の実施形態）
図７は、第２の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、シリサイド化阻害膜６４を有していない点を除いて、第１の実施形態に係る半導体装置と同様の構成である。本実施形態に係る半導体装置の製造方法は、シリサイド層１２７，１３６，２３５，３０２を形成した後、エッチングストッパー膜５００を形成する前に、シリサイド化阻害膜６４が除去される工程を有する点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。 (Second Embodiment)
FIG. 7 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment, and corresponds to FIG. 1 in the first embodiment. The semiconductor device according to this embodiment has the same configuration as that of the semiconductor device according to the first embodiment, except that the silicidation inhibition film 64 is not provided. The manufacturing method of the semiconductor device according to the present embodiment includes a step of removing the silicidation inhibiting film 64 after forming the silicide layers 127, 136, 235, and 302 and before forming the etching stopper film 500. Except for this, the configuration is the same as that of the semiconductor device according to the first embodiment.
Also according to this embodiment, the same effect as that of the first embodiment can be obtained.

（第３の実施形態）
図８は、第３の実施形態に係る半導体装置のメモリ回路１４のメモリセル２０２の構成を示す平面図である。図９は、図８のＤ−Ｄ´断面図である。なお説明の都合上、図９においてメモリセル２０２の図示を省略している。本実施形態に係る半導体装置は、コンタクト領域及びコンタクト５１３が、第１ゲート電極２３０の両端以外の領域にも形成されている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。そして第１ゲート電極２３０の両端以外の領域に位置するコンタクト領域にも、シリサイド層２３５が形成されている。 (Third embodiment)
FIG. 8 is a plan view showing the configuration of the memory cell 202 of the memory circuit 14 of the semiconductor device according to the third embodiment. 9 is a cross-sectional view taken along the line DD ′ of FIG. For convenience of description, the memory cell 202 is not shown in FIG. The semiconductor device according to the present embodiment has the same configuration as that of the semiconductor device according to the first embodiment, except that the contact region and the contact 513 are formed in regions other than both ends of the first gate electrode 230. It is. A silicide layer 235 is also formed in a contact region located in a region other than both ends of the first gate electrode 230.

詳細には、絶縁層５４０の表層には、配線５５０が形成されている。配線５５０は金属配線であり、平面視で第１ゲート電極２３０と重なるように第１ゲート電極２３０と平行に延伸している。第１ゲート電極２３０および配線５５０は、一つが複数のメモリセル２０２に共通となっている。そして複数のコンタクト５１３は、それぞれ、下部がシリサイド層２３５を介して第１ゲート電極２３０に接続しており、上部がビア５２６に接続している。ビア５２６は、絶縁層５２０，５３０に埋め込まれており、絶縁層５４０に埋め込まれたビア５４２を介して配線５５０に接続している。 Specifically, the wiring 550 is formed on the surface layer of the insulating layer 540. The wiring 550 is a metal wiring and extends in parallel with the first gate electrode 230 so as to overlap the first gate electrode 230 in plan view. One of the first gate electrode 230 and the wiring 550 is common to the plurality of memory cells 202. Each of the plurality of contacts 513 has a lower portion connected to the first gate electrode 230 via the silicide layer 235 and an upper portion connected to the via 526. The via 526 is embedded in the insulating layers 520 and 530 and is connected to the wiring 550 through the via 542 embedded in the insulating layer 540.

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またコンタクト領域及びコンタクト５１３を、第１ゲート電極２３０の両端以外の領域にも形成しているため、第１ゲート電極２３０が長い場合においても、第１ゲート電極２３０の全体に必要な電圧を速く印加することができる。従って、メモリセルの書込・読出時間を短くすることができる。 Also according to this embodiment, the same effect as that of the first embodiment can be obtained. In addition, since the contact region and the contact 513 are also formed in regions other than both ends of the first gate electrode 230, even when the first gate electrode 230 is long, the voltage necessary for the entire first gate electrode 230 is increased. Can be applied. Accordingly, the write / read time of the memory cell can be shortened.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.

１０基板
１２ロジック回路
１４メモリ回路
１６アナログ回路
２０第２素子形成領域
４０第１素子形成領域
５０素子分離膜
６１絶縁膜
６２金属膜
６３シリコン膜
６４シリサイド化阻害膜
１００第２トランジスタ
１２２ゲート絶縁膜
１２３エクステンション領域
１２６第２拡散層
１２７シリサイド層
１３０第２ゲート電極
１３１サイドウォール
１３２金属層
１３４シリコン層
１３６シリサイド層
２００第１トランジスタ
２０２メモリセル
２０４周辺回路
２２０第１トランジスタ
２２２ゲート絶縁膜
２２３エクステンション領域
２２６第１拡散層
２３０第１ゲート電極
２３１サイドウォール
２３２金属層
２３４シリコン層
２３５シリサイド層
３００シリコン抵抗素子
３０１サイドウォール
３０２シリサイド層
３０３絶縁膜
４００容量素子
４１０下部電極
４２０誘電体層
４３０上部電極
５００エッチングストッパー膜
５１０絶縁層
５１２コンタクト
５１３コンタクト
５１４コンタクト
５１５コンタクト
５２０絶縁層
５２２ビア
５２４ビア
５２６ビア
５３０絶縁層
５３２ビット線
５４０絶縁層
５４２ビア
５５０配線 DESCRIPTION OF SYMBOLS 10 Board | substrate 12 Logic circuit 14 Memory circuit 16 Analog circuit 20 2nd element formation area 40 1st element formation area 50 Element isolation film 61 Insulating film 62 Metal film 63 Silicon film 64 Silicidation inhibition film 100 2nd transistor 122 Gate insulating film 123 Extension region 126 Second diffusion layer 127 Silicide layer 130 Second gate electrode 131 Side wall 132 Metal layer 134 Silicon layer 136 Silicide layer 200 First transistor 202 Memory cell 204 Peripheral circuit 220 First transistor 222 Gate insulating film 223 Extension region 226 First 1 diffusion layer 230 first gate electrode 231 sidewall 232 metal layer 234 silicon layer 235 silicide layer 300 silicon resistance element 301 sidewall 302 silicide layer 303 insulating film 400 Capacitance element 410 Lower electrode 420 Dielectric layer 430 Upper electrode 500 Etching stopper film 510 Insulating layer 512 Contact 513 Contact 514 Contact 515 Contact 520 Insulating layer 522 Via 524 Via 526 Via 530 Insulating layer 532 Bit line 540 Insulating layer 542 Via 550 Wiring

Claims

A capacitive element constituting a memory cell;
A first transistor having a first gate electrode, the first diffusion layer serving as a source and a drain connected to the capacitor;
A contact connected to the first gate electrode;
An element isolation film for isolating the first transistor;
A resistance element formed on the element isolation film and made of a silicon layer;
With
The first diffusion layer does not have a silicide layer,
The first gate electrode is
It has a laminated structure in which a metal layer and a silicon layer are laminated,
A part extends on the element isolation film,
Having a first silicide layer in at least a part of the region located on the element isolation film;
And the region sandwiched between the first diffusion layers does not have a silicide layer,
The contact is connected to the first gate electrode through the first silicide layer.

The semiconductor device according to claim 1,
A logic circuit, comprising a second transistor having a second gate electrode;
The semiconductor device in which the second gate electrode has the stacked structure.

The semiconductor device according to claim 2,
The second transistor has a second diffusion layer serving as a source and a drain,
The semiconductor device, wherein the second diffusion layer includes a second silicide layer.

The semiconductor device according to claim 1,
A semiconductor device comprising a silicidation inhibition film formed on the first diffusion layer and on a region of the first gate electrode sandwiched between the first diffusion layers.

The semiconductor device according to claim 4,
The semiconductor device, wherein the silicidation inhibition film is a silicon oxide film, a silicon nitride film, or a stacked film of a silicon oxide film and a silicon nitride film.

In the semiconductor device according to any one of claims 1 to 5,
A plurality of the contacts and the first silicide layers are provided,
A semiconductor device comprising wiring formed on the plurality of contacts and connected to the first gate electrode through the plurality of contacts.

In the semiconductor device according to any one of claims 1 to 6,
The semiconductor device wherein the width of the first gate electrode is 100 nm or less.

Forming an element isolation film on a substrate and isolating a first element formation region in which a first transistor is formed;
A first gate electrode having a stacked structure in which a metal layer and a silicon film are stacked is formed on the first element formation region and the element isolation film, and a resistance element made of the silicon film is formed on the element isolation film. Forming, and
Forming a first diffusion layer serving as a source and a drain of the first transistor on the substrate located in the first element formation region;
Forming a silicidation inhibiting film on at least the first diffusion layer and the first gate electrode located in the first element forming region, and forming the silicidation inhibiting film on the contact region of the first gate electrode; Not to process,
Forming a first silicide layer in the contact region of the first gate electrode by forming a metal layer on the first gate electrode and the silicidation inhibition film and then performing a heat treatment;
Removing the non-silicided metal layer;
Forming a capacitive element connected to the first diffusion layer and constituting a memory cell;
A method for manufacturing a semiconductor device comprising:

In the manufacturing method of the semiconductor device according to claim 8,
In the step of forming the element isolation film, a second element formation region in which the second transistor constituting the logic circuit is formed is isolated,
Forming the second gate electrode of the second transistor having the stacked structure in the step of forming the first gate electrode and the resistance element;
In the step of forming the first diffusion layer, a second diffusion layer to be a source and a drain of the second transistor is formed,
In the step of forming the silicidation inhibiting film, the silicidation inhibiting film is not formed on the second diffusion layer,
A method of manufacturing a semiconductor device, wherein in the step of forming the first silicide layer, a second silicide layer is formed in the second diffusion layer.