JP2011209539A - Active matrix-type driving substrate, method for manufacturing the same, and display device - Google Patents

Active matrix-type driving substrate, method for manufacturing the same, and display device Download PDF

Info

Publication number
JP2011209539A
JP2011209539A JP2010077649A JP2010077649A JP2011209539A JP 2011209539 A JP2011209539 A JP 2011209539A JP 2010077649 A JP2010077649 A JP 2010077649A JP 2010077649 A JP2010077649 A JP 2010077649A JP 2011209539 A JP2011209539 A JP 2011209539A
Authority
JP
Japan
Prior art keywords
electrode
insulating film
film
substrate
active matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010077649A
Other languages
Japanese (ja)
Other versions
JP5505032B2 (en
Inventor
Toru Miyoshi
徹 三好
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2010077649A priority Critical patent/JP5505032B2/en
Publication of JP2011209539A publication Critical patent/JP2011209539A/en
Application granted granted Critical
Publication of JP5505032B2 publication Critical patent/JP5505032B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide an active matrix-type driving substrate which reduces power consumption and improves a yield when applied to a display device such as an electronic paper, and to provide a method for manufacturing the substrate.SOLUTION: The active matrix-type driving substrate 50 includes a thin-film transistor 10 and a storage capacitor 20 which are provided on a conductive base material 1 having a first insulating film 2 on a surface thereof, and a pixel electrode 30 covering the thin-film transistor 10 and the storage capacitor 20 via second insulating films 16 and 17, wherein the storage capacitor 20 is a laminate composed of a first electrode 21, a dielectric film 22, and a second electrode 23 connected to source/drain electrodes 14 and 15 of the thin-film transistor 10. The conductive base material 1 and the first electrode 21 are connected through an opening 4 of the first insulating film 2. The second insulating films (16 and 17) have at least an interlayer insulating film 17. Preferably, the conductive base material 1 is a metal base material, and the first insulating film 2 is a planarizing film which reduces surface roughness of the metal base material 1.

Description

本発明は、アクティブマトリクス型駆動基板、その製造方法、及びその駆動基板を備えた表示装置に関する。さらに詳しくは、電子ペーパー等の表示装置に適用した場合に、その消費電力を小さくでき、歩留まりを向上できるアクティブマトリクス型駆動基板、その製造方法等に関する。   The present invention relates to an active matrix drive substrate, a manufacturing method thereof, and a display device including the drive substrate. More specifically, the present invention relates to an active matrix driving substrate that can reduce power consumption and improve yield when applied to a display device such as electronic paper, a manufacturing method thereof, and the like.

アクティブマトリクス型の駆動基板は、液晶表示装置、有機EL装置及び電子ペーパー等において、その表示画素をON/OFFさせるための駆動基板として利用されている。例えば電子ペーパー等に用いるアクティブマトリクス型駆動基板は、通常、画素電極と、その画素電極をON/OFF制御する薄膜トランジスタと、保持容量とを備え、さらに薄膜トランジスタに電圧信号を供給するX配線(走査線。ゲート線とも言う。)及びY配線(データ線)と、保持容量に電流を供給するコモン線とが縦横に配線されている。   The active matrix type drive substrate is used as a drive substrate for turning on / off the display pixel in a liquid crystal display device, an organic EL device, electronic paper, and the like. For example, an active matrix driving substrate used for electronic paper or the like usually includes a pixel electrode, a thin film transistor that controls ON / OFF of the pixel electrode, a storage capacitor, and an X wiring (scanning line) that supplies a voltage signal to the thin film transistor. (Also referred to as a gate line) and Y wiring (data line) and a common line for supplying current to the storage capacitor are wired vertically and horizontally.

図22は、電子ペーパーに用いる一般的なアクティブマトリクス型駆動基板100の単位画素103の一例を示す模式的な断面図であり、図23は、図22に示す単位画素103がマトリクス状に配列したアクティブマトリクス型駆動基板100について、主に第1電極121のパターンを示した模式的な平面図である。なお、図22及び図23は、ベース基材101として金属基材を用いた例であり、その金属基材面には、その金属基材の表面凹凸を平滑にする平坦化層102を設けている。このアクティブマトリクス型駆動基板100は、図22に示すように、薄膜トランジスタ110と保持容量120とがインプレーン(同一面内)に設けられ、それらを覆うように画素電極130が設けられている。例えばマイクロカプセル電気泳動方式の電子ペーパーは、アクティブマトリクス型駆動基板100の画素電極130上に、マイクロカプセル層と透明電極層と透明基板とがその順で配置されて構成される。   FIG. 22 is a schematic cross-sectional view showing an example of unit pixels 103 of a general active matrix driving substrate 100 used for electronic paper. FIG. 23 shows the unit pixels 103 shown in FIG. 22 arranged in a matrix. 2 is a schematic plan view mainly showing a pattern of a first electrode 121 for the active matrix drive substrate 100. FIG. 22 and 23 are examples in which a metal substrate is used as the base substrate 101, and a flattening layer 102 for smoothing the surface irregularities of the metal substrate is provided on the surface of the metal substrate. Yes. As shown in FIG. 22, the active matrix driving substrate 100 includes a thin film transistor 110 and a storage capacitor 120 provided in-plane (in the same plane), and a pixel electrode 130 provided so as to cover them. For example, microcapsule electrophoretic electronic paper is configured such that a microcapsule layer, a transparent electrode layer, and a transparent substrate are arranged in this order on a pixel electrode 130 of an active matrix drive substrate 100.

詳しくは、図22に示すように、薄膜トランジスタ110は、平坦化層102上にゲート電極111、ゲート絶縁膜112、半導体膜113、ソース・ドレイン電極114,115、保護膜116が所定のパターンでその順で設けられて形成されている。保持容量120は、平坦化層102上に、第1電極121(ゲート電極111と同一材料で同時に形成)、誘電体膜122(ゲート絶縁膜112と同一材料で同時に形成)、第2電極123(ソース・ドレイン電極114,115と同一材料で同時に形成)とが所定のパターンでその順で設けられて形成されている。保持容量120上には、薄膜トランジスタ110と同じ保護膜116が設けられている。画素電極130は、薄膜トランジスタ110と保持容量120とを覆うように、寄生容量を小さくするための層間絶縁膜117を間に挟んで設けられている。画素電極130は、保護膜116と層間絶縁膜117とを貫通する開口部131を介して第2電極123に接続し、その第2電極123は薄膜トランジスタ110のソース・ドレイン電極114,115に接続されている。   Specifically, as shown in FIG. 22, the thin film transistor 110 includes a gate electrode 111, a gate insulating film 112, a semiconductor film 113, source / drain electrodes 114 and 115, and a protective film 116 in a predetermined pattern on the planarization layer 102. They are provided in order. The storage capacitor 120 is formed on the planarization layer 102 by a first electrode 121 (formed simultaneously with the same material as the gate electrode 111), a dielectric film 122 (formed simultaneously with the same material as the gate insulating film 112), and a second electrode 123 (formed simultaneously. The source / drain electrodes 114 and 115 are formed of the same material at the same time) in a predetermined pattern in that order. The same protective film 116 as the thin film transistor 110 is provided over the storage capacitor 120. The pixel electrode 130 is provided so as to cover the thin film transistor 110 and the storage capacitor 120 with an interlayer insulating film 117 for reducing the parasitic capacitance interposed therebetween. The pixel electrode 130 is connected to the second electrode 123 through an opening 131 that penetrates the protective film 116 and the interlayer insulating film 117, and the second electrode 123 is connected to the source / drain electrodes 114 and 115 of the thin film transistor 110. ing.

こうしたアクティブマトリクス型駆動基板100は、図23に示すように、薄膜トランジスタ110と、薄膜トランジスタ110のゲート電極111に電圧信号を供給するゲート線141と、薄膜トランジスタ110のソース・ドレイン電極114,115に電圧信号を供給するデータ線142とで構成されている。なお、データ線142は、ゲート線141に直交し、そのゲート線141と共に単位画素103を囲むように縦横に配線されている。一方、保持容量120の第2電極123は薄膜トランジスタ110のソース・ドレイン電極114,115に接続されるが、第1電極121は、図23に示すように、隣接する単位画素103が備える保持容量120の第1電極141にコモン線143で接続されている。   As shown in FIG. 23, such an active matrix driving substrate 100 includes a thin film transistor 110, a gate line 141 that supplies a voltage signal to the gate electrode 111 of the thin film transistor 110, and a voltage signal to the source / drain electrodes 114 and 115 of the thin film transistor 110. And a data line 142 for supplying. The data line 142 is orthogonal to the gate line 141 and is wired vertically and horizontally so as to surround the unit pixel 103 together with the gate line 141. On the other hand, the second electrode 123 of the storage capacitor 120 is connected to the source / drain electrodes 114 and 115 of the thin film transistor 110, but the first electrode 121 is connected to the storage capacitor 120 of the adjacent unit pixel 103 as shown in FIG. The first electrode 141 is connected by a common line 143.

特許文献1は有機EL装置に関する発明であるが、同文献の図5及び第0083段落には、金属基板と第2絶縁膜の一部と容量電極とで構成された保持容量Csが記載されている。この保持容量は、第2絶縁膜の一部が金属基板上設けられているため、その金属基板の表面粗さによって、金属基板と容量電極とが短絡して絶縁不良を起こし易いという問題がある。   Patent Document 1 is an invention relating to an organic EL device, and FIG. 5 and paragraph 0083 of the same document describe a storage capacitor Cs composed of a metal substrate, a part of a second insulating film, and a capacitor electrode. Yes. This storage capacitor has a problem in that a part of the second insulating film is provided on the metal substrate, so that the metal substrate and the capacitor electrode are short-circuited due to the surface roughness of the metal substrate, thereby causing an insulation failure. .

特開2007−310352号公報JP 2007-310352 A

上記した一般的なアクティブマトリクス型駆動基板100では、図23に示すように、コモン線143がデータ線142と交差する(コモン線の配線方向によってはゲート線141と交差する)。そのため、データ線142(若しくはゲート線141)の寄生容量が増加して消費電力が増大するという問題がある。また、交差部では絶縁不良が発生し易く、歩留まりが低下し易いとい問題がある。   In the above-described general active matrix driving substrate 100, as shown in FIG. 23, the common line 143 intersects with the data line 142 (depending on the wiring direction of the common line). For this reason, there is a problem in that the parasitic capacitance of the data line 142 (or the gate line 141) increases and the power consumption increases. Further, there is a problem that an insulation failure is likely to occur at the intersection and the yield is likely to decrease.

また、基板の透明性が必須の構成として要求されない電子ペーパー等のアクティブマトリクス型駆動基板においては、耐熱性とフレキシブル性のよい金属基材をベース基材として用いることが好ましいが、そうした金属基材は、ガラス基材やプラスチック基材に比べて表面が粗く、短絡が発生し易い等、薄膜トランジスタや保持容量の特性の低下や歩留まりを低下させる原因にもなっている。   In addition, in an active matrix type driving substrate such as electronic paper where transparency of the substrate is not required as an essential component, it is preferable to use a metal substrate having good heat resistance and flexibility as the base substrate. Has a rough surface compared to a glass substrate or a plastic substrate, and a short circuit is likely to occur.

本発明は、上記課題を解決するためになされたものであって、その目的は、電子ペーパー等の表示装置に適用した場合に、その消費電力を小さくでき、歩留まりを向上させることができるアクティブマトリクス型駆動基板及びその製造方法を提供する。本発明の他の目的は、そうしたアクティブマトリクス型駆動基板を備えた表示装置を提供する。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an active matrix capable of reducing power consumption and improving yield when applied to a display device such as electronic paper. A mold driving substrate and a manufacturing method thereof are provided. Another object of the present invention is to provide a display device including such an active matrix driving substrate.

上記課題を解決するための本発明に係るアクティブマトリクス型駆動基板は、第1絶縁膜を表面に有する導電基材上に設けられた薄膜トランジスタ及び保持容量と、該薄膜トランジスタ及び保持容量を第2絶縁膜を介して覆う画素電極とを有し、前記保持容量が第1電極と誘電体膜と前記薄膜トランジスタのソース・ドレイン電極に接続する第2電極との積層体である駆動基板であって、前記導電基材と前記第1電極とが前記第1絶縁膜の開口部で接続されていることを特徴とする。   In order to solve the above problems, an active matrix drive substrate according to the present invention includes a thin film transistor and a storage capacitor provided on a conductive base material having a first insulating film on the surface, and the thin film transistor and the storage capacitor are connected to a second insulating film. And a storage substrate, the storage capacitor being a laminate of a first electrode, a dielectric film, and a second electrode connected to a source / drain electrode of the thin film transistor, The substrate and the first electrode are connected to each other through an opening of the first insulating film.

この発明によれば、導電基材と、保持容量を構成する第1電極とが電気的に接続されているので、第1電極への電流供給を導電基材が行うことができる。その結果、従来のようにデータ線又はゲート線と交差するコモン線を設ける必要がなく、したがって、データ線又はゲート線の寄生容量も増加することがなく、消費電力を低減することができる。また、データ線又はゲート線とコモン線との交差部がないので、絶縁不良が発生し難く、歩留まりの低下を防ぐことができる。したがって、本発明のアクティブマトリクス型駆動基板を電子ペーパー等の表示装置に適用すれば、消費電力を小さくでき、歩留まりを向上させることができる。   According to this invention, since the conductive base material and the first electrode constituting the storage capacitor are electrically connected, the conductive base material can supply current to the first electrode. As a result, it is not necessary to provide a common line that intersects the data line or the gate line as in the conventional case, and therefore, the parasitic capacitance of the data line or the gate line does not increase, and the power consumption can be reduced. In addition, since there is no intersection between the data line or gate line and the common line, insulation failure is unlikely to occur, and a reduction in yield can be prevented. Therefore, when the active matrix driving substrate of the present invention is applied to a display device such as electronic paper, power consumption can be reduced and yield can be improved.

本発明に係るアクティブマトリクス型駆動基板において、前記第2絶縁膜が、少なくとも層間絶縁膜を有する。   In the active matrix drive substrate according to the present invention, the second insulating film has at least an interlayer insulating film.

この発明によれば、第2絶縁膜が有する層間絶縁膜は、薄膜トランジスタ及び保持容量の各電極と前記画素電極との間の寄生容量の低減に有効である。   According to the present invention, the interlayer insulating film included in the second insulating film is effective in reducing the parasitic capacitance between the thin film transistor and each electrode of the storage capacitor and the pixel electrode.

本発明に係るアクティブマトリクス型駆動基板において、前記導電基材が金属基材であり、前記第1絶縁膜が該金属基材の表面粗さを低減する平坦化膜である。   In the active matrix drive substrate according to the present invention, the conductive base material is a metal base material, and the first insulating film is a planarizing film that reduces the surface roughness of the metal base material.

この発明によれば、耐熱性に優れた金属基材を用いるので、例えば薄膜トランジスタの作製時に熱処理が加わっても問題が生じない。また、金属基材の表面は比較的粗い場合があるが、本発明では金属基材上にその表面粗さを低減する平坦化膜が設けられているので、平坦化膜上に設けられた電極との短絡を防ぐことができる。   According to the present invention, since a metal substrate having excellent heat resistance is used, no problem occurs even if heat treatment is applied during the production of a thin film transistor, for example. Further, although the surface of the metal substrate may be relatively rough, in the present invention, since the planarizing film for reducing the surface roughness is provided on the metal substrate, the electrode provided on the planarizing film Can prevent short circuit.

本発明に係るアクティブマトリクス型駆動基板において、前記開口部の断面視上方には前記第2電極が設けられていないように構成する。   The active matrix drive substrate according to the present invention is configured such that the second electrode is not provided above the opening in a sectional view.

この発明によれば、開口部の上方に第2電極が設けられていないので、開口部における導電基材の表面粗さに起因した短絡の問題を防ぐことができる。   According to this invention, since the second electrode is not provided above the opening, it is possible to prevent a short circuit problem due to the surface roughness of the conductive base material in the opening.

上記課題を解決するための本発明に係る表示装置は、上記本発明に係るアクティブマトリクス型駆動基板と、該アクティブマトリクス型駆動基板が有する画素電極上に配置された表示層と、該表示層上に配置された対向電極と、該対向電極上に配置された透明基材とを有することを特徴とする。   In order to solve the above problems, a display device according to the present invention includes an active matrix driving substrate according to the present invention, a display layer disposed on a pixel electrode included in the active matrix driving substrate, and the display layer. A counter electrode disposed on the counter electrode, and a transparent substrate disposed on the counter electrode.

この発明によれば、消費電力を小さくでき、歩留まりを向上させることができるアクティブマトリクス型駆動基板を備えるので、省エネで品質安定のよい表示装置とすることができる。特にフレキシブル性のある電子ペーパーとして有効である。   According to the present invention, since the active matrix drive substrate capable of reducing power consumption and improving yield can be provided, a display device with energy saving and good quality stability can be provided. It is particularly effective as flexible electronic paper.

上記課題を解決するための本発明に係るアクティブマトリクス型駆動基板の製造方法は、薄膜トランジスタと、第1電極と誘電体膜と前記薄膜トランジスタのソース・ドレイン電極に接続する第2電極との積層体である保持容量と、前記薄膜トランジスタ及び前記保持容量を第2絶縁膜を介して覆う画素電極とを備えたアクティブマトリクス型駆動基板の製造方法であって、
第1絶縁膜を表面に有する導電基材を準備する工程と、前記第1絶縁膜に所定パターンの開口部を形成する工程と、前記第1絶縁膜上に前記薄膜トランジスタ及び前記保持容量を面内方向に形成するとともに、前記導電基材と前記保持容量を構成する第1電極とを前記開口部で接続する工程と、前記薄膜トランジスタ及び保持容量を覆う第2絶縁膜を形成するとともに、前記第2電極上の第2絶縁膜に所定パターンの開口部を形成する工程と、前記開口部を介して前記第2電極に接続する画素電極を前記薄膜トランジスタと保持容量を覆うように形成する工程と、を有することを特徴とする。
In order to solve the above problems, a method of manufacturing an active matrix driving substrate according to the present invention includes a thin film transistor, a stacked body of a first electrode, a dielectric film, and a second electrode connected to a source / drain electrode of the thin film transistor. A method of manufacturing an active matrix drive substrate comprising a certain storage capacitor and a pixel electrode that covers the thin film transistor and the storage capacitor via a second insulating film,
A step of preparing a conductive base material having a first insulating film on the surface; a step of forming an opening of a predetermined pattern in the first insulating film; and the thin film transistor and the storage capacitor on the first insulating film And forming a second insulating film covering the thin film transistor and the storage capacitor, and forming the second insulating film covering the thin film transistor and the storage capacitor. Forming a predetermined pattern of an opening in a second insulating film on the electrode; and forming a pixel electrode connected to the second electrode through the opening so as to cover the thin film transistor and the storage capacitor. It is characterized by having.

この発明によれば、導電基材と保持容量を構成する第1電極とを電気的に接続するので、第1電極への電流供給を導電基材が行うことができる。その結果、従来のようにデータ線又はゲート線と交差するコモン線を設ける必要がなく、したがって、データ線又はゲート線の寄生容量も増加することがなく、消費電力を低減することができる。また、製造したアクティブマトリクス型駆動基板は、データ線又はゲート線とコモン線との交差部がないので、絶縁不良が発生し難く、歩留まりの低下を防ぐことができる。したがって、本発明で製造したアクティブマトリクス型駆動基板を電子ペーパー等の表示装置に適用すれば、消費電力を小さくでき、歩留まりを向上させることができる。   According to this invention, since the conductive base material and the first electrode constituting the storage capacitor are electrically connected, the conductive base material can supply current to the first electrode. As a result, it is not necessary to provide a common line that intersects the data line or the gate line as in the conventional case, and therefore, the parasitic capacitance of the data line or the gate line does not increase, and the power consumption can be reduced. In addition, since the manufactured active matrix drive substrate does not have an intersection between the data line or the gate line and the common line, it is difficult for an insulation failure to occur and a reduction in yield can be prevented. Therefore, when the active matrix drive substrate manufactured according to the present invention is applied to a display device such as electronic paper, power consumption can be reduced and yield can be improved.

本発明に係るアクティブマトリクス型駆動基板及びその製造方法によれば、導電基材と保持容量を構成する第1電極とを電気的に接続して第1電極への電流供給を導電基材が担うので、従来のようにデータ線又はゲート線と交差するコモン線を設ける必要がなく、その結果、データ線又はゲート線の寄生容量も増加することがなく、消費電力を低減することができる。また、製造したアクティブマトリクス型駆動基板は、データ線又はゲート線とコモン線との交差部がないので、絶縁不良が発生し難く、歩留まりの低下を防ぐことができる。したがって、本発明で製造したアクティブマトリクス型駆動基板を電子ペーパー等の表示装置に適用すれば、消費電力を小さくでき、歩留まりを向上させることができる。   According to the active matrix drive substrate and the manufacturing method thereof according to the present invention, the conductive base material is responsible for supplying current to the first electrode by electrically connecting the conductive base material and the first electrode constituting the storage capacitor. Therefore, it is not necessary to provide a common line that intersects with the data line or the gate line as in the conventional case. As a result, the parasitic capacitance of the data line or the gate line does not increase, and the power consumption can be reduced. In addition, since the manufactured active matrix drive substrate does not have an intersection between the data line or the gate line and the common line, it is difficult for an insulation failure to occur and a reduction in yield can be prevented. Therefore, when the active matrix drive substrate manufactured according to the present invention is applied to a display device such as electronic paper, power consumption can be reduced and yield can be improved.

本発明に係る表示装置によれば、消費電力を小さくでき、歩留まりを向上させることができるアクティブマトリクス型駆動基板を備えるので、省エネで品質安定のよい表示装置とすることができる。特にフレキシブル性のある電子ペーパーとして有効である。   According to the display device of the present invention, since the active matrix drive substrate that can reduce power consumption and improve the yield is provided, it is possible to provide a display device with energy saving and good quality stability. It is particularly effective as flexible electronic paper.

本発明に係るアクティブマトリクス型駆動基板(ボトムゲートトップコンタクト型TFTを含む)の一例を示す模式的な断面図である。It is a typical sectional view showing an example of an active matrix type drive substrate (including a bottom gate top contact type TFT) concerning the present invention. 図1に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その1)である。FIG. 4 is a process diagram (part 1) illustrating a method of manufacturing the active matrix drive substrate illustrated in FIG. 1; 図1に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その2)である。FIG. 6 is a process diagram (part 2) illustrating the method for manufacturing the active matrix drive substrate illustrated in FIG. 1; 図1に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その3)である。FIG. 8 is a process diagram (part 3) illustrating the method for manufacturing the active matrix drive substrate illustrated in FIG. 1; 図1に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その4)である。FIG. 8 is a process diagram (part 4) illustrating a method of manufacturing the active matrix drive substrate shown in FIG. 1; 図1に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その5)である。FIG. 10 is a process diagram (part 5) illustrating the method for manufacturing the active matrix drive substrate illustrated in FIG. 1; 図1に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その6)である。FIG. 10 is a process diagram (part 6) illustrating a method for manufacturing the active matrix drive substrate illustrated in FIG. 1; 図1に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その7)である。FIG. 11 is a process diagram (part 7) illustrating the method for manufacturing the active matrix drive substrate illustrated in FIG. 1; 図1に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その8)である。FIG. 8 is a process diagram (part 8) illustrating the method for manufacturing the active matrix drive substrate illustrated in FIG. 1; 本発明に係るアクティブマトリクス型駆動基板(トップゲートボトムコンタクト型TFTを含む)の一例を示す模式的な断面図である。本発明に係る薄膜トランジスタの一例を示す模式的な断面図である。It is typical sectional drawing which shows an example of the active matrix type drive board | substrate (including top gate bottom contact type TFT) concerning this invention. It is typical sectional drawing which shows an example of the thin-film transistor which concerns on this invention. 図10に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その1)である。FIG. 11 is a process diagram (part 1) illustrating a method for manufacturing the active matrix drive substrate illustrated in FIG. 10; 図10に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その2)である。FIG. 11 is a process diagram (part 2) illustrating the method for manufacturing the active matrix drive substrate illustrated in FIG. 10; 図10に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その3)である。FIG. 11 is a process diagram (part 3) illustrating the method for manufacturing the active matrix drive substrate illustrated in FIG. 10; 図10に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その4)である。FIG. 11 is a process diagram (part 4) illustrating the manufacturing method of the active matrix drive substrate shown in FIG. 10; 図10に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その5)である。FIG. 11 is a process diagram (part 5) illustrating the manufacturing method of the active matrix drive substrate illustrated in FIG. 10; 図10に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その6)である。FIG. 11 is a process diagram (part 6) illustrating the manufacturing method of the active matrix drive substrate shown in FIG. 10; 図10に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その7)である。FIG. 11 is a process diagram (part 7) illustrating the method for manufacturing the active matrix drive substrate illustrated in FIG. 10; 図10に示すアクティブマトリクス型駆動基板の製造方法を示す工程図(その8)である。FIG. 11 is a process diagram (part 8) illustrating a method for manufacturing the active matrix drive substrate illustrated in FIG. 10; 本発明に係るアクティブマトリクス型駆動基板(ボトムゲートボトムコンタクト型TFTを含む)の一例を示す模式的な断面図である。It is typical sectional drawing which shows an example of the active matrix type drive board | substrate (including bottom gate bottom contact type TFT) concerning this invention. 本発明に係るアクティブマトリクス型駆動基板(トップゲートトップコンタクト型TFTを含む)の一例を示す模式的な断面図である。本発明に係る薄膜トランジスタの一例を示す模式的な断面図である。It is a typical sectional view showing an example of an active matrix type drive substrate (including a top gate top contact type TFT) concerning the present invention. It is typical sectional drawing which shows an example of the thin-film transistor which concerns on this invention. 本発明に係る表示装置の一例を示す模式的な断面図である。It is typical sectional drawing which shows an example of the display apparatus which concerns on this invention. 電子ペーパーに用いる一般的なアクティブマトリクス型駆動基板の単位画素の一例を示す模式的な断面図である。It is a typical sectional view showing an example of a unit pixel of a general active matrix type drive board used for electronic paper. 図22に示す単位画素がマトリクス状に配列したアクティブマトリクス型駆動基板について、主に第1電極のパターンを示した模式的な平面図である。FIG. 23 is a schematic plan view mainly showing a pattern of a first electrode in the active matrix driving substrate in which unit pixels shown in FIG. 22 are arranged in a matrix.

以下に、本発明に係るアクティブマトリクス型駆動基板及びその製造方法並びに表示装置について、図面を参照して詳しく説明する。なお、本発明は、その技術的特徴を有すれば種々の変形が可能であり、以下に具体的に示す実施形態に限定されるものではない。   Hereinafter, an active matrix drive substrate, a manufacturing method thereof, and a display device according to the present invention will be described in detail with reference to the drawings. The present invention can be modified in various ways as long as it has the technical features, and is not limited to the embodiments specifically shown below.

[アクティブマトリクス型駆動基板及びその製造方法]
(基本構成)
本発明に係るアクティブマトリクス型駆動基板50(以下「AM型駆動基板50」と略す。)は、図1、図10、図19及び図20に示すように、第1絶縁膜2を表面に有する導電基材1上に設けられた薄膜トランジスタ10及び保持容量20と、薄膜トランジスタ10及び保持容量20を第2絶縁膜18を介して覆う画素電極30とを有する。そして、本発明は、保持容量20が、第1電極21と誘電体膜22と前記薄膜トランジスタ10のソース・ドレイン電極14,15に接続する第2電極23との積層体であり、導電基材1と前記保持容量20を構成する第1電極21とが第1絶縁膜2の開口部5(第1開口部5ともいう。)で接続されていることに特徴がある。
[Active Matrix Drive Substrate and Manufacturing Method Thereof]
(Basic configuration)
The active matrix drive substrate 50 (hereinafter abbreviated as “AM-type drive substrate 50”) according to the present invention has a first insulating film 2 on its surface as shown in FIGS. It includes a thin film transistor 10 and a storage capacitor 20 provided on the conductive substrate 1, and a pixel electrode 30 that covers the thin film transistor 10 and the storage capacitor 20 via a second insulating film 18. In the present invention, the storage capacitor 20 is a laminate of the first electrode 21, the dielectric film 22, and the second electrode 23 connected to the source / drain electrodes 14 and 15 of the thin film transistor 10. The first electrode 21 constituting the storage capacitor 20 is connected to the opening 5 of the first insulating film 2 (also referred to as the first opening 5).

本発明に係るAM型駆動基板50の製造方法は、図2〜図9及び図11〜図18に示すように、薄膜トランジスタ10と、第1電極21と誘電体膜22と前記薄膜トランジスタ10のソース・ドレイン電極14,15に接続する第2電極23との積層体である保持容量20と、薄膜トランジスタ10及び保持容量20を第2絶縁膜18を介して覆う画素電極30とを備えたAM型駆動基板50を製造する方法である。そして、その工程は、第1絶縁膜2を表面に有する導電基材1を準備する工程と、第1絶縁膜2に所定パターンの開口部(第1開口部5)を形成する工程と、第1絶縁膜2上に薄膜トランジスタ10及び保持容量20を面内方向に形成するとともに、導電基材1と保持容量20を構成する第1電極21とを第1開口部5で接続する工程と、薄膜トランジスタ10及び保持容量20を覆う第2絶縁膜18を形成するとともに、第2電極23上の第2絶縁膜18に所定パターンの開口部(第2開口部32)を形成する工程と、第2開口部32を介して第2電極23に接続する画素電極30を薄膜トランジスタ10と保持容量20を覆うように形成する工程と、を有することに特徴がある。   As shown in FIGS. 2 to 9 and FIGS. 11 to 18, the manufacturing method of the AM type driving substrate 50 according to the present invention includes the thin film transistor 10, the first electrode 21, the dielectric film 22, the source of the thin film transistor 10. An AM type driving substrate including a storage capacitor 20 that is a laminate of the second electrode 23 connected to the drain electrodes 14 and 15, and a pixel electrode 30 that covers the thin film transistor 10 and the storage capacitor 20 via the second insulating film 18. 50. And the process includes the steps of preparing a conductive substrate 1 having a first insulating film 2 on the surface, forming a predetermined pattern of openings (first openings 5) in the first insulating film 2, A step of forming the thin film transistor 10 and the storage capacitor 20 in the in-plane direction on the insulating film 2 and connecting the conductive substrate 1 and the first electrode 21 constituting the storage capacitor 20 through the first opening 5; A step of forming a second insulating film 18 covering the capacitor 10 and the storage capacitor 20 and forming an opening (second opening 32) having a predetermined pattern in the second insulating film 18 on the second electrode 23; And a step of forming the pixel electrode 30 connected to the second electrode 23 through the portion 32 so as to cover the thin film transistor 10 and the storage capacitor 20.

こうしたAM型駆動基板50及びその製造方法では、導電基材1と保持容量20を構成する第1電極21とを電気的に接続している。そのため、第1電極21への電流供給を導電基材1が行うことができる。その結果、従来のようにデータ線又はゲート線と交差するコモン線を設ける必要がなく、したがって、データ線42又はゲート線41の寄生容量も増加することがなく、消費電力を低減することができる。また、製造したAM型駆動基板50には、図6等に示すように、データ線42又はゲート線41とコモン線(本願では導電基材1が担うことになる。)との交差部がない。そのため、絶縁不良が発生し難く、歩留まりの低下を防ぐことができる。したがって、本発明で製造したAM型駆動基板50を電子ペーパー等の表示装置に適用すれば、消費電力を小さくでき、歩留まりを向上させることができる。   In such an AM type driving substrate 50 and the manufacturing method thereof, the conductive base material 1 and the first electrode 21 constituting the storage capacitor 20 are electrically connected. Therefore, the conductive base material 1 can supply current to the first electrode 21. As a result, there is no need to provide a common line that intersects the data line or the gate line as in the conventional case, and therefore, the parasitic capacitance of the data line 42 or the gate line 41 does not increase, and the power consumption can be reduced. . Further, as shown in FIG. 6 and the like, the manufactured AM type driving substrate 50 does not have a crossing portion between the data line 42 or the gate line 41 and the common line (in this application, the conductive base material 1 takes charge). . Therefore, it is difficult for insulation failure to occur, and a decrease in yield can be prevented. Therefore, if the AM type driving substrate 50 manufactured by the present invention is applied to a display device such as electronic paper, the power consumption can be reduced and the yield can be improved.

[第1実施形態]
最初に、図1に示すボトムゲートトップコンタクト型の薄膜トランジスタを有するAM型駆動基板50Aの製造工程を図2〜図9に基づいて説明する。図1に示すAM型駆動基板50Aを構成するボトムゲートトップコンタクト型の薄膜トランジスタ10は、導電基材1上の第1絶縁膜2の上に設けられた所定パターンのゲート電極11と、ゲート電極11を覆うゲート絶縁膜12と、ゲート絶縁膜12上であってゲート電極11の上方に設けられた所定パターンの半導体膜13と、半導体膜13上の中央部(チャネル領域)を開けて離間して設けられたソース・ドレイン電極14,15と、それら全体を覆う保護膜16とを有している。
[First Embodiment]
First, a manufacturing process of the AM type driving substrate 50A having the bottom gate top contact type thin film transistor shown in FIG. 1 will be described with reference to FIGS. A bottom gate top contact type thin film transistor 10 constituting an AM type driving substrate 50A shown in FIG. 1 includes a gate electrode 11 having a predetermined pattern provided on a first insulating film 2 on a conductive substrate 1, and a gate electrode 11 A gate insulating film 12 covering the gate electrode, a semiconductor film 13 having a predetermined pattern provided on the gate insulating film 12 and above the gate electrode 11, and a central portion (channel region) on the semiconductor film 13 being opened and separated. It has the source / drain electrodes 14 and 15 provided and a protective film 16 covering the whole.

(導電基材の準備工程)
基材として、第1絶縁膜2を表面に有する導電基材1を準備する。導電基材1としては、全てが導電性材料からなる基材であってもよいし、少なくとも第1絶縁膜2が形成される面に導電性材料が設けられた基材であってもよい。要するに、この導電基材1は、表面に設けられた第1絶縁膜2の第1開口部5を介して後述の第1電極21と電気的に接続されるものであって、マトリクス状に設けられた各第1電極21に電流を供給できるものであればよい。
(Preparation process of conductive substrate)
As a base material, a conductive base material 1 having a first insulating film 2 on its surface is prepared. The conductive substrate 1 may be a substrate made entirely of a conductive material, or may be a substrate in which a conductive material is provided at least on the surface on which the first insulating film 2 is formed. In short, the conductive substrate 1 is electrically connected to a first electrode 21 described later through the first opening 5 of the first insulating film 2 provided on the surface, and is provided in a matrix. Any device capable of supplying a current to each of the first electrodes 21 formed may be used.

全てが導電性材料からなる導電基材1としては、金属基材を好ましく挙げることができ、具体的には、ステンレス、銅等の箔状もしくはフィルム状の金属基材を挙げることができる。金属基材は、耐熱性が高く、例えば後述の薄膜トランジスタ10の作製工程で熱処理が加わっても全く問題が生じないという利点がある。少なくとも第1絶縁膜2が形成される面に導電性材料が設けられた導電基材1としては、例えばプラスチック基材、ガラス基材又はセラミクス基材のような非導電性基材上に、全面膜として又は所定のパターンで設けられた導電層を有するものを例示できる。この場合の導電層としては、保持容量20を構成する第1電極21に電流を供給できればその構成材料は特に限定されないが、例えば、銅層、アルミニウム層、金層、銀層等の金属層を挙げることができる。そうした導電層は、基材の全面に設けられたものであってもよいし、所定のパターンで設けられたものであってもよく、通常、厚さ0.01〜100μm程度で設けられていることが好ましい。   Preferred examples of the conductive substrate 1 composed entirely of a conductive material include metal substrates, and specific examples include foil or film metal substrates such as stainless steel and copper. The metal substrate has high heat resistance, and has an advantage that no problem occurs even if heat treatment is applied in the manufacturing process of the thin film transistor 10 described later. As the conductive substrate 1 provided with a conductive material at least on the surface on which the first insulating film 2 is formed, for example, on a non-conductive substrate such as a plastic substrate, a glass substrate or a ceramic substrate, Examples thereof include those having a conductive layer provided as a face film or in a predetermined pattern. The conductive layer in this case is not particularly limited as long as a current can be supplied to the first electrode 21 constituting the storage capacitor 20, but for example, a metal layer such as a copper layer, an aluminum layer, a gold layer, or a silver layer may be used. Can be mentioned. Such a conductive layer may be provided on the entire surface of the substrate or may be provided in a predetermined pattern, and is usually provided with a thickness of about 0.01 to 100 μm. It is preferable.

導電基材1はフレキシブル性を有することが好ましい。こうした導電基材1を用いることにより、フレキシブル性を有するAM型駆動基板50Aを作製でき、フレキシブル性を有する電子ペーパー等の表示装置を作製できる。フレキシブル性を有する導電基材1の厚さは特に限定されないが、金属基材の場合には通常、0.01〜1mmであり、例えばステンレス基材の場合では0.05〜0.1mmが好ましい。一方、導電層が設けられた導電基材1の場合は、その基材の種類によってフレキシブル性が異なるので一概には言えないが、通常、0.01〜1mm程度である。   The conductive substrate 1 preferably has flexibility. By using such a conductive base material 1, a flexible AM-type driving substrate 50 </ b> A can be manufactured, and a display device such as flexible electronic paper can be manufactured. The thickness of the conductive substrate 1 having flexibility is not particularly limited, but is usually 0.01 to 1 mm in the case of a metal substrate, and preferably 0.05 to 0.1 mm in the case of a stainless steel substrate, for example. . On the other hand, in the case of the conductive base material 1 provided with the conductive layer, the flexibility varies depending on the type of the base material.

第1絶縁膜2は、導電基材1上の全面又は必要な箇所に設けられる。予め第1絶縁膜2が設けられた導電基材1を入手してもよいが、通常は、例えば金属基材の一方の面(薄膜トランジスタ0や保持容量20が設けられる側の面)の全面に塗布して設けられる。第1絶縁膜2は、絶縁膜として機能するとともに平坦化膜として機能するものであることが好ましい。導電基材1として金属基材を用いる場合には、その表面が粗く、大部分は算術平均粗さRaで10nm〜100nmであるが、1〜10μm程度の突起や傷が多数存在する。そのため、第1絶縁膜2が平坦化膜として用いて金属基材の表面粗さを低減させることが、平坦化膜上に設けられた電極との短絡を防止する観点から好ましい。なお、表面粗さは、触針式表面粗さ計や、AFM(原子間力顕微鏡)等で測定することができる。   The first insulating film 2 is provided on the entire surface of the conductive base material 1 or a necessary location. The conductive base material 1 on which the first insulating film 2 is provided in advance may be obtained, but usually, for example, on the entire surface of one surface of the metal base material (the surface on the side where the thin film transistor 0 and the storage capacitor 20 are provided). It is provided by coating. The first insulating film 2 preferably functions as an insulating film and functions as a planarizing film. When a metal substrate is used as the conductive substrate 1, the surface is rough and most of the arithmetic average roughness Ra is 10 nm to 100 nm, but there are many protrusions and scratches of about 1 to 10 μm. Therefore, it is preferable that the first insulating film 2 is used as a planarizing film to reduce the surface roughness of the metal substrate from the viewpoint of preventing a short circuit with an electrode provided on the planarizing film. The surface roughness can be measured with a stylus type surface roughness meter, an AFM (atomic force microscope), or the like.

第1絶縁膜2としては、ポリイミド樹脂、アクリル樹脂等の絶縁樹脂からなる膜を好ましく挙げることができる。その厚さは、主に絶縁性と平坦化性を考慮して設定されるが、通常、5〜10μmである。   As the 1st insulating film 2, the film | membrane which consists of insulating resins, such as a polyimide resin and an acrylic resin, can be mentioned preferably. The thickness is set mainly in consideration of insulation and flatness, but is usually 5 to 10 μm.

第1絶縁膜2上には、必要に応じて、下地膜を設けてもよい。例えば、密着膜、応力緩和膜、バッファ膜(熱緩衝膜)等を設けてもよい。一例としては、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜が好ましく用いられる。これらの膜は、その機能や目的に応じて、単層で設けてもよいし、2層以上を積層してもよい。こうした下地膜は各種の蒸着法、DCスパッタリング法、RFマグネトロンスパッタリング法、プラズマCVD法等の各種の方法で形成することができるが、実際には、膜を構成する材質に応じた好ましい方法が採用される。   A base film may be provided on the first insulating film 2 as necessary. For example, an adhesion film, a stress relaxation film, a buffer film (thermal buffer film), or the like may be provided. As an example, a compound film made of chromium oxide, titanium oxide, aluminum oxide, silicon oxide, silicon nitride, silicon oxynitride, or the like is preferably used. These films may be provided as a single layer or two or more layers may be laminated depending on the function or purpose. Such a base film can be formed by various methods such as various vapor deposition methods, DC sputtering method, RF magnetron sputtering method, plasma CVD method, etc., but in practice, a preferable method according to the material constituting the film is adopted. Is done.

(第1開口部の形成工程)
次に、図2(A1)(A2)に示すように、第1絶縁膜2に所定パターンの開口部(第1開口部5)を形成する。第1開口部5の形成は、先ず、第1絶縁膜2上に感光性レジスト膜を設け、露光、現像して、第1開口部5の形成場所を開口させた所定パターンのエッチングマスクを形成する。次いで、第1絶縁膜2のエッチング液を用いて第1絶縁膜2に第1開口部5を形成する。感光性レジスト膜は各種のものを利用することができる。エッチング液は、第1絶縁膜2の種類によっても異なるが、第1絶縁膜2が例えばポリイミド膜である場合にはヒドラジン系のエッチャントを用いることができる。形成された第1開口部5は、その後に形成される第1電極21と導電基材1とを接続するためのコンタクトホールとして機能する。
(Formation process of the first opening)
Next, as shown in FIGS. 2A1 and 2A2, openings (first openings 5) having a predetermined pattern are formed in the first insulating film 2. The first opening 5 is formed by first providing a photosensitive resist film on the first insulating film 2, exposing and developing, and forming an etching mask having a predetermined pattern in which the first opening 5 is formed. To do. Next, the first opening 5 is formed in the first insulating film 2 using the etching solution for the first insulating film 2. Various types of photosensitive resist films can be used. Although the etching solution varies depending on the type of the first insulating film 2, a hydrazine-based etchant can be used when the first insulating film 2 is, for example, a polyimide film. The formed first opening 5 functions as a contact hole for connecting the first electrode 21 and the conductive base material 1 formed thereafter.

(薄膜トランジスタと保持容量の形成工程)
次に、図3(B1)(B2)〜図7(F1)(F2)に示すように、第1絶縁膜2上に薄膜トランジスタ10及び保持容量20を面内方向に形成する。さらにその形成過程で、導電基材1と保持容量20を構成する第1電極21とを第1開口部5で接続する。以下、薄膜トランジスタ10と保持容量20の形成工程について順次説明する。
(Thin film transistor and storage capacitor formation process)
Next, as shown in FIGS. 3B1 and 3B2 to FIGS. 7F1 and 7F2, the thin film transistor 10 and the storage capacitor 20 are formed on the first insulating film 2 in the in-plane direction. Further, in the formation process, the conductive substrate 1 and the first electrode 21 constituting the storage capacitor 20 are connected by the first opening 5. Hereinafter, the steps of forming the thin film transistor 10 and the storage capacitor 20 will be sequentially described.

先ず、図3(B1)(B2)に示すように、第1絶縁膜2上に、ゲート電極11とゲート線41と第1電極21とを形成する。ゲート電極11は薄膜トランジスタ10の構成要素であり、第1電極21は保持容量20の構成要素である。ゲート線41は、ゲート電極11に電圧信号を供給する配線であり、AM型駆動基板50Aの周縁部でフレキシブルプリント配線板(図示しない)等を介して外部回路に接続されている。ゲート電極11、ゲート線41及び第1電極21(以下、「ゲート電極等」ともいう。)は、第1絶縁膜2と第1開口部5を覆う全面に金属膜を成膜し、その後にパターニングしてそれぞれ所定のパターンで形成される。したがって、これらは同一材料で同時に形成される。   First, as shown in FIGS. 3B1 and 3B2, the gate electrode 11, the gate line 41, and the first electrode 21 are formed on the first insulating film 2. The gate electrode 11 is a component of the thin film transistor 10, and the first electrode 21 is a component of the storage capacitor 20. The gate line 41 is a wiring for supplying a voltage signal to the gate electrode 11, and is connected to an external circuit through a flexible printed wiring board (not shown) or the like at the periphery of the AM type driving substrate 50A. The gate electrode 11, the gate line 41, and the first electrode 21 (hereinafter also referred to as “gate electrode or the like”) are formed by forming a metal film on the entire surface covering the first insulating film 2 and the first opening 5, and then Each pattern is formed in a predetermined pattern. Therefore, they are formed of the same material at the same time.

ゲート電極等の形成材料としては、例えば、Al、W、Ta、Mo、Cr、Ti、Cu、Au、AlMg、MoW、MoNb等の金属材料、ITO(インジウム錫オキサイド)、酸化インジウム、IZO(インジウム亜鉛オキサイド)、SnO、ZnO等の透明導電材料を好ましく挙げることができる。なお、所望の導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子等であってもよい。 Examples of the material for forming the gate electrode include metal materials such as Al, W, Ta, Mo, Cr, Ti, Cu, Au, AlMg, MoW, and MoNb, ITO (indium tin oxide), indium oxide, and IZO (indium). Zinc oxide), transparent conductive materials such as SnO 2 and ZnO can be preferably mentioned. Note that a transparent conductive polymer such as polyaniline, polyacetylene, a polyalkylthiophene derivative, or a polysilane derivative may be used as long as it has desired conductivity.

ゲート電極等の形成は、形成材料の種類や導電基材1の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、金属材料又は透明導電材料でゲート電極等を形成する場合には、成膜手段としてスパッタリング法や各種CVD法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマCVD法を好ましく適用できる。また、導電性高分子でゲート電極等を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。ゲート電極等の厚さは、通常、0.05〜0.1μm程度である。   For forming the gate electrode and the like, film forming means and patterning means corresponding to the kind of forming material and the heat resistance of the conductive base material 1 are applied. For example, when a gate electrode or the like is formed of a metal material or a transparent conductive material, a sputtering method or various CVD methods can be applied as a film forming unit, and photolithography can be applied as a patterning unit, but low temperature film formation is required. In this case, a sputtering method or a plasma CVD method capable of forming at a low temperature can be preferably applied as the film forming means. In the case of forming a gate electrode or the like with a conductive polymer, a vacuum deposition method, a pattern printing method, or the like can be applied as a film forming unit, and photolithography can be applied as a patterning unit. The thickness of the gate electrode or the like is usually about 0.05 to 0.1 μm.

次に、図4(C1)(C2)に示すように、ゲート電極11、ゲート線41及び第1電極21を覆う全面に絶縁膜12,22を形成する。この絶縁膜12,22は、薄膜トランジスタ10ではゲート絶縁膜12として機能し、保持容量20では誘電体膜22として機能する。なお、上記で形成したゲート線41上では通常の絶縁膜として機能する。この絶縁膜12,22は、絶縁性が高く、誘電率が比較的高く、薄膜トランジスタ10のゲート絶縁膜として及び保持容量20の誘電体膜として適しているものであれば各種の材料を用いることができる。例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、窒化物、酸窒化物等を好ましく挙げることができる。また、酸化イットリウム、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ニオブ、酸化スカンジウム、チタン酸バリウムストロンチウムのうち少なくとも1種又は2種以上を挙げることができる。   Next, as shown in FIGS. 4C1 and 4C, insulating films 12 and 22 are formed on the entire surface covering the gate electrode 11, the gate line 41, and the first electrode 21. The insulating films 12 and 22 function as the gate insulating film 12 in the thin film transistor 10 and function as the dielectric film 22 in the storage capacitor 20. The gate line 41 formed as described above functions as a normal insulating film. The insulating films 12 and 22 may be made of various materials as long as they have high insulating properties and a relatively high dielectric constant and are suitable as the gate insulating film of the thin film transistor 10 and the dielectric film of the storage capacitor 20. it can. For example, silicon oxides such as silicon oxide, silicon nitride, and silicon oxynitride, nitrides, oxynitrides, and the like can be preferably exemplified. In addition, at least one or more of yttrium oxide, aluminum oxide, hafnium oxide, zirconium oxide, titanium oxide, tantalum oxide, niobium oxide, scandium oxide, and barium strontium titanate can be given.

絶縁膜12,22の形成は、絶縁膜材料の種類や導電基材1の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、ケイ素の酸化物、窒化物、酸窒化物等で絶縁膜12,22を形成する場合には、成膜手段としてDCスパッタリング法、RFマグネトロンスパッタリング法、プラズマCVD法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。12,22の厚さは、通常、0.1〜0.3μm程度である。また、公知の塗布型絶縁膜形成材料を用いて絶縁膜12,22を塗布形成してもよく、この場合の厚さは、通常、0.2〜1.0μm程度である。   For the formation of the insulating films 12 and 22, film forming means and patterning means corresponding to the type of insulating film material and the heat resistance of the conductive base material 1 are applied. For example, when the insulating films 12 and 22 are formed of silicon oxide, nitride, oxynitride or the like, a DC sputtering method, an RF magnetron sputtering method, a plasma CVD method, or the like can be applied as a film forming means, and a patterning means Photolithography can be applied. The thicknesses 12 and 22 are usually about 0.1 to 0.3 μm. Further, the insulating films 12 and 22 may be applied and formed using a known coating type insulating film forming material, and the thickness in this case is usually about 0.2 to 1.0 μm.

絶縁膜12,22は全面を覆うように設けることが好ましいが、必要な箇所にパターン形成したものであってもよい。絶縁膜12,22を全面に設けた場合にはフォトリソグラフィでパターニングするが、その際、フレキシブルプリント配線板(図示しない)と接続するための取出電極部を第5開口部6として開口する。この第5開口部6は、AM型駆動基板50Aの周縁部に設け、ゲート線41の端部がその第5開口部6で露出して、フレキシブルプリント配線板に接続できるようになっている。露出したゲート線41は、フレキシブルプリント配線板を介して外部回路に接続される。   The insulating films 12 and 22 are preferably provided so as to cover the entire surface, but may be formed in a pattern at a necessary place. When the insulating films 12 and 22 are provided on the entire surface, patterning is performed by photolithography. At this time, an extraction electrode portion for connection to a flexible printed wiring board (not shown) is opened as a fifth opening portion 6. The fifth opening 6 is provided at the peripheral edge of the AM type drive substrate 50A, and the end of the gate line 41 is exposed through the fifth opening 6 so that it can be connected to the flexible printed wiring board. The exposed gate line 41 is connected to an external circuit through a flexible printed wiring board.

次に、図5(D1)(D2)に示すように、ゲート絶縁膜12上に所定パターンの半導体膜13を形成する。半導体膜13は、アモルファスシリコン半導体膜であってもポリシリコン型の半導体膜であっても酸化物半導体膜であってもよい。以下においては、逆スタガ型でも順スタガ型でも好ましく適用できる酸化物半導体膜(符号13を用いる。)を用いた場合について説明する。   Next, as shown in FIGS. 5D1 and 5D2, a semiconductor film 13 having a predetermined pattern is formed over the gate insulating film 12. The semiconductor film 13 may be an amorphous silicon semiconductor film, a polysilicon type semiconductor film, or an oxide semiconductor film. In the following, the case where an oxide semiconductor film (reference numeral 13 is used) that can be preferably applied to either an inverted staggered type or a forward staggered type will be described.

酸化物半導体膜13としては、半導体特性を有する各種の酸化物を用いることができ、好ましくはIMZO半導体膜を用いることができる。IMZO半導体膜13を構成する酸化物は、InMZnO(MはGa,Al,Feのうち少なくとも1種)を主たる構成元素とするアモルファス酸化物である。特に、MがGaであるInGaZnO系のアモルファス酸化物が好ましく、この場合、In:Ga:Znの比が1:1:m(m<6)であることが好ましい。また、Mgをさらに含む場合においては、In:Ga:Zn1-xMgxの比が1:1:m(m<6)で0<x≦1であることが好ましい。なお、組成割合は、蛍光X線(XRF)装置によって測定したものである。InGaZnO系のアモルファス酸化物については、InとGaとZnの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、InGaZn(3x/2+3y/2+z)で比率x/yが0.4〜1.4の範囲であり、比率z/yが0.2〜12の範囲にあるように表すことができる。なお、ZnOに近い組成とInに近い組成で結晶質を示す。また、アモルファス酸化物が、InxGa1-x酸化物(0≦x≦1)、InxZn1-x酸化物(0.2≦x≦1)、InxSn1-x酸化物(0.8≦x≦1)、Inx(Zn,Sn)1-x酸化物(0.15≦x≦1)から選ばれるいずれかのアモルファス酸化物であってもよい。 As the oxide semiconductor film 13, various oxides having semiconductor characteristics can be used, and preferably an IMZO semiconductor film can be used. The oxide constituting the IMZO semiconductor film 13 is an amorphous oxide containing InMZnO (M is at least one of Ga, Al, and Fe) as a main constituent element. In particular, an InGaZnO-based amorphous oxide in which M is Ga is preferable. In this case, the ratio of In: Ga: Zn is preferably 1: 1: m (m <6). When Mg is further included, it is preferable that the ratio of In: Ga: Zn 1-x Mg x is 1: 1: m (m <6) and 0 <x ≦ 1. The composition ratio is measured by a fluorescent X-ray (XRF) apparatus. The InGaZnO-based amorphous oxide exhibits an amorphous phase in a wide composition range of In, Ga, and Zn. The composition range stably showing the amorphous phase in this ternary system is In x Ga y Zn z O (3x / 2 + 3y / 2 + z) and the ratio x / y is in the range of 0.4 to 1.4, and the ratio It can be expressed such that z / y is in the range of 0.2-12. In addition, crystalline is shown with a composition close to ZnO and a composition close to In 2 O 3 . Amorphous oxides include In x Ga 1-x oxide (0 ≦ x ≦ 1), In x Zn 1-x oxide (0.2 ≦ x ≦ 1), In x Sn 1-x oxide ( Any amorphous oxide selected from 0.8 ≦ x ≦ 1) and In x (Zn, Sn) 1-x oxide (0.15 ≦ x ≦ 1) may be used.

本発明では、InGaZnO系半導体膜(IGZO半導体膜)を好ましく挙げることができる。また、このIGZO半導体膜には、必要に応じて、Al、Fe、Sn等を構成元素として加えたものであってもよい。   In the present invention, an InGaZnO-based semiconductor film (IGZO semiconductor film) can be preferably exemplified. In addition, the IGZO semiconductor film may be added with Al, Fe, Sn or the like as a constituent element, if necessary.

IMZO半導体膜13がアモルファスであるか否かは、測定対象となるIMZO半導体膜に入射角度0.5°程度の低入射角によるX線回折を行った場合に、結晶質の存在を示す明瞭な回折ピークが検出されないこと、すなわち所謂ハローパターンが見られることで確認できる。そうしたハローパターンは、微結晶状態のIMZO半導体膜でも見られるので、このIMZO半導体膜13には、そのような微結晶状態のIMZO半導体膜も含まれるものとする。   Whether the IMZO semiconductor film 13 is amorphous or not is a clear indication of the presence of crystalline when X-ray diffraction is performed on the IMZO semiconductor film to be measured at a low incident angle of about 0.5 °. It can be confirmed that a diffraction peak is not detected, that is, a so-called halo pattern is seen. Such a halo pattern is also observed in the IMZO semiconductor film in a microcrystalline state. Therefore, the IMZO semiconductor film 13 includes such an IMZO semiconductor film in the microcrystalline state.

IMZO半導体膜13の形成は、半導体材料の種類や導電基材1の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、成膜手段としてDCスパッタリング法、RFマグネトロンスパッタリング法、プラズマCVD法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。なお、スパッタリングで成膜する場合におけるスパッタリングターゲットしては、所定のスパッタリング条件下で目的の成膜組成が得られるように調整されたスパッタリングターゲットを用いることが好ましい。通常、目的とする成膜組成と同じ組成のスパッタリングターゲットが好ましく用いられる。IMZO半導体膜13の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常10〜150nmの範囲内であることが好ましく、15〜50nmの範囲内であることがより好ましい。   The IMZO semiconductor film 13 is formed by a film forming unit and a patterning unit corresponding to the type of semiconductor material and the heat resistance of the conductive substrate 1. For example, a DC sputtering method, an RF magnetron sputtering method, a plasma CVD method, or the like can be applied as a film forming unit, and photolithography can be applied as a patterning unit. Note that as a sputtering target in the case of forming a film by sputtering, it is preferable to use a sputtering target adjusted so as to obtain a desired film formation composition under predetermined sputtering conditions. Usually, a sputtering target having the same composition as the target film-forming composition is preferably used. The thickness of the IMZO semiconductor film 13 is not generally specified because it is arbitrarily designed depending on the deposition conditions, but it is usually preferably in the range of 10 to 150 nm, and preferably in the range of 15 to 50 nm. More preferred.

所定パターンのIMZO半導体膜13の形成工程では、(i)ゲート絶縁膜12を覆う全面にIMZO半導体膜13を形成し、次いで、全面に形成されたIMZO半導体膜13をフォトレジストを用いたパターニング(露光、現像、エッチング)し、所定のパターンに加工する方法、又は、(ii)ゲート絶縁膜12を覆う全面にIMZO半導体膜13を形成し、さらにそのIMZO半導体膜13を覆う全面にパッシベーション膜(図示しない)を形成し、次いで、パッシベーション膜をフォトレジスト法にて所定パターンにパターニング(露光、現像、エッチング)し、パターニングされたパッシベーション膜をマスクにしてIMZO半導体膜13をパターニング(エッチング)し、所定のパターンに加工する方法、のいずれかを適用できる。   In the step of forming the IMZO semiconductor film 13 having a predetermined pattern, (i) the IMZO semiconductor film 13 is formed on the entire surface covering the gate insulating film 12, and then the IMZO semiconductor film 13 formed on the entire surface is patterned using a photoresist ( Exposure, development, etching) and processing into a predetermined pattern, or (ii) forming an IMZO semiconductor film 13 over the entire surface covering the gate insulating film 12, and further forming a passivation film (over the entire surface covering the IMZO semiconductor film 13) Then, the passivation film is patterned into a predetermined pattern (exposure, development, etching) by a photoresist method, and the IMZO semiconductor film 13 is patterned (etched) using the patterned passivation film as a mask. Any of the methods of processing into a predetermined pattern can be applied.

ここで用いるパッシベーション膜は、液状にしたシリカ(SiOの水和物)やポリイミド樹脂等のパッシベーション膜用材料を塗布法で成膜し、その後にレジストを用いてパターニングすることができる。また、感光性を有するパッシベーション膜用材料を塗布法で成膜し、その後に露光現像して所定パターンのパッシベーション膜を形成してもよい。こうしたパッシベーション膜の厚さは、通常、0.1〜3μm程度である。 The passivation film used here can be formed by forming a passivation film material such as liquid silica (SiO 2 hydrate) or polyimide resin by a coating method, and then patterning using a resist. Alternatively, a passivation film material having photosensitivity may be formed by a coating method, followed by exposure and development to form a passivation film having a predetermined pattern. The thickness of such a passivation film is usually about 0.1 to 3 μm.

次に、図6(E1)(E2)に示すように、ソース・ドレイン電極14,15と、第2電極23と、データ線42とを設ける。ソース・ドレイン電極14,15は、IMZO半導体膜13上に所定パターンで設け、第2電極23は、誘電体膜22上の前記第1電極21に対向する上方に設け、データ線42はソース又はドレイン電極14に接続する態様で設ける。これらは同一材料で同時に設けられる。図6(E1)では、データ線42とソース電極14とが繋がっており、ソース電極15と第2電極23とが繋がっている。データ線42は、画素の周囲に前記ゲート線41と直交するように設けられる。   Next, as shown in FIGS. 6E1 and E2, source / drain electrodes 14 and 15, a second electrode 23, and a data line 42 are provided. The source / drain electrodes 14 and 15 are provided in a predetermined pattern on the IMZO semiconductor film 13, the second electrode 23 is provided above the dielectric film 22 facing the first electrode 21, and the data line 42 is a source or drain It is provided in a manner to be connected to the drain electrode 14. These are provided simultaneously with the same material. In FIG. 6 (E1), the data line 42 and the source electrode 14 are connected, and the source electrode 15 and the second electrode 23 are connected. The data line 42 is provided around the pixel so as to be orthogonal to the gate line 41.

ソース・ドレイン電極14,15、第2電極23及びデータ線42(これらを「ソース・ドレイン電極等」という。)を構成する電極材料は、金属の配線材料であれば特に限定されず、Al、W、Ta、Mo、Cr、Ti、Cu、Au、AlMg、MoW、MoNb等の金属材料、ITO(インジウム錫オキサイド)、酸化インジウム、IZO(インジウム亜鉛オキサイド)、SnO、ZnO等の透明導電膜を挙げることができる。また、所望の導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような導電性高分子等であってもよい。半導体膜13としてIGZO半導体膜を形成した場合には、そのIGZO半導体膜13とのオーミック接触が考慮されて選択され、例えば、Ti、Ag、Mo、MoW等の金属膜が好ましい。 The electrode material constituting the source / drain electrodes 14 and 15, the second electrode 23 and the data line 42 (these are referred to as “source / drain electrodes”) is not particularly limited as long as it is a metal wiring material. Transparent conductive films such as metal materials such as W, Ta, Mo, Cr, Ti, Cu, Au, AlMg, MoW, MoNb, ITO (indium tin oxide), indium oxide, IZO (indium zinc oxide), SnO 2 , ZnO Can be mentioned. Further, a conductive polymer such as polyaniline, polyacetylene, polyalkylthiophene derivative, polysilane derivative, or the like may be used as long as it has desired conductivity. When an IGZO semiconductor film is formed as the semiconductor film 13, it is selected in consideration of ohmic contact with the IGZO semiconductor film 13, and for example, a metal film such as Ti, Ag, Mo, and MoW is preferable.

ソース・ドレイン電極等の形成は、電極材料の種類や導電基材1の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、金属膜や透明導電膜でソース・ドレイン電極等を形成する場合には、成膜手段としてDCスパッタリング法、RFマグネトロンスパッタリング法、プラズマCVD法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。ソース・ドレイン電極等の厚さは、通常、0.1〜0.3μm程度である。   For forming the source / drain electrodes and the like, film forming means and patterning means corresponding to the type of electrode material and the heat resistance of the conductive substrate 1 are applied. For example, when a source / drain electrode is formed with a metal film or a transparent conductive film, a DC sputtering method, an RF magnetron sputtering method, a plasma CVD method, etc. can be applied as a film forming means, and photolithography can be applied as a patterning means. . The thickness of the source / drain electrodes and the like is usually about 0.1 to 0.3 μm.

IMZO半導体膜13上にパッシベーション膜(図示しない)を形成した場合(図示していない)には、ソース・ドレイン電極等の形成に先立って、IMZO半導体膜13のチャネル領域以外のパッシベーション膜にコンタクトホールを形成してもよい。こうしたパッシベーション膜は、IMZO半導体膜13のチャネル領域を保護しつつ、コンタクトホール部にソース電極接続部とドレイン電極接続部とを形成するために設けられる。コンタクトホールを有するパッシベーション膜を設けた後には、通常、活性化処理が行われる。この活性化処理により、コンタクトホール部で露出したIMZO半導体膜13の導電性を高めてソース電極接続部及びドレイン電極接続部とすることができる。導電性を高めたソース電極接続部及びドレイン電極接続部にソース・ドレイン電極14,15をそれぞれパターン成膜すると、ソース電極接続部及びドレイン電極接続部それぞれに対するソース・ドレイン電極14,15のオーミック抵抗を低減することができる。   When a passivation film (not shown) is formed on the IMZO semiconductor film 13 (not shown), a contact hole is formed in the passivation film other than the channel region of the IMZO semiconductor film 13 prior to the formation of the source / drain electrodes and the like. May be formed. Such a passivation film is provided to form the source electrode connection portion and the drain electrode connection portion in the contact hole portion while protecting the channel region of the IMZO semiconductor film 13. After providing a passivation film having a contact hole, an activation process is usually performed. By this activation treatment, the conductivity of the IMZO semiconductor film 13 exposed at the contact hole portion can be increased to form a source electrode connection portion and a drain electrode connection portion. When the source / drain electrodes 14 and 15 are patterned on the source electrode connecting portion and the drain electrode connecting portion with enhanced conductivity, ohmic resistance of the source / drain electrodes 14 and 15 with respect to the source electrode connecting portion and the drain electrode connecting portion, respectively. Can be reduced.

本発明においては、第2電極23は、第1開口部5の断面視上方には設けられていない。そのため、表面粗さの大きい導電基材1(金属基材等)を適用した場合であっても、その第1開口部5において、導電基材1の表面粗さを第1電極21が引き継ぎ、その結果、その第1電極21上の第1絶縁膜2の耐圧性が低下して短絡が生じ易い等の問題を防ぐことができる。なお、このとき、断面視上方とは、第1開口部5の周縁端部上に少なくとも架からないことであり、好ましくは、第2電極23は第1開口部5の周縁よりも10μm以上外側に設けられることが好ましい。   In the present invention, the second electrode 23 is not provided above the first opening 5 in a sectional view. Therefore, even when the conductive base material 1 (metal base material or the like) having a large surface roughness is applied, the first electrode 21 takes over the surface roughness of the conductive base material 1 in the first opening 5. As a result, it is possible to prevent a problem that the withstand voltage of the first insulating film 2 on the first electrode 21 is lowered and a short circuit is likely to occur. In this case, the upper side in the cross-sectional view means that it does not extend at least on the peripheral edge of the first opening 5, and preferably the second electrode 23 is 10 μm or more outside the periphery of the first opening 5. It is preferable to be provided.

第2電極23は、ソース電極14又はドレイン電極15と連続して設けられるが、その第2電極23は、後述する第2絶縁膜18の第2開口部32を介して画素電極30に接続する。つまり、ソース電極14又はドレイン電極15からの画像電極へのON/OFF電圧信号を伝達又は中継する機能も併せ持つ。   The second electrode 23 is provided continuously with the source electrode 14 or the drain electrode 15, and the second electrode 23 is connected to the pixel electrode 30 through a second opening 32 of the second insulating film 18 described later. . That is, it also has a function of transmitting or relaying an ON / OFF voltage signal from the source electrode 14 or the drain electrode 15 to the image electrode.

データ線42は、導電基材1の周縁部にまで延び、その周縁部では、フレキシブルプリント配線板(図示しない)と接続するための取出電極となる。取出電極は、開口部(図示しない)で露出しており、フレキシブルプリント配線板を介して外部回路に接続される。   The data line 42 extends to the peripheral edge of the conductive base material 1, and at the peripheral edge, the data line 42 serves as an extraction electrode for connection to a flexible printed wiring board (not shown). The extraction electrode is exposed at an opening (not shown), and is connected to an external circuit via a flexible printed wiring board.

(第2絶縁膜及び第2開口部の形成工程)
次に、図7(F1)(F2)及び図8(G1)(G2)に示すように、薄膜トランジスタ10及び保持容量20を覆う第2絶縁膜18を形成するとともに、第2電極23上の第2絶縁膜18に所定パターンの開口部(第2開口部32)を形成する。
(Process for forming second insulating film and second opening)
Next, as shown in FIGS. 7F1 and 7F2 and FIGS. 8G1 and 8G2, the second insulating film 18 covering the thin film transistor 10 and the storage capacitor 20 is formed, and the second insulating film 18 on the second electrode 23 is formed. 2 Openings (second openings 32) having a predetermined pattern are formed in the insulating film 18.

第2絶縁膜18は、少なくとも層間絶縁膜17を有する。層間絶縁膜17は、薄膜トランジスタ10及び保持容量20の各電極(ソース・ドレイン電極14,15、第2電極23、ゲート線41、データ線42等)と、後述の画素電極30との間の寄生容量の低減に有効である。ここで、「少なくとも」としたのは、必要に応じて他の絶縁膜を併せて設けてもよいことを意味し、具体的には、薄膜トランジスタ10を保護するための保護膜16を挙げることができ、そうした保護膜16は特に半導体膜13として酸化物半導体膜を採用した場合に好ましく設けられる。したがって、第2絶縁膜18は、少なくとも層間絶縁膜17を有し、さらに保護膜16等の他の絶縁膜を有していてもよい。ここでは、図示のように、保護膜16を設けた例で説明する。   The second insulating film 18 has at least an interlayer insulating film 17. The interlayer insulating film 17 is parasitic between each electrode (source / drain electrodes 14 and 15, second electrode 23, gate line 41, data line 42, etc.) of the thin film transistor 10 and the storage capacitor 20 and a pixel electrode 30 described later. Effective for capacity reduction. Here, “at least” means that another insulating film may be provided as necessary. Specifically, a protective film 16 for protecting the thin film transistor 10 may be mentioned. Such a protective film 16 is preferably provided particularly when an oxide semiconductor film is employed as the semiconductor film 13. Therefore, the second insulating film 18 includes at least the interlayer insulating film 17 and may further include another insulating film such as the protective film 16. Here, an example in which a protective film 16 is provided will be described as illustrated.

先ず、図7(F1)(F2)に示すように、薄膜トランジスタ10及び保持容量20のソース・ドレイン電極等を覆うように保護膜16を形成する。保護膜16は、薄膜トランジスタ10を保護するように作用する膜である。保護膜16を設けることにより、薄膜トランジスタ10の動作が雰囲気(例えば、水分、真空、温度)による影響を受けず、雰囲気の変化による不安定動作が生じずに、安定に動作させることができるという効果が得られる。したがって、保護膜16は、薄膜トランジスタ10の基本構造が形成された後にその全体を覆うように設けられている。   First, as shown in FIGS. 7F1 and 7F2, a protective film 16 is formed so as to cover the thin film transistor 10 and the source / drain electrodes of the storage capacitor 20. The protective film 16 is a film that acts to protect the thin film transistor 10. By providing the protective film 16, the operation of the thin film transistor 10 is not affected by the atmosphere (for example, moisture, vacuum, temperature) and can be stably operated without causing an unstable operation due to a change in the atmosphere. Is obtained. Therefore, the protective film 16 is provided so as to cover the whole after the basic structure of the thin film transistor 10 is formed.

保護膜16の形成材料としては、少なくとも1種の金属元素を含む金属酸化物、金属窒化物、金属炭化物、金属酸窒化物等を挙げることができる。金属としては、ケイ素、アルミニウム等が好ましく、具体的には、金属酸化物としては、SiO、Al等を挙げることができ、金属窒化物としては、Si、AlN等を挙げることができ、金属炭化物としては、SiC、TiC等を挙げることができ、金属酸窒化物としては、SiON、SiAlON等を挙げることができる。中でも、SiOからなる保護膜が好ましい。 Examples of the material for forming the protective film 16 include metal oxides, metal nitrides, metal carbides, and metal oxynitrides containing at least one metal element. As the metal, silicon, aluminum and the like are preferable. Specifically, examples of the metal oxide include SiO 2 and Al 2 O 3 , and examples of the metal nitride include Si x N y and AlN. Examples of the metal carbide include SiC and TiC, and examples of the metal oxynitride include SiON and SiAlON. Among these, a protective film made of SiO 2 is preferable.

保護膜16の形成方法としては、スパッタリング法、抵抗加熱蒸着法、レーザー蒸着法、電子ビーム蒸着法、化学気相成長法(CVD法)等を挙げることができる。保護膜16の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常10nm以上200nm以下の範囲内であることが好ましく、50nm以上150nm以下の範囲内であることがより好ましい。   Examples of the method for forming the protective film 16 include sputtering, resistance heating vapor deposition, laser vapor deposition, electron beam vapor deposition, and chemical vapor deposition (CVD). The thickness of the protective film 16 is not generally specified because it is arbitrarily designed depending on the film formation conditions, but it is usually preferably in the range of 10 nm to 200 nm, and preferably in the range of 50 nm to 150 nm. Is more preferable.

保護膜16を形成した後は、半導体膜13の種類によっては必要に応じて熱処理することが好ましい。例えば半導体膜13としてIMZO半導体膜13を成膜した場合には、熱処理より、IMZO半導体膜13の半導体特性を高めることができる。例えば、ドレイン電流のON/OFF比を少なくとも10以上に大きくすることができる。なお、この熱処理は、パッシベーション膜(図示しない)がIMZO半導体膜13上に設けられていた態様で施してもよい。 After the protective film 16 is formed, heat treatment is preferably performed as necessary depending on the type of the semiconductor film 13. For example, when the IMZO semiconductor film 13 is formed as the semiconductor film 13, the semiconductor characteristics of the IMZO semiconductor film 13 can be improved by heat treatment. For example, it is possible to increase the ON / OFF ratio of drain current to at least 10 5 or more. Note that this heat treatment may be performed in a mode in which a passivation film (not shown) is provided on the IMZO semiconductor film 13.

IMZO半導体膜13を設けた場合に熱処理が効果的な理由は以下のとおりである。すなわち、IMZO半導体膜13上へのソース・ドレイン電極14,15の形成工程において、スパッタリング時又はプラズマCVD時のプラズマ、保護膜16の形成工程でのスパッタリング時又はプラズマCVD時のプラズマ等により、IMZO半導体膜13は大きなダメージを受ける。具体的には、特にプラズマによって、IMZO半導体膜13の酸化物に欠陥が生じて導体化(電気導電性が高くなる)し、半導体特性が低下する。そのため、IMZO半導体膜13上に保護膜16を形成した後に熱処理を施すことによって、導体化して半導体特性が著しく低下したIMZO半導体膜13の特性を向上させることができる。このような効果が生じる理由としては、おそらく、上記した特定種の保護膜16をIMZO半導体膜13上に積層して熱処理を施すことにより、その熱処理時に原子状水素が生じ、その原子状水素がIMZO半導体膜13中に生じた欠陥を終端したためと考えられる。欠陥部分の終端により、プラズマダメージによって導体化したIMZO半導体膜13の半導体特性を回復させたものと推察される。   The reason why the heat treatment is effective when the IMZO semiconductor film 13 is provided is as follows. That is, in the formation process of the source / drain electrodes 14 and 15 on the IMZO semiconductor film 13, the IMZO is generated by plasma during sputtering or plasma CVD, plasma during sputtering or plasma CVD in the formation process of the protective film 16, and the like. The semiconductor film 13 is greatly damaged. Specifically, a defect is generated in the oxide of the IMZO semiconductor film 13 due to plasma in particular to make it conductive (high electrical conductivity), and the semiconductor characteristics are deteriorated. Therefore, by performing heat treatment after forming the protective film 16 on the IMZO semiconductor film 13, the characteristics of the IMZO semiconductor film 13 in which the semiconductor characteristics are significantly reduced due to the conductor can be improved. The reason why such an effect arises is that, when the above-mentioned specific type of protective film 16 is laminated on the IMZO semiconductor film 13 and subjected to heat treatment, atomic hydrogen is generated during the heat treatment, and the atomic hydrogen is This is considered to be because the defects generated in the IMZO semiconductor film 13 are terminated. It is presumed that the semiconductor characteristics of the IMZO semiconductor film 13 made conductive by plasma damage have been recovered by the termination of the defective portion.

この場合の熱処理温度としては、100〜500℃の範囲を挙げることができる。金属基材のように耐熱性基材を用いた場合には250〜500℃、好ましくは250〜350℃の高めの温度でも問題ないが、樹脂層を含む導電基材1を用いた場合には100℃〜200℃の範囲が好ましい。熱処理は、窒素ガス雰囲気、酸化性ガス雰囲気及び水蒸気雰囲気のいずれかの雰囲気中で行うことが好ましい。酸化性ガス雰囲気中での熱処理では、雰囲気ガス圧が0.01気圧〜1気圧の範囲であることが好ましい。また、水蒸気雰囲気中での熱処理では、水蒸気圧が1気圧〜20気圧の範囲であることが好ましく、5気圧〜15気圧の高圧水蒸気雰囲気であることが特に好ましい。高圧水蒸気雰囲気中での熱処理は、上記のIMZO半導体膜13の半導体特性を高めることができるとともに、ゲート絶縁膜14の界面準位や絶縁特性を向上させることができるので好ましい。   In this case, the heat treatment temperature may be in the range of 100 to 500 ° C. When a heat-resistant substrate is used like a metal substrate, there is no problem even at a higher temperature of 250 to 500 ° C., preferably 250 to 350 ° C. However, when a conductive substrate 1 including a resin layer is used. The range of 100 ° C to 200 ° C is preferred. The heat treatment is preferably performed in any one of a nitrogen gas atmosphere, an oxidizing gas atmosphere, and a water vapor atmosphere. In the heat treatment in an oxidizing gas atmosphere, the atmospheric gas pressure is preferably in the range of 0.01 atmospheric pressure to 1 atmospheric pressure. In the heat treatment in a steam atmosphere, the steam pressure is preferably in the range of 1 to 20 atmospheres, and particularly preferably a high-pressure steam atmosphere of 5 to 15 atmospheres. Heat treatment in a high-pressure steam atmosphere is preferable because the semiconductor properties of the IMZO semiconductor film 13 can be improved and the interface state and insulating properties of the gate insulating film 14 can be improved.

次に、保護膜16を全面に設け、必要に応じて熱処理等を施した後は、図7(F1)(F2)に示すように、保護膜16に所定パターンの第2開口部32を形成する。この第2開口部32は、第2電極23と後述する画素電極30とを接続する箇所である。図示の例では、第2開口部32は第1開口部5とは、画素対角の最も離れた箇所に設けられている。第2開口部32の形成は、一般的なフォトリソグラフィで行うことができる。なお、保護膜16は通常、全面に設けた後にパターニングするが、必要な箇所に選択的に設けたものであってもよい。   Next, after the protective film 16 is provided on the entire surface and subjected to heat treatment or the like as necessary, a second opening 32 having a predetermined pattern is formed in the protective film 16 as shown in FIGS. 7 (F1) and (F2). To do. The second opening 32 is a portion that connects the second electrode 23 and a pixel electrode 30 described later. In the illustrated example, the second opening 32 is provided at a position farthest from the first opening 5 in the pixel diagonal. The formation of the second opening 32 can be performed by general photolithography. The protective film 16 is generally patterned after being provided on the entire surface, but may be selectively provided at a necessary location.

次に、図8(G1)(G2)に示すように、第2開口部32が設けられた保護膜16を覆うように層間絶縁膜17を形成する。層間絶縁膜17は、薄膜トランジスタ10、ゲート線及びソース線と、前記画素電極との間の寄生容量の低減に有効であり、そうした層間絶縁膜17の形成材料としては特に限定されず、各種のものを用いることができる。一例としては、透明アクリレート樹脂(新日本製鉄化学株式会社製、V259)等を挙げることができる。層間絶縁膜17の形成方法としては、スピンコートやダイコート等の各種の塗布法が好ましく適用され、形成された層間絶縁膜17の厚さは、寄生容量低減の観点から、4〜50μmと比較的厚いことが好ましく、2〜5μmがより好ましい。   Next, as shown in FIGS. 8G1 and 8G2, an interlayer insulating film 17 is formed so as to cover the protective film 16 provided with the second opening 32. The interlayer insulating film 17 is effective for reducing the parasitic capacitance between the thin film transistor 10, the gate line and the source line, and the pixel electrode. The material for forming the interlayer insulating film 17 is not particularly limited, and various kinds of materials can be used. Can be used. As an example, a transparent acrylate resin (manufactured by Nippon Steel Chemical Co., Ltd., V259) can be used. As a method of forming the interlayer insulating film 17, various coating methods such as spin coating and die coating are preferably applied, and the thickness of the formed interlayer insulating film 17 is relatively 4 to 50 μm from the viewpoint of reducing parasitic capacitance. Thickness is preferable, and 2 to 5 μm is more preferable.

次に、層間絶縁膜17を全面に設けた後は、図8(G1)(G2)に示すように、層間絶縁膜17に所定パターンの第4開口部34を形成する。この第4開口部34は、第2開口部32と同じ箇所に設ける。その箇所は、第2電極23と後述する画素電極30とを接続する箇所である。第4開口部34の形成は、一般的なフォトリソグラフィで行うことができる。なお、層間絶縁膜17は保護膜16と同様、通常、全面に設けた後にパターニングするが、必要な箇所に選択的に設けたものであってもよい。   Next, after the interlayer insulating film 17 is provided over the entire surface, a fourth opening 34 having a predetermined pattern is formed in the interlayer insulating film 17 as shown in FIGS. The fourth opening 34 is provided at the same location as the second opening 32. The location is a location where the second electrode 23 and a pixel electrode 30 described later are connected. The fourth opening 34 can be formed by general photolithography. The interlayer insulating film 17 is usually patterned after being provided on the entire surface, like the protective film 16, but may be selectively provided at a necessary location.

こうして、図示の例では、保護膜16と層間絶縁膜17とからなる第2絶縁膜18を、画素電極30に接続する開口部(第2開口部32及び第4開口部34)を有した態様で形成する。   Thus, in the illustrated example, the second insulating film 18 including the protective film 16 and the interlayer insulating film 17 has an opening (the second opening 32 and the fourth opening 34) that connects to the pixel electrode 30. Form with.

(画素電極の形成工程)
次に、図9(H1)(H2)に示すように、開口部(第2開口部32及び第4開口部34)を介して第2電極23に接続する画素電極30を、薄膜トランジスタ10と保持容量20を覆うように形成する。画素電極30は、通常、全面に設けた後にフォトリソグラフィでパターニングするが、必要な箇所に選択的に設けたものであってもよい。画素電極30の形成材料としては、Al、Ti、Ag、ITO(インジウム錫酸化物)、IZO(インジウム亜鉛酸化物)等を挙げることができる。画素電極30の形成方法としては、DCマグネトロンスパッタリング法等が好ましく適用され、形成された画素電極30の厚さは、0.1〜0.3μmが好ましい。
(Pixel electrode formation process)
Next, as shown in FIGS. 9H1 and 9H, the pixel electrode 30 connected to the second electrode 23 through the openings (the second opening 32 and the fourth opening 34) is held with the thin film transistor 10. The capacitor 20 is formed so as to cover it. The pixel electrode 30 is usually provided on the entire surface and then patterned by photolithography. However, the pixel electrode 30 may be selectively provided at a necessary location. Examples of the material for forming the pixel electrode 30 include Al, Ti, Ag, ITO (indium tin oxide), and IZO (indium zinc oxide). As a method for forming the pixel electrode 30, a DC magnetron sputtering method or the like is preferably applied, and the thickness of the formed pixel electrode 30 is preferably 0.1 to 0.3 μm.

[第2実施形態]
次に、図10に示すトップゲートボトムコンタクト型の薄膜トランジスタを有するAM型駆動基板50Bの製造工程を図11〜図18に基づいて説明する。図10に示すAM型駆動基板50Bを構成するトップゲートボトムコンタクト型の薄膜トランジスタ10は、導電基材1上の第1絶縁膜2の上に所定領域(チャネル領域となる領域)を開けて離間して設けられた所定パターンのソース・ドレイン電極14,15と、ソース・ドレイン電極14,15間の前記所定領域を埋めるとともにソース・ドレイン電極14,15を跨ぐように設けられた所定パターンの半導体膜13と、それら(ソース・ドレイン電極14,15及び半導体膜13)を覆うように設けられたゲート絶縁膜12と、ゲート絶縁膜12上であって半導体膜13の上方に設けられたゲート電極11とを有している。こうした第2実施形態のAM型駆動基板50Bの構成要素は、基本的には上記第1実施形態の場合と同様であるので、同一の符号を用い、随時説明を省略する。
[Second Embodiment]
Next, a manufacturing process of the AM type driving substrate 50B having the top gate bottom contact type thin film transistor shown in FIG. 10 will be described with reference to FIGS. The top gate / bottom contact type thin film transistor 10 constituting the AM type driving substrate 50B shown in FIG. 10 opens and separates a predetermined region (region to be a channel region) on the first insulating film 2 on the conductive base material 1. A predetermined pattern of source / drain electrodes 14 and 15 and a semiconductor film of a predetermined pattern provided to fill the predetermined region between the source / drain electrodes 14 and 15 and to straddle the source / drain electrodes 14 and 15. 13, a gate insulating film 12 provided so as to cover them (source / drain electrodes 14, 15 and semiconductor film 13), and a gate electrode 11 provided on the gate insulating film 12 and above the semiconductor film 13. And have. Since the components of the AM type drive board 50B of the second embodiment are basically the same as those of the first embodiment, the same reference numerals are used, and description thereof will be omitted as occasion demands.

導電基材1及びその導電基材1上に設けられる第1絶縁膜2は、上記第1実施形態の場合と同様にして準備する。その他は第1実施形態と同様である。   The conductive substrate 1 and the first insulating film 2 provided on the conductive substrate 1 are prepared in the same manner as in the first embodiment. Others are the same as in the first embodiment.

次に、図11(A1)(A2)に示すように、第1絶縁膜2に所定パターンの開口部(第1開口部5)を形成する。その他は第1実施形態と同様である。   Next, as shown in FIGS. 11A1 and 11A2, openings (first openings 5) having a predetermined pattern are formed in the first insulating film 2. Others are the same as in the first embodiment.

次に、図12(B1)(B2)〜図15(E1)(E2)に示すように、第1絶縁膜2上に薄膜トランジスタ10及び保持容量20を面内方向に形成するとともに、その形成過程で、導電基材1と保持容量20を構成する第1電極21とを第1開口部5で接続する。   Next, as shown in FIGS. 12B1 and 12B to 15E1 and E2, the thin film transistor 10 and the storage capacitor 20 are formed in the in-plane direction on the first insulating film 2, and the formation process thereof. Thus, the conductive substrate 1 and the first electrode 21 constituting the storage capacitor 20 are connected by the first opening 5.

詳しくは、図12(B1)(B2)に示すように、第1絶縁膜2上に、ソース・ドレイン電極14,15と、データ線42と、第2電極23とを形成する。ソース・ドレイン電極14,15は薄膜トランジスタ10の構成要素であり、第2電極23は保持容量20の構成要素である。データ線42は、ソース・ドレイン電極14,15に電圧信号を供給する配線であり、AM型駆動基板50Bの周縁部でフレキシブルプリント配線板(図示しない)等を介して外部回路に接続されている。ソース・ドレイン電極14,15、データ線42及び第2電極23(以下、「ソース・ドレイン電極等」ともいう。)は、第1絶縁膜2と第1開口部5を覆う全面に金属膜を成膜し、その後にパターニングしてそれぞれ所定のパターンで形成される。したがって、これらは同一材料で同時に形成される。また、ソース・ドレイン電極等の形成材料、形成手段及びその厚さは、上記第1実施形態の場合と同様である。   Specifically, as shown in FIGS. 12B1 and 12B, source / drain electrodes 14 and 15, a data line 42, and a second electrode 23 are formed on the first insulating film 2. The source / drain electrodes 14 and 15 are components of the thin film transistor 10, and the second electrode 23 is a component of the storage capacitor 20. The data line 42 is a wiring for supplying a voltage signal to the source / drain electrodes 14, 15, and is connected to an external circuit via a flexible printed wiring board (not shown) or the like at the periphery of the AM type driving substrate 50 B. . The source / drain electrodes 14 and 15, the data line 42, and the second electrode 23 (hereinafter also referred to as “source / drain electrodes”) are formed by depositing a metal film on the entire surface covering the first insulating film 2 and the first opening 5. A film is formed and then patterned to form a predetermined pattern. Therefore, they are formed of the same material at the same time. The material for forming the source / drain electrodes, the forming means, and the thickness thereof are the same as those in the first embodiment.

第2電極23は、第1絶縁膜2上に設けられており、第1開口部5の断面視上方には設けられていない。そのため、表面粗さの大きい導電基材1(金属基材等)を適用した場合であっても、平坦化膜として好ましく作用する第1絶縁膜2を介して設けられているので、導電基材1の表面粗さに基づいた短絡等の問題を防ぐことができる。なお、このとき、断面視上方とは、第1開口部5の周縁端部上に少なくとも架からないことであり、好ましくは、第2電極23は第1開口部5の周縁よりも10μm以上外側に設けられることが好ましい。   The second electrode 23 is provided on the first insulating film 2 and is not provided above the first opening 5 in a sectional view. Therefore, even when the conductive base material 1 (metal base material or the like) having a large surface roughness is applied, the conductive base material is provided through the first insulating film 2 that preferably acts as a planarizing film. Problems such as a short circuit based on the surface roughness of 1 can be prevented. In this case, the upper side in the cross-sectional view means that it does not extend at least on the peripheral edge of the first opening 5, and preferably the second electrode 23 is 10 μm or more outside the periphery of the first opening 5. It is preferable to be provided.

また、第2電極23は、ソース電極14又はドレイン電極15と連続して設けられるが、その第2電極23は、後述する第2絶縁膜18の第2開口部32を介して画素電極30に接続する。つまり、ソース電極14又はドレイン電極15からの画像電極へのON/OFF電圧信号を伝達又は中継する機能も併せ持つ。   The second electrode 23 is provided continuously with the source electrode 14 or the drain electrode 15, and the second electrode 23 is connected to the pixel electrode 30 through a second opening 32 of the second insulating film 18 described later. Connecting. That is, it also has a function of transmitting or relaying an ON / OFF voltage signal from the source electrode 14 or the drain electrode 15 to the image electrode.

次に、図13(C1)(C2)に示すように、所定パターンの半導体膜13をソース・ドレイン電極14,15間を跨ぐように形成する。半導体膜13の形成材料、形成手段及び厚さ等については上記第1実施形態の場合と同様である。   Next, as shown in FIGS. 13C1 and 13C, a semiconductor film 13 having a predetermined pattern is formed across the source / drain electrodes 14 and 15. The forming material, forming means, thickness, and the like of the semiconductor film 13 are the same as those in the first embodiment.

次に、図14(D1)(D2)に示すように、半導体膜13、ソース・ドレイン電極14,15、第2電極23及び第1開口部5を覆う全面に絶縁膜12,22を形成し、その後、第1開口部5上の絶縁膜を除去して第4開口部34を形成するとともに、その第4開口部34とは異なる箇所であって後述する第1電極21を設けない箇所の絶縁膜22を除去して第3開口部33を形成する。この絶縁膜12,22は、薄膜トランジスタ10ではゲート絶縁膜12として機能し、保持容量20では誘電体膜22として機能する。また、データ線42上では通常の絶縁膜として機能する。絶縁膜12,22の形成材料、形成手段及びその厚さ等は上記第1実施形態の場合と同様である。   Next, as shown in FIGS. 14D1 and 14D, insulating films 12 and 22 are formed on the entire surface covering the semiconductor film 13, the source / drain electrodes 14 and 15, the second electrode 23, and the first opening 5. Thereafter, the insulating film on the first opening 5 is removed to form the fourth opening 34, and the portion different from the fourth opening 34 and where the first electrode 21 described later is not provided. The insulating film 22 is removed and a third opening 33 is formed. The insulating films 12 and 22 function as the gate insulating film 12 in the thin film transistor 10 and function as the dielectric film 22 in the storage capacitor 20. Further, it functions as a normal insulating film on the data line 42. The forming material, forming means and thickness of the insulating films 12 and 22 are the same as those in the first embodiment.

なお、第1実施形態と同様、絶縁膜12,22は全面を覆うように設けることが好ましいが、必要な箇所にパターン形成したものであってもよい。絶縁膜12,22を全面に設けた場合にはフォトリソグラフィでパターニングするが、その際、フレキシブルプリント配線板(図示しない)と接続するための取出電極部を開口部(図示しない)として開口する。この開口部は、AM型駆動基板50の周縁部に設け、データ線42の端部がその開口部で露出して、フレキシブルプリント配線板に接続できるようになっている。露出したデータ線42は、フレキシブルプリント配線板を介して外部回路に接続される。   As in the first embodiment, the insulating films 12 and 22 are preferably provided so as to cover the entire surface, but may be formed in a pattern at a necessary portion. When the insulating films 12 and 22 are provided on the entire surface, patterning is performed by photolithography. At this time, an extraction electrode portion for connection with a flexible printed wiring board (not shown) is opened as an opening portion (not shown). The opening is provided at the peripheral edge of the AM type driving substrate 50, and the end of the data line 42 is exposed at the opening so that it can be connected to the flexible printed wiring board. The exposed data line 42 is connected to an external circuit through a flexible printed wiring board.

半導体膜13上に設けられるゲート絶縁膜12は、上記第1実施形態と同様、半導体膜13の保護膜としても作用する。そのため、このゲート絶縁膜12は、上記第1実施形態の保護膜としての機能を併用できる材質であることが好ましい。そうしたゲート絶縁膜12としては、上記保護膜16の形成材料として挙げられる金属酸化物、金属窒化物、金属炭化物、金属酸窒化物等を挙げることができる。また、上記第1実施形態の場合と同様、必要に応じて熱処理することが好ましく、その結果、半導体膜13に対し、第1実施形態の場合と同様、半導体特性を向上させることができる。   The gate insulating film 12 provided on the semiconductor film 13 also functions as a protective film for the semiconductor film 13 as in the first embodiment. Therefore, the gate insulating film 12 is preferably made of a material that can be used in combination with the function as the protective film of the first embodiment. Examples of such a gate insulating film 12 include metal oxides, metal nitrides, metal carbides, metal oxynitrides, and the like, which can be cited as materials for forming the protective film 16. Further, as in the case of the first embodiment, it is preferable to perform heat treatment as necessary. As a result, the semiconductor characteristics of the semiconductor film 13 can be improved as in the case of the first embodiment.

次に、図15(E1)(E2)に示すように、絶縁膜12,22上に、ゲート電極11とゲート線41と第1電極21とを形成する。ゲート電極11は薄膜トランジスタ10の構成要素であり、第1電極21は保持容量20の構成要素である。ゲート線41は、ゲート電極11に電圧信号を供給する配線であり、AM型駆動基板50Aの周縁部でフレキシブルプリント配線板(図示しない)等を介して外部回路に接続されている。ゲート電極11、ゲート線41及び第1電極21(以下、「ゲート電極等」ともいう。)は、絶縁膜12,22と第1開口部5及び第4開口部34とを覆う全面に金属膜を成膜し、その後にパターニングしてそれぞれ所定のパターンで形成される。したがって、これらは同一材料で同時に形成される。   Next, as shown in FIGS. 15E1 and E2, the gate electrode 11, the gate line 41, and the first electrode 21 are formed on the insulating films 12 and 22. The gate electrode 11 is a component of the thin film transistor 10, and the first electrode 21 is a component of the storage capacitor 20. The gate line 41 is a wiring for supplying a voltage signal to the gate electrode 11, and is connected to an external circuit through a flexible printed wiring board (not shown) or the like at the periphery of the AM type driving substrate 50A. The gate electrode 11, the gate line 41, and the first electrode 21 (hereinafter also referred to as “gate electrode or the like”) are formed on the entire surface covering the insulating films 12 and 22 and the first opening 5 and the fourth opening 34. Are formed and then patterned to form a predetermined pattern. Therefore, they are formed of the same material at the same time.

第1電極21は、第1開口部5及び第4開口部34を介して導電基材1に電気的に接続する。また、第1電極21は、第3開口部33上には設けない。具体的には、第1電極21は第3開口部33の周縁よりも10μm以上外側に設けられることが好ましい。なお、ゲート電極等の形成材料、形成手段及びその厚さ等は上記第1実施形態の場合と同様である。   The first electrode 21 is electrically connected to the conductive substrate 1 through the first opening 5 and the fourth opening 34. Further, the first electrode 21 is not provided on the third opening 33. Specifically, it is preferable that the first electrode 21 is provided at least 10 μm outside the periphery of the third opening 33. The formation material, the formation means, the thickness, and the like of the gate electrode are the same as those in the first embodiment.

次に、図16(F1)(F2)に示すように、薄膜トランジスタ10及び保持容量20を覆う第2絶縁膜18を形成し、その後、図17(G1)(G2)に示すように、絶縁膜22の第3開口部33上に所定パターンの開口部(第2開口部32)を形成する。   Next, as shown in FIGS. 16 (F1) and (F2), a second insulating film 18 covering the thin film transistor 10 and the storage capacitor 20 is formed, and then, as shown in FIGS. 17 (G1) and (G2), the insulating film A predetermined pattern of openings (second openings 32) is formed on the 22 third openings 33.

第2絶縁膜18は、少なくとも層間絶縁膜17を有するものである。なお、上記第1実施形態の場合のような保護膜は上記ゲート絶縁膜12で代用可能であるので必ずしも設ける必要はない。層間絶縁膜17は、薄膜トランジスタ10及び保持容量20の各電極(ゲート電極11、第1電極21、ゲート線41等)と、後述の画素電極30との間の寄生容量の低減に有効である。層間絶縁膜17の形成材料、形成手段及びその厚さ、さらに層間絶縁膜17への第2開口部32の開口手段等は、上記第1実施形態と同様である。   The second insulating film 18 has at least the interlayer insulating film 17. The protective film as in the first embodiment is not necessarily provided because the gate insulating film 12 can be substituted. The interlayer insulating film 17 is effective in reducing the parasitic capacitance between each electrode (the gate electrode 11, the first electrode 21, the gate line 41, etc.) of the thin film transistor 10 and the storage capacitor 20 and the pixel electrode 30 described later. The material for forming the interlayer insulating film 17, the forming means and its thickness, and the opening means for the second opening 32 to the interlayer insulating film 17 are the same as in the first embodiment.

次に、図18(H1)(H2)に示すように、層間絶縁膜17の第2開口部32及び絶縁膜22の第3開口部33を介して第2電極23に接続する画素電極30を、薄膜トランジスタ10と保持容量20を覆うように形成する。画素電極30は、通常、全面に設けた後にフォトリソグラフィでパターニングするが、必要な箇所に選択的に設けたものであってもよい。画素電極30の形成材料、形成手段及びその厚さ等は、上記第1実施形態と同様である。   Next, as shown in FIGS. 18H1 and 18H, the pixel electrode 30 connected to the second electrode 23 through the second opening 32 of the interlayer insulating film 17 and the third opening 33 of the insulating film 22 is formed. The thin film transistor 10 and the storage capacitor 20 are formed so as to cover. The pixel electrode 30 is usually provided on the entire surface and then patterned by photolithography. However, the pixel electrode 30 may be selectively provided at a necessary location. The formation material, the formation means, the thickness, and the like of the pixel electrode 30 are the same as those in the first embodiment.

[第3実施形態]
ボトムゲートボトムコンタクト型の薄膜トランジスタを有するAM型駆動基板50Cは、半導体膜13とソース・ドレイン電極14,15及び第2電極23との形成順が第1実施形態の場合と逆であるだけであり、それ以外は上記第1実施形態と同様である。そのため、上記第1実施形態と同様に製造できる。図19のAM型駆動基板50Cを構成するボトムゲートボトムコンタクト型の薄膜トランジスタ10は、導電基材1上の第1絶縁膜2の上に設けられた所定パターンのゲート電極11と、ゲート電極11を覆うように設けられたゲート絶縁膜12と、ゲート絶縁膜12上の中央部(チャネル領域)を開けて離間して設けられたソース・ドレイン電極14,15と、ゲート絶縁膜12上であってゲート電極11の上方にソース・ドレイン電極14,15間を跨ぐように設けられた所定パターンの半導体膜13と、それら全体を覆う保護膜16とを有している。
[Third Embodiment]
In the AM type drive substrate 50C having the bottom gate bottom contact type thin film transistor, the formation order of the semiconductor film 13, the source / drain electrodes 14, 15 and the second electrode 23 is only reverse to that in the first embodiment. Other than that, the second embodiment is the same as the first embodiment. Therefore, it can be manufactured in the same manner as in the first embodiment. A bottom gate bottom contact type thin film transistor 10 constituting the AM type driving substrate 50C of FIG. 19 includes a gate electrode 11 having a predetermined pattern provided on the first insulating film 2 on the conductive substrate 1, and a gate electrode 11 formed thereon. A gate insulating film 12 provided so as to cover, source / drain electrodes 14 and 15 provided with a central portion (channel region) on the gate insulating film 12 opened and spaced apart; and on the gate insulating film 12. A semiconductor film 13 having a predetermined pattern is provided above the gate electrode 11 so as to straddle between the source / drain electrodes 14 and 15, and a protective film 16 covering the whole.

[第4実施形態]
トップゲートトップコンタクト型の薄膜トランジスタを有するAM型駆動基板50Dは、半導体膜13とソース・ドレイン電極14,15及び第2電極23との形成順が第2実施形態の場合と逆であるだけであり、それ以外は上記第2実施形態と同様である。そのため、上記第2実施形態と同様に製造できる。図20のAM型駆動基板50Dを構成するトップゲートトップコンタクト型の薄膜トランジスタ10は、導電基材1上の第1絶縁膜2の上に設けられた所定パターンの半導体膜13と、半導体膜13の中央の所定領域(チャネル領域となる領域)を開けて離間して設けられた所定パターンのソース・ドレイン電極14,15と、半導体膜13及びソース・ドレイン電極14,15を覆うように設けられたゲート絶縁膜12と、ゲート絶縁膜12上であって半導体膜13の上方に設けられたゲート電極11とを有している。
[Fourth Embodiment]
In the AM type driving substrate 50D having a top gate top contact type thin film transistor, the formation order of the semiconductor film 13, the source / drain electrodes 14, 15 and the second electrode 23 is merely the reverse of the case of the second embodiment. Other than that, the second embodiment is the same as the second embodiment. Therefore, it can be manufactured in the same manner as in the second embodiment. A top gate top contact type thin film transistor 10 constituting the AM type driving substrate 50D of FIG. 20 includes a semiconductor film 13 having a predetermined pattern provided on the first insulating film 2 on the conductive substrate 1, and Provided so as to cover the semiconductor film 13 and the source / drain electrodes 14, 15, and the semiconductor film 13 and the source / drain electrodes 14, 15, which are spaced apart from each other by opening a predetermined center region (region to be a channel region). A gate insulating film 12 and a gate electrode 11 provided on the gate insulating film 12 and above the semiconductor film 13 are provided.

以上、第1〜第4実施形態に示すように、本発明に係るAM型駆動基板50A〜50Dの製造方法によれば、導電基材1と保持容量20を構成する第1電極21とを電気的に接続して第1電極21への電流供給を導電基材1が担うよういに構成した。そのため、従来のようにデータ線42又はゲート線41と交差するコモン線を設ける必要がなく、その結果、データ線42又はゲート線41の寄生容量も増加することがなく、消費電力を低減することができる。また、この製造方法で作製したAM型駆動基板50は、データ線42又はゲート線41とコモン線との交差部がないので、絶縁不良が発生し難く、歩留まりの低下を防ぐことができる。したがって、本発明で製造したAM型駆動基板50A〜50Dを電子ペーパー等の表示装置に適用すれば、消費電力を小さくでき、歩留まりを向上させることができる。   As described above, as shown in the first to fourth embodiments, according to the manufacturing method of the AM type driving substrates 50A to 50D according to the present invention, the conductive substrate 1 and the first electrode 21 constituting the storage capacitor 20 are electrically connected. It connected so that the electrically conductive base material 1 might carry out the electric current supply to the 1st electrode 21. Therefore, it is not necessary to provide a common line that intersects with the data line 42 or the gate line 41 as in the prior art, and as a result, the parasitic capacitance of the data line 42 or the gate line 41 does not increase and the power consumption is reduced. Can do. In addition, since the AM type drive substrate 50 manufactured by this manufacturing method does not have the intersection between the data line 42 or the gate line 41 and the common line, it is difficult for insulation failure to occur and the yield can be prevented from being lowered. Therefore, if the AM type drive substrates 50A to 50D manufactured in the present invention are applied to a display device such as electronic paper, the power consumption can be reduced and the yield can be improved.

[表示装置]
本発明に係る表示装置80は、図21に示すように、上記した本発明に係るAM型駆動基板50と、そのAM型駆動基板50が有する画素電極30上に配置された表示層81と、その表示層81上に配置された対向電極82と、その対向電極82上に配置された透明基材83とを有する。こうした構成からなる表示装置は、消費電力を小さくでき、歩留まりを向上させることができるAM型駆動基板50を備えるので、省エネで品質安定のよい表示装置とすることができる。特にフレキシブル性のある電子ペーパーとして有効である。ここで、AM型駆動基板50については、記述したので省略する。
[Display device]
As shown in FIG. 21, a display device 80 according to the present invention includes an AM driving substrate 50 according to the present invention, a display layer 81 disposed on the pixel electrode 30 of the AM driving substrate 50, It has a counter electrode 82 disposed on the display layer 81 and a transparent substrate 83 disposed on the counter electrode 82. Since the display device having such a configuration includes the AM type drive substrate 50 that can reduce power consumption and improve yield, it can be an energy saving and stable display device. It is particularly effective as flexible electronic paper. Here, the AM-type drive substrate 50 has been described, and will be omitted.

表示層81は、例えば電子ペーパーの表示層や有機EL層を好ましく挙げることができる。特に電子ペーパーの表示層としては、マイクロカプセル電気泳動方式で用いるマイクロカプセル電気泳動層、ツイストボール方式で用いるツイストボール層、トナーディスプレイ方式で用いる帯電粒子を有した空気層、等を挙げることができる。この表示層は、薄膜トランジスタ10及び保持容量20からのN/OFF信号を画素電極30から供給することによって、各画素に対応した表示層81をON/OFFさせて画像を表示する。この表示層は、後述する対向電極82上に設けられてAM型駆動基板50に貼り合わされたものであってもよいし、AM型駆動基板50上に設けられて対向電極82に貼り合わされたものであってもよい。   As the display layer 81, for example, a display layer of an electronic paper or an organic EL layer can be preferably exemplified. In particular, as a display layer of electronic paper, a microcapsule electrophoresis layer used in a microcapsule electrophoresis method, a twist ball layer used in a twist ball method, an air layer having charged particles used in a toner display method, and the like can be given. . The display layer supplies an N / OFF signal from the thin film transistor 10 and the storage capacitor 20 from the pixel electrode 30 to turn on / off the display layer 81 corresponding to each pixel and display an image. This display layer may be provided on the counter electrode 82 described later and bonded to the AM type driving substrate 50, or may be provided on the AM type driving substrate 50 and bonded to the counter electrode 82. It may be.

対向電極82は、例えばITO、IZO等の透明導電膜を好ましく挙げることができる。対向電極82の成膜手段としては、DCスパッタリング法、RFマグネトロンスパッタリング法等を適用できる。その厚さは、通常、0.05〜0.3μm程度である。この対向電極82は、通常、後述の透明基材83に設けられている。対向電極82は、その上に表示層81を設けて前記AM型駆動基板50に貼り合わせてもよいし、表示層81が設けられたAM型駆動基板50に貼り合わされたものであってもよい。   As the counter electrode 82, for example, a transparent conductive film such as ITO or IZO can be preferably cited. As a film forming means for the counter electrode 82, a DC sputtering method, an RF magnetron sputtering method, or the like can be applied. The thickness is usually about 0.05 to 0.3 μm. The counter electrode 82 is usually provided on a transparent base material 83 to be described later. The counter electrode 82 may be bonded to the AM type driving substrate 50 with the display layer 81 provided thereon, or may be bonded to the AM type driving substrate 50 provided with the display layer 81. .

透明基材83は、例えば、ガラス、石英、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等を挙げることができる。透明基材83の厚さは、得られる表示装置80にフレキシブル性を持たせるか否かによっても異なり特に限定されないが、例えばフレキシブルな電子ペーパーとする場合には、厚さ5〜300μmのプラスチック基板が好ましく用いられる。   Examples of the transparent substrate 83 include glass, quartz, polyethylene, polypropylene, polyethylene terephthalate, polymethacrylate, polymethyl methacrylate, polymethyl acrylate, polyester, polycarbonate, and the like. The thickness of the transparent substrate 83 differs depending on whether or not the obtained display device 80 is flexible, and is not particularly limited. For example, when a flexible electronic paper is used, a plastic substrate having a thickness of 5 to 300 μm. Is preferably used.

こうした表示装置80によれば、消費電力を小さくでき、歩留まりを向上させることができるアクティブマトリクス型駆動基板を備えるので、省エネで品質安定のよい表示装置とすることができる。特にフレキシブル性のある電子ペーパーとして有効である。   According to such a display device 80, since the active matrix drive substrate capable of reducing power consumption and improving yield can be provided, a display device with energy saving and good quality stability can be provided. It is particularly effective as flexible electronic paper.

1 導電基材
2 第1絶縁膜
3 単位画素
5 開口部(第1開口部)
6 開口部(第5開口部)
10 薄膜トランジスタ
11 ゲート電極
12 ゲート絶縁膜(絶縁膜)
13 半導体膜
14,15 ソース・ドレイン電極
16 保護膜
17 層間絶縁膜
18 第2絶縁膜
19 取出電極
20 保持容量
21 第1電極
22 誘電体膜
23 第2電極
30 画素電極
32 開口部(第2開口部)
33 開口部(第3開口部)
34 開口部(第4開口部)
41 ゲート線
42 データ線
50 アクティブマトリクス型駆動基板
50A ボトムゲートトップコンタクト型
50B トップゲートボトムコンタクト型
50C ボトムゲートボトムコンタクト型
50D トップゲートトップコンタクト型
80 表示装置(電子ペーパー)
81 表示層(マイクロカプセル電気泳動層)
82 対向電極
83 透明基材
DESCRIPTION OF SYMBOLS 1 Conductive base material 2 1st insulating film 3 Unit pixel 5 Opening part (1st opening part)
6 opening (5th opening)
DESCRIPTION OF SYMBOLS 10 Thin-film transistor 11 Gate electrode 12 Gate insulating film (insulating film)
DESCRIPTION OF SYMBOLS 13 Semiconductor film | membrane 14,15 Source / drain electrode 16 Protective film 17 Interlayer insulating film 18 2nd insulating film 19 Extraction electrode 20 Retention electrode 21 1st electrode 22 Dielectric film 23 2nd electrode 30 Pixel electrode 32 Opening part (2nd opening) Part)
33 opening (third opening)
34 opening (fourth opening)
41 gate line 42 data line 50 active matrix type drive substrate 50A bottom gate top contact type 50B top gate bottom contact type 50C bottom gate bottom contact type 50D top gate top contact type 80 display device (electronic paper)
81 Display layer (microcapsule electrophoresis layer)
82 Counter electrode 83 Transparent substrate

100 アクティブマトリクス型駆動基板
101 金属基材
102 平坦化層
103 単位画素
110 薄膜トランジスタ
111 ゲート電極
112 ゲート絶縁膜
113 半導体膜
114,115 ソース・ドレイン電極
116 保護膜
117 層間絶縁膜
120 保持容量
121 第1電極
122 誘電体膜
123 第2電極
130 画素電極
131 開口部
141 ゲート線
142 データ線
143 コモン線
DESCRIPTION OF SYMBOLS 100 Active matrix drive substrate 101 Metal base material 102 Planarizing layer 103 Unit pixel 110 Thin film transistor 111 Gate electrode 112 Gate insulating film 113 Semiconductor film 114,115 Source / drain electrode 116 Protective film 117 Interlayer insulating film 120 Retention capacity 121 First electrode 122 dielectric film 123 second electrode 130 pixel electrode 131 opening 141 gate line 142 data line 143 common line

Claims (6)

第1絶縁膜を表面に有する導電基材上に設けられた薄膜トランジスタ及び保持容量と、該薄膜トランジスタ及び保持容量を第2絶縁膜を介して覆う画素電極とを有し、前記保持容量が第1電極と誘電体膜と前記薄膜トランジスタのソース・ドレイン電極に接続する第2電極との積層体である駆動基板であって、前記導電基材と前記第1電極とが前記第1絶縁膜の開口部で接続されていることを特徴とするアクティブマトリクス型駆動基板。   A thin film transistor and a storage capacitor provided on a conductive base material having a first insulating film on a surface; and a pixel electrode that covers the thin film transistor and the storage capacitor through a second insulating film, wherein the storage capacitor is a first electrode And a dielectric substrate and a second substrate connected to the source / drain electrodes of the thin film transistor, wherein the conductive base material and the first electrode are openings of the first insulating film. An active matrix drive substrate characterized by being connected. 前記第2絶縁膜が、少なくとも層間絶縁膜を有する、請求項1に記載のアクティブマトリクス型駆動基板。   The active matrix driving substrate according to claim 1, wherein the second insulating film includes at least an interlayer insulating film. 前記導電基材が金属基材であり、前記第1絶縁膜が該金属基材の表面粗さを低減する平坦化膜である、請求項1又は2に記載のアクティブマトリクス型駆動基板。   3. The active matrix drive substrate according to claim 1, wherein the conductive base material is a metal base material, and the first insulating film is a planarizing film that reduces the surface roughness of the metal base material. 前記開口部の断面視上方には前記第2電極が設けられていない、請求項1〜3のいずれか1項に記載のアクティブマトリクス型駆動基板。   4. The active matrix drive substrate according to claim 1, wherein the second electrode is not provided above the opening in a cross-sectional view. 5. 請求項1〜4のいずれか1項に記載のアクティブマトリクス型駆動基板と、該アクティブマトリクス型駆動基板が有する画素電極上に配置された表示層と、該表示層上に配置された対向電極と、該対向電極上に配置された透明基材とを有することを特徴とする表示装置。   5. The active matrix drive substrate according to claim 1, a display layer disposed on a pixel electrode included in the active matrix drive substrate, a counter electrode disposed on the display layer, And a transparent substrate disposed on the counter electrode. 薄膜トランジスタと、第1電極と誘電体膜と前記薄膜トランジスタのソース・ドレイン電極に接続する第2電極との積層体である保持容量と、前記薄膜トランジスタ及び前記保持容量を第2絶縁膜を介して覆う画素電極とを備えたアクティブマトリクス型駆動基板の製造方法であって、
第1絶縁膜を表面に有する導電基材を準備する工程と、
前記第1絶縁膜に所定パターンの開口部を形成する工程と、
前記第1絶縁膜上に前記薄膜トランジスタ及び前記保持容量を面内方向に形成するとともに、前記導電基材と前記保持容量を構成する第1電極とを前記開口部で接続する工程と、
前記薄膜トランジスタ及び保持容量を覆う第2絶縁膜を形成するとともに、前記第2電極上の第2絶縁膜に所定パターンの開口部を形成する工程と、
前記開口部を介して前記第2電極に接続する画素電極を前記薄膜トランジスタと保持容量を覆うように形成する工程と、
を有することを特徴とするアクティブマトリクス型駆動基板の製造方法。
A storage capacitor that is a laminate of a thin film transistor, a first electrode, a dielectric film, and a second electrode connected to a source / drain electrode of the thin film transistor, and a pixel that covers the thin film transistor and the storage capacitor via a second insulating film A method of manufacturing an active matrix drive substrate comprising electrodes,
Preparing a conductive substrate having a first insulating film on the surface;
Forming an opening of a predetermined pattern in the first insulating film;
Forming the thin film transistor and the storage capacitor on the first insulating film in an in-plane direction, and connecting the conductive substrate and the first electrode constituting the storage capacitor through the opening;
Forming a second insulating film covering the thin film transistor and the storage capacitor, and forming an opening of a predetermined pattern in the second insulating film on the second electrode;
Forming a pixel electrode connected to the second electrode through the opening so as to cover the thin film transistor and the storage capacitor;
A method for manufacturing an active matrix drive substrate, comprising:
JP2010077649A 2010-03-30 2010-03-30 Active matrix drive substrate, manufacturing method thereof, and display device Expired - Fee Related JP5505032B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010077649A JP5505032B2 (en) 2010-03-30 2010-03-30 Active matrix drive substrate, manufacturing method thereof, and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010077649A JP5505032B2 (en) 2010-03-30 2010-03-30 Active matrix drive substrate, manufacturing method thereof, and display device

Publications (2)

Publication Number Publication Date
JP2011209539A true JP2011209539A (en) 2011-10-20
JP5505032B2 JP5505032B2 (en) 2014-05-28

Family

ID=44940667

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010077649A Expired - Fee Related JP5505032B2 (en) 2010-03-30 2010-03-30 Active matrix drive substrate, manufacturing method thereof, and display device

Country Status (1)

Country Link
JP (1) JP5505032B2 (en)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102306650A (en) * 2011-07-13 2012-01-04 友达光电股份有限公司 Pixel structure and manufacturing method thereof
WO2013080777A1 (en) * 2011-11-30 2013-06-06 シャープ株式会社 Liquid crystal display device
JP2014175463A (en) * 2013-03-08 2014-09-22 Fujifilm Corp Manufacturing method of semiconductor device with thin film transistor
CN104377310A (en) * 2013-08-12 2015-02-25 三星显示有限公司 Display device
JP2016153885A (en) * 2015-02-13 2016-08-25 株式会社半導体エネルギー研究所 Semiconductor device and manufacturing method of the same
WO2017002672A1 (en) * 2015-06-29 2017-01-05 シャープ株式会社 Semiconductor device and method for manufacturing same
JP2021144944A (en) * 2020-06-29 2021-09-24 株式会社半導体エネルギー研究所 Electronic apparatus
CN116207138A (en) * 2021-12-08 2023-06-02 北京超弦存储器研究院 Transistor, manufacturing method thereof and semiconductor device
JP7573668B2 (en) 2018-03-09 2024-10-25 アプライド マテリアルズ インコーポレイテッド High pressure annealing process for metal-containing materials

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10229197A (en) * 1997-02-17 1998-08-25 Sanyo Electric Co Ltd Thin-film transistor and manufacture thereof
JPH10293293A (en) * 1997-04-18 1998-11-04 Dainippon Printing Co Ltd Flexible substrate for display and its production
JP2000276076A (en) * 1999-01-21 2000-10-06 Semiconductor Energy Lab Co Ltd Semiconductor device and its manufacture
JP2001013893A (en) * 1999-04-27 2001-01-19 Semiconductor Energy Lab Co Ltd Electronic device and electric appliance
JP2004356533A (en) * 2003-05-30 2004-12-16 Seiko Epson Corp Process for producing compound semiconductor substrate, compound semiconductor substrate, process for fabricating device, device, electro-optical device and electronic apparatus
JP2005294629A (en) * 2004-04-01 2005-10-20 Canon Inc Manufacturing method of display apparatus
JP2005292579A (en) * 2004-04-01 2005-10-20 Canon Inc Panel for display apparatus, and the display apparatus
JP2007251104A (en) * 2006-03-20 2007-09-27 Seiko Epson Corp Method of manufacturing film transistor
JP2007299833A (en) * 2006-04-28 2007-11-15 Toppan Printing Co Ltd Structure body, transmissive liquid crystal display, method for manufacturing the same and method for manufacturing semiconductor circuit
JP2007310352A (en) * 2006-03-14 2007-11-29 Seiko Epson Corp Organic electroluminescent device and electronic apparatus

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10229197A (en) * 1997-02-17 1998-08-25 Sanyo Electric Co Ltd Thin-film transistor and manufacture thereof
JPH10293293A (en) * 1997-04-18 1998-11-04 Dainippon Printing Co Ltd Flexible substrate for display and its production
JP2000276076A (en) * 1999-01-21 2000-10-06 Semiconductor Energy Lab Co Ltd Semiconductor device and its manufacture
JP2001013893A (en) * 1999-04-27 2001-01-19 Semiconductor Energy Lab Co Ltd Electronic device and electric appliance
JP2004356533A (en) * 2003-05-30 2004-12-16 Seiko Epson Corp Process for producing compound semiconductor substrate, compound semiconductor substrate, process for fabricating device, device, electro-optical device and electronic apparatus
JP2005294629A (en) * 2004-04-01 2005-10-20 Canon Inc Manufacturing method of display apparatus
JP2005292579A (en) * 2004-04-01 2005-10-20 Canon Inc Panel for display apparatus, and the display apparatus
JP2007310352A (en) * 2006-03-14 2007-11-29 Seiko Epson Corp Organic electroluminescent device and electronic apparatus
JP2007251104A (en) * 2006-03-20 2007-09-27 Seiko Epson Corp Method of manufacturing film transistor
JP2007299833A (en) * 2006-04-28 2007-11-15 Toppan Printing Co Ltd Structure body, transmissive liquid crystal display, method for manufacturing the same and method for manufacturing semiconductor circuit

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102306650A (en) * 2011-07-13 2012-01-04 友达光电股份有限公司 Pixel structure and manufacturing method thereof
US9817277B2 (en) 2011-11-30 2017-11-14 Sharp Kabushiki Kaisha Liquid crystal display device
WO2013080777A1 (en) * 2011-11-30 2013-06-06 シャープ株式会社 Liquid crystal display device
CN103959154A (en) * 2011-11-30 2014-07-30 夏普株式会社 Liquid crystal display device
JP5759565B2 (en) * 2011-11-30 2015-08-05 シャープ株式会社 Liquid crystal display
JPWO2013080777A1 (en) * 2011-11-30 2015-12-10 シャープ株式会社 Liquid crystal display
JP2014175463A (en) * 2013-03-08 2014-09-22 Fujifilm Corp Manufacturing method of semiconductor device with thin film transistor
US10497886B2 (en) 2013-08-12 2019-12-03 Samsung Display Co., Ltd. Display device
CN104377310A (en) * 2013-08-12 2015-02-25 三星显示有限公司 Display device
US10998513B2 (en) 2013-08-12 2021-05-04 Samsung Display Co., Ltd. Display device
US11600794B2 (en) 2013-08-12 2023-03-07 Samsung Display Co., Ltd. Display device
US11991919B2 (en) 2013-08-12 2024-05-21 Samsung Display Co., Ltd. Display device
JP2016153885A (en) * 2015-02-13 2016-08-25 株式会社半導体エネルギー研究所 Semiconductor device and manufacturing method of the same
WO2017002672A1 (en) * 2015-06-29 2017-01-05 シャープ株式会社 Semiconductor device and method for manufacturing same
US20180197959A1 (en) * 2015-06-29 2018-07-12 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing the same
US10332968B2 (en) * 2015-06-29 2019-06-25 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP7573668B2 (en) 2018-03-09 2024-10-25 アプライド マテリアルズ インコーポレイテッド High pressure annealing process for metal-containing materials
JP2021144944A (en) * 2020-06-29 2021-09-24 株式会社半導体エネルギー研究所 Electronic apparatus
CN116207138A (en) * 2021-12-08 2023-06-02 北京超弦存储器研究院 Transistor, manufacturing method thereof and semiconductor device

Also Published As

Publication number Publication date
JP5505032B2 (en) 2014-05-28

Similar Documents

Publication Publication Date Title
JP5505032B2 (en) Active matrix drive substrate, manufacturing method thereof, and display device
JP6262276B2 (en) Oxide thin film transistor and method for manufacturing the same
CN102751240B (en) Thin film transistor array substrate, manufacturing method thereof, display panel and display device
WO2019146264A1 (en) Display device and production method therefor
TWI396910B (en) Display substrate, method of manufacturing the same and display panel having the same
WO2014146380A1 (en) Thin film transistor and manufacturing method therefor, array substrate, and display apparatus
JP5615744B2 (en) FIELD EFFECT TRANSISTOR, DISPLAY DEVICE, SENSOR, AND METHOD FOR MANUFACTURING FIELD EFFECT TRANSISTOR
JP5525380B2 (en) Method for manufacturing oxide semiconductor thin film and method for manufacturing thin film transistor
KR101314428B1 (en) Electrode and electronic device comprising the same
US20130056738A1 (en) Method for Manufacturing Thin Film Transistor, Thin Film Transistor and Image Display Apparatus
TWI527118B (en) Manufacturing method of thin film and metal line for display using the same, thin film transistor array panel, and method for manufacturing the same
CN104779302A (en) Thin film transistor and manufacturing method, array substrate and display device thereof
CN106449666B (en) Array base palte and display device
WO2016115824A1 (en) Thin film transistor and array substrate, and manufacturing method therefor
KR20070013132A (en) Thin film transistor substrate and manufacturing method thereof
JP2011108739A (en) Thin film transistor substrate, method of manufacturing the same, and image display device
WO2016123979A1 (en) Thin-film transistor and manufacturing method therefor, array substrate and display device
KR101697588B1 (en) Liquid crystal display device and method of fabricating the same
US20230420573A1 (en) Thin film transistor and method of manufactruting thin film transistor
JP5478963B2 (en) Electronic device and method for manufacturing electronic device
US20180331126A1 (en) Array substrate, display panel and display apparatus having the same, and fabricating method thereof
JPWO2013168774A1 (en) Thin film transistor, display device, image sensor and X-ray sensor
JP2014138179A (en) Thin film transistor array substrate and display device
WO2018038107A1 (en) Organic thin film transistor, method for manufacturing same and image display device
WO2022009823A1 (en) Thin film transistor, thin film transistor array, and thin film transistor production method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130118

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130924

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140303

R150 Certificate of patent or registration of utility model

Ref document number: 5505032

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees