JP2011204993A - 双方向スイッチ素子及びそれを用いた双方向スイッチ回路 - Google Patents
双方向スイッチ素子及びそれを用いた双方向スイッチ回路 Download PDFInfo
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Abstract
【課題】安定に動作する双方向スイッチ素子を実現できるようにする。
【解決手段】双方向スイッチ素子は、窒化物半導体からなる半導体層積層体２０３と、半導体層積層体２０３の上に形成された第１のオーミック電極２１１及び第２のオーミック電極２１２と、第１のゲート電極２１７及び第２のゲート電極２１８とを備えている。第１のゲート電極２１７は、第１のオーミック電極２１１と電位が実質的に等しい第１のシールド電極２２１に覆われている。第２のゲート電極２１８は、第２のオーミック電極２１２と電位が実質的に等しい第２のシールド電極２２２に覆われている。第１のシールド電極２２１の端部は、第１のゲート電極２１７よりも第２のゲート電極２１８側に位置し、第２のシールド電極２２２の端部は、第２のゲート電極２１８よりも第１のゲート電極２１７側に位置している。
【選択図】図３
【解決手段】双方向スイッチ素子は、窒化物半導体からなる半導体層積層体２０３と、半導体層積層体２０３の上に形成された第１のオーミック電極２１１及び第２のオーミック電極２１２と、第１のゲート電極２１７及び第２のゲート電極２１８とを備えている。第１のゲート電極２１７は、第１のオーミック電極２１１と電位が実質的に等しい第１のシールド電極２２１に覆われている。第２のゲート電極２１８は、第２のオーミック電極２１２と電位が実質的に等しい第２のシールド電極２２２に覆われている。第１のシールド電極２２１の端部は、第１のゲート電極２１７よりも第２のゲート電極２１８側に位置し、第２のシールド電極２２２の端部は、第２のゲート電極２１８よりも第１のゲート電極２１７側に位置している。
【選択図】図３
Description
本発明は、双方向スイッチ素子及びそれを用いた双方向スイッチ回路に関する。
電気機器のさらなる省エネルギー化が期待されており、多くの電力を扱う電源、インバータ及びマトリックスコンバータ等の電力変換装置における電力変換効率の向上が求められている。特に、交流電力を異なる周波数及び電圧の交流電力へ直接変換するマトリックスコンバータは、ダイオード整流器を介さずに交流電力を変換できるため、従来のインバータと比べて電力変換効率の向上が期待できる。マトリックスコンバータは、双方向に流れる電流を通電し、正負両方の電圧に対して耐圧を有する双方向スイッチにより構成されている。現在一般に使用されている双方向スイッチは、互いに逆方向に並列に接続された２個の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）と、それぞれが各ＩＧＢＴに直列に接続された２個のダイオードとにより構成されている。
双方向スイッチングを行う半導体素子は、スイッチング時の過渡的な電圧と電流との積により表されるスイッチング損失及びオン状態における半導体素子自体の抵抗（オン抵抗と呼ぶ）により消費される導通損失を低減することが重要である。しかし、シリコン（Ｓｉ）を材料とするシリコンデバイスを用いて双方向スイッチング回路を形成する場合には、Ｓｉの材料限界のためにオン抵抗の低減が困難になってきている。
材料限界を打破して導通損失を低減するために、窒化ガリウム（ＧａＮ）に代表される窒化物系半導体又は炭化珪素（ＳｉＣ）等のワイドギャップ半導体を用いた半導体素子の導入が検討されている。ワイドギャップ半導体は絶縁破壊電界がＳｉと比べて約１桁高く、特に、窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）とのヘテロ接合界面には自発分極及びピエゾ分極により電荷が生じる。これにより、アンドープ時においても１×１０13ｃｍ-2以上のシートキャリア濃度と１０００ｃｍ2Ｖ／ｓｅｃ以上の高移動度の２次元電子ガス（２ＤＥＧ）層が形成される。このため、ＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ）は、低オン抵抗及び高耐圧を実現するパワースイッチングトランジスタとして期待されている。
しかし、ＡｌＧａＮ／ＧａＮ−ＨＦＥＴを双方向スイッチ回路に用いたとしても、従来の双方向スイッチング回路と同様に２個のＡｌＧａＮ／ＧａＮ−ＨＦＥＴと２個のダイオードとが必要となり、Ｓｉデバイスと比べて大幅なオン抵抗の低減は期待できない。
よりオン抵抗が小さい双方向スイッチを実現するため、１素子で双方向スイッチを構成できるダブルゲートの半導体素子である双方向スイッチ素子が提案されている（例えば、特許文献１を参照。）。
しかしながら、ダブルゲートの双方向スイッチ素子にスイッチング動作をさせる場合には、ゲートノイズが生じ、スイッチング動作が不安定になるという問題を本願発明者は見出した。
本発明は、本願発明者が見出した、ダブルゲートの半導体素子をスイッチング動作させる場合にスイッチング動作が不安定になるという問題を解決し、安定に動作する双方向スイッチ素子を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は双方向スイッチ素子を、第１のゲート電極と第２のゲート電極との間に生じる電気力線を遮断する第１のシールド電極及び第２のシールド電極を備えた構成とする。
具体的に、本発明に係る双方向スイッチ素子は、基板の上に形成された窒化物半導体からなる半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、第１のオーミック電極と第２のオーミック電極との間に、第１のオーミック電極側から互いに間隔をおいて順次形成された第１のゲート電極及び第２のゲート電極と、半導体層積層体の上に形成され、第１のゲート電極及び第２のゲート電極を覆う第１の絶縁層と、第１の絶縁層の上に形成され、第１のオーミック電極と電位が等しく且つ第１のゲート電極の上を覆う第１のシールド電極と、第１の絶縁層の上に形成され、第２のオーミック電極と電位が等しく且つ第２のゲート電極の上を覆う第２のシールド電極とを備え、第１のシールド電極の端部は、第１のゲート電極よりも第２のゲート電極側に位置し、第２のシールド電極の端部は、第２のゲート電極よりも第１のゲート電極側に位置している。
本発明の双方向スイッチ素子は、第１のオーミック電極と電位が等しく且つ第１のゲート電極の上を覆う第１のシールド電極と、第２のオーミック電極と電位が等しく且つ第２のゲート電極の上を覆う第２のシールド電極とを備えている。このため、第１のゲート電極と第２のゲート電極との間に生じる電気力線の大部分を遮断することができる。従って、第１のゲート電極と第２のゲート電極との間の寄生容量を小さくすることができる。その結果、スイッチングの際に生じるゲートノイズを低減することができ、安定して動作する双方向スイッチ素子を実現することが可能となる。
本発明の双方向スイッチ素子において、第１のシールド電極の第１のゲート電極よりも第２のゲート電極側の位置における、第１のシールド電極と半導体層積層体との最小の間隔を、半導体層積層体の上面と第１のゲート電極の上面との間隔よりも小さくし、第２のシールド電極の第２のゲート電極よりも第１のゲート電極側の位置における、第２のシールド電極と半導体層積層体との最小の間隔を、半導体層積層体の上面と第２のゲート電極の上面との間隔よりも小さくしてもよい。このような構成とすることにより、第１のゲート電極と第２のゲート電極との間に生じる電気力線をより効果的に遮断することが可能となる。
この場合において、第１のシールド電極と半導体層積層体との最小の間隔を、第１のゲート電極と第１のシールド電極との最小の間隔よりも狭くし、第２のシールド電極と半導体層積層体との最小の間隔を、第２のゲート電極と第２のシールド電極との最小の間隔よりも狭くしてもよい。このような構成とすることにより、オーミック電極とゲート電極との間の耐圧を確保しつつ、寄生容量を低減する効果を向上させることができる。
本発明の双方向スイッチ素子は、第１の絶縁層の上に形成され、第１の絶縁層よりも膜厚が厚い第２の絶縁層をさらに備え、第１の絶縁層における第１のゲート電極と第２のゲート電極との間の部分は、その上面の位置が第１のゲート電極の上面及び第２のゲート電極の上面の位置よりも下側であり、第１のシールド電極は、第１のゲート電極よりも第２のゲート電極側において第１の絶縁層の上に形成され且つ第２の絶縁層に覆われた第１の金属層と、第２の絶縁層の上に形成され第２の絶縁層に形成された開口部において第１の金属層と接続された第２の金属層とを有し、第２のシールド電極は、第２のゲート電極よりも第１のゲート電極側において第１の絶縁層の上に形成され且つ第２の絶縁層に覆われた第３の金属層と、第２の絶縁層の上に形成され第２の絶縁層に形成された開口部において第３の金属層と接続された第４の金属層とを有していてもよい。
本発明の双方向スイッチ素子は、第１のゲート電極と半導体層積層体との間に形成された第１のｐ型窒化物半導体層及び第２のゲート電極と半導体層積層体との間に形成された第２のｐ型窒化物半導体層をさらに備えていてもよい。この場合において、第１のシールド電極の第１のゲート電極よりも第２のゲート電極側の位置における、第１のシールド電極と半導体層積層体との最小の間隔は、半導体層積層体の上面と第１のｐ型窒化物半導体層の上面との間隔よりも小さく、第２のシールド電極の第２のゲート電極よりも第１のゲート電極側の位置における、第２のシールド電極と半導体層積層体との最小の間隔は、半導体層積層体の上面と第２のｐ型窒化物半導体層の上面との間隔よりも小さい構成としてもよい。
本発明に係る双方向スイッチ回路は、本発明の双方向スイッチ素子と、第１のゲート電極と第１のゲート抵抗を介して接続された第１のゲート駆動回路と、第２のゲート電極と第２のゲート抵抗を介して接続された第２のゲート駆動回路とを備えている。
本発明に係る双方向スイッチ素子によれば、ゲートノイズを低減した、安定的に動作する双方向スイッチ素子を実現できる。
まず、本願発明者が見出した、ダブルゲートの半導体素子において生じる問題点について説明する。図１は、ＧａＮ系の双方向スイッチ素子１０１を駆動する場合の回路構成を示している。図１において、双方向スイッチ素子１０１の第１ゲートＧ１はゲート抵抗Ｒｇを介して第１のゲート駆動回路１０２Ａと接続され、第２ゲートＧ２はゲート抵抗Ｒｇを介して第２のゲート駆動回路１０２Ｂと接続されている。第１のゲート駆動回路１０２Ａは、第１の電源１０３Ａにより第１ゲートＧ１にバイアス電圧を印加し、第２のゲート駆動回路１０２Ｂは、第２の電源１０３Ｂにより第２ゲートＧ２にバイアス電圧を印加する。図１は、第１ゲートＧ１をオフ状態とし、第２ゲートＧ２をオン状態とした、双方向スイッチ素子１０１自身がダイオードとして動作するダイオードモードの状態を示している。
ダイオードモードの場合に、第１ソースＳ１から第２ソースＳ２へ流れる電流が通電している状態から、第２ソースＳ２から第１ソースＳ１へ流れる電流を遮断する状態へ遷移するスイッチング時について検討する。状態の遷移により、第２ソースＳ２と第１ソースＳ１との間の電位Ｖｓ２ｓ１は、例えば−２Ｖから１００Ｖへ変化する。これに伴い、第１ゲートＧ１と第２ゲートＧ２との間の寄生容量Ｃｇｇから充放電電流が流れる。充放電電流は、図１に示すように第１のゲート駆動回路１０２Ａと第１ゲートＧ１との間に接続されたゲート抵抗Ｒｇ及び第２のゲート駆動回路１０２Ｂと第２ゲートＧ２との間に接続されたゲート抵抗Ｒｇを介して流れる。このため、ゲート抵抗Ｒｇに瞬間的に電圧が発生する。
本来、第１ゲートＧ１に印加する第１のゲート電圧Ｖｇ１はオフ状態である例えば０Ｖを維持し、第２ゲートＧ２に印加する第２のゲート電圧Ｖｇ２はオン状態である例えば４Ｖを維持していなければならない。しかし、第２ソースＳ２と第１ソースＳ１との間の電圧Ｖｓ２ｓ１が変化すると、寄生容量Ｃｇｇの充放電電流とゲート抵抗Ｒｇにより、図２に示すように、第１のゲート電圧Ｖｇ１及び第２のゲート電圧Ｖｇ２にゲートノイズが発生する。ゲート電圧が正の場合に負電圧のノイズが生じると、双方向スイッチ素子１０１のゲートソース間の逆方向電圧となるため、双方向スイッチ素子１０１を耐圧破壊させる確立を増大させる。また、ゲート電圧が０Ｖの場合に正のノイズが生じ、ゲート閾値電圧を越えると、双方向スイッチ素子１０１を誤点弧させる。このため、電源短絡が起こり、デバイスが破壊に至る確率を増大させる。このように、寄生容量Ｃｇｇにより生じるゲートノイズにより、双方向スイッチ素子を安定してスイッチング動作させることが困難となる。ゲートノイズは、寄生容量Ｃｇｇの容量値が大きくなるほど大きくなり、誤点弧が生じやすくなる。従って、安定したスイッチング動作をさせるためには寄生容量Ｃｇｇの容量値をできるだけ小さくすることが重要である。
以上の知見に基づき、本願発明者は寄生容量Ｃｇｇの容量値を低減し、安定してスイッチング動作をさせることができる双方向スイッチ素子を実現した。以下に、実施形態を用いて寄生容量Ｃｇｇの容量値を低減した双方向スイッチ素子について詳細に説明する。
（一実施形態）
図３は一実施形態に係る双方向スイッチ素子の断面構成を示している。図３に示すように、シリコン（Ｓｉ）からなる導電性の基板２０１の上に窒化アルミニウム（ＡｌＮ）からなる厚さが１００ｎｍのバッファ層２０２を介在させて、半導体層積層体２０３が形成されている。半導体層積層体２０３は、厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）からなる第１の層２０５と、厚さが２０ｎｍのアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる第２の層２０６とが下側から順次積層されている。
図３は一実施形態に係る双方向スイッチ素子の断面構成を示している。図３に示すように、シリコン（Ｓｉ）からなる導電性の基板２０１の上に窒化アルミニウム（ＡｌＮ）からなる厚さが１００ｎｍのバッファ層２０２を介在させて、半導体層積層体２０３が形成されている。半導体層積層体２０３は、厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）からなる第１の層２０５と、厚さが２０ｎｍのアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる第２の層２０６とが下側から順次積層されている。
第１の層２０５の第２の層２０６とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０１３ｃｍ−２以上で且つ移動度が１０００ｃｍ２Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。
半導体層積層体２０３の上には、互いに間隔をおいて第１のオーミック電極２１１と第２のオーミック電極２１２とが形成されている。第１のオーミック電極２１１及び第２のオーミック電極２１２は、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接触している。図３においては、コンタクト抵抗を低減するために、第２の層２０６の一部を除去すると共に第１の層２０５を４０ｎｍ程度掘り下げて、第１のオーミック電極２１１及び第２のオーミック電極２１２が第２の層２０６と第１の層２０５との界面に接するように形成した例を示している。
半導体層積層体２０３の上における第１のオーミック電極２１１と第２のオーミック電極２１２との間の領域に、第１のオーミック電極２１１側から順に第１のｐ型窒化物半導体層２１５を介在させて形成された第１のゲート電極２１７と、第２のｐ型窒化物半導体層２１６を介在させて形成された第２のゲート電極２１８とが形成されている。第１のｐ型窒化物半導体層２１５と第２のｐ型窒化物半導体層２１６との間隔は、半導体装置に印加される最大電圧に耐えられるように設計されている。また、第１のゲート電極２１７は、パラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、第１のｐ型窒化物半導体層２１５とオーミック接触している。同様に、第２のゲート電極２１８は、パラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、第２のｐ型窒化物半導体層２１６とオーミック接触している。
第１のｐ型窒化物半導体層２１５及び第２のｐ型窒化物半導体層２１６は、厚さが３００ｎｍで、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。第１のｐ型窒化物半導体層２１５及び第２のｐ型窒化物半導体層２１６と第２の層２０６とによりそれぞれｐｎ接合が形成される。これにより、第１のゲート電極２１７及び第２のゲート電極２１８に印加する電圧が０Ｖの場合においても、第１のｐ型窒化物半導体層２１５及び第２のｐ型窒化物半導体層２１６から第２の層２０６及び第１の層２０５中に基板２０１側及び第１のオーミック電極２１１側又は第２のオーミック電極２１２側に向かって空乏層が広がる。従って、第１のゲート電極２１７及び第２のゲート電極２１８に印加する電圧が０Ｖの場合においても、チャネル領域を流れる電流が遮断されるため、ノーマリオフ動作を行わせることが可能となる。本実施形態の双方向スイッチ素子の場合には、第１のゲート電極２１７及び第２のゲート電極２１８の閾値電圧は１Ｖ程度となる。
また、第１のゲート電極２１７及び第２のゲート電極２１８にｐｎ接合のビルトインポテンシャルを超える３Ｖ以上のゲート電圧が印加された場合に、チャネル領域に正孔を注入することができる。窒化物半導体において正孔の移動度は、電子の移動度よりもはるかに低いため、チャネル領域に注入された正孔は電流を流す担体としてほとんど寄与しない。このため、注入された正孔は同量の電子をチャネル領域内に発生させ、チャネル領域内に電子を発生させる効果を向上させる、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、動作電流が大きく、低抵抗なノーマリオフ型の双方向スイッチ素子を実現することが可能となる。
図１における寄生容量Ｃｇｇは、第１のゲート電極２１７と第２のゲート電極２１８との間に生じる容量であり、第１のゲート電極２１７と第２のゲート電極２１８との間に生じる電気力線の本数によってその値が決まる。従って、第１のゲート電極２１７と第２のゲート電極２１８との間において電気力線を遮断することにより寄生容量Ｃｇｇの容量値を小さくすることができる。
本実施形態の双方向スイッチ素子は、第１のゲート電極２１７と第２のゲート電極２１８との間の電気力線の本数を低減するために、金（Ａｕ）等からなる第１のシールド電極２２１及び第２のシールド電極２２２を有している。第１のシールド電極２２１は、第１のオーミック電極２１１と接続されており、第１のオーミック電極２１１と電位が実質的に等しい。また、第１の絶縁層２０８を介して第１のゲート電極２１７の上を覆い、端部が第１のゲート電極２１７よりも第２のゲート電極２１８側に達するように形成されている。第２のシールド電極２２２は、第２のオーミック電極２１２と接続されており、第２のオーミック電極２１２と電位が実質的に等しい。また、第１の絶縁層２０８を介して第２のゲート電極２１８の上を覆い、端部が第２のゲート電極２１８よりも第１のゲート電極２１７側に達するように形成されている。
第１の絶縁層２０８は、窒化シリコン（ＳｉＮ）等からなり、半導体層積層体２０３の上に、第１のオーミック電極２１１の一部及び第２のオーミック電極２１２の一部と第１のゲート電極２１７及び第２のゲート電極２１８とを覆うように形成されている。第１の絶縁層２０８は、第１のオーミック電極２１１を露出する開口部及び第２のオーミック電極２１２を露出する開口部を有している。第１のシールド電極２２１は、この開口部において第１のオーミック電極２１１と接続され、第２のシールド電極２２２は、この開口部開口部において第２のオーミック電極２１２と接続されている。また、第１のシールド電極２２１及び第２のシールド電極２２２とは互いに絶縁されており、第１のシールド電極２２１及び第２のシールド電極２２２とを覆うようにＳｉＮ等からなる第２の絶縁層２０９が形成されている。
第１のシールド電極２２１は、第１のオーミック電極２１１と第１のオーミック電極パッド（図示せず）とを接続する第１のオーミック電極配線を兼ねている。第２のシールド電極２２２は、第２のオーミック電極２１２と第１のオーミック電極パッド（図示せず）とを接続する第２のオーミック電極配線を兼ねている。第１のオーミック電極パッドは、図１における第１ソースＳ１に対応し、第２のオーミック電極パッドは第２ソースＳ２に対応する。また、第１のゲート電極２１７は図１における第１ゲートＧ１に対応する第１のゲート電極パッド（図示せず）と接続され、第２のゲート電極２１８は第２ゲートＧ２に対応する第２のゲート電極パッド（図示せず）と接続されている。
第１のシールド電極２２１及び第２のシールド電極２２２により、第１のゲート電極２１７と第２のゲート電極２１８との間に発生する電気力線の少なくとも一部を遮断できる。このため、寄生容量Ｃｇｇの容量値を低減することができる。電気力線の遮断を行うために、第１のシールド電極２２１は第１のゲート電極２１７の上を覆い、第２のシールド電極２２２は第２のゲート電極２１８の上を覆う必要がある。効率良く電気力線を遮断するためには、第１のシールド電極２２１の端部は、第１のゲート電極２１７における第２のゲート電極２１８側の端部よりも第２のゲート電極２１８側に位置し、第２のシールド電極２２２の端部は、第２のゲート電極２１８における第１のゲート電極２１７側の端部よりも第１のゲート電極２１７側に位置することが好ましい。
また、第１のゲート電極２１７よりも第２のゲート電極２１８側の位置において、第１のシールド電極２２１と半導体層積層体２０３との最小の間隔は、半導体層積層体２０３の表面から第１のゲート電極２１７の上面までの距離よりも狭いことが好ましい。同様に、第２のゲート電極２１８よりも第１のゲート電極２１７側の位置において、第２のシールド電極２２２と半導体層積層体２０３との最小の間隔は、半導体層積層体２０３の表面から第２のゲート電極２１８の上面までの距離よりも狭いことが好ましい。具体的には、第１のシールド電極２２１は、その端部において下面が、第１のゲート電極２１７の上面よりも半導体層積層体２０３側（下側）に位置し、第２のシールド電極２２２は、その端部において下面が、第２のゲート電極２１８の上面よりも半導体層積層体２０３側（下側）に位置することが好ましい。
なお、本実施形態においては、第１のゲート電極２１７は第１のｐ型窒化物半導体層２１５の上に形成され、第２のゲート電極２１８は第２のｐ型窒化物半導体層２１６の上に形成されている。このため、第１のシールド電極２２１の端部における第１のシールド電極２２１と半導体層積層体２０３との最小の間隔は、半導体層積層体２０３の上面から第１のｐ型窒化物半導体層２１５の上面までの距離よりも小さくしている。同様に、第２のシールド電極２２２の端部における第２のシールド電極２２２と半導体層積層体２０３との最小の間隔は、半導体層積層体２０３の上面から第２のｐ型窒化物半導体層２１６の上面までの距離よりも小さくしている。従って、第１のシールド電極２２１の端部は第１のゲート電極２１７の下面よりも半導体層積層体２０３側に位置し、第２のシールド電極２２２の端部は第２のゲート電極２１８の下面よりも半導体層積層体２０３側に位置している。これにより、第１のゲート電極２１７と第２のゲート電極２１８との間に生じる電気力線をより効率よく遮断することができる。
図４は、本実施形態の双方向スイッチ素子の寄生容量Ｃｇｇとシールド電極を有していない双方向スイッチ素子の寄生容量Ｃｇｇとを比較して示している。図４において横軸は第２ソースＳ２と第１ソースＳ１との間の電圧Ｖｓ２ｓ１であり、縦軸は寄生容量Ｃｇｇの容量値である。図４に示すように、電圧Ｖｓ２ｓ１が高い方が寄生容量Ｃｇｇの容量値が小さくなる。また、シールド電極を有する双方向スイッチ素子において寄生容量Ｃｇｇの容量値がシールド電極がない双方向スイッチ素子よりも小さくなった。その結果、ゲートノイズを低減でき、誤点弧が生じにくくより安定したスイッチング動作が可能な双方向スイッチ素子を実現できる。
なお、第１のシールド電極２２１及び第２のシールド電極２２２を設けることにより、寄生容量Ｃｇｇの容量値を低減できるだけでなく、第１のオーミック電極２１１と第１のゲート電極２１７との間の寄生容量Ｃｇｓ１及び第２のオーミック電極２１２と第２のゲート電極２１８との寄生容量Ｃｇｓ２の容量値を増加させることができる。寄生容量Ｃｇｓ１及び寄生容量Ｃｇｓ２の容量値を大きくすることにより、第１ゲートＧ１と第１ソースＳ１との間のインピーダンス及び第２ゲートＧ２と第２ソースＳ２との間のインピーダンを低減することができる。従って、高周波成分であるゲートノイズをより抑制することが可能となる。
本実施形態においては、第１の絶縁層２０８の上に第１のシールド電極２２１及び第２のシールド電極２２２を形成した。このため、第１のゲート電極２１７及び第２のゲート電極２１８と第１のシールド電極２２１及び第２のシールド電極２２２との最小の間隔と、第１のシールド電極２２１及び第２のシールド電極２２２と半導体層積層体２０３との最小の間隔とは、いずれも第１の絶縁層２０８の厚さにより決まり、ほぼ同じ値となる。電気力線の遮断を効率良く行うためには、第１のシールド電極２２１及び第２のシールド電極２２２の端部において、その下面と半導体層積層体２０３の上面との間隔をできるだけ小さくすることが好ましい。一方、第１のゲート電極２１７と第１のオーミック電極２１１との間の耐圧及び第２のゲート電極２１８と第２のオーミック電極２１２との間の耐圧は、第１のゲート電極２１７及び第２のゲート電極２１８と第１のシールド電極２２１及び第２のシールド電極２２２との間隔によって決まる。このため、第１のゲート電極２１７と第１のシールド電極２２１との間隔及び第２のゲート電極２１８と第２のシールド電極２２２との間隔はできるだけ大きくすることが好ましい。このため、図５に示すような構成としてもよい。
図５に示すように、第１のシールド電極２２１は第１の金属層２２１Ａと第２の金属層２２１Ｂとを有し、第２のシールド電極２２２は第３の金属層２２２Ａと第４の金属層２２２Ｂとを有する構成としてもよい。第２の層２０６の上には厚さが１００ｎｍ程度のＳｉＮからなる第１の絶縁層２５１が形成されている。第１のゲート電極２１７と第２のゲート電極２１８との間において、第１の絶縁層２５１の上には、互いに間隔をおいて第１の金属層２２１Ａと第３の金属層２２２Ａとが形成されている。第１の絶縁層２５１の上には、第１の金属層２２１Ａ及び第３の金属層２２２Ａを覆うように厚さが１００ｎｍ〜３００ｎｍ程度のＳｉＮからなる第２の絶縁層２５２が形成されている。第２の絶縁層２５２の上には第１のオーミック電極２１１及び第１の金属層２２１Ａと接続された第２の金属層２２１Ｂと、第２のオーミック電極２１２及び第３の金属層２２２Ａと接続された第４の金属層２２２Ｂとが形成されている。第１の金属層２２１Ａと第２の金属層２２１Ｂとにより第１のシールド電極２２１が形成され、第３の金属層２２２Ａと第４の金属層２２２Ｂとにより第２のシールド電極２２２が形成されている。第１のシールド電極２２１及び第２のシールド電極２２２を覆うようにＳｉＮからなる第３の絶縁層２５３が形成されている。
図５に示す双方向スイッチ素子は、第１のシールド電極２２１の端部における、その下面と半導体層積層体２０３の上面との間隔ｄ１及び第２のシールド電極２２２の端部における、その下面と半導体層積層体２０３の上面との間隔ｄ２は、第１の絶縁層２５１の厚さによって決まる。一方、第１のゲート電極２１７の上面と第１のシールド電極２２１の下面との間隔ｄ３及び第２のゲート電極２１８の上面と第２のシールド電極２２２の下面との間隔ｄ４は、第１の絶縁層２５１の厚さと第２の絶縁層２５２の厚さとの和となる。このため、間隔ｄ１及び間隔ｄ２を小さくしつつ間隔ｄ３及び間隔ｄ４を大きくすることが容易にできる。
第１の絶縁層２５１の厚さは、第１のシールド電極２２１及び第２のシールド電極２２２と半導体層積層体２０３との間の絶縁を確保できればできるだけ薄くすることが好ましい。少なくとも１０ｎｍ程度の厚さがあればよいが、成膜のしやすさ等を考慮すると５０ｎｍ〜１００ｎｍ程度とすればよい。第２の絶縁層２５２の膜さは厚い方が第１のゲート電極２１７と第１のオーミック電極２１１との間の耐圧及び第２のゲート電極２１８と第２のオーミック電極２１２との間の耐圧を高くできる。第１のゲート電極２１７と第１のオーミック電極２１１との間の耐圧は、第１のオーミック電極２１１と第１のゲート電極２１７（又は第１のｐ型窒化物半導体層２１５）との間隔の影響も受ける。このため、第１のオーミック電極２１１と第１のゲート電極２１７との間隔と、第１のゲート電極２１７と第１のシールド電極２２１との間隔とを等しくすればよい。第１のオーミック電極２１１と第１のゲート電極との間隔は、１μｍ程度とすることが一般的である。この場合には、第１のゲート電極２１７と第１のシールド電極２２１との間隔も１μｍ程度とすることが好ましい。但し、第１のオーミック電極２１１と第１のゲート電極２１７との間隔と、第１のゲート電極２１７と第１のシールド電極２２１との間隔とを等しくする必要はない。第２のゲート電極２１８と第２のオーミック電極２１２及び第２のシールド電極２２２との間隔も、第１のゲート電極２１７と第１のオーミック電極２１１及び第１のシールド電極２２１との間隔と同様に設定すればよい。
図６は、本実施形態の双方向スイッチ素子を用いた双方向スイッチ回路の一例を示している。双方向スイッチ回路は、本実施形態の双方向スイッチ素子３０１と、第１ゲートＧ１を駆動する第１のゲート駆動回路３０２Ａ及び第２ゲートＧ２を駆動する第２のゲート駆動回路３０２Ｂとにより構成されている。第１のゲート駆動回路３０２Ａと第１ゲートＧ１及び第２のゲート駆動回路３０２Ｂと第２ゲートＧ２とは、それぞれゲート抵抗Ｒｇを介して接続されている。また、第１のゲート駆動回路３０２Ａには第１の電源３０３Ａが接続されており、第２のゲート駆動回路３０２Ｂには第２の電源３０３Ｂが接続されている。第１のゲート駆動回路３０２Ａ及び第２のゲート駆動回路３０２Ｂは、それぞれ駆動信号に基づいて、第１ゲートＧ１及び第２ゲートＧ２にバイアス電圧を印加する。
本実施形態の双方向スイッチ素子を用いて双方向スイッチ回路を形成することにより、ゲートノイズが生じにくく、安定したスイッチング動作をする双方向スイッチ回路を実現できる。また、ゲート抵抗Ｒｇの抵抗値はスイッチング動作のターンオン時間及びターンオフ時間により決定する必要がある。ゲート抵抗Ｒｇの抵抗値が大きくなると、寄生容量Ｃｇｇの充放電電流によるゲートノイズが大きくなる。このため、従来のシールド電極を有していない双方向スイッチ素子を用いる場合には、ゲート抵抗Ｒｇの値に制限があった。しかし、本実施形態の双方向スイッチ素子は、寄生容量Ｃｇｇの容量値が低減されており、充放電電流を小さく抑えることができる。このため、ゲート抵抗Ｒｇの抵抗値を最適な値に設定できるという効果も得られる。
ゲート抵抗Ｒｇは、ゲート駆動回路３０２の内部抵抗であってもよい。ゲート駆動回路３０２により、第１ゲートＧ１及び第２ゲートＧ２を駆動することにより、第１ソースＳ１と第２ソースＳ２との間に双方向に電流を流す双方向導通動作、双方向の電流を遮断する双方向電流遮断動作、第１ソースＳ１から第２ソースＳ２へ電流を流し第２ソースＳ２から第１ソースＳ１への電流を遮断する第１のダイオード動作及び第２ソースＳ２から第１ソースＳ１へ電流を流し第１ソースＳ１から第２ソースＳ２への電流を遮断する第２のダイオード動作とを切り換えることができる。従って、第１ソースＳ１と第２ソースＳ２との間に電源３０５及び負荷３０６を接続することにより負荷３０６の動作を容易に制御することができる。これを組み合わせてハーフブリッジ回路を形成したり、さらに電力変換回路、モーター制御回路及びプラズマディスプレイの駆動回路等に応用したりすることができる。
本実施形態において、第１のゲート電極及び第２のゲート電極が、それぞれ第１のｐ型半導体層及び第２のｐ型半導体層の上に形成された、例を示した。これに限らず、第１のゲート電極及び第２のゲート電極が第２の層とショットキー接合した構成としたり、第１のゲート電極及び第２のゲート電極と第２の層との間にゲート絶縁膜が形成された構成としたりしてもよい。但し、ゲート電極がｐ型半導体層の上に形成された構成とすることにより以下のような利点が得られる。ｐ型半導体層の厚さは１００ｎｍ〜３００ｎｍ程度とすることが一般的である。このため、第１の絶縁層の厚さを５０ｎｍ程度とすれば、シールド電極の端部をゲート電極の下面よりも半導体層積層体側に形成することができる。このため、第１のゲート電極と第２のゲート電極との間の電気力線を遮断する効果を大きくすることができる。
本実施形態においては、基板に導電性のＳｉ基板を用いる例を示した。基板が導電性の場合には、基板の裏面に基板電位を安定化するための裏面電極を設けてもよい。裏面電極は、例えばニッケル（Ｎｉ）とクロム（Ｃｒ）と銀（Ａｇ）との厚さが８００ｎｍ程度の積層膜とすればよい。裏面電極は、第１のオーミック電極又は第２のオーミック電極と接続し、一方の電位に固定してもよい。また、裏面電極の電位が、第１のオーミック電極の電位及び第２のオーミック電極の電位のうちの高い方の電位よりも低い電位となるような回路を設けてもよい。このようにすれば、基板の電位が第１のオーミック電極の電位又は第２のオーミック電極の電位に固定されている場合と異なり、半導体素子の電位的な非対称性が大きくなり動作が不安定になるということを防ぐことができる。なお、Ｓｉ基板以外の炭化珪素（ＳｉＣ）又は窒化ガリウム（ＧａＮ）等の導電性の基板を用いてもよい。また、サファイア等の絶縁性の基板を用いることも可能である。
なお、本実施形態において、第１の絶縁層、第２の絶縁層及び第３の絶縁層をそれぞれＳｉＮとしたが、窒化アルミニウム（ＡｌＮ）又は酸化珪素（ＳｉＯ２）等の他の絶縁材料により形成してもよい。
本発明に係る双方向スイッチ素子及び双方向スイッチ回路は、ゲートノイズを低減して安定に動作する双方向スイッチ素子を実現でき、特に電力変換回路等に用いる双方向スイッチ素子及びそれを用いた双方向スイッチ回路として有用である。
１０１ 双方向スイッチ素子
１０２Ａ 第１のゲート駆動回路
１０２Ｂ 第２のゲート駆動回路
１０３Ａ 第１の電源
１０３Ｂ 第２の電源
２０１ 基板
２０２ バッファ層
２０３ 半導体層積層体
２０５ 第１の層
２０６ 第２の層
２０８ 第１の絶縁層
２０９ 第２の絶縁層
２１１ 第１のオーミック電極
２１２ 第２のオーミック電極
２１５ 第１のｐ型窒化物半導体層
２１６ 第２のｐ型窒化物半導体層
２１７ 第１のゲート電極
２１８ 第２のゲート電極
２２１ 第１のシールド電極
２２１Ａ 第１の金属層
２２１Ｂ 第２の金属層
２２２ 第２のシールド電極
２２２Ａ 第３の金属層
２２２Ｂ 第４の金属層
２５１ 第１の絶縁層
２５２ 第２の絶縁層
２５３ 第３の絶縁層
３０１ 双方向スイッチ素子
３０２Ａ 第１のゲート駆動回路
３０２Ｂ 第２のゲート駆動回路
３０３Ａ 第１の電源
３０３Ｂ 第２の電源
３０５ 電源
３０６ 負荷
１０２Ａ 第１のゲート駆動回路
１０２Ｂ 第２のゲート駆動回路
１０３Ａ 第１の電源
１０３Ｂ 第２の電源
２０１ 基板
２０２ バッファ層
２０３ 半導体層積層体
２０５ 第１の層
２０６ 第２の層
２０８ 第１の絶縁層
２０９ 第２の絶縁層
２１１ 第１のオーミック電極
２１２ 第２のオーミック電極
２１５ 第１のｐ型窒化物半導体層
２１６ 第２のｐ型窒化物半導体層
２１７ 第１のゲート電極
２１８ 第２のゲート電極
２２１ 第１のシールド電極
２２１Ａ 第１の金属層
２２１Ｂ 第２の金属層
２２２ 第２のシールド電極
２２２Ａ 第３の金属層
２２２Ｂ 第４の金属層
２５１ 第１の絶縁層
２５２ 第２の絶縁層
２５３ 第３の絶縁層
３０１ 双方向スイッチ素子
３０２Ａ 第１のゲート駆動回路
３０２Ｂ 第２のゲート駆動回路
３０３Ａ 第１の電源
３０３Ｂ 第２の電源
３０５ 電源
３０６ 負荷
Claims (7)
- 基板の上に形成された窒化物半導体からなる半導体層積層体と、
前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、
前記第１のオーミック電極と前記第２のオーミック電極との間に、前記第１のオーミック電極側から互いに間隔をおいて順次形成された第１のゲート電極及び第２のゲート電極と、
前記半導体層積層体の上に形成され、前記第１のゲート電極及び第２のゲート電極を覆う第１の絶縁層と、
前記第１の絶縁層の上に形成され、前記第１のオーミック電極と電位が等しく且つ前記第１のゲート電極の上を覆う第１のシールド電極と、
前記第１の絶縁層の上に形成され、前記第２のオーミック電極と電位が等しく且つ前記第２のゲート電極の上を覆う第２のシールド電極とを備え、
前記第１のシールド電極の端部は、前記第１のゲート電極よりも前記第２のゲート電極側に位置し、
前記第２のシールド電極の端部は、前記第２のゲート電極よりも前記第１のゲート電極側に位置していることを特徴とする双方向スイッチ素子。 - 前記第１のシールド電極の前記第１のゲート電極よりも前記第２のゲート電極側の位置における、前記第１のシールド電極と前記半導体層積層体との最小の間隔は、前記半導体層積層体の上面と前記第１のゲート電極の上面との間隔よりも小さく、
前記第２のシールド電極の前記第２のゲート電極よりも前記第１のゲート電極側の位置における、前記第２のシールド電極と前記半導体層積層体との最小の間隔は、前記半導体層積層体の上面と前記第２のゲート電極の上面との間隔よりも小さいことを特徴とする請求項１に記載の双方向スイッチ素子。 - 前記第１のシールド電極と前記半導体層積層体との最小の間隔は、前記第１のゲート電極と前記第１のシールド電極との最小の間隔よりも狭く、
前記第２のシールド電極と前記半導体層積層体との最小の間隔は、前記第２のゲート電極と前記第２のシールド電極との最小の間隔よりも狭いことを特徴とする請求項２に記載の双方向スイッチ素子。 - 前記第１の絶縁層の上に形成され、前記第１の絶縁層よりも膜厚が厚い第２の絶縁層をさらに備え、
前記第１の絶縁層における前記第１のゲート電極と前記第２のゲート電極との間の部分は、その上面の位置が前記第１のゲート電極の上面及び前記第２のゲート電極の上面の位置よりも下側であり、
前記第１のシールド電極は、
前記第１のゲート電極よりも前記第２のゲート電極側において、前記第１の絶縁層の上に形成され且つ前記第２の絶縁層に覆われた第１の金属層と、
前記第２の絶縁層の上に形成され、前記第２の絶縁層に形成された開口部において前記第１の金属層と接続された第２の金属層とを有し、
前記第２のシールド電極は、
前記第２のゲート電極よりも前記第１のゲート電極側において、前記第１の絶縁層の上に形成され且つ前記第２の絶縁層に覆われた第３の金属層と、
前記第２の絶縁層の上に形成され、前記第２の絶縁層に形成された開口部において前記第３の金属層と接続された第４の金属層とを有していることを特徴とする請求項３に記載の双方向スイッチ素子。 - 前記第１のゲート電極と前記半導体層積層体との間に形成された第１のｐ型窒化物半導体層及び前記第２のゲート電極と前記半導体層積層体との間に形成された第２のｐ型窒化物半導体層をさらに備えていることを特徴とする請求項２に記載の双方向スイッチ素子。
- 前記第１のシールド電極の前記第１のゲート電極よりも前記第２のゲート電極側の位置における、前記第１のシールド電極と前記半導体層積層体との最小の間隔は、前記半導体層積層体の上面と前記第１のｐ型窒化物半導体層の上面との間隔よりも小さく、
前記第２のシールド電極の前記第２のゲート電極よりも前記第１のゲート電極側の位置における、前記第２のシールド電極と前記半導体層積層体との最小の間隔は、前記半導体層積層体の上面と前記第２のｐ型窒化物半導体層の上面との間隔よりも小さいことを特徴とする請求項５に記載の双方向スイッチ素子。 - 請求項１〜６のいずれか１項に記載の双方向スイッチ素子と、
前記第１のゲート電極と第１のゲート抵抗を介して接続された第１のゲート駆動回路と、
前記第２のゲート電極と第２のゲート抵抗を介して接続された第２のゲート駆動回路とを備えていることを特徴とする双方向スイッチ回路。
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