JP2011199306A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same

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JP2011199306A
JP2011199306A JP2011125457A JP2011125457A JP2011199306A JP 2011199306 A JP2011199306 A JP 2011199306A JP 2011125457 A JP2011125457 A JP 2011125457A JP 2011125457 A JP2011125457 A JP 2011125457A JP 2011199306 A JP2011199306 A JP 2011199306A
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Inventor
Kazuhiro Fujikawa
Takashi Hoshino
孝志 星野
一洋 藤川
Original Assignee
Sumitomo Electric Ind Ltd
住友電気工業株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that is easy to manufacture and has lower loss while securing a high breakdown voltage, and to provide a method of manufacturing the semiconductor device.SOLUTION: A Schottky diode 10 as a semiconductor device includes a substrate 11 made of a semiconductor and an n-type layer 12 formed on the substrate 11. The n-type layer 12 has a groove 13 formed to extend from a second surface 12B as a surface on the opposite side from a first surface 12A as a surface on the side of the substrate 11 toward the first surface 12A. An oxide layer 14 as an insulator is arranged at a position where it comes into contact with a bottom wall 13A as a bottom portion of the groove 13, and the groove 13 is filled with a metal film 15 capable of coming into Schottky contact with the n-type layer 12 so as to contact a sidewall 13B of the groove 13. Further, an anode electrode 16 is arranged so as to contact the second surface 12B of the n-type layer 12.

Description

本発明は半導体装置およびその製造方法に関し、より特定的には、半導体からなる基板を備えた半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device and a manufacturing method thereof with a substrate made of a semiconductor.

近年の自動車、家電製品等の性能向上にともない、これらに用いられるパワーエレクトロニクス分野の半導体装置に対しては、省電力化や冷却フィンなどの小型化による電源の小型化(動作時の発熱の抑制)などの観点から低損失化が求められている。 Recent car, with the improved performance of such appliances, with respect to the semiconductor device of the power electronics field used to, suppression of heat generation during power miniaturization (operation by the miniaturization of such power saving and cooling fins ) and low loss is required in view of. 一方、信頼性向上の観点から耐圧の向上も求められている。 On the other hand, it is also demanded improvement in breakdown voltage in terms of reliability.

一般に、ダイオード、トランジスタなどの半導体装置において、耐圧を担うドリフト層を構成する材料が同一であれば、所望の耐圧を確保するために必要なドリフト層の厚さおよびキャリア濃度が決定される。 In general, diode, a semiconductor device such as a transistor, if the same material that constitutes the drift layer responsible for breakdown voltage, the thickness and the carrier concentration of the drift layer needed to ensure the desired breakdown voltage is determined. その結果、ドリフト層の抵抗も決定される。 As a result, the resistance of the drift layer is also determined. パワーエレクトロニクス分野の半導体装置においては、高い耐圧が要求されるため、半導体装置の損失に占めるドリフト層の抵抗の割合は大きい。 In the semiconductor device of the power electronics field, since high breakdown voltage is required, the ratio of the resistance of the drift layer to the loss of the semiconductor device is large. したがって、ドリフト層の抵抗を下げることで、半導体装置の低損失化を図ることができる。 Therefore, by lowering the resistance of the drift layer, it is possible to reduce the loss of the semiconductor device. ここで、ドリフト層の厚みを薄く、キャリア濃度を高くすることにより、ドリフト層の抵抗を下げることができるが、それに伴い耐圧は低下する。 Here, the thickness of the drift layer, by increasing the carrier concentration, it is possible to reduce the resistance of the drift layer, the breakdown voltage along with it is reduced. すなわち、ドリフト層の抵抗の低減と耐圧の向上とは相反する要求である。 That is contradictory requirements and improve the reduction and breakdown voltage of the resistance of the drift layer. そのため、従来、高い耐圧を確保しながら低損失化を図ることは困難であった。 Therefore, conventionally, achieving a low loss while maintaining high breakdown voltage is difficult.

これに対し、ドリフト層において薄いp型層(導電型がp型の材料からなる層)と薄いn型層(導電型がn型の材料からなる層)とを交互に配置することにより、pn接合を形成した構造(スーパージャンクション構造;SJ構造)が提案されている。 In contrast, by thin p-type layer in the drift layer to place a thin n-type layer (conductivity type is formed of p-type material) and (layer conductivity type is of n-type material) alternately, pn forming a junction structure (superjunction structure; SJ structure) has been proposed. これによれば、上述したpn接合により形成される空乏層のはたらきによってSJ構造を有するドリフト層は高い耐圧を有する。 According to this, the drift layer having a SJ structure by the action of a depletion layer formed by the pn junction described above has a high breakdown voltage. 一方、SJ構造中のn型層が電流の流路となって低い抵抗を確保することができる。 On the other hand, it can be n-type layer in the SJ structure to ensure a low resistance is a flow path of the current. さらに、ドリフト層の抵抗はp型層およびn型層の数を増やすことで、一層低減することができる。 Furthermore, the resistance of the drift layer is to increase the number of p-type and n-type layers can be further reduced. その結果、高い耐圧を確保しながら低損失化を図ることができる(たとえば、非特許文献1参照)。 As a result, it is possible to reduce the loss while securing a high breakdown voltage (e.g., see Non-Patent Document 1).

上述のSJ構造を半導体装置、たとえばドリフト層の抵抗の低減に有利な酸化膜電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor;MOSFET)である縦型MOSFETのドリフト層に適用する場合、基板を含む平面と交差する方向(縦方向)に伸びる薄いp型層およびn型層の繰り返し構造を形成する必要がある。 The aforementioned SJ structure semiconductor device, for example, advantageous oxide field effect transistor to reduce the resistance of the drift layer; when applied to the drift layer of the vertical MOSFET is a (Metal Oxide Semiconductor Field Effect Transistor MOSFET), a plane including the substrate repeating structure of intersecting direction (vertical direction) extending thin p-type layer and the n-type layer and it is necessary to form a. 一般に、p型層やn型層は、イオン注入などの方法により不純物を導入した後、アニール処理により不純物を拡散することにより形成される。 Generally, p-type layer and n-type layer, after introducing the impurities by methods such as ion implantation, is formed by diffusing impurities by annealing. しかし、上述の薄いp型層およびn型層を形成するためには、不純物の横方向への拡散を抑制しつつ、縦方向に選択的に拡散させる必要があり、実際の製造は非常に困難である。 However, in order to form a thin p-type layer and the n-type layer of above, while suppressing the diffusion in the lateral direction of the impurities in the vertical direction must be selectively diffused, actual production is very difficult it is. また、複雑な製造工程を採用してSJ構造を含む縦型MOSFETを製造可能としても、製造コストが上昇するという問題を生じる。 Also, the vertical MOSFET as possible preparation containing SJ structure employs a complicated production process, there arises a problem that the manufacturing cost is increased. さらに、上述のようにドリフト層の抵抗を一層低減するためにはp型層およびn型層の数を増やす(集積度を上げる)必要がある。 Furthermore, in order to further reduce the resistance of the drift layer as described above increases the number of p-type and n-type layers (increasing the degree of integration) needs. しかし、SJ構造形成後の半導体装置の製造工程において行なわれるエピタキシャル成長、熱酸化などの工程において、SJ構造内の不純物が拡散するため、集積度の上昇には限界がある。 However, epitaxial growth is performed in a manufacturing process of a semiconductor device after SJ structure formation, in the process such as thermal oxidation, since the impurities in the SJ structure is diffused, there is a limit to increase the degree of integration.

そこで、本発明の目的は、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供すること、およびその半導体装置を製造するための製造方法を提供することである。 An object of the present invention is to provide a semiconductor device which can achieve low loss is easy to manufacture, and while ensuring a high withstand voltage, and to provide a method for manufacturing the semiconductor device it is.

本発明に従った半導体装置は、半導体からなる基板と、基板上に形成されたn型層とを備えている。 The semiconductor device according to the present invention includes a substrate made of a semiconductor, and an n-type layer formed on the substrate. n型層は基板側の表面である第1の面とは反対側の表面である第2の面から第1の面に向けて延びるように形成された溝を有している。 n-type layer has a first to a surface formed so as to extend toward the first surface from the second surface is a surface opposite the groove the surface of the substrate side. 溝の底部には絶縁体が配置されており、かつ溝の側壁に接触するように上記n型層とショットキー接触可能な金属膜が形成されている。 The bottom of the groove are formed the n-type layer and the Schottky contact metal capable film to be in contact with the side wall of which is disposed an insulator, and a groove.

本発明者は、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置について鋭意検討を行なった。 The present inventors have, easy to manufacture, and have conducted intensive study for semiconductor device can be ensured while low loss high breakdown voltage. その結果、従来のSJ構造におけるpn接合に代えて、ショットキー障壁を利用した構造(Super Schottky Barrier構造;SSB構造)をドリフト層に配置することにより、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供できることを見出した。 As a result, instead of the pn junction in the conventional SJ structure, Schottky barrier using the structure; a (Super Schottky Barrier Structure SSB structure) by placing the drift layer, easy to manufacture, and ensuring a high breakdown voltage It found that it is possible to provide a semiconductor device capable of achieving with low loss. 具体的には、ドリフト層である基板上のn型層において、n型層とショットキー接触可能な金属膜が側壁に形成された溝を設けた。 Specifically, in the n-type layer of the substrate which is a drift layer, n-type layer and the Schottky contact metal capable film is provided with a groove formed in the side wall. その結果、本発明の半導体装置によれば、n型層に電流の流れないオフ状態においては、上述したショットキー接触によりn型層における溝の側壁付近に形成される空乏層のはたらきによってSSB構造を有するドリフト層は高い耐圧を確保することができる。 As a result, according to the semiconductor device of the present invention, in the off-state current does not flow to the n-type layer, SSB structure by the action of a depletion layer formed near the side walls of the grooves in the n-type layer by Schottky contact as described above drift layer having a can to ensure a high breakdown voltage. 一方、n型層に電流が流れるオン状態においては、SSB構造中の電流の流路となるn型層の導電性不純物濃度を高くすることができるので、結果的に電流の流路の抵抗を低くすることができる。 On the other hand, in the on-state current flows through the n-type layer, it is possible to increase the conductive impurity concentration in the n-type layer serving as a flow path of the current in SSB structure, as a result, the resistance of the current flow path it can be lowered.

さらに、溝の底部に絶縁体を配置することで、金属膜と基板に接触して配置される電極とが電気的に短絡状態となることを防止することができる。 Further, by disposing the insulator on the bottom of the groove, it is possible to prevent the electrode disposed in contact with the metal film and the substrate is electrically short-circuited state.

さらに、前述のように、SJ構造においてはpn接合を形成する必要があるため、pn接合を形成する工程の後に熱酸化、エピタキシャル成長などの高温下で行なわれる工程が実施された場合、導入されている不純物がpn接合面を越えて互いに拡散する。 Further, as described above, since in the SJ structure it is necessary to form a pn junction, thermal oxidation after the step of forming a pn junction, if the process performed at high temperature, such as epitaxial growth is performed, it is introduced impurities have to diffuse to each other across the pn junction surface. SJ構造ではこの制約に起因して、p型層とn型層との繰り返し構造の集積度を上げて、ドリフト層の抵抗を低下させることに対する限界が存在する。 The SJ structure due to this constraint, by increasing the degree of integration of the repeating structure of the p-type layer and the n-type layer, there is a limit for reducing the resistance of the drift layer. これに対し、本発明の半導体装置が備えるSSB構造によれば、SJ構造におけるpn接合に代えてショットキー接触を採用しているため、ショットキー接触を形成するための溝の集積度を上げることに対して上述のような拡散に起因した制約がない。 In contrast, according to the SSB structure provided in the semiconductor device of the present invention, because it uses a Schottky contact instead of the pn junction in the SJ structure, to increase the degree of integration of grooves for forming a Schottky contact there is no restriction due to diffusion, such as described above with respect to. その結果、上述の溝の集積度を上げることにより、ドリフト層の抵抗をさらに低下させることができる。 As a result, by increasing the degree of integration of the above-mentioned grooves, it is possible to further lower the resistance of the drift layer.

さらに、前述のように、SJ構造においては、縦型MOSFETのドリフト層に適用する場合のように、基板を含む平面と交差する方向(縦方向)に伸びる薄いp型層およびn型層の繰り返し構造を形成する必要がある場合がある。 Further, as described above, in the SJ structure, as in the case of applying the drift layer of the vertical MOSFET, the repetition of the thin p-type layer and n-type layer extending in a direction (longitudinal direction) intersecting the plane containing the substrate it may be necessary to form a structure. しかし、一般的にp型層およびn型層の形成において採用される、イオン注入などの方法により不純物を導入した後アニール処理により不純物を拡散する方法では、不純物の横方向への拡散を抑制しつつ、縦方向に選択的に拡散させる必要があり、実際の製造は非常に困難である。 However, generally employed in the formation of the p-type layer and the n-type layer, the method of diffusing impurities by annealing after introducing the impurities by methods such as ion implantation, to suppress the diffusion in the lateral direction of the impurities while, it is necessary to selectively diffuse in the vertical direction, the actual production is very difficult. また、複雑な製造工程を採用してSJ構造を含む縦型MOSFETを製造可能としても、製造コストが上昇するという問題を生じる。 Also, the vertical MOSFET as possible preparation containing SJ structure employs a complicated production process, there arises a problem that the manufacturing cost is increased. これに対し、本発明の半導体装置が備えるSSB構造によれば、SJ構造におけるpn接合に代えてショットキー接合を採用しており、ショットキー接触を形成するための溝は、RIE(Reactive Ion Etching;反応性イオンエッチング)などの一般的なエッチングで形成することが可能であり、かつ金属膜の形成にはEB(Electron Beam;電子ビーム蒸着法)、CVD(Chemical Vapor Deposition;化学蒸着法)などの一般的な方法を採用することができる。 In contrast, according to the SSB structure provided in the semiconductor device of the present invention employs a Schottky junction instead of a pn junction in the SJ structure, a groove for forming a Schottky contact, RIE (Reactive Ion Etching ; it is possible to form a general etching reactive ion etching), and the formation of the metal film EB (electron beam; electron beam evaporation), CVD (chemical vapor deposition; chemical vapor deposition), etc. it can be employed a general method. その結果、容易に、かつ製造コストを上昇させること無く、SSB構造を有するドリフト層を備えた半導体装置を製造することができる。 As a result, it is possible to easily and without increasing the manufacturing cost, to manufacture a semiconductor device having a drift layer having a SSB structure. さらに、金属膜の材料により障壁高さを自由に設定できるため、半導体装置の構成の自由度が向上する。 Furthermore, since it is possible to freely set the barrier height of a material of the metal film, the degree of freedom of the configuration of a semiconductor device is improved.

以上のように、本発明の半導体装置によれば、高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供することができる。 As described above, according to the semiconductor device of the present invention, it is possible to provide a semiconductor device which can achieve low loss while ensuring a high withstand voltage. すなわち、一般的構造を有する半導体装置においてはドリフト層の材料を決定すると、それに伴い耐圧の向上とドリフト層の抵抗の低減とはある限界以上には同時に達成することができない(物理限界)。 That is, when a semiconductor device having a general structure determines the material of the drift layer can not be achieved at the same time over a certain limit and it along with reduction in the resistance of the improvement and the drift layer of the pressure (physical limits). しかし、SJ構造と同様に、SSB構造をドリフト層に備えることで、物理限界を越えて耐圧を向上させつつドリフト層の抵抗を低減することができる。 However, as with SJ structure, by providing the SSB structure in the drift layer, while improving the withstand voltage across the physical limits it is possible to reduce the resistance of the drift layer. そして、SSB構造はSJ構造以上に集積度を向上させることが可能であるため、ドリフト層の抵抗をSJ構造よりもさらに低下させることができる。 Then, SSB structure since it is possible to improve the degree of integration than SJ structure, it is possible to further reduce than SJ structure the resistance of the drift layer. さらに、SSB構造はSJ構造に比べて製造が容易であるため、半導体装置の製造コストをSJ構造よりも低く抑えることができる。 Additionally, SSB structures for their ease of manufacture compared to SJ structure, it is possible to suppress the manufacturing cost of the semiconductor device lower than the SJ structure.

ここで、n型層とは、導電型がn型の材料からなる層をいう。 Here, the n-type layer refers to a layer of conductivity type of n-type material. また、金属膜には、溝の幅よりも厚みが薄く、溝の側壁に沿うように形成されたもののみならず、溝を充填するように形成されたものも含まれる。 Also, the metal film is thinner thickness than the width of the groove, not only those being formed along the side walls of the groove, also include those formed so as to fill the groove.

また、n型層とショットキー接触可能な金属は、n型層における導電型がn型である不純物(n型不純物)の濃度、必要な耐圧、n型層の材料などに応じて適宜選択することができる。 Further, n-type layer and the Schottky contact metal capable, the concentration of impurity (n-type impurity) conductivity type in the n-type layer is an n-type, appropriately selected depending on the required breakdown voltage, the n-type layer material be able to. たとえば、n型不純物の濃度を1×10 16 /cm とする場合、ショットキー障壁は1.06eV以上であることが好ましい。 For example, when the concentration of the n-type impurity and 1 × 10 16 / cm 3, it is preferable Schottky barrier is higher 1.06EV. これにより、250℃、1200Vにおける漏れ電流を1000μA以下とすることができる。 Thus, 250 ° C., it is possible to make the leakage current 1000μA less in 1200 V. ここで、たとえば炭化珪素をn型層の材料に採用した場合、n型層とショットキー接触可能な金属としてはコバルト(Co)、ニッケル(Ni)、ゲルマニウム(Ge)、セレン(Se)、テルル(Te)、パラジウム(Pd)、ロジウム(Rh)、イリジウム(Ir)、白金(Pt)、金(Au)などが挙げられる。 Here, for example, when employing silicon carbide in the material of the n-type layer, n-type layer and the shot as the key-contactable metallic cobalt (Co), nickel (Ni), germanium (Ge), selenium (Se), tellurium (Te), palladium (Pd), rhodium (Rh), iridium (Ir), platinum (Pt), and the like gold (Au).

また、さらにドリフト層の抵抗を低減するために、たとえばn型不純物の濃度を1×10 17 /cm とする場合、ショットキー障壁は1.16eV以上であることが好ましい。 Further, in order to further reduce the resistance of the drift layer, for example, when the concentration of the n-type impurity and 1 × 10 17 / cm 3, it is preferable Schottky barrier is at least 1.16 eV. これにより、250℃、1200Vにおける漏れ電流を100μA以下とすることができる。 Thus, 250 ° C., can be a leakage current and 100μA or less at 1200 V. ここで、たとえば炭化珪素をn型層の材料に採用した場合、n型層とショットキー接触可能な金属としてはニッケル(Ni)、パラジウム(Pd)、イリジウム(Ir)、白金(Pt)、金(Au)などが挙げられる。 Here, for example, when employing silicon carbide in the material of the n-type layer, n-type layer and the Schottky contactable The metallic nickel (Ni), palladium (Pd), iridium (Ir), platinum (Pt), gold (Au) and the like.

また、さらにドリフト層の抵抗を低減するために、たとえばn型不純物の濃度を1×10 18 /cm とする場合、ショットキー障壁は1.27eV以上であることが好ましい。 Further, in order to further reduce the resistance of the drift layer, for example, when the concentration of the n-type impurity and 1 × 10 18 / cm 3, it is preferable Schottky barrier is at least 1.27 eV. これにより、250℃、1200Vにおける漏れ電流を10μA以下とすることができる。 Thus, 250 ° C., can be a leakage current and 10μA or less at 1200 V. ここで、たとえば炭化珪素をn型層の材料に採用した場合、n型層とショットキー接触可能な金属としてはニッケル(Ni)、パラジウム(Pd)、イリジウム(Ir)、白金(Pt)などが挙げられる。 Here, for example, when employing silicon carbide in the material of the n-type layer, n-type layer and the Schottky contactable The metallic nickel (Ni), palladium (Pd), iridium (Ir), platinum (Pt) is and the like.

上記半導体装置において好ましくは、絶縁体と隣接する位置に形成されたp型領域をさらに備えている。 Preferably, in the above semiconductor device further includes a p-type region formed in a position adjacent to the insulator. 前述のように、本発明の半導体装置においては、溝の底部に絶縁体を配置することで、金属膜と基板に接触して配置される電極とが電気的に短絡状態となることが防止されている。 As described above, in the semiconductor device of the present invention, by disposing the insulator on the bottom of the groove, it is possible to prevent the electrode disposed in contact with the metal film and the substrate becomes electrically shorted state ing. ここで、この絶縁体とn型層との境界付近においては電界が集中する。 Here, the electric field is concentrated in the vicinity of the boundary between the insulator and the n-type layer. これに対して、この絶縁体に隣接する位置にp型領域をさらに備えることにより、電界の集中を緩和することができる。 In contrast, by further comprising a p-type region at a position adjacent to the insulator, it is possible to alleviate the concentration of the electric field. なお、p型領域とは導電型がp型の材料からなる領域をいう。 Incidentally, it refers to a region where the conductive type is made of p-type material and p-type region.

上記半導体装置において好ましくは、n型層において、導電型がn型の不純物の濃度は上記第1の面側から第2の面側に向けて徐々に高くなっている。 Preferably, in the above semiconductor device, the n-type layer, the concentration of the conductivity type of the n-type impurity is higher gradually toward the second surface from the first surface side.

ドリフト層の抵抗を低減するためには、n型層におけるn型不純物の濃度を高くすることが望ましい。 In order to reduce the resistance of the drift layer, it is desirable to increase the concentration of the n-type impurity in the n-type layer. しかし、単にn型不純物の濃度を高くすると、特に高温において、漏れ電流が増加する恐れがある。 However, Simply increasing the concentration of n-type impurity, especially at high temperatures, there is a possibility that leakage current increases. これに対し、漏れ電流に対する影響の大きい第1の面側においては漏れ電流の低減を重視してn型不純物の濃度を小さくしつつ、漏れ電流に対する影響の比較的小さい第2の面側に向けてドリフト層の抵抗の低減を重視してn型不純物の濃度が徐々に高くなるようにすることで、漏れ電流を抑制しつつドリフト層の抵抗を低減することができる。 In contrast, while the first surface having a large influence on the leakage current by reducing the concentration of the n-type impurity with an emphasis on reducing the leakage current, toward the relatively small second surface of the impact against leakage currents the concentration of the n-type impurity with an emphasis on reducing the resistance of the drift layer Te by so increases gradually, it is possible to reduce the resistance of the drift layer while suppressing the leakage current.

なお、n型不純物の濃度勾配はたとえば第1の面から第2の面に向けて直線的に増加していてもよいが、曲線状、階段状に増加していてもよく、少なくとも第1の面側から厚さ1μm、好ましくは2μm程度の領域が第2の面側から厚さ2μm程度の領域に比べて、n型不純物の濃度が低くなっていればよい。 The concentration gradient of the n-type impurity may be increased linearly, for example, from the first surface toward the second surface, but curved, may also be increased stepwise, at least a first the thickness from the side of 1 [mu] m, preferably the region of about 2μm is compared to the area of ​​the thickness of about 2μm from the second surface side, the concentration of n-type impurity we are sufficient low.

上記半導体装置において好ましくは、n型層において、金属膜の基板側の端部と第1の面との間の領域には、導電型がn型の不純物について第2の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されている。 Preferably, in the above semiconductor device, the n-type layer, the region between the end and the first surface of the substrate side of the metal film, conductivity type in the surface layer of the second surface about the n-type impurity region having a relatively low impurity concentration is formed than the impurity concentration.

これにより、漏れ電流を抑制しつつドリフト層の抵抗を低減することができる。 Thus, it is possible to reduce the resistance of the drift layer while suppressing the leakage current. 具体的には、漏れ電流に対する影響の大きい金属膜の基板側の端部と第1の面との間の領域に、n型不純物の濃度が第2の面側の表面層での当該濃度よりも低い領域を形成することにより、漏れ電流の増加を抑制するとともに、漏れ電流に対する影響の比較的小さい他の領域におけるn型不純物の濃度を高くすることにより、低いドリフト層の抵抗を確保している。 More specifically, in the area between the end portion and the first surface on the substrate side of the larger metal film effect on the leakage current, the concentration of n-type impurity than the concentration at the surface layer of the second surface by also forming a lower region, while suppressing an increase in the leakage current, by increasing the concentration of the n-type impurity in relatively small other areas of influence on the leakage current, to ensure the resistance of the low drift layer there. このn型不純物濃度の低い領域は、特に電界の集中の大きい絶縁体とn型層との境界付近に形成することが望ましい。 The n-type low impurity concentration region, it is desirable to particularly formed in the vicinity of a boundary between the larger insulator and n-type layer of concentration of electric field. なお、第2の面側の表面層とは、第2の面側の表面から厚さ2μmの領域をいう。 Note that the second surface of the surface layer refers to a region having a thickness of 2μm from the surface of the second surface.

上記半導体装置において好ましくは、基板およびn型層は、ワイドバンドギャップ半導体からなっている。 Preferably, in the above semiconductor device, the substrate and the n-type layer is composed of a wide band gap semiconductor. ワイドバンドギャップ半導体は半導体装置に一般的に用いられている珪素(Si)などの半導体に比べて破壊電界強度が高いため、ドリフト層であるn型層を薄くしても耐圧を確保しやすくなる。 The semiconductor breakdown field strength compared to such wide band gap semiconductor is silicon which is generally used in a semiconductor device (Si) is higher, becomes also easy to secure the breakdown voltage by reducing the n-type layer is a drift layer . その結果、ドリフト層を薄くすることでドリフト層の抵抗を低減し、低損失な半導体装置を提供することができる。 As a result, to reduce the resistance of the drift layer by thinning the drift layer, it is possible to provide a low-loss semiconductor device.

ここで、ワイドバンドギャップ半導体とは、従来から半導体として使用されてきたSiよりもバンドギャップが大きい半導体材料をいい、たとえば炭化珪素(SiC)、窒化ガリウム(GaN)、ダイヤモンドなどが挙げられる。 Here, the wide band gap semiconductor, conventionally refers to a semiconductor material having a band gap larger than Si which have been used as a semiconductor, for example silicon carbide (SiC), gallium nitride (GaN), such as a diamond and the like.

本発明に従った半導体装置の製造方法は、半導体からなる基板を準備する工程と、基板上にn型層を形成するn型層形成工程と、n型層に、基板側の表面である第1の面とは反対側の表面である第2の面から第1の面に向けて延びる溝をエッチングにより形成する溝形成工程と、溝の底部に絶縁体を形成する工程と、絶縁体が形成された溝の側壁に接触するように、n型層とショットキー接触可能な金属膜を形成する工程とを備えている。 The method of manufacturing a semiconductor device according to the present invention includes the steps of preparing a substrate composed of semiconductor, and the n-type layer forming step of forming an n-type layer on the substrate, the n-type layer, the surface of the substrate side first a groove forming step of forming a groove extending toward the first surface from the second surface is the surface opposite to the first surface by etching, and forming an insulator on the bottom of the groove, the insulator to be in contact with the side walls of the formed grooves, and a step of forming an n-type layer and the Schottky contact metal capable film. 本発明の半導体装置の製造方法によれば、前述の優れた特性を有する本発明の半導体装置を容易に製造することができる。 According to the manufacturing method of the semiconductor device of the present invention, it is possible to easily manufacture the semiconductor device of the present invention having excellent properties described above.

上記半導体装置の製造方法において好ましくは、n型層形成工程は、基板上に第1のn型層を形成する工程と、第1のn型層における基板側とは反対側の面上に開口パターンを有するマスク層を形成する工程と、マスク層をマスクとして用いて、第1のn型層に対してイオン注入を行なうことにより、第1のn型層にp型領域を形成する工程と、マスク層を除去する工程と、マスク層が除去された第1のn型層上に、第2のn型層を形成する工程とを含んでいる。 In the preferred method of manufacturing the semiconductor device, n-type layer forming step includes a step of forming a first n-type layer on the substrate, the substrate side of the first n-type layer opening on the opposite surface forming a mask layer having a pattern, using the mask layer as a mask, by performing ion implantation to the first n-type layer, forming a p-type region on the first n-type layer includes the step of removing the mask layer, the first n-type layer on which the mask layer is removed, and forming a second n-type layer. さらに、溝形成工程において形成される溝は、第2のn型層を貫通してp型領域に至るように形成される。 Additionally, the groove formed in the groove forming step is formed so as to reach the p-type region through the second n-type layer.

これにより、絶縁体と隣接する位置に形成されたp型領域を備えることによって、絶縁体とn型層との境界付近における電界の集中を緩和可能な本発明の半導体装置を容易に製造することができる。 Thus, by providing the p-type region formed in a position adjacent to the insulator, possible to easily manufacture the semiconductor device of the relaxable present invention the concentration of the electric field in the vicinity of the boundary between the insulator and n-type layer can.

上記半導体装置の製造方法において好ましくは、n型層形成工程において形成されるn型層における導電型がn型である不純物の濃度は、第1の面側から第2の面側に向けて徐々に高くなるようにn型層形成工程が実施される。 In the preferred method of manufacturing the semiconductor device, the concentration of the impurity conductivity type of the n-type layer formed in the n-type layer formation step is n-type, toward the first surface to the second surface side gradually n-type layer formation step is performed to be higher in.

これにより、n型層において、n型不純物の濃度が第1の面側から第2の面側に向けて徐々に高くなっていることによって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。 Thus, the n-type layer, by the concentration of the n-type impurity is gradually increased toward the first surface to the second surface, to reduce the resistance of the drift layer while suppressing the leakage current it is possible to easily manufacture the semiconductor device of the present invention capable possible.

なお、上記n型層形成工程は、たとえばn型層形成工程を気相エピタキシャル成長により実施する場合、原料ガスに含まれるn型不純物の濃度を徐々に増加させながら行なうことにより、実施することができる。 Incidentally, the n-type layer forming step, for example, when the n-type layer formation step is carried out by vapor phase epitaxy, by performing while gradually increasing the concentration of the n-type impurity contained in the raw material gas can be carried out .

上記半導体装置の製造方法において好ましくは、n型層形成工程において形成されるn型層において、金属膜の基板側の端部と第1の面との間の領域には、導電型がn型の不純物について第2の面側の表面層における不純物濃度よりも相対的に低いn型不純物濃度を有する領域が形成されるようにn型層形成工程が実施される。 Preferably in the above-described method for manufacturing a semiconductor device, in the n-type layer formed in the n-type layer forming step, a region between the end and the first surface of the substrate side of the metal film, the conductive type is n-type n-type layer forming step as a region having a relatively low n-type impurity concentration than the impurity concentration in the second surface of the surface layer for the impurities is formed is performed.

これにより、n型層において、金属膜の基板側の端部と第1の面との間の領域に、第2の面側の表面層におけるn型不純物の濃度よりも相対的に低い不純物の濃度を有する領域が形成されていることによって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。 Thus, the n-type layer, the region between the end and the first surface of the substrate side of the metal film, a relatively low impurity than the concentration of n-type impurity in the surface layer of the second surface by being regions formed having a concentration, it is possible to easily manufacture the semiconductor device of the invention capable of reducing the resistance of the drift layer while suppressing the leakage current.

なお、上記n型層形成工程は、たとえばn型層形成工程を気相エピタキシャル成長により実施する場合、金属膜の基板側の端部と第1の面との間の領域を形成する期間において、原料ガスに含まれるn型不純物の濃度を低くする期間を設けることにより、実施することができる。 Incidentally, the n-type layer forming step, for example, when the n-type layer formation step is carried out by vapor phase epitaxy, in a period for forming a space between the end and the first surface of the substrate side of the metal film, the raw material by providing a period to lower the concentration of n-type impurities contained in the gas can be carried out.

上記半導体装置の製造方法において好ましくは、第1のn型層における導電型がn型である不純物の濃度が、第2のn型層における導電型がn型である不純物の濃度に比べて相対的に低くなるように、第1のn型層を形成する工程および第2のn型層を形成する工程が実施される。 In the preferred method of manufacturing the semiconductor device, the concentration of the impurity conductivity type of the first n-type layer is an n-type, the conductivity type of the second n-type layer as compared to the concentration of the impurity is an n-type relative so to lower to form a step and the second n-type layer to form the first n-type layer is performed.

より具体的には、第1のn型層を形成する工程および第2のn型層を形成する工程のそれぞれの工程においては一定の条件で第1のn型層および第2のn型層を形成しながら、第1のn型層を形成する際の条件は第2のn型層を形成する際の条件と比べてn型不純物が少なくなるような条件とすることができる。 More specifically, the first n-type layer and the second n-type layer under certain conditions in each step of the process for forming the step and the second n-type layer to form the first n-type layer while forming, conditions for forming the first n-type layer may be a condition as n-type impurity is smaller in comparison with the time of forming the second n-type layer. その結果、漏れ電流に対する影響の大きい第1の面側においては漏れ電流の低減を重視してn型不純物の濃度を小さくしつつ、漏れ電流に対する影響の比較的小さい第2の面側においてはドリフト層の抵抗の低減を重視してn型不純物の濃度が高くなるように第1のn型層および第2のn型層を形成できる。 As a result, while reducing the concentration of the n-type impurity with an emphasis on reducing the leakage current in the first surface a large effect on the leakage current, drift in the relatively small second surface of the impact against leakage currents can form the first n-type layer and the second n-type layer so that the concentration of the n-type impurity with an emphasis on reducing the resistance of the layer increases. したがって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。 Therefore, it is possible to easily manufacture the semiconductor device of the invention capable of reducing the resistance of the drift layer while suppressing the leakage current.

なお、上記第1のn型層を形成する工程および第2のn型層を形成する工程は、たとえばこれらの工程を気相エピタキシャル成長により実施する場合、第1のn型層を形成する工程における原料ガスに含まれるn型不純物の濃度を第2のn型層を形成する工程よりも低くすることにより、実施することができる。 Incidentally, in the step of forming a step and the second n-type layer to form the first n-type layer, for example if these steps are carried out by vapor phase epitaxial growth, forming a first n-type layer the concentration of the n-type impurity contained in the raw material gas by reducing the step of forming a second n-type layer, may be implemented.

上記半導体装置の製造方法において好ましくは、半導体からなる基板を準備する工程においてはワイドバンドギャップ半導体からなる基板が準備され、n型層形成工程においてはワイドバンドギャップ半導体からなるn型層が形成される。 Preferably in the above-described method for manufacturing a semiconductor device, in the step of preparing a substrate composed of a semiconductor is prepared a substrate made of wide band gap semiconductor, n-type layer made of wide band gap semiconductor in the n-type layer formation step is formed that.

これにより、ワイドバンドギャップ半導体は半導体装置に一般的に用いられているSiなどの半導体に比べて破壊電界強度が高いため、ドリフト層であるn型層を薄くしても耐圧を確保しやすくなる。 Thus, since the semiconductor breakdown field strength compared to such Si wide band gap semiconductors which are generally used in a semiconductor device is high, becomes also easy to secure the breakdown voltage by reducing the n-type layer is a drift layer . その結果、n型層形成工程において形成されるドリフト層としてのn型層を薄くすることでドリフト層の抵抗を低減し、低損失な半導体装置を製造することができる。 As a result, to reduce the resistance of the drift layer by thinning the n-type layer as a drift layer formed in the n-type layer forming step, it is possible to produce a low-loss semiconductor device.

以上の説明から明らかなように、本発明の半導体装置およびその製造方法によれば、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置およびその半導体装置を容易に製造することができる半導体装置の製造方法を提供することができる。 As apparent from the above description, according to the semiconductor device and the manufacturing method thereof of the present invention, it is easy to manufacture, and easy to semiconductor device and a semiconductor device can be reduced loss while ensuring a high breakdown voltage method of manufacturing a semiconductor device can be manufactured to be able to provide.

実施の形態1の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。 It is a schematic sectional view showing a shot key diode structure as a semiconductor device of the first embodiment. ショットキーダイオードが配列されることにより形成される1チップのショットキーダイオード素子の構成を示す概略平面図である。 Schottky diode is a schematic plan view showing the configuration of a one-chip Schottky diode formed by are arranged. ショットキーダイオードが配列されることにより形成される1チップのショットキーダイオード素子の構成を示す概略平面図である。 Schottky diode is a schematic plan view showing the configuration of a one-chip Schottky diode formed by are arranged. 実施の形態1のショットキーダイオード製造工程の概略を示す図である。 Is a diagram illustrating an outline of a Schottky diode fabrication process according to the first embodiment. 実施の形態1のショットキーダイオードの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the Schottky diode according to the first embodiment. 実施の形態1のショットキーダイオードの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the Schottky diode according to the first embodiment. 実施の形態1のショットキーダイオードの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the Schottky diode according to the first embodiment. 実施の形態1のショットキーダイオードの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the Schottky diode according to the first embodiment. 実施の形態1のショットキーダイオードの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the Schottky diode according to the first embodiment. 実施の形態1のショットキーダイオードの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the Schottky diode according to the first embodiment. 実施の形態2の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。 It is a schematic sectional view showing a shot key diode structure as a semiconductor device of the second embodiment. 実施の形態2のショットキーダイオード製造方法の概略を示す図である。 Is a diagram illustrating an outline of a Schottky diode fabrication method of the second embodiment. 実施の形態2のショットキーダイオードの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the Schottky diode according to the second embodiment. 実施の形態2のショットキーダイオードの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the Schottky diode according to the second embodiment. 実施の形態2のショットキーダイオードの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the Schottky diode according to the second embodiment. 実施の形態2のショットキーダイオードの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the Schottky diode according to the second embodiment. 実施の形態2のショットキーダイオードの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the Schottky diode according to the second embodiment. 実施の形態4の半導体装置としての酸化膜電界効果トランジスタ(MOSFET)の構成を示す概略断面図である。 It is a schematic sectional view showing a structure of oxide film field effect transistor as a semiconductor device of the fourth embodiment (MOSFET). MOSFETが配列されることにより形成される1チップのMOSFET素子の構成を示す概略平面図である。 MOSFET is a schematic plan view showing the structure of a MOSFET device 1 chips formed by being arranged. 実施の形態4のMOSFETの製造工程の概略を示す図である。 It is a diagram schematically showing a manufacturing process of the MOSFET according to the fourth embodiment. 実施の形態4のMOSFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the MOSFET according to the fourth embodiment. 実施の形態4のMOSFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the MOSFET according to the fourth embodiment. 実施の形態4のMOSFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the MOSFET according to the fourth embodiment. 実施の形態4のMOSFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the MOSFET according to the fourth embodiment. 実施の形態4のMOSFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the MOSFET according to the fourth embodiment. 実施の形態4のMOSFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the MOSFET according to the fourth embodiment. 実施の形態4のMOSFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the MOSFET according to the fourth embodiment. 実施の形態4のMOSFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for explaining the manufacturing method of the MOSFET according to the fourth embodiment. 実施の形態4の半導体装置としてのMOSFETにおける変形例の構成を示す概略断面図である。 It is a schematic sectional view showing a configuration of a modification of the MOSFET as a semiconductor device of the fourth embodiment. 実施の形態5の半導体装置としての接合型電界効果トランジスタ(JFET)の構成を示す概略断面図である。 It is a schematic sectional view showing a structure of a junction field effect transistor as a semiconductor device in the fifth embodiment (JFET). 実施の形態5のJFETの製造工程の概略を示す図である。 It is a diagram schematically showing a manufacturing process of the JFET of the fifth embodiment. 実施の形態5のJFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for illustrating a manufacturing method of the JFET of the fifth embodiment. 実施の形態5のJFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for illustrating a manufacturing method of the JFET of the fifth embodiment. 実施の形態5のJFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for illustrating a manufacturing method of the JFET of the fifth embodiment. 実施の形態5のJFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for illustrating a manufacturing method of the JFET of the fifth embodiment. 実施の形態5のJFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for illustrating a manufacturing method of the JFET of the fifth embodiment. 実施の形態5のJFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for illustrating a manufacturing method of the JFET of the fifth embodiment. 実施の形態5のJFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for illustrating a manufacturing method of the JFET of the fifth embodiment. 実施の形態5のJFETの製造方法を説明するための概略断面図である。 It is a schematic sectional view for illustrating a manufacturing method of the JFET of the fifth embodiment.

以下、図面に基づいて本発明の実施の形態を説明する。 Hereinafter, an embodiment of the present invention with reference to the accompanying drawings. なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。 Incidentally, the description thereof will not be repeated denoted by the same reference numerals to the same or corresponding parts in the following drawings.

(実施の形態1) (Embodiment 1)
図1は本発明の一実施の形態である実施の形態1の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。 Figure 1 is a schematic sectional view showing a shot key diode configuration as a is a semiconductor device of the first embodiment to an embodiment of the present invention. また、図2および図3は、ショットキーダイオードが配列されることにより形成される1チップのショットキーダイオード素子の構成を示す概略平面図である。 Further, FIGS. 2 and 3 are schematic plan views showing the structure of a one-chip Schottky diode formed by the Schottky diode is arranged. 図1〜図3を参照して、本発明の実施の形態1の半導体装置であるショットキーダイオードの構成を説明する。 Referring to FIGS, the structure of the Schottky diode is a semiconductor device of the first embodiment of the present invention.

図1を参照して、本発明の実施の形態1の半導体装置であるショットキーダイオード10は、ワイドバンドギャップ半導体からなる基板11と、基板11上に形成されたn型層12とを備えている。 Referring to FIG. 1, the Schottky diode 10 is a semiconductor device of the first embodiment of the present invention, includes a substrate 11 made of wide band gap semiconductor and an n-type layer 12 formed on the substrate 11 there. n型層12は基板11側の表面である第1の面12Aとは反対側の表面である第2の面12Bから第1の面12Aに向けて延びるように形成された溝13を有している。 n-type layer 12 has a first surface 12A grooves 13 formed so as to extend toward the second surface 12B is a surface opposite to the first surface 12A and a surface of the substrate 11 side ing. 溝13の内部において、溝13の底部である底壁13Aに接触する位置には絶縁体としての酸化物層14が配置されており、かつ溝13の側壁13Bに接触するようにn型層12とショットキー接触可能な金属膜15が溝13を埋めるように形成されている。 In the groove 13, at a position in contact with the bottom wall 13A is a bottom of the groove 13 is disposed oxide layer 14 as an insulator, and n-type to be in contact with the side wall 13B of the groove 13 layer 12 Schottky contact can be metal film 15 is formed so as to fill the groove 13 and. さらに、n型層12の第2の面12Bの上にはアノード電極16が配置されている。 Further, the anode electrode 16 is disposed on the second surface 12B of n-type layer 12. アノード電極16の端面は溝13の側壁13Bの位置から所定の距離だけ離れた場所に位置する。 The end surface of the anode electrode 16 is positioned in a location a predetermined distance away from the position of the side wall 13B of the groove 13. 異なる観点から言えば、アノード電極16の幅は2つの隣接する溝13の間の距離より小さい。 Speaking from a different perspective, the width of the anode electrode 16 is smaller than the distance between two adjacent grooves 13. そのため、アノード電極16の端面に隣接する領域では、金属膜15がn型層12の上部表面である第2の面12Bと接触している。 Therefore, in the region adjacent to the end surface of the anode electrode 16, the metal film 15 is in contact with the second surface 12B which is the upper surface of the n-type layer 12. なお、金属膜15は、溝13の内部からn型層12の上部表面である第2の面12Bおよびアノード電極16上にまで延在するように形成されている。 The metal film 15 is formed so as to extend from the inside of the groove 13 until on the second surface 12B and the anode electrode 16 is an upper surface of the n-type layer 12. さらに、基板11には基板11に接触するように図示しないカソード電極が配置されている。 Further, a cathode electrode is arranged (not shown) so as to be in contact with the substrate 11 in the substrate 11.

また、図1のショットキーダイオード10は1チップのショットキーダイオード素子における繰り返し構造の1単位分であって、たとえば図2に示すようにショットキーダイオード素子1はショットキーダイオード10のアノード電極16がストライプ状に配列されたものであってもよいし、図3に示すように格子状に配列されたものであってもよい。 Moreover, the Schottky diode 10 of FIG. 1 is a one unit of the repeating structure in the 1-chip Schottky diode, for example a Schottky diode element 1 as shown in FIG. 2 is an anode electrode 16 of the Schottky diode 10 it may be those that are arranged in a stripe shape, or may be arranged in a lattice shape as shown in FIG. アノード電極16の平面形状はたとえば多角形形状とすることができる。 The planar shape of the anode electrode 16 may be, for example, polygonal shapes.

次に、実施の形態1におけるショットキーダイオード10の動作について説明する。 Next, the operation of the Schottky diode 10 of the first embodiment. 図1を参照して、逆電圧が印加されていく場合(ショットキーダイオードがいわゆるオフ状態となるとき)、すなわちアノード電極に負の電圧が印加されていく場合、溝13の側壁からn型層12に向けて空乏層が広がる。 Referring to FIG. 1, (when the Schottky diode is a so-called off-state) when a reverse voltage is gradually applied, that is, when the negative voltage is gradually applied to the anode electrode, n-type layer from the side wall of the groove 13 a depletion layer extends toward the 12. このため、n型層12に電流は流れず、耐圧が確保される。 Therefore, no current flows in the n-type layer 12, the withstand voltage is secured. 一方、順電圧が印加される場合(ショットキーダイオードがいわゆるオン状態となるとき)、すなわちアノード電極に正の電圧が印加される場合、n型層12には空乏層が広がらないので、n型層12を電流経路として電流が流れる。 On the other hand, (when the Schottky diode is so-called on-state) when a forward voltage is applied, i.e. when a positive voltage is applied to the anode electrode, because does not spread the depletion layer in the n-type layer 12, n-type current flows through the layer 12 as a current path.

なお、酸化物層14は金属膜15とカソード電極との電気的な短絡を防止する機能を有している。 Note that the oxide layer 14 has a function of preventing electrical shorting between the metal film 15 and the cathode electrode. 酸化物の絶縁破壊電圧は10MV/cm程度であることを考慮すると、耐圧1kVに対して酸化物層14の厚さは1.0μm以上となり、さらに信頼性を考慮して1.5μm以上とすることが好ましい。 Considering that breakdown voltage of the oxide is about 10 MV / cm, the thickness of the oxide layer 14 with respect to withstand voltage 1kV becomes more 1.0 .mu.m, further to the reliability considered to 1.5μm or more it is preferable.

以上の構成を有することにより、SSB構造を有する本実施の形態の半導体装置としてのショットキーダイオードによれば、高い耐圧を確保しながら、n型層のn型不純物の濃度を上げ、かつ溝の集積度を上げることによりドリフト層の抵抗をさらに低下させて低損失化を図ることができる。 By having the above configuration, according to the Schottky diode as the semiconductor device of the present embodiment having the SSB structure, while ensuring a high withstand voltage, increasing concentrations of n-type impurity of the n-type layer, and the groove of further reduce the resistance of the drift layer by increasing the degree of integration can be lowered loss by.

次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態1のショットキーダイオードの製造方法について図に基づいて説明する。 Next, as an embodiment of a method of manufacturing a semiconductor device of the present invention will be described with reference to FIG method for manufacturing the Schottky diode according to the first embodiment. 図4は、実施の形態1のショットキーダイオード製造工程の概略を示す図である。 Figure 4 is a diagram showing an outline of a Schottky diode fabrication process according to the first embodiment. また、図5〜図10は実施の形態1のショットキーダイオードの製造方法を説明するための概略断面図である。 Further, a schematic sectional view for FIGS. 5-10 are for explaining a manufacturing method of the Schottky diode according to the first embodiment. 図4〜図10を参照して、実施の形態1のショットキーダイオードの製造方法について説明する。 Referring to FIGS. 4-10, a method for manufacturing the Schottky diode according to the first embodiment.

図4に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にn型層を形成するn型層形成工程が実施される。 As shown in FIG. 4, after the substrate preparation step is performed is a step of preparing a substrate is first made of wide band gap semiconductor, n-type layer forming step of forming an n-type layer on the substrate is carried out. 具体的には、図5に示すように、基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板11の上にn型層12(たとえばn型不純物を含む炭化珪素層)が形成される。 Specifically, as shown in FIG. 5, prepared wide bandgap semiconductor in the substrate preparation step, an n-type layer 12 (e.g. silicon carbide layer containing n-type impurities) on a substrate 11 of silicon carbide It is formed. このn型層形成工程は、たとえばn型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。 The n-type layer forming step can be carried out, for example, by vapor phase epitaxial growth using a material gas containing n-type impurity.

次に、図4に示すように、n型層に、基板側の表面である第1の面とは反対側の表面である第2の面から第1の面に向けて延びる溝をエッチングにより形成する溝形成工程が実施される。 Next, as shown in FIG. 4, the n-type layer, the grooves and the first surface is the surface of the substrate side and extending toward the first surface from the second surface is a surface on the opposite side by the etching forming grooves forming step is performed. 溝形成工程はマスク層形成工程、マスクパターン形成工程、エッチング工程の順に実施される。 Groove forming step the mask layer forming step, the mask pattern forming step is carried out in the order of the etching process. 具体的には、図5に示すようにn型層12の基板11側と反対側の面である第2の面12B上にマスク層として、たとえば熱酸化膜17Aおよび酸化膜18Aが形成される工程がマスク層形成工程として実施される。 Specifically, as a mask layer on the second surface 12B is a surface opposite to the substrate 11 side of the n-type layer 12, for example a thermal oxide film 17A and the oxide film 18A is formed as shown in FIG. 5 step is performed as a mask layer forming step. このマスク層形成工程はたとえば第2の面12B側を熱酸化することにより熱酸化膜17Aを形成し、さらにCVDにより酸化膜18Aを形成することにより実施することができる。 The mask layer forming step can be carried out by forming for example the second surface 12B side to form a thermal oxide film 17A by thermal oxidation, further oxide film 18A by CVD.

さらに、図6に示すように、たとえば酸化膜18Aの上にフォトリソグラフィーにより所望の溝13の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いてたとえばRIEにより酸化膜18Aおよび熱酸化膜17Aの一部を除去することにより、マスクパターン形成工程が実施される。 Furthermore, as shown in FIG. 6, for example, a resist film having an opening corresponding to the shape of the desired groove 13 by photolithography on the oxide film 18A, an oxide film 18A and the example RIE using as a mask by removing a portion of the thermal oxide film 17A, a mask pattern forming step is performed. その後、レジスト膜を除去する工程が実施される。 Thereafter, the step of removing the resist film is performed. そして、上記工程により開口パターンが形成された熱酸化膜17Aおよび酸化膜18Aをマスクとして用いて、たとえばRIEにより溝13をn型層12に形成することにより、エッチング工程が実施される。 Then, using a thermal oxidation film 17A and the oxide film 18A formed with an opening pattern in the above step as a mask, for example, by forming a groove 13 in the n-type layer 12 by RIE, etching step is performed.

次に、図4に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。 Next, as shown in FIG. 4, the insulator forming step of forming an insulator on the bottom of the groove is performed. 絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。 Insulator forming step is performed in the order of the oxide layer forming process, an etching process. 具体的には、図7に示すように、溝13の内周面をたとえば熱酸化により犠牲酸化する。 Specifically, as shown in FIG. 7, the sacrificial oxide by the inner circumferential surface thermal oxidation of the groove 13. そして、当該犠牲酸化により形成された酸化膜、熱酸化膜17Aおよび酸化膜18Aをエッチングにより除去する。 Then, the sacrificial oxide film formed by oxidation, a thermal oxide film 17A and the oxide film 18A is removed by etching. その後、たとえば熱酸化により溝13の内周面上からn型層12の第2の面12B上にまで延在する熱酸化膜17Bを形成する。 Thereafter, a thermal oxide film 17B extending for example by thermal oxidation from the inner circumferential surface of the groove 13 until on the second surface 12B of n-type layer 12. そして、熱酸化膜17B上に、溝13の内部を充填するとともにn型層12の第2の面12B上にまで延在する酸化膜18BをCVDにより形成する。 Then, on the thermal oxide film 17B, the oxide film 18B extending to on the second surface 12B of n-type layer 12 to fill the inside of the groove 13 is formed by CVD. このようにして、酸化物層形成工程が完了する。 In this way, the oxide layer forming step is completed. さらに、図8に示すように、たとえばRIEにより熱酸化膜17Bおよび酸化膜18Bが減膜されて溝13の底壁13A付近の熱酸化膜17Bおよび酸化膜18B以外の熱酸化膜17Bおよび酸化膜18Bが除去されることによりエッチング工程が完了する。 Furthermore, as shown in FIG. 8, for example, the thermal oxide film 17B and the thermal oxide other than the thermal oxide film 17B and the oxide film 18B of the oxide film 18B is reduced membrane near the bottom wall 13A of the groove 13 film 17B and oxide film by RIE etching process by 18B is removed is completed. この溝13の底壁13A付近に残存した熱酸化膜17Bおよび酸化膜18Bが絶縁体としての酸化物層14である。 The thermal oxide film 17B and the oxide film 18B remaining in the vicinity of the bottom wall 13A of the groove 13 is an oxide layer 14 as an insulator. その後、熱酸化によりn型層12の第2の面12Bおよび溝13の内周面においてn型層12が露出した面に対して犠牲酸化が実施される。 Thereafter, n-type layer 12 on the inner circumferential surface of the second surface 12B and the groove 13 of the n-type layer 12 is a sacrificial oxidation is performed on the exposed surface by thermal oxidation. その後、犠牲酸化により形成された熱酸化膜がエッチングにより除去される。 Thereafter, the thermal oxide film formed by the sacrificial oxidation is removed by etching.

次に、図4に示すようにアノード電極形成工程が実施される。 Then, an anode electrode forming step is performed as shown in FIG. 具体的には、図9に示すように、たとえば溝13の内部を充填するとともにn型層12の第2の面12B上に延在するようにレジスト膜が塗布される。 Specifically, as shown in FIG. 9, for example, the resist film so as to extend on the second surface 12B of n-type layer 12 to fill the inside of the groove 13 are applied. そして、当該レジスト膜に対してフォトリソグラフィーにより、溝13の幅よりやや広い幅のレジスト膜21を残して、他の部分のレジスト膜は現像処理により除去される。 Then, by photolithography with respect to the resist film, leaving the resist film 21 slightly wider than the width of the groove 13, the resist film other portions are removed by development process. このようにして、溝13の内部を充填するとともにその一部がn型層12の第2の面12B上に延在するレジスト膜21が形成される。 In this way, the resist film 21, a part to fill the inside of the groove 13 extends on the second surface 12B of n-type layer 12 is formed. そして、アノード電極16を構成するタングステン(W)などの金属をn型層12の第2の面12Bおよび上記レジスト膜21の上部表面を覆うように蒸着する。 Then, depositing a metal such as tungsten (W) constituting the anode electrode 16 so as to cover the upper surface of the second surface 12B and the resist film 21 of the n-type layer 12. その後、レジスト膜21を除去することにより、レジスト膜21上に蒸着されていた上記金属をレジスト膜21とともに除去する。 Thereafter, by removing the resist film 21, to remove the metal that has been deposited on the resist film 21 with the resist film 21. この結果、n型層12の第2の面12B上に位置する上記金属膜からなるアノード電極16が形成されるとともに、上記アノード電極16となる部分以外の上述の金属(溝13上に位置していた金属)が除去される(リフトオフ)。 As a result, the anode electrode 16 made of the metal film located on the second surface 12B of n-type layer 12 is formed, located on the aforementioned metal (groove 13 other than the portion to be the anode electrode 16 which was metal) is removed (lift-off). また、アノード電極16の溝13側の端面の位置は、溝13の側壁の位置から溝13の外側に向けて離れた場所に配置されている。 The position of the end surface of the groove 13 side of the anode electrode 16 is disposed away toward the position of the side wall of the groove 13 on the outside of the groove 13. なお、アノード電極16の上記端面の位置を、溝13の側壁の位置と重なるように(溝13の側壁とアノード電極16の上記端面とが同一平面を構成するように)決定してもよい。 Incidentally, the position of the end surface of the anode electrode 16, (so that the side walls and the end face of the anode electrode 16 of the groove 13 form the same plane) so as to overlap with the position of the side wall of the groove 13 may be determined.

次に、図4に示すように、絶縁体としての酸化物層14が形成された溝13の側壁13Bに接触するように、n型層とショットキー接触可能な金属膜を形成する金属膜形成工程が実施される。 Next, as shown in FIG. 4, to be in contact with the side wall 13B of the groove 13 the oxide layer 14 as an insulator is formed, the metal film to form an n-type layer and the Schottky contact metal capable film formation step is performed. 金属膜形成工程はショットキー金属膜形成工程、ボンディング電極形成工程の順に実施される。 Metal film forming step Schottky metal film forming step is carried out in the order of the bonding electrode forming step. 具体的には、図10に示すように、まずn型層12とショットキー接触可能なNiなどの金属を溝13底部に位置する酸化物層14の上部表面から、溝13の側壁13B、n型層12の第2の面12Bおよびアノード電極16の上を覆うように蒸着することによりショットキー金属膜22を形成するショットキー金属膜形成工程が実施される。 Specifically, as shown in FIG. 10, first, from the upper surface of the oxide layer 14 positioned a metal such as n-type layer 12 and the Schottky-contactable Ni in the groove 13 bottom, the side walls of the groove 13 13B, n Schottky metal film forming step of forming a Schottky metal layer 22 is performed by depositing to cover over the second surface 12B and the anode electrode 16 of the mold layer 12. ショットキー金属膜22の厚みは、図10から分かるように溝13の幅より十分小さいので、ショットキー金属膜22によっては溝13の内部は充填されていない。 The thickness of the Schottky metal layer 22 is sufficiently smaller than the width of the groove 13 as can be seen from FIG. 10, by the Schottky metal layer 22 inside the trench 13 not filled. その後、ショットキー金属膜22上に、ボンディングが容易なアルミニウム(Al)などの金属を蒸着することにより、ボンディング電極23を形成するボンディング電極形成工程が実施される。 Thereafter, on the Schottky metal film 22, by vapor-depositing a metal such as bonding easy aluminum (Al), a bonding electrode forming step of forming a bonding electrode 23 is performed. ボンディング電極23は、図10から分かるように溝13の内部を充填するとともに、n型層12の第2の面12B上に延在するように形成されている。 Bonding electrode 23, to fill the inside of the groove 13 as can be seen from FIG. 10, are formed so as to extend on the second surface 12B of n-type layer 12. このように形成されたボンディング電極23およびショットキー金属膜22により金属膜15が構成される。 The metal film 15 is formed by bonding the electrode 23 and the Schottky metal layer 22 thus formed. このように、金属膜15は、溝13の側壁13Bに接触する(n型層12とショットキー接触可能な金属である)ショットキー金属膜22と1層または2層以上の他の金属膜(ボンディング電極23)とからなる多層膜構造であってもよいが、ショットキー金属膜22を構成する金属の種類によっては金属膜15全体がショットキー金属膜22のみにより構成されていてもよい。 Thus, the metal film 15 is in contact with the side wall 13B of the groove 13 (n-type layer is 12 and the Schottky contact metal capable) Schottky metal layer 22 and one or more layers of other metal film ( it may have a multilayer structure consisting of the bonding electrode 23), but the overall metal film 15 depending on the type of the metal constituting the Schottky metal layer 22 may be composed of only the Schottky metal layer 22.

以上の製造方法により、実施の形態1のショットキーダイオード10を製造することができる。 More by the manufacturing method, it is possible to manufacture the Schottky diode 10 of the first embodiment. 本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態1のショットキーダイオード10を容易に製造することができる。 This manufacturing method, because it does not contain any difficult step of implementation, according to the manufacturing method, it is possible to easily manufacture the Schottky diode 10 of the first embodiment.

なお、実施の形態1はたとえば以下の条件により実施することができる。 Incidentally, the first embodiment can be carried out under the following conditions for example. 図1を参照して、基板11としては4H−SiC(六方晶)を材料とし、(0001)面が主面となるように使用することができる。 Referring to FIG. 1, the substrate 11 and material 4H-SiC (hexagonal) can be used so that the main surface (0001) plane. このとき、基板11はn型不純物として窒素を1×10 19 /cm 程度含むことにより、n 基板として使用することができる。 In this case, the substrate 11 by including nitrogen for about 1 × 10 19 / cm 3 as an n-type impurity, can be used as the n + substrate. また、基板11の厚みは0.4mm程度とすることができる。 The thickness of the substrate 11 may be about 0.4 mm. また、n型層12の第1の面12Aから第2の面12Bまでの距離は10μm程度、溝13が形成された部分のn型層12の幅(溝13の側壁13Bから隣り合う溝13の側壁13Bまでの距離)は1.8μm程度、溝13の幅(溝13における両側壁13B、13Bの間の距離)は2μm程度とすることができる。 The distance from the first surface 12A of the n-type layer 12 to the second surface 12B is 10μm approximately, grooves adjacent the side wall 13B of the groove 13 is formed portion of the width of the n-type layer 12 (the groove 13 13 about the distance to the side wall 13B of) is 1.8 .mu.m, the width of the groove 13 (the distance between the side walls 13B, 13B of the groove 13) may be about 2 [mu] m. さらに、酸化物層14と基板11との距離は1μm程度、酸化物層14の厚みは1.0μm以上2.0μm以下程度とすることができる。 Furthermore, the distance between the oxide layer 14 and the substrate 11 is about 1 [mu] m, the thickness of the oxide layer 14 may be of the order or 2.0μm below 1.0 .mu.m.

また、製造方法においては、図5を参照して、n型層12はたとえば原料ガスとしてシラン(SiH )およびプロパン(C )を使用したSiCの気相ホモエピタキシャル成長により形成することができる。 In the manufacturing method, with reference to FIG. 5, n-type layer 12 can be formed by, for example, the raw material gas as a silane (SiH 4) and propane (C 3 H 8) gas phase homo epitaxial growth of SiC using it can. また、n型層12はn型不純物として窒素を1×10 17 /cm 程度含んでおり、厚みは10μm程度とすることができる。 Further, n-type layer 12 contains degree 1 × 10 17 / cm 3 nitrogen as n-type impurity, the thickness may be about 10 [mu] m. さらに、熱酸化膜17Aは加熱温度が1200℃程度の熱酸化により、50nm程度の厚みとなるように形成することができる。 Furthermore, the thermal oxide film 17A may be the heating temperature by thermal oxidation of about 1200 ° C., formed to a thickness of about 50nm. また、酸化膜18AはCVDなどにより3μm程度の厚みになるように形成することができる。 Further, oxide film 18A may be formed so as to 3μm thickness of about due CVD.

また、図6を参照して、熱酸化膜17Aおよび酸化膜18Aの除去はたとえばテトラフルオロメタン(CF )系ガスを使用したRIEにより実施することができる。 Further, referring to FIG. 6, the removal of the thermal oxide film 17A and the oxide film 18A can be performed by RIE using, for example, tetrafluoromethane (CF 4) based gas. さらに、溝13の形成は6フッ化硫黄(SF )および酸素(O )系のガスを使用したRIEにより実施することができる。 Furthermore, formation of the groove 13 can be performed by RIE using sulfur hexafluoride (SF 6) and oxygen (O 2) based gas. また、溝13の深さは9μm程度とすることができる。 The depth of the grooves 13 can be approximately 9 .mu.m.

また、図7を参照して、熱酸化膜17Bは加熱温度が1200℃程度の熱酸化により、50nm程度の厚みとなるように形成することができる。 Further, with reference to FIG. 7, the thermal oxide film 17B may be the heating temperature by thermal oxidation of about 1200 ° C., formed to a thickness of about 50nm. さらに、酸化膜18Bはテトラエトキシシラン(TEOS)を用いたCVDなどにより1.5μm程度の厚みになるように形成することができる。 Further, oxide film 18B may be formed to be a thickness of about 1.5μm by a CVD using tetraethoxysilane (TEOS).

また、図8を参照して、熱酸化膜17Bおよび酸化膜18Bの減膜は、CF 系ガスを使用したRIEにより溝13の内部における熱酸化膜17Bおよび酸化膜18Bを8μm程度減膜することにより実施することができる。 Further, with reference to FIG. 8, film reduction of the thermal oxide film 17B and the oxide film 18B is 8μm about decreased film thermal oxide film 17B and the oxide film 18B in the groove 13 by RIE using CF 4 based gas it can be carried out by. さらに、犠牲酸化による熱酸化膜は加熱温度が1200℃程度の熱酸化により、50nm程度の厚みとなるように形成することができる。 Furthermore, the thermal oxide film by the sacrificial oxidation can be heated temperature by thermal oxidation of about 1200 ° C., formed to a 50nm thickness of about.

また、図9を参照して、アノード電極16はタングステン(W)、モリブデン(Mo)、チタン(Ti)などの金属を0.1μm程度の厚さになるように蒸着することにより形成することができる。 Further, with reference to FIG. 9, the anode electrode 16 is tungsten (W), molybdenum (Mo), be formed by depositing so that the metal such as titanium (Ti) to a thickness of about 0.1μm it can. さらに、図10を参照して、ショットキー金属膜22は、Ni、Ptなどの金属を0.2μm程度の厚さになるように蒸着することにより形成することができる。 Furthermore, with reference to FIG. 10, the Schottky metal layer 22 may be formed by depositing Ni, a metal such as Pt to a thickness of about 0.2 [mu] m. また、ボンディング電極23はAlなどの金属を2μm以上5μm以下の厚さになるように蒸着することにより形成することができる。 The bonding electrode 23 may be formed by depositing so that the metal such as Al to a thickness of less than 5μm or more 2 [mu] m.

(実施の形態2) (Embodiment 2)
図11は本発明の一実施の形態である実施の形態2の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。 Figure 11 is a schematic sectional view showing a shot key diode configuration as a is a semiconductor device of Embodiment 2 an embodiment of the present invention. 図11を参照して、本発明の実施の形態2の半導体装置であるショットキーダイオードの構成を説明する。 Referring to FIG. 11, the structure of the Schottky diode is a semiconductor device of the second embodiment of the present invention.

図11を参照して、実施の形態2におけるショットキーダイオード10と、上述した図1のショットキーダイオード10とは基本的に同様の構成を有している。 Referring to FIG. 11, the Schottky diode 10 of the second embodiment has basically the same configuration as the Schottky diode 10 of FIG. 1 described above. しかし、実施の形態2のショットキーダイオード10は絶縁体としての酸化物層14と隣接する位置である溝13の底壁13Aに接触する位置にp型領域19をさらに備えている点で図1のショットキーダイオード10とは異なっている。 However, Figure 1 in that the Schottky diode 10 of the second embodiment further includes a p-type region 19 at a position in contact with the bottom wall 13A of the groove 13 is located adjacent to the oxide layer 14 as an insulator It is different from that of the Schottky diode 10.

なお、図11のショットキーダイオード10は実施の形態1における図1のショットキーダイオード10と同様に、1チップのショットキーダイオード素子における繰り返し構造の1単位分である。 Incidentally, the Schottky diode 10 of FIG. 11, like the Schottky diode 10 of FIG. 1 in the first embodiment, is one unit of the repeating structure in the 1-chip Schottky diode. そして、図2に示すようにたとえばショットキーダイオード素子1はショットキーダイオード10のアノード電極16がストライプ状に配列されたものであってもよいし、図3に示すように格子状に配列されたものであってもよい。 Then, for example, Schottky diode device 1, as shown in FIG. 2 may be one anode electrode 16 of the Schottky diode 10 are arranged in stripes, arranged in a lattice shape as shown in FIG. 3 it may be the one. アノード電極16の平面形状はたとえば多角形形状とすることができる。 The planar shape of the anode electrode 16 may be, for example, polygonal shapes. また、p型領域19が配置される位置は溝13の底壁13Aに接触する位置に限られず、たとえば酸化物層14の底部および側部に隣接するように(つまり酸化物層14の底壁および側壁に接触する、あるいは酸化物層14の底壁および/または側壁と間隔を隔てて対向するように)配置されてもよい。 Further, p-type position region 19 is disposed is not limited to the position in contact with the bottom wall 13A of the groove 13, for example, the bottom wall of the adjacent to the bottom and sides of the oxide layer 14 (i.e. oxide layer 14 and contacting the side wall, or so as to face at a bottom wall and / or side walls and spacing of the oxide layer 14) may be disposed. また、p型領域19の幅は溝13の幅と同じでもよいが、当該p型領域19の幅は溝13の幅より広いことが好ましい。 The width of the p-type region 19 may be the same as the width of the groove 13, but the width of the p-type region 19 is preferably wider than the width of the groove 13. また、p型領域19は酸化物層14と間隔を隔てて配置されていてもよい。 Further, p-type region 19 may be disposed with an oxide layer 14 intervals.

次に、実施の形態2におけるショットキーダイオード10の動作について説明する。 Next, the operation of the Schottky diode 10 in the second embodiment. 実施の形態2のショットキーダイオード10は基本的には実施の形態1のショットキーダイオード10と同様に動作する。 Schottky diode 10 of the second embodiment basically operates similarly to the Schottky diode 10 of the first embodiment. しかし、以下の点において相違点を有している。 However, it has a difference in the following points. すなわち、ショットキーダイオード10においては、溝13の底部に絶縁体としての酸化物層14を配置することで、金属膜15と基板に接触して配置される図示しないカソード電極とが電気的に短絡状態となることが防止されている。 That is, the shot in the key diode 10, by disposing the oxide layer 14 as an insulator on the bottom of the groove 13, and the cathode electrode electrically shorted (not shown) disposed in contact with the metal film 15 and the substrate It is prevented from becoming a state. ここで、逆電圧が印加された場合、この酸化物層14とn型層12との境界付近である領域α付近においては電界が集中する。 Here, when a reverse voltage is applied, the electric field is concentrated in the vicinity of the region α is near the boundary between the oxide layer 14 and the n-type layer 12. 実施の形態2のショットキーダイオード10においては、実施の形態1のショットキーダイオード10とは異なり、この酸化物層14に隣接する位置にp型領域19をさらに備えることにより、上述した電界の集中を緩和することができる。 In the Schottky diode 10 of the second embodiment, unlike the Schottky diode 10 of the first embodiment, by further comprising a p-type region 19 at a position adjacent to the oxide layer 14, electric field concentration described above it can be alleviated. その結果、実施の形態2のショットキーダイオード10においては、耐圧に関する信頼性が一層向上している。 As a result, the Schottky diode 10 of the second embodiment, reliability is further improved regarding the breakdown voltage.

次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態2のショットキーダイオードの製造方法について図に基づいて説明する。 Next, as an embodiment of a method of manufacturing a semiconductor device of the present invention will be described with reference to FIG method for manufacturing the Schottky diode according to the second embodiment. 図12は、実施の形態2のショットキーダイオードの製造方法の概略を示す図である。 Figure 12 is a diagram schematically showing a manufacturing method of the Schottky diode according to the second embodiment. また、図13〜図17は実施の形態2のショットキーダイオードの製造方法を説明するための概略断面図である。 Further, FIGS. 13 to 17 are schematic sectional views for explaining a manufacturing method of the Schottky diode according to the second embodiment. 図12〜図17を参照して、実施の形態2のショットキーダイオードの製造方法について説明する。 Referring to FIGS. 12 to 17, a method for manufacturing the Schottky diode according to the second embodiment.

実施の形態2のショットキーダイオードの製造方法は、基本的には実施の形態1のショットキーダイオードの製造方法と同様である。 The method of manufacturing the Schottky diode embodiment 2 is basically the same as the manufacturing method of the Schottky diode according to the first embodiment. しかし、実施の形態1におけるn型層形成工程において、実施の形態2では前述のp型領域を形成する必要がある点、および実施の形態1における溝形成工程において形成される溝は、前述のp型領域に至るように形成される点において実施の形態1とは異なっている。 However, the n-type layer forming step in the first embodiment, the groove formed in the groove forming step that is necessary to form the p-type region described above in the second embodiment, and in the first embodiment, the above-mentioned It is different from the first embodiment in that is formed to reach the p-type region. 具体的には、図12を参照して、基板準備工程の後から絶縁体形成工程の前までの工程において、実施の形態2の製造工程は実施の形態1とは異なっている。 Specifically, with reference to FIG. 12, in a step from after the substrate preparation step before the insulator forming process, the manufacturing process of the second embodiment is different from the first embodiment. 以下、主にこれらの工程について説明する。 Mainly described below these steps.

図12に示すように、実施の形態1と同様に基板準備工程が実施された後、基板上に第1のn型層を形成する第1のn型層形成工程が実施される。 As shown in FIG. 12, after being performed a substrate preparation step as in the first embodiment, the first n-type layer forming step of forming a first n-type layer on the substrate is carried out. 具体的には、図13に示すように基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板11の上に第1のn型層12E(たとえばn型不純物を含む炭化珪素層)が形成される。 Specifically, the wide band gap semiconductor that has been prepared in the substrate preparation step as shown in FIG. 13, for example, the first n-type layer 12E (e.g. silicon carbide layer containing n-type impurities on a substrate 11 made of silicon carbide ) is formed. この第1のn型層形成工程は、たとえばn型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。 The first n-type layer forming step can be carried out, for example, by vapor phase epitaxial growth using a material gas containing n-type impurity.

次に、図12に示すように、第1のn型層12Eにp型領域を形成するp型領域形成工程が実施される。 Next, as shown in FIG. 12, p-type region forming a p-type region is performed in the first n-type layer 12E. 具体的には、図14に示すように、たとえば第1のn型層12Eの基板11とは反対側の表面が熱酸化されることにより熱酸化膜17Aが形成され、さらにCVDにより酸化膜18Aが形成される。 Specifically, as shown in FIG. 14, for example, the substrate 11 of the first n-type layer 12E thermal oxide film 17A is formed by the opposite surface is thermally oxidized, the oxide film 18A by the CVD There is formed. そして、たとえば酸化膜18Aの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。 Then, a resist film having an opening by photolithography is formed on the oxide film 18A. そして、当該レジスト膜をマスクとして用いてRIEにより酸化膜18Aおよび熱酸化膜17Aが部分的に除去されることにより、第1のn型層12E上に熱酸化膜17Aおよび酸化膜18Aからなり、開口パターンを有するマスク層が形成される工程が実施される。 Then, the resist film oxide film 18A and the thermal oxide film 17A by RIE using as a mask by is partially removed, made of a thermal oxide film 17A and the oxide film 18A on the first n-type layer 12E, process mask layer having an opening pattern is formed is performed. このマスク層をマスクとして用いてイオン注入を行なうことにより、第1のn型層12Eにp型領域19が形成される工程が実施される。 By ion implantation using the mask layer as a mask, the step of p-type region 19 is formed is carried to the first n-type layer 12E.

次に、図12に示すように、第1のn型層の上に第2のn型層を形成する第2のn型層形成工程が実施される。 Next, as shown in FIG. 12, the second n-type layer forming step of forming a second n-type layer is carried on the first n-type layer. 具体的には、図15に示すように、マスクとして用いた熱酸化膜17Aおよび酸化膜18Aからなるマスク層を除去する工程が実施された上で、活性化アニールが実施される。 Specifically, as shown in FIG. 15, on the step of removing the mask layer formed of a thermal oxide film 17A and the oxide film 18A was used as a mask is performed, activation annealing is performed. さらに、第1のn型層12Eは、たとえば熱酸化により犠牲酸化されて熱酸化膜17Bが形成される。 Furthermore, the first n-type layer. 12E, is sacrificial oxidation is a thermal oxide film 17B is formed for example by thermal oxidation. その後、図16に示すように熱酸化膜17Bがウエットエッチングなどの手法を用いて除去された上で、第1のn型層12E上に第2のn型層12F(たとえばn型不純物を含む炭化珪素層)を形成する工程が実施される。 Then, on the thermal oxide film 17B as shown in FIG. 16 is removed using a technique such as wet etching includes a second n-type layer 12F (e.g. n-type impurity on the first n-type layer 12E forming a silicon carbide layer) is performed. この第2のn型層を形成する工程は、第1のn型層形成工程と同様にたとえばn型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。 Process of forming the second n-type layer can be carried out by vapor phase epitaxial growth using a material gas containing As with the first n-type layer formation step e.g. n-type impurity. このようにして形成された第2のn型層12Fおよび第1のn型層12Eにより、図11のn型層12が構成される。 The second n-type layer 12F and the first n-type layer 12E which is formed in this manner, n-type layer 12 in FIG. 11 is formed. なお、第2のn型層12Fは図16に示したように1層であってもよいが、2層以上の多層膜としてもよい。 The second n-type layer 12F may be one layer, as shown in FIG. 16, but may be two or more layers of the multilayer film.

次に、図12に示すように、第2のn型層を貫通してp型領域に至るように溝が形成される溝形成工程が実施される。 Next, as shown in FIG. 12, the groove forming step grooves are formed to reach the p-type region through the second n-type layer is performed. 溝形成工程はマスク層形成工程、マスクパターン形成工程、エッチング工程の順に実施される。 Groove forming step the mask layer forming step, the mask pattern forming step is carried out in the order of the etching process. 具体的には、図16に示すように第2のn型層12Fの第2の面12B上にマスク層として、たとえば熱酸化膜17Cおよび酸化膜18Bが形成される工程がマスク層形成工程として実施される。 Specifically, as a mask layer on the second surface 12B of the second n-type layer 12F as shown in FIG. 16, as a process mask layer forming step, for example a thermal oxide film 17C and the oxide film 18B is formed It is carried out. このマスク層形成工程はたとえば第2のn型層12Fの第2の面12Bを熱酸化することにより熱酸化膜17Cを形成し、さらにCVDにより酸化膜18Bを形成することにより実施することができる。 The mask layer forming step can be carried out by forming, for example first the second surface 12B to form a thermal oxide film 17C by thermal oxidation, further oxide film 18B by CVD of the second n-type layer 12F .

さらに、図17に示すように、たとえば酸化膜18Bの上にフォトリソグラフィーにより所望の溝13の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いてたとえばRIEにより酸化膜18Bおよび熱酸化膜17Cを部分的に除去することにより、酸化膜18Bおよび熱酸化膜17Cにおいてレジスト膜に形成されていた開口に対応する開口パターンを形成する。 Furthermore, as shown in FIG. 17, for example, a resist film having an opening corresponding to the shape of the desired groove 13 by photolithography on the oxide film 18B, the oxide film 18B and the example RIE using as a mask by partially removing the thermal oxide film 17C, to form an opening pattern corresponding to the opening which has been formed in the resist film in the oxide film 18B and the thermal oxide film 17C. その後、レジスト膜を除去する。 Thereafter, the resist film is removed. このようにして、マスクパターン形成工程が実施される。 In this manner, the mask pattern forming step is performed. そして、上記工程により開口パターンが形成された熱酸化膜17Cおよび酸化膜18Bをマスクとして用いて、たとえばRIEにより第2のn型層12Fを部分的に除去することにより、第2のn型層12Fを貫通してp型領域に至る溝13を形成する。 Then, by using the thermal oxide film 17C and the oxide film 18B formed with an opening pattern in the above step as a mask, for example by a second n-type layer 12F is partially removed by RIE, the second n-type layer through the 12F to form a groove 13 extending in the p-type region. このようにして、エッチング工程が実施される。 In this manner, the etching step is performed.

次に、図12に示すように絶縁体形成工程、アノード電極形成工程および金属膜成形性工程が実施の形態1の場合と同様に、順次実施される。 Next, the insulator forming step, as shown in FIG. 12, the anode electrode formation step and the metal film formability process as in the case of the first embodiment, are sequentially performed.

以上の製造方法により、実施の形態2のショットキーダイオード10を製造することができる。 More by the manufacturing method, it is possible to manufacture the Schottky diode 10 of the second embodiment. 本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態2のショットキーダイオード10を容易に製造することができる。 This manufacturing method, because it does not contain any difficult step of implementation, according to the manufacturing method, it is possible to easily manufacture the Schottky diode 10 of the second embodiment.

なお、実施の形態2を実施するための条件は、基本的には実施の形態1の場合と同様の条件を採用することができるが、実施の形態2を実施するための特有の条件としてはたとえば以下の条件を採用することができる。 The conditions for carrying out the second embodiment is basically can adopt the same conditions as in the first embodiment, as the specific conditions for carrying out the second embodiment for example, it is possible to employ the following conditions.

図11を参照して、p型領域19の厚みは1μm程度とすることができる。 Referring to FIG. 11, the thickness of the p-type region 19 may be about 1 [mu] m. また、製造方法においては、図13を参照して、第1のn型層12Eはたとえば原料ガスとしてシラン(SiH )およびプロパン(C )を使用したSiCの気相ホモエピタキシャル成長により形成することができる。 The formation, in the manufacturing method, with reference to FIG. 13, the first n-type layer 12E, for example feed gas as silane (SiH 4) and propane (C 3 H 8) gas phase homo epitaxial growth of SiC using can do. また、n型不純物として窒素を1×10 15 /cm 程度含んでおり、厚みは2μm程度とすることができる。 Further, nitrogen as n-type impurity includes degree 1 × 10 15 / cm 3, the thickness may be about 2 [mu] m.

また、図14を参照して、熱酸化膜17Aは加熱温度が1200℃程度の熱酸化により、50nm程度の厚みとなるように形成することができる。 Further, referring to FIG. 14, the thermal oxide film 17A may be the heating temperature by thermal oxidation of about 1200 ° C., formed to a thickness of about 50nm. また、酸化膜18AはCVDなどにより1μm程度の厚みになるように形成することができる。 Further, oxide film 18A may be formed so as to 1μm thickness of about due CVD.

また、図15を参照して、活性化アニールはたとえば1700℃程度の温度で20分程度実施することができる。 Further, referring to FIG. 15, the activation anneal may be performed for about 20 minutes at a temperature of, for example, about 1700 ° C.. また、熱酸化膜17Bは加熱温度が1200℃程度の熱酸化により、50nm程度の厚みとなるように形成することができる。 The thermal oxide film 17B may be the heating temperature by thermal oxidation of about 1200 ° C., formed to a thickness of about 50nm.

また、図16を参照して、第2のn型層12Fはたとえば原料ガスとしてSiH およびC を使用したSiCの気相ホモエピタキシャル成長により形成することができる。 Further, it is possible with reference to FIG. 16, the second n-type layer 12F is formed by SiH 4 and C 3 vapor homoepitaxial growth of SiC using H 8 as for example a raw material gas. また、第2のn型層12Fはn型不純物として窒素を1×10 17 /cm 程度含んでおり、厚みは9μm程度とすることができる。 The second n-type layer. 12F contains degree 1 × 10 17 / cm 3 nitrogen as n-type impurity, the thickness may be about 9 .mu.m.

また、図17を参照して、熱酸化膜17Cおよび酸化膜18Bの除去はたとえばCF 系ガスを使用したRIEにより実施することができる。 Further, with reference to FIG. 17, removal of the thermal oxide film 17C and the oxide film 18B may be carried out by RIE using, for example, CF 4 based gas. さらに、溝13の形成はSF およびO 系のガスを使用したRIEにより実施することができ、溝13の深さは8μm程度とすることができる。 Furthermore, formation of the groove 13 can be performed by RIE using SF 6 and O 2 -based gas, the depth of the groove 13 may be about 8 [mu] m.

なお、上述の条件において第1のn型層12Eはn型不純物として窒素を1×10 15 /cm 程度含んでいるのに対し、第2のn型層12Fでは1×10 17 /cm 程度としている理由については後述する実施の形態3において説明する。 Incidentally, while the first n-type layer 12E includes degree 1 × 10 15 / cm 3 nitrogen as n-type impurity in the conditions described above, the second n-type layer 12F 1 × 10 17 / cm 3 the reason for the degree will be described in the third embodiment to be described later.

(実施の形態3) (Embodiment 3)
次に、本発明の一実施の形態である実施の形態3の半導体装置であるショットキーダイオードの構成を説明する。 Next, the configuration of the Schottky diode is a semiconductor device of the third embodiment which is an embodiment of the present invention. 実施の形態3におけるショットキーダイオードと、上述した実施の形態1および実施の形態2のショットキーダイオードとは基本的に同様の構成を有している。 A Schottky diode in the third embodiment has basically the same configuration as the Schottky diode first embodiment and the second embodiment described above. しかし、実施の形態3のショットキーダイオードはn型層において、第1の面側におけるn型不純物の濃度が相対的に低く、第2の面側におけるn型不純物の濃度が相対的に高くなっている点で、実施の形態1および実施の形態2のショットキーダイオードとは異なっている。 However, in the Schottky diode of the n-type layer of the third embodiment, the first relatively the concentration of n-type impurity in the surface side low concentration of n-type impurity in the second surface side is relatively high and a point that is different from the Schottky diode first embodiment and the second embodiment. 具体的には、図1および図11を参照して、実施の形態3のショットキーダイオードはn型層において、n型不純物の濃度が第1の面12A側から第2の面12B側に向けて徐々に高くなっている。 Specifically, with reference to FIGS. 1 and 11, the Schottky diode of the third embodiment in the n-type layer, the concentration of n-type impurity toward the first surface 12A side to the second surface 12B side It has been gradually high Te.

次に、図1および図11を参照して、実施の形態3におけるショットキーダイオード10の動作について説明する。 Next, with reference to FIGS. 1 and 11, the operation of the Schottky diode 10 in the third embodiment. 実施の形態3のショットキーダイオード10は基本的には実施の形態1および実施の形態2のショットキーダイオード10と同様に動作する。 Schottky diode 10 of the third embodiment basically operates similarly to the Schottky diode 10 of the first embodiment and the second embodiment. しかし、以下の点において相違点を有している。 However, it has a difference in the following points. すなわち、ショットキーダイオード10のn型層12において逆電圧が印加された場合に、漏れ電流に対する影響の大きい第1の面12A側においてはn型不純物の濃度が低くなっているため、漏れ電流は低減される。 That is, when the reverse voltage is applied in the n-type layer 12 of the Schottky diode 10, since the concentration of n-type impurity in the first surface 12A side larger effect on leakage current is low, the leakage current It is reduced. 一方、漏れ電流に対する影響の比較的小さい第2の面12B側に向けてn型不純物の濃度が高くなっているため、順電圧が印加された場合の抵抗を低減することができる。 On the other hand, the concentration of n-type impurity toward a relatively small second surface 12B side of the influence on the leakage current is high, it is possible to reduce the resistance when forward voltage is applied.

なお、n型不純物の濃度勾配はたとえば第1の面から第2の面に向けて直線的に増加していてもよいが、曲線状、階段状に増加していても、同様の効果が得られる。 The concentration gradient of the n-type impurity may be increased for example linearly from the first surface toward the second surface, but curved, also be increased stepwise, the same effect is obtained It is.

また、実施の形態3の変形例のショットキーダイオードでは、n型層12において、n型不純物の濃度が徐々に変化するのではなく、金属膜15の基板11側の端部と第1の面12Aとの間の領域に、第2の面12B側の表面層におけるn型不純物の濃度よりも相対的に低いn型不純物の濃度を有する領域が形成されている。 Further, the Schottky diode of the modification of the third embodiment, the n-type layer 12, rather than the concentration of n-type impurities is gradually changed, an end portion of the first surface of the substrate 11 side of the metal film 15 the region between the 12A, region having a concentration of relatively low n-type impurity than the concentration of n-type impurity in the surface layer of the second surface 12B side.

実施の形態3の変形例によれば、上述のn型不純物の濃度が徐々に変化する実施の形態3の場合と同様に、漏れ電流に対する影響の大きい金属膜15の基板11側の端部と第1の面12Aとの間の領域においてはn型不純物の濃度が低くなっているため、漏れ電流は低減される。 According to a modification of the third embodiment, as in the embodiment 3 in which the concentration of n-type impurities mentioned above changes gradually, and the end portion of the substrate 11 side of the large metal film 15 of the effect on leakage current since the concentration of n-type impurity in the region between the first surface 12A is low, the leakage current is reduced. 一方、漏れ電流に対する影響の比較的小さい他の部分においてはn型不純物の濃度が相対的に高くなっているため、順電圧が印加された場合の抵抗を低減することができる。 On the other hand, the concentration of n-type impurity is relatively high in relatively small other parts of the influence on the leakage current, it is possible to reduce the resistance when forward voltage is applied.

次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態3のショットキーダイオードの製造方法について説明する。 Next, as an embodiment of a method of manufacturing a semiconductor device of the present invention, a method for manufacturing the Schottky diode according to the third embodiment.

実施の形態3のショットキーダイオードの製造方法は、基本的には実施の形態1および実施の形態2のショットキーダイオードの製造方法と同様である。 The method of manufacturing the Schottky diode according to the third embodiment is basically the same as the method of manufacturing the Schottky diode first embodiment and the second embodiment. しかし、実施の形態1および実施の形態2におけるn型層を形成する工程において、実施の形態3ではn型層のn型不純物の濃度を変化させる必要がある点で実施の形態1および実施の形態2とは異なっている。 However, in the step of forming the n-type layer in the first and second embodiments, embodiments in that it is necessary to change the concentration of the n-type impurity of the third in the n-type layer of the embodiment 1 and embodiment It is different from the form 2. 具体的には、基本的な構造が図1に示したショットキーダイオードと同様である実施の形態3のショットキーダイオードの製造方法については、図4および図5を参照して、n型不純物の濃度が第1の面12A側から第2の面12B側に向けて徐々に高くなるようにn型層形成工程を実施することができる。 Specifically, method for producing the basic structure is the Schottky diode of the third embodiment is similar to the Schottky diode shown in FIG. 1, with reference to FIGS. 4 and 5, the n-type impurity concentration can be carried out n-type layer forming step so as to gradually increase toward the first surface 12A side to the second surface 12B side. より具体的には、たとえば、n型層12を気相エピタキシャル成長により形成する場合にn型不純物として添加される窒素の量を徐々に増加させ、n型層12におけるn型不純物濃度を第1の面12A側においては5×10 16 /cm 、第2の面12B側においては5×10 17 /cm となるように、n型層形成工程を実施することができる。 More specifically, for example, gradually increasing the amount of nitrogen added as n-type impurity when the n-type layer 12 is formed by vapor phase epitaxial growth, the n-type impurity concentration in the n-type layer 12 first surface 12A side 5 × 10 16 / cm 3 in, such that 5 × 10 17 / cm 3 in the second surface 12B side, it is possible to implement n-type layer forming step. これにより、実施の形態3のショットキーダイオードを製造することができる。 Thus, it is possible to manufacture the Schottky diode of the third embodiment.

また、図4および図5を参照して、n型層形成工程おいて形成されるn型層12において、金属膜15の基板11側の端部と第1の面12Aとの間の領域には、第2の面12B側の表面層におけるn型不純物の濃度よりも相対的に低い不純物の濃度を有する領域が形成されるようにn型層形成工程を実施することができる。 Further, with reference to FIGS. 4 and 5, the n-type layer 12 formed in advance n-type layer forming step, a region between the end and the first surface 12A of the substrate 11 side of the metal film 15 it can be carried out n-type layer forming step as a region having a concentration of relatively lower impurity than the concentration of n-type impurity in the surface layer of the second surface 12B side is formed. 具体的には、たとえば、n型層12を気相エピタキシャル成長により形成する場合に、n型不純物として添加される窒素の量を、金属膜15の基板11側の端部と第1の面12Aとの間の領域を成長させる過程の一部または全部においてn型層12におけるn型不純物の濃度が1×10 15 /cm 、その他の成長過程においては1×10 17 /cm となるように、n型層形成工程を実施することができる。 Specifically, for example, in the case where the n-type layer 12 is formed by vapor phase epitaxial growth, the amount of nitrogen added as n-type impurity, a first surface 12A and the edge of the substrate 11 side of the metal film 15 n-type layer n-type impurity concentration of 1 × 10 in 12 15 / cm 3 in some or all of the process of growing the area between, in other growth process so that 1 × 10 17 / cm 3 , it can be carried out n-type layer forming step. これにより、実施の形態3の変形例のショットキーダイオードを製造することができる。 Thus, it is possible to manufacture the Schottky diode of a modification of the third embodiment.

また、基本的な構造が図11に示したショットキーダイオードと同様である実施の形態3のショットキーダイオードの製造方法については、図12〜図16を参照して、第1のn型層形成工程においてはn型不純物の濃度が小さくなるように第1のn型層12Eを形成し、第2のn型層形成工程においてはn型不純物の濃度が上記第1のn型層12Eにおけるn型不純物の濃度より相対的に大きくなるように第2のn型層12Fを形成してもよい。 As for the manufacturing method of the basic structure of a Schottky diode Schottky diode in the embodiment is the same as 3 shown in FIG. 11, with reference to FIGS. 12 to 16, the first n-type layer formed a first n-type layer 12E is formed so that the concentration of the n-type impurity is smaller in step, n n-type impurity concentration in the second n-type layer forming step in the first n-type layer 12E may form a second n-type layer 12F such that relatively larger than the concentration of the impurity. 具体的には、実施の形態2において述べたように、気相エピタキシャル成長により第1のn型層12Eおよび第2のn型層12Fを形成する場合、第1のn型層12Eにおけるn型不純物としての窒素の濃度は1×10 15 /cm 程度、第2のn型層12Fでは1×10 17 /cm 程度となるように、n型不純物として添加される窒素の量を変化させることができる。 Specifically, as described in the second embodiment, when forming the first n-type layer 12E and the second n-type layer 12F by vapor phase epitaxy, an n-type impurity in the first n-type layer 12E concentration of about 1 × 10 15 / cm 3 of nitrogen as, so that the second n-type layer 1 × 10 17 / cm 3 approximately at 12F, varying the amount of nitrogen added as n-type impurity can. これにより、実施の形態3の変形例のショットキーダイオードを製造することができる。 Thus, it is possible to manufacture the Schottky diode of a modification of the third embodiment.

(実施の形態4) (Embodiment 4)
図18は本発明の一実施の形態である実施の形態4の半導体装置である酸化膜電界効果トランジスタ(MOSFET)の構成を示す概略断面図である。 Figure 18 is a schematic sectional view showing a structure of a semiconductor device of the fourth embodiment which is an embodiment of oxide field effect transistor of the present invention (MOSFET). また、図19は、MOSFETが配列されることにより形成される1チップのMOSFET素子の構成を示す概略平面図である。 Further, FIG. 19 is a schematic plan view showing the structure of one chip of the MOSFET device formed by the MOSFET are arranged. 図18および図19を参照して、本発明の実施の形態4の半導体装置であるMOSFETの構成を説明する。 Referring to FIGS. 18 and 19, illustrating a MOSFET structure is a semiconductor device of the fourth embodiment of the present invention.

図18を参照して、本発明の実施の形態4の半導体装置であるMOSFET30は、ワイドバンドギャップ半導体からなる基板31と、基板31上に形成されたn型層32とを備えている。 Referring to FIG. 18, MOSFET 30 is a semiconductor device of the fourth embodiment of the present invention includes a substrate 31 made of wide band gap semiconductor and an n-type layer 32 formed on the substrate 31. n型層32は基板31側の表面である第1の面32Aとは反対側の表面である第2の面32Bから第1の面32Aに向けて延びるように形成された溝33を有している。 n-type layer 32 has a first surface 32A and second surface 32B from the first surface 32A formed groove 33 so as to extend toward the the surface opposite to a surface of the substrate 31 side ing. 溝33の内部において、溝33の底部である底壁33Aに接触する位置には絶縁体としての酸化物層34が配置されている。 In the groove 33, at a position in contact with the bottom wall 33A is a bottom of the groove 33 are arranged oxide layer 34 as an insulator. さらに、n型層32の第2の面32B付近の溝33の側壁33Bに面する位置には、高濃度の導電型がp型である不純物(p型不純物)を含むp型領域36が形成されている。 Further, at a position facing the side wall 33B of the second surface 32B near the grooves 33 of the n-type layer 32, p-type region 36 containing an impurity (p-type impurity) high concentration of the conductive type is p-type is formed It is. また、第2の面32B付近におけるp型領域36に隣接するとともに、p型領域36から見て溝33が位置する側と反対側には、高濃度のn型不純物を含むn型領域37が形成されている。 Further, the adjacent p-type region 36 in the vicinity of the second face 32B, and the side opposite to the side where the groove 33 when viewed from the p-type region 36 is located, the n-type region 37 containing a high concentration n-type impurity It is formed. さらに、p型領域36およびn型領域37の底部に接するとともに、溝33から離れる方向においてn型領域37よりも溝33から離れた領域にまで延在するように(つまりn型領域37およびp型領域36を取り囲むように)、低濃度のp型不純物を含むp型ウェル35が形成されている。 Furthermore, the contact with the bottom of the p-type region 36 and the n-type region 37, so as to extend to a region away from the groove 33 than the n-type region 37 in the direction away from the groove 33 (i.e. n-type region 37 and p so as to surround the mold region 36), p-type well 35 containing low concentration p-type impurity is formed. p型ウェル35において、n型領域37より溝33から離れた位置に存在する部分の上部表面は、n型層32の第2の面32Bと同一平面上に位置する。 In p-type well 35, an upper surface of a portion located at a position apart from the n-type region 37 from the groove 33 is located on the second face 32B flush with the n-type layer 32. つまり、溝33から見てn型領域37より離れた位置においては、p型ウェル35がn型層32の第2の面32Bと同一平面に露出している。 That is, in the position away from the n-type region 37 when viewed from the groove 33, p-type well 35 is exposed to the second surface 32B flush with the n-type layer 32.

上記p型ウェル35がn型層32の第2の面32Bに露出している部分上から、溝33から離れる方向に向かって延在するように、ゲート酸化膜39を介してゲート電極38が形成されている。 From the portion where the p-type well 35 are exposed on the second surface 32B of n-type layer 32, so as to extend in a direction away from the groove 33, the gate electrode 38 through the gate oxide film 39 It is formed. ゲート電極38はその側壁および上部表面もゲート酸化膜39により覆われている。 The gate electrode 38 is also the sidewall and the top surface is covered with a gate oxide film 39. ゲート酸化膜39の側壁の位置は、n型領域37の溝33から遠い側の端部の位置とほぼ等しい。 Position of the side wall of the gate oxide film 39 is approximately equal to the position of the end on the side far from the groove 33 of the n-type region 37.

また、溝33の内部において、酸化物層34の上部表面と接触するとともに溝33の内部を充填し、さらにn型層32の上部表面である第2の面32B上にまで延在するようにソース電極41が形成されている。 Further, in the inside of the groove 33, so as to extend to the oxide layer 34 to fill the inside of the groove 33 contacts with the upper surface of a further top surface of the n-type layer 32 on the second surface 32B the source electrode 41 is formed. ソース電極41は、p型領域36およびn型領域37の上部表面、さらにゲート酸化膜39の側壁および上部表面に接触するように形成されている。 The source electrode 41, p-type region 36 and the n-type region 37 the top surface of, and is formed so as to further contact with the sidewalls and upper surface of the gate oxide film 39. さらに、基板31には基板31に接触するように図示しないドレイン電極が配置されている。 Further, a drain electrode is disposed (not shown) so as to be in contact with the substrate 31 in the substrate 31.

また、図18のMOSFET30は1チップのMOSFET素子における繰り返し構造の1単位分であって、たとえば図19に示すようにMOSFET素子3はMOSFET30の溝33が格子状に配列されたものとすることができる。 Further, MOSFET 30 of FIG. 18 is a one unit of the repeating structure in the MOSFET device of one chip, for example, MOSFET devices 3 as shown in FIG. 19 be assumed that the grooves 33 of the MOSFET 30 are arranged in a grid pattern it can. 溝33に囲まれた領域の平面形状はたとえば多角形形状とすることができる。 The planar shape of the region surrounded by the groove 33 may be, for example, polygonal shapes. また、MOSFET素子3は図19に基づいて説明した上述の配列に代えて、たとえば図19に示す格子に囲まれた領域が溝33となるようにMOSFET30が配列されたものとしてもよい。 Further, MOSFET device 3 in place of the aforementioned sequence described with reference to FIG. 19, for example, a region surrounded by the grid shown in FIG. 19 may be as MOSFET30 so that the grooves 33 are arranged.

次に、実施の形態4におけるMOSFET30の動作について説明する。 Next, the operation of the MOSFET30 in the fourth embodiment. 図18を参照して、ゲート電極38の電圧が0Vの状態すなわちオフ状態では、ゲート酸化膜39の直下に位置するp型ウェル35とn型層32との間が逆バイアスとなり、非導通状態となる。 Referring to FIG. 18, in the state, or OFF state of the voltage of the gate electrode 38 is 0V, between the p-type well 35 and the n-type layer 32 located immediately below the gate oxide film 39 becomes reverse biased, non-conducting state to become. このとき、n型層32においてソース電極41と接触している部分の周辺には空乏層が広がっており、ソース電極41と基板31に接触するように配置された図示しないドレイン電極との間は電気的に短絡しない(SSB構造)。 At this time, the n-type layer 32 has spread the depletion layer in the peripheral portion in contact with the source electrode 41, between the drain electrode (not shown) arranged so as to be in contact with the source electrode 41 and the substrate 31 is not electrically short-circuited (SSB structure). そのため、n型層32のn型不純物の濃度を高く、n型層32の厚みを薄くすることができる。 Therefore, the concentration of n-type impurity of the n-type layer 32 high, it is possible to reduce the thickness of the n-type layer 32.

一方、ゲート電極38に正の電圧を印加していくと、p型ウェル35のゲート酸化膜39と接触する付近において反転層が形成される。 On the other hand, when gradually applying a positive voltage to the gate electrode 38, an inversion layer in the vicinity of which is in contact with gate oxide film 39 of the p-type well 35 is formed. その結果、n型領域37とn型層32とが電気的に接続され、電子の流れ47Aに沿って電子が移動することにより電流が流れる。 As a result, the n-type region 37 and the n-type layer 32 are electrically connected, a current flows by electrons move along the flow of electrons 47A. このとき、前述のようにSSB構造を有するMOSFET30は、n型層32のn型不純物の濃度を高く、n型層32の厚みを薄くすることができるため、n型層32の抵抗を小さくすることができる。 At this time, MOSFET 30 having a SSB structure as described above, increasing the concentration of n-type impurity of the n-type layer 32, it is possible to reduce the thickness of the n-type layer 32, to reduce the resistance of the n-type layer 32 be able to. その結果、MOSFET30は低損失となっている。 As a result, MOSFET30 has become a low-loss.

なお、上記n型層32において、前述の実施の形態2のショットキーダイオードと同様に、酸化物層34に隣接する位置にp型領域をさらに備えてもよい。 In the above n-type layer 32, similarly to the Schottky diode according to the second embodiment described above, it may further comprise a p-type region at a position adjacent to the oxide layer 34. これにより、酸化物層34とn型層32との界面付近における電界の集中を緩和することができる。 This makes it possible to alleviate the concentration of electric field in the vicinity of the interface between the oxide layer 34 and the n-type layer 32. その結果、実施の形態4のMOSFET30の耐圧に関する信頼性を一層向上させることができる。 As a result, the reliability of the withstand voltage of the MOSFET30 of the fourth embodiment can be further improved.

また、前述の実施の形態3のショットキーダイオードと同様に、上記n型層32において、n型不純物の濃度が第1の面32A側から第2の面32B側に向けて徐々に高くなるようにしてもよいし、ソース電極41の基板31側の端部と第1の面32Aとの間の領域に、第2の面32B側の表面層におけるn型不純物の濃度よりも相対的に低いn型不純物の濃度を有する領域が形成されてもよい。 Similar to the Schottky diode of the third embodiment described above, in the n-type layer 32, so that the concentration of the n-type impurity is gradually increased toward the first surface 32A side to the second surface 32B side it may be, in the region between the end and the first surface 32A of the substrate 31 side of the source electrode 41, relatively lower than the concentration of n-type impurity in the surface layer of the second surface 32B side region having a concentration of n-type impurities may be formed. これにより、漏れ電流に対する影響の大きい領域においてはn型不純物の濃度が低くなっているため、漏れ電流は低減される。 Accordingly, since the concentration of the n-type impurity in the region of high influence on the leakage current is low, the leakage current is reduced. 一方、漏れ電流に対する影響の比較的小さい領域においてはn型不純物の濃度が高くなっているため、n型層32の抵抗を低減することができる。 Meanwhile, since the higher the concentration of the n-type impurity in a relatively small area of ​​influence on the leakage current, it is possible to reduce the resistance of the n-type layer 32.

次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態4のMOSFETの製造方法について図に基づいて説明する。 Next, as an embodiment of a method of manufacturing a semiconductor device of the present invention will be described with reference to FIG method for producing the MOSFET of the fourth embodiment. 図20は、実施の形態4のMOSFETの製造工程の概略を示す図である。 Figure 20 is a diagram schematically showing a manufacturing process of the MOSFET according to the fourth embodiment. また、図21〜図28は実施の形態4のMOSFETの製造方法を説明するための概略断面図である。 Further, FIGS. 21 to 28 are schematic sectional views for explaining a manufacturing method of the MOSFET of the fourth embodiment. 図20〜図28を参照して、実施の形態4のMOSFETの製造方法について説明する。 Referring to FIGS. 20 to 28, a method for manufacturing the MOSFET of the fourth embodiment.

図20に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にn型層を形成するn型層形成工程が実施される。 As shown in FIG. 20, after the substrate preparation step is performed is a step of preparing a substrate is first made of wide band gap semiconductor, n-type layer forming step of forming an n-type layer on the substrate is carried out. 具体的には、図21に示すように、基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板31の上にn型層32(たとえばn型不純物を含む炭化珪素層)が形成される。 More specifically, as shown in FIG. 21, prepared wide bandgap semiconductor in the substrate preparation step, an n-type layer 32 (e.g. silicon carbide layer containing n-type impurities) on a substrate 31 made of silicon carbide It is formed. このn型層形成工程は、たとえばn型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。 The n-type layer forming step can be carried out, for example, by vapor phase epitaxial growth using a material gas containing n-type impurity.

次に、図20に示すように、n型層形成工程で形成されたn型層にp型ウェルを形成するp型ウェル形成工程が実施される。 Next, as shown in FIG. 20, p-type well forming step of forming a p-type well in the n-type layer formed by the n-type layer formation step is performed. 具体的には、図21に示すように、たとえばn型層32の基板31側の面とは反対側の表面が熱酸化されることにより熱酸化膜42Aが形成される。 More specifically, as shown in FIG. 21, the thermal oxide film 42A is formed by the opposite surface is thermally oxidized, for example, the substrate 31-side surface of the n-type layer 32. さらにCVDにより熱酸化膜42A上に酸化膜43Aが形成される。 Oxide film 43A on the thermal oxide film 42A is formed by further CVD. そして、たとえば酸化膜43Aの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。 Then, a resist film having an opening by photolithography is formed on the oxide film 43A. そして、当該レジスト膜をマスクとして用いてRIEにより酸化膜43Aおよび熱酸化膜42Aが部分的に除去されることにより、n型層32上に開口パターンを有する熱酸化膜42Aおよび酸化膜43Aからなるマスク層が形成される。 Then, consisting the resist film by the oxide film 43A and the thermal oxide film 42A is partially removed by RIE using as a mask, the thermal oxide film 42A and the oxide film 43A having an opening pattern on the n-type layer 32 mask layer is formed. その後、上記レジスト膜をエッチングなどにより除去する。 Thereafter, the resist film is removed by etching. そして、このマスク層をマスクとして用いてn型層32へイオン注入を行なうことにより、n型層32にp型ウェル35が形成される。 Then, by ion implantation into the n-type layer 32 using the mask layer as a mask, p-type well 35 is formed in the n-type layer 32.

次に、図20に示すように、p型ウェル形成工程で形成されたp型ウェルに高濃度のp型不純物を含むp型領域を形成するp型領域形成工程が実施される。 Next, as shown in FIG. 20, p-type region forming a p-type region containing a p-type impurity of high concentration in p-type well formed in the p-type well forming step is performed. 具体的には、図22に示すように、たとえば酸化膜43Aおよび熱酸化膜42Aがすべて除去された後、CVDにより酸化膜43Bが形成される。 Specifically, as shown in FIG. 22, for example, after the oxide film 43A and the thermal oxide film 42A is completely removed, the oxide film 43B is formed by CVD. そして、たとえば酸化膜43Bの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。 Then, a resist film having an opening by photolithography is formed on the oxide film 43B. このレジスト膜をマスクとして用いてRIEにより酸化膜43Bが部分的に除去されることにより、p型ウェル35上に開口パターンを有する酸化膜43Bからなるマスク層が形成される。 The resist film oxide film 43B by RIE using as a mask by being partially removed, the mask layer made of an oxide film 43B having an opening pattern on the p-type well 35 is formed. その後、上記レジスト膜を除去する。 Thereafter, the resist film is removed. このマスク層をマスクとして用いてイオン注入を行なうことにより、p型ウェル35にp型領域36が形成される。 By ion implantation using the mask layer as a mask, p-type region 36 to the p-type well 35 is formed.

次に、図20に示すように、p型領域形成工程でp型領域が形成されたp型ウェルに高濃度のn型不純物を含むn型領域を形成するn型領域形成工程が実施される。 Next, as shown in FIG. 20, n-type region forming step of forming a n-type region including a high concentration n-type impurity of the p-type region forming step p type well p type region is formed in is performed . 具体的には、図23に示すように、たとえば酸化膜43Bがすべて除去された後、CVDにより酸化膜43Cが形成される。 More specifically, as shown in FIG. 23, for example, after the oxide film 43B is completely removed, an oxide film 43C is formed by CVD. そして、たとえば酸化膜43Cの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。 Then, a resist film having an opening by photolithography is formed on the oxide film 43C. このレジスト膜をマスクとして用いてRIEにより酸化膜43Cが部分的に除去されることにより、p型ウェル35およびp型領域36上に開口パターンを有する酸化膜43Cからなるマスク層が形成される。 The resist film oxide film 43C by RIE using as a mask by being partially removed, the mask layer made of an oxide film 43C having an opening pattern on the p-type well 35 and the p-type region 36 is formed. この酸化膜43Cに形成された開口パターンは、p型領域36の端部を露出させる位置に形成されている。 Opening pattern formed on the oxide film 43C is formed at a position to expose the end portion of the p-type region 36. このマスク層をマスクとして用いてイオン注入を行なうことにより、n型領域37が形成される。 By ion implantation using the mask layer as a mask, n-type region 37 is formed.

次に、図20に示すように、n型層に、基板側の表面である第1の面とは反対側の表面である第2の面から第1の面に向けて延びる溝をエッチングにより形成する溝形成工程が実施される。 Next, as shown in FIG. 20, the n-type layer, the grooves and the first surface is the surface of the substrate side and extending toward the first surface from the second surface is a surface on the opposite side by the etching forming grooves forming step is performed. 具体的には、図24に示すように、たとえば酸化膜43Cがすべて除去された後、活性化アニールが実施される。 Specifically, as shown in FIG. 24, for example, after the oxide film 43C is completely removed, activation annealing is performed. その後、CVDにより酸化膜43Dが形成される。 Thereafter, oxide film 43D is formed by CVD. そして、たとえば酸化膜43Dの上にフォトリソグラフィーにより所望の溝の形状に応じた開口を有するレジスト膜が形成される。 Then, a resist film having an opening corresponding to the shape of the desired groove by photolithography on the oxide film 43D is formed. このレジスト膜をマスクとして用いてRIEにより開口に応じて酸化膜43Dが部分的に除去される。 The resist film oxide film 43D according to the opening by RIE using as a mask is partially removed. この結果、開口パターンを有する酸化膜43Dが形成される。 As a result, oxide film 43D having an opening pattern is formed. その後、上記レジスト膜をエッチングなどにより除去する。 Thereafter, the resist film is removed by etching. さらに、たとえば酸化膜43Dをマスクとして用いてRIEによりn型層32を部分的に除去することにより、n型層32に溝33が形成される。 Furthermore, for example, by the n-type layer 32 is partially removed by RIE using the oxide film 43D as a mask, a groove 33 in the n-type layer 32 is formed. このとき、溝33の側面において、p型領域36およびp型ウェル35の表面が露出するように、溝33の位置は決定されている。 At this time, the side surface of the groove 33, so that the surface of the p-type region 36 and p-type well 35 is exposed, the position of the groove 33 is determined.

次に、図20に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。 Next, as shown in FIG. 20, the insulator forming step of forming an insulator on the bottom of the groove is performed. 絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。 Insulator forming step is performed in the order of the oxide layer forming process, an etching process. 具体的には、図25に示すように、溝33が形成されたn型層32はたとえば熱酸化により溝33の側壁33Bが犠牲酸化される。 Specifically, as shown in FIG. 25, n-type layer groove 33 is formed 32 sidewall 33B of groove 33 is sacrificial oxidation, for example, by thermal oxidation. その後、エッチングにより酸化膜43Dおよび上記犠牲酸化により形成された酸化膜を含むすべての酸化膜が除去される。 Thereafter, all the oxide film containing an oxide film formed by oxidation film 43D and the sacrificial oxide is removed by etching. その後、たとえば熱酸化により溝33の内周面上からp型領域36、n型領域37、p型ウェル35の表面およびn型層32の第2の面32B上にまで延在する熱酸化膜42Bを形成する。 Thereafter, the thermal oxide film extending for example by thermal oxidation from the inner circumferential surface of the groove 33 to the p-type region 36, n-type region 37, on the second surface 32B of the surface and n-type layer 32 of p-type well 35 42B is formed. そして、熱酸化膜42B上に、溝33の内部を充填するとともにn型層32の第2の面32B上にまで延在する酸化膜43EをCVDにより形成する。 Then, on the thermal oxide film 42B, the oxide film 43E extending to on the second surface 32B of n-type layer 32 to fill the inside of the groove 33 is formed by CVD. このようにして、熱酸化膜42Bおよび酸化膜43Eがそれぞれ形成されることにより酸化物層形成工程が完了する。 In this way, the oxide layer forming step is completed by the thermal oxide film 42B and the oxide film 43E are formed, respectively. さらに、たとえばRIEにより熱酸化膜42Bおよび酸化膜43Eが減膜されて溝33の底壁33A付近の熱酸化膜42Bおよび酸化膜43E以外の熱酸化膜42Bおよび酸化膜43Eが除去されることによりエッチング工程が完了する。 Furthermore, for example, by thermal oxide film 42B and the oxide film 43E is reduced film is thermally oxidized film near the bottom wall 33A of the groove 33 and 42B and the thermal oxide film 42B except the oxide film 43E and the oxide film 43E are removed by RIE etching process is completed. この溝33の底壁33A付近に残存した熱酸化膜42Bおよび酸化膜43Eが絶縁体としての酸化物層34である。 Thermal oxide film 42B and the oxide film 43E remaining in the vicinity of the bottom wall 33A of the groove 33 is an oxide layer 34 as an insulator.

次に、図20に示すように、MOSFETのゲートを形成するゲート形成工程が実施される。 Next, as shown in FIG. 20, a gate formation step of forming a gate of the MOSFET is performed. ゲート形成工程はゲート酸化膜形成工程およびゲート電極形成工程を含んでいる。 The gate forming step includes a gate oxide film forming step and the gate electrode formation step. 具体的には、図26に示すように、たとえば熱酸化によりn型層32の第2の面32B、p型領域36、n型領域37、p型ウェル35の表面、および溝13の内周面においてn型層12が露出した面に対して犠牲酸化が実施される。 Specifically, as shown in FIG. 26, for example, the second surface 32B of n-type layer 32 by thermal oxidation, p-type region 36, n-type region 37, p-type well 35 surface, and the inner circumference of the groove 13 n-type layer 12 is a sacrificial oxidation is performed on the exposed surface in the plane. その後、犠牲酸化により形成された熱酸化膜がエッチングにより除去される。 Thereafter, the thermal oxide film formed by the sacrificial oxidation is removed by etching. その後、たとえば熱酸化により溝33において酸化物層34が形成されていない内周面上から、p型領域36、n型領域37、p型ウェル35の表面、およびn型層32の第2の面32B上にまで延在するように熱酸化膜39Aが形成される。 Then, for example, from the inner peripheral surface on which the oxide layer 34 in the groove 33 by thermal oxidation is not formed, the p-type region 36, n-type region 37, p-type well 35 surface, and a second n-type layer 32 the thermal oxide film 39A is formed so as to extend to the surface 32B. さらに、熱酸化膜39A上にたとえばCVDによりポリシリコン膜38が形成される。 Further, the polysilicon film 38 is formed on the thermal oxide film 39A for example by CVD. そして、たとえばポリシリコン膜38上にフォトリソグラフィーにより所望のゲート電極の形状以外の部分に開口を有するレジスト膜44Aが形成される。 Then, the resist film 44A having an opening in a portion other than the shape of the desired gate electrode is formed by photolithography on e.g. polysilicon film 38. 当該レジスト膜44Aをマスクとして用いてRIEによりポリシリコン膜38が部分的に除去されることにより、図26に示すようにゲート電極38が形成される(ゲート電極形成工程)。 By the polysilicon film 38 is partially removed by RIE using the resist film 44A as a mask, the gate electrode 38 is formed as shown in FIG. 26 (gate electrode formation step). さらに、図27に示すように、たとえばレジスト膜44Aが除去された後、ゲート電極38が形成されたn型層32の第2の面32Bを覆うように、CVDにより酸化膜39Bが形成される。 Furthermore, as shown in FIG. 27, for example, after the resist film 44A is removed, so as to cover the second face 32B of the n-type layer 32 where the gate electrode 38 is formed, oxide film 39B is formed by CVD . そして、たとえば酸化膜39B上にフォトリソグラフィーにより所望のゲート酸化膜の形状以外の部分に開口を有するレジスト膜44Bが形成される。 Then, the resist film 44B is formed having an opening in a portion other than the shape of the desired gate oxide film, for example by photolithography on the oxide film 39B. このレジスト膜44Bをマスクとして用いてRIEにより酸化膜39Bが部分的に除去される。 The resist film 44B oxide film 39B by RIE using as a mask is partially removed. この結果、ゲート電極38を覆うように酸化膜39Bが残存する。 As a result, oxide film 39B so as to cover the gate electrode 38 remains. このゲート電極38を取り囲むように残存した熱酸化膜39Aおよび酸化膜39Bがゲート酸化膜39である(ゲート酸化膜形成工程)。 Thermal oxide film 39A and the oxide film 39B remaining to surround the gate electrode 38 is a gate oxide film 39 (the gate oxide film forming step).

次に、図20に示すように、絶縁体としての酸化物層が形成された溝の側壁に接触するように、n型層とショットキー接触可能な金属膜を形成する金属膜形成工程を含むソース電極形成工程が実施される。 Next, as shown in FIG. 20, to be in contact with the side walls of the trench oxide layer as an insulator is formed, comprising a metal film forming step of forming an n-type layer and the Schottky contact metal capable film the source electrode formation step is performed. ソース電極形成工程は金属膜形成工程、ボンディング電極形成工程の順に実施される。 The source electrode forming step is performed in the order of the metal film forming step, a bonding electrode forming step. 具体的には、図28に示すように、たとえばレジスト膜44Bを除去した後、溝33の底部に位置する酸化物層34上から溝33の側壁33B、n型層32の第2の面32B側におけるp型領域36、n型領域37の表面、ゲート酸化膜39の側面および上部表面上に延在するように、n型層32とショットキー接触可能なNiなどの金属を蒸着することにより金属膜45を形成する金属膜形成工程が実施される。 Specifically, as shown in FIG. 28, for example, after removing the resist film 44B, the side wall 33B of the groove 33 from over the oxide layer 34 located at the bottom of the groove 33, the second surface 32B of n-type layer 32 p-type region 36, n-type region 37 the surface of the side, so as to extend over the side surfaces and the top surface of the gate oxide film 39, by vapor-depositing a metal such as n-type layer 32 and the Schottky-contactable Ni metal film forming step of forming a metal film 45 is performed. 金属膜45は、n型層32とショットキー接続し、p型領域36およびn型領域37とは電気的に接続する。 Metal film 45, the n-type layer 32 and the Schottky connection, the p-type region 36 and the n-type region 37 are electrically connected. 金属膜45の厚みは溝33の幅より十分小さいので、金属膜45によっては溝33は充填されていない。 The thickness of the metal film 45 is sufficiently smaller than the width of the groove 33, the groove 33 is not filled by the metal film 45. その後、ボンディングが容易なAlなどの金属を金属膜45上に蒸着することにより、ボンディング電極46を形成するボンディング電極形成工程が実施される。 Thereafter, by depositing bonding a metal such as easy Al on the metal film 45, the bonding electrode forming step of forming a bonding electrode 46 is performed. なお、ボンディング電極46は金属膜45の厚みより厚く形成されており、溝33を充填するように形成されている。 Incidentally, the bonding electrode 46 is formed larger than the thickness of the metal film 45 is formed so as to fill the groove 33. この金属膜45およびボンディング電極46がソース電極41となる。 The metal film 45 and the bonding electrode 46 serves as the source electrode 41. なお、金属膜45の厚みを厚くして溝33を充填する(つまり、ソース電極41を金属膜45のみで構成する)ようにしてもよいし、ボンディング電極46を2層以上の多層膜構造としてもよい。 Note that increasing the thickness of the metal film 45 to fill the groove 33 (i.e., the source electrode 41 only composed of a metal film 45) may also be, a bonding electrode 46 as two or more layers of the multilayer film structure it may be.

以上の製造方法により、実施の形態4のMOSFET30を製造することができる。 More by the manufacturing method, it is possible to manufacture the MOSFET30 of the fourth embodiment. 本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態4のMOSFET30を容易に製造することができる。 This manufacturing method, because it does not contain any difficult step of implementation, according to the manufacturing method, it is possible to easily manufacture the MOSFET30 of the fourth embodiment.

なお、実施の形態4はたとえば以下の条件により実施することができる。 Incidentally, the fourth embodiment can be carried out under the following conditions for example. 図18を参照して、基板31としては4H−SiC(六方晶)を材料とし、(0001)面が主面となるように使用することができる。 Referring to FIG. 18, the substrate 31 and material 4H-SiC (hexagonal) can be used so that the main surface (0001) plane. このとき、n型不純物として窒素を1×10 19 /cm 程度含むことにより、n 基板として使用することができる。 In this case, nitrogen as n-type impurity by containing about 1 × 10 19 / cm 3, can be used as n + substrate. また、厚みは0.4mm程度とすることができる。 The thickness may be about 0.4 mm. また、nドリフト層としてのn型層32の第1の面32Aから第2の面32Bまでの距離は11μm程度、溝33が形成された部分のn型層32の幅(溝33の側壁33Bから隣り合う溝33の側壁33Bまでの距離:ドリフト層幅)は3.2μm程度、溝33の幅(溝33における両側壁33B、33Bの間の距離)は2μm程度とすることができる。 Further, the side walls 33B of the n distance about 11μm from the first surface 32A of the n-type layer 32 as a drift layer to the second surface 32B, n-type layer 32 having a width of a portion where the groove 33 is formed (groove 33 the distance to the side wall 33B of the groove 33 adjacent the: drift layer width) about 3.2 .mu.m, side walls 33B in the width (groove 33 of the groove 33, the distance between 33B) may be about 2 [mu] m. さらに、酸化物層34と基板31との距離は1μm程度、酸化物層34の厚みは1μm以上2μm以下程度とすることができる。 Furthermore, the distance between the oxide layer 34 and the substrate 31 is about 1 [mu] m, the thickness of the oxide layer 34 may be of the order or 2μm or less 1 [mu] m. また、p型ウェル35の厚みは1μm程度とすることができる。 The thickness of the p-type well 35 may be about 1 [mu] m.

また、製造方法においては、図21を参照して、n型層32はたとえば原料ガスとしてSiH およびC を使用したSiCの気相ホモエピタキシャル成長により形成することができる。 In the manufacturing method, with reference to FIG. 21, n-type layer 32 can be formed by SiH 4 and C 3 vapor homoepitaxial growth of SiC using H 8 as for example a raw material gas. また、n型層32はn型不純物として窒素を5×10 16 /cm 程度含んでおり、厚みは11μm程度とすることができる。 Further, n-type layer 32 includes degree 5 × 10 16 / cm 3 nitrogen as n-type impurity, the thickness may be about 11 [mu] m. さらに、熱酸化膜42Aは加熱温度が1200℃程度の熱酸化により、50nm程度の厚みとなるように形成することができる。 Furthermore, the thermal oxide film 42A may be the heating temperature by thermal oxidation of about 1200 ° C., formed to a thickness of about 50nm. また、酸化膜43AはCVDにより1.5μm程度の厚みになるように形成することができる。 Further, oxide film 43A may be formed such that a thickness of about 1.5μm by CVD. さらに、イオン注入はたとえば基板31の加熱温度を500℃程度とした高温イオン注入により、Al、ホウ素(B)などを深さ1μm程度、濃度1×10 16 /cm 程度注入することができる。 Further, the ion implantation by the high temperature ion implantation was 500 ° C. about the heating temperature of the substrate 31 for example, Al, boron (B), such as the depth 1μm approximately, can be injected about the concentration 1 × 10 16 / cm 3.

また、図21および図22を参照して、熱酸化膜42A、酸化膜43Aおよび酸化膜43Bの除去はたとえばCF 系ガスを使用したRIEにより実施することができる。 Further, with reference to FIGS. 21 and 22, the thermal oxide film 42A, the removal of the oxide film 43A and the oxide film 43B may be carried out by RIE using, for example, CF 4 based gas. 図22を参照して、酸化膜43BはたとえばCVDにより1μm程度の厚みになるように形成することができる。 Referring to FIG. 22, oxide film 43B may be formed so as to 1μm thickness of about by CVD, for example. また、イオン注入はたとえば500℃程度の高温イオン注入により、Al、Bなどを深さ0.3μm程度、濃度1×10 19 /cm 程度注入することができる。 The ion implantation by the high temperature ion implantation, for example, about 500 ° C., Al, etc. the depth 0.3μm about B, it is possible to inject a concentration of about 1 × 10 19 / cm 3.

また、図23を参照して、酸化膜43CはたとえばCVDにより1μm程度の厚みになるように形成することができる。 Further, with reference to FIG. 23, oxide film 43C may be formed so as to 1μm thickness of about by CVD, for example. さらに、イオン注入はたとえば基板31の加熱温度が500℃程度の高温イオン注入により、窒素(N)、リン(P)などを深さ0.3μm程度、濃度1×10 19 /cm 程度注入することができる。 Furthermore, the heating temperature of the ion implantation, for example the substrate 31 by the high temperature ion implantation of approximately 500 ° C., nitrogen (N), phosphorus (P), such as the depth 0.3μm about, injecting a concentration of about 1 × 10 19 / cm 3 be able to.

また、図24を参照して、活性化アニールは加熱温度が1700℃程度で加熱時間が20分程度の条件で実施することができる。 Further, with reference to FIG. 24, the activation anneal may be time heating at about 1700 ° C. heating temperature is carried out under conditions of about 20 minutes. さらに、酸化膜43DはたとえばCVDにより3μm程度の厚みになるように形成することができる。 Further, oxide film 43D can be formed so as to 3μm thickness of about by CVD, for example. また、酸化膜43Dの部分的な除去(パターン形成)は、たとえばCF 系ガスを使用したRIEにより実施することができる。 Furthermore, partial removal of the oxide film 43D (patterning) can be carried out by RIE, for example using a CF 4 based gas. さらに、溝33の形成はSF およびO 系のガスを使用したRIEにより実施することができ、溝33の深さは10μm程度とすることができる。 Furthermore, formation of the groove 33 can be performed by RIE using SF 6 and O 2 -based gas, the depth of the grooves 33 can be approximately 10 [mu] m.

また、図25を参照して、犠牲酸化による熱酸化膜および熱酸化膜42Bは加熱温度が1200℃程度の熱酸化により、50nm程度の厚みとなるように形成することができる。 Further, with reference to FIG. 25, the thermal oxide film and the thermal oxide film 42B by the sacrificial oxidation can be heated temperature by thermal oxidation of about 1200 ° C., formed to a 50nm thickness of about. さらに、酸化膜43EはたとえばCVDにより3μm程度の厚みになるように形成することができる。 Further, oxide film 43E can be formed so as to 3μm thickness of about by CVD, for example. また、熱酸化膜42Bおよび酸化膜43Eの減膜は、CF 系ガスを使用したRIEにより10μm程度減膜することにより実施することができる。 Alternatively, the reduced film of the thermal oxide film 42B and the oxide film 43E can be carried out by 10μm approximately down film by RIE using CF 4 based gas.

また、図26を参照して、犠牲酸化による熱酸化膜および熱酸化膜39Aは加熱温度が1200℃程度の熱酸化により、50nm程度の厚みとなるように形成することができる。 Further, referring to FIG. 26, the thermal oxide film and the thermal oxide film 39A by the sacrificial oxidation can be heated temperature by thermal oxidation of about 1200 ° C., formed to a 50nm thickness of about. さらに、たとえばゲート電極38を形成するためのポリシリコン膜は、低圧化学蒸着(Low Pressure CVD;LPCVD)により0.3μm程度の厚みになるように形成することができる。 Furthermore, for example, a polysilicon film for forming the gate electrode 38, a low pressure chemical vapor deposition; may be formed such that a thickness of about 0.3μm by (Low Pressure CVD LPCVD). また、たとえばゲート電極38を形成するためのポリシリコン膜の除去は、CF 系ガスを使用したRIEにより実施することができる。 Further, for example, removal of the polysilicon film for forming the gate electrode 38 can be performed by RIE using CF 4 based gas.

また、図27を参照して、酸化膜39BはたとえばCVDにより0.4μm程度の厚みになるように形成することができる。 Further, referring to FIG. 27, oxide film 39B may be formed so as to 0.4μm thickness of about by CVD, for example. さらに、図28を参照して、金属膜45は、Ni、Ptなどの金属を0.1μm程度の厚さになるように蒸着することにより形成することができる。 Furthermore, with reference to FIG. 28, the metal film 45 can be formed by depositing Ni, a metal such as Pt to a thickness of about 0.1 [mu] m. また、ボンディング電極46はAlなどの金属を2〜5μm程度の厚さになるように蒸着することにより形成することができる。 The bonding electrode 46 may be formed by depositing so that the metal such as Al to a thickness of about 2 to 5 [mu] m.

図29は本発明の実施の形態4の半導体装置であるMOSFETにおける変形例の構成を示す概略断面図である。 Figure 29 is a schematic sectional view showing a configuration of a modification of the MOSFET which is a semiconductor device of the fourth embodiment of the present invention. 図29を参照して、本発明の実施の形態4の半導体装置であるMOSFETにおける変形例の構成を説明する。 Referring to FIG. 29, a configuration of a modification of the MOSFET which is a semiconductor device of the fourth embodiment of the present invention.

図29を参照して、実施の形態4の変形例のMOSFET30と、上述した実施の形態4の図18に示されたMOSFET30とは基本的に同様の構成を有している。 Referring to FIG. 29, the MOSFET30 modification of the fourth embodiment has basically the same configuration as the MOSFET30 shown in Figure 18 of the fourth embodiment described above. しかし、実施の形態4のMOSFET30はプレナー構造であるのに対し、変形例のMOSFET30はトレンチ構造を有している点で異なっている。 However, MOSFET 30 of the fourth embodiment whereas a planar structure, MOSFET 30 modification is different in that it has a trench structure. 具体的には、ゲート電極およびこれに隣接する構造が異なっている。 Specifically, the structure adjacent to the gate electrode and which are different. すなわち、変形例においては、p型領域36およびn型領域37の底部に接するように(つまりn型領域37およびp型領域36の底部において溝33に接する位置からn型領域37まで延在するように)、低濃度のp型不純物を含むp型ウェル35が形成されている。 That is, in the modified example, extends from a position in contact with the groove 33 to the n-type region 37 at the bottom of the p-type region 36 and the n-type region in contact with the bottom of the 37 (i.e. n-type region 37 and p-type region 36 as), p-type well 35 containing low concentration p-type impurity is formed. そしてn型層32の第2の面32B付近においてp型ウェル35およびn型領域37と対向するように、ゲート酸化膜39を介してゲート電極38が形成されている。 And so as to face the p-type well 35 and the n-type region 37 in the vicinity of the second face 32B of the n-type layer 32, gate electrode 38 through the gate oxide film 39 is formed. すなわち、n型層32の厚み方向(第2の面32Bから第1の面32Aに向かう方向)において、ゲート電極38の下部表面の位置は、p型ウェル35の下部表面の位置とほぼ同じ位置に配置されている。 That is, in the thickness direction of the n-type layer 32 (direction from the second surface 32B first surface 32A), the position of the lower surface of the gate electrode 38 is substantially the same position as the position of the lower surface of the p-type well 35 It is located in. また、n型層32の厚み方向において、ゲート電極38の上部表面の位置はn型領域37の上部表面の位置とほぼ同じ位置に配置されている。 Further, in the thickness direction of the n-type layer 32, the position of the upper surface of the gate electrode 38 is disposed in substantially the same position as the position of the upper surface of the n-type region 37. また、異なる観点から言えば、n型層32の厚み方向において、ゲート電極38の下部表面の位置はn型領域37の上部表面の位置より第1の面32A側に位置している。 Also, speaking from a different perspective, in the thickness direction of the n-type layer 32, the position of the lower surface of the gate electrode 38 is positioned on the first surface 32A side than the position of the upper surface of the n-type region 37. より好ましくは、n型層32の厚み方向において、ゲート電極38の下部表面の位置はp型ウェル35の下部表面の位置と同じか当該下部表面の位置より第1の面32A側に位置する。 More preferably, in the thickness direction of the n-type layer 32, the position of the lower surface of the gate electrode 38 is located on a first surface 32A side than at the same or the lower surface and the position of the lower surface of the p-type well 35. また、ゲート電極38はその上部表面および下部表面もゲート酸化膜39により覆われている。 The gate electrode 38 is also the upper and lower surfaces are covered with a gate oxide film 39.

また、溝33の内部において、酸化物層34の上部表面と接触するとともに溝33の内部を充填し、さらにn型層32の上部表面である第2の面32B上にまで延在するようにソース電極41が形成されている。 Further, in the inside of the groove 33, so as to extend to the oxide layer 34 to fill the inside of the groove 33 contacts with the upper surface of a further top surface of the n-type layer 32 on the second surface 32B the source electrode 41 is formed. ソース電極41は、p型領域36およびn型領域37の上部表面、さらにゲート酸化膜39の側壁および上部表面に接触するように形成されている。 The source electrode 41, p-type region 36 and the n-type region 37 the top surface of, and is formed so as to further contact with the sidewalls and upper surface of the gate oxide film 39. なお、ソース電極41は、図28において説明したように金属膜45およびボンディング電極46からなる多層膜構造としても良いし、金属膜45のみで構成してもよい。 Note that the source electrode 41, may be used as the multilayer film structure comprising a metal film 45 and the bonding electrode 46 as described with reference to FIG. 28 may be composed of only the metal film 45.

次に、図29を参照して、実施の形態4の変形例におけるMOSFET30の動作について説明する。 Next, referring to FIG. 29, the operation of the MOSFET30 in a modification of the fourth embodiment. 実施の形態4の変形例のMOSFET30は基本的には実施の形態4のMOSFET30と同様に動作する。 MOSFET30 modification of the fourth embodiment basically operates similarly to MOSFET30 of the fourth embodiment. しかし、ゲート電極に正の電圧が印加された場合に反転層が形成される部位において相違している。 However, it differs in a portion where the inversion layer is formed when a positive voltage is applied to the gate electrode. すなわち、実施の形態4の変形例におけるMOSFET30のゲート電極38に正の電圧を印加していくと、p型ウェル35のゲート酸化膜39と接触する付近において反転層が形成される。 That is, when gradually applying a positive voltage to the gate electrode 38 of the MOSFET30 in a modification of the fourth embodiment, the inversion layer in the vicinity of which is in contact with gate oxide film 39 of the p-type well 35 is formed. その結果、n型領域37とn型層32とが電気的に接続され、電子の流れ47Bに沿って電子が移動することにより電流が流れる。 As a result, the n-type region 37 and the n-type layer 32 are electrically connected, a current flows by electrons move along the flow of electrons 47B. このとき、前述のようにSSB構造を有するMOSFET30は、n型層32のn型不純物の濃度を高く、n型層32の厚みを薄くすることができるため、n型層32の抵抗を小さくすることができる。 At this time, MOSFET 30 having a SSB structure as described above, increasing the concentration of n-type impurity of the n-type layer 32, it is possible to reduce the thickness of the n-type layer 32, to reduce the resistance of the n-type layer 32 be able to. その結果、MOSFET30は低損失となっている。 As a result, MOSFET30 has become a low-loss.

次に、実施の形態4の変形例におけるMOSFETの製造方法について説明する。 Next, a method for manufacturing the MOSFET in a modification of the fourth embodiment. 図29に示すように、実施の形態4の変形例におけるMOSFET30は一般的なトレンチ構造を有するMOSFETのドリフト層にSSB構造を適用した構成となっている。 As shown in FIG. 29, MOSFET 30 has a structure of applying the SSB structure in the drift layer of the MOSFET having a general trench structure in a modification of the fourth embodiment. 従って、上述した実施の形態4のMOSFETの製造方法におけるSSB構造の作製方法と、一般的なトレンチ構造を有するMOSFETの製造方法とを組み合わせることにより、製造することができる。 Therefore, by combining the method for manufacturing the SSB structure in the manufacturing method of the MOSFET of the fourth embodiment described above and a method of manufacturing a MOSFET having a common trench structure can be manufactured.

(実施の形態5) (Embodiment 5)
図30は本発明の実施の形態5の半導体装置としての接合型電界効果トランジスタ(Junction Field Effect Transistor;JFET)の構成を示す概略断面図である。 Figure 30 is the junction field effect transistor as a semiconductor device according to a fifth embodiment of the present invention; is a schematic sectional view showing a structure of a (Junction Field Effect Transistor JFET). 図30を参照して、本発明の実施の形態5の半導体装置としてのJFETの構成を説明する。 Referring to FIG. 30, the structure of the JFET as a semiconductor device according to a fifth embodiment of the present invention.

図30を参照して、実施の形態5におけるJFET50と、上述した実施の形態4における図18のMOSFET30とはいずれも同様のSSB構造を有する電界効果型トランジスタである。 Referring to FIG. 30, the JFET50 in the fifth embodiment, a field effect transistor having the same SSB structures Both the MOSFET30 of Figure 18 in the fourth embodiment described above. 従って、図30における基板51、下部n型層52および上部n型層62、溝53、絶縁体としての酸化物層54は、図18の基板31、n型層32、溝33、絶縁体としての酸化物層34と基本的に共通の構成を有している。 Accordingly, the substrate 51 in FIG. 30, the lower n-type layer 52 and the upper n-type layer 62, the groove 53, the oxide layer 54 as an insulator, the substrate 31 of FIG. 18, n-type layer 32, the grooves 33, as an insulator It has a common configuration of a basically oxide layer 34. また、図30のJFET50は図18のMOSFET30と同様に1チップのJFET素子における繰り返し構造の1単位分であって、図19に基づいて説明したMOSFET素子3と同様のJFET素子を構成することができる。 Further, JFET50 in FIG. 30 is a one unit of the repeating structure in the one-chip JFET element similarly to MOSFET30 of Figure 18, is possible to configure the same JFET element and MOSFET device 3 described with reference to FIG. 19 it can.

しかし、実施の形態5のJFETは以下の点において実施の形態4のMOSFETとはとは異なっている。 However, JFET of the fifth embodiment is different from the MOSFET of the fourth embodiment in the following points. すなわち、基板51上に形成された下部n型層52および下部n型層52の上に形成された上部n型層62を含むn型層において、下部n型層52の基板51とは反対側の表面である境界面52B付近における溝53の側壁53Bに面する位置には、高濃度のp型不純物を含むp型領域56が形成されている。 That is, the side opposite to the n-type layer including an upper n-type layer 62 formed on the lower n-type layer 52 and the lower n-type layer 52 formed on the substrate 51, the substrate 51 of the lower n-type layer 52 a position facing the side wall 53B of the groove 53 at the interface vicinity 52B is a surface of, the p-type region 56 containing a high concentration p-type impurity is formed. また、境界面52B付近における溝53の側壁53Bに面する位置には、p型領域56の底壁および溝53の側壁53Bを構成する側壁とは反対側の側壁を囲むように低濃度のp型不純物を含む埋め込みp型層55が形成されている。 At a position facing the side wall 53B of the groove 53 in the vicinity of the boundary surface 52B is a low concentration so as to surround the side wall opposite to the bottom wall and side walls which constitute the side walls 53B of the groove 53 of the p-type region 56 p p-type layer 55 buried containing impurity is formed. すなわち、埋め込みp型層55は溝の側壁53B、上部n型層62の底面、p型領域56の底面および溝53の側壁53Bとは反対側の側壁に接触して配置されている。 That is, the buried p-type layer 55 is disposed in contact with the side wall opposite side wall 53B of the groove, the bottom surface of the upper n-type layer 62, the side wall 53B of the bottom and the groove 53 of the p-type region 56.

また、上部n型層62の基板51とは反対側の表面である第2の面62B付近における溝53の側壁53Bに面する位置には、高濃度のn型不純物を含むn型領域57が形成されている。 Further, at a position facing the side wall 53B of the groove 53 in the vicinity of the second face 62B which is the surface opposite to the substrate 51 of the upper n-type layer 62, the n-type region 57 containing a high concentration n-type impurity It is formed. さらに、第2の面62B付近の埋め込みp型層55と対向する位置からn型領域57とは反対側(溝53から遠ざかる方向)に延在するように、ゲート電極58が形成されている。 Further, as the n-type region 57 from the position facing the buried p-type layer 55 in the vicinity of the second face 62B extending on the opposite side (direction away from the groove 53), the gate electrode 58 is formed. ゲート電極58は中濃度のp型不純物を含む半導体層である。 The gate electrode 58 is a semiconductor layer including a p-type impurity of medium concentration. また、上部n型層62の上には第2の面62Bに接触して、かつゲート電極58と対向する位置からn型領域57の方向に延在するように電極間酸化膜59が形成されている。 Further, on the upper n-type layer 62 in contact with the second surface 62B, and the inter-electrode oxide film 59 so as to extend in the direction of the n-type region 57 is formed from a position facing the gate electrode 58 ing. 電極間酸化膜59の溝53側の端面は、n型領域57とゲート電極58との間の領域に位置している。 The end surface of the groove 53 side of the inter-electrode oxide film 59 is located in the region between the n-type region 57 and the gate electrode 58. つまり、電極間酸化膜59によりゲート電極58の上部表面は完全に覆われている。 That is, the upper surface of the gate electrode 58 by the inter-electrode oxide film 59 is completely covered.

また、溝53の内部において、酸化物層54の上部表面と接触するとともに溝53の内部を充填し、さらに上部n型層62の上部表面である第2の面62Bおよび電極間酸化膜59上にまで延在するようにソース電極61が形成されている。 Further, in the groove 53 to fill the inside of the groove 53 contacts with the upper surface of the oxide layer 54, the second surface 62B and the inter-electrode oxide film 59 on a further upper surface of the upper n-type layer 62 the source electrode 61 is formed so as to extend to. すなわち、ソース電極61は、n型領域57の上部表面、電極間酸化膜59の側壁および上部表面に接触するように形成されている。 That is, the source electrode 61, the upper surface of the n-type region 57 is formed so as to contact the side walls and the upper surface of the inter-electrode oxide film 59.

次に、実施の形態5におけるJFET50の動作について説明する。 Next, the operation of the JFET50 in the fifth embodiment. JFETの動作の型にはノーマリーオフ型とノーマリーオン型があり、ゲート電極58と埋め込みp型領域55とに挟まれたn型層58(チャネル領域)の不純物濃度と厚みによって変わる。 The type of operation of the JFET has normally-off type and normally-on type, vary the impurity concentration and thickness of the n-type layer 58 sandwiched between the p-type region 55 and the buried gate electrode 58 (channel region). ここでは、JFETとして一般的であるノーマリーオン型について説明を行なう。 Here, a description will normally-on type is common as a JFET. 図30を参照して、ゲート電極58の電圧が0V(ソース電極61と同電位)の状態では、上部n型層において、ゲート電極58と埋め込みp型層55とで挟まれた領域(チャネル領域)は完全には空乏化されておらず、ソース電極61と下部n型層52とは電気的に接続された状態となっている。 Referring to FIG. 30, in the state of the voltage of the gate electrode 58 is 0V (the source electrode 61 the same potential), the upper n-type layer, sandwiched between the p-type layer 55 buried gate electrode 58 region (channel region ) is completely not been depleted, the source electrode 61 and the lower n-type layer 52 are in a state of being electrically connected. そのため、電子の流れ68Aに沿って電子が移動することにより電流が流れる。 Therefore, a current flows by electrons move along the flow of electrons 68A.

一方、ソース電極61に対してゲート電極58を負の電圧に印加していくと、上述のチャネル領域の空乏化が進行し、ソース電極61と下部n型層52とは電気的に遮断された状態となる。 On the other hand, when gradually applying a negative voltage to the gate electrode 58 to the source electrode 61, and proceeds depletion of the above-described channel region, the source electrode 61 and the lower n-type layer 52 is electrically cut off the state. そのため、電子の流れ68Aに沿って電子が移動することができず、電流は流れない。 Therefore, electrons can not move along the flow of electrons 68A, no current flows.

ここで、下部n型層52においてソース電極61と接触している部分の周辺には空乏層が広がっており、ソース電極61と基板51に接触するように配置された図示しないドレイン電極との間は電気的に接続されない(SSB構造)。 Here, the periphery of the part in contact with the source electrode 61 in the lower n-type layer 52 has spread the depletion layer, between the drain electrode (not shown) arranged so as to be in contact with the source electrode 61 and the substrate 51 It is not electrically connected (SSB structure). そのため、下部n型層52のn型不純物の濃度を高く、下部n型層52の厚みを薄くすることができる。 Therefore, increasing the concentration of n-type impurity of lower n-type layer 52, it is possible to reduce the thickness of the lower n-type layer 52. その結果、下部n型層52の抵抗を小さくすることができるため、JFET50は低損失となっている。 As a result, it is possible to reduce the resistance of the lower n-type layer 52, JFET50 has a low loss.

なお、下部n型層52において、前述の実施の形態2のショットキーダイオードと同様に、酸化物層54に隣接する位置にp型領域をさらに備えてもよい。 Incidentally, in the lower n-type layer 52, similarly to the Schottky diode according to the second embodiment described above, it may further comprise a p-type region at a position adjacent to the oxide layer 54. これにより、酸化物層54と下部n型層52との界面付近における電界の集中を緩和することができる。 This makes it possible to alleviate the concentration of electric field in the vicinity of the interface between the oxide layer 54 and the lower n-type layer 52. その結果、実施の形態5のJFET50の耐圧に関する信頼性を一層向上させることができる。 As a result, the reliability of the withstand voltage of JFET50 of the fifth embodiment can be further improved.

また、前述の実施の形態3のショットキーダイオードと同様に、下部n型層52において、n型不純物の濃度が第1の面52A側から境界面52B側に向けて徐々に高くなるようにしてもよいし、ソース電極61の基板51側の端部と第1の面52Aとの間の領域に、境界面52B側の表面層(境界面52Bから2μm程度の範囲)におけるn型不純物の濃度よりも相対的に低いn型不純物の濃度を有する領域が形成されてもよい。 Further, in the same manner as in the embodiment 3 of the Schottky diode described above, the lower n-type layer 52, the concentration of n-type impurities so as gradually increases toward the boundary surface 52B side from the first surface 52A side may, regions, the concentration of n-type impurity in the surface layer of the boundary surface 52B side (the range from the boundary surface 52B of about 2 [mu] m) between the end portion and the first surface 52A of the substrate 51 side of the source electrode 61 it may be regions formed having a concentration of relatively low n-type impurity than. これにより、漏れ電流に対する影響の大きい領域においてはn型不純物の濃度が低くなっているため、漏れ電流は低減される。 Accordingly, since the concentration of the n-type impurity in the region of high influence on the leakage current is low, the leakage current is reduced. 一方、漏れ電流に対する影響の比較的小さい領域においてはn型不純物の濃度が高くなっているため、下部n型層52の抵抗を低減することができる。 Meanwhile, since the higher the concentration of the n-type impurity in a relatively small area of ​​influence on the leakage current, it is possible to reduce the resistance of the lower n-type layer 52.

次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態5のJFETの製造方法について図に基づいて説明する。 Next, as an embodiment of a method of manufacturing a semiconductor device of the present invention will be described with reference to FIG method for manufacturing a JFET of the fifth embodiment. 図31は、実施の形態5のJFETの製造工程の概略を示す図である。 Figure 31 is a diagram schematically showing a manufacturing process of the JFET of the fifth embodiment. また、図32〜図39は実施の形態5のJFETの製造方法を説明するための概略断面図である。 Further, a schematic sectional view for FIGS. 32 39 are for explaining a method of manufacturing JFET of the fifth embodiment. 図31〜図39を参照して、実施の形態5のJFETの製造方法について説明する。 Referring to FIGS. 31 to 39, a method for manufacturing a JFET of the fifth embodiment.

図31に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上に下部n型層を形成する下部n型層形成工程が実施される。 As shown in FIG. 31, after the substrate preparation step is performed is a step of preparing a substrate is first made of wide band gap semiconductor, the lower n-type layer forming step of forming a lower n-type layer on the substrate is carried out . 具体的には、実施の形態4のn型層形成工程と同様に、図32に示すように、基板準備工程において準備されたワイドバンドギャップ半導体からなる基板51の上に下部n型層52が形成される。 Specifically, similarly to the n-type layer forming step of Embodiment 4, as shown in FIG. 32, the lower n-type layer 52 on a substrate 51 made of wide band gap semiconductor that has been prepared in the substrate preparation step is It is formed.

次に、図31に示すように、下部n型層形成工程で形成された下部n型層に埋め込みp型層を形成する埋め込みp型層形成工程が実施される。 Next, as shown in FIG. 31, the p-type layer formation step buried to form a p-type layer buried in the lower n-type layer formed in the lower n-type layer formation step is performed. 具体的には、実施の形態4のp型ウェル形成工程と同様に、図32に示すように、たとえば下部n型層52の基板51とは反対側の表面に熱酸化膜63Aおよび酸化膜64Aが形成される。 Specifically, similarly to the p-type well forming process of the fourth embodiment, as shown in FIG. 32, for example a thermal oxide film 63A and the oxide film 64A on the surface opposite to the substrate 51 of the lower n-type layer 52 There is formed. そして、たとえばフォトリソグラフィーを用いて酸化膜64A上に所定のパターンを有するレジスト膜を形成する。 Then, a resist film is formed having a predetermined pattern on the oxide film 64A by using a photolithography. 当該レジスト膜をマスクとしてRIEにより熱酸化膜63Aおよび酸化膜64Aを部分的に除去することにより、下部n型層52上に図32に示したような開口パターンを有する熱酸化膜63Aおよび酸化膜64Aからなるマスク層が形成される。 By the resist film by RIE to remove the thermally oxidized film 63A and the oxide film 64A partly as a mask, the thermal oxide film 63A and the oxide film having an opening pattern as shown in FIG. 32 on the lower n-type layer 52 mask layer is formed consisting of 64A. このマスク層をマスクとして用いてイオン注入を行なうことにより、下部n型層52に埋め込みp型層55が形成される。 By ion implantation using the mask layer as a mask, p-type layer 55 buried in the lower n-type layer 52 is formed.

次に、図31に示すように、埋め込みp型層形成工程で形成された埋め込みp型層に高濃度のp型不純物を含むp型領域を形成するp型領域形成工程が実施される。 Next, as shown in FIG. 31, p-type region forming a p-type region containing a p-type impurity of high concentration in the p-type layer buried formed by buried p-type layer formation step is performed. 具体的には、実施の形態4のp型領域形成工程と同様に、図33に示すように、たとえば酸化膜64Aおよび熱酸化膜63Aがすべて除去された後、CVDにより下部n型層52の基板51に対向する面と反対側の面(上部表面)上に酸化膜64Bが形成される。 Specifically, similarly to the p-type region forming step according to the fourth embodiment, as shown in FIG. 33, for example after the oxide film 64A and the thermal oxide film 63A is completely removed, the lower n-type layer 52 by CVD oxide film 64B is formed on the surfaces of the opposing surfaces opposite (upper surface) of the substrate 51. そして、たとえばフォトリソグラフィーを用いて酸化膜64B上に所定のパターンを有するレジスト膜を形成する。 Then, a resist film is formed having a predetermined pattern on the oxide film 64B using photolithography. 当該レジスト膜をマスクとしてRIEにより熱酸化膜64を部分的に除去することにより埋め込みp型層55上に図33に示したような開口パターンを有する酸化膜64Bからなるマスク層が形成される。 Mask layer made of an oxide film 64B having an opening pattern as shown in FIG. 33 on the buried p-type layer 55 by the resist film RIE thermal oxide film 64 is partially removed by a as a mask is formed. このマスク層をマスクとして用いてイオン注入を行なうことにより、埋め込みp型層55にp型領域56が形成される。 By ion implantation using the mask layer as a mask, p-type region 56 in the buried p-type layer 55 is formed.

次に、図31に示すように、埋め込みp型層55およびp型領域56が形成された下部n型層52上に上部n型層を形成する上部n型層形成工程が実施される。 Next, as shown in FIG. 31, the upper n-type layer forming step of forming an upper n-type layer on the lower n-type layer 52 p-type layer 55 and p-type region 56 embedded is formed is performed. 具体的には、図34に示すように、たとえば酸化膜64Bがすべて除去された後、熱酸化により下部n型層52の上部表面が犠牲酸化される。 More specifically, as shown in FIG. 34, for example, after the oxide film 64B is completely removed, the top surface of the lower n-type layer 52 is a sacrificial oxide by thermal oxidation. その後、エッチングにより上記犠牲酸化により形成された酸化膜が除去される。 Thereafter, the oxide film formed by the sacrificial oxidation is removed by etching. そして、下部n型層52上に上部n型層62(たとえばn型不純物を含む炭化珪素層)がたとえば気相エピタキシャル成長により形成される。 Then, the upper n-type layer 62 on the lower n-type layer 52 (e.g. silicon carbide layer containing n-type impurity) is formed by, for example, vapor phase epitaxial growth.

次に、図31に示すように、上部n型層62に高濃度のn型不純物を含むn型領域57(図35参照)を形成するn型領域形成工程が実施される。 Next, as shown in FIG. 31, n-type region forming step of forming a n-type region 57 containing a high concentration n-type impurity (see FIG. 35) is performed on the upper n-type layer 62. 具体的には、図34に示すように、たとえば熱酸化およびCVDにより上部n型層62上に熱酸化膜63Bが、また当該熱酸化膜63B上に酸化膜64Cがそれぞれ形成される。 More specifically, as shown in FIG. 34, for example a thermal oxide film 63B on the upper n-type layer 62 by thermal oxidation and CVD, but also oxide film 64C on the thermal oxide film 63B are formed. そして、図35に示すように、たとえば酸化膜64Cの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。 Then, as shown in FIG. 35, a resist film having an opening by photolithography is formed, for example, on the oxide film 64C. このレジスト膜をマスクとして用いてRIEにより酸化膜64Cおよび熱酸化膜63Bが部分的に除去されることにより、上部n型層62上に、所定の開口パターンを有し、熱酸化膜63Bおよび酸化膜64Cからなるマスク層が形成される。 By this resist film oxide film by RIE using as a mask 64C and the thermal oxide film 63B is partially removed, on the upper n-type layer 62 has a predetermined aperture pattern, the thermal oxide film 63B and oxidation mask layer is formed consisting of film 64C. このマスク層をマスクとして用いてイオン注入を行なうことにより、上部n型層62にn型領域57が形成される。 By ion implantation using the mask layer as a mask, n-type region 57 is formed on the upper n-type layer 62.

次に、図31に示すように、上部n型層にp型半導体からなるゲート電極を形成するゲート電極形成工程が実施される。 Next, as shown in FIG. 31, a gate electrode forming step of forming a gate electrode made of p-type semiconductor is performed on the upper n-type layer. 具体的には、図36に示すように、たとえば酸化膜64Cおよび熱酸化膜63Bがすべて除去された後、熱酸化およびCVDにより上部n型層62上に熱酸化膜63Cが形成され、当該熱酸化膜63C上に酸化膜64Dが形成される。 Specifically, as shown in FIG. 36, for example, after the oxide film 64C and the thermal oxide film 63B is completely removed, the thermal oxide film 63C is formed by thermal oxidation and CVD on the upper n-type layer 62, the heat oxide film 64D is formed on the oxide film 63C. そして、たとえば酸化膜64Dの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。 Then, a resist film having an opening by photolithography is formed on the oxide film 64D. このレジスト膜をマスクとして用いてRIEにより酸化膜64Dおよび熱酸化膜63Cが部分的に除去されることにより、上部n型層62上に熱酸化膜63Cおよび酸化膜64Dからなるマスク層が形成される。 By this resist film oxide film by RIE using as a mask 64D and the thermal oxide film 63C is partially removed, a mask layer made of a thermal oxide film 63C and the oxide film 64D is formed on the upper n-type layer 62 that. このマスク層はn型領域57上を覆うように形成されている。 The mask layer is formed so as to cover the n-type region 57. このマスク層をマスクとして用いてイオン注入を行なうことにより、上部n型層62にp型不純物を含むゲート電極58が形成される。 By ion implantation using the mask layer as a mask, the gate electrode 58 including a p-type impurity into the upper n-type layer 62 is formed.

次に、図31に示すように、上部n型層62および下部n型層52に、基板51側の表面とは反対側の表面である上部n型層62の第2の面62Bから下部n型層52の第1の面52Aに向けて延びる溝53をエッチングにより形成する溝形成工程が実施される。 Next, as shown in FIG. 31, the upper n-type layer 62 and the lower n-type layer 52, the lower n from the second surface 62B of the upper n-type layer 62 and the substrate 51 side of the surface is the surface of the opposite groove forming step of a groove 53 extending toward the first surface 52A of the mold layer 52 is formed by etching is performed. 具体的には、図37に示すように、実施の形態4の溝形成工程と同様に、たとえば酸化膜64Dおよび熱酸化膜63Cがすべて除去された後、活性化アニールが実施される。 Specifically, as shown in FIG. 37, similarly to the groove forming step according to the fourth embodiment, for example, after the oxide film 64D and the thermal oxide film 63C is completely removed, activation annealing is performed. その後、CVDにより酸化膜64Eが形成される。 Thereafter, oxide film 64E is formed by CVD. そして、たとえばフォトリソグラフィーを用いて酸化膜64E上に所定のパターンを有するレジスト膜を形成する。 Then, a resist film is formed having a predetermined pattern on the oxide film 64E using photolithography. 当該レジスト膜をマスクとしてRIEにより酸化膜64Eを部分的に除去することにより、酸化膜64Eからなるマスク層が形成される。 By partially removing the oxide film 64E by RIE using the resist film as a mask, a mask layer made of an oxide film 64E is formed. さらに、このマスク層をマスクとして用いてRIEにより上部n型層62および下部n型層52からなるn型層に溝53が形成される。 Further, groove 53 is formed a mask layer on the n-type layer consisting of an upper n-type layer 62 and the lower n-type layer 52 by RIE using as a mask.

次に、図31に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。 Next, as shown in FIG. 31, the insulator forming step of forming an insulator on the bottom of the groove is performed. 絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。 Insulator forming step is performed in the order of the oxide layer forming process, an etching process. 具体的には、図38に示すように、エッチングにより酸化膜64Eを含むすべての酸化膜が除去された後、たとえば熱酸化およびCVDにより、溝53の内周面上から上部n型層62において形成されたゲート電極58上の領域にまで延在するように熱酸化膜63Eが、さらに当該熱酸化膜63E上に酸化膜64Fがそれぞれ形成されることにより酸化物層形成工程が完了する。 Specifically, as shown in FIG. 38, after all of the oxide film containing an oxide 64E is removed by etching, for example by thermal oxidation and CVD, in the upper n-type layer 62 from the inner circumferential surface of the groove 53 thermal oxide film 63E so as to extend to the formed regions of the gate electrode 58 was further oxide film 64F on the thermal oxide film 63E oxide layer formation step is completed by being formed respectively. さらに、たとえばRIEにより熱酸化膜63Eおよび酸化膜64Fが減膜されて溝53の底壁53A付近の熱酸化膜63Eおよび酸化膜64F以外の熱酸化膜63Eおよび酸化膜64Fが除去されることによりエッチング工程が完了する。 Furthermore, for example, by thermal oxidation film 63E and the oxide film 64F thermal oxide film is reduced membrane near the bottom wall 53A of the groove 53 63E and thermal oxidation of the non-oxide film 64F film 63E and the oxide film 64F is removed by RIE etching process is completed. この溝53の底壁53A付近に残存した熱酸化膜63Eおよび酸化膜64Fが絶縁体としての酸化物層54である。 Thermal oxide film 63E and the oxide film 64F remaining near the bottom wall 53A of the groove 53 is an oxide layer 54 as an insulator.

次に、図31に示すように、電極間酸化膜を形成する電極間酸化膜形成工程が実施される。 Next, as shown in FIG. 31, the inter-electrode oxide film forming step of forming an inter-electrode oxide film is performed. 具体的には、図38に示すように、たとえば熱酸化およびCVDにより上部n型層62の第2の面62Bを覆うように熱酸化膜63Fが、また熱酸化膜63F上に酸化膜64Gがそれぞれ形成される。 Specifically, as shown in FIG. 38, for example by thermal oxidation and CVD thermal oxide film 63F to cover the second surface 62B of the upper n-type layer 62, also have oxide film 64G on the thermal oxide film 63F They are formed. そして、たとえば酸化膜64Gの上にフォトリソグラフィーにより開口を有するレジスト膜65が形成される。 Then, a resist film 65 having an opening by photolithography is formed on the oxide film 64G. このレジスト膜65をマスクとして用いてRIEにより酸化膜64Gおよび熱酸化膜63Fを部分的に除去する。 The partially removing the oxide film 64G and the thermal oxide film 63F by RIE using the resist film 65 as a mask. このとき残存した熱酸化膜63Fおよび酸化膜64Gが電極間酸化膜59である。 Thermal oxide film 63F remained at this time and oxide film 64G is the inter-electrode oxide film 59.

次に、図31に示すように、実施の形態4と同様に、絶縁体としての酸化物層54が形成された溝53の側壁53Bに接触するように、上部および下部n型層62、52とショットキー接触可能な金属膜66を形成する金属膜形成工程を含むソース電極形成工程が実施される。 Next, as shown in FIG. 31, as in the fourth embodiment, so as to be in contact with the side wall 53B of the groove 53 where the oxide layer 54 as an insulator is formed, the upper and lower n-type layer 62,52 the source electrode forming step including a metal film forming step of forming a Schottky contact can be metal film 66 and is performed. 具体的には、図38に示すように、たとえばレジスト膜65を除去した後、図39に示すようにn型層としての下部n型層52および上部n型層62とショットキー接触可能なNiなどの金属を蒸着することにより金属膜66を形成する金属膜形成工程が実施される。 Specifically, as shown in FIG. 38, for example, after removing the resist film 65, the lower n-type layer 52 and the upper n-type layer 62 and the Schottky contact can be Ni as an n-type layer as shown in FIG. 39 metal film forming step of forming a metal film 66 is performed by depositing a metal such as. 図39に示すようにn型層としての下部n型層52および上部n型層62と金属膜66はショットキー接続し、また、p型領域56とn型領域57と金属膜66とは電気的に接続する。 Lower n-type layer 52 and the upper n-type layer 62 and the metal film 66 as an n-type layer as shown in FIG. 39 is a Schottky connection, also electric and p-type region 56 and the n-type region 57 and the metal film 66 to be connected. その後、ボンディングが容易なAlなどの金属を蒸着することにより、金属膜66上にボンディング電極67を形成するボンディング電極形成工程が実施される。 Thereafter, by depositing metal such as bonding easy Al, bonding electrode forming step of forming a bonding electrode 67 on the metal film 66 is performed. この金属膜66およびボンディング電極67がソース電極61となる。 The metal film 66 and the bonding electrode 67 serves as the source electrode 61. なお、ソース電極61は金属膜66のみで構成してもよいし、金属膜66と1層または複数層からなるボンディング電極67とから構成してもよい。 Incidentally, the source electrode 61 may be composed of only the metal film 66 may be formed from the bonding electrode 67 formed of a metal film 66 as one or more layers.

以上の製造方法により、実施の形態5のJFET50を製造することができる。 More by the manufacturing method, it is possible to manufacture the JFET50 of the fifth embodiment. 本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態5のJFET50を容易に製造することができる。 This manufacturing method, because it does not contain any difficult step of implementation, according to the manufacturing method, it is possible to easily manufacture the JFET50 of the fifth embodiment.

なお、実施の形態5はたとえば以下の条件により実施することができる。 Incidentally, it is possible to Embodiment 5 are carried out by the following conditions for example. 図30を参照して、基板51としては実施の形態4と同様のn 基板を使用することができる。 Referring to FIG. 30, the substrate 51 can use a similar n + substrate as in the fourth embodiment. また、n型層としての下部n型層52および上部n型層62も、基本的には実施の形態4のn型層と同様の構成とすることができる。 The lower n-type layer 52 and the upper n-type layer 62 as an n-type layer also can be basically the same structure as the n-type layer of the fourth embodiment. ただし、第1の面52Aから境界面52Bまでの距離は11μm程度、境界面52Bから第2の面62Bまでの距離は1μm程度とすることができる。 However, about the distance from the first surface 52A to the interface 52B is 11 [mu] m, the distance from the boundary surface 52B to the second surface 62B may be about 1 [mu] m. また、上部n型層62はn型不純物として窒素を2×10 16 /cm 程度含むことができる。 The upper n-type layer 62 is nitrogen may a comprise about 2 × 10 16 / cm 3 as an n-type impurity. さらに、酸化物層54と基板51との距離は1μm程度、酸化物層54の厚みは1μm以上2μm以下程度とすることができる。 Furthermore, the distance between the oxide layer 54 and the substrate 51 is about 1 [mu] m, the thickness of the oxide layer 54 may be of the order or 2μm or less 1 [mu] m. また、埋め込みp型層55の厚みは1μm程度とすることができる。 The thickness of the buried p-type layer 55 may be about 1 [mu] m.

また、製造方法においては、図32を参照して、下部n型層52および埋め込みp型層55は実施の形態4のn型層およびp型ウェルと同様に形成することができる。 In the manufacturing method, with reference to FIG. 32, the lower n-type layer 52 and the buried p-type layer 55 can be formed similarly to the n-type layer and a p-type well of the fourth embodiment. さらに、図33を参照して、p型領域56は、実施の形態4のp型領域と同様に形成することができる。 Furthermore, with reference to FIG. 33, p-type region 56 can be formed similarly to the p-type region of the fourth embodiment.

また、図34を参照して、上部n型層62は下部n型層52と基本的には同様に形成することができるが、厚みは1μm程度、n型不純物として窒素の濃度は2×10 16 /cm 程度とすることができる。 Further, with reference to FIG. 34, although the upper n-type layer 62 can be formed in a similar manner to the lower n-type layer 52 and the base, the thickness is 1μm or so, the nitrogen concentration is 2 × 10 as n-type impurity it can be 16 / cm 3 order.

また、図35を参照して、n型領域57は実施の形態4のn型領域と基本的には同様に形成することができるが、厚みは0.5μm程度とすることができる。 Further, with reference to FIG. 35, although n-type region 57 is basically the n-type region of the embodiment 4 may be formed in the same manner, the thickness may be about 0.5 [mu] m.

また、図36を参照して、熱酸化膜63Cは加熱温度が1200℃程度の熱酸化により、50nm程度の厚みとなるように形成することができる。 Further, with reference to FIG. 36, the thermal oxide film 63C may be the heating temperature by thermal oxidation of about 1200 ° C., formed to a 50nm thickness of about. また、酸化膜64DはCVDにより1μm程度の厚みになるように形成することができる。 Further, oxide film 64D can be formed to be a thickness of about 1μm by CVD. さらに、熱酸化膜63Cおよび酸化膜64Dの除去は、たとえばCF 系ガスを使用したRIEにより実施することができる。 Furthermore, removal of the thermal oxide film 63C and the oxide film 64D can be carried out by RIE, for example using a CF 4 based gas. また、イオン注入はたとえば基板51の加熱温度が500℃程度の高温イオン注入により、Al、Bなどを深さ0.3μm程度、濃度1×10 18 /cm 程度注入することができる。 The ion implantation by the high-temperature ion implantation heating temperature of about 500 ° C. of the substrate 51 for example, Al, etc. the depth 0.3μm about B, it is possible to inject a concentration of about 1 × 10 18 / cm 3.

また、図37および図38を参照して、溝53および酸化物層54の形成は、実施の形態4の溝および絶縁体の形成と同様に行なうことができる。 Further, with reference to FIGS. 37 and 38, the formation of grooves 53 and oxide layer 54 can be performed in a manner similar to the formation of the grooves and the insulator in the fourth embodiment. さらに、図38を参照して、電極間酸化膜59の形成においては、熱酸化膜63Fは加熱温度が1200℃程度の熱酸化により、50nm程度の厚みとなるように形成することができる。 Furthermore, with reference to FIG. 38, in the form of inter-electrode oxide film 59, a thermal oxide film 63F may be heating temperature by thermal oxidation of about 1200 ° C., formed to a 50nm thickness of about. また、酸化膜64GはCVDにより0.4μm程度の厚みになるように形成することができる。 Further, oxide film 64G may be formed to have a thickness of about 0.4μm by CVD. さらに、熱酸化膜63Fおよび酸化膜64Gの除去はたとえばCF 系ガスを使用したRIEにより実施することができる。 Furthermore, removal of the thermal oxide film 63F and the oxide film 64G can be performed by RIE using, for example, CF 4 based gas. また、図39を参照して、ソース電極61は実施の形態4のソース電極と同様に形成することができる。 Further, with reference to FIG. 39, the source electrode 61 can be formed similarly to the source electrode of the fourth embodiment.

なお、上記においては、ワイドバンドギャップ半導体からなる基板およびn型層を備えた半導体装置およびその製造方法について説明したが、本発明はこれに限定されるものではなく、Siなどの一般的な半導体からなる基板およびn型層を備えた半導体装置およびその製造方法にも適用することができる。 In the above, has been described semiconductor device and a manufacturing method thereof with a substrate and an n-type layer made of wide band gap semiconductor, the present invention is not limited thereto, typical semiconductor such as Si a semiconductor device and a manufacturing method thereof with a substrate and an n-type layer made of can also be applied.

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。 The embodiments disclosed herein are illustrative in all respects, be limiting, it is to be understood that no. 本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。 The scope of the invention is defined by the appended claims rather than by the foregoing description, the meaning equivalent to the scope of the claims, and may include any modifications within the scope are intended.

本発明の半導体装置およびその製造方法は、半導体からなる基板を備えた半導体装置およびその製造方法に特に有利に適用され得る。 Semiconductor device and manufacturing method thereof of the present invention can be particularly advantageously applied to a semiconductor device and a manufacturing method thereof with a substrate made of a semiconductor.

1 ショットキーダイオード素子、3 MOSFET素子、10 ショットキーダイオード、11、31、51 基板、12、32 n型層、12A、32A、52A 第1の面、12B、32B、62B 第2の面、12E 第1のn型層、12F 第2のn型層、13、33、53 溝、13A、33A、53A 底壁、13B、33B、53B 側壁、14、34、54 酸化物層、15 金属膜、16 アノード電極、17A〜17C、39A、42A、42B、63A〜63F 熱酸化膜、18A、18B、39B、43A〜43E、64A〜64G 酸化膜、19、36、56 p型領域、21、44A、44B、65 レジスト膜、22 ショットキー金属膜、23、46、67 ボンディング電極、30 MOSFET、35 p型ウェル、37、57 n型 1 Schottky diode, 3 MOSFET device, 10 Schottky diodes, 11, 31, 51 substrate, 12, 32 n-type layer, 12A, 32A, 52A first surface, 12B, 32B, 62B second surface, 12E the first n-type layer, 12F second n-type layer, 13,33,53 grooves, 13A, 33A, 53A bottom wall, 13B, 33B, 53B side walls, 14,34,54 oxide layer, 15 a metal film, 16 an anode electrode, 17A~17C, 39A, 42A, 42B, 63A~63F thermal oxide film, 18A, 18B, 39B, 43A~43E, 64A~64G oxide film, 19,36,56 p-type region, 21,44A, 44B, 65 resist film 22 Schottky metal film, 23,46,67 bonding electrodes, 30 MOSFET, 35 p-type well, 37, 57 n-type 域、38 ポリシリコン膜(ゲート電極)、39 ゲート酸化膜、41、61 ソース電極、45、66 金属膜、47A、47B、68A 電子の流れ、52 下部n型層、52B 境界面、55 埋め込みp型層、58 ゲート電極、59 電極間酸化膜、62 上部n型層。 Frequency, 38 a polysilicon film (gate electrode), 39 a gate oxide film, 41 and 61 a source electrode, 45,66 metal film, 47A, 47B, 68A electron flow, 52 lower n-type layer, 52B interface, 55 buried p -type layer, 58 a gate electrode, 59 inter-electrode oxide film, 62 upper n-type layer.

Claims (11)

  1. 半導体からなる基板と、 A substrate made of a semiconductor,
    前記基板上に形成され、かつ前記基板側の表面である第1の面とは反対側の表面である第2の面から前記第1の面に向けて延びるように形成された溝を有するn型層と、 n having formed on the substrate, and to the first surface is the surface of the substrate side is formed so as to extend toward the second surface is a surface opposite to the first surface grooves and the type layer,
    前記溝の底部に配置された絶縁体と、 Wherein arranged in the bottom of the groove and the insulator,
    前記溝の側壁に接触するように形成された、前記n型層とショットキー接触可能な金属膜とを備えた、半導体装置。 The formed to be in contact with the side walls of the groove, and a the n-type layer and the Schottky contact metal capable film, the semiconductor device.
  2. 前記絶縁体と隣接する位置に形成されたp型領域をさらに備えた、請求項1に記載の半導体装置。 The insulator and further comprising a p-type region formed in the adjacent position, the semiconductor device according to claim 1.
  3. 前記n型層において、導電型がn型の不純物の濃度は前記第1の面側から前記第2の面側に向けて徐々に高くなっている、請求項1または2に記載の半導体装置。 Wherein the n-type layer, the concentration of the conductivity type of n-type impurities is gradually increased toward the second surface from said first surface, the semiconductor device according to claim 1 or 2.
  4. 前記n型層において、前記金属膜の前記基板側の端部と前記第1の面との間の領域には、導電型がn型の不純物について前記第2の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されている、請求項1または2に記載の半導体装置。 In the n-type layer, the impurity concentration in the surface layer of the second surface of the region, conductivity type is the n-type impurity between the substrate-side end portion to the first surface of the metal film region having a relatively low impurity concentration than is formed, the semiconductor device according to claim 1 or 2.
  5. 前記基板および前記n型層は、ワイドバンドギャップ半導体からなっている、請求項1〜4のいずれか1項に記載の半導体装置。 The substrate and the n-type layer is composed of a wide band gap semiconductor, the semiconductor device according to any one of claims 1 to 4.
  6. 半導体からなる基板を準備する工程と、 A step of preparing a substrate made of a semiconductor,
    前記基板上にn型層を形成するn型層形成工程と、 And n-type layer forming step of forming an n-type layer on the substrate,
    前記n型層に、前記基板側の表面である第1の面とは反対側の表面である第2の面から前記第1の面に向けて延びる溝をエッチングにより形成する溝形成工程と、 The n-type layer, a groove forming step of the groove and the first surface extending from the second surface is a surface opposite to said first surface is formed by etching a surface of said substrate,
    前記溝の底部に絶縁体を形成する工程と、 Forming an insulator on the bottom of the groove,
    前記絶縁体が形成された前記溝の側壁に接触するように、前記n型層とショットキー接触可能な金属膜を形成する工程とを備えた、半導体装置の製造方法。 Said to be in contact with the side wall of the trench insulator is formed, and a step of forming the n-type layer and the Schottky contact metal capable film, a method of manufacturing a semiconductor device.
  7. 前記n型層形成工程は、 The n-type layer forming step,
    前記基板上に第1のn型層を形成する工程と、 Forming a first n-type layer on the substrate,
    前記第1のn型層における前記基板側とは反対側の面上に開口パターンを有するマスク層を形成する工程と、 Forming a mask layer having an opening pattern on a surface opposite to the substrate side in the first n-type layer,
    前記マスク層をマスクとして用いて、前記第1のn型層に対してイオン注入を行なうことにより、前記第1のn型層にp型領域を形成する工程と、 Using said mask layer as a mask, by performing ion implantation to the first n-type layer, forming a p-type region on the first n-type layer,
    前記マスク層を除去する工程と、 Removing the mask layer,
    前記マスク層が除去された前記第1のn型層上に、第2のn型層を形成する工程とを含み、 The said mask layer is removed first n-type layer, and forming a second n-type layer,
    前記溝形成工程において形成される溝は、前記第2のn型層を貫通して前記p型領域に至るように形成される、請求項6に記載の半導体装置の製造方法。 A groove formed in the groove forming step, the second through the n-type layer is formed to reach the p-type region, a method of manufacturing a semiconductor device according to claim 6.
  8. 前記n型層形成工程において形成される前記n型層における導電型がn型である不純物の濃度は、前記第1の面側から前記第2の面側に向けて徐々に高くなるように前記n型層形成工程が実施される、請求項6または7に記載の半導体装置の製造方法。 The concentration of the impurity conductivity type of the n-type layer formed in the n-type layer formation step is n-type, the from the first surface side becomes gradually higher toward the second face side n-type layer formation step is performed, a method of manufacturing a semiconductor device according to claim 6 or 7.
  9. 前記n型層形成工程において形成される前記n型層において、前記金属膜の前記基板側の端部と前記第1の面との間の領域には、導電型がn型の不純物について前記第2の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されるように前記n型層形成工程が実施される、請求項6または7に記載の半導体装置の製造方法。 In the n-type layer formed in the n-type layer forming step, wherein the region between the substrate-side end portion to the first surface of the metal film, the conductivity type is the n-type impurity the the n-type layer forming step as a region having a relatively low impurity concentration is formed than the impurity concentration in the surface layer of the second surface side is carried out, manufacturing of the semiconductor device according to claim 6 or 7 Method.
  10. 前記第1のn型層における導電型がn型である不純物の濃度が、前記第2のn型層における導電型がn型である不純物の濃度に比べて相対的に低くなるように、前記第1のn型層を形成する工程および前記第2のn型層を形成する工程が実施される、請求項7に記載の半導体装置の製造方法。 As the concentration of the impurity conductivity type of the first n-type layer is an n-type is relatively lower than the concentration of the impurity conductivity type is n-type in the second n-type layer, wherein forming a step and the second n-type layer to form the first n-type layer is carried out, the method of manufacturing a semiconductor device according to claim 7.
  11. 前記半導体からなる基板を準備する工程においてはワイドバンドギャップ半導体からなる基板が準備され、 A substrate made of wide band gap semiconductor is prepared in the step of preparing a substrate made of a semiconductor,
    前記n型層形成工程においてはワイドバンドギャップ半導体からなるn型層が形成される、請求項6〜10のいずれか1項に記載の半導体装置の製造方法。 Wherein in the n-type layer formation step n-type layer made of wide band gap semiconductor is formed, a manufacturing method of a semiconductor device according to any one of claims 6-10.
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