JP2011199046A - Semiconductor device, and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体基板上にP型トランジスタ及びN型トランジスタを備えた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device including a P-type transistor and an N-type transistor on a semiconductor substrate, and a method for manufacturing the same.
近時における、いわゆる90nmノード以降のLSIでは、更なる微細化が要請されており、これに伴いトランジスタの能力向上が困難となってきている。これは、ゲート長の短縮化に伴いスタンバイオフリーク電流が増大することから、オフリーク電流を一定に抑えようとすると、電流駆動能力の向上が極めて困難となることに起因する。そのため、トランジスタの能力向上を図るための新しいアプローチが探索されている。 In recent LSIs of the so-called 90 nm node and beyond, further miniaturization has been demanded, and it has become difficult to improve the performance of transistors. This is because the standby off-leakage current increases as the gate length is shortened, so that it is extremely difficult to improve the current driving capability if the off-leakage current is kept constant. For this reason, new approaches for improving the performance of transistors are being searched.
その一つの試みとして、最も有望な技術として開発が進められているものに、歪シリコン技術が挙げられる。これは、CMOSトランジスタのチャネル領域に歪を印加する技術である。具体的には、N型トランジスタ及びP型トランジスタのチャネル領域に夫々適宜に圧縮応力又は引張応力を印加する薄膜を形成する。これにより、チャネル領域にストレスが印加されてバンド構造が変化し、キャリアの有効質量が軽減してキャリア移動度が向上する。 As one of the attempts, strained silicon technology is one of the most promising technologies being developed. This is a technique for applying strain to the channel region of a CMOS transistor. Specifically, thin films for applying compressive stress or tensile stress as appropriate are formed in the channel regions of the N-type transistor and the P-type transistor, respectively. As a result, stress is applied to the channel region, the band structure is changed, the effective mass of carriers is reduced, and carrier mobility is improved.
一般的に、CMOSトランジスタを製造する際には、N型トランジスタ及びP型トランジスタの双方で可及的に製造工程を共通にして、工程数の削減を図っている。
しかしながら、従来の歪シリコン技術では、工程数の削減を図るも、N型トランジスタ及びP型トランジスタの夫々のチャネル領域に最適な応力を印加する工夫は、さほど検討されていない現況にある。
In general, when manufacturing a CMOS transistor, the number of processes is reduced by making the manufacturing process common to both the N-type transistor and the P-type transistor as much as possible.
However, in the conventional strained silicon technology, although the number of processes is reduced, a device for applying an optimum stress to each channel region of the N-type transistor and the P-type transistor is not so much studied.
本発明は、上記の課題に鑑みてなされたものであり、N型トランジスタ及びP型トランジスタの双方で可及的に製造工程を共通にして、工程数の可及的な削減を図るも、N型トランジスタ及びP型トランジスタの夫々に適合した応力を適宜印加し、トランジスタ性能の大幅な向上を実現する信頼性の高い半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above-described problems. Both the N-type transistor and the P-type transistor share the same manufacturing process as much as possible to reduce the number of processes as much as possible. It is an object of the present invention to provide a highly reliable semiconductor device and a method for manufacturing the same, in which a stress suitable for each of a p-type transistor and a p-type transistor is appropriately applied to realize a significant improvement in transistor performance.
半導体装置の態様は、半導体基板上にP型トランジスタ及びN型トランジスタを備えた半導体装置であって、前記P型トランジスタは、第1のゲートの側壁に形成されており、引張応力を与える第1の膜と、前記第1のゲート及び前記第1の膜を覆うように形成されており、圧縮応力を与える第2の膜とを有し、前記N型トランジスタは、第2のゲートを覆うように形成されており、引張応力を与える第3の膜を有する。 An aspect of the semiconductor device is a semiconductor device including a P-type transistor and an N-type transistor on a semiconductor substrate, and the P-type transistor is formed on a side wall of a first gate, and applies a tensile stress. And a second film for applying a compressive stress, and the N-type transistor covers the second gate. And a third film for applying a tensile stress.
半導体装置の製造方法の態様は、半導体基板上にP型トランジスタ及びN型トランジスタを備えた半導体装置の製造方法であって、前記半導体基板上において、前記P型トランジスタの第1の領域に第1のゲートを、前記N型トランジスタの第2の領域に第2のゲートをそれぞれ形成する工程と、前記第1の領域には前記第1のゲートの側壁に、前記第2の領域には前記第2のゲートを覆うように引張応力を与える膜を形成する工程と、前記第1の領域に、前記第1のゲート及び前記引張応力を与える膜を覆うように圧縮応力を与える膜を形成する工程とを含む。 An aspect of a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device provided with a P-type transistor and an N-type transistor on a semiconductor substrate, and the first region of the P-type transistor is first on the semiconductor substrate. Forming a second gate in the second region of the N-type transistor, forming a second gate on the sidewall of the first gate in the first region, and forming the second gate in the second region. Forming a film for applying a tensile stress so as to cover the second gate, and forming a film for applying a compressive stress in the first region so as to cover the first gate and the film providing the tensile stress. Including.
上記した各態様によれば、N型トランジスタ及びP型トランジスタの双方で可及的に製造工程を共通にして、工程数の可及的な削減を図るも、N型トランジスタ及びP型トランジスタの夫々に適合した応力を適宜印加し、トランジスタ性能の大幅な向上が得られる半導体装置が実現する。 According to each aspect described above, both the N-type transistor and the P-type transistor share the same manufacturing process as much as possible to reduce the number of processes as much as possible. As a result, a semiconductor device can be realized in which a significant improvement in transistor performance is obtained by appropriately applying a stress suitable for the above.
以下、半導体装置及びその製造方法の具体的な実施形態について、図面を参照しながら詳細に説明する。本実施形態では、半導体装置としてCMOSトランジスタを例示し、その装置構成を製造方法と共に説明する。 Hereinafter, specific embodiments of a semiconductor device and a manufacturing method thereof will be described in detail with reference to the drawings. In this embodiment, a CMOS transistor is exemplified as a semiconductor device, and the device configuration will be described together with a manufacturing method.
図1〜図9は、本実施形態によるCMOSトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図1(a)に示すように、半導体基板、ここでは面方位(100)等のシリコン基板10を用意する。このシリコン基板10上に素子分離構造11を形成する。
詳細には、例えばSTI(Shallow Trench Isolation)法によりシリコン基板10上の素子分離領域に分離溝11aを形成する。分離溝11a内にシリコン酸化物等の絶縁物を埋め込み、化学機械研磨(Chemical Mechanical Polishing: CMP)法等によりシリコン酸化物を平坦化する。これにより、シリコン基板10上で素子活性領域を確定する素子分離構造11が形成される。図示の例では、素子分離構造11により画定された素子活性領域として、図中左側がN型MOSトランジスタの形成領域(N型領域)10a、図中右側がP型MOSトランジスタの形成領域(P型領域)10bとなる。
1 to 9 are schematic sectional views showing the method of manufacturing the CMOS transistor according to the present embodiment in the order of steps.
First, as shown in FIG. 1A, a semiconductor substrate, here, a
Specifically, the
続いて、図1(b)に示すように、ウェル12a,12bを形成する。
詳細には、リソグラフィーにより適宜レジストマスクを形成し、N型領域10aにはP型不純物、例えばホウ素(B)を所定のドーズ量及び加速エネルギーでイオン注入する。一方、P型領域10bにはN型不純物、例えばリン(P)又は砒素(As)を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、N型領域10aにはウェル12aが、P型領域10bにはウェル12bがそれぞれ形成される。
Subsequently, as shown in FIG. 1B,
Specifically, a resist mask is appropriately formed by lithography, and a P-type impurity such as boron (B) is ion-implanted into the N-
続いて、図2(a)に示すように、ゲート電極14a,14bを形成する。
詳細には、N型領域10a及びP型領域10bに、熱酸化法等により例えば膜厚3nm程度の薄いゲート絶縁膜13を形成し、ゲート絶縁膜13上にCVD法等により例えば膜厚102nm程度の多結晶シリコン膜を堆積する。そして、多結晶シリコン膜及びゲート絶縁膜13をリソグラフィー及びそれに続くドライエッチングにより電極形状にパターニングする。これにより、N型領域10aにはゲート絶縁膜13上にゲート電極14aが、P型領域10bにはゲート絶縁膜13上にゲート電極14bがそれぞれ形成される。
Subsequently, as shown in FIG. 2A,
Specifically, a thin
続いて、図2(b)に示すように、N型領域10aにエクステンション領域16aを形成する。
詳細には、先ず、シリコン基板10上にレジストを塗布し、リソグラフィーによりレジストを加工して、P型領域10bを覆いN型領域10aを露出させるレジストパターン15bを形成する。
次に、レジストパターン15bをマスクとして、N型領域10aにN型不純物、例えばリン(P)又は砒素(As)を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、N型領域10aにおけるゲート電極14aの両側にエクステンション領域16aが形成される。
その後、レジストパターン15bを灰化処理(アッシング)等により除去する。
Subsequently, as shown in FIG. 2B, an
More specifically, first, a resist is applied on the
Next, using the resist pattern 15b as a mask, N-type impurities such as phosphorus (P) or arsenic (As) are ion-implanted into the N-
Thereafter, the resist pattern 15b is removed by ashing (ashing) or the like.
続いて、図3(a)に示すように、P型領域10bにエクステンション領域16bを形成する。
詳細には、先ず、シリコン基板10上にレジストを塗布し、リソグラフィーによりレジストを加工して、N型領域10aを覆いP型領域10bを露出させるレジストパターン15aを形成する。
次に、レジストパターン15aをマスクとして、P型領域10bにP型不純物、例えばホウ素(B)を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、P型領域10bにおけるゲート電極14bの両側にエクステンション領域16bが形成される。
その後、レジストパターン15aをアッシング等により除去する。
Subsequently, as shown in FIG. 3A, an
More specifically, first, a resist is applied on the
Next, using the resist pattern 15a as a mask, a P-type impurity such as boron (B) is ion-implanted into the P-
Thereafter, the resist pattern 15a is removed by ashing or the like.
続いて、図3(b)に示すように、ゲート電極14a,14bの両側面にそれぞれサイドウォール絶縁膜17を形成する。
詳細には、シリコン基板10上の全面に絶縁膜、例えばシリコン酸化膜(又はシリコン窒化膜)をCVD法により堆積し、このシリコン酸化膜の全面をエッチバックする。これにより、ゲート電極14a,14bの両側面のみにシリコン酸化膜が残存し、サイドウォール絶縁膜17が形成される。
Subsequently, as shown in FIG. 3B,
Specifically, an insulating film such as a silicon oxide film (or silicon nitride film) is deposited on the entire surface of the
続いて、図4(a)に示すように、P型領域10bにソース/ドレイン領域19bを形成する。
詳細には、先ず、シリコン基板10上にレジストを塗布し、リソグラフィーによりレジストを加工して、N型領域10aを覆いP型領域10bを露出させるレジストパターン18aを形成する。
次に、レジストパターン18aをマスクとして、P型領域10bにP型不純物、例えばホウ素(B)を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、P型領域10bにおけるゲート電極14bの両側に、エクステンション領域16bと一部重畳するソース/ドレイン領域19bが形成される。
Subsequently, as shown in FIG. 4A, source /
Specifically, first, a resist is applied on the
Next, using the resist
続いて、図4(b)に示すように、ゲート電極14bの両側面に形成されたサイドウォール絶縁膜17のみをエッチングして低くする。
詳細には、引き続きレジストパターン18aをマスクとして、P型領域10bのゲート電極14bの両側面に形成されたサイドウォール絶縁膜17のみをエッチング、ここではウェットエッチングする。ウェットエッチングは、例えば0.5%濃度のフッ酸をエッチング液として用いて、例えば10秒間程度行う。これにより、ゲート電極14bの両側面に形成されたサイドウォール絶縁膜17の頂部が下方に後退し、サイドウォール絶縁膜17が低くなる。本実施形態では、上記のエッチング条件により、ゲート電極14bの両側面に形成されたサイドウォール絶縁膜17が例えば10nm〜20nm程度低くなる。このサイドウォール絶縁膜17のエッチング量は、後述するシリサイド処理の前処理によるサイドウォール絶縁膜17の膜減り量を考慮して、上記の範囲内の値に調節される。
その後、レジストパターン18aを灰化処理(アッシング)等により除去する。
Subsequently, as shown in FIG. 4B, only the
Specifically, using the resist
Thereafter, the resist
本実施形態では、後述するように、P型領域10bの両側面に形成する引張応力膜を所望の厚みに確保するため、サイドウォール絶縁膜17の高さをゲート電極14b上面よりも低く調節する。ここで、Pソース/ドレイン領域19bの形成前にサイドウォール絶縁膜17をエッチングすると、作製されたP型MOSトランジスタの実効ゲート長(Leff)が小さくなり、特性変動が生じる。本実施形態では、この点に着目し、P型領域10bにソース/ドレイン領域19bを形成した後に、ゲート電極14bの両側面に形成されたサイドウォール絶縁膜17をエッチングする。これにより、P型MOSトランジスタのLeffを低下させることなく、短チャネル効果が抑制されたトランジスタ特性が実現する。
In the present embodiment, as will be described later, the height of the
一方、サイドウォール絶縁膜を低く形成すると、後述するシリサイド処理に起因して、ゲート電極の上層部分及びソース/ドレイン領域の上層部分に形成されるシリサイド層によるスパイクが発生することが懸念される。ゲート電極のシリサイド層によるスパイクが発生すると、ゲート絶縁膜へ悪影響を及ぼす虞がある。ソース/ドレイン領域シリサイド層によるスパイクが発生すると、ゲート電極のエッジ部位で接合リークが生じる虞がある。しかしながら、ゲート絶縁膜への悪影響の発生は、P型MOSトランジスタよりもN型MOSトランジスタに大きな影響を及ぼす。本実施形態では、P型領域10bのサイドウォール絶縁膜17のみをエッチングし、N型領域10aのサイドウォール絶縁膜17はエッチングされないようにマスクする。これにより、ゲート絶縁膜への悪影響の発生を可及的に小さく抑えることができる。
On the other hand, when the sidewall insulating film is formed low, there is a concern that spikes due to the silicide layer formed in the upper layer portion of the gate electrode and the upper layer portion of the source / drain region may occur due to the silicide treatment described later. If a spike due to the silicide layer of the gate electrode is generated, there is a risk of adversely affecting the gate insulating film. When a spike is generated by the source / drain region silicide layer, there is a possibility that junction leakage occurs at the edge portion of the gate electrode. However, the occurrence of an adverse effect on the gate insulating film has a greater effect on the N-type MOS transistor than on the P-type MOS transistor. In the present embodiment, only the
続いて、図5(a)に示すように、N型領域10aにソース/ドレイン領域19aを形成する。
詳細には、先ず、シリコン基板10上にレジストを塗布し、リソグラフィーによりレジストを加工して、P型領域10bを覆いN型領域10aを露出させるレジストパターン18bを形成する。
次に、レジストパターン18bをマスクとして、N型領域10aにN型不純物、例えばリン(P)又は砒素(As)を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、N型領域10aにおけるゲート電極14aの両側に、エクステンション領域16aと一部重畳するソース/ドレイン領域19aが形成される。
その後、レジストパターン18bを灰化処理(アッシング)等により除去する。
Subsequently, as shown in FIG. 5A, source /
Specifically, first, a resist is applied on the
Next, using the resist pattern 18b as a mask, an N-type impurity such as phosphorus (P) or arsenic (As) is ion-implanted into the N-
Thereafter, the resist pattern 18b is removed by ashing (ashing) or the like.
続いて、図5(b)に示すように、ゲート電極14a,14b及びソース/ドレイン領域19a,19bのシリサイド処理(サリサイド処理)の前処理を行う。
詳細には、シリサイド処理の前処理として、シリコン基板10上の全面を、例えばフッ酸を用いてウェットエッチングする。これにより、ゲート電極14a,14bの両側面のサイドウォール絶縁膜17もエッチングされて低くなる。本実施形態では、各サイドウォール絶縁膜17が例えば10nm〜30nm程度低くなる。即ち、ゲート電極14aの両側面のサイドウォール絶縁膜17は、その初期状態(図3(b)の状態)から例えば10nm〜30nm程度低くなる。一方、ゲート電極14bの両側面のサイドウォール絶縁膜17は、その初期状態(図3(b)の状態)から例えば(10nm〜20nm程度)+(10nm〜30nm程度)で20nm〜50nm程度低くなる。ゲート電極14bの両側面のサイドウォール絶縁膜17は、その初期状態ではゲート電極14bの上面と略同一高さとされていたため、当該上面から20nm〜50nm程度低くなる。
Subsequently, as shown in FIG. 5B, pre-processing of silicide processing (salicide processing) of the
Specifically, as a pretreatment for the silicide treatment, the entire surface of the
続いて、図6(a)に示すように、ゲート電極14a,14b及びソース/ドレイン領域19a,19bのシリサイド処理(サリサイド処理)を行う。
詳細には、先ず、シリコン基板10上の全面を覆うように、シリサイド金属、例えばCo又はNi等をスパッタ法等により所定の膜厚に堆積する。そして、シリコン基板10を所定の温度、例えば、Coの場合には500℃〜550℃程度、Niの場合には200℃〜250℃程度でアニール処理し、ゲート電極14a,14b及びソース/ドレイン領域19a,19bの各上層部分をシリサイド化する。その後、未反応のシリサイド金属をウェットエッチング等により除去する。このウェットエッチングには、例えばアンモニア及び過酸化水素水の混合液、或いは硫酸及び過酸化水素水の混合液等をエッチング液として用いる。その後、シリコン基板10を所定の温度、例えば、Coの場合には650℃〜750℃程度、Niの場合には350℃〜450℃程度で再びアニール処理する。以上により、ゲート電極14a,14b及びソース/ドレイン領域19a,19bの各上層部分に、シリサイド層21が形成される。
Subsequently, as shown in FIG. 6A, silicide processing (salicide processing) is performed on the
Specifically, first, a silicide metal such as Co or Ni is deposited to a predetermined thickness by sputtering or the like so as to cover the entire surface of the
続いて、図6(b)に示すように、引張応力膜22を形成する。
詳細には、先ず、シリコン基板10上の全面を覆うように絶縁膜、ここではシリコン窒化膜を形成する。このシリコン窒化膜は、例えば平行平板型のプラズマCVD装置を用い、真空チャンバ内において形成される。シリコン窒化膜を形成する際の基板温度は、例えば400℃程度とする。真空チャンバ内には、原料ガスとして、例えばN2ガス、NH3ガス及びSiH4ガスが同時に供給される。N2ガスの流量は、例えば500sccm〜3000sccmとする。NH3ガスの流量は、例えば100sccm〜1000sccmとする。SiH4ガスの流量は、例えば200sccm〜500sccmとする。真空チャンバ内の圧力は、例えば1Torr〜15Torr程度とする。印加する高周波電力の周波数は、例えば13.56MHzとする。印加する高周波電力の大きさは、例えば100W〜500W程度とする。シリコン窒化膜の成膜時間、即ち、プラズマの励起時間は、例えば10秒〜100秒間程度とする。以上の条件で成膜することにより、例えば30nm〜90nm程度、ここでは80nm程度の膜厚にシリコン窒化膜からなるシリコン窒化膜が形成される。
Subsequently, as shown in FIG. 6B, a
Specifically, first, an insulating film, here a silicon nitride film, is formed so as to cover the entire surface of the
次に、形成されたシリコン窒化膜を収縮(シュリンク)させる。例えば紫外線照射装置を用いて、形成されたシリコン窒化膜に紫外線を照射する。紫外線の光源としては、広帯域の紫外線光源を用いる。紫外線を照射する際の雰囲気は、例えばHe雰囲気とする。紫外線の照射時間は、例えば180秒〜600秒間程度とする。この紫外線の照射により、シリコン窒化膜がシュリンクし、外部に引張応力、例えば1.6GPa程度の引張応力を印加する性質が付与され、引張応力膜22となる。
Next, the formed silicon nitride film is contracted (shrinked). For example, the formed silicon nitride film is irradiated with ultraviolet rays using an ultraviolet irradiation device. As the ultraviolet light source, a broadband ultraviolet light source is used. The atmosphere when irradiating with ultraviolet rays is, for example, a He atmosphere. The irradiation time of ultraviolet rays is, for example, about 180 seconds to 600 seconds. By this ultraviolet irradiation, the silicon nitride film shrinks, and a property of applying a tensile stress, for example, a tensile stress of about 1.6 GPa, to the outside is given, and the
続いて、図7(a)に示すように、N型領域10aを覆うレジストパターン23を形成する。
詳細には、引張応力膜22上にレジストを塗布し、リソグラフィーによりレジストを加工して、引張応力膜22上のN型領域10aを覆いP型領域10bを露出させるレジストパターン23を形成する。
Subsequently, as shown in FIG. 7A, a resist
Specifically, a resist is applied onto the
続いて、図7(b)に示すように、引張応力膜22をエッチバックする。
詳細には、レジストパターン23をマスクとして、引張応力膜22のP型領域10bで露出する部分の全面をエッチバックする。このエッチバック(異方性ドライエッチング)は、引張応力膜22のP型領域10bで露出する部分を全て除去するエッチング条件ではなく、以下のように一部残存させるエッチング条件で行うことを要する。これにより、N型領域10aでは、レジストパターン23下の引張応力膜22がそのまま残存すると共に、P型領域10bでは、ゲート電極14bの両側面のみにサイドウォール絶縁膜17を覆うように引張応力膜22が残存する。そのため、P型領域10bにおける引張応力膜22は、N型領域10aにおける引張応力膜22よりも薄くなる。
その後、レジストパターン23をアッシング等により除去する。
Subsequently, as shown in FIG. 7B, the
Specifically, using the resist
Thereafter, the resist
本実施形態において、N型領域10aでは、ゲート電極14a及びサイドウォール絶縁膜17を覆うように全面に引張応力膜22が形成される。これにより、N型MOSトランジスタのチャネル領域には十分な引張応力が印加され、キャリア移動度が高くなりトランジスタ特性が向上する。ここで、ゲート電極14aの両側面の略全面がサイドウォール絶縁膜17で覆われており、ゲート絶縁膜13への悪影響及びソース/ドレイン領域18aの接合リークの発生が可及的に小さく抑えられる。
In the present embodiment, in the N-
一方、P型領域10bでは、サイドウォール絶縁膜17がゲート電極14bの上面よりも例えば20nm〜50nm程度低く調節されており、このサイドウォール絶縁膜17を覆うように引張応力膜22が比較的厚く残存する。P型MOSトランジスタでは、ゲート電極の両側面のみに引張応力膜を形成することにより、チャネル領域に引張応力が印加される。本実施形態では、引張応力膜22をゲート電極14bの両側面のみに厚く形成することにより、当該引張応力膜22に起因するチャネル領域への引張応力を大きく確保することができる。
On the other hand, in the P-
続いて、図8(a)に示すように、圧縮応力膜24を形成する。
詳細には、シリコン基板10上の全面を覆うように絶縁膜、ここではシリコン窒化膜からなる圧縮応力膜24を形成する。圧縮応力膜24は、例えば平行平板型のプラズマCVD装置を用い、真空チャンバ内において形成される。圧縮応力膜を形成する際の基板温度は、例えば400℃程度とする。真空チャンバ内には、原料ガスとして、例えばN2ガス、H2ガス、NH3ガス、SiH4ガス、及び(CH3)3SiHガス(トリメチルシランガス)が同時に供給される。N2ガスの流量は、例えば500sccm〜3000sccmとする。H2ガスの流量は、例えば500sccm〜3000sccmとする。NH3ガスの流量は、例えば100sccm〜1000sccmとする。SiH4ガスの流量は、例えば200sccm〜500sccmとする。(CH3)3SiHガスの流量は、例えば50sccm〜150sccmとする。真空チャンバ内の圧力は、例えば1Torr〜10Torr程度とする。印加する高周波電力の周波数は、例えば13.56MHzとする。印加する高周波電力の大きさは、例えば100W〜500W程度とする。圧縮応力膜24の成膜時間、即ち、プラズマの励起時間は、例えば10秒〜100秒間程度とする。以上の条件で成膜することにより、シリコン窒化膜からなる圧縮応力膜24が形成される。圧縮応力膜24は、その下の引張応力膜22よりも厚く、膜厚が例えば30nm〜90nm程度、ここでは80nm程度に形成され、例えば2.8GPa〜3.4GPa程度の圧縮応力を外部に印加する性質を有する。
Subsequently, as shown in FIG. 8A, a
Specifically, an insulating film, here, a
続いて、図8(b)に示すように、P型領域10bを覆うレジストパターン25を形成する。
詳細には、圧縮応力膜24上にレジストを塗布し、リソグラフィーによりレジストを加工して、圧縮応力膜24上のP型領域10bを覆いN型領域10aを露出させるレジストパターン25を形成する。
Subsequently, as shown in FIG. 8B, a resist
Specifically, a resist is applied on the
続いて、図9(a)に示すように、圧縮応力膜24をエッチングする。
詳細には、レジストパターン23をマスクとして、圧縮応力膜24のN型領域10aで露出する部分の全面をエッチングし、圧縮応力膜24の当該部分を除去する。このエッチングは、異方性ドライエッチングでも、或いはリン酸等をエッチング液とした用いたウェットエッチング等でも良いが、引張応力膜22のN型領域10aで露出する部分を全て除去するエッチング条件で行うことを要する。
その後、レジストパターン25をアッシング等により除去する。
Subsequently, as shown in FIG. 9A, the
Specifically, using the resist
Thereafter, the resist
本実施形態では、N型領域10aには引張応力膜22のみを形成し、P型領域10bにはゲート電極14bの側壁のみに引張応力膜22を形成して更に圧縮応力膜24を形成する。N型MOSトランジスタは、応力の方向に関係なく、そのチャネル領域に引張応力を要し、比較的特性変動を来たし易い性質を有する。そこで、N型領域10aには圧縮応力膜を形成せずに引張応力膜22を形成して、チャネル領域への十分な引張応力を確保する。一方、P型MOSトランジスタは、応力の方向依存性があり、そのチャネル領域に対して、チャネル長方向には圧縮応力、チャネル幅方向には引張応力を要する構成が望ましい。そこで、P型領域10bにはゲート電極14bの側壁のみに引張応力膜22を形成すると共に、更に圧縮応力膜24を形成して、チャネル領域へ望むべき方向依存を持つ応力を確保する。このように本実施形態では、N型MOSトランジスタとP型MOSトランジスタとで可及的に製造工程を共通化するも、各トランジスタのチャネル領域に必要な応力を効率良く確実に与えることが可能となる。
In the present embodiment, only the
続いて、図9(b)に示すように、層間絶縁膜26、導電プラグ27、及び細線28等を形成する。
詳細には、先ず、例えばCVD法等により、シリコン基板10の全面を覆うように全面に絶縁膜、例えばシリコン酸化膜を例えば膜厚200nm〜400nm程度に堆積し、層間絶縁膜26を形成する。その後、例えばCMP(Chemical Mechanical Polishing:化学的機械的研磨)法により、層間絶縁膜26を平坦化する。
次に、リソグラフィー及びそれに続くドライエッチングにより、層間絶縁膜27及び引張応力膜22、層間絶縁膜27及び圧縮応力膜24を貫通するように開口形成する。これにより、N型領域10aでは、ゲート電極14a上及びソース/ドレイン領域18a上の各シリサイド層21の表面の一部を露出させる各接続孔26aが形成される。一方、P型領域10bでは、ゲート電極14b上及びソース/ドレイン領域18b上の各シリサイド層21の表面の一部を露出させる各接続孔26aが形成される。
Subsequently, as shown in FIG. 9B, an interlayer insulating film 26, a
Specifically, first, an insulating film, for example, a silicon oxide film is deposited on the entire surface so as to cover the entire surface of the
Next, an opening is formed so as to penetrate the
次に、例えばスパッタ法等により、各接続孔26aを埋め込むように、層間絶縁膜26上にタングステン(W)を堆積する。層間絶縁膜26を研磨ストッパとして、堆積したWをCMPにより研磨して平坦化する。これにより、各接続孔26aをWで充填する導電プラグ27が形成される。
次に、例えばスパッタ法等により、導電プラグ27上を含む層間絶縁膜26上に配線金属、例えばアルミニウム(Al)又はその合金を堆積する。堆積した配線金属をリソグラフィー及びそれに続くドライエッチングにより配線形状に加工する。これにより、導電プラグ27を介して各シリサイド層21と電気的に接続されてなる配線28が形成される。
Next, tungsten (W) is deposited on the interlayer insulating film 26 so as to embed each connection hole 26a by, for example, sputtering. Using the interlayer insulating film 26 as a polishing stopper, the deposited W is polished and planarized by CMP. Thereby, the
Next, a wiring metal, for example, aluminum (Al) or an alloy thereof is deposited on the interlayer insulating film 26 including the
しかる後、更なる層間絶縁膜の形成、上層配線の形成等の諸工程を経て、N型領域10aにはN型MOSトランジスタを、P型領域10bにはP型MOSトランジスタを形成する。以上により、N型MOSトランジスタ及びP型MOSトランジスタを備えてなるCMOSトランジスタ20が形成される。
Thereafter, through various processes such as formation of an interlayer insulating film and formation of an upper layer wiring, an N-type MOS transistor is formed in the N-
上記のように形成されるCMOSトランジスタについて、そのP型MOSトランジスタのオン電流とオフ電流との関係について調べた。その実験結果を図10の各図に示す。図10(a)は、左上部の模式図のように、孤立パターン(疎)のゲート電極でソース/ドレイン領域の幅が広く、ゲート電極から接続孔までの距離が比較的長い場合の実験結果を示す。図10(a)の形態は、実製品では適用が少ないものである。図10(b)は、左上部の模式図のように、孤立パターン(疎)のゲート電極でソース/ドレイン領域の幅が狭く、ゲート電極から接続孔までの距離が比較的短い場合の実験結果を示す。図10(c)は、左上部の模式図のように、ライン&スペース(密)のゲート電極でソース/ドレイン領域の幅が狭く、ゲート電極から接続孔までの距離が比較的短い場合の実験結果を示す。 Regarding the CMOS transistor formed as described above, the relationship between the on-current and off-current of the P-type MOS transistor was examined. The experimental results are shown in each figure of FIG. FIG. 10A shows the experimental results when the source / drain region is wide in the isolated pattern (sparse) gate electrode and the distance from the gate electrode to the connection hole is relatively long as shown in the schematic diagram at the upper left. Indicates. The form of FIG. 10A has little application in actual products. FIG. 10B shows an experimental result when the width of the source / drain region is narrow and the distance from the gate electrode to the connection hole is relatively short with an isolated pattern (sparse) gate electrode as shown in the upper left schematic diagram. Indicates. FIG. 10 (c) shows an experiment in which the width of the source / drain region is narrow and the distance from the gate electrode to the connection hole is relatively short as shown in the upper left schematic diagram. Results are shown.
図10の各図において、「Tensile厚め」とは、図11(a)のようにゲート電極14bのサイドウォール絶縁膜17を比較的低く調製し、引張応力膜22を比較的厚く形成した場合を示す。「Tensile薄め」とは、図11(b)のようにゲート電極14bのサイドウォール絶縁膜17を比較的高く調製し、引張応力膜22を比較的薄く形成した場合を示す。「Tensile中間」とは、図11(a)と図11(b)との中間の厚みに引張応力膜22を形成した場合を示す。なお、図11の各図では、ゲート電極14b、サイドウォール絶縁膜17、及び引張応力膜22のみを図示し、他の構成要素については図示を省略している。
In each drawing of FIG. 10, “Tensile thick” means a case where the
図10(b),(c)の場合では、引張応力膜22を厚く形成するほどオン電流が増加する傾向を示す。図10(a)の場合では、引張応力膜22の厚みが中間のもので高いオン電流が得られる傾向を示す。これは、引張応力膜22の厚みにより印加応力が変わって移動度が変化することを意味する。全般的に見れば、引張応力膜22の厚みにはP型MOSトランジスタの移動度が略極大となる最適値が存在することが示唆される。
10B and 10C, the on-current tends to increase as the
以上説明したように、本実施形態によれば、N型トランジスタ及びP型トランジスタの双方で可及的に製造工程を共通にして、工程数の可及的な削減を図るも、N型トランジスタ及びP型トランジスタの夫々に適合した応力を適宜印加し、トランジスタ性能の大幅な向上が得られるCMOSトランジスタが実現する。 As described above, according to the present embodiment, both the N-type transistor and the P-type transistor share the same manufacturing process as much as possible to reduce the number of processes as much as possible. A CMOS transistor capable of significantly improving the transistor performance by appropriately applying stress suitable for each of the P-type transistors is realized.
以下、半導体装置の製造方法の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the semiconductor device manufacturing method will be collectively described as additional notes.
(付記1)半導体基板上にP型トランジスタ及びN型トランジスタを備えた半導体装置であって、
前記P型トランジスタは、
第1のゲートの側壁に形成されており、引張応力を与える第1の膜と、
前記第1のゲート及び前記第1の膜を覆うように形成されており、圧縮応力を与える第2の膜と
を有し、
前記N型トランジスタは、第2のゲートを覆うように形成されており、引張応力を与える第3の膜を有することを特徴とする半導体装置。
(Appendix 1) A semiconductor device including a P-type transistor and an N-type transistor on a semiconductor substrate,
The P-type transistor is
A first film formed on the side wall of the first gate and applying a tensile stress;
A second film which is formed so as to cover the first gate and the first film and which applies compressive stress;
The N-type transistor is formed so as to cover the second gate, and has a third film for applying a tensile stress.
(付記2)前記P型トランジスタは、前記第1のゲートの側壁を覆う第1の側壁膜を有し、前記第1のゲートの側壁に前記第1の側壁膜を覆うように前記第1の膜が形成されていることを特徴とする付記1に記載の半導体装置。 (Appendix 2) The P-type transistor has a first sidewall film that covers a sidewall of the first gate, and the first sidewall is covered with the first sidewall film on the sidewall of the first gate. The semiconductor device according to appendix 1, wherein a film is formed.
(付記3)前記N型トランジスタは、前記第2のゲートの側壁を覆う第2の側壁膜を有し、
前記第1の側壁膜は、前記第2の側壁膜よりも低いことを特徴とする付記2に記載の半導体装置。
(Supplementary Note 3) The N-type transistor has a second sidewall film covering the sidewall of the second gate,
The semiconductor device according to appendix 2, wherein the first sidewall film is lower than the second sidewall film.
(付記4)前記第1の膜は、前記第1のゲートの上面から20nm以上50nm以下低く形成されていることを特徴とする付記3に記載の半導体装置。 (Supplementary note 4) The semiconductor device according to supplementary note 3, wherein the first film is formed to be lower than the upper surface of the first gate by 20 nm or more and 50 nm or less.
(付記5)前記第1の膜は、前記第2の膜及び前記第3の膜よりも薄いことを特徴とする付記1〜4のいずれか1項に記載の半導体装置。 (Supplementary note 5) The semiconductor device according to any one of supplementary notes 1 to 4, wherein the first film is thinner than the second film and the third film.
(付記6)半導体基板上にP型トランジスタ及びN型トランジスタを備えた半導体装置の製造方法であって、
前記半導体基板上において、前記P型トランジスタの第1の領域に第1のゲートを、前記N型トランジスタの第2の領域に第2のゲートをそれぞれ形成する工程と、
前記第1の領域には前記第1のゲートの側壁に、前記第2の領域には前記第2のゲートを覆うように引張応力を与える膜を形成する工程と、
前記第1の領域に、前記第1のゲート及び前記引張応力を与える膜を覆うように圧縮応力を与える膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
(Appendix 6) A method of manufacturing a semiconductor device comprising a P-type transistor and an N-type transistor on a semiconductor substrate,
Forming a first gate in a first region of the P-type transistor and a second gate in a second region of the N-type transistor on the semiconductor substrate;
Forming a film for applying a tensile stress in the first region on the side wall of the first gate and in the second region so as to cover the second gate;
Forming a film for applying compressive stress in the first region so as to cover the first gate and the film for applying tensile stress.
(付記7)前記引張応力を与える膜を形成する前に、前記第1のゲートの側壁を覆う第1の側壁膜を形成する工程を更に含み、
前記第1のゲートの側壁に前記第1の側壁膜を覆うように前記引張応力を与える膜を形成することを特徴とする付記6に記載の半導体装置の製造方法。
(Additional remark 7) Before forming the film | membrane which gives the said tensile stress, the process of forming the 1st side wall film which covers the side wall of the said 1st gate is further included,
7. The method of manufacturing a semiconductor device according to appendix 6, wherein a film that applies the tensile stress is formed on a side wall of the first gate so as to cover the first side wall film.
(付記8)前記引張応力を与える膜を形成する前、前記第1の側壁膜を形成した後に、前記第1の側壁膜をエッチングし、前記第1の側壁膜の頂部を下方に後退させる工程を更に含むことを特徴とする付記7に記載の半導体装置の製造方法。 (Appendix 8) A step of etching the first side wall film and forming the top of the first side wall film backward before forming the film giving the tensile stress and after forming the first side wall film. The manufacturing method of a semiconductor device according to appendix 7, further comprising:
(付記9)前記第1の側壁膜を形成した後に、前記第1の領域における前記第1のゲートの両側の部分に不純物を導入する工程を更に含み、
前記不純物を導入した後、前記エッチングを行うことを特徴とする付記8に記載の半導体装置の製造方法。
(Additional remark 9) After forming the said 1st side wall film, it further includes the process of introduce | transducing an impurity into the part of the both sides of the said 1st gate in the said 1st area | region,
9. The method of manufacturing a semiconductor device according to appendix 8, wherein the etching is performed after the impurity is introduced.
(付記10)前記第1の側壁膜と共に、前記第2のゲートの側壁を覆う第2の側壁膜を形成する工程を更に含み、
前記エッチングを前記第1の領域のみに施すことを特徴とする付記8又は9に記載の半導体装置の製造方法。
(Additional remark 10) It further includes the process of forming the 2nd side wall film which covers the side wall of the 2nd gate with the 1st side wall film,
10. The method for manufacturing a semiconductor device according to appendix 8 or 9, wherein the etching is performed only on the first region.
10 シリコン基板
10a N型領域
10b P型領域
11 素子分離構造
11a 分離溝
12a,12b ウェル
13 ゲート絶縁膜
14a,14b ゲート電極
15a,15b,18a,18b,23,25 レジストパターン
16a,16b エクステンション領域
17 サイドウォール絶縁膜
19a,19b ソース/ドレイン領域
21 シリサイド層
22 引張応力膜
24 圧縮応力膜
26 層間絶縁膜
26a 接続孔
27 導電プラグ
28 配線
DESCRIPTION OF
Claims (5)
前記P型トランジスタは、
第1のゲートの側壁に形成されており、引張応力を与える第1の膜と、
前記第1のゲート及び前記第1の膜を覆うように形成されており、圧縮応力を与える第2の膜と
を有し、
前記N型トランジスタは、第2のゲートを覆うように形成されており、引張応力を与える第3の膜を有することを特徴とする半導体装置。 A semiconductor device comprising a P-type transistor and an N-type transistor on a semiconductor substrate,
The P-type transistor is
A first film formed on the side wall of the first gate and applying a tensile stress;
A second film which is formed so as to cover the first gate and the first film and which applies compressive stress;
The N-type transistor is formed so as to cover the second gate, and has a third film for applying a tensile stress.
前記第1の側壁膜は、前記第2の側壁膜よりも低いことを特徴とする請求項2に記載の半導体装置。 The N-type transistor has a second sidewall film covering the sidewall of the second gate,
The semiconductor device according to claim 2, wherein the first sidewall film is lower than the second sidewall film.
前記半導体基板上において、前記P型トランジスタの第1の領域に第1のゲートを、前記N型トランジスタの第2の領域に第2のゲートをそれぞれ形成する工程と、
前記第1の領域には前記第1のゲートの側壁に、前記第2の領域には前記第2のゲートを覆うように引張応力を与える膜を形成する工程と、
前記第1の領域に、前記第1のゲート及び前記引張応力を与える膜を覆うように圧縮応力を与える膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device comprising a P-type transistor and an N-type transistor on a semiconductor substrate,
Forming a first gate in a first region of the P-type transistor and a second gate in a second region of the N-type transistor on the semiconductor substrate;
Forming a film for applying a tensile stress in the first region on the side wall of the first gate and in the second region so as to cover the second gate;
Forming a film for applying compressive stress in the first region so as to cover the first gate and the film for applying tensile stress.
前記第1のゲートの側壁に前記第1の側壁膜を覆うように前記引張応力を与える膜を形成することを特徴とする請求項4に記載の半導体装置の製造方法。 Forming a first sidewall film covering a sidewall of the first gate before forming the film for applying the tensile stress;
5. The method of manufacturing a semiconductor device according to claim 4, wherein a film that applies the tensile stress is formed on a side wall of the first gate so as to cover the first side wall film.
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