JP2011198830A - Light emitting device - Google Patents
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Abstract
Description
本発明は、有機EL(electroluminescence)素子を用いた発光装置に関する。 The present invention relates to a light emitting device using an organic EL (electroluminescence) element.
近年、液晶表示装置(LCD)に続く次世代の表示デバイスとして、有機エレクトロルミネッセンス素子(以下、「有機EL素子」と略記する)等の自発光素子を2次元配列した発光素子型の表示パネルを備えた表示装置の本格的な実用化、普及に向けた研究開発が盛んに行われている。 In recent years, as a next-generation display device following a liquid crystal display (LCD), a light-emitting element type display panel in which self-light-emitting elements such as organic electroluminescence elements (hereinafter abbreviated as “organic EL elements”) are two-dimensionally arranged. Research and development for full-scale practical application and dissemination of display devices are actively underway.
有機EL素子は、アノード電極と、カソード電極と、これらの電極間に形成された例えば電子注入層、発光層、正孔注入層、等を備える。有機EL素子では、発光層において正孔注入層から供給された正孔と電子注入層から供給された電子とが再結合することによって発生するエネルギーによって発光する。また、このような有機EL素子は、特許文献1に開示されているように、表示装置として用いられており、例えば各画素に設けられたトランジスタによって駆動されている。
The organic EL element includes an anode electrode, a cathode electrode, and an electron injection layer, a light emitting layer, a hole injection layer, and the like formed between these electrodes. In the organic EL element, light is emitted by energy generated by recombination of holes supplied from the hole injection layer and electrons supplied from the electron injection layer in the light emitting layer. Such an organic EL element is used as a display device as disclosed in
ところで、このような表示装置では、有機EL素子を備える各画素内に配置された複数のトランジスタやトランジスタに接続された配線によって有機EL素子のレイアウトの制限を受けてしまうという問題があった。 By the way, such a display device has a problem that the layout of the organic EL element is limited by a plurality of transistors arranged in each pixel including the organic EL element and wiring connected to the transistor.
本発明は上述した実情に鑑みてなされたものであって、有機EL素子のレイアウトの自由度が高い発光装置を提供することを目的とする。 The present invention has been made in view of the above-described circumstances, and an object thereof is to provide a light-emitting device having a high degree of freedom in layout of organic EL elements.
本発明の発光装置は、
第1電極と、第2電極と、前記第1電極と前記第2電極との間に配置された少なくとも1層以上のキャリア輸送層と、を有する発光素子と、
前記発光素子に接続された発光駆動トランジスタと、
キャパシタ電極を有するキャパシタと、
ソース、ドレイン電極の一方が、前記キャパシタ電極を介して前記発光駆動トランジスタのゲート電極に接続された第1選択トランジスタと、
前記ソース、ドレイン電極の一方が、前記第1電極を介して前記発光駆動トランジスタのソース、ドレイン電極の一方に接続された第2選択トランジスタと、
を有し、
前記第1選択トランジスタの前記ソース、ドレイン電極の前記一方と、前記発光駆動トランジスタの前記ゲート電極とを結ぶ線と、前記第2選択トランジスタの前記ソース、ドレイン電極の前記一方と、前記発光駆動トランジスタの前記ソース、ドレイン電極の前記一方とを結ぶ線と、が交差しないことを特徴とする。
前記第2選択トランジスタの前記ソース、ドレイン電極は、前記一方が前記第1電極を介して前記発光駆動トランジスタの前記ソース、ドレイン電極の前記一方に接続され、他方がデータラインに接続されていることが好ましい。
前記第2選択トランジスタの前記ソース、ドレイン電極の前記一方は前記画素電極の一辺に接続され、前記発光駆動トランジスタの前記ソース、ドレイン電極の前記一方は前記画素電極における前記一辺に対向する他辺に接続されていることが好ましい。
The light emitting device of the present invention is
A light-emitting element having a first electrode, a second electrode, and at least one carrier transport layer disposed between the first electrode and the second electrode;
A light emission driving transistor connected to the light emitting element;
A capacitor having a capacitor electrode;
A first selection transistor in which one of a source electrode and a drain electrode is connected to a gate electrode of the light emission driving transistor via the capacitor electrode;
A second selection transistor in which one of the source and drain electrodes is connected to one of the source and drain electrodes of the light emission driving transistor via the first electrode;
Have
A line connecting the one of the source and drain electrodes of the first selection transistor and the gate electrode of the light emission driving transistor; the one of the source and drain electrodes of the second selection transistor; and the light emission driving transistor. The line connecting the one of the source and drain electrodes does not intersect.
One of the source and drain electrodes of the second selection transistor is connected to the one of the source and drain electrodes of the light-emitting drive transistor via the first electrode, and the other is connected to a data line. Is preferred.
The one of the source and drain electrodes of the second selection transistor is connected to one side of the pixel electrode, and the one of the source and drain electrodes of the light emission driving transistor is on the other side of the pixel electrode facing the one side. It is preferable that they are connected.
本発明によれば、有機EL素子のレイアウトの自由度を高くすることができる。 According to the present invention, the degree of freedom of the layout of the organic EL element can be increased.
本発明の各実施形態に係る発光装置及び発光装置の製造方法について図を用いて説明する。本実施形態では、有機EL素子の光を有機EL素子が形成された基板を介して外部に出射するボトムエミッション型の有機EL(electroluminescence)素子を用いたアクティブ駆動方式の発光装置を例に挙げて説明する。 A light-emitting device and a method for manufacturing the light-emitting device according to each embodiment of the present invention will be described with reference to the drawings. In the present embodiment, an active driving type light emitting device using a bottom emission type organic EL (electroluminescence) element that emits light of an organic EL element to the outside through a substrate on which the organic EL element is formed is taken as an example. explain.
(実施形態1)
実施形態1に係る発光装置及び発光装置の製造方法について図を用いて説明する。
(Embodiment 1)
A light-emitting device and a method for manufacturing the light-emitting device according to
図1は発光装置の画素の駆動回路の等価回路である。図2は、画素の平面図であり、図3は図2に示すIII−III線断面図である。図4は図2に示すIV−IV線断面図であり、図5は図2に示すV−V線断面図である。図6は画素の書き込み、発光動作を示す図であり、図7はタイミングチャートを示す。 FIG. 1 is an equivalent circuit of a pixel driving circuit of a light emitting device. FIG. 2 is a plan view of the pixel, and FIG. 3 is a cross-sectional view taken along the line III-III shown in FIG. 4 is a sectional view taken along line IV-IV shown in FIG. 2, and FIG. 5 is a sectional view taken along line VV shown in FIG. FIG. 6 is a diagram showing pixel writing and light emission operations, and FIG. 7 is a timing chart.
発光装置10では、図4に示す画素基板31上にそれぞれ赤(R)、緑(G)、青(B)の3色に発する3つの画素30を一組として、この組が行方向(図1の左右方向)に繰り返し複数個、例えばm個配列されるとともに、列方向(図1の上下方向)に同一色の画素が複数個、例えばn個配列されている。このようにRGBの各色を発する画素がマトリクス状に、m×n個配列される。また、各画素30はRGBそれぞれの光を発する有機EL素子(発光素子)21と、有機EL素子21をアクティブ動作させる画素回路DSとを備える。なお、赤(R)、緑(G)、青(B)の3画素30はデルタ配列であってもよい。
In the
画素回路DSは、図1に示すように、第1選択トランジスタTr11、第2選択トランジスタTr12、発光駆動トランジスタTr13、キャパシタCs、有機EL素子21と、を備える。第1選択トランジスタTr11、第2選択トランジスタTr12、発光駆動トランジスタTr13は、それぞれアモルファスシリコンを有する半導体層を備える逆スタガ型のnチャネル型TFT(Thin Film Transistor)である。
As illustrated in FIG. 1, the pixel circuit DS includes a first selection transistor Tr11, a second selection transistor Tr12, a light emission drive transistor Tr13, a capacitor Cs, and an
発光装置10では、図1、図2に示すように、所定行に配列された複数の画素回路DSに接続された複数の電流供給ライン(アノードライン)Laと、例えば接地電位等の電圧Vssが印加され、全ての画素に対して単一の電極層により形成されたカソードである対向電極(第2電極)40と、それぞれ所定列に配列された複数の画素回路DSに接続されたデータラインLdと、それぞれ所定行に配列された複数の画素回路DSの第1選択トランジスタTr11及び第2選択トランジスタTr12を選択する複数のゲートラインLgと、複数本の電流供給ラインLaを各画素間において互いに電気的に接続する列方向連結配線Lcと、が形成されている。電流供給ラインLaは、図示しない電源または電流供給ドライバに接続され、当該電源または電流供給ドライバは、図7で詳述するように、各単位ごとの複数の電流供給ラインLa群に対して一走査期間TSC中と発光期間TEM中とで印加電圧を、それぞれローレベルLとハイレベルHに変調させている。また、詳細に後述するように電流供給ラインLaと、列方向連結配線Lcとは、トランジスタTr11〜Tr13のソース電極、ドレイン電極となるソース−ドレイン導電層を用いてこれらソース電極、ドレイン電極ともに形成される。データラインLdは、各トランジスタTr11〜Tr13のゲート電極となるゲート導電層によってこれらゲート電極とともに形成され、ゲートラインLgはソース−ドレイン導電層より上層に設けられた第3のメタル層を用いて形成される。これらの異なる層に設けられた配線と、トランジスタの各電極とは、絶縁膜32に設けられたコンタクト部41〜44を介して接続されている。
In the
図1〜図5に示すように、第1選択トランジスタTr11のゲート電極11gは、絶縁膜32に設けられたコンタクトホールであるコンタクト部42と第2選択トランジスタTr12のゲート電極12gとを介してゲートラインLgに接続されており、電流供給ラインLaは、第1選択トランジスタTr11のドレイン電極11d上に積層されることによってドレイン電極11dに接続されている。また、第1選択トランジスタTr11のソース電極11sは、絶縁膜32に設けられたコンタクトホールであるコンタクト部43を介してキャパシタ電極Cs1に接続されている。
As shown in FIGS. 1 to 5, the
また、第2選択トランジスタTr12のドレイン電極12dは、画素電極(第1電極)34を介して発光駆動トランジスタTr13のソース電極13sに接続されており、ソース電極12sは、絶縁膜32に設けられたコンタクトホールであるコンタクト部41を介してデータラインLdに接続される。また、第2選択トランジスタTr12のゲート電極12gは、コンタクト部42を介してゲートラインLgと接続される。このように、専用の配線によって相互に接続されることなしに、画素電極34がドレイン電極12dとソース電極13sとを接続することで、配線の本数や配線の場所が減るので、画素電極34の面積を向上でき、またレイアウトの自由度も向上する。
The
発光駆動トランジスタTr13のドレイン電極13dは電流供給ラインLaに接続されており、発光駆動トランジスタTr13のゲート電極13gは、コンタクト部44を介してキャパシタ電極Cs1と接続されており、更にキャパシタ電極Cs1を介して第1選択トランジスタTr11のソース電極11sに接続されている。また、発光駆動トランジスタTr13のソース電極13sは、コンタクト部45において画素電極34と一部重なることによって接続されている。このように、キャパシタ電極Cs1がソース電極11sとゲート電極13gとが接続されることで、配線の本数や配線の場所が減るので、キャパシタ電極Cs1の面積を向上でき、またレイアウトの自由度も向上する。
The
キャパシタCsは、キャパシタ電極Cs1と、他方のキャパシタ電極として機能する透明の画素電極34と、キャパシタ電極Cs1と画素電極34との間に介在する誘導体となる窒化シリコン等の絶縁膜32を有する。ドレイン電極12d及びソース電極13sは、ともに、図2に示す画素電極34の対向する左右の辺の後ろ側に接続配置し、ソース電極11s及びゲート電極13gは、ともに、図2に示す画素電極34の対向する左右の辺の前側に接続配置している。このため、ドレイン電極12d及びソース電極13sの間に流れる電流が、ソース電極11s及びゲート電極13gに流れる電流に干渉されにくい構造になっている。
The capacitor Cs includes a capacitor electrode Cs1, a
本実施形態では、図1に示すように複数本の電流供給ラインLaを相互に電気的に結ぶ列方向連結配線Lcが、電流供給ラインLaの配列方向と直交する、各画素の列方向に形成される。本実施形態では、例えば合計4行の電流供給ラインLa単位ごとに、各列に1本の列方向連結配線Lcが形成される。例えば、m×n個の画素が配列されている発光装置10の場合、4本の電流供給ラインLaに対して列方向連結配線Lcはm本形成され、発光装置10内に設けられる列方向連結配線Lcの総数はm×n/4本(nは4の整数倍)である。このように互いに隣接する電流供給ラインLaを、電流供給ラインLaの所定の本数単位毎に列方向連結配線Lcが電気的に連結することにより、全体として配線抵抗が低くなるので、電流供給ラインLa単体の抵抗に起因する電圧降下を抑制する。このため、各画素30は、電源または電流供給ドライバ(図示せず)との間の電流供給ラインLaの抵抗、つまり、発光装置10における位置に大きく依存することなく、電流供給ラインLaから各単位毎に均等な電圧が印加され、表示信号に応じた電流を有機EL素子21に流すことができる。なお、所望の程度、電流供給ラインLaの電圧降下を抑制することができれば、相互に接続される複数の電流供給ラインLaの本数は2本以上の整数であれば4本に限らない。また相互に接続される複数の電流供給ラインLaに対して設けられている列方向連結配線Lcの数は任意であり、1本以上であればよく、例えば2本毎や6本毎に列方向連結配線Lcを設けてもよい。
In the present embodiment, as shown in FIG. 1, column-direction connecting lines Lc that electrically connect a plurality of current supply lines La are formed in the column direction of each pixel orthogonal to the arrangement direction of the current supply lines La. Is done. In the present embodiment, for example, one column-direction connecting line Lc is formed in each column for every four current supply line La units. For example, in the case of the light-emitting
また、本実施形態では、図2に示すように、各行の電流供給ラインLa上面並びに当該行の複数の画素30の各発光駆動トランジスタTr13のドレイン電極13dとの上面に、導電層48が設けられている。導電層48は、電流供給ラインLa上面において、電流供給ラインLaより幅広に形成されている。導電層48は、導電性材料から形成されている。この導電層48を設けることにより、更に電流供給ラインLaの低抵抗化を図ることができ、電圧降下を抑制することができる。特に、本実施形態では、詳細に後述するように、第3のメタル層を用いてゲートラインLgを形成する際に同時に導電層48を形成することにより、特に製造工程を増加させることなく、電流供給ラインLaの低抵抗化が可能となる。
Further, in the present embodiment, as shown in FIG. 2, a
次に、有機EL素子21は、画素電極34と、正孔注入層36と、インターレイヤ37と、発光層38と、対向電極40と、を備える。正孔注入層36と、インターレイヤ37と、発光層38とが、それぞれ、電子や正孔がキャリアとなって輸送されるキャリア輸送層となる。キャリア輸送層は、列方向に配列された層間絶縁膜33、絶縁層35及び隔壁39の間に配置されている。
Next, the
各画素の画素基板31上には、ゲート導電層をパターニングしてなる第1選択トランジスタTr11、第2選択トランジスタTr12、発光駆動トランジスタTr13のゲート電極11g,12g,13gが形成されている。更に、各画素の画素基板31上には、キャパシタCsの一方の電極Cs1が形成され、各画素に隣接した画素基板31上には、ゲート導電層をパターニングしてなり、列方向に沿って延びるデータラインLdが形成されており、更にこれらを覆うように、ゲート絶縁膜やキャパシタCsの誘電体として機能する絶縁膜32が形成される。
On the
有機EL素子21が画素基板31側から表示光を出射するボトムエミッション型である場合、キャパシタ電極Cs1及び画素電極34は酸化錫が添加された酸化インジウム(Indium Thin Oxide;ITO)や酸化亜鉛ドープされた酸化インジウム(Indium Zinc Oxide)等の透明電極となり、コンタクト部44において発光駆動トランジスタTr13のゲート電極13gがキャパシタ電極Cs1と重なるように形成されている。ゲート導電層がアルミを含み、キャパシタ電極Cs1がITOでできていれば、先にキャパシタ電極Cs1をパターニング形成後、ゲート導電層をパターニングすることによって電池反応の誘発を防止できる。また有機EL素子21が対向電極40側から表示光を出射するトップエミッション型である場合、対向電極40はITO等の透明電極となるが、キャパシタ電極Cs1は透明である必要がないので、キャパシタ電極Cs1はゲート導電層をパターニングすることによって発光駆動トランジスタTr13のゲート電極13gと一括して且つ一体的に形成することができる。ゲート導電層は、フォトリソグラフィによって一括してパターニングすることができるので、トップエミッション型であれば、これらの部材の製造工程を簡略化することができる。
When the
絶縁膜32は、絶縁性材料、例えばシリコン酸化膜、シリコン窒化膜等から形成され、データラインLdと、ゲート電極12g,13gと、キャパシタ電極Cs1と、を覆うように画素基板31上に形成される。絶縁膜32にはコンタクトホールとしてのコンタクト部が形成され、ゲート導電層とソースドレイン層とのコンタクトを図る。
The insulating
第1選択トランジスタTr11、第2選択トランジスタTr12、発光駆動トランジスタTr13は、それぞれnチャネル型の薄膜トランジスタ(TFT)である。それぞれのトランジスタは画素基板31上に形成される。
図3に示すように、第2選択トランジスタTr12は、a−Siまたは微結晶シリコンを有する半導体層111と、保護絶縁膜112と、ドレイン電極11dと、ソース電極11sと、n型不純物を含むa−Siまたはn型不純物を含む微結晶シリコンを有するオーミックコンタクト層114,115と、ゲート電極11gと、を備える。図4に示すように、第2選択トランジスタTr12は、a−Siまたは微結晶シリコンを有する半導体層121と、保護絶縁膜122と、ドレイン電極12dと、ソース電極12sと、n型不純物を含むa−Siまたはn型不純物を含む微結晶シリコンを有するオーミックコンタクト層124,125と、ゲート電極12gと、を備える。また、発光駆動トランジスタTr13は、a−Siまたは微結晶シリコンを有する半導体層131と、保護絶縁膜132と、ドレイン電極13dと、ソース電極13sと、n型不純物を含むa−Siまたはn型不純物を含む微結晶シリコンを有するオーミックコンタクト層134,135と、ゲート電極13gと、を備える。
発光駆動トランジスタTr13は、有機EL素子21に電流を供給して発光させるために、第1選択トランジスタTr11よりもサイズが大きく、第2選択トランジスタTr12よりもサイズが大きい。つまり、発光駆動トランジスタTr13は、半導体層131のチャネル幅が第1選択トランジスタTr11の半導体層のチャネル幅よりも長く、第2選択トランジスタTr12の半導体層121のチャネル幅よりも長い。このため、発光駆動トランジスタTr13のソース、ドレイン電極13s、13dは、第1選択トランジスタTr11のソース、ドレイン電極11s、11dよりも長く、第2選択トランジスタTr12のソース、ドレイン電極12s、12dよりも長い。発光駆動トランジスタTr13のソース、ドレイン電極13s、13d及び半導体層131のチャネル幅は列方向に沿って延びている。
Each of the first selection transistor Tr11, the second selection transistor Tr12, and the light emission drive transistor Tr13 is an n-channel thin film transistor (TFT). Each transistor is formed on the
As shown in FIG. 3, the second selection transistor Tr12 includes a
The light emission drive transistor Tr13 is larger in size than the first selection transistor Tr11 and larger in size than the second selection transistor Tr12 in order to supply current to the
各トランジスタTr11,Tr12,Tr13において、ゲート電極は、例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜、AlNdTi合金膜、MoNb合金膜等の少なくともいずれかから選択された不透明なゲート導電層から形成される。ゲート導電層によって形成された第1選択トランジスタTr11、第2選択トランジスタTr12、発光駆動トランジスタTr13のゲート電極11g,12g,13gは、有機EL素子21の発する光に対して不透明であるので、第1選択トランジスタTr11、第2選択トランジスタTr12、発光駆動トランジスタTr13の下側から各半導体層に向かって進入してくる光を遮光することができる。また、ドレイン電極、ソース電極はそれぞれ例えばアルミニウム−チタン(AlTi)/Cr、AlNdTi/CrまたはCr等のソース−ドレイン導電層から形成されている。また、ドレイン電極及びソース電極と半導体層との間にはそれぞれ低抵抗性接触のため、オーミックコンタクト層が形成される。
In each of the transistors Tr11, Tr12, and Tr13, the gate electrode is selected from at least one of, for example, a Mo film, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, an AlNdTi alloy film, a MoNb alloy film, and the like. It is formed from an opaque gate conductive layer. Since the first selection transistor Tr11, the second selection transistor Tr12, and the
本実施形態では、図1及び図2に示すように、発光駆動トランジスタTr13は、各列ごとにドレイン電極13dが接続され、ドレイン電極13dは列方向連結配線Lcの一部としても機能している。これにより、行方向に並ぶ4行の電流供給ラインLa及び列方向連結配線Lcは、行方向及び列方向に網目状に接続されることによって全体的に低抵抗化し、電圧降下を抑制することができる。このようにドレイン電極13dが電流供給ラインLaを接続する配線を兼ねていることにより、電流供給ラインLaを結ぶための配線を形成する領域を画素基板上に別途設ける必要がないため、有機EL素子の開口率(画素電極34と対向電極40との間に介在する発光層38の面積の割合)を低下させずに、電流供給ラインLaの電圧降下を抑制することができる。なお、電流供給ラインLaと同一の方向に走るゲートラインLgは、トランジスタのソース電極、ドレイン電極を形成するソース−ドレイン導電層とは別の第3のメタル層を用いて形成している。行方向に沿って延びたゲートラインLgは、ゲートラインLgの下方に位置する層間絶縁膜33を介して列方向連結配線Lc(ドレイン電極13d)と交差するため、ゲートラインLgは、電流供給ラインLa及び列方向連結配線Lcと電気的に絶縁されている。更に、ドレイン電極13d上と電流供給ラインLa上の層間絶縁膜33にコンタクトホールであるコンタクト部49を設け、このコンタクト部49を介して導電層48をドレイン電極13d上及び電流供給ラインLa上に堆積させることによって相互に接続しているので、電流供給ラインLa、列方向連結配線Lc及び導電層48が相互に接続され、配線全体の抵抗をより低くさせることができ、電圧降下を抑制することができる。なお、導電層48は、ゲートラインLgと同層である第3のメタル層を用いて形成されるため、導電層48を形成するための工程を増やすことなく形成することができる。
In this embodiment, as shown in FIGS. 1 and 2, in the light emission drive transistor Tr13, the
画素電極(アノード電極)34は、透光性を備える導電材料、例えば酸化錫が添加された酸化インジウム(Indium Thin Oxide;ITO)や酸化亜鉛ドープされた酸化インジウム(Indium Zinc Oxide)等から構成される。各画素電極34は隣接する他の画素30の画素電極34と離間されている。
The pixel electrode (anode electrode) 34 is made of a light-transmitting conductive material, for example, indium thin oxide (ITO) doped with tin oxide, indium oxide doped with zinc oxide (Indium Zinc Oxide), or the like. The Each
層間絶縁膜33は、絶縁性材料、例えばシリコン窒化膜から形成され、各画素電極34の中央を開口する略方形の開口部33aを有し、画素電極34の周囲を囲むように隣接する画素電極34間に配置されている。また、層間絶縁膜33はトランジスタTr11,Tr12,Tr13、電流供給ラインLa等を覆うように形成される。層間絶縁膜33上には図5に示すようにゲートラインLg、導電層48が形成されており、更にゲートラインLg及び導電層48を覆うように、絶縁材料、例えばシリコン窒化膜を有する絶縁層35が形成される。絶縁層35には開口部33aと形状が略一致した開口部35aが形成されており、これら開口部33a、開口部35aによって画素電極34及び対向電極40との間に介在する発光層38、つまり画素30の発光領域が画される。更に隔壁39には列方向(図2の上下方向)に延びる溝状の開口部39bが複数の画素30にわたって形成されている。
The
隔壁39は、絶縁材料、例えばポリイミド等の感光性樹脂を硬化してなり、層間絶縁膜33及び絶縁層35上に形成される。隔壁39は、図2に示すようにストライプ状に形成されており、開口部39bを備える。隔壁39は、製造工程中、画素電極34上に形成されるR(赤)の画素30の発光層38となる材料を含有する含有液、G(緑)の画素30の発光層38となる材料を含有する含有液、B(青)の画素30の発光層38となる材料を含有する含有液を画素電極34上に塗布する際に、行方向に隣接する互いに異なる色を発する画素30に流出しないように仕切っており、発光層38の混色を防止する。なお、隔壁39の平面形状は、これに限られず格子状であってもよい。
The
正孔注入層36は、画素電極34上に形成され、発光層38に正孔を供給する機能を有する。正孔注入層36は正孔(ホール)注入、輸送が可能な有機高分子系の材料や低分子系の材料、或いは無機化合物を有している。また、有機高分子系のホール注入・輸送材料を含む有機化合物含有液としては、例えば導電性ポリマーであるポリエチレンジオキシチオフェン(PEDOT)とドーパントであるポリスチレンスルホン酸(PSS)を水系溶媒に分散させた分散液であるPEDOT/PSS水溶液を塗布、乾燥して正孔注入層36を形成する。無機化合物としては、高抵抗の酸化モリブデンを画素電極34上及び隔壁39の表面に連続して成膜することによって正孔注入層36を形成する。
The
インターレイヤ37は正孔注入層36上に形成される。インターレイヤ37は、正孔注入層36の正孔注入性を抑制して発光層38内において電子と正孔とを再結合させやすくする機能を有し、発光層38の発光効率を高めるために設けられている有機化合物層である。
The
発光層38は、インターレイヤ37上に形成されている。発光層38は、アノード電極とカソード電極との間に電圧を印加することにより光を発生する機能を有する。発光層38は、蛍光あるいは燐光を発光することが可能な公知の高分子発光材料、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む赤(R)、緑(G)、青(B)色の発光材料から構成される。また、これらの発光材料は、適宜水系溶媒あるいはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解(又は分散)した溶液(分散液)を、連続した液流として吐出するノズルコート法や分離した複数の液滴として吐出するインクジェット法等により塗布し、溶媒を揮発させることによって形成する。
The
また、対向電極(カソード電極)40は、ボトムエミッション型の場合、発光層38側に設けられ、導電材料、例えばLi,Mg,Ca,Ba等の仕事関数の低い材料を有する層と、この層上に積層されたAl等の光反射性導電層を有する積層構造であり、トップエミッション型の場合、発光層38側に設けられ、10nm程度の膜厚の極薄い例えばLi,Mg,Ca,Ba等の仕事関数の低い材料を有する光透過性低仕事関数層と、100nm〜200nm程度の膜厚のITO等の光透過性導電層を有する透明積層構造である。本実施形態では、対向電極40は複数の画素30に跨って形成される単一の電極層から構成され、例えば接地電位である共通電圧Vssが印加されている。
Further, in the case of the bottom emission type, the counter electrode (cathode electrode) 40 is provided on the
次に、本実施形態の発光装置10の動作及び画素30の動作について、図6及び図7を用いて説明する。電流供給ラインLaがd行(dは2以上の整数)単位で相互に接続されているとき、1行目のゲートラインLgからn行目(n=c×dを満たす;ただしcは2以上の整数)の各ゲートラインLgの一走査期間TSCのうちの相互に接続されたd行分の走査期間、つまりi行目〜(i+d−1)行目のグループ(ここでi=d×k−(d−1)=d(k−1)+1;ただしkは自然数であって且つn/d以下)のゲートラインLgを各々選択する期間の合計を、図7において、d行分の各グループのグループ書込み電圧期間TWR(=d×TSC)とする。d行分の各グループでは、グループ書込み電圧期間TWR後に発光期間となるグループ発光電圧期間TEMが続き、その後、再びグループ書込み電圧期間TWR、グループグループ発光電圧期間TEMが繰り返される。
Next, the operation of the
制御回路から出力される制御信号群に従ってゲートドライバは、1行目のゲートラインLgからn行目のゲートラインLgへと順次ハイレベル(オンレベルON)のパルスを出力する。また、本実施形態では電流供給ラインLaは4本単位で列方向連結配線Lcによって相互に接続されているため、制御回路から出力される制御信号群に従って電源または電流供給ドライバは、“d=4”として1行目の電流供給ラインLaから4行ずつ、順次ローレベルLのパルスを出力する。 In accordance with the control signal group output from the control circuit, the gate driver sequentially outputs high level (on level ON) pulses from the first row gate line Lg to the n th gate line Lg. In the present embodiment, since the current supply lines La are connected to each other by the column-direction connecting wiring Lc in units of four, the power supply or the current supply driver is set to “d = 4” according to the control signal group output from the control circuit. ", A low level L pulse is sequentially output every four rows from the current supply line La of the first row.
ここで、図7に示すように、i〜(i+d−1)行のグループの各ゲートラインLgでは、ゲートラインLgのオンレベルONのパルスが出力される一走査期間TSCは相互にずれているが、各一走査期間TSCは、i〜(i+d−1)行の電流供給ラインLaにローレベルLのパルスが出力されているグループ書込み電圧期間TWR内に設定されている。本実施形態ではi〜(i+d−1)行の電流供給ラインLaは、列方向連結配線Lcによって相互に接続されているため、i〜(i+d−1)行の電流供給ラインLaへのローレベルLのパルスの時間的長さは、i行から(i+d−1)行のゲートラインLgを順次オンレベルONのパルスを出力する各一走査期間TSCの和、つまりグループ書込み電圧期間TWRとなる。つまり、i〜(i+d−1)行のグループの電流供給ラインLaには、i行のゲートラインLgにオフレベルOFFからオンレベルONに切り替わるパルスが出力されてから、(i+d−1)行目のゲートラインLgにオンレベルONからオフレベルOFFに切り替わるパルスが出力されるまでの間、ローレベルLのパルスが出力される。また、各行のゲートラインLgにオンレベルONのパルスが出力されている期間に、データドライバが、制御回路から出力される制御信号群に従って全列のデータラインLdに発光輝度階調に従ったシンク電流(つまり、データドライバに向かった電流)である表示信号を発生する。ここで、データドライバは、制御回路が受けた画像データに従った電流値となるような階調電流を流す電流ドライバ、或いは画像データに従った電流値の電流を流すための階調電圧を印加する電圧ドライバのいずれかであり、各列のデータラインLdに表示信号を出力してシンク電流を流す。 Here, as shown in FIG. 7, in each gate line Lg of the group of i to (i + d−1) rows, one scanning period T SC in which the ON level ON pulse of the gate line Lg is output is shifted from each other. However, each one scanning period T SC is set within the group write voltage period T WR in which a low level L pulse is output to the current supply line La of i to (i + d−1) rows. In the present embodiment, since the current supply lines La of i to (i + d−1) rows are connected to each other by the column-direction connecting wiring Lc, the low level to the current supply lines La of i to (i + d−1) rows is low. The time length of the pulse of L is the sum of one scanning period T SC for sequentially outputting on-level ON pulses from the i-th to (i + d−1) -th gate lines Lg, that is, the group write voltage period T WR Become. In other words, the i-th (i + d−1) -th group current supply lines La are output to the i-th gate line Lg from the off-level OFF to on-level ON pulse, and then the (i + d−1) -th row. A low level L pulse is output until a pulse for switching from the ON level ON to the OFF level OFF is output to the gate line Lg. In addition, during the period when the ON level ON pulse is output to the gate line Lg of each row, the data driver syncs the data lines Ld in all columns according to the emission luminance gradation according to the control signal group output from the control circuit. A display signal that is a current (ie, a current toward the data driver) is generated. Here, the data driver applies a current driver that passes a gray-scale current that has a current value according to the image data received by the control circuit, or a gray-scale voltage that flows a current having a current value according to the image data. The display driver outputs a display signal to the data line Ld of each column and causes a sink current to flow.
各画素30の電流の流れ及び電圧の印加について詳細に説明する。
i行目の走査期間TSCの開始時刻tiでは、走査ドライバからi行目のゲートラインLgにハイレベル(オンレベルON)のパルスが出力されだして、時刻tiから時刻t(i+1)直前までの走査期間TSCの間、i行目のゲートラインLgには第1選択トランジスタTr11及び第2選択トランジスタTr12がオン状態となるようなオンレベルONの走査信号電圧がi行目のゲートラインLgに印加される。続いて、(i+1)行目の走査期間TSCの開始時刻t(i+1)では、走査ドライバから(i+1)行目のゲートラインLgにハイレベル(オンレベルON)のパルスが出力されて、時刻t(i+1)から時刻t(i+2)直前までの間(i+1)行目のゲートラインLgには第1選択トランジスタTr11及び第2選択トランジスタTr12がオン状態となるようなオンレベルONの走査信号電圧が(i+1)行目のゲートラインLgに印加される。同様に、(i+2)行目の走査期間TSCである時刻t(i+2)から時刻t(i+3)直前までの間、(i+2)行目のゲートラインLgには第1選択トランジスタTr11及び第2選択トランジスタTr12がオン状態となるようなオンレベルONの走査信号電圧が(i+2)行目のゲートラインLgに印加され、(i+3)行目の走査期間TSCである時刻t(i+3)から時刻t(i+4)直前までの間、(i+3)行目のゲートラインLgには第1選択トランジスタTr11及び第2選択トランジスタTr12がオン状態となるようなオンレベルONの走査信号電圧が(i+3)行目のゲートラインLgに印加される。
The current flow and voltage application of each
At the start time t i of the i-th scanning period T SC , a high level (on-level ON) pulse is output from the scanning driver to the i-th gate line Lg, and from time t i to time t (i + 1). During the scanning period T SC until immediately before, the i-th gate line Lg has an on-level ON scanning signal voltage that turns on the first selection transistor Tr11 and the second selection transistor Tr12. Applied to line Lg. Subsequently, at the start time t (i + 1) of the scanning period T SC in the (i + 1) th row, a high level (on level ON) pulse is output from the scanning driver to the gate line Lg in the (i + 1) th row, On-level ON scanning signal voltage that turns on the first selection transistor Tr11 and the second selection transistor Tr12 on the gate line Lg of the (i + 1) th row from t (i + 1) to immediately before time t (i + 2). Is applied to the gate line Lg of the (i + 1) th row. Similarly, from time t (i + 2), which is the scanning period T SC of the (i + 2) th row, to immediately before time t (i + 3) , the gate line Lg of the (i + 2) th row has the first selection transistor Tr11 and the second selection transistor Tr11. An on-level ON scanning signal voltage that turns on the selection transistor Tr12 is applied to the gate line Lg of the (i + 2) -th row, and the time from the time t (i + 3) that is the scanning period T SC of the (i + 3) -th row. Until just before t (i + 4) , the (i + 3) -th row gate line Lg has an on-level ON scanning signal voltage that turns on the first selection transistor Tr11 and the second selection transistor Tr12. Applied to the gate line Lg of the eye.
更に、i〜(i+d−1)行目のd行分のグループのグループ書込み電圧期間TWRの開始時刻tiでは、電源または電流供給ドライバからi〜(i+d−1)行目のグループの電流供給ラインLaにローレベルLのパルス信号が出力される。ローレベルLは、基準電位Vssと等電位或いはそれより低い。更に、各行の走査期間TSCに、データドライバは、制御回路が受けた画像データに従って、所定電流値のシンク電流を流す。 Furthermore, at the start time t i of the group write voltage period T WR for the d-th group of the i- (i + d−1) th row, the current of the i- (i + d−1) -th group from the power supply or current supply driver. A low level L pulse signal is output to the supply line La. The low level L is equal to or lower than the reference potential Vss. Furthermore, each row of the scanning period T SC, the data driver in accordance with image data received by the control circuit, supplying a sink current of a predetermined current value.
まずi行目のゲートラインLgの走査期間TSCでは、第1選択トランジスタTr11及び第2選択トランジスタTr12はオンするとともに、データドライバが、電圧値が基準電圧Vss以下の電流制御のためのシンク電流を各列のデータラインLdに流そうとする。このため、発光駆動トランジスタTr13のゲート及びソースの一端にシンク電流の電流値に応じた電圧が印加されて、図6(a)に示すように、データラインLd及び第2選択トランジスタTr12を介して発光駆動トランジスタTr13にシンク電流が流れる。 First, in the scanning period T SC of the i-th gate line Lg, the first selection transistor Tr11 and the second selection transistor Tr12 are turned on, and the data driver performs a sink current for current control whose voltage value is equal to or lower than the reference voltage Vss. To the data line Ld of each column. Therefore, a voltage corresponding to the current value of the sink current is applied to one end of the gate and source of the light emission drive transistor Tr13, and as shown in FIG. 6A, the data line Ld and the second selection transistor Tr12 are used. A sink current flows through the light emission drive transistor Tr13.
発光駆動トランジスタTr13のゲート電極13gの電位はドレイン電極13dの電位と等しいので、発光駆動トランジスタTr13のゲート−ソース間に電位差が生じ、データラインLdには、それぞれデータドライバで指定された電圧に従った電流値(つまり、画像データに従った電流値)のシンク電流Iが図6(a)に示す矢印Kに示す方向に流れる。なお、走査期間TSCでは、電流供給ラインLaの電源信号電圧が基準電圧H以下であるため、有機EL素子21のアノードの電位はカソードの電位より低くなり、有機EL素子21には逆バイアス電圧が印加されていることになる。そのため、有機EL素子21には電流供給ラインLaからの電流が流れない。
Since the potential of the
このとき各画素30のコンデンサ13の両端は、データドライバにより制御された表示信号に基づいて発光駆動トランジスタTr13のドレイン電極13d−ソース電極13sを流れる電流の電流値に従った電圧になる。すなわち、各画素30のコンデンサ13には、各画素30の発光駆動トランジスタTr13にそれぞれ表示信号にしたがった電流Iを流れさせるような各発光駆動トランジスタTr13のゲート−ソース間の電位差を生じさせる電荷がチャージされる。
At this time, both ends of the
このような動作がi〜(i+d−1)行について各走査期間TSCごとに行われる。グループ書込み電圧期間TWRの終了時刻t(i+d)には、走査ドライバから(i+d−1)行目のゲートラインLgに出力されるパルスがオンレベルONからオフレベルOFFに切り替わり、そして電源または電流供給ドライバからi〜(i+d−1)行の電流供給ラインLaに出力される信号がローレベルLからハイレベルHに切り替わる。従って、i〜(i+d−1)行のグループでは、この終了時刻t(i+d)から次のグループ書込み電圧期間TWRの開始時刻tiまでのグループ発光電圧期間TEM中では、i〜(i+d−1)行目のゲートラインLgに第1選択トランジスタTr11のゲート及び第2選択トランジスタTr12のゲートにオフレベルOFF(ローレベル)の走査信号電圧が印加されるとともに、電流供給ラインLaに印加される電源信号電圧は基準電位Vss及びグループ書込み電圧期間TWRに出力された電位ローレベルLより十分高いハイレベルの電源電圧Hである。 Such an operation is performed for each scanning period T SC for i to (i + d−1) rows. At the end time t (i + d) of the group write voltage period T WR, the pulse output from the scan driver to the (i + d−1) -th gate line Lg is switched from the on level ON to the off level OFF, and the power source or current A signal output from the supply driver to the i to (i + d−1) rows of current supply lines La is switched from the low level L to the high level H. Accordingly, in the group of i to (i + d−1) rows, i to (i + d) during the group light emission voltage period T EM from the end time t (i + d) to the start time t i of the next group write voltage period T WR. -1) An off level OFF (low level) scanning signal voltage is applied to the gate of the first selection transistor Tr11 and the gate of the second selection transistor Tr12 to the gate line Lg of the row, and also applied to the current supply line La. The power supply signal voltage is a high-level power supply voltage H that is sufficiently higher than the potential low level L output during the reference potential Vss and the group write voltage period TWR .
このため、図6(b)に示すように、グループ発光電圧期間TEMでは、非選択状態の行の第2選択トランジスタTr12がオフ状態になり、第2選択トランジスタTr12に電流が流れない。更に、グループ発光電圧期間TEMでは、第1選択トランジスタTr11がオフ状態になり、コンデンサ13は、その一端及び他端によりチャージされた電荷を保持し続けて、発光駆動トランジスタTr13はオン状態を維持し続ける。つまり、グループ発光電圧期間TEMとこのグループ発光電圧期間TEMの直前のグループ書込み電圧期間TWRとでは、発光駆動トランジスタTr13のゲート−ソース間電圧値VGSが等しい。そのため、グループ発光電圧期間TEMでも、発光駆動トランジスタTr13は画像データに従った電流値の電流を流し続けるので、グループ発光電圧期間TEMの電流Iの電流値はこのグループ発光電圧期間TEMの前のグループ書込み電圧期間TWRの電流Kの電流値に等しい。グループ発光電圧期間TEMの間、発光駆動トランジスタTr13を流れる電流Kは有機EL素子21に流れて、有機EL素子21が流れる電流Iの電流値に従った輝度で発光する。このように表示信号に従った輝度階調で有機EL素子21は発光する。
Therefore, as shown in FIG. 6B, in the group light emission voltage period TEM , the second selection transistor Tr12 in the non-selected row is turned off, and no current flows through the second selection transistor Tr12. Furthermore, the group emission voltage period T EM, the first selection transistor Tr11 is turned off,
また、i〜(i+d−1)行目のゲートラインLgのグループ書込み電圧期間TWRが終了すると、引き続き(i+d)行目〜(i+2d−1)行目のグループのゲートラインLgが順次選択されるグループ書込み電圧期間TWRになり、この間、電源または電流供給ドライバから(i+d)〜(i+2d−1)行の電流供給ラインLaに出力される信号がローレベルLからハイレベルHに切り替わる。このように、電流供給ラインLaが相互に接続されたd行単位のグループで書込みを行うように、電流供給ラインLaの電圧を切り替えて全行の書込みを終了すると、再び1行目のゲートラインLgから一走査期間TSCが開始し、書込みを繰り返す。 Further, when i~ (i + d-1) a group writing voltage period T WR of th gate line Lg is completed, continue (i + d) th ~ (i + 2d-1) gate line Lg of row groups are sequentially selected at a group writing voltage period T WR that, during this time, the signal output from the power source or current supply driver (i + d) ~ (i + 2d-1) row of the current supply line La is switched from the low level L to high level H. As described above, when the writing of all the rows is completed by switching the voltage of the current supply line La so that the writing is performed in a group of d rows connected to each other, the current supply line La is completed. One scanning period T SC starts from Lg, and writing is repeated.
次に、本実施形態にかかるボトムエミッション型発光装置の製造方法について図8〜図10を用いて説明する。なお、第1選択トランジスタTr11、第2選択トランジスタTr12及び発光駆動トランジスタTr13は、チャネル幅の長さを除いて基本的な構造が同等であり、第1選択トランジスタTr11は、第2選択トランジスタTr12と同一工程により形成されるので以下においてその説明を省略する。 Next, a manufacturing method of the bottom emission type light emitting device according to the present embodiment will be described with reference to FIGS. The first selection transistor Tr11, the second selection transistor Tr12, and the light emission drive transistor Tr13 have the same basic structure except for the channel width, and the first selection transistor Tr11 is the same as the second selection transistor Tr12. Since it is formed by the same process, the description thereof is omitted below.
まず、ガラス基板等を有する画素基板31を用意する。画素基板31上に、スパッタ法、真空蒸着法等によりITO等の透明導電膜を堆積後、フォトリソグラフィによってキャパシタ電極Cs1をパターン形成する。
First, a
次にこの画素基板31上に、スパッタ法、真空蒸着法等により例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜、AlNdTi合金膜、MoNb合金膜の少なくとも何れかを含むゲート導電膜を形成し、これを図8(a)に示すようにトランジスタTr12及びTr13のゲート電極12g,13g、及びデータラインLdの形状にパターニングする。このとき、発光駆動トランジスタTr13のゲート電極13gはコンタクト部44において、キャパシタ電極Cs1の一部と重なるように形成されるが、キャパシタ電極Cs1となるITO等の透明金属酸化物はAlとの接触抵抗が高いので、ゲート導電膜は、ITO等の透明金属酸化物との接触抵抗の比較的低いMo膜やMoNb合金膜が好ましい。なお、トップエミッション型の場合、キャパシタ電極Cs1は、透明である必要がないのでゲート導電膜をパターニングすることによって発光駆動トランジスタTr13のゲート電極13g及び第1選択トランジスタTr11のソース電極11sと一体的に形成されるので、上述した透明導電膜の材料の制約がない。
Next, on the
続いて、CVD(Chemical Vapor Deposition)法等によりゲート電極12g,13g、キャパシタ電極Cs1、及びデータラインLd上に絶縁膜32、アモルファスシリコン膜、窒化シリコン膜を連続して堆積し、窒化シリコン膜をパターニングして保護絶縁膜122,132を形成する。
Subsequently, an insulating
次にn型不純物が含まれたアモルファスシリコン膜をCVD法等により堆積後、パターニングして図8(b)に示すようにオーミックコンタクト層124,125,134,135を形成し、アモルファスシリコン膜をパターニングしてトランジスタTr12及びTr13の半導体層121,131を形成する。 Next, after depositing an amorphous silicon film containing an n-type impurity by a CVD method or the like, patterning is performed to form ohmic contact layers 124, 125, 134, 135 as shown in FIG. The semiconductor layers 121 and 131 of the transistors Tr12 and Tr13 are formed by patterning.
次に、スパッタ法、真空蒸着法等により絶縁膜32上に、ボトムエミッション型の場合、ITO等の透明導電膜を、トップエミッション型の場合、光反射性導電膜及びITO等の透明導電膜を被膜後、フォトリソグラフィによってパターニングして画素電極34を形成する。
Next, a transparent conductive film such as ITO is used on the insulating
続いて、絶縁膜32に貫通孔であるコンタクト部41、43を形成してから、例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜、AlNdTi合金膜、MoNb合金膜等の少なくとも何れかを含むソース−ドレイン導電膜をスパッタ法、真空蒸着法等により被膜して、フォトリソグラフィによってパターニングして図2、図8(b)に示すようにドレイン電極12d、13d及びソース電極12s,13s、電流供給ラインLa、列方向連結配線Lcを形成する。このとき、発光駆動トランジスタTr13のソース電極13s及び第2選択トランジスタTr12のドレイン電極12dはそれぞれ画素電極34の一部と重なるように形成される。このように発光駆動トランジスタTr13のソース電極13s及び第2選択トランジスタTr12のドレイン電極12dは、画素電極34を介して接続されるので、第2選択トランジスタTr12と発光駆動トランジスタTr13との間で相互に接続する引き回し配線が不要となり、画素の開口率を高くすることができる。なお、コンタクト部41,43とともに、ゲートドライバと接続するための各ゲートラインLgの接続端子部及びデータドライバと接続するための各データラインLdの接続端子部をそれぞれ露出するコンタクトホールを絶縁膜32に形成してもよい。また、画素電極34となる導電膜を、これらコンタクトホール及びコンタクト部41、43を形成後に堆積してから、フォトリソグラフィによってパターニングすれば、画素電極34が形成されるとともに、コンタクト部41、43において、ゲート導電膜とソース−ドレイン導電膜との間に画素電極34となる導電膜を介在する三層構造の接続部を形成することができる。
Subsequently, after forming
続いて、図8(c)に示すようにトランジスタTr12,Tr13等を覆うようにシリコン窒化膜を有する層間絶縁膜33をCVD法等により形成する。
Subsequently, as shown in FIG. 8C, an
層間絶縁膜33に、フォトリソグラフィ等によりコンタクト部49とコンタクト部42となる開口を形成する。続いて、例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlNdTi合金膜、MoNb合金膜等を有する金属膜を、真空蒸着法、スパッタ法によって形成する。次に、フォトリソグラフィによってパターニングして図2、図9(a)に示すようにコンタクト部49を介して列方向連結配線Lc及び電流供給ラインLaに接続された導電層48と、コンタクト部42を介して第2選択トランジスタTr12のゲート電極12g及び第1選択トランジスタTr11のゲート電極11gに接続されたゲートラインLgとを形成する。続いて、導電層48とゲートラインLgとを覆うように、シリコン窒化膜等を有する絶縁層35を形成する。次に、絶縁層35と層間絶縁膜33とに、図9(b)に示すように、画素電極34を露出する開口35aを形成する。
In the
次に、感光性ポリイミドを層間絶縁膜33と絶縁層35とを覆うように塗布し、隔壁39の形状に対応するマスクを介して露光、現像、焼成することによってパターニングし、図10(a)に示すように隔壁39を形成する。
Next, photosensitive polyimide is applied so as to cover the
続いて、正孔注入材料を含む有機化合物含有液を、連続して流すノズルプリンティング装置や個々に独立した複数の液滴として吐出するインクジェット装置、或いはロール式印刷装置によって開口部35aで囲まれた画素電極34上に選択的に塗布する。続いて、画素基板31を大気雰囲気下で加熱し有機化合物含有液の溶媒を揮発させて、正孔注入層36を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。なお上記湿式成膜以外でも蒸着によって正孔注入層36を形成してもよい。
Subsequently, the organic compound-containing liquid containing the hole injection material was surrounded by the
続いて、ノズルプリンティング装置、インクジェット装置、或いはロール式印刷装置を用いてインターレイヤ37となる材料を含有する有機化合物含有液を正孔注入層36上に塗布する。窒素雰囲気中の加熱乾燥、或いは真空中での加熱乾燥を行い、残留溶媒の除去を行ってインターレイヤ37を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。
Subsequently, an organic compound-containing liquid containing a material that becomes the
次に、発光ポリマー材料(R,G,B)を含有する有機化合物含有液を、同様にノズルプリンティング装置、インクジェット装置、或いはロール式印刷装置により塗布して窒素雰囲気中で加熱して残留溶媒の除去を行い、発光層38を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。
Next, an organic compound-containing liquid containing the light emitting polymer material (R, G, B) is similarly applied by a nozzle printing apparatus, an ink jet apparatus, or a roll type printing apparatus and heated in a nitrogen atmosphere to remove residual solvent. Removal is performed to form the
ボトムエミッション型の場合、発光層38まで形成した画素基板31に真空蒸着やスパッタリングで、Li,Mg,Ca,Ba等の仕事関数の低い材料を有する層と、Al等の光反射性導電層を有する2層構造の対向電極40を形成する。トップエミッション型の場合、対向電極40は、10nm程度の膜厚の極薄い例えばLi,Mg,Ca,Ba等の仕事関数の低い材料を有する光透過性低仕事関数層と、その上に形成された100nm〜200nm程度の膜厚のITO等の光反射性導電層を有する透明積層構造となる。
In the case of the bottom emission type, a layer having a low work function material such as Li, Mg, Ca, Ba and a light reflective conductive layer such as Al are formed on the
次に、複数の画素30が形成された表示領域の外側において、画素基板31上に紫外線硬化樹脂、又は熱硬化樹脂を有する封止樹脂を塗布し、画素基板31と封止基板とを貼り合わせる。次に紫外線もしくは熱によって封止樹脂を硬化させて画素基板31と封止基板とを接合する。
以上の工程により、図10(b)に示すように発光装置10が製造される。
Next, outside the display area where the plurality of
Through the above steps, the
本実施形態では、複数の行の単位で発光駆動トランジスタTr13のドレイン電極13dが相互に接続するように列方向連結配線Lcを形成することで、行方向に形成された複数本の電流供給ラインLaを網目状に結ぶ。これにより、電流供給ラインLaに印加された電圧の配線抵抗による降下を抑制することが可能となり、良好に複数の有機EL素子を発光させることができる。特に本実施形態では、ドレイン電極13dを画素の列方向に延伸させることによって列方向連結配線Lcを形成しているので、ドレイン電極13dとは別途に電流供給ラインLaを接続するための配線を形成する領域を画素基板31上に設ける必要がない。これにより、画素30の開口率を低下させることなく、電流供給ラインLaの電圧降下を抑制することができる。
In the present embodiment, a plurality of current supply lines La formed in the row direction are formed by forming the column-direction connecting lines Lc so that the
また、本実施形態では、ドレイン電極13dを延伸させる構成であるため、ドレイン電極13dと交差するゲートラインLgを、ゲート導電層、ソース−ドレイン導電層とは、別の第3のメタル層によって形成している。このゲートラインLgを形成する際に、電流供給ラインLa及びドレイン電極13d上に、第3のメタル層を形成することにより、特に工程を増加させることなく、電流供給ラインLaの厚みを増やすことができ、電流供給ラインLaの低抵抗化を実現することができる。
本発明は上述した各実施形態に限られず様々な変形及び応用が可能である。
例えば、上述した実施形態では、導電層48を電流供給ラインLaを全て覆うように形成し、且つ発光駆動トランジスタTr13のドレイン電極13d上に形成する構成を例に挙げて説明したが、これに限られず、導電層48は電流供給ラインLa上において各画素ごとに分離するように形成しても良い。また、ドレイン電極13dのみを覆うように形成しても良い。
In the present embodiment, since the
The present invention is not limited to the above-described embodiments, and various modifications and applications are possible.
For example, in the above-described embodiment, the
また、上述した実施形態ではボトムエミッション型の有機EL素子を中心に説明したが、これに限られず有機EL素子21の表示光を対向電極40を介して外部に出射するトップエミッション型の有機EL素子に用いることも可能である。
In the above-described embodiment, the bottom emission type organic EL element has been mainly described. However, the present invention is not limited thereto, and the top emission type organic EL element that emits display light of the
上述した実施形態では、発光装置は表示装置であったが、プリンタの感光ドラムに光を照射するプリンタヘッドにも適用できる。 In the embodiment described above, the light emitting device is a display device. However, the light emitting device can also be applied to a printer head that emits light to a photosensitive drum of a printer.
上記した実施形態では、正孔注入層36と、インターレイヤ37と、発光層38とを備えた有機EL素子であったが、キャリア輸送層の組合せはこれに限らず、例えば正孔注入層36及び発光層38のみのように2層構造でもよく、発光層が正孔注入層を兼ねた単層構造でもよく、発光層を含むキャリア輸送層が4層以上の層構造であってもよい。
上記した実施形態では、有機EL素子21を適用したが、LED等その他の発光素子を適用してもよい。
In the above-described embodiment, the organic EL element includes the
In the above-described embodiment, the
上記した実施形態は、整合性がある限り各実施形態の構成を任意の組合せてもよい。 In the above-described embodiments, the configurations of the embodiments may be arbitrarily combined as long as there is consistency.
10・・・発光装置、30・・・画素、21・・・有機EL素子、31・・・画素基板、32・・・絶縁膜、33・・・層間絶縁膜、34・・・画素電極、35・・・絶縁層、36・・・正孔注入層、37・・・インターレイヤ、38・・・発光層、39・・・隔壁、40・・・対向電極、41,42,43,44,49・・・コンタクト部、48・・・導電層、Cs・・・キャパシタ、Cs1・・・キャパシタ電極、La・・・電流供給ライン、Lc・・・列方向連結配線、Ld・・・データライン、Lg・・・ゲートライン、Tr11・・・第1選択トランジスタ、Tr12・・・第2選択トランジスタ、Tr13・・・発光駆動トランジスタ
DESCRIPTION OF
Claims (3)
前記発光素子に接続された発光駆動トランジスタと、
キャパシタ電極を有するキャパシタと、
ソース、ドレイン電極の一方が、前記キャパシタ電極を介して前記発光駆動トランジスタのゲート電極に接続された第1選択トランジスタと、
前記ソース、ドレイン電極の一方が、前記第1電極を介して前記発光駆動トランジスタのソース、ドレイン電極の一方に接続された第2選択トランジスタと、
を有し、
前記第1選択トランジスタの前記ソース、ドレイン電極の前記一方と、前記発光駆動トランジスタの前記ゲート電極とを結ぶ線と、前記第2選択トランジスタの前記ソース、ドレイン電極の前記一方と、前記発光駆動トランジスタの前記ソース、ドレイン電極の前記一方とを結ぶ線と、が交差しないことを特徴とする発光装置。 A light-emitting element having a first electrode, a second electrode, and at least one carrier transport layer disposed between the first electrode and the second electrode;
A light emission driving transistor connected to the light emitting element;
A capacitor having a capacitor electrode;
A first selection transistor in which one of a source electrode and a drain electrode is connected to a gate electrode of the light emission driving transistor via the capacitor electrode;
A second selection transistor in which one of the source and drain electrodes is connected to one of the source and drain electrodes of the light emission driving transistor via the first electrode;
Have
A line connecting the one of the source and drain electrodes of the first selection transistor and the gate electrode of the light emission driving transistor; the one of the source and drain electrodes of the second selection transistor; and the light emission driving transistor. And a line connecting the one of the source and drain electrodes of the light emitting device.
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JP2016100402A (en) * | 2014-11-19 | 2016-05-30 | 日本放送協会 | Thin film device and manufacturing method of the same |
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- 2010-03-17 JP JP2010061261A patent/JP2011198830A/en active Pending
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