JP2011191999A - Ｉｃカード - Google Patents

Abstract

【課題】１のＵＩＣＣ内にアプリケーションソフトウェアを搭載するＬＳＩを２つ設け、ＳＷＰインターフェースによって縦続接続し、１つのＵＩＣＣ内で複数の独立した機能の同時動作実現する手段を提供する。
【解決手段】ＵＩＣＣ内の第１のＬＳＩは情報端末のＣＬＦチップとＳＷＰインターフェースで接続され、ＵＩＣＣ内の第２のチップとも別のＳＷＰインターフェースで接続される。ＣＬＦチップから第２のＬＳＩに対してのデータ送信は第１のＬＳＩに対して行われる。第１のＬＳＩのＳＷＰスレイブ２４１は入力波形を内部処理可能な電圧に電圧降下させ、その後昇圧させた後第２のＬＳＩに対して略同一波形の信号を送信する。
【選択図】図５

Description

本発明は、携帯電話機などのＵＳＩＭカード（Ｕｎｉｖｅｒｓａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｔｙ Ｍｏｄｕｌｅ Ｃａｒｄ）として普及しているＵＩＣＣ（Ｕｎｉｖｅｒｓａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｃａｒｄ）、特にＵＩＣＣと携帯電話機などの端末の接続方法であるＣＬＦ（ＣｏｎｔａｃｔＬｅｓｓ Ｆｒｏｎｔ−ｅｎｄ）仕様を用いた通信に関する。

ＳＷＰ仕様（ＥＴＳＩ ＴＳ １０２．６１３ Ｖ９．０．０：以下非特許文献１）は１のデータ信号線を用いてマスタ・スレイブ間の双方向通信を実現するための仕様である。

ＳＷＰ仕様は１対１のマスタ・スレイブ環境での利用を想定している。従って、ＯＳＩの７層モデルのようなネットワーク層、トランスポート層は含まれない。ＳＷＰ仕様は物理層及びデータリンク層が規定される。

ＳＷＰ仕様の物理層においては、マスタ（端末のＣＬＦインターフェイス）からスレイブ（ＵＩＣＣ）への信号（Ｓ１信号）の伝送路符号化方法として、信号線が２回立ち上がる期間中に電圧の「Ｈ」期間の割合を用いて信号の値を表す符号化方法を採用している。

またＳＷＰ仕様においては、スレイブからマスタへの信号（Ｓ２信号）として、Ｓ１信号の「Ｌ」期間中におけるスレイブ側の端子電位の変化により、Ｓ１信号のＨ期間中に流れる電流によってマスタに信号値を伝達する伝送路符号化方式を採用する。また、ＣＬＦではＳＷＰ（Ｓｉｎｇｌｅ Ｗｉｒｅ Ｐｒｏｔｏｃｏｌ）インターフェースが採用されており、Ｓ１信号及びＳ２信号に載せるデータの有無などによって状態、および各状態間の状態遷移が規定されている。

ＳＷＰ仕様のデータリンク層にはサブレイヤとしてＭＡＣ層及びＬＬＣ層が規定されている。ＭＡＣ層は、物理層でやり取りされるフレームの処理を行い、ＬＬＣ層はエラー管理及びフロー制御処理についてそれぞれ担当する。

マスタからスレイブへの送信のみの場合、マスタからスレイブ及びその逆方向への送信の場合、スレイブからマスタへの送信のみの場合など種々の状況がＳＷＰ仕様では想定されている。

一方、実製品の利用シーンにおいてはこの前提が好ましからぬ場合も多数存在する。

ＵＩＣＣは携帯端末内部で電話番号などのユーザ固有情報（＝セキュリティ情報）を取り扱うＵＳＩＭカードとして普及している。このユーザ固有情報の一つとしては、非接触式カード（国内では商業上のブランド名としてＳｕｉｃａ（登録商標）が有名）に関するものが上げられる。

このＵＳＩＭカード内のデータ、つまりセキュリティ情報の管理を行っている方式の課題としては、携帯端末の機種変更時に、非接触アプリケーションのソフトウェアやセキュリティ情報を新機種に移動させなければならないことがある。現在、この移動処理は、元の携帯端末のセキュリティ情報を、該携帯端末がネットワーク上で接続されている所定のサーバに転送した後、サーバから該新機種端末へ転送することで実現されている。しかし、その手続きが複雑であるために、工数を要し、かつ簡単に行うことが出来ない。このため、携帯端末の機種変更を手軽に行うことが出来ないことが挙げられている。

この課題を解決するためには、非接触アプリケーションに関わるセキュリティ機能および情報を、携帯端末に用いられているＵＩＣＣ内に実装されているＬＳＩに搭載することが考えられる。

しかし、この形態では、非接触アプリケーションに関わるセキュリティ機能および情報をＵＩＣＣ内に実装する際には、既存の携帯端末のＳＩＭアプリケーション機能も搭載し、かつ動作を維持する必要がある。つまり、１つのＵＩＣＣ内に、既存の携帯端末のＳＩＭ用アプリケーションソフトウェアと、非接触アプリケーションに関わるセキュリティ機能ソフトウェアを同時に実装する必要がある。しかし、それぞれのアプリケーションソフトウェアは他方のアプリケーションソフトウェアに依存せず、独立の同時動作が必須要件であり、各アプリケーションソフトウェアの処理動作を分離できるシステムが必要となる。

ＥＴＳＩ ＴＳ １０２．６１３ Ｖ９．０．０ （１１ページー２５ページ）

上述の通り、ＳＷＰ仕様は、１対１のマスタ・スレイブ環境での運用が前提になる。従って、上記のようなアプリケーションソフトウェアの処理動作を分離することは想定していない。

本発明の目的は、１のＵＩＣＣ内にアプリケーションソフトウェアを搭載するＬＳＩを２つ設け、ＳＷＰインターフェースによって縦続接続し、１つのＵＩＣＣ内で複数の独立した機能の同時動作を実現する手段を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

本発明の代表的な実施の形態に関わるＩＣカードは、情報の処理・記録を行う第１のＬＳＩと、第２のＬＳＩと、を有し、第２のＬＳＩに対して情報端末がデータを送信する際に、第１のＬＳＩを介することを特徴とする。

このＩＣカードは、情報端末から第１のＬＳＩにデータを送信する際に、第２のＬＳＩに対しても該データが送信されることを特徴としても良い。

このＩＣカードは、情報端末から第２のＬＳＩにデータを送信する際に、第１のＬＳＩにおいても該データの要否判定を行うことを特徴としても良い。

本発明の代表的な実施の形態に関わる別のＩＣカードは、情報の処理・記録を行う第１のＬＳＩと、第２のＬＳＩと、情報端末との間で１又は２以上のインターフェースを実現する１組の接触端子群と、を有し、接触端子群を介して第１のＳＷＰインターフェースを用いて情報端末と第１のＬＳＩは電気的に接続され、第１のＬＳＩは第２のＳＷＰインターフェースを用いて第２のＬＳＩと電気的に接続され、第２のＬＳＩに対して情報端末がデータを送信する際に、第１のＬＳＩを介することを特徴とする。

このＩＣカードは、第１のＬＳＩは情報端末との間の第１のＳＷＰインターフェースによる通信を行うＳＷＰスレイブモジュールと、第２のＬＳＩとの間の第２のＳＷＰインターフェースによる通信を行うＳＷＰマスタモジュールと、を有し、ＳＷＰスレイブモジュールは情報端末との間の第１のＳＷＰインターフェースの波形の電圧レベルを内部処理用の電圧レベルに降圧した後にＳＷＰマスタモジュールに出力し、ＳＷＰマスタモジュールは、電圧の昇圧処理後に第２のＬＳＩに対してＳＷＰインターフェース上で出力することを特徴としても良い。

このＩＣカードは、第２のＬＳＩより検出できる電流信号を電圧信号に変換してＳＷＰマスタモジュールが出力することを特徴としても良い。

このＩＣカードは、第１のＬＳＩは更にＮビットシフタを有し、ＮビットシフタにはＳＷＰマスタモジュールの出力及びＳＷＰスレイブモジュールの出力が入力され、ＮビットシフタはＳＷＰスレイブモジュールの出力由来の信号のタイミングに同期してＳＷＰスレイブモジュールの出力波形を出力することを特徴としても良い。

このＩＣカードは、第１のＬＳＩは更にマルチプレクサを有し、Ｎビットシフタの出力を選択的にＳＷＰスレイブモジュールに出力することを特徴としても良い。

本発明の代表的な実施の形態に関わる別のＩＣカードは、情報の処理・記録を行う第１のＬＳＩと、第２のＬＳＩと、情報端末との間で１又は２以上のインターフェースを実現する１組の接触端子群と、を有し、接触端子群を介して第１のＳＷＰインターフェースを用いて情報端末と第１のＬＳＩは電気的に接続され、第１のＬＳＩは第２のＳＷＰインターフェースを用いて第２のＬＳＩと電気的に接続され、第２のＬＳＩから前期情報端末にデータを送信する際に、第１のＬＳＩを介することを特徴とする。

このＩＣカードの第１のＬＳＩは、情報端末との間の第１のＳＷＰインターフェースによる通信を行うＳＷＰスレイブモジュールと、第２のＬＳＩとの間の第２のＳＷＰインターフェースによる通信を行うＳＷＰマスタモジュールと、Ｎビットシフタと、ＳＷＰマスタモジュールからの信号から論理値を導出するＳＷＰマスタサンプリングモジュールと、マルチプレクサと、を有し、ＳＷＰマスタモジュールから出力される信号はＮビットシフタ及びマルチプレクサを経由してＳＷＰスレイブモジュールに接続され、Ｎビットシフタを経由してＳＷＰマスタモジュールからＳＷＰスレイブモジュールに送信できないときにＳＷＰマスタサンプリングモジュールによってＳＷＰマスタモジュールが出力する信号の論理値を保存することを特徴としても良い。

このＩＣカードであって、第１のＬＳＩは更にＳＷＰスレイブサンプリングモジュールを有し、ＳＷＰスレイブサンプリングモジュールはマルチプレクサを経由してＳＷＰスレイブモジュールに接続され、かつ、ＳＷＰスレイブサンプリングモジュールとＳＷＰマスタサンプリングモジュールは内部バスで接続され、ＳＷＰマスタサンプリングモジュールに蓄積された論理値を、ＳＷＰマスタサンプリングモジュールが出力波形に変換してＳＷＰスレイブモジュールに出力することを特徴としても良い。

これらのＩＣカードであって、マルチプレクサの切り替えを行う制御部を更に有することを特徴としても良い。

このＩＣカードであって、第１のＬＳＩは、制御部と、第２のＬＳＩとの間の第２のＳＷＰインターフェースによる通信を行うＳＷＰマスタモジュールと、ＳＷＰマスタモジュールへの信号波形を生成するＳＷＰマスタサンプリングモジュールと、マルチプレクサと、を有し、ＳＷＰマスタサンプリングモジュールはマルチプレクサを介してＳＷＰマスタモジュールに接続され、制御部はＳＷＰマスタサンプリングモジュール及びＳＷＰマスタモジュールを経由して第２のＬＳＩにデータ送信を可能とすることを特徴としても良い。

本発明に関わるＩＣカードにより、単一のインターフェースを用いて同ＩＣカード内の複数のＬＳＩを接続することが可能となる。これにより、１のＬＳＩで動作中、他のＬＳＩの処理を中止するということを生じさせることなく、結果、短時間での情報端末の交換を行うことが可能となる。

従来のＳＩＭアプリケーション機能と非接触アプリケーション機能の携帯端末への実装方法を表す概念図である。 本発明の予備的なＳＩＭアプリケーション機能と非接触アプリケーション機能の携帯端末への実装方法を表す概念図である。 本発明の予備的なＳＩＭアプリケーション機能と非接触アプリケーション機能の携帯端末への実装方法を表す別の概念図である。 本発明の第1の実施の形態に関わる携帯端末へのＳＩＭアプリケーション機能と非接触アプリケーション機能の実装方法を表す概念図である。 第１のＬＳＩの内部構成を表すブロック図である。 ＳＷＰマスタサンプリングモジュール２４４の構成を表すブロック図である。 ＳＷＰスレイブサンプリングモジュール２４５の構成を表すブロック図である。 第２のＬＳＩの内部構成を表すブロック図である。 ＳＷＰ仕様におけるＳＷＰのデータ送信波形を表す模式図である。 本発明の実施の形態の実装時におけるＮビットシフタが無いときのＳＷＰのデータ送信波形の問題点を表す模式図である。 この問題点を本発明でＮビットシフタがどのように解決するかを表す模式図である。 本発明の第１の実施の形態に関わるデータスルー方式のタイミングチャートである。 第２のＬＳＩがＣＬＦチップに対して出力する際の第１のＬＳＩの処理を表すフローチャートである。 第２の実施の形態に関わる第１のＬＳＩの内部構成を表すブロック図である。 本発明の第２の実施の形態に関わるＳＷＰマスタサンプリングモジュールの構成を表すブロック図である。 本発明の第２の実施の形態に関わるデータスルー方式のタイミングチャートである。

以下、図を用いて本発明の実施の形態を説明する。

（従来の実施の形態）
図１は、従来のＳＩＭアプリケーション機能と非接触アプリケーション機能の携帯端末への実装方法を表す概念図である。

この携帯端末の実装では、携帯端末基板１００、ＳＩＭパッケージ２００、サーバ３００を含んで構成される。

携帯端末基板１００は携帯電話機の内部に存在する回路基板である。

携帯端末基板１００には、ベースバンドＬＳＩ１１０、セキュアチップ１２０、非接触ＲＦインターフェース１３０を含んで構成される。

ベースバンドＬＳＩ１１０は無線通信に関する制御を行うためのＬＳＩである。また携帯端末上で動作するアプリケーションを処理させても良い。

無線通信方式としてはＷ−ＣＤＭＡ、ＣＤＭＡ２０００、ＬＴＥ、ＧＳＭなどが考えられるが、本発明では特に方式の限定はしない。本発明では、今後規定される仕様を問題なく適用可能である。

なお、実際の携帯端末ではベースバンド系とアプリケーション系の２つのＣＰＵで動くものも存在する。この場合、セキュアチップ１２０及びサーバ３００とのインターフェースをどちらが担当するかは設計事項である。

ベースバンドＬＳＩ１１０は、ＣＰＵ１１１及びその周辺回路を含む。このＣＰＵ１１１上で組み込みＯＳ１１２が動作する。組み込みＯＳ１１２上に実装されたアプリケーション動作マネージャ１１３が動作することでＳＩＭパッケージ２００及びセキュアチップ１２０と通信が行われる。

セキュアチップ１２０は、非接触ＲＦインターフェース１３０を介して外部と通信を行う際の暗号化についての処理を行うＬＳＩである。

セキュアチップ１２０も、ＣＰＵ１２１及びその周辺回路を含む。このＣＰＵ１２１上でセキュアＯＳ１２２が動作する。そしてセキュアＯＳ１２２上に実装された非接触アプリケーション１２３が動作する。

ベースバンドＬＳＩ１１０とセキュアチップ１２０は、携帯端末基板１００上でＩＩＣやＳＣＩと言ったインターフェースで接続される。

非接触ＲＦインターフェース１３０は、付属するアンテナコイルを介して近距離通信を行うためのチップである。非接触ＲＦインターフェースチップ１３０で行う通信方式としては、ＩＳＯ１４４４３（Ｔｙｐｅ Ａ、Ｔｙｐｅ Ｂ）やＩＳＯ１８０９２（Ｐａｓｓｉｖｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｍｏｄｅ）などが適用可能である。しかし、本発明では特定の仕様に依存する構成を取っていないため、非接触通信方式については特に制限しない。

セキュアチップ１２０と非接触ＲＦインターフェース１３０は、携帯端末基板１００上で接続される。また、一部ではセキュアチップ１２０と非接触ＲＦインターフェース１３０を１パッケージ化したものも存在する。いずれにしても、この間の通信方式に何を用いるかは設計事項である。

ＳＩＭパッケージ２００は、携帯電話機などに挿入して使用されるユーザＩＤなどの個人情報が記録されたＵＩＣＣである。このようにユーザＩＤなどをＳＩＭパッケージ上に保存することで、ＵＩＣＣを入れ替えれば即時に通話・通信が可能となるメリットがある。

ＳＩＭパッケージはＳＷＰの仕様に従い８つの端子を用いて携帯端末基板１００と接続される。図上ではこの８つの端子（第１端子乃至第８端子）をＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８として表す。

ＳＷＰ及びＩＳＯ７８１６−２では、各端子は以下のように定義される。
ＳＷＰ
Ｃ１：Ｖｃｃ（電源電圧）
Ｃ２：ＲＳＴ（リセット）
Ｃ３：ＣＬＫ（クロック）
Ｃ４：Ｄ＋
Ｃ５：ＧＮＤ（グランド）
Ｃ６：ＳＷＩＯ
Ｃ７：Ｉ／Ｏ
Ｃ８：Ｄ−
ＩＳＯ７８１６−２
Ｃ１：Ｖｃｃ（電源電圧）
Ｃ２：ＲＳＴ（リセット）
Ｃ３：ＣＬＫ（クロック）
Ｃ４：ＲＦＵ
Ｃ５：ＧＮＤ（グランド）
Ｃ６：Ｖｐｐ
Ｃ７：Ｉ／Ｏ
Ｃ８：ＲＦＵ
Ｃ１、Ｃ２、Ｃ３は携帯端末基板１００から供給される。また電位を合わせるためにＣ５も携帯端末基板１００に接続される。Ｃ７はシリアル通信をするためにベースバンドＬＳＩ１１０との間で接続されている。

ＳＩＭパッケージ２００内には、ＳＩＭＬＳＩ２１０が含まれる。

ＳＩＭＬＳＩ２１０中にはＣＰＵ２１１及びその周辺回路が含まれる。このＣＰＵ２１１上でＳＩＭＯＳ２１２が動作する。そしてＳＩＭＯＳ２１２上でＳＩＭアプリケーション２１３が動くこととなる。

サーバ３００は、ベースバンドＬＳＩ１１０と任意のインターフェース仕様で接続されている。また、サーバ３００は、携帯端末基板１００に常時接続される必要は無い。例えば、携帯端末の機種変更時には、セキュアチップ１２０に搭載された非接触アプリケーション１２３のデータを、任意のインターフェースを介してサーバ３００に吸い上げる。そして、新しい携帯端末とサーバ３００をつなげ変えた後に、保存したデータを新たな携帯端末に対して送信することとなる。つまり必要なときに携帯端末基板と接続される構成であれば良い。

このようにベースバンド系の情報がＳＩＭパッケージ２００に、セキュアチップ１２０側の情報が携帯端末基板１００に存在することから、商取引上の携帯端末の機種変更に要する時間は、セキュアチップ１２０のデータの送受信に要する時間に支配されることとなる。

（予備的な実施の形態）
上記の問題に対し、セキュアチップ１２０をＳＩＭパッケージ２００に配置する事例を考察した。

図２は、本発明の予備的なＳＩＭアプリケーション機能と非接触アプリケーション機能の携帯端末への実装方法を表す概念図である。

この図では、セキュアチップ１２０が携帯端末基板１００から削除され、代わりに、セキュアチップ２２０がＳＩＭパッケージ２００上に設けられている点に特徴がある。これに合わせて、セキュアチップ２２０と通信するためにＣＬＦチップ１４０が携帯端末基板１００上に配され、その中にＳＷＰインターフェース１４１、非接触ＲＦインターフェース１４２が含まれる構成を取る。

セキュアチップ２２０は、セキュアチップ１２０同様に、外部と通信を行う際の暗号化についての処理を行うＬＳＩである。ただし、この実施の形態では、アンテナコイルなどを含むＣＬＦチップ１４０は携帯端末基板１００に存在するため、ＣＬＦチップ１４０と通信を行うためのＳＷＰインターフェース１４１を有する点が特徴となる。

ＣＬＦチップ１４０は、セキュアチップ２２０の対になる携帯端末基板１００側のモジュールである。セキュアチップ２２０と通信を行うため、セキュアチップ２２０中にはＳＷＰインターフェース１４１が含まれる。

ＳＷＰインターフェース１４１はＳＷＰ上での通信を行うためのモジュールである。ＳＷＰはマスタ及びスレイブが明確なプロトコルであり、相対するいずれかがマスタ、他方がスレイブになる必要がある。非特許文献１の第４節図４．１（ＳＷＰ ｄａｔａ Ｔｒａｎｓｍｉｓｓｉｏｎ）に表されているモデルに従えば、ＳＷＰインターフェース１４１はマスタになる。従って、ＳＷＰインターフェース１４１がマスタであることを意識して用いる場合には、ＳＷＰマスタ１４１と記載する。

ＳＩＭＬＳＩ２１０と、携帯端末基板１００の接続には、ＩＳＯ７８１６で規定されたインターフェース及びＳＷＰインターフェースを用いる。従って、ＳＷＰインターフェース１４１はＣ６端子を経由してセキュアチップ２２０との通信を行うこととなる。

非接触ＲＦインターフェース１４２は、非接触ＲＦインターフェース１３０の代わりにＣＬＦチップ１４０中に配置されている。図１ではベースバンドＬＳＩ１１０が非接触ＲＦインターフェース１３０をコントロールすればよかった。しかし、この実施の形態では、ＣＬＦチップ１４０中の非接触ＲＦインターフェース１４２がベースバンドＬＳＩ１１０及びセキュアチップ２２０の双方から指示を受ける可能性があるため、このような構成となる。

図示しない汎用インターフェース１４３（後述する図４には記載）は、携帯端末基板１００との接続を行うための汎用のインターフェース回路である。用いるインターフェースとしてはＩＩＣ、ＳＣＩなどが考えられるが、本発明では特に制限は無い。なお、これは内部回路かつ汎用的なものであるため、第１の実施の形態までは図面に記載しない。

この図２の接続では、ベースバンドＬＳＩ１１０とＳＩＭＬＳＩ２１０との接続は、端子Ｃ７上で、セキュアチップ２２０とＣＬＦチップ１４０との通信は端子Ｃ６を介して行われる。この２つのインターフェースが独立する構成を取っている場合には、ＳＩＭパッケージ２００側のＳＩＭＬＳＩ２１０とセキュアチップ２２０が同時動作を行わない限り問題は生じない。しかし、非接触ＲＦインターエースが複数存在し、同時動作を要する場合には対応方法の検討が必要となる。

図３は、本発明の予備的なＳＩＭアプリケーション機能と非接触アプリケーション機能の携帯端末への実装方法を表す別の概念図である。

この図では、ＳＩＭＬＳＩ２１０に代えて、ＳＩＭＬＳＩ２３０が用いられている点に特徴がある。

ＳＩＭＬＳＩ２３０上にはＣＰＵ２３１が含まれるのは、ＳＩＭＬＳＩ２１０と同じである。しかし、ＳＩＭＯＳ２３２及び非接触ＯＳ２３４という二つのＯＳがＣＰＵ２３１の上で動作する点でＳＩＭＬＳＩ２１０と相違する。

ＳＩＭＯＳ２３２はＳＩＭＡＰＰ２３３を動作させるためのＯＳである。これはＳＩＭＬＳＩ２１０のＳＩＭＯＳ２１２とほぼ同じものである（非接触ＯＳ２３４との調停関係のモジュールの有無に差は出る場合が多い）。

一方、非接触ＯＳ２３４は非接触ＡＰＰ２３５を動作させるためのＯＳである。

非接触ＡＰＰ２３５はＣＬＦチップ１４０に対して指示命令を掛ける事で非接触通信を行うことが可能である点で、非接触ＡＰＰ２２３同様の性質を有する。従って、ＣＬＦチップ１４０と通信するために、Ｃ６端子をセキュアチップ２２０と共用している点で図２と相違する。

このような形式ではＳＷＰインターフェースの実装に対して問題が生じる。既に述べた通り、ＳＷＰインターフェースは「１対１」のマスタ・スレイブ構成を取る。従って、複数のスレイブを１のマスタに接続する図３の構成はＳＷＰインターフェースに準拠しなくなり、著しく汎用性を損なう結果となる。

従って、ＳＷＰインターフェースに対応した形でＵＩＣＣ上の複数のＬＳＩ（チップ）と接続する方法が必要となる。

（第１の実施の形態）
上記の考察を経た後に、本発明の第1の実施の形態について説明する。なお、以下で用いる図面では、サーバ３００は省略する。

図４は、本発明の第1の実施の形態に関わる携帯端末へのＳＩＭアプリケーション機能と非接触アプリケーション機能の実装方法を表す概念図である。

本実施の形態では、携帯端末基板１００、ＳＩＭパッケージ２００を含んで構成される。

携帯端末基板１００上に、ベースバンドＬＳＩ１１０及びＣＬＦチップ１４０が存在すること、ベースバンドＬＳＩ１１０はＳＩＭパッケージ２００のＣ７端子に接続されること、ＣＬＦチップ１４０はＣ６端子に接続されること、は（予備的な実施の形態）同様である。

相違点は、ＳＩＭパッケージ２００にある。本実施の形態のＳＩＭパッケージ２００中には第１のＬＳＩ２４０と第２のＬＳＩ２５０が含まれる。加えて、第１のＬＳＩ２４０と第２のＬＳＩ２５０との間にもＳＷＰインターフェースが設けられている。

第１のＬＳＩ２４０はＳＷＰインターフェースのみを有し、（予備的な実施の形態）のセキュアチップ２２０に対応する。

第１のＬＳＩ２４０はＣＬＦチップ１４０との間にＳＷＰインターフェースを持つ。非特許文献１に準拠して、ＣＬＦチップ１４０のＳＷＰインターフェース１４１がＳＷＰマスタであったとするとして、図４では第１のＬＳＩ２４０にＳＷＰスレイブ２４１が存在する。

また、本実施の形態では、第１のＬＳＩ２４０と第２のＬＳＩ２５０との間も、ＳＷＰインターフェースで接続される。本実施の形態では、この第１のＬＳＩ２４０と第２のＬＳＩ２５０との間のＳＷＰインターフェースにおいては、第１のＬＳＩ２４０にはＳＷＰマスタ２４２が設けられる。

第２のＬＳＩ２５０は、ベースバンドＬＳＩ１１０との間にシリアル通信インターフェースを、第１のＬＳＩ２４０との間にＳＷＰインターフェースをそれぞれ持つ。

ベースバンドＬＳＩ１１０との間のシリアル通信インターフェースの送受信モジュールとして、第２のＬＳＩ２５０にはＵＡＲＴ２５２が含まれる。本実施の形態の実施に際し、１端子によるシリアル通信が可能であれば、シリアル通信の方式は特に制限は無い。

上述の通り、第１のＬＳＩ２４０と第２のＬＳＩ２５０との間はＳＷＰインターフェースで接続され、また第1のＬＳＩ２４０側にＳＷＰマスタ２４２が配置される。従って第２のＬＳＩ２５０側にはＳＷＰスレイブ２５１が配置される。

以上の構成を踏まえて本実施の形態の動作を説明する。

シリアル通信を用いたベースバンドＬＳＩ１１０と第２のＬＳＩ２５０との通信は採用するシリアル通信インターフェースの仕様に従う。また、ＣＬＦチップ１４０と第1のＬＳＩ２４０間の通信も非特許文献１記載の通りである。

本発明の特徴はＣＬＦチップ１４０と第２のＬＳＩ２５０との間の通信にある。この通信は以下の手順に従い実行される。

１）ＳＷＰマスタ１４１とＳＷＰスレイブ２４１との間でＳＷＰインターフェース上での通信を実行。

２）第１のＬＳＩ（第１のチップ）２４０内で第２のＬＳＩ（第２のチップ）２５０への転送処理の実行。

３）ＳＷＰマスタ（第１ＳＷＰマスタ）２４２とＳＷＰスレイブ（第２ＳＷＰスレイブ）２５１との間でＳＷＰインターフェース上での通信を実行。

従って第１のＬＳＩ２４０は、非接触ＡＰＰ２２３の機能のほかに、ＳＷＰマスタ（第２ＳＷＰマスタ）１４１とＳＷＰスレイブ（第１ＳＷＰスレイブ）２４１との間と、ＳＷＰマスタ２４２とＳＷＰスレイブ２５１との間とのＳＷＰ通信制御行うことが必要となる。

このＳＷＰ通信制御に際しては、具体的には２つのやり方が考えられる。

ａ）第１のＬＳＩ２４０のＳＷＰスレイブ（第１ＳＷＰスレイブ）２４１がＳＷＰマスタ（第２ＳＷＰマスタ）１４１からの送信データを１フレーム受信し、受信内容を解釈する。第２のＬＳＩ２５０で処理する内容と判断した場合には、第１のＬＳＩ２４０のＳＷＰマスタ（第１ＳＷＰマスタ）２４２が第２のＬＳＩ２５０のＳＷＰスレイブ（第２ＳＷＰスレイブ）２５１に転送する。

ｂ）第１のＬＳＩ２４０のＳＷＰスレイブ２４１がＳＷＰマスタ１４１からの送信データを数バイト受信し、このデータが第２のＬＳＩ２５０で処理する内容と判断した場合には、第１のＬＳＩ２４０のＳＷＰマスタ２４２が第２のＬＳＩ２５０のＳＷＰスレイブ２５１に転送する。

しかし、これらの方式では、受信したデータを、一旦メモリに保持した後に送り出すというメモリバッファ方式では、メモリが必須となること、コマンド解析により処理が遅延すること、という問題がある。

本実施の形態では、
ｃ）ＣＬＦチップ１４０上のＳＷＰマスタ１４１からの送信データを第１のＬＳＩ２４０のＳＷＰスレイブ２４１が受信するのと同時に、第１のＬＳＩ２４０のＳＷＰマスタ２４２が第２のＬＳＩ２５０のＳＷＰスレイブ２５１にデータを送信する。
を採用する。

以下、このｃ）の方式をデータスルー方式と称呼する。

図５は、第１のＬＳＩ２４０の内部構成を表すブロック図である。

この第１のＬＳＩ２４０は、既述の通り、ＳＷＰスレイブ２４１、ＳＷＰマスタ２４２を含むほか、Ｎビットシフタ２４３、ＳＷＰマスタサンプリングモジュール２４４、ＳＷＰスレイブサンプリングモジュール２４５、ＭＵＸ（マルチプレクサ）２４６、制御部２４７、内部バス２４８、メモリ２４９を含んで構成される。

なお、本図中のＰ１、Ｐ２は後の図で表す波形の測定点である。回路的には配線がそのまま接続されている。

既述の通り、ＳＷＰスレイブ２４１はＣＬＦチップ１４０のＳＷＰマスタ１４１との通信を行うＳＷＰスレイブモジュールである。また、第１のＬＳＩ２４０内部の通信を行うデジタル通信用のインターフェースを併せ持つ。このデジタル通信用のインターフェースは、ＳＷＰマスタ２４２への出力信号及びＭＵＸ２４６からの入力信号からなる。

ＳＷＰインターフェースはマスタからスレイブへの電圧信号（Ｓ１信号）とスレイブからマスタへの電流信号（Ｓ２信号）により全二重通信を行うアナログ信号である。従って、ＳＷＰスレイブ２４１はＳ１信号の電圧変換（非特許文献１で定義された電圧から内部処理用の電圧への変換）、Ｓ２信号として用いるための電圧電流変換を行う必要がある。

このＳＷＰスレイブ２４１はＳ１信号の電圧変換（内部用Ｓ１信号の生成）、Ｓ２信号として用いるための電圧電流変換を行う機能を有する。これを実現するためにＳＷＰ通信のためのＣ６端子が入出力として接続される。また、ＳＷＰスレイブ２４１は電圧変換後の信号をＳＷＰマスタ２４２、Ｎビットシフタ２４３、ＳＷＰスレイブサンプリングモジュール２４５に出力する。入力信号としてはＭＵＸ２４６からの電圧信号を受信する。

ＳＷＰマスタ２４２は第２のＬＳＩ２５０のＳＷＰスレイブ２５１との間でＳＷＰ通信を行う際の、ＳＷＰマスタモジュールである。ＳＷＰマスタ２４２には、ＳＷＰスレイブ２４１からの電圧変換後の信号（内部用Ｓ１信号）が入力される。また、ＳＷＰスレイブ２５１からのＳ２信号（電流信号）を電圧形式に変更してＮビットシフタ２４３を介してＭＵＸ２４６に出力する。

Ｎビットシフタ２４３は、ＳＷＰマスタ２４２から出力されるデジタル信号に対してＮビットシフト処理を行う回路である。内部には増分カウンタ及び減算カウンタの二つのカウンタを要する。なお「Ｎビットシフト処理」については後述する。

Ｎビットシフタ２４３には、ＳＷＰマスタ２４２からの電圧信号が入力される。そしてＮビットシフト処理後の電圧信号がＭＵＸ２４６に対して出力される。このＭＵＸ２４６への出力タイミングの生成に、ＳＷＰスレイブ２４１からの出力（内部用Ｓ１信号）が用いられる。

ＳＷＰマスタサンプリングモジュール２４４は、ＳＷＰマスタ２４２が受信して電流電圧変換したデータをサンプリングして論理値を抽出し利用可能なように記録する処理モジュールである。図６は、ＳＷＰマスタサンプリングモジュール２４４の構成を表すブロック図である。

ＳＷＰマスタサンプリングモジュール２４４を大別すると１）サンプリング部２４４−１、２）記録部２４４−２に分かれる。

サンプリング部２４４−１は、ＳＷＰマスタ２４２から出力される電圧信号から、第２のＬＳＩ２５０のＳＷＰスレイブ２５１の出力した論理値を導出するためのサンプリングモジュールである。あわせて、ＳＷＰマスタ２４２からＳＷＰスレイブ２４１までのデータ系統が使用されているかもここで判断する。

あわせて制御部２４７の求め（内部バス２４８経由で求められる）に応じて、サンプリング部２４４−１はＳＷＰマスタ２４２からＳＷＰスレイブ２４１までのデータ系統の使用状況、ＳＷＰスレイブ２５１の出力した論理値を出力することもできる。

一方ＳＷＰスレイブサンプリングモジュール２４５は、ＳＷＰスレイブ２４１が受信して降圧した電圧信号（内部用Ｓ１信号）をサンプリングしてＳＷＰマスタ１４１が出力する論理値を導出することを第１の目的とする。ＳＷＰスレイブサンプリングモジュール２４５の第２の目的はＳＷＰスレイブ２４１を介してＳＷＰマスタ１４１に送信する電圧信号を生成することである。図７はＳＷＰスレイブサンプリングモジュール２４５の構成を表すブロック図である。

以上の目的を果たすために、ＳＷＰスレイブサンプリングモジュール２４５は１）サンプリング部２４５−１、２）記録部２４５−２、３）電圧信号出力部２４５−３に大別される。

サンプリング部２４５−１は内部用Ｓ１信号をクロック信号（Ｃ３端子から入力されるＣＬＫ信号由来の、必要に応じて分周、逓倍された信号）を用いてサンプリングすることで、ＳＷＰマスタ１４１の出力した論理値を導出する。

加えて、内部バス２４８を介した制御部２４７の求めに応じて、サンプリング部２４５−１は導出した論理値を制御部２４７に出力する。

記録部２４５−２は、サンプリング部２４５−１が導出した論理値を蓄積するためのメモリである。ＳＷＰにおける１フレームの最大データ容量は２５６バイトである。従って、記録部２４５−２にこの容量だけ確保すれば最小限の動作は可能になる。また、記録部２４５−２の容量が２５６バイトより大きくても問題は無い。また、後述する電圧信号出力部２４５−３が記録部２４５−２を使用するような設計の場合にはデータ容量を大きくする必要がある。

電圧信号出力部２４５−３は、内部用Ｓ１信号に同期して制御部２４７から書き込まれる値を電圧情報として出力するモジュールである。制御部２４７が内部バス２４８経由で送信する論理値「０」「１」に対応する電圧信号を出力する。

制御部２４７などから電圧信号出力部２４５−３に入力される論理値のデータ量が多い場合には、記録部２４５―２に一旦記録し、逐次処理していく方法も考えられる。本図ではこの方法に従って、バスを記録部２４５―２と電圧信号出力部２４５−３に設けている。しかし、電圧信号出力部２４５−３自身がメモリを十分に持っていれば、このバスは不要となる。

電圧信号出力部２４５−３が出力する波形パターンはＳ２信号の電流値を電圧に置き換えたもの、すなわち、ＳＷＰマスタサンプリングモジュール２４４がＮビットシフタ２４３に出力するパターンと略同じものとなる。

電圧信号出力部２４５−３には内部用Ｓ１信号も入力される。この内部用Ｓ１信号の立下りのタイミングに同期して電圧信号をＭＵＸ２４６に出力することで、Ｎビットシフタ２４３同様に内部用Ｓ１信号に同期した処理を行うことが可能となる。

ＭＵＸ２４６は、ＳＷＰスレイブサンプリングモジュール２４５からの電圧信号、又はＮビットシフタ２４３から出力される電圧信号のいずれをＳＷＰスレイブに出力するかを決定するマルチプレクサである。この選択は制御部２４７が出力するスイッチ信号によって行われる。

制御部２４７は、第１のＬＳＩ２４０の内部処理を行うための中央処理装置である。

内部バス２４８は、ＳＷＰマスタサンプリングモジュール２４４、一方ＳＷＰスレイブサンプリングモジュール２４５、制御部２４７、メモリ２４９を接続するための内部バスである。

メモリ２４９は、制御部２４７などの一次作業領域を提供するためのメモリである。

一方、第２のＬＳＩ２５０の構成は従来のものと相違ないが、第２のＬＳＩ２５０についても簡単に説明する。

図８は、第２のＬＳＩ２５０の内部構成を表すブロック図である。

第２のＬＳＩ２５０はＳＷＰスレイブ２５１、ＵＡＲＴ２５２、ＳＷＰスレイブサンプリングモジュール２５３、制御部２５４、メモリ２５５、内部バス２５６を含んで構成される。

ＳＷＰスレイブ２５１は、第１のＬＳＩ２４０のＳＷＰマスタ２４２との間でＳＷＰによる通信を行うＳＷＰスレイブモジュールである。入力としてはＳＷＰマスタ２４２が出力する電圧信号（Ｓ１信号）であり、ＳＷＰスレイブサンプリングモジュール２５３が出力する電流信号（Ｓ２信号）の元となる信号である。

一方出力としては、ＳＷＰインターフェース仕様に基づく電流信号（Ｓ２信号）がＳＷＰマスタ２４２に対して出力される。またＳＷＰマスタ２４２が出力する電圧信号を降圧した後にＳＷＰスレイブサンプリングモジュール２５３に対して出力する。

ＵＡＲＴ２５２は、ＩＳＯ７８１６インターフェースなどにより外部（ベースバンドＬＳＩ１１０など）と接続するための通信モジュールである。

ＳＷＰスレイブサンプリングモジュール２５３は、ＳＷＰスレイブ２５１からくる降圧されたＳ１信号をサンプリングし、第１のＬＳＩ２４０から送信された論理値を導出し、制御部２５４からの求めに応じて出力することを第１の目的とする。

またＳＷＰスレイブサンプリングモジュール２５３の第２の目的は、制御部２５４から第１のＬＳＩ２４０に対して出力が求められた論理値を、ＳＷＰスレイブ２５１が電流情報に変換可能なようにデータ形式を変換することである。

制御部２５４は、第２のＬＳＩ２５０の内部処理を行うための中央処理装置である。

メモリ２５５は、制御部２５４が実行するアプリケーションプログラムや一時保存データを格納するためのＤＲＡＭなどの記録部である。

内部バス２５６は、ＳＷＰスレイブサンプリングモジュール２５３、制御部２５４、メモリ２５５を接続するための共用バスである。

上記の回路構成で、Ｎビットシフタ２４３が必要になる理由、及びＮビットシフト処理について説明する。

図９は、ＳＷＰ仕様におけるＳＷＰのデータ送信波形を表す模式図である。

既に述べた通り、マスタからスレイブへの信号（Ｓ１信号）の伝送路符号化方法として、信号線が２回立ち上がる期間中に電圧の「Ｈ」期間の割合を用いて信号の値を表す符号化方法を採用している。図９でも明らかな通り、Ｃ６端子に流れるＳＷＩＯ信号が最初に立ち上がってから、次に立ち上がるまでの期間を「基準期間」にし、該信号の「Ｈ」状態のデューティ比が基準期間の２５％であれば論理値「０」がマスタからスレイブへ、デューティ比が基準期間の７５％であれば論理値「１」がマスタからスレイブへ送信されることとなる。

一方、スレイブからマスタへの信号（Ｓ２信号）は、スレイブ側Ｃ６端子の電位を変動させ、電流を発生させることで実現する。

すなわち、ＳＷＩＯ信号が「Ｌ」状態のときに、スレイブ側がＣ６端子の電位を調整する。これによりＳＷＩＯ信号が立ち上がったときに、Ｃ６端子に電流が流れるかが決定される。

マスタは、このＳＷＩＯ信号が「Ｈ」のときに流れる電流を検出する。スレイブがＣ６端子を高電位にすれば、ＳＷＩＯ信号が「Ｈ」のときにＣ６端子に電流は流れない。これによりスレイブがマスタに対して論理値「０」を送出していることをマスタが把握することができる（図９Ｓ２（電流）右側）。一方スレイブがＣ６端子を高電位にすれば、ＳＷＩＯ信号が「Ｈ」のときにＣ６端子に電流が流れる（図９Ｓ２信号（電流）左側）。電流が流れれば、スレイブがマスタに対して論理値「１」を送出していることをマスタが把握することができる。

挿抜・交換可能なＵＩＣＣでの使用が想定されているため、製品間のばらつきにより電流を完全に制御しきることはできない。このため、マスタはある一定の閾値を基準に電流が流れているか流れていないかを判断することとなる。このイメージを補うのであれば、非特許文献１のＦｉｇｕｒｅ７．２を参照されたい。

上記図９は、あくまでも仕様上の要請である。次は本発明の実施の形態の実装上の問題を考える。

図１０は、本発明の実施の形態の実装時におけるＮビットシフタ２４３が無いときのＳＷＰのデータ送信波形の問題点を表す模式図である。図１１は、この問題点を本発明でＮビットシフタ２４３がどのように解決するかを表す模式図である。

本発明の実施の形態ではＳＷＰマスタ１４１とＳＷＰスレイブ２４１の間の通信、及びＳＷＰマスタ２４２とＳＷＰスレイブ２５１との間の通信、の２系統の通信を考慮する必要がある。そこで、図１０では、上段にＳＷＰマスタ１４１とＳＷＰスレイブ２４１の間の通信のＳ１信号及びＳ２信号を、下段にＳＷＰマスタ２４２とＳＷＰスレイブ２５１との間の通信のＳ１信号及びＳ２信号をそれぞれ掲載する。

既述の通り、ＳＷＰマスタ１４１とＳＷＰスレイブ２４１の間のＳＷＩＯ信号の立ち上がり（＝Ｓ１信号のスタート）がデータを1ビット送信する際の起点となる。図ではこのタイミングをＡとしている。

ＳＷＰマスタ１４１側でＳＷＩＯ信号を立ち上げると、第１のＬＳＩ２４０のＳＷＰスレイブ２４１が受信処理を行う。

ＳＷＰマスタ１４１からＣ６端子上でＳＷＩＯ信号として送信されたアナログ信号がＳＷＰスレイブ２４１に送信される。非特許文献１の規定では、この信号は最大電圧１．８の値をとる。これは、ＵＩＣＣが挿抜・交換可能なため、論理値「０」、論理値「１」に該当する電圧を所定の範囲で設定されているためである。

ＳＷＰスレイブ２４１は、この変動する電圧値を、ＳＷＰスレイブ２４１内部で用いる電圧レベルに変換する。すなわち、Ｃ６端子上の波形を内部処理可能な電圧に降圧したものがＳＷＰマスタ２４２及びＳＷＰスレイブ専用ＲＡＭに入力できるよう、ＳＷＰスレイブ２４１は電圧変換をかけている。ただし波形の外形は、ＳＷＰマスタ１４１からＳＷＰスレイブ２４１への出力と略同一である。また、降圧に伴う遅延も生じる。

このＳＷＰスレイブ２４１の出力（内部用Ｓ１信号）はＳＷＰマスタ２４２及びＳＷＰスレイブサンプリングモジュール２４５に出力される。

ＳＷＰマスタ２４２は受信した波形をＳＷＰインターフェースに規定された電圧レベルに従って第２のＬＳＩ２５０のＳＷＰスレイブ２５１に出力される。すなわち内部処理電圧から、非特許文献１記載の電圧仕様（１．８Ｖ）に昇圧する。そして、昇圧後の電圧の信号をＳＷＰマスタ２４２は第２のＬＳＩ２５０のＳＷＰスレイブ２５１に対して出力する（処理（１））。

図１０の「遅延＃１」は、この上記の一連の動作による遅延を表す（タイミングＢ）。

この、ＳＷＰマスタ２４２とＳＷＰスレイブ２５１との間で電圧が高くなった時、ＳＷＰスレイブ２５１側の電位が低ければ、ＳＷＰマスタ２４２からＳＷＰスレイブ２５１に対して電流が流れる。これが図１０の処理（２）の動作にあたる。

このタイミングＢでＳＷＰマスタ２４２が電流を検出すると、ＳＷＰマスタ２４２はＳＷＰスレイブ２５１が論理値「１」を送信しているものと理解する。また、このタイミングで電流が検知できないと、ＳＷＰマスタ２４２はＳＷＰスレイブ２５１が論理値「０」を送信しているものと理解する（非特許文献１ ８．２節参照）。

図１０ではこのタイミングＢでＳＷＰマスタ２４２は電流を検知している。従って、ＳＷＰスレイブ２５１が論理値「１」を送信しているものとＳＷＰマスタ２４２は理解している。

ＳＷＰマスタ２４２は受信した電流波形を電圧波形に変換して、ＳＷＰスレイブ２４１方面に対して出力する（タイミングＣ）。この電流から電圧に変換する処理も遅延の原因となる。図１０ではこの処理を処理（３）として表す。また、この遅延を遅延＃２として表わす。

この電流電圧変換がなされた信号が調整されること無くＳＷＰスレイブ２４１に入力されると、ＳＷＰスレイブ２４１は即座に電圧電流変換をかけて電位の調整を行うことも考えられる（タイミングＤ）。この電圧電流変換にも処理遅延が生じる。この電位の調整を処理（４）として表す。また、この遅延を遅延＃３とする。

上記のようにタイミングＤで即座にＳＷＰスレイブ２４１が電位を変化させると、タイミングＡでＳＷＰマスタ１４１が「Ｈ」レベルにしたＳＷＩＯ信号が、まだ「Ｈ」レベルを維持している可能性が高い。遅延＃１、遅延＃２、遅延＃３を全て足しても、所詮は処理遅延であり、Ｓ１信号の「Ｈ」レベル期間の仕様上の最小スペック（＝もっとも条件が良い）を満たせない場合がほとんどだと思われるためである。

非特許文献１では、ＳＷＩＯ信号（Ｓ１信号）が、「Ｈ」の時にはＳ２信号は安定させていなければならない（非特許文献１ ８．２節）。しかし、上記の説明でも分かるように何らの調整も無ければ、この仕様上の要求を満たすことは困難である。

図１１は、Ｎビットシフタ２４３を挿入することで、この問題の解決方法を提示するものである。

処理（３）までは図１０と同様であるので省略する。

図１０と異なり、図１１ではＮビットシフタ２４３が挿入されている。従って、ＳＷＰマスタ２４２の電流電圧変換後の信号はＮビットシフタ２４３に入力される。ここから「Ｎビットシフト処理」が開始される。

Ｎビットシフタ２４３は、ＳＷＰマスタ２４２の出力信号の「Ｌ」レベルから「Ｈ」レベルへの変化を受けると、Ｎビットシフタ２４３は自身の有する増分カウンタのカウントアップを開始する。増分カウンタのカウントアップのタイミングは入力されるクロック信号の立ち上がりである。

この増分カウンタはＮビットシフタ２４３がＭＵＸ２４６に対してどれだけの期間出力電圧を「Ｈ」状態にするかを決定するために用いられる。

次にＮビットシフタ２４３は、内部用Ｓ１信号の立下りを待つ。このＳＷＰスレイブ２４１が出力する内部用Ｓ１信号の立下りを受けると、増分カウンタのカウントアップを停止する。また、増分カウンタのカウント値を減算カウンタの初期値に設定する。この際、初期値の設定に際して、加算又は減算することでＮビットシフタ２４３の出力が「Ｈ」レベルの期間を増減することも可能である。

初期値設定後、減算カウンタにクロック信号を入力し、減算カウンタのカウントダウンを開始する。この減算カウンタのカウントダウンのタイミングも、入力されるクロック信号の立ち上がりである。

図１１では、この減算カウンタの動作開始と同時にＮビットシフタ２４３は出力電圧を「Ｈ」に立ち上げている（タイミングＥ、処理（５））。そして、この減算カウンタが「０」になることでＳＷＰスレイブ２４１への電圧信号を「Ｌ」レベルに戻す（タイミングＦ）。

このＮビットシフタ２４３の出力の立ち上がり（処理（５））により、ＳＷＰスレイブ２４１はＳＷＰマスタ１４１とＳＷＰスレイブ２４１の間のＳＷＰスレイブ２４１側の電位を「Ｈ」レベルから「Ｌ」レベルに変化させる。しかし、この処理はＳＷＰマスタ１４１とＳＷＰスレイブ２４１の間のＳ１信号が「Ｌ」レベルのときに行われることとなり、従って、ＳＷＰマスタ１４１とＳＷＰスレイブ２４１の間の電位差は０もしくはそれに近い微少なものとなっている。従って、電流は流れない。

そして次にＳＷＰマスタ１４１とＳＷＰスレイブ２４１の間のＳ１信号が「Ｈ」に立ち上がるときに電流が流れ、第２のＬＳＩ２５０のＳＷＰスレイブ２５１が出力した論理値が１ビット遅延してＣＬＦチップ１４０に伝達されることとなる（タイミングＧ、処理（７））。

このように、第２のＬＳＩ２５０のＳＷＰスレイブ２５１が出力するＳ２信号の論理値を、Ｎビットシフタ２４３を用いて、ＳＷＰ仕様に確実に適合させることでデータスルー方式を実現ならしめる。

なお、ＣＬＦチップ１４０と第1のＬＳＩ２４０との通信は、ＳＷＰの通常の実装に従うために省略する。

つぎに、第１のＬＳＩ２４０及び第２のＬＳＩ２５０との競合を考え、これらとＬＳＩチップ１４０でどのように動作するかを説明する。図１２は本発明の第１の実施の形態に関わるデータスルー方式のタイミングチャートである。なお本図では上記図１０、図１１で説明したような素子遅延は考えていない。

ＣＬＦチップ１４０が出力したＣ６端子上でＳＷＩＯ信号（Ｓ１信号）は、第１のＬＳＩ２４０のＳＷＰスレイブ２４１が受信する。ＳＷＰスレイブ２４１によるこの信号の降圧処理後、第１のＬＳＩ２４０は第２のＬＳＩ２５０及び第１のＬＳＩ２４０内のＳＷＰスレイブサンプリングモジュール２４５に、同じＳ１信号の論理値を転送する。これが図１２の上部２項目、「ＣＬＦ→ＬＳＩ２」「ＬＳＩ２→ＬＳＩ１」の波形が同じになる理由である。

この同一の論理値からなるデータを受けて、第１のＬＳＩ２４０または第２のＬＳＩ２５０のいずれか一方がＣＬＦチップ１４０に応答を返す。しかし、仕様上は最大で４フレームまでＣＬＦチップ１４０は出力可能である。従って、第１のＬＳＩ２４０と第２のＬＳＩ２５０が競合した際の出力の優先度を決めておく必要がある。

第１のＬＳＩ２４０の制御部２４７が送信するデータを有しない場合、スイッチ信号によって、ＭＵＸ２４６の出力をＮビットシフタ２４３側に切り替えておく。この状態がＭＵＸ２４６のデフォルトの状態となる。

デフォルトの状態で、第２のＬＳＩ２５０からデータが送信されてきた場合には、1ビット毎に図１１で説明した処理を行うことで、第１のＬＳＩ２４０を経由してＣＬＦチップ１４０にデータが送信される。図上ではデータ４、データ５がこれに当たる。この際、第１のＬＳＩ２４０の制御部２４７は特に制御処理を行うことは無い。

一方第１のＬＳＩ２４０からの出力がある場合には、まず制御部２４７はＳＷＰマスタサンプリングモジュール２４４に対して、ＳＷＰマスタ２４２がＳＷＰスレイブ２４１に対してデータを送信しているかを確認する。

ＳＷＰマスタ２４２がＳＷＰスレイブ２４１に対してデータ送信中の場合には、そのデータ送信の終了を制御部２４７は待つこととなる。これは図１２には記載していない。

一方、ＳＷＰマスタ２４２がＳＷＰスレイブ２４１に対してデータ送信を行っていない場合には、制御部２４７はスイッチ信号を出力することで、ＭＵＸ２４６の入力をＳＷＰスレイブサンプリングモジュール２４５からの入力を受け付けるように制御する。

そして、制御部２４７はＳＷＰスレイブサンプリングモジュール２４５の電圧信号出力部２４５−３に対してデータをセットし、データ送信完了まで実行する。図１２上ではデータ６がこれに当たる。

一方、第１のＬＳＩ２４０がＣＬＦチップ１４０に対してデータを送信しているときに第２のＬＳＩ２５０がデータをＣＬＦチップ１４０に送信した場合が図１２上のデータ７である。

この場合、Ｎビットシフタ２４３が電圧信号を出力しても受信するものがいない。そこで、ＳＷＰマスタサンプリングモジュール２４４のサンプリング部２４４−１が、ＳＷＰマスタ２４２が出力する電圧情報を一旦論理値に変換し、自身の記録部２４４−２に記録しておく。

制御部２４７などによるデータ６に対する処理が終了した際には、制御部２４７はＳＷＰマスタサンプリングモジュール２４４に対して、自身の処理中にＳＷＰマスタ２４２からの送信があったかを確認する。

ＳＷＰマスタ２４２からの送信があった場合に制御部２４７は、ＳＷＰマスタサンプリングモジュール２４４内の記録部２４４−２に記録された論理値を読み込む。そして読み込んだ論理値をＳＷＰスレイブサンプリングモジュール２４５経由で送信する。

すなわちこの場合には、Ｎビットシフタ２４３を通ることなく、第２のＬＳＩ２５０がデータをＣＬＦチップ１４０に送信されることとなる。これを表すのが図１２上のデータ７である。

そして、ＳＷＰマスタサンプリングモジュール２４４に確認の後、データ送信が終了した時点で制御部２４７はＭＵＸ２４６の入力をＮビットシフタ２４３側に戻す。

このように、ＳＷＰマスタサンプリングモジュール２４４は競合時のデータは自身の有する記録部２４４−２に保存する。従って、最悪の状況（第１のＬＳＩ２４０から１フレームの出力中に、第２のＬＳＩ２５０から３フレーム出力が始まったとき）でも、競合時のデータを全て蓄積可能なように記録部２４４−２の容量を確保しておく必要がある。

この全体動作を実現するための第１のＬＳＩ２４０のフローについて説明する。

図１３は、第２のＬＳＩ２５０がＣＬＦチップ１４０に対して出力する際の第１のＬＳＩ２４０の処理を表すフローチャートである。

このフローチャートは、第１のＬＳＩ２４０又は第２のＬＳＩ２５０からＡＣＴフレームを出力し、ＳＷＰインターフェースの初期化が完了した時点でこのフローチャートは開始される。第１のＬＳＩ２４０又は第２のＬＳＩ２５０のいずれからＡＣＴフレームが出力されるかは、設計事項である。

ＡＣＴフレームの送信によりＣＬＦチップ１４０とＳＷＰスレイブ２４１間がアクティベイティッドの状態で、ＣＬＦチップ１４０からＳ１信号としてデータが送信されてくる。このデータをＳＷＰスレイブ２４１が受信する（ステップＳ１００１）。

ＳＷＰスレイブ２４１はこのＳ１信号を降圧して、内部用Ｓ１信号を生成し出力する（ステップＳ１００２）。これにより、ＳＷＰマスタ２４２及びＳＷＰスレイブサンプリングモジュール２４５に内部用Ｓ１信号が伝達される。

ＳＷＰスレイブサンプリングモジュール２４５はサンプリング後、Ｓ１信号の論理値を抽出する。制御部２４７はこの論理値から、自身が処理するデータか否かを確認する（ステップＳ１００３）。自身が処理する必要が無ければ（ステップＳ１００３：Ｎｏ）、特に処理することなく、ＳＷＰ仕様のアクティベイティッド状態での待機に戻る。この際、制御部２４７が論理値をＳＷＰスレイブサンプリングモジュール２４５に破棄させるかは設計事項である。

自身が処理するデータであれば（ステップＳ１００３：Ｙｅｓ）、Ｎビットシフタ２４３を経由して第２のＬＳＩ２５０からＣＬＦチップ１４０にデータが送信されているかを確認する（ステップＳ１００４）。具体的には、ＳＷＰマスタサンプリングモジュール２４４に対して、ＳＷＰのインターフェースの状態、受信データの有無を問い合わせに行くことで実行される。

確認の結果、Ｎビットシフタ２４３が使用中であれば（ステップＳ１００４：Ｎｏ）、その使用中状態が解消するまで制御部２４７は自身の送信を待つことになる。一方、Ｎビットシフタ２４３が使用されていなければ（ステップＳ１００４：Ｙｅｓ）、制御部２４７はスイッチ信号の出力によってＭＵＸ２４６の入力をＳＷＰスレイブサンプリングモジュール２４５からのものに切り替える（ステップＳ１００５）。

ＭＵＸ２４６の切り替え後、制御部２４７はＳＷＰスレイブサンプリングモジュール２４５を経由してＣＬＦチップ１４０に対してＳＷＰのＳ２信号による送信を開始する（ステップＳ１００６）。既述の通り、この処理はＳＷＰスレイブサンプリングモジュール２４５が電圧信号をＭＵＸ２４６経由でＳＷＰスレイブ２４１に出力することで行われる。

一般的には、制御部２４７からＳＷＰスレイブサンプリングモジュール２４５の電圧信号出力部２４５−３に対して送信データを書き込むことで送信が開始される。ここで、データ自体の書き込みはステップＳ１００５の前になされていることも考えられる。この場合、制御部２４７ではなくＳＷＰスレイブサンプリングモジュール２４５が送信開始の主体となる。これらの慣用されている微差は本実施の形態の射程に含まれる。

ステップＳ１００６で開始された自身のデータの送信が終了したら（ステップＳ１００７：Ｙｅｓ）、制御部２４７はＳＷＰマスタサンプリングモジュール２４４に、ＳＷＰマスタ２４２から送信された電圧信号由来のデータの論理値が格納されているかを確認する（ステップＳ１００８）。格納されている場合（ステップＳ１００８：Ｙｅｓ）、制御部２４７は格納された論理値をＳＷＰスレイブサンプリングモジュール２４５に送信し、ＣＬＦチップ１４０に対して出力する（ステップＳ１００９）。

この際、制御部２４７が論理値のＳＷＰマスタサンプリングモジュール２４４からＳＷＰスレイブサンプリングモジュール２４５への転送処理を全て行っても良い。また、制御部２４７が図示しないＤＭＡコントローラに指示を行うことで、制御部２４７の処理を早期に開放させても良い。更にはＳＷＰマスタサンプリングモジュール２４４、ＳＷＰスレイブサンプリングモジュール２４５に転送の主体を任せても良い。

このＳＷＰマスタサンプリングモジュール２４４に格納された論理値が全て出力されれば（ステップＳ１０１０：Ｙｅｓ）、あるいはＳＷＰマスタサンプリングモジュールに論理値が格納されていなければ（ステップＳ１００８：Ｎｏ）、制御部２４７はスイッチ信号を操作し、ＭＵＸ２４６の入力をデフォルト値、すなわちＮビットシフタ２４３側に戻す（ステップＳ１０１１）。

その後、送受信処理を行う必要が無い場合には（ステップＳ１０１２：Ｙｅｓ）、ディアクティベイトッド状態にすることで処理を終了する。送受信処理が必要な場合には（ステップＳ１０１２：Ｎｏ）、アクティベイティッド状態、すなわち開始直後の状態に戻ることとなる。

以上のように第1のＬＳＩ２４０が動作することで、１のＵＩＣＣ内にアプリケーションソフトウェアを搭載するＬＳＩを２つ設け、ＳＷＰインターフェースによって縦続接続し、１つのＵＩＣＣ内で複数の独立した機能の同時動作実現することが可能となる。

なお、上記はあくまでも一例であり、各種変形例が考えられる。例えば、ＳＷＰマスタ２４２では電流信号を電圧信号に変換している。しかし、ＳＷＰスレイブに対して論理値「０」「１」が伝わり、かつＮビットシフタ２４３でタイミング調整を行えれば信号の形式に拘るものではない。

（第２の実施の形態）
次に、第２の実施の形態について図を用いて説明する。

第１の実施の形態では、ＣＬＦチップ１４０からのＳ１信号を降圧し、ＷＰスレイブサンプリングモジュール２４５及びＳＷＰマスタ２４２に送信することで、縦続接続を可能としていた。

しかし、第１の実施の形態の構成では、第１のＬＳＩ２４０をマスタとしてスレイブに当たる第２のＬＳＩ２５０に対してＳＷＰ送信を行うパスがない。

本実施の形態は、この第１のＬＳＩ２４０と第２のＬＳＩ２５０の間でＳＷＰ可能な形で縦続接続を行うことを可能にする形態を提案する。

図１４は、第２の実施の形態に関わる第１のＬＳＩ２４０ｂの内部構成を表すブロック図である。

第１のＬＳＩ２４０ｂの基本的な構成は第１の実施の形態に関わる第１のＬＳＩ２４０と相違は無い。しかし、ＭＵＸ２４６ｂがＳＷＰマスタ２４１とＳＷＰスレイブ２４２の間の内部用Ｓ１信号に挿入される点が相違する。また、このＭＵＸ２４６ｂを制御する第２のスイッチ信号が制御部２４７ｂからＭＵＸ２４６ｂに出力される。

さらに第１の実施の形態に関わるＳＷＰマスタサンプリングモジュール２４４は、第２のＬＳＩ２５０への送信を考える必要は無かった。しかし本実施の形態では、その対応のため、ＳＷＰスレイブサンプリングモジュール２４５の電圧信号出力部２４５−３に相当するモジュールが付加されたＳＷＰマスタサンプリングモジュール２４４ｂに置き換えられている。このＳＷＰマスタサンプリングモジュール２４４ｂの出力としてＭＵＸ２４６ｂへの出力が追加されている。

ＭＵＸ２４６ｂはＳＷＰマスタ２４２に対して出力する信号を、内部用Ｓ１信号にするか、ＳＷＰマスタサンプリングモジュール２４４が出力する信号にするかを選択するためのセレクタである。このＭＵＸ２４６ｂの選択信号としては、制御部２４７ｂから出力される第２のスイッチ信号である。

デフォルト値として、ＭＵＸ２４６ｂは内部用Ｓ１信号をＳＷＰマスタ２４２に対して出力する。そして、第２のスイッチ信号によって、一時的にＳＷＰマスタサンプリングモジュール２４４から入力される信号をＭＵＸ２４６ｂの出力値とする構成を取る。

ＳＷＰマスタサンプリングモジュール２４４ｂは、ＳＷＰマスタサンプリングモジュール２４４に加えて１本出力が増えている。これは、ＳＷＰマスタ２４２に対して内部用Ｓ１信号に近い波形、すなわち電圧レベルが第１のＬＳＩ２４０の内部処理に適するように降圧されたＳ１信号、を出力するためである。この出力のために、ＳＷＰマスタサンプリングモジュール２４４ｂにはＳＷＰスレイブサンプリングモジュール２４５の電圧信号出力部２４５−３に相当するモジュールが付加されている。

図１５は、本発明の第２の実施の形態に関わるＳＷＰマスタサンプリングモジュール２４４ｂの構成を表すブロック図である。

図７における電圧信号出力部２４５−３に相当する信号出力部２４５ｂ−３をＳＷＰマスタサンプリングモジュール２４４ｂは有する。この信号出力部２４５ｂ−３は制御部２４７ｂから入力される値を、電圧信号に変換するという点では電圧信号出力部２４５−３同様である。

しかし、ＳＷＰマスタ２４２はＳＷＰのマスタである。従って、電圧信号出力部２４５−３と異なり、他の信号との同期は考慮する必要は無いため、入力信号が減っている（内部用Ｓ１信号の入力が無い）。

図１６は、本発明の第２の実施の形態に関わるデータスルー方式のタイミングチャートである。ＣＬＦチップ１４０からの出力と第１のＬＳＩ２４０ｂからの出力が競合する可能性がある点が図１２との相違点である。逆にＳＷＰスレイブ２５１からＣＬＦチップ１４０への出力（スレイブ＞マスタ方向）については第１の実施の形態と大きく相違することは無い（図１６下半分）。また、ＳＷＰインターフェースは全二重通信であるため、上り方向、下り方向が干渉することも無い。従ってマスタ＞スレイブ方向に注力して説明する。

ＭＵＸ２４６ｂは内部用Ｓ１信号を入力信号のデフォルトとするため、ＣＬＦチップ１４０のＳＷＰマスタ１４１からＳ１信号が出力されると、降圧・昇圧処理を経た後にＳＷＰマスタ２４２からＳＷＰスレイブ２５１にＳ１信号が出力される（図１６データ１、データ２、データ３）。

一方、制御部２４７から第２のＬＳＩ２５０に対してデータを送信する際には、第２のスイッチ信号を切り替えて、ＭＵＸ２４６ｂの入力をＳＷＰマスタサンプリングモジュール２４４ｂに切り替える。そして制御部２４７ｂはＳＷＰマスタサンプリングモジュール２４４ｂの信号出力部２４５ｂ−３に論理値データを書き込むことで、ＳＷＰマスタ２４２を介してＳ１信号を出力する（図１６データ８、データ９）。

制御部２４７由来のデータが送信中にＣＬＦチップ１４０から送信があった場合には（図１６データ１０、データ１１）、ＳＷＰスレイブサンプリングモジュール２４５のサンプリング部２４５−１内で論理値に変換された後、記録部２４５−２に一時保管される。

自発的なデータの送信を終えた制御部２４７ｂは第２のスイッチ信号を切り替える前にＳＷＰスレイブサンプリングモジュール２４５に受信データ（図１６データ１０、データ１１相当）の有無を問い合わせる。そして、受信データが存在する場合には、自身のデータの送信後続けてこれらを送信する。

その後、ＳＷＰスレイブサンプリングモジュール２４５内の受信データを全て送信した後に、第２のスイッチ信号を切り替え、デフォルト状態に戻すこととなる。

このように、本実施の形態では、この第１のＬＳＩ２４０と第２のＬＳＩ２５０の間でＳＷＰ可能な形で縦続接続を行うことを可能にする。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。

本明細書では、ＵＳＩＭカードの契約者番号、メールアドレス等の保存（ＵＳＩＭカード内で閉じた処理）と、非接触カード情報の保存（外部とのインターフェースを要する処理）という、別系統の処理を１チップ化する可能性について検討した。

しかし、これだけに限定されるものでなく、メールアドレスの処理と契約者番号の処理を別チップにして、それぞれ独自に処理を行わせても良い。

また、ＵＳＩＭカードだけに限定されるものでなく、情報端末に挿抜可能なＩＣカード等であれば適用可能である。

１００…携帯端末基板、１１０…ベースバンドＬＳＩ、１２０…セキュアチップ、
１３０…非接触ＲＦインターフェース
２００…ＳＩＭパッケージ、３００_…サーバ、
１４１…ＳＷＰインターフェース（ＳＷＰマスタ）、
１４２…非接触ＲＦインターフェース、１４３…汎用ＩＦ、
２４１…ＳＷＰスレイブ、２４２…ＳＷＰマスタ、
２４３…Ｎビットシフタ、
２４４…ＳＷＰマスタサンプリングモジュール、
２４４−１…サンプリング部、２４４−２…記録部、
２４５…ＳＷＰスレイブサンプリングモジュール、
２４５−１…サンプリング部、２４５−２…記録部、２４５−３…電圧信号出力部、
２４６、２４６ｂ…ＭＵＸ、２４７、２４７ｂ…制御部、２４８…内部バス、
２４９…メモリ、
２５１…ＳＷＰスレイブ、２５２…ＵＡＲＴ、
２５３…ＳＷＰスレイブサンプリングモジュール、
２５４…制御部、２５５…メモリ、２５６…内部バス。

Claims (13)

1. 情報の処理・記録を行う第１のＬＳＩと、第２のＬＳＩと、を有するＩＣカードであって、
   前記第２のＬＳＩに対して情報端末がデータを送信する際に、前記第１のＬＳＩを介することを特徴とするＩＣカード。
2. 請求項１記載のＩＣカードであって、
   前記情報端末から前記第１のＬＳＩにデータを送信する際に、前記第２のＬＳＩに対しても該データが送信されることを特徴とするＩＣカード。
3. 請求項２記載のＩＣカードであって、
   前記情報端末から前記第２のＬＳＩにデータを送信する際に、前記第１のＬＳＩにおいても該データの要否判定を行うことを特徴とするＩＣカード。
4. 情報の処理・記録を行う第１のＬＳＩと、第２のＬＳＩと、情報端末との間で１又は２以上のインターフェースを実現する１組の接触端子群と、を有するＩＣカードであって、
   前記接触端子群を介して第１のＳＷＰインターフェースを用いて前記情報端末と前記第１のＬＳＩは電気的に接続され、
   前記第１のＬＳＩは第２のＳＷＰインターフェースを用いて前記第２のＬＳＩと電気的に接続され、
   前記第２のＬＳＩに対して前記情報端末がデータを送信する際に、前記第１のＬＳＩを介することを特徴とするＩＣカード。
5. 請求項４記載のＩＣカードであって、
   前記第１のＬＳＩは前記情報端末との間の前記第１のＳＷＰインターフェースによる通信を行うＳＷＰスレイブモジュールと、前記第２のＬＳＩとの間の第２のＳＷＰインターフェースによる通信を行うＳＷＰマスタモジュールと、を有し、
   前記ＳＷＰスレイブモジュールは前記情報端末との間の前記第１のＳＷＰインターフェースの波形の電圧レベルを内部処理用の電圧レベルに降圧した後に前記ＳＷＰマスタモジュールに出力し、
   前記ＳＷＰマスタモジュールは、電圧の昇圧処理後に前記第２のＬＳＩに対してＳＷＰインターフェース上で出力することを特徴とするＩＣカード。
6. 請求項５記載のＩＣカードであって、
   前記第２のＬＳＩより検出できる電流信号を電圧信号に変換して前記ＳＷＰマスタモジュールが出力することを特徴とするＩＣカード。
7. 請求項６記載のＩＣカードであって、前記第１のＬＳＩは更にＮビットシフタを有し、
   前記Ｎビットシフタには前記ＳＷＰマスタモジュールの出力及び前記ＳＷＰスレイブモジュールの出力が入力され、
   前記Ｎビットシフタは前記ＳＷＰスレイブモジュールの出力由来の信号のタイミングに同期して前記ＳＷＰスレイブモジュールの出力波形を出力することを特徴とするＩＣカード。
8. 請求項７記載のＩＣカードであって、前記第１のＬＳＩは更にマルチプレクサを有し、
   前記Ｎビットシフタの出力を選択的に前記ＳＷＰスレイブモジュールに出力することを特徴とするＩＣカード。
9. 情報の処理・記録を行う第１のＬＳＩと、第２のＬＳＩと、情報端末との間で１又は２以上のインターフェースを実現する１組の接触端子群と、を有するＩＣカードであって、
   前記接触端子群を介して第１のＳＷＰインターフェースを用いて前記情報端末と前記第１のＬＳＩは電気的に接続され、
   前記第１のＬＳＩは第２のＳＷＰインターフェースを用いて前記第２のＬＳＩと電気的に接続され、
   前記第２のＬＳＩから前記情報端末にデータを送信する際に、前記第１のＬＳＩを介することを特徴とするＩＣカード。
10. 請求項９記載のＩＣカードであって、
    前記第１のＬＳＩは、前記情報端末との間の第１のＳＷＰインターフェースによる通信を行うＳＷＰスレイブモジュールと、前記第２のＬＳＩとの間の前記第２のＳＷＰインターフェースによる通信を行うＳＷＰマスタモジュールと、Ｎビットシフタと、前記ＳＷＰマスタモジュールからの信号から論理値を導出するＳＷＰマスタサンプリングモジュールと、マルチプレクサと、を有し、
    前記ＳＷＰマスタモジュールから出力される信号は前記Ｎビットシフタ及び前記マルチプレクサを経由して前記ＳＷＰスレイブモジュールに接続され、
    前記Ｎビットシフタを経由して前記ＳＷＰマスタモジュールから前記ＳＷＰスレイブモジュールに送信できないときに前記ＳＷＰマスタサンプリングモジュールによって前記ＳＷＰマスタモジュールが出力する信号の論理値を保存することを特徴とするＩＣカード。
11. 請求項１０記載のＩＣカードであって、前記第１のＬＳＩは更にＳＷＰスレイブサンプリングモジュールを有し、
    前記ＳＷＰスレイブサンプリングモジュールは前記マルチプレクサを経由して前記ＳＷＰスレイブモジュールに接続され、かつ、前記ＳＷＰスレイブサンプリングモジュールと前記ＳＷＰマスタサンプリングモジュールは内部バスで接続され、
    前記ＳＷＰマスタサンプリングモジュールに蓄積された前記論理値を、前記ＳＷＰスレイブサンプリングモジュールが出力波形に変換して前記ＳＷＰスレイブモジュールに出力することを特徴とするＩＣカード。
12. 請求項１０又は１１記載のＩＣカードであって、
    前記マルチプレクサの切り替えを行う制御部を更に有することを特徴とするＩＣカード。
13. 請求項９記載のＩＣカードであって、
    前記第１のＬＳＩは、制御部と、前記第２のＬＳＩとの間の前記第２のＳＷＰインターフェースによる通信を行うＳＷＰマスタモジュールと、前記ＳＷＰマスタモジュールへの信号波形を生成するＳＷＰマスタサンプリングモジュールと、マルチプレクサと、を有し、
    前記ＳＷＰマスタサンプリングモジュールは前記マルチプレクサを介して前記ＳＷＰマスタモジュールに接続され、
    前記制御部は前記ＳＷＰマスタサンプリングモジュール及び前記ＳＷＰマスタモジュールを経由して前記第２のＬＳＩにデータ送信を可能とすることを特徴とするＩＣカード。

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