JP2011176171A - Bipolar transistor, and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve a high-speed property and the reliability of an HBT without deteriorating the processing accuracy of an emitter mesa. <P>SOLUTION: A first insulation layer 108 formed of SiN is formed on a side surface of the emitter mesa part and a surface of a ledge structure 105a to cover them. A second insulation layer 109 of a silicon oxide is formed at the periphery of the first insulation layer 108. An eave 109a which extends to the outside from a region where the ledge structure 105a is formed, and forms a space between the first insulation layer 108 and a base layer 104 at a side of the ledge structure 105a is formed at a lower end of the second insulation layer. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、ヘテロ接合バイポーラトランジスタおよびその製造方法に関するものである。   The present invention relates to a heterojunction bipolar transistor and a method for manufacturing the same.

ＩｎＰ系の化合物半導体を用いたヘテロ接合バイポーラトランジスタ(ＨＢＴ)は、高速かつ低消費電力動作に優れた半導体素子であり、光通信システム向けの電子回路(ＩＣ)への応用が期待されている。このＨＢＴにおいても、他の半導体素子と同様、実用化に最も重要な課題は信頼性の確保である。特に、ＩｎＰ系ＨＢＴの場合、長期間の通電による電流利得劣化が問題となっている。この電流利得劣化は、エミッタの領域からこの周囲のベース（外部ベース）層の表面に流れる表面再結合電流が原因である。ＩｎＰ系ＨＢＴにおける電流利得劣化の問題は、上述した外部ベース層表面に流れる表面再結合電流の抑制が重要となる。外部ベース層表面の再結合電流を抑制する手段として、外部ベース層の上をＩｎＰエミッタ層で被覆する構造（レッジ構造）が提案されている（非特許文献１参照）。   A heterojunction bipolar transistor (HBT) using an InP-based compound semiconductor is a semiconductor element excellent in high-speed and low power consumption operation, and is expected to be applied to an electronic circuit (IC) for an optical communication system. Also in this HBT, as with other semiconductor elements, the most important issue for practical use is ensuring reliability. In particular, in the case of InP-based HBT, there is a problem of current gain degradation due to long-term energization. This current gain degradation is due to the surface recombination current flowing from the emitter region to the surface of the surrounding base (external base) layer. As a problem of current gain degradation in the InP-based HBT, it is important to suppress the surface recombination current flowing on the surface of the external base layer. As means for suppressing the recombination current on the surface of the external base layer, a structure (ledge structure) in which the external base layer is covered with an InP emitter layer has been proposed (see Non-Patent Document 1).

ここで、上述したレッジ構造を備えるＨＢＴについて説明する。このＨＢＴは、図１０に示すように、まず、半絶縁性のＩｎＰからなる基板１００１の上に、ＩｎＰからなるサブコレクタ層１００２，ＩｎＧａＡｓからなるコレクタ層１００３、ｐ+−ＩｎＧａＡｓからなるベース層１００４、ｉ−ＩｎＰからなるエミッタ層１００５、およびｎ+−ＩｎＧａＡｓからなるエミッタコンタクト層１００６を備える。 Here, the HBT having the above-described ledge structure will be described. As shown in FIG. 10, this HBT has a sub-collector layer 1002 made of InP, a collector layer 1003 made of InGaAs, and a base layer 1004 made of p + -InGaAs on a substrate 1001 made of semi-insulating InP. , An emitter layer 1005 made of i-InP, and an emitter contact layer 1006 made of n + -InGaAs.

また、エミッタコンタクト層１００６の上には、タングステンからなるＷ電極１００７，金からなるＡｕ電極１００８，およびタングステンからなるＷ電極１００９が積層されている。Ｗ電極１００７，Ａｕ電極１００８，およびＷ電極１００９によりエミッタ電極が構成されている。また、これらのエミッタ電極およびエミッタコンタクト層１００６により、エミッタメサが構成されている。   On the emitter contact layer 1006, a W electrode 1007 made of tungsten, an Au electrode 1008 made of gold, and a W electrode 1009 made of tungsten are stacked. The W electrode 1007, the Au electrode 1008, and the W electrode 1009 constitute an emitter electrode. These emitter electrodes and emitter contact layer 1006 constitute an emitter mesa.

また、コレクタ層１００３の周囲のサブコレクタ層１００２の上には、コレクタ電極１０１０が形成され、上述したエミッタメサの周囲のベース層１００４の上には、エミッタメサより離間してベース電極１０１１が形成されている。ここで、ベース層１００４の上のエミッタメサ部分とベース電極１０１１との間の領域である外部ベース層の表面に流れる表面再結合電流を抑制するために、エミッタメサの部分よりエミッタ層１００５を延長して、レッジ構造部１００５ａを形成している。   A collector electrode 1010 is formed on the sub-collector layer 1002 around the collector layer 1003, and a base electrode 1011 is formed on the base layer 1004 around the emitter mesa, which is spaced from the emitter mesa. Yes. Here, in order to suppress the surface recombination current flowing on the surface of the external base layer, which is a region between the emitter mesa portion on the base layer 1004 and the base electrode 1011, the emitter layer 1005 is extended from the emitter mesa portion. The ledge structure portion 1005a is formed.

なお、エミッタメサの部分の側面およびレッジ構造部１００５ａの表面には、これらを被覆するように、ＳｉＮからなる絶縁層１０１２が形成され、素子を埋めるように層間絶縁層１０１３が形成され、また、層間絶縁層１０１３の上には、Ｗ電極１００９に接続する配線１０１４が形成されている。   An insulating layer 1012 made of SiN is formed on the side surface of the emitter mesa portion and the surface of the ledge structure portion 1005a so as to cover them, and an interlayer insulating layer 1013 is formed so as to fill the element. A wiring 1014 connected to the W electrode 1009 is formed on the insulating layer 1013.

上述したＨＢＴのエミッタメサ部，レッジ構造部１００５ａ，および各電極などの作製では、例えば、まず、タングステン層，金層，タングステン層を順次に堆積して形成した後、これらを公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、Ｗ電極１００７，Ａｕ電極１００８，およびＷ電極１００９を形成する。この後、Ｗ電極１００７，Ａｕ電極１００８，およびＷ電極１００９をマスクとして、既に形成されているｎ+−ＩｎＧａＡｓの層を選択的にエッチングすることで、エミッタコンタクト層１００６が形成され、エミッタメサが構成される。 In the fabrication of the above-described HBT emitter mesa portion, ledge structure portion 1005a, and each electrode, for example, a tungsten layer, a gold layer, and a tungsten layer are sequentially deposited and formed, and then these are formed using a known lithography technique and etching. By patterning using a technique, a W electrode 1007, an Au electrode 1008, and a W electrode 1009 are formed. Thereafter, by using the W electrode 1007, the Au electrode 1008, and the W electrode 1009 as a mask, an n + -InGaAs layer that has already been formed is selectively etched, whereby an emitter contact layer 1006 is formed and an emitter mesa is formed. Is done.

次に、ＳｉＮを堆積してＳｉＮ膜を形成し、この上に、エミッタ層１００５およびレッジ構造部１００５ａを形成するためのマスクパターンを用いた選択的なエッチングにより、ＳｉＮ膜およびこの下層のｉ−ＩｎＰの層をパターニングすることで、エミッタ層１００５，レッジ構造部１００５ａ，エミッタメサ，および絶縁層１０１２の部分が形成される。   Next, SiN is deposited to form a SiN film, and a SiN film and an i− layer under the SiN film are selectively formed thereon by selective etching using a mask pattern for forming the emitter layer 1005 and the ledge structure portion 1005a. By patterning the InP layer, an emitter layer 1005, a ledge structure portion 1005a, an emitter mesa, and an insulating layer 1012 are formed.

次に、マスクパターンを除去した後、リフト・オフ法によりベース電極１０１１を形成し、この後、ＩｎＧａＡｓの層およびｐ+−ＩｎＧａＡｓの層をパターニングしてコレクタ層１００３，ベース層１００４（ベース・コレクタメサ）を形成し、コレクタ電極１０１０を形成し、層間絶縁層１０１３を形成する。層間絶縁層１０１３は、例えば、よく知られた有機樹脂を塗布して形成した塗布膜を、加熱して硬化させることで形成できる。 Next, after removing the mask pattern, the base electrode 1011 is formed by the lift-off method, and then the InGaAs layer and the p + -InGaAs layer are patterned to collect the collector layer 1003 and the base layer 1004 (base collector mesa). ), A collector electrode 1010 is formed, and an interlayer insulating layer 1013 is formed. The interlayer insulating layer 1013 can be formed, for example, by heating and curing a coating film formed by applying a well-known organic resin.

このＨＢＴによれば、エミッタ層１００５の空乏化に伴い外部ベースの上のレッジ構造部１００５ａも空乏化されるため、エミッタメサから外部ベース層表面に流れる再結合電流が抑制される。この結果、電流利得劣化が緩和され、デバイス寿命が増加することが期待されている。   According to this HBT, since the ledge structure portion 1005a on the external base is also depleted as the emitter layer 1005 is depleted, the recombination current flowing from the emitter mesa to the surface of the external base layer is suppressed. As a result, current gain degradation is alleviated and the device life is expected to increase.

N. Kashio, et al. ,"0.25-μm-Emitter InP HBTs with a Passivation Ledge Structure", Extended Abstracts of the 2009 International Conference on Solid State Devices and Materials, J-4-3, pp.948-949, 2009.N. Kashio, et al., "0.25-μm-Emitter InP HBTs with a Passivation Ledge Structure", Extended Abstracts of the 2009 International Conference on Solid State Devices and Materials, J-4-3, pp.948-949, 2009 . Y. MATSUOKA, et al. ,"On the Emitter Resistance of High-Performance GaAs- and InP-Based Heterojunction Bipolar Transistors", Japanese Journal of Applied Physics, Vol.47, No.6, pp.4441-4447, 2008.Y. MATSUOKA, et al., "On the Emitter Resistance of High-Performance GaAs- and InP-Based Heterojunction Bipolar Transistors", Japanese Journal of Applied Physics, Vol.47, No.6, pp.4441-4447, 2008.

ところで、ＨＢＴの動作速度向上には、素子の薄層化により電子走行時間を短縮するとともに、素子の微細化により、素子薄層化に伴う寄生容量の増加を抑制することが重要となる。例えば、５００ＧＨｚ以上の電流利得遮断周波数の実現には、コレクタ層を７５ｎｍに薄層化し、エミッタメサ部の幅（いわゆるエミッタ幅）およびベース電極幅を０．２５μｍに微細化し、ベース・コレクタ容量を低減する必要がある。   By the way, in order to improve the operation speed of the HBT, it is important to reduce the electron transit time by thinning the element and to suppress an increase in parasitic capacitance accompanying the thinning of the element by miniaturization of the element. For example, to achieve a current gain cutoff frequency of 500 GHz or more, the collector layer is thinned to 75 nm, the emitter mesa width (so-called emitter width) and base electrode width are reduced to 0.25 μm, and the base-collector capacitance is reduced. There is a need to.

ここで、上述したような各層は、例えば、波長３６５ｎｍの紫外線（ｉ線）を露光の光源としたステッパ（ｉ線ステッパ）を用いたフォトリソグラフィーでマスクパターンを形成し、このマスクパターンを用いたドライエッチングにより形成されている。一般的に、ｉ線ステッパを使用してポジレジストからマスクパターンを形成する場合、残しパターンであれば、露光量の調整により幅０．２５μｍまでの微細パターンが形成できる。しかしながら、リフトオフ法などに用いられる抜きパターンの場合は、露光量を調整しても０．３５μｍ以下のパターン形成は難しい。   Here, for each layer as described above, for example, a mask pattern is formed by photolithography using a stepper (i-line stepper) using ultraviolet rays (i-line) having a wavelength of 365 nm as an exposure light source, and this mask pattern is used. It is formed by dry etching. In general, when a mask pattern is formed from a positive resist using an i-line stepper, if it is a remaining pattern, a fine pattern with a width of up to 0.25 μm can be formed by adjusting the exposure amount. However, in the case of a blank pattern used for the lift-off method or the like, it is difficult to form a pattern of 0.35 μm or less even if the exposure amount is adjusted.

図１０を用いて説明したＨＢＴでは、エミッタメサ形成において、残しパターンを用いるので、０．２５μｍ幅のパターン形成は可能である。しかしながら、ベース電極は、抜きパターンを用いたリフト・オフ法により形成するため、ベース電極幅を０．３５μｍ以下とすることが容易ではない。このため、上記構造のＨＢＴでは、ベース・コレクタ容量の低減が容易ではなく、高周波特性を向上させることが容易ではない。   In the HBT described with reference to FIG. 10, since the remaining pattern is used in forming the emitter mesa, a pattern with a width of 0.25 μm can be formed. However, since the base electrode is formed by a lift-off method using a punching pattern, it is not easy to make the base electrode width 0.35 μm or less. For this reason, in the HBT having the above structure, it is not easy to reduce the base-collector capacitance, and it is not easy to improve the high-frequency characteristics.

また、上記ＨＢＴでは、レッジ構造部とベース電極との間隔が決めて狭いので、ベース電極形成のためのマスクパターンの形成で露光装置の位置合わせがずれ、レッジ構造部にベース電極が接触して形成される可能性がある。このように、レッジ構造部にベース電極が接して形成されると、エミッタ・ベース間のリーク電流が増大し、電流利得を劣化させ、素子の歩留まりを大きく低下させる恐れがある。   Further, in the above HBT, since the distance between the ledge structure portion and the base electrode is determined and narrow, the alignment of the exposure apparatus is shifted in forming the mask pattern for forming the base electrode, and the base electrode is in contact with the ledge structure portion. It may be formed. As described above, when the base electrode is formed in contact with the ledge structure portion, the leakage current between the emitter and the base increases, which may deteriorate the current gain and greatly reduce the yield of the element.

また、ベース電極幅については、より微細なパターンの形成に優れた電子ビーム描画により、０．２５μｍ幅のベース電極パターンを形成する方法もある。しかしながら、よく知られているように、描画のために減圧排気を行う必要があるなど電子ビーム描画は描画時間が長く、生産コストの増大を招いてしまう。加えて、電子ビーム描画では、ｉ線ステッパで形成したパターンとの位置合わせ精度が低く、前述同様に、レッジ構造部とベース電極とが接触する恐れがある。   As for the width of the base electrode, there is a method of forming a base electrode pattern having a width of 0.25 μm by electron beam drawing excellent in forming a finer pattern. However, as is well known, electron beam drawing has a long drawing time and requires an increase in production cost, such as the need for vacuum exhaust for drawing. In addition, in the electron beam drawing, the alignment accuracy with the pattern formed by the i-line stepper is low, and there is a possibility that the ledge structure portion and the base electrode come into contact as described above.

上述した問題を解決する技術として、エミッタ電極に対して自己整合にベース電極を形成する方法が提案されている（非特許文献２参照）。非特許文献２におけるＨＢＴについて簡単に説明すると、まず、半絶縁性のＩｎＰからなる基板１１０１の上に、ＩｎＰからなるサブコレクタ層１１０２，ＩｎＧａＡｓからなるコレクタ層１１０３、ｐ+−ＩｎＧａＡｓからなるベース層１１０４、ｎ−ＩｎＰからなる第１エミッタ層１１０５、ｎ+−ＩｎＰからなる第２エミッタ層１１０６，およびｎ+−ＩｎＧａＡｓからなるエミッタコンタクト層１１０７を備える。 As a technique for solving the above-described problem, a method of forming a base electrode in a self-aligned manner with respect to an emitter electrode has been proposed (see Non-Patent Document 2). The HBT in Non-Patent Document 2 will be briefly described. First, on a substrate 1101 made of semi-insulating InP, a subcollector layer 1102 made of InP, a collector layer 1103 made of InGaAs, and a base layer made of p + -InGaAs. 1104, a first emitter layer 1105 made of n-InP, a second emitter layer 1106 made of n + -InP, and an emitter contact layer 1107 made of n + -InGaAs.

また、エミッタコンタクト層１１０７の上には、タングステンからなるＷ電極１１０８が形成され、Ｗ電極１１０８の上には、Ｔｉ／Ｐｔ／Ａｕからなる電極１１０９および電極１１１０が積層されている。Ｗ電極１１０８および電極１１０９によりエミッタ電極が構成されている。また、第２エミッタ層１１０６，エミッタコンタクト層１１０７，およびＷ電極１１０８によりエミッタメサが構成されている。   A W electrode 1108 made of tungsten is formed on the emitter contact layer 1107, and an electrode 1109 and an electrode 1110 made of Ti / Pt / Au are stacked on the W electrode 1108. The W electrode 1108 and the electrode 1109 constitute an emitter electrode. Further, an emitter mesa is constituted by the second emitter layer 1106, the emitter contact layer 1107, and the W electrode 1108.

また、コレクタ層１１０３の周囲のサブコレクタ層１１０２の上には、コレクタ電極１１１１が形成され、上述したエミッタメサの周囲のベース層１１０４の上には、エミッタメサより離間してベース電極１１１２が形成されている。ここで、ベース層１１０４の上のエミッタメサ部分とベース電極１１１２との間の領域である外部ベース層の表面に流れる表面再結合電流を抑制するために、エミッタメサの部分より第１エミッタ層１１０５を延長して、レッジ構造部１１０５ａを形成している。なお、エミッタメサの部分の側面およびレッジ構造部１１０５ａの表面には、これらを被覆するように、ＳｉＮからなる絶縁層１１１３が形成されている。   A collector electrode 1111 is formed on the sub-collector layer 1102 around the collector layer 1103, and a base electrode 1112 is formed on the base layer 1104 around the emitter mesa, which is separated from the emitter mesa. Yes. Here, in order to suppress the surface recombination current flowing on the surface of the external base layer, which is a region between the emitter mesa portion on the base layer 1104 and the base electrode 1112, the first emitter layer 1105 is extended from the emitter mesa portion. Thus, a ledge structure portion 1105a is formed. An insulating layer 1113 made of SiN is formed on the side surfaces of the emitter mesa portion and the surface of the ledge structure portion 1105a so as to cover them.

このＨＢＴでは、第２エミッタ層１１０６，エミッタコンタクト層１１０７，およびＷ電極１１０８からなるエミッタメサに対し、電極１１０９（電極１１１０）をより大きな面積に形成している。この構造は、電極１１０９に対し、エミッタメサとなる部分をオーバーエッチングするなどのことによりアンダーカット形状にすることで形成することができる。また、このようなアンダーカット形状にエミッタメサ部を形成することで、第１エミッタ層１１０５にレッジ構造部１１０５ａが形成できる。   In this HBT, the electrode 1109 (electrode 1110) is formed in a larger area with respect to the emitter mesa composed of the second emitter layer 1106, the emitter contact layer 1107, and the W electrode 1108. This structure can be formed by making the electrode 1109 into an undercut shape by over-etching a portion to be an emitter mesa. Further, the ledge structure portion 1105 a can be formed in the first emitter layer 1105 by forming the emitter mesa portion in such an undercut shape.

また、絶縁層１１１３を形成した状態の電極１１０９をマスクとし、電極材料を堆積すれば、電極材料は電極１１０９および絶縁層１１１３よりなる庇の部分の下方には堆積されない。第１エミッタ層１１０５およびレッジ構造部１１０５ａを電極１１０９と同面積に形成しておけば、絶縁層１１１３の層厚だけ外側に堆積される電極材料は、レッジ構造部１１０５ａに接触することがない。従って、絶縁層１１１３を形成した状態の電極１１０９をマスクとした電極材料の堆積によりベース電極１１１２を形成すれば、レッジ構造部１１０５ａに接触させることなく、自己整合的にベース電極１１１２を形成することができる。   Further, when the electrode material is deposited using the electrode 1109 in a state where the insulating layer 1113 is formed as a mask, the electrode material is not deposited below the ridge portion formed of the electrode 1109 and the insulating layer 1113. If the first emitter layer 1105 and the ledge structure portion 1105a are formed in the same area as the electrode 1109, the electrode material deposited on the outer side by the thickness of the insulating layer 1113 does not contact the ledge structure portion 1105a. Therefore, if the base electrode 1112 is formed by depositing an electrode material using the electrode 1109 in a state where the insulating layer 1113 is formed as a mask, the base electrode 1112 can be formed in a self-aligning manner without contacting the ledge structure portion 1105a. Can do.

また、上述したように事項整合的にベース電極１１１２が形成できるので、露光装置の解像度に制限されることなく、０．２５μｍ幅のベース電極１１１２を形成することが可能となるので、ＨＢＴの高速性と信頼性の両立を実現できる。   Further, since the base electrode 1112 can be formed in a matter-matched manner as described above, the base electrode 1112 having a width of 0.25 μm can be formed without being limited by the resolution of the exposure apparatus. Compatibility and reliability can be realized.

しかしながら、上記の方法では、ベース電極幅の微細化は可能となるが、エミッタメサ幅の微細化が容易ではないという問題がある。前述したように、エッチングによりアンダーカット形状とすることでエミッタメサを形成している。この場合、一般には、ウエットエッチングによるエッチング量によりエミッタメサの幅を制御することになり、この寸法を０．２５μｍに制御することは容易ではなく、また、再現性にも問題がある。このように、上記の方法は、０．２５μｍ幅のベース電極は形成できるものの、エミッタメサ形成における加工精度・再現性の劣化などにより高周波特性の劣化を招く等の別の問題が生じてしまう。   However, in the above method, the base electrode width can be reduced, but there is a problem that it is not easy to reduce the emitter mesa width. As described above, the emitter mesa is formed by forming an undercut shape by etching. In this case, generally, the width of the emitter mesa is controlled by the etching amount by wet etching, and it is not easy to control this dimension to 0.25 μm, and there is a problem in reproducibility. As described above, the above method can form a base electrode having a width of 0.25 μm, but causes another problem such as deterioration of high-frequency characteristics due to deterioration of processing accuracy and reproducibility in emitter mesa formation.

本発明は、以上のような問題点を解消するためになされたものであり、エミッタメサの加工精度を損ねることなく、ＨＢＴの高速性および信頼性が向上できるようにすることを目的とする。   The present invention has been made to solve the above problems, and an object of the present invention is to improve the high speed and reliability of the HBT without impairing the processing accuracy of the emitter mesa.

本発明に係るバイポーラトランジスタは、半絶縁性の化合物半導体からなる基板と、基板の上に形成された化合物半導体からなるサブコレクタ層と、このサブコレクタ層の上に形成された化合物半導体からなるコレクタ層と、このコレクタ層の上に形成された化合物半導体からなるベース層と、このベース層の上に形成されたベース層とは異なる化合物半導体からなるエミッタ層と、このエミッタ層の上に形成された化合物半導体からなるエミッタコンタクト層と、コレクタ層の周囲のサブコレクタ層の上に形成されたコレクタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極と、ベース電極とエミッタ層との間に配置されてエミッタ層と一体に形成されたレッジ構造部と、エミッタコンタクト層の側面およびレッジ構造部の表面に接して形成された窒化シリコンからなる第１絶縁層と、エミッタコンタクト層の側部で第１絶縁層の側部に接して形成された酸化シリコンからなる第２絶縁層と、エミッタコンタクト層の上に形成されたエミッタ電極とを少なくとも備え、基板の平面方向において、レッジ構造部の外形は第１絶縁層の外形と同じに形成され、第２絶縁層の外形は第１絶縁層の外形より広く形成され、第２絶縁層は、エミッタコンタクト層および第１絶縁層の側方のベース層との間に空間を形成する庇部を備え、レッジ構造部とベース電極とは、庇部の下の領域で離間している。   A bipolar transistor according to the present invention includes a substrate made of a semi-insulating compound semiconductor, a subcollector layer made of a compound semiconductor formed on the substrate, and a collector made of a compound semiconductor formed on the subcollector layer. A base layer made of a compound semiconductor formed on the collector layer, an emitter layer made of a compound semiconductor different from the base layer formed on the base layer, and an emitter layer formed on the emitter layer An emitter contact layer made of a compound semiconductor, a collector electrode formed on the subcollector layer around the collector layer, a base electrode formed on the base layer around the emitter layer, the base electrode and the emitter layer And a ledge structure part formed integrally with the emitter layer, and a side surface of the emitter contact layer and the ledge structure part. A first insulating layer made of silicon nitride formed in contact with the surface; a second insulating layer made of silicon oxide formed in contact with the side of the first insulating layer at a side of the emitter contact layer; and an emitter contact layer At least in the plane direction of the substrate, the outer shape of the ledge structure portion is the same as the outer shape of the first insulating layer, and the outer shape of the second insulating layer is the outer shape of the first insulating layer. The second insulating layer includes a flange portion that forms a space between the emitter contact layer and the base layer on the side of the first insulating layer, and the ledge structure portion and the base electrode are Separated in the lower area.

また、本発明に係るバイポーラトランジスタの製造方法は、半絶縁性の化合物半導体からなる基板の上に、化合物半導体からなるコレクタコンタクト層を形成する工程と、コレクタコンタクト層の上に化合物半導体からなるコレクタ層を形成する工程と、コレクタ層の上に化合物半導体からなるベース層を形成する工程と、ベース層の上にベース層とは異なる化合物半導体からなりエミッタ層となる第１半導体層を形成する工程と、第１半導体層の上に化合物半導体からなりエミッタコンタクト層となる第２半導体層を形成する工程と、第２半導体層をパターニングしてエミッタコンタクト層を形成する工程と、エミッタコンタクト層を含む第１半導体層の上に窒化シリコンからなる第１絶縁層を形成する工程と、第１絶縁層の上に酸化シリコンからなる第２絶縁層を形成する工程と、第１絶縁層および第２絶縁層のエミッタコンタクト層の上部に対応する領域に第１開口領域を形成する工程と、平面の面積が第１開口領域より広い第１マスクパターンを第１開口領域を含む第２絶縁層の上に形成する工程と、第１マスクパターンをマスクとして第２絶縁層を選択的にエッチングして第１マスクパターン以外の領域の第１絶縁層の表面を露出させ、第２絶縁層がエミッタコンタクト層の側部に配置される状態とする工程と、第１マスクパターンをマスクとして第１絶縁層を選択的にエッチングして第１マスクパターン以外の領域の第１半導体層を露出させ、加えて、第１マスクパターンの下部領域の第１マスクパターンの周端部より内側の一部領域の第１半導体層を露出させ、エミッタコンタクト層の側部の第２絶縁層の内側に第１絶縁層が配置された状態とし、第２絶縁層に第１半導体層との間に空間を備える庇部を形成する工程と、第１マスクパターンおよび第１絶縁層をマスクとして第１半導体層を選択的にエッチングし、エミッタコンタクト層の下部に配置されるエミッタ層および第１絶縁層の下部に配置されるレッジ構造部を形成する工程と、第１マスクパターンを除去した後、第２絶縁層の形成領域を含んでこの形成領域より広い第２開口領域を有する第２マスクパターンをベース層の上に形成する工程と、少なくとも第２マスクパターンの第２開口領域の内側領域に金属を堆積することで、第２絶縁層の周囲および第２開口領域の内側のベース層の上に自己整合的にベース電極を形成し、加えて、第２絶縁層および第１開口領域の内側のエミッタコンタクト層の上にエミッタ電極を形成する工程と、第２マスクパターンを除去した後、コレクタコンタクト層に接続するコレクタ電極を形成する工程とを少なくとも備える。   The bipolar transistor manufacturing method according to the present invention includes a step of forming a collector contact layer made of a compound semiconductor on a substrate made of a semi-insulating compound semiconductor, and a collector made of a compound semiconductor on the collector contact layer. A step of forming a layer, a step of forming a base layer made of a compound semiconductor on the collector layer, and a step of forming a first semiconductor layer made of a compound semiconductor different from the base layer and forming an emitter layer on the base layer A step of forming a second semiconductor layer made of a compound semiconductor on the first semiconductor layer and serving as an emitter contact layer, a step of patterning the second semiconductor layer to form an emitter contact layer, and an emitter contact layer Forming a first insulating layer made of silicon nitride on the first semiconductor layer; and oxidizing silicon oxide on the first insulating layer. Forming a second insulating layer made of silicon, forming a first opening region in a region corresponding to the upper portion of the emitter contact layer of the first insulating layer and the second insulating layer, and a planar area of the first opening Forming a first mask pattern wider than the region on the second insulating layer including the first opening region, and selectively etching the second insulating layer using the first mask pattern as a mask, Exposing the surface of the first insulating layer in the region so that the second insulating layer is disposed on the side of the emitter contact layer; and selectively etching the first insulating layer using the first mask pattern as a mask The first semiconductor layer in a region other than the first mask pattern is exposed, and in addition, the first semiconductor layer in a partial region inside the peripheral edge of the first mask pattern in the lower region of the first mask pattern is exposed. , Emi Forming a flange having a space between the first semiconductor layer and the first insulating layer inside the second insulating layer on the side of the second contact layer; The first semiconductor layer is selectively etched using the one mask pattern and the first insulating layer as a mask to form an emitter layer disposed below the emitter contact layer and a ledge structure disposed below the first insulating layer. And, after removing the first mask pattern, forming a second mask pattern on the base layer including a second insulating layer forming region and having a second opening region wider than the forming region; By depositing metal in the inner region of the second opening region of the two mask pattern, a base electrode is formed in a self-aligned manner on the base layer around the second insulating layer and on the inner side of the second opening region. , Second insulating layer And a step of forming an emitter electrode on the emitter contact layer inside the first opening region, and a step of forming a collector electrode connected to the collector contact layer after removing the second mask pattern.

以上説明したように、本発明によれば、エミッタコンタクト層の側方に第１絶縁層および庇部を備える第２絶縁層を形成し、第１絶縁層を利用してレッジ構造部を形成し、第２絶縁層を利用して自己整合的にベース電極を形成したので、エミッタメサの加工精度を損ねることなく、ＨＢＴの高速性および信頼性が向上できるようになるという優れた効果が得られる。   As described above, according to the present invention, the second insulating layer including the first insulating layer and the flange portion is formed on the side of the emitter contact layer, and the ledge structure portion is formed using the first insulating layer. Since the base electrode is formed in a self-aligning manner using the second insulating layer, an excellent effect can be obtained that the high-speed and reliability of the HBT can be improved without impairing the processing accuracy of the emitter mesa.

図１は、本発明の実施の形態におけるバイポーラトランジスタの構成を示す構成図である。FIG. 1 is a configuration diagram showing a configuration of a bipolar transistor according to an embodiment of the present invention. 図２は、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための製造工程における断面を示す断面図である。FIG. 2 is a cross-sectional view showing a cross section in a manufacturing process for explaining a method of manufacturing a bipolar transistor in the embodiment of the present invention. 図３は、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための製造工程における断面を示す断面図である。FIG. 3 is a cross-sectional view showing a cross-section in a manufacturing process for explaining a method for manufacturing a bipolar transistor according to an embodiment of the present invention. 図４は、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための製造工程における断面を示す断面図である。FIG. 4 is a cross-sectional view showing a cross section in a manufacturing process for explaining a method of manufacturing a bipolar transistor in the embodiment of the present invention. 図５は、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための製造工程における断面を示す断面図である。FIG. 5 is a cross-sectional view showing a cross section in a manufacturing process for explaining a manufacturing method of the bipolar transistor in the embodiment of the present invention. 図６は、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための製造工程における断面を示す断面図である。FIG. 6 is a cross-sectional view showing a cross section in a manufacturing process for explaining a manufacturing method of a bipolar transistor in the embodiment of the present invention. 図７は、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための製造工程における断面を示す断面図である。FIG. 7 is a cross-sectional view showing a cross section in a manufacturing process for explaining a method of manufacturing a bipolar transistor in the embodiment of the present invention. 図８は、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための製造工程における断面を示す断面図である。FIG. 8 is a cross-sectional view showing a cross-section in a manufacturing process for explaining a method for manufacturing a bipolar transistor according to an embodiment of the present invention. 図９は、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための製造工程における断面を示す断面図である。FIG. 9 is a cross-sectional view showing a cross-section in a manufacturing process for explaining a manufacturing method of the bipolar transistor in the embodiment of the present invention. 図１０は、レッジ構造を備えるＨＢＴの構成を示す断面図である。FIG. 10 is a cross-sectional view showing a configuration of an HBT having a ledge structure. 図１１は、レッジ構造を備えて自己整合的にベース電極が形成されたＨＢＴの構成を示す断面図である。FIG. 11 is a cross-sectional view showing a configuration of an HBT having a ledge structure and having a base electrode formed in a self-aligning manner.

以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態におけるバイポーラトランジスタの構成を示す断面図である。このバイポーラトランジスタ（ＨＢＴ）は、まず、Ｆｅをドープすることで半絶縁性としたＩｎＰからなる基板１０１と、基板１０１の上に形成されたＩｎＰからなるサブコレクタ層１０２と、サブコレクタ層１０２の上に形成されたＩｎＧａＡｓからなるコレクタ層１０３と、コレクタ層１０３の上に形成されたｐ+−ＩｎＧａＡｓからなるベース層１０４と、ベース層１０４の上に形成されたｉ−ＩｎＰからなるエミッタ層１０５と、エミッタ層１０５の上に形成されたｎ+−ＩｎＧａＡｓからなるエミッタコンタクト層１０６とを備える。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing a configuration of a bipolar transistor according to an embodiment of the present invention. In this bipolar transistor (HBT), first, a substrate 101 made of InP made semi-insulating by doping Fe, a subcollector layer 102 made of InP formed on the substrate 101, and a subcollector layer 102 A collector layer 103 made of InGaAs formed thereon, a base layer 104 made of p + -InGaAs formed on the collector layer 103, and an emitter layer 105 made of i-InP formed on the base layer 104. And an emitter contact layer 106 made of n + -InGaAs formed on the emitter layer 105.

また、エミッタコンタクト層１０６の上には、タングステン系の材料からなる第１エミッタ電極１０７，第２エミッタ電極１１０，および第３エミッタ電極１１３が形成されている。な、第１エミッタ電極１０７およびエミッタコンタクト層１０６により、エミッタメサが構成されている。エミッタメサは、平面視長方形に形成され、短い辺の断面が図１に示されている。この平面視長方形の短い方の長さが、一般にエミッタメサ幅と呼ばれている。なお、タングステン系の材料より構成する第１エミッタ電極１０７は、他の電極を構成する金属の拡散を抑制するために用いており、タングステン系の材料に限らず、タンタル系の材料より構成してもよい。また、金属の拡散が問題とならない婆、第１エミッタ電極１０７は用いなくてもよい。   On the emitter contact layer 106, a first emitter electrode 107, a second emitter electrode 110, and a third emitter electrode 113 made of a tungsten-based material are formed. The first emitter electrode 107 and the emitter contact layer 106 constitute an emitter mesa. The emitter mesa is formed in a rectangular shape in plan view, and a short side cross section is shown in FIG. The shorter length of the rectangle in plan view is generally called the emitter mesa width. Note that the first emitter electrode 107 made of a tungsten-based material is used to suppress diffusion of the metal constituting the other electrode, and is not limited to a tungsten-based material, and is made of a tantalum-based material. Also good. Further, the first emitter electrode 107 may not be used as long as metal diffusion does not matter.

また、コレクタ層１０３の周囲のサブコレクタ層１０２の上には、コレクタ電極１１２が形成され、上述したエミッタメサの周囲のベース層１０４の上にはベース電極１１１が形成されている。ここで、ベース層１０４の上のエミッタメサ部分とベース電極１１１との間の領域である外部ベース層の表面に流れる表面再結合電流を抑制するために、エミッタメサの部分よりエミッタ層１０５を延長して、レッジ構造部１０５ａを形成している。ベース電極１１１は、レッジ構造部１０５ａと離間している。   A collector electrode 112 is formed on the subcollector layer 102 around the collector layer 103, and a base electrode 111 is formed on the base layer 104 around the emitter mesa. Here, in order to suppress the surface recombination current flowing on the surface of the external base layer, which is a region between the emitter mesa portion on the base layer 104 and the base electrode 111, the emitter layer 105 is extended from the emitter mesa portion. The ledge structure portion 105a is formed. The base electrode 111 is separated from the ledge structure 105a.

加えて、エミッタメサの部分の側面およびレッジ構造部１０５ａの表面には、これらを被覆するように、窒化シリコン（ＳｉＮ）からなる第１絶縁層１０８が形成されている。また、第１絶縁層１０８の周囲には、酸化シリコンからなる第２絶縁層１０９が形成されている。第２絶縁層の下端部には、レッジ構造部１１０５ａが形成されている領域より外側に延在し、第１絶縁層１０８およびレッジ構造部１０５ａの側方のベース層１０４との間に空間を形成する庇部１０９ａが形成されている。   In addition, a first insulating layer 108 made of silicon nitride (SiN) is formed on the side surfaces of the emitter mesa portion and the surface of the ledge structure portion 105a so as to cover them. A second insulating layer 109 made of silicon oxide is formed around the first insulating layer 108. A lower end portion of the second insulating layer extends outside a region where the ledge structure portion 1105a is formed, and a space is formed between the first insulating layer 108 and the base layer 104 on the side of the ledge structure portion 105a. A flange 109a to be formed is formed.

本実施の形態では、基板１０１の平面方向において、レッジ構造部１０５ａの外形は第１絶縁層ａの外形と同じに形成されている。また、第２絶縁層１０９の外形は第１絶縁層１０８の外形より広く形成されて庇部１０９ａを備え、レッジ構造部１０５ａとベース電極１１１とは、庇部１０９ａの下の領域で離間している。   In the present embodiment, the outer shape of the ledge structure portion 105a is the same as the outer shape of the first insulating layer a in the planar direction of the substrate 101. Further, the outer shape of the second insulating layer 109 is formed wider than the outer shape of the first insulating layer 108 and includes a flange portion 109a. The ledge structure portion 105a and the base electrode 111 are separated from each other in a region below the flange portion 109a. Yes.

上述した本実施の形態によれば、第１絶縁層１０８および庇部１０９ａを備える第２絶縁層１０９を、エミッタメサの側面に形成したので、第２絶縁層１０９の庇部１０９ａを利用して自己整合的にベース電極１１１が形成できる。また、後述するように、ベース電極１１１の自己整合的な形成のための第２絶縁層１０９とは別に、エミッタコンタクト層１０６を含むエミッタメサ部が形成できるので、アンダーカット形状に加工する必要がなく、横方向の寸法を０．２５μｍに制御することが容易となる。また、この寸法が、再現性よく形成できるようになる。   According to the above-described embodiment, since the second insulating layer 109 including the first insulating layer 108 and the flange 109a is formed on the side surface of the emitter mesa, the self-recovery is performed using the flange 109a of the second insulating layer 109. The base electrode 111 can be formed in a consistent manner. Further, as will be described later, since the emitter mesa portion including the emitter contact layer 106 can be formed separately from the second insulating layer 109 for the self-aligned formation of the base electrode 111, there is no need to process into an undercut shape. It becomes easy to control the lateral dimension to 0.25 μm. Also, this dimension can be formed with good reproducibility.

以下、本実施の形態におけるバイポーラトランジスタの製造方法について説明する。   Hereinafter, a manufacturing method of the bipolar transistor in the present embodiment will be described.

まず、図２に示すように、基板１０１の上に、ＩｎＰからなるサブコレクタ層１０２、ＩｎＧａＡｓ層２０１、ｐ+−ＩｎＧａＡｓ層（第１半導体層）２０２、ｉ−ＩｎＰ層（第２半導体層）２０３、ｎ+−ＩｎＧａＡｓ層２０４を、この順に堆積して形成する。これらは、例えば、よく知られた有機金属気相成長法や分子線エピタキシー法により形成できる。続いて、ｎ+−ＩｎＧａＡｓ層２０４の上に、タングステンを主成分とする金属層２０５を形成する。金属層２０５は、例えば、スパッタ法もしくは蒸着法により形成することができる。 First, as shown in FIG. 2, a subcollector layer 102 made of InP, an InGaAs layer 201, a p + -InGaAs layer (first semiconductor layer) 202, and an i-InP layer (second semiconductor layer) are formed on a substrate 101. 203, an n + -InGaAs layer 204 is deposited and formed in this order. These can be formed by, for example, a well-known metal organic chemical vapor deposition method or a molecular beam epitaxy method. Subsequently, a metal layer 205 containing tungsten as a main component is formed on the n + -InGaAs layer 204. The metal layer 205 can be formed by, for example, a sputtering method or a vapor deposition method.

次に、図３に示すように、レジストパターン２０６を用い、エミッタコンタクト層１０６および第１エミッタ電極１０７を形成する。例えば、レジストパターン２０６をマスクとし、ＳＦ6ガスを用いた反応性イオンエッチングにより金属層２０５を選択的にエッチング除去することで、第１エミッタ電極１０７が形成できる。また、第１エミッタ電極１０７を形成した後、レジストパターン２０６をマスクとし、塩素ガスを用いた反応性イオンエッチングで、層厚方向に８割程度のｎ+−ＩｎＧａＡｓ層２０４を選択的にエッチング除去し、ウエットエッチングにより残りをエッチングすることで、エミッタコンタクト層１０６が形成できる。 Next, as shown in FIG. 3, the emitter contact layer 106 and the first emitter electrode 107 are formed using the resist pattern 206. For example, the first emitter electrode 107 can be formed by selectively removing the metal layer 205 by reactive ion etching using SF 6 gas using the resist pattern 206 as a mask. After forming the first emitter electrode 107, about 80% of the n + -InGaAs layer 204 is selectively etched away in the layer thickness direction by reactive ion etching using chlorine gas using the resist pattern 206 as a mask. Then, the emitter contact layer 106 can be formed by etching the remainder by wet etching.

上述したエミッタメサ部の形成では、レジストパターン２０６に対してオーバーエッチングするなどのことによりアンダーカット形状を形成することなく、レジストパターン２０６の形状（寸法）にほぼ等しい形状にエミッタメサ部を形成している。このため、例えば、レジストパターン２０６の寸法を、０．２５μｍとすることで、制御性よくかつ再現性よく、エミッタ幅０．２５μｍのエミッタメサ形状が形成できる。   In the formation of the emitter mesa portion described above, the emitter mesa portion is formed in a shape substantially equal to the shape (dimension) of the resist pattern 206 without forming an undercut shape by overetching the resist pattern 206 or the like. . Therefore, for example, by setting the dimension of the resist pattern 206 to 0.25 μm, an emitter mesa shape having an emitter width of 0.25 μm can be formed with good controllability and reproducibility.

次に、図４に示すように、エミッタコンタクト層１０６および第１エミッタ電極１０７よりなるエミッタメサ部を含むｉ−ＩｎＰ層２０３の上に、膜厚１００ｎｍのＳｉＮ膜（第１絶縁層）２０７および膜厚５０ｎｍの酸化シリコン膜（第２絶縁層）２０８を形成する。次いで、ＳｉＮ膜２０７および酸化シリコン膜２０８の第１エミッタ電極１０７の上部に、開口領域（第１開口領域）２０９を形成し、第１エミッタ電極１０７の上面を露出させる。例えば、スパッタ法もしくはプラズマＣＶＤ法により、ＳｉＮ膜２０７および酸化シリコン膜２０８が形成できる。また、例えば、開口幅が０．３５μｍの開口部を備えるレジストパターンを用い、ＳｉＮ膜２０７および酸化シリコン膜２０８を反応性イオンエッチングにより選択的にエッチング除去することで、開口領域２０９が形成できる。なお、上記レジストパターンは、開口領域２０９を形成した後で除去する。   Next, as shown in FIG. 4, a 100 nm-thickness SiN film (first insulating layer) 207 and a film are formed on the i-InP layer 203 including the emitter mesa portion composed of the emitter contact layer 106 and the first emitter electrode 107. A silicon oxide film (second insulating layer) 208 having a thickness of 50 nm is formed. Next, an opening region (first opening region) 209 is formed above the first emitter electrode 107 of the SiN film 207 and the silicon oxide film 208, and the upper surface of the first emitter electrode 107 is exposed. For example, the SiN film 207 and the silicon oxide film 208 can be formed by sputtering or plasma CVD. For example, the opening region 209 can be formed by selectively removing the SiN film 207 and the silicon oxide film 208 by reactive ion etching using a resist pattern having an opening with an opening width of 0.35 μm. The resist pattern is removed after the opening region 209 is formed.

次に、図５に示すように、平面の面積が開口領域２０９より広いレジストパターン（第１マスクパターン）２１０を形成する。エミッタメサ幅方向のレジストパターン２１０の寸法は、エミッタメサ部の側部に形成されている第１絶縁層１０８および第２絶縁層１０９の層厚をエミッタメサ部の幅に加えた合計の寸法より大きくする。側部の第１絶縁層１０８および第２絶縁層１０９の層厚を加えた寸法より大きくすれば、開口領域２０９より広い面積のレジストパターン２１０となる。   Next, as shown in FIG. 5, a resist pattern (first mask pattern) 210 having a plane area wider than that of the opening region 209 is formed. The dimension of the resist pattern 210 in the emitter mesa width direction is made larger than the total dimension obtained by adding the thicknesses of the first insulating layer 108 and the second insulating layer 109 formed on the side of the emitter mesa part to the width of the emitter mesa part. If the dimension is made larger than the sum of the thicknesses of the first insulating layer 108 and the second insulating layer 109 on the side, the resist pattern 210 having a larger area than the opening region 209 is obtained.

このように形成したレジストパターン２１０を用いた選択的なエッチングにより、ＳｉＮ膜２０７をパターニングした第１絶縁層１０８および酸化シリコン膜２０８をパターニングした第２絶縁層１０９を形成する。第１絶縁層１０８は、エミッタコンタクト層１０６を含むエミッタメサ部の側部の第２絶縁層１０９の内側に配置された状態とする。また、第２絶縁層１０９は、ｉ−ＩｎＰ層２０３との間に空間を形成する庇部１０９ａを備えるように形成する。なお、第１絶縁層１０８は、エミッタメサ部の側面からｉ−ＩｎＰ層２０３の平面上に延在して形成されている。同様に、第２絶縁層１０９も、エミッタメサ部の側面からｉ−ＩｎＰ層２０３の平面上に延在して形成されている。また、庇部１０９ａは、第２絶縁層１０９のｉ−ＩｎＰ層２０３の平面上への延在部に形成される。   The first insulating layer 108 patterned with the SiN film 207 and the second insulating layer 109 patterned with the silicon oxide film 208 are formed by selective etching using the resist pattern 210 thus formed. The first insulating layer 108 is disposed inside the second insulating layer 109 on the side of the emitter mesa portion including the emitter contact layer 106. The second insulating layer 109 is formed so as to include a flange 109 a that forms a space with the i-InP layer 203. The first insulating layer 108 is formed to extend from the side surface of the emitter mesa portion on the plane of the i-InP layer 203. Similarly, the second insulating layer 109 is also formed to extend from the side surface of the emitter mesa portion on the plane of the i-InP layer 203. In addition, the flange 109a is formed in an extended portion of the second insulating layer 109 on the plane of the i-InP layer 203.

例えば、まず、レジストパターン２１０をマスクとし、Ｃ2Ｆ6ガスを用いた反応性イオンエッチングにより酸化シリコン膜２０８を選択的にエッチング除去することで、第２絶縁層１０９が形成できる。このようにして第２絶縁層１０９を形成した後、ＳＦ6ガスを用いた反応性イオンエッチングによりＳｉＮ膜２０７を選択的にエッチング除去することで、第１絶縁層１０８が形成できる。 For example, first, the second insulating layer 109 can be formed by selectively removing the silicon oxide film 208 by reactive ion etching using C 2 F 6 gas using the resist pattern 210 as a mask. After forming the second insulating layer 109 in this way, the first insulating layer 108 can be formed by selectively removing the SiN film 207 by reactive ion etching using SF 6 gas.

このＳＦ6ガスを用いた反応性イオンエッチングにおいて、レジストパターン２１０の形成領域以外のｉ−ＩｎＰ層２０３の領域が露出した後も、オーバーエッチングすることで、第１絶縁層１０８のｉ−ＩｎＰ層２０３直上の横方向の寸法を、レジストパターン２１０より小さくする。ＳＦ6ガスによる反応性イオンエッチングでは、酸化シリコンから構成されている第２絶縁層１０９はエッチングされない。このオーバーエッチングにより、庇部１０９ａが形成できる。 In the reactive ion etching using SF 6 gas, the i-InP layer of the first insulating layer 108 is over-etched even after the region of the i-InP layer 203 other than the region where the resist pattern 210 is formed is exposed. The lateral dimension just above 203 is made smaller than the resist pattern 210. In the reactive ion etching with SF 6 gas, the second insulating layer 109 made of silicon oxide is not etched. By this over-etching, the flange 109a can be formed.

なお、レジストパターン２１０は、この平面形状を基板１０１の側に投影したときに、レッジ構造部１０５ａを備えるエミッタ層１０５の形状（領域）より、上述した庇部１０９ａの寸法だけ大きくなるように形成する。レッジ構造部１０５ａの領域および庇部１０９ａとする領域の寸法を考慮し、レジストパターン２１０の平面形状の寸法を、エミッタメサ部の側部に形成されている第１絶縁層１０８および第２絶縁層１０９の層厚をエミッタメサ部の幅に加えた合計の寸法より大きくすればよい。例えば、レッジ構造部１０５ａを含めたエミッタ層１０５のエミッタ幅方向の長さが０．７μｍとなるようにする場合、レジストパターン２１０の平面形状は、エミッタ幅方向の長さが０．８μｍとなるように形成する。この場合、庇部１０９ａの平面方向（エミッタ幅方向）の寸法は、０．０５μｍ程度とすればよい。   The resist pattern 210 is formed so as to be larger than the shape (region) of the emitter layer 105 including the ledge structure 105a by the dimension of the flange 109a described above when this planar shape is projected onto the substrate 101 side. To do. Considering the dimensions of the region of the ledge structure portion 105a and the region of the flange portion 109a, the size of the planar shape of the resist pattern 210 is set to the first insulating layer 108 and the second insulating layer 109 formed on the side of the emitter mesa portion. This layer thickness may be made larger than the total dimension added to the width of the emitter mesa portion. For example, when the length in the emitter width direction of the emitter layer 105 including the ledge structure portion 105a is 0.7 μm, the planar shape of the resist pattern 210 is 0.8 μm in the emitter width direction. To form. In this case, the dimension in the planar direction (emitter width direction) of the flange 109a may be about 0.05 μm.

次に、図６に示すように、レジストパターン２１０および第１絶縁層１０８をマスクとして用いることで、エミッタ層１０５およびレッジ構造部１０５ａを形成する。例えば、塩酸系のエッチャントを用いたウエットエッチングによりｉ−ＩｎＰ層２０３をエッチングすることで、エミッタ層１０５およびレッジ構造部１０５ａが形成できる。   Next, as shown in FIG. 6, the emitter layer 105 and the ledge structure portion 105a are formed by using the resist pattern 210 and the first insulating layer 108 as a mask. For example, the emitter layer 105 and the ledge structure portion 105a can be formed by etching the i-InP layer 203 by wet etching using a hydrochloric acid-based etchant.

次に、レジストパターン２１０を除去した後、図７に示すように、開口領域２１１ａを備えるレジストパターン２１１、およびレジストパターン２１１の上に配置されて開口領域２１２ａを備えるレジストパターン２１２を形成する。開口領域２１１ａおよび開口領域２１２ａは、層厚方向の中心軸がほぼ一致するように形成する。また、開口領域２１１ａは、開口領域２１２ａより広く形成する。   Next, after removing the resist pattern 210, as shown in FIG. 7, a resist pattern 211 having an opening region 211a and a resist pattern 212 having an opening region 212a disposed on the resist pattern 211 are formed. The opening region 211a and the opening region 212a are formed so that the central axes in the layer thickness direction substantially coincide. The opening region 211a is formed wider than the opening region 212a.

次に、レジストパターン２１１およびレジストパターン２１１をマスクパターンとしてＰｔ、Ｔｉ、Ｍｏ、およびＡｕをこの順に堆積して金属膜２１３を形成することで、第２エミッタ電極１１０およびベース電極１１１を同時に形成する。ここで、レジストパターン２１２の開口領域２１２ａおよび庇部１０９ａを含む第２絶縁層１０９により制限されて、自己整合的にベース電極１１１が配置されて形成される。このため、庇部１０９ａより内側に形成されているレッジ構造部１０５ａに、ベース電極１１１が接触することなく形成される。また、ベース電極１１１は、レジストパターン２１１に接触することなく形成されるようになる。   Next, using the resist pattern 211 and the resist pattern 211 as a mask pattern, Pt, Ti, Mo, and Au are deposited in this order to form the metal film 213, thereby simultaneously forming the second emitter electrode 110 and the base electrode 111. . Here, the base electrode 111 is formed in a self-aligned manner, limited by the second insulating layer 109 including the opening region 212a of the resist pattern 212 and the flange 109a. For this reason, the base electrode 111 is formed without contacting the ledge structure portion 105a formed inside the flange portion 109a. Further, the base electrode 111 is formed without being in contact with the resist pattern 211.

次に、レジストパターン２１１およびレジストパターン２１２を除去する。これらのレジストパターンの除去により、金属膜２１３も同時に除去される。この後、レジストパターン（不図示）を用いた選択的なエッチングによりＩｎＧａＡｓ層２０１およびｐ+−ＩｎＧａＡｓ層２０２をパターニングすることで、図８に示すように、コレクタ層１０３およびベース層１０４を形成してベース・コレクタメサとし、素子間が分離された状態とする。また、公知のリフトオフ法により、コレクタ電極１１２および第３エミッタ電極１１３を形成する。 Next, the resist pattern 211 and the resist pattern 212 are removed. By removing these resist patterns, the metal film 213 is also removed at the same time. Thereafter, the InGaAs layer 201 and the p + -InGaAs layer 202 are patterned by selective etching using a resist pattern (not shown), thereby forming the collector layer 103 and the base layer 104 as shown in FIG. The base and collector mesa are separated from each other. Further, the collector electrode 112 and the third emitter electrode 113 are formed by a known lift-off method.

この後、ベンゾシクロブテンなどの絶縁性および耐熱性を有する有機樹脂を塗布して塗布膜を形成し、これを加熱して硬化し、この後、例えば反応性イオンエッチングによりエッチバックすることで第３エミッタ電極１１３の上面が露出するように、層間絶縁層１１４を形成する。また、層間絶縁層１１４の上に、第３エミッタ電極１１３に接続する配線１１５を形成する。   Then, an insulating and heat-resistant organic resin such as benzocyclobutene is applied to form a coating film, which is cured by heating, and then etched back by, for example, reactive ion etching. The interlayer insulating layer 114 is formed so that the upper surface of the three emitter electrode 113 is exposed. In addition, a wiring 115 connected to the third emitter electrode 113 is formed on the interlayer insulating layer 114.

上述した本実施の形態によれば、エミッタメサ部を、アンダーカット形状にすることなくドライエッチングにより加工できるため、再現性よく０．２５μｍ幅のエミッタメサ部が形成できる。また、エミッタメサ部とは独立してレッジ構造部１０５ａが形成でき、また、レッジ構造部１０５ａに接触することなく、自己整合的に０．２５μｍ程度の幅としたベース電極１１１を形成することができる。   According to the present embodiment described above, the emitter mesa portion can be processed by dry etching without forming an undercut shape, so that an emitter mesa portion having a width of 0.25 μm can be formed with good reproducibility. Further, the ledge structure portion 105a can be formed independently of the emitter mesa portion, and the base electrode 111 having a width of about 0.25 μm can be formed in a self-aligned manner without contacting the ledge structure portion 105a. .

さらに、第１絶縁層１０８（ＳｉＮ膜２０７）の厚さ制御により、ベース電極１１１の厚さが調整できる。前述したように、第２エミッタ電極１１０およびベース電極１１１は、金属膜２１３の堆積により同時に形成する。このため、ベース電極１１１を厚く形成すると、エミッタ電極１１０の周端下部と、ベース電極１１１の上端部とが接触する場合も発生する。ここで、第１絶縁層１０８を厚く形成すれば、エミッタ電極１１０の周端下部とベース電極１１１の上端部との層厚方向の距離をより大きくすることができる。言い換えると、第１絶縁層１０８を厚くすることで、エミッタ電極１１０と接触することなく、ベース電極１１１をより厚く形成することができるようになる。   Furthermore, the thickness of the base electrode 111 can be adjusted by controlling the thickness of the first insulating layer 108 (SiN film 207). As described above, the second emitter electrode 110 and the base electrode 111 are simultaneously formed by depositing the metal film 213. For this reason, when the base electrode 111 is formed thick, the lower part of the peripheral end of the emitter electrode 110 and the upper end part of the base electrode 111 may contact each other. Here, if the first insulating layer 108 is formed thick, the distance in the layer thickness direction between the lower end portion of the emitter electrode 110 and the upper end portion of the base electrode 111 can be increased. In other words, by increasing the thickness of the first insulating layer 108, the base electrode 111 can be formed thicker without being in contact with the emitter electrode 110.

また、第１絶縁層１０８は、ＳＦ6を用いた反応性イオンエッチングにより形成するため、この上の第２絶縁層１０９に庇部１０９ａを形成するためのアンダーカット量（サイドエッチング量、オーバーエッチング量）の制御性・再現性は非常に高い。このように、本実施の形態によれば、ＨＢＴ集積回路への応用が十分に期待できる。 In addition, since the first insulating layer 108 is formed by reactive ion etching using SF 6 , an undercut amount (side etching amount, overetching) for forming the flange 109a on the second insulating layer 109 on the first insulating layer 108 is formed. The controllability and reproducibility of the quantity are very high. Thus, according to this embodiment, application to an HBT integrated circuit can be sufficiently expected.

また、上述した実施の形態では、第１エミッタ電極１０７の上に、Ｐｔ／Ｔｉ／Ｍｏ／Ａｕの積層構造からなる第２エミッタ電極１１０が形成されるが、タングステン系の金属層とＰｔの層との接触抵抗は十分小さく、エミッタ抵抗の増大を招くことがなく、高周波特性を劣化させることはない。   In the above-described embodiment, the second emitter electrode 110 having a stacked structure of Pt / Ti / Mo / Au is formed on the first emitter electrode 107. However, a tungsten-based metal layer and a Pt layer are used. Contact resistance is sufficiently small, the emitter resistance is not increased, and the high frequency characteristics are not deteriorated.

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。例えば、第１エミッタ電極１０７はなくてもよく、この場合、図２を用いて説明した工程で金属層２０５を形成せず、この後の工程で第１エミッタ電極１０７を備えない状態とすればよい。この場合、第１絶縁層１０８および第２絶縁層１０９は、エミッタコンタクト層１０６の側部に配置されることになる。   It should be noted that the present invention is not limited to the embodiment described above, and that many modifications can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious. For example, the first emitter electrode 107 may not be provided. In this case, the metal layer 205 is not formed in the process described with reference to FIG. 2, and the first emitter electrode 107 is not provided in the subsequent process. Good. In this case, the first insulating layer 108 and the second insulating layer 109 are disposed on the side portion of the emitter contact layer 106.

また、例えば、基板、サブコレクタ層、コレクタ層、ベース層、エミッタ層、エミッタコンタクト層を、各々、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓから構成したが、これに限るものではなく、他の化合物半導体から構成してもよい。例えば、コレクタ層にＩｎＧａＡｓよりもバンドギャップの大きいＩｎＰを用い、ダブルヘテロ接合構造のバイポーラトランジスタであっても同様である。また、エミッタ層にＩｎＡｌＡｓを用いる構造のＨＢＴ、またはベース層にＧａＡｓＳｂやＩｎＧａＡｓＳｂを用いる構造のＨＢＴであっても、前述同様に本発明が適用できる。   Further, for example, the substrate, the subcollector layer, the collector layer, the base layer, the emitter layer, and the emitter contact layer are each composed of InP, InGaAs, InGaAs, InP, and InGaAs. You may comprise from a semiconductor. For example, the same applies to a bipolar transistor having a double heterojunction structure using InP having a larger band gap than InGaAs for the collector layer. The present invention can also be applied to an HBT having a structure using InAlAs for the emitter layer or an HBT having a structure using GaAsSb or InGaAsSb for the base layer.

１０１…基板、１０２…サブコレクタ層、１０３…コレクタ層、１０４…ベース層、１０５…エミッタ層、１０５ａ…レッジ構造部、１０６…エミッタコンタクト層、１０７…第１エミッタ電極、１０８…第１絶縁層、１０９…第２絶縁層、１０９ａ…庇部、１１０…第２エミッタ電極、１１１…ベース電極、１１２…コレクタ電極、１１３…第３エミッタ電極。   DESCRIPTION OF SYMBOLS 101 ... Substrate 102 ... Subcollector layer 103 ... Collector layer 104 ... Base layer 105 ... Emitter layer 105a ... Ledge structure part 106 ... Emitter contact layer 107 ... First emitter electrode 108 ... First insulating layer , 109 ... second insulating layer, 109a ... collar, 110 ... second emitter electrode, 111 ... base electrode, 112 ... collector electrode, 113 ... third emitter electrode.

Claims (2)

半絶縁性の化合物半導体からなる基板の上に、化合物半導体からなるコレクタコンタクト層を形成する工程と、
前記コレクタコンタクト層の上に化合物半導体からなるコレクタ層を形成する工程と、
前記コレクタ層の上に化合物半導体からなるベース層を形成する工程と、
前記ベース層の上に前記ベース層とは異なる化合物半導体からなりエミッタ層となる第１半導体層を形成する工程と、
前記第１半導体層の上に化合物半導体からなりエミッタコンタクト層となる第２半導体層を形成する工程と、
前記第２半導体層をパターニングしてエミッタコンタクト層を形成する工程と、
前記エミッタコンタクト層を含む前記第１半導体層の上に窒化シリコンからなる第１絶縁層を形成する工程と、
前記第１絶縁層の上に酸化シリコンからなる第２絶縁層を形成する工程と、
前記第１絶縁層および前記第２絶縁層の前記エミッタコンタクト層の上部に対応する領域に第１開口領域を形成する工程と、
平面の面積が前記第１開口領域より広い第１マスクパターンを前記第１開口領域を含む前記第２絶縁層の上に形成する工程と、
前記第１マスクパターンをマスクとして前記第２絶縁層を選択的にエッチングして前記第１マスクパターン以外の領域の前記第１絶縁層の表面を露出させ、前記第２絶縁層が前記エミッタコンタクト層の側部に配置される状態とする工程と、
前記第１マスクパターンをマスクとして前記第１絶縁層を選択的にエッチングして前記第１マスクパターン以外の領域の前記第１半導体層を露出させ、加えて、前記第１マスクパターンの下部領域の前記第１マスクパターンの周端部より内側の一部領域の前記第１半導体層を露出させ、前記エミッタコンタクト層の側部の前記第２絶縁層の内側に前記第１絶縁層が配置された状態とし、前記第２絶縁層に前記第１半導体層との間に空間を備える庇部を形成する工程と、
前記第１マスクパターンおよび前記第１絶縁層をマスクとして前記第１半導体層を選択的にエッチングし、前記エミッタコンタクト層の下部に配置されるエミッタ層および前記第１絶縁層の下部に配置されるレッジ構造部を形成する工程と、
前記第１マスクパターンを除去した後、前記第２絶縁層の形成領域を含んでこの形成領域より広い第２開口領域を有する第２マスクパターンを前記ベース層の上に形成する工程と、
少なくとも前記第２マスクパターンの第２開口領域の内側領域に金属を堆積することで、前記第２絶縁層の周囲および前記第２開口領域の内側の前記ベース層の上に自己整合的にベース電極を形成し、加えて、前記第２絶縁層および前記第１開口領域の内側の前記エミッタコンタクト層の上にエミッタ電極を形成する工程と、
前記第２マスクパターンを除去した後、前記コレクタコンタクト層に接続するコレクタ電極を形成する工程と
を少なくとも備えることを特徴とするバイポーラトランジスタの製造方法。 Forming a collector contact layer made of a compound semiconductor on a substrate made of a semi-insulating compound semiconductor;
Forming a collector layer made of a compound semiconductor on the collector contact layer;
Forming a base layer made of a compound semiconductor on the collector layer;
Forming a first semiconductor layer which is made of a compound semiconductor different from the base layer and becomes an emitter layer on the base layer;
Forming a second semiconductor layer made of a compound semiconductor and serving as an emitter contact layer on the first semiconductor layer;
Patterning the second semiconductor layer to form an emitter contact layer;
Forming a first insulating layer made of silicon nitride on the first semiconductor layer including the emitter contact layer;
Forming a second insulating layer made of silicon oxide on the first insulating layer;
Forming a first opening region in a region corresponding to an upper portion of the emitter contact layer of the first insulating layer and the second insulating layer;
Forming a first mask pattern having a plane area wider than the first opening region on the second insulating layer including the first opening region;
The second insulating layer is selectively etched using the first mask pattern as a mask to expose the surface of the first insulating layer in a region other than the first mask pattern, and the second insulating layer is the emitter contact layer. The step of being placed on the side of
The first insulating layer is selectively etched using the first mask pattern as a mask to expose the first semiconductor layer in a region other than the first mask pattern, and in addition, in a lower region of the first mask pattern The first semiconductor layer in a partial region inside the peripheral edge of the first mask pattern is exposed, and the first insulating layer is disposed inside the second insulating layer on the side of the emitter contact layer. Forming a collar portion having a space between the first semiconductor layer and the second insulating layer;
The first semiconductor layer is selectively etched using the first mask pattern and the first insulating layer as a mask, and is disposed below the emitter contact layer and the first insulating layer disposed below the emitter contact layer. Forming a ledge structure,
After removing the first mask pattern, forming a second mask pattern on the base layer having a second opening region wider than the formation region including the formation region of the second insulating layer;
A base electrode is formed in a self-aligned manner around the second insulating layer and on the base layer inside the second opening region by depositing a metal at least in the inner region of the second opening region of the second mask pattern. And, in addition, forming an emitter electrode on the second insulating layer and the emitter contact layer inside the first opening region;
And a step of forming a collector electrode connected to the collector contact layer after removing the second mask pattern. 半絶縁性の化合物半導体からなる基板と、
前記基板の上に形成された化合物半導体からなるサブコレクタ層と、
このサブコレクタ層の上に形成された化合物半導体からなるコレクタ層と、
このコレクタ層の上に形成された化合物半導体からなるベース層と、
このベース層の上に形成された前記ベース層とは異なる化合物半導体からなるエミッタ層と、
このエミッタ層の上に形成された化合物半導体からなるエミッタコンタクト層と、
前記コレクタ層の周囲の前記サブコレクタ層の上に形成されたコレクタ電極と、
前記エミッタ層の周囲の前記ベース層の上に形成されたベース電極と、
前記ベース電極と前記エミッタ層との間に配置されて前記エミッタ層と一体に形成されたレッジ構造部と、
前記エミッタコンタクト層の側面および前記レッジ構造部の表面に接して形成された窒化シリコンからなる第１絶縁層と、
前記エミッタコンタクト層の側部で前記第１絶縁層の側部に接して形成された酸化シリコンからなる第２絶縁層と、
前記エミッタコンタクト層の上に形成されたエミッタ電極と
を少なくとも備え、
前記基板の平面方向において、前記レッジ構造部の外形は前記第１絶縁層の外形と同じに形成され、
前記第２絶縁層の外形は前記第１絶縁層の外形より広く形成され、前記第２絶縁層は、前記エミッタコンタクト層および前記第１絶縁層の側方の前記ベース層との間に空間を形成する庇部を備え、
前記レッジ構造部と前記ベース電極とは、前記庇部の下の領域で離間している
ことを特徴とするバイポーラトランジスタ。 A substrate made of a semi-insulating compound semiconductor;
A subcollector layer made of a compound semiconductor formed on the substrate;
A collector layer made of a compound semiconductor formed on the subcollector layer;
A base layer made of a compound semiconductor formed on the collector layer;
An emitter layer made of a compound semiconductor different from the base layer formed on the base layer;
An emitter contact layer made of a compound semiconductor formed on the emitter layer;
A collector electrode formed on the subcollector layer around the collector layer;
A base electrode formed on the base layer around the emitter layer;
A ledge structure disposed between the base electrode and the emitter layer and integrally formed with the emitter layer;
A first insulating layer made of silicon nitride formed in contact with a side surface of the emitter contact layer and a surface of the ledge structure portion;
A second insulating layer made of silicon oxide formed on the side of the emitter contact layer and in contact with the side of the first insulating layer;
At least an emitter electrode formed on the emitter contact layer,
In the planar direction of the substrate, the outer shape of the ledge structure portion is formed to be the same as the outer shape of the first insulating layer,
The outer shape of the second insulating layer is wider than the outer shape of the first insulating layer, and the second insulating layer has a space between the emitter contact layer and the base layer on the side of the first insulating layer. With a buttock to form,
The bipolar transistor, wherein the ledge structure portion and the base electrode are separated from each other in a region below the flange portion.
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