JP2008227221A - Heterojunction bipolar transistor and its manufacturing method - Google Patents

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Kenji Kurishima
賢二 栗島
Norihide Kayao
典秀 柏尾
Shiyouji Yamahata
章司 山幡
Yoshino Fukai
佳乃 深井
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a heterojunction bipolar transistor capable of providing a base electrode having a satisfactory contact characteristic in a good reproducible manner, and to provide its manufacturing method. <P>SOLUTION: The heterojunction bipolar transistor of this invention comprises an n<SP>-</SP>-type InGaAs/InAlGaAs/InP collector layer 3, a p<SP>+</SP>-type InGaAs base layer 4, and an n-type InP emitter layer 5 sequentially deposited on a semi-insulating InP substrate 1. Furhter, The n-type InP emitter layer 5 comprises an InP ledge layer structure 7, a base electrode 10 comprises an internal base electrode 12 and an external base electrode 13. The internal base electrode 12 regulates the outer circumferential part of a collector mesa region in a self-alignment manner to contact with the InP ledge structure 7. A part of the external base electrode 13 is formed on the internal base electrode 12, and the remaing part of the external base electrode 13 is formed on an embedded layer 14 formed out of the collector mesa region. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、超高速集積回路を実現する上で有用なヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏ１ａｒ Ｔｒａｎｓｉｓｔｏｒ、以下、ＨＢＴとする。）に関する。   The present invention relates to a heterojunction bipolar transistor (hereinafter referred to as HBT) that is useful in realizing an ultrahigh-speed integrated circuit.

ＨＢＴの高周波性能を向上させるためには、ベース抵抗とコレクタ容量を削減することが重要である。従来、コレクタ容量を削減する手法の一つとして、ベース電極下のコレクタ層の一部を、誘電率の低い絶縁材料に置き換える手法が提案されている。これを実現する最も簡便な手法として、コレクタメサ領域の形成時にサイドエッチングを実施し、ベース電極下にアンダーカット構造を形成する手法がある。   In order to improve the high-frequency performance of the HBT, it is important to reduce the base resistance and the collector capacitance. Conventionally, as one technique for reducing the collector capacitance, a technique has been proposed in which a part of the collector layer under the base electrode is replaced with an insulating material having a low dielectric constant. As the simplest method for realizing this, there is a method in which side etching is performed at the time of forming the collector mesa region and an undercut structure is formed under the base electrode.

図１２は、従来のＨＢＴの断面図である。図１２では、上記のアンダーカット構造を形成する手法を用いて製作されたＨＢＴの一例を示している。図１２において、１は半絶縁性ＩｎＰ基板、２はＩｎＧａＡｓとＩｎＰから形成されるＮ＋型ＩｎＧａＡｓ／ＩｎＰサブコレクタ層、３はＩｎＧａＡｓ、ＩｎＡｌＧａＡｓおよびＩｎＰから形成されるＮ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層、４はＰ＋型ＩｎＧａＡｓベース層、５はＮ型ＩｎＰエミッタ層、６はＰ−型ＩｎＧａＡｓエミッタキャップ層であり、９はコレクタ電極、１０はベース電極、１１はエミッタ電極である。また、７はエミッタメサ構造の周辺部における再結合電流を抑制するためのＩｎＰレッジ層構造、８はＩｎＰレッジ層構造７の表面を保護するための絶縁保護膜である。絶縁保護膜８は、シリコン窒化膜やシリコン酸化膜などが用いられる。更に、１５はＨＢＴ全体を保護するための絶縁保護膜であり、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）やポリイミドなどが用いられる。 FIG. 12 is a cross-sectional view of a conventional HBT. FIG. 12 shows an example of an HBT manufactured using the above-described technique for forming an undercut structure. In FIG. 12, 1 is a semi-insulating InP substrate, 2 is an N + type InGaAs / InP subcollector layer formed from InGaAs and InP, and 3 is an N − type InGaAs / InAlGaAs / InP formed from InGaAs, InAlGaAs, and InP. The collector layer, 4 is a P + -type InGaAs base layer, 5 is an N-type InP emitter layer, 6 is a P − -type InGaAs emitter cap layer, 9 is a collector electrode, 10 is a base electrode, and 11 is an emitter electrode. Reference numeral 7 denotes an InP ledge layer structure for suppressing a recombination current in the peripheral portion of the emitter mesa structure, and reference numeral 8 denotes an insulating protective film for protecting the surface of the InP ledge layer structure 7. As the insulating protective film 8, a silicon nitride film, a silicon oxide film, or the like is used. Further, reference numeral 15 denotes an insulating protective film for protecting the entire HBT, and BCB (benzocyclobutylene), polyimide, or the like is used.

図１２に示す従来のＨＢＴは、エミッタ電極１１の形成、エミッタメサ構造の形成、ベース電極１０の形成、コレクタメサ領域の形成、コレクタ電極９の形成、そして、素子間分離メサ形成を行った後に、ＢＣＢなどの絶縁保護膜１５をスピン・コーティングすることによって実現される。コレクタメサ領域を形成する際にサイドエッチングを行うと、アンダーカット構造１６が形成され、アンダーカット構造１６に誘電率の低い絶縁保護膜１５が埋め込まれることによって、コレクタ容量が削減されることになる。   In the conventional HBT shown in FIG. 12, after forming the emitter electrode 11, forming the emitter mesa structure, forming the base electrode 10, forming the collector mesa region, forming the collector electrode 9, and forming the inter-element isolation mesa, This is realized by spin-coating the insulating protective film 15. If side etching is performed when forming the collector mesa region, the undercut structure 16 is formed, and the insulating protective film 15 having a low dielectric constant is embedded in the undercut structure 16, thereby reducing the collector capacitance.

アンダーカット構造１６を形成してコレクタ容量を削減する上記手法は、比較的簡便に実施できることが長所といえる。しかしながら、プロセス中にサイドエッチング量をモニターすることができないことから、意図した寸法のアンダーカット構造１６を高精度に実現することが困難であるという欠点を有している。例えば、サイドエッチング量が意図した以上に大きくなると、Ｐ＋型ＩｎＧａＡｓベース層４の表面とベース電極１０との接触面積が著しく減少してしまい、ベース電極１０に内在している応力などによって、ベース電極１０自体が剥離してしまうことさえある。このため、サイドエッチング量をむやみに増やすことができず、コレクタ容量を大幅に削減することが難しい。 It can be said that the above-described method of reducing the collector capacity by forming the undercut structure 16 can be implemented relatively easily. However, since the amount of side etching cannot be monitored during the process, it has a drawback that it is difficult to realize the undercut structure 16 having an intended dimension with high accuracy. For example, if the side etching amount becomes larger than intended, the contact area between the surface of the P + -type InGaAs base layer 4 and the base electrode 10 is remarkably reduced. The electrode 10 itself may even peel off. For this reason, the amount of side etching cannot be increased unnecessarily, and it is difficult to significantly reduce the collector capacity.

そこで、上記欠点を克服する手法として、コレクタメサ領域を形成した後にコレクタメサ領域外を誘電率の低い絶縁体で埋め込み、しかる後に、ベース電極を形成する手法が提案されている（非特許文献１参照）。ベース電極は、半導体ベース層上と埋め込まれた絶縁体上にまたがって形成されるので、機械的強度を気にする必要はない。基本的に、コレクタ容量は、コレクタメサ領域を形成する際に用いられるエッチング・マスクのパターン寸法に依存し、ベース電極の寸法や形成工程には影響されない。図１３は、従来の他のＨＢＴの断面図である。図１３では、上記のコレクタメサ領域外に絶縁体で埋め込む手法を用いて製作されたＨＢＴの一例を示している。なお、図１２に示すＨＢＴと同様の構造には同じ番号を付し、説明を省略する。図１３において、１４はコレクタメサ領域外に埋め込まれた絶縁体である埋め込み層である。埋め込み層１４は、シリコン酸化物、ＢＣＢ、あるいは、ポリイミドなどの絶縁材料から形成される。図１３から分かるように、ベース電極１０はＰ＋型ＩｎＧａＡｓベース層４と埋め込み層１４上に形成されており、基本的に、コレクタメサ領域面積がベース電極１０の寸法や形状に左右されることはない。 Therefore, as a technique for overcoming the above drawbacks, a technique has been proposed in which the collector mesa region is formed, the outside of the collector mesa region is filled with an insulator having a low dielectric constant, and then the base electrode is formed (see Non-Patent Document 1). . Since the base electrode is formed over the semiconductor base layer and the embedded insulator, there is no need to worry about mechanical strength. Basically, the collector capacitance depends on the pattern size of the etching mask used when forming the collector mesa region, and is not affected by the size of the base electrode or the formation process. FIG. 13 is a cross-sectional view of another conventional HBT. FIG. 13 shows an example of an HBT manufactured using a technique of embedding with an insulator outside the collector mesa region. In addition, the same number is attached | subjected to the structure similar to HBT shown in FIG. 12, and description is abbreviate | omitted. In FIG. 13, reference numeral 14 denotes a buried layer which is an insulator buried outside the collector mesa region. The buried layer 14 is made of an insulating material such as silicon oxide, BCB, or polyimide. As can be seen from FIG. 13, the base electrode 10 is formed on the P + -type InGaAs base layer 4 and the buried layer 14, and basically the collector mesa region area depends on the size and shape of the base electrode 10. Absent.

図１４乃至図２１は、図１３に示すＨＢＴを実現する製造工程を示す断面図である。以下、図１３に示すＨＢＴを製造する製造工程の一例を説明する。まず、図１４に示すように、ＨＢＴエピタキシャル基板上にＷなどの金属をスパッタ法により堆積し、エミッタ電極１１を形成する。次に、図１５に示すように、エミッタメサ構造を形成するためのフォトレジスト・マスクを形成し、誘導結合型プラズマ反応性イオンエッチング（以下、ＩＣＰ−ＲＩＥとする。）法を用いて、Ｎ型ＩｎＰエミッタ層５の途中までエッチングを行い、その後、フォトレジスト・マスクを除去する。ここで、Ｎ型ＩｎＰエミッタ層５の一部を残す理由は、Ｐ＋型ＩｎＧａＡｓベース層４の表面を暴露しないことによって、ベース電極１０の形成直前までベース層界面を保護することである。更に、別の理由として、残されたＮ型ＩｎＰエミッタ層５を用いてＩｎＰレッジ層構造７を形成し、エミッタメサ構造の周辺部の再結合電流を抑制することである。次に、図１６に示すように、コレクタメサ領域を形成するため、フォトレジスト・マスク１８を形成し、ＩＣＰ−ＲＩＥ法により、残されたＮ型ＩｎＰエミッタ層５、Ｐ＋型ＩｎＧａＡｓベース層４およびＮ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層３を連続的に除去する。（ちなみに非特許文献１では、エミッタメサ構造にシリコン酸化膜からなる厚めのサイドウォール（Ｓｉｄｅｗａｌｌ）を形成し、これをエッチング・マスクに用いる手法がとられている。）
次に、図１７に示すように、コレクタメサ領域の形成後に、半導体に比べて誘電率の低いシリコン酸化物などの埋め込み層１４をコレクタメサ領域外に埋め込む。これを実現する手法としては、図１６に示したフォトレジスト・マスク１８を残した状態でスパッタ法により埋め込み層１４を堆積し、その後、フォトレジスト・マスク１８をリフトオフ除去する手法がある。別の手法としては、図１６に示すフォトレジスト・マスク１８を除去した後に埋め込み層１４を堆積し、コレクタメサ領域に該当する部分の埋め込み層１４だけを選択的にエッチング除去する手法もある。あるいは、埋め込み層１４を厚く堆積し、これを平坦化した後に、ウエハ全面をエッチバックすることによってコレクタメサ領域を頭出しする手法もある。その後、シリコン酸化物などの埋め込み層１４を埋め込んだ後にベース電極１０を形成すれば所望のメサ構造が得られることになるが、その前に、エミッタメサ構造とベース電極１０との電気的絶縁を確保するために、絶縁保護膜８を形成する。なお、絶縁保護膜８としては、シリコン窒化膜やシリコン酸化膜などが利用されるが、どちらの絶縁材料を利用するかは、ベース電極１０の形成方法などに依存する。そして、エミッタメサ構造を包含するようにフォトレジスト・マスク１７を形成し、反応性イオンエッチング（以下、ＲＩＥとする。）法により絶縁保護膜８を選択的に除去する。（ちなみに非特許文献１では、エミッタメサ構造にシリコン酸化膜からなる薄めのサイドウォールを形成することによって、ベース電極１０との電気的絶縁を確保している。）
そして、図１８に示すように、残された絶縁保護膜８をマスクにして、Ｎ型ＩｎＰエミッタ層５を除去し、Ｐ＋型ＩｎＧａＡｓベース層４の表面を暴露すれば、ＩｎＰレッジ層構造７を形成することができる。ちなみに、絶縁保護膜８は、ＩｎＰレッジ層構造７の表面を保護し安定化させる役割も担っている。次に、図１９に示すように、フォトレジスト・マスク１７を除去し、Ｐｔ／ＷあるいはＴｉ／Ｗからなるベース電極１０を蒸着法やスパッタ法などによって堆積する。ここで、ＰｔやＴｉは、Ｐ＋型ＩｎＧａＡｓベース層４とのコンタクト特性を良好にするために用いられており、数ｎｍ程度の薄い膜で良い。一方、Ｗ金属は、ベース電極１０自体の抵抗値を下げるために用いられており、数百ｎｍ程度と比較的厚く堆積する必要がある。次に、図２０に示すように、エミッタメサ構造上などの不要なＰｔ／ＷあるいはＴｉ／ＷをＲＩＥ法により除去する。そして、図２１に示すように、絶縁保護膜８と埋め込み層１４を開口し、Ｎ＋型ＩｎＧａＡｓ／ＩｎＰサブコレクタ層２上にコレクタ電極９を形成する。更に、素子間分離メサ形成を実施し、ＢＣＢやポリイミドなどの絶縁保護膜１５をスピン・コーティングすれば、図１３に示したＨＢＴを実現することができる。
T.Oka,K.Hirata, K.Ouchi, H.Uchiyama, K.Mochizuki and T.Nakamura, “Small-Scaled InGaP/GaAs HBT’swith WSi/Ti Base Electrode and Buried SiO2, ”IEEE Transactions on Electron Devices, Volume 45, Number 11 November,1998, pp.2276-2282 14 to 21 are cross-sectional views showing manufacturing steps for realizing the HBT shown in FIG. Hereinafter, an example of a manufacturing process for manufacturing the HBT shown in FIG. 13 will be described. First, as shown in FIG. 14, a metal such as W is deposited on the HBT epitaxial substrate by sputtering to form the emitter electrode 11. Next, as shown in FIG. 15, a photoresist mask for forming the emitter mesa structure is formed, and N-type is used by inductively coupled plasma reactive ion etching (hereinafter referred to as ICP-RIE). Etching is performed halfway through the InP emitter layer 5, and then the photoresist mask is removed. Here, the reason for leaving a part of the N-type InP emitter layer 5 is to protect the base layer interface until just before the base electrode 10 is formed by not exposing the surface of the P + -type InGaAs base layer 4. Another reason is that the remaining N-type InP emitter layer 5 is used to form an InP ledge layer structure 7 to suppress recombination current in the periphery of the emitter mesa structure. Next, as shown in FIG. 16, a photoresist mask 18 is formed in order to form a collector mesa region, and the remaining N-type InP emitter layer 5, P + -type InGaAs base layer 4 and ICP-RIE method are formed. The N − type InGaAs / InAlGaAs / InP collector layer 3 is continuously removed. (By the way, Non-Patent Document 1 employs a technique in which a thick side wall (Sidewall) made of a silicon oxide film is formed in the emitter mesa structure and used as an etching mask.)
Next, as shown in FIG. 17, after the collector mesa region is formed, a buried layer 14 such as silicon oxide having a dielectric constant lower than that of the semiconductor is buried outside the collector mesa region. As a technique for realizing this, there is a technique in which the buried layer 14 is deposited by the sputtering method with the photoresist mask 18 shown in FIG. 16 left, and then the photoresist mask 18 is lifted off. As another technique, there is a technique in which the buried layer 14 is deposited after removing the photoresist mask 18 shown in FIG. 16, and only the buried layer 14 corresponding to the collector mesa region is selectively etched away. Alternatively, there is a method of cueing the collector mesa region by depositing the buried layer 14 thick and planarizing it, and then etching back the entire wafer surface. After that, if the base electrode 10 is formed after embedding the buried layer 14 such as silicon oxide, a desired mesa structure can be obtained. Before that, electrical insulation between the emitter mesa structure and the base electrode 10 is ensured. In order to do so, an insulating protective film 8 is formed. Note that a silicon nitride film, a silicon oxide film, or the like is used as the insulating protective film 8, but which insulating material is used depends on a method of forming the base electrode 10 and the like. Then, a photoresist mask 17 is formed so as to include the emitter mesa structure, and the insulating protective film 8 is selectively removed by a reactive ion etching (hereinafter referred to as RIE) method. (In Non-Patent Document 1, electrical insulation from the base electrode 10 is ensured by forming a thin sidewall made of a silicon oxide film in the emitter mesa structure.)
Then, as shown in FIG. 18, by using the remaining insulating protective film 8 as a mask, the N-type InP emitter layer 5 is removed and the surface of the P + -type InGaAs base layer 4 is exposed. Can be formed. Incidentally, the insulating protective film 8 also plays a role of protecting and stabilizing the surface of the InP ledge layer structure 7. Next, as shown in FIG. 19, the photoresist mask 17 is removed, and the base electrode 10 made of Pt / W or Ti / W is deposited by vapor deposition or sputtering. Here, Pt and Ti are used for improving the contact characteristics with the P + -type InGaAs base layer 4 and may be a thin film of about several nm. On the other hand, the W metal is used to lower the resistance value of the base electrode 10 itself, and needs to be deposited relatively thickly on the order of several hundred nm. Next, as shown in FIG. 20, unnecessary Pt / W or Ti / W on the emitter mesa structure or the like is removed by the RIE method. Then, as shown in FIG. 21, the insulating protective film 8 and the buried layer 14 are opened, and the collector electrode 9 is formed on the N + type InGaAs / InP subcollector layer 2. Further, if the element isolation mesa is formed and the insulating protective film 15 such as BCB or polyimide is spin-coated, the HBT shown in FIG. 13 can be realized.
T.Oka, K.Hirata, K.Ouchi, H.Uchiyama, K.Mochizuki and T.Nakamura, “Small-Scaled InGaP / GaAs HBT'swith WSi / Ti Base Electrode and Buried SiO2,” IEEE Transactions on Electron Devices, Volume 45, Number 11 November, 1998, pp.2276-2282

しかしながら、上述した従来の他のＨＢＴの製造方法を用いることによって、ベース電極１０の形成とは独立にコレクタメサ領域を形成することが可能となり、コレクタメサ領域をより一層微細化することが可能となる結果、コレクタ容量を大幅に削減できると期待できるものの、上記の製造方法では、複雑なプロセス工程を経た後、ベース電極１０を形成しなければならないことから、良好で均一なベース・コンタクト特性を再現性良く実現することが難しいといった問題があった。これから、素子の微細化や集積回路の大規模化を困難にする虞を否定できないといった問題があった。   However, by using another conventional HBT manufacturing method described above, the collector mesa region can be formed independently of the formation of the base electrode 10, and the collector mesa region can be further miniaturized. Although the collector capacity can be expected to be greatly reduced, the above manufacturing method requires a base electrode 10 to be formed after a complicated process step, so that a good and uniform base contact characteristic is reproducible. There was a problem that it was difficult to realize well. As a result, there has been a problem that it cannot be denied that there is a risk of difficulty in miniaturizing elements and increasing the scale of integrated circuits.

以下、上記の問題点を具体的に説明する。まず、上記の製造方法では、Ｐ＋型ＩｎＧａＡｓベース層４の表面を暴露するために、Ｎ型ＩｎＰエミッタ層５を選択性ウェットエッチングで除去する必要があるが、エッチングが完了したかどうかを判断することが大変難しい。これは、図１７から分かるように、エッチングするＮ型ＩｎＰエミッタ層５領域がミクロン単位の寸法しかないためである。一般に、ＩｎＰ／ＩｎＧａＡｓ系半導体では、半導体膜の干渉色が材料に依存して（可視光領域で）変化することから、選択性ウェットエッチングの終点判定を目視で確認することができる。しかしながら、図１３に示した従来の他のＨＢＴでは、エッチング領域がミクロン単位の寸法しかないことから、終点判定を目視で判断することは不可能である。従って、事前に厚膜などを使ってエッチング速度を求めておき、適当なエッチング時間を設定した上でウェットエッチングを実施する必要がある。しかしながら、微細で複雑な構造においては、エッチング速度が、事前に求めておいた値とは異なることが往々にして生じる。例えば、Ｎ型ＩｎＰエミッタ層５は、絶縁保護膜８を堆積した際や、絶縁保護膜８をＲＩＥ法などで除去した際に、表面が著しく改質されることがあり、ウェットエッチング速度が大きく変化する場合がある。また、コレクタメサ領域と埋め込み層１４との境界に着目すると、埋め込み層１４を形成する際にもＮ型ＩｎＰエミッタ層５への損傷は避けられないので、これによりエッチング特性が変化するおそれもある。更に、実際は、コレクタメサ領域と埋め込み層１４との境界付近は平坦ではなく、ある程度の段差が生じているので、これも、安定したウェットエッチングの実現に対してマイナス要因となる。仮に、エッチング速度が予想以上に少なければ、Ｎ型ＩｎＰエミッタ層５の一部が残りベース電極１０のコンタクト特性を著しく損なう危険性がある。逆に、Ｎ型ＩｎＰエミッタ層５を完全に除去するためにエッチング時間を必要以上とれば、絶縁保護膜８下のＩｎＰレッジ層構造７にもサイドエッチングが入ってしまい、ＩｎＰレッジ層構造７の幅が縮小してしまう。こうなるとＩｎＰレッジ層構造７の機能が低下し、エミッタメサ構造の周辺部の再結合電流を十分に抑制することができなくなり、電流利得の劣化を招くことになる。予め、ＩｎＰレッジ層構造７の幅を広めに設定しておけば、たとえサイドエッチングが入りすぎたとしても、レッジ機能の著しい劣化を回避することはできる。しかしながら、これは、コレクタメサ領域を拡大させることになるので、コレクタ容量削減という本来の目的に対してはマイナスに働くことになる。更に、過剰なエッチングにより、コレクタメサ領域と埋め込み層１４との境界が侵食される危険性もある。以上のことから、図１３に示した従来の他のＨＢＴでは、Ｐ＋型ＩｎＧａＡｓベース層４の表面を制御性良く暴露することが難しく、良好なベース・コンタクト特性を再現性良く実現することが困難となる。 Hereinafter, the above problem will be described in detail. First, in the above manufacturing method, it is necessary to remove the N-type InP emitter layer 5 by selective wet etching in order to expose the surface of the P + -type InGaAs base layer 4, but it is determined whether or not the etching is completed. It is very difficult to do. This is because, as can be seen from FIG. 17, the N-type InP emitter layer 5 region to be etched has a dimension of a micron unit. In general, in an InP / InGaAs-based semiconductor, the interference color of a semiconductor film changes depending on the material (in the visible light region), so that the end point determination of selective wet etching can be visually confirmed. However, in the other conventional HBT shown in FIG. 13, it is impossible to visually determine the end point because the etching region has only a micron size. Therefore, it is necessary to obtain the etching rate using a thick film in advance and to perform wet etching after setting an appropriate etching time. However, in fine and complex structures, the etching rate often differs from the value previously determined. For example, the surface of the N-type InP emitter layer 5 may be significantly modified when the insulating protective film 8 is deposited or when the insulating protective film 8 is removed by RIE or the like, and the wet etching rate is high. May change. If attention is paid to the boundary between the collector mesa region and the buried layer 14, damage to the N-type InP emitter layer 5 is unavoidable even when the buried layer 14 is formed, which may change the etching characteristics. Furthermore, in practice, the vicinity of the boundary between the collector mesa region and the buried layer 14 is not flat and has a certain level of difference, which is also a negative factor for the realization of stable wet etching. If the etching rate is lower than expected, there is a risk that a part of the N-type InP emitter layer 5 remains and the contact characteristics of the base electrode 10 are significantly impaired. Conversely, if the etching time is longer than necessary to completely remove the N-type InP emitter layer 5, side etching also enters the InP ledge layer structure 7 under the insulating protective film 8, and the InP ledge layer structure 7 The width will be reduced. In this case, the function of the InP ledge layer structure 7 is deteriorated, and the recombination current in the peripheral portion of the emitter mesa structure cannot be sufficiently suppressed, resulting in deterioration of current gain. If the width of the InP ledge layer structure 7 is set to be wide in advance, the ledge function can be prevented from remarkably deteriorating even if side etching is excessive. However, this enlarges the collector mesa area, and this has a negative effect on the original purpose of reducing the collector capacity. Further, there is a risk that excessive etching may erode the boundary between the collector mesa region and the buried layer 14. From the above, in the other conventional HBT shown in FIG. 13, it is difficult to expose the surface of the P + -type InGaAs base layer 4 with good controllability, and good base contact characteristics can be realized with good reproducibility. It becomes difficult.

また、図１９と図２０を比較すれば分かるように、エミッタメサ構造上のベース電極１０を除去する必要がある。しかしながら、エミッタの微細化が進むと、エミッタメサ構造の頭出しに対するエッチング条件が厳しくなることが予想される。図１３に示した従来の他のＨＢＴでは、より高精度な条件出しを行う必要があり、素子の微細化とともにプロセス難易度が急激に増加することが懸念される。これから、素子の微細化や集積回路の大規模化を困難にする虞を否定できないといった問題があった。   Further, as can be seen by comparing FIG. 19 and FIG. 20, it is necessary to remove the base electrode 10 on the emitter mesa structure. However, it is expected that the etching conditions for the cueing of the emitter mesa structure will become stricter as the emitter becomes finer. In the other conventional HBT shown in FIG. 13, it is necessary to determine conditions with higher accuracy, and there is a concern that the process difficulty level rapidly increases with the miniaturization of elements. As a result, there has been a problem that it cannot be denied that there is a risk of difficulty in miniaturizing elements and increasing the scale of integrated circuits.

本発明は、こうした問題に鑑みてなされたものであり、良好なコンタクト特性を有するベース電極を再現性良く実現できるヘテロ接合バイポーラトランジスタとその製造方法を提供することを目的とする。   The present invention has been made in view of these problems, and an object thereof is to provide a heterojunction bipolar transistor capable of realizing a base electrode having good contact characteristics with good reproducibility and a method for manufacturing the same.

上記目的達成のため、本発明に係るヘテロ接合バイポーラトランジスタでは、半導体基板上に、コレクタ層、ベース層およびエミッタ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層は、レッジ層構造を備え、ベース電極は、第１のベース電極と第２のベース電極から構成されており、前記第１のベース電極は、コレクタメサ領域の外周部を自己整合的に規定しつつ、前記レッジ層構造と接触し、前記第２のベース電極の一部が、前記第１のベース電極上に形成され、かつ、前記第２のベース電極の残りの部分が、前記コレクタメサ領域外に形成された絶縁体上に形成されていることを特徴としている。   To achieve the above object, in the heterojunction bipolar transistor according to the present invention, in the heterojunction bipolar transistor in which a collector layer, a base layer, and an emitter layer are sequentially stacked on a semiconductor substrate, the emitter layer has a ledge layer structure. The base electrode is composed of a first base electrode and a second base electrode, and the first base electrode is in contact with the ledge layer structure while defining the outer periphery of the collector mesa region in a self-aligning manner. And a part of the second base electrode is formed on the first base electrode, and a remaining part of the second base electrode is formed on the insulator formed outside the collector mesa region. It is characterized by being formed.

また、請求項２に記載のように、請求項１に記載の本発明に係るヘテロ接合バイポーラトランジスタでは、前記エミッタ層を形成する材料は、ＩｎＰ、ＩｎＡｌＰ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓのいずれかであることを特徴としている。   According to a second aspect of the present invention, in the heterojunction bipolar transistor according to the first aspect of the present invention, the material forming the emitter layer is any one of InP, InAlP, InGaP, InGaAsP, InAlAs, and InAlGaAs. It is characterized by being.

また、請求項３に記載のように、請求項１乃至２のいずれかに記載の本発明に係るヘテロ接合バイポーラトランジスタでは、前記ベース層を形成する材料は、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｌＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＧａＡｓＳｂのいずれかであることを特徴としている。   According to a third aspect of the present invention, in the heterojunction bipolar transistor according to the first or second aspect of the present invention, the material forming the base layer is InGaAs, InGaAsP, InAlGaAs, GaAsSb, InGaAsSb. Or AlGaAsSb.

また、請求項４に記載のように、請求項１乃至３のいずれかに記載の本発明に係るヘテロ接合バイポーラトランジスタでは、前記絶縁体を形成する材料は、シリコン酸化物、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ポリイミドのいずれかであることを特徴としている。   Further, as described in claim 4, in the heterojunction bipolar transistor according to the present invention described in any one of claims 1 to 3, the material forming the insulator is silicon oxide, BCB (benzocycle), It is characterized by being one of polyimides.

また、請求項５に記載のように、請求項１乃至４のいずれかに記載の本発明に係るヘテロ接合バイポーラトランジスタでは、前記第１のベース電極を形成する材料が、前記ベース層を形成する材料とオーミック接触を形成する第１の金属と、前記エミッタ層を形成する材料とショットキー接触を形成する第２の金属とを含むことを特徴としている。   Further, in the heterojunction bipolar transistor according to the present invention as set forth in claim 5, the material forming the first base electrode forms the base layer. It includes a first metal that forms an ohmic contact with the material, and a second metal that forms a Schottky contact with the material forming the emitter layer.

また、請求項６に記載のように、請求項５に記載の本発明に係るヘテロ接合バイポーラトランジスタでは、前記第１の金属は、前記エミッタ層に接触しないことを特徴としている。   According to a sixth aspect of the present invention, in the heterojunction bipolar transistor according to the fifth aspect of the present invention, the first metal does not contact the emitter layer.

また、請求項７に記載のように、請求項５または６に記載の本発明に係るヘテロ接合バイポーラトランジスタでは、前記第２の金属は、前記エミッタ層に接触していることを特徴としている。   According to a seventh aspect of the present invention, in the heterojunction bipolar transistor according to the fifth or sixth aspect of the present invention, the second metal is in contact with the emitter layer.

また、請求項８に記載のように、請求項５乃至７のいずれかに記載の本発明に係るヘテロ接合バイポーラトランジスタでは、前記第２の金属が、ＷあるいはＷＳｉであることを特徴としている。   In addition, as described in claim 8, in the heterojunction bipolar transistor according to any of claims 5 to 7, the second metal is W or WSi.

また、請求項９に記載のように、請求項１乃至８のいずれかに記載の本発明に係るヘテロ接合バイポーラトランジスタの製造方法では、前記エミッタ層の途中までエッチングして形成されたエミッタメサ構造上に絶縁保護膜を堆積する工程と、前記エミッタメサ構造を包含する第１のエッチング・マスクを前記絶縁保護膜上に形成した後、前記絶縁保護膜を選択的にエッチングする工程と、残された前記絶縁保護膜をエッチング・マスクとして用いて、前記エミッタ層をエッチング除去することによって、レッジ層構造を形成し、かつ、ベース層表面を暴露する工程と、前記第１のエッチング・マスクを残した状態で、前記第１のベース電極を形成する材料を蒸着法あるいはスパッタ法によって堆積し、しかる後に、リフトオフ法を用いて前記第１のエッチング・マスクを除去することによって、ベース層表面にレッジ層側壁部と接触した前記第１のベース電極を形成する材料を残す工程と、前記エミッタメサ構造を包含する第２のエッチング・マスクを用いて、前記第１のベース電極を形成する材料、前記ベース層および前記コレクタ層を順次エッチングすることによって、前記コレクタメサ領域を前記第１のベース電極に対して自己整合的に形成する工程と、前記コレクタメサ領域外に、前記コレクタメサ領域の側壁に接するように、前記絶縁体を形成する工程と、前記第１のベース電極および前記絶縁体上に前記第２のベース電極を形成する工程とを含むことを特徴としている。   According to a ninth aspect of the present invention, in the method of manufacturing a heterojunction bipolar transistor according to the first aspect of the present invention, the emitter mesa structure formed by etching partway through the emitter layer is provided. Depositing an insulating protective film on the insulating protective film; forming a first etching mask including the emitter mesa structure on the insulating protective film; and selectively etching the insulating protective film; Using the insulating protective film as an etching mask, the emitter layer is etched away to form a ledge layer structure and exposing the surface of the base layer, and the first etching mask remains Then, the material for forming the first base electrode is deposited by vapor deposition or sputtering, and thereafter, the material is formed by using the lift-off method. Removing the first etching mask to leave a material for forming the first base electrode in contact with the side wall of the ledge layer on the surface of the base layer; and a second etching mask including the emitter mesa structure Forming the collector mesa region in a self-aligned manner with respect to the first base electrode by sequentially etching the material forming the first base electrode, the base layer, and the collector layer using A step of forming the insulator outside the collector mesa region so as to be in contact with a side wall of the collector mesa region, and a step of forming the second base electrode on the first base electrode and the insulator. It is characterized by including.

本発明に係るヘテロ接合バイポーラトランジスタでは、ベース電極は、コレクタメサ領域の外周部を自己整合的に規定しつつ、エミッタ層のレッジ層構造と接触する第１のベース電極と、コレクタメサ領域外に形成された絶縁体上および第１のベース電極上に形成された第２のベース電極とから形成されているので、良好なコンタクト特性を有するベース電極を再現性良く実現することができる。   In the heterojunction bipolar transistor according to the present invention, the base electrode is formed outside the collector mesa region and the first base electrode that contacts the ledge layer structure of the emitter layer while defining the outer peripheral portion of the collector mesa region in a self-aligned manner. Since the second base electrode is formed on the insulator and the first base electrode, a base electrode having good contact characteristics can be realized with good reproducibility.

以下に、本発明の実施形態に係るヘテロ接合バイポーラトランジスタ（以下、ＨＢＴとする。）とその製造方法について、図１乃至図１１を参照して説明する。図１は、本発明の実施形態に係るＮＰＮ形ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの断面図である。図１において、１は半導体基板である半絶縁性ＩｎＰ基板、２はＮ型高濃度（以下、Ｎ＋型とする。）のＩｎＧａＡｓとＩｎＰから形成されるＮ＋型ＩｎＧａＡｓ／ＩｎＰサブコレクタ層、３はＮ型低濃度（以下、Ｎ−型とする。）のＩｎＧａＡｓ、ＩｎＡｌＧａＡｓおよびＩｎＰから形成されるＮ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層、４はＰ型高濃度（以下、Ｐ＋型とする。）のＩｎＧａＡｓから形成されるＰ＋型ＩｎＧａＡｓベース層、５はＮ型ＩｎＰから形成されるＮ型ＩｎＰエミッタ層、６はＰ型低濃度（以下、Ｐ−型とする。）のＩｎＧａＡｓから形成されるＰ−型ＩｎＧａＡｓエミッタキャップ層であり、９はコレクタ電極、１１はエミッタ電極である。また、７はメサ型のＮ型ＩｎＰエミッタ層５（以下、エミッタメサとする。）の周辺部における再結合電流を抑制するためのＩｎＰレッジ層構造、８はＩｎＰレッジ層構造７の表面を保護するための絶縁保護膜である。絶縁保護膜８は、シリコン窒化膜やシリコン酸化膜などが用いられる。１４はメサ型のＮ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層３（以下、コレクタメサとする。）の領域外に埋め込まれた絶縁体である埋め込み層である。埋め込み層１４は、シリコン酸化物からなる。１５は本発明に係るＨＢＴ全体を保護するための絶縁保護膜であり、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）やポリイミドなどが用いられている。 A heterojunction bipolar transistor (hereinafter referred to as HBT) according to an embodiment of the present invention and a manufacturing method thereof will be described below with reference to FIGS. FIG. 1 is a sectional view of an NPN InP / InGaAs HBT according to an embodiment of the present invention. In FIG. 1, 1 is a semi-insulating InP substrate which is a semiconductor substrate, 2 is an N + type InGaAs / InP subcollector layer formed of N type high concentration (hereinafter referred to as N + type) InGaAs and InP, 3 is an N − type InGaAs / InAlGaAs / InP collector layer formed of N type low concentration (hereinafter referred to as N − type) InGaAs, InAlGaAs and InP, and 4 is a P type high concentration (hereinafter referred to as P + type). P + type InGaAs base layer formed from InGaAs, 5 is an N type InP emitter layer formed from N type InP, and 6 is a P type low concentration (hereinafter referred to as P − type) InGaAs. P - type InGaAs emitter cap layer to be formed, 9 is a collector electrode, and 11 is an emitter electrode. Reference numeral 7 denotes an InP ledge layer structure for suppressing a recombination current in the peripheral portion of the mesa-type N-type InP emitter layer 5 (hereinafter referred to as emitter mesa), and 8 denotes a surface protecting the InP ledge layer structure 7. Insulating protective film. As the insulating protective film 8, a silicon nitride film, a silicon oxide film, or the like is used. Reference numeral 14 denotes a buried layer which is an insulator buried outside the region of the mesa type N − -type InGaAs / InAlGaAs / InP collector layer 3 (hereinafter referred to as collector mesa). The buried layer 14 is made of silicon oxide. Reference numeral 15 denotes an insulating protective film for protecting the entire HBT according to the present invention, and BCB (benzocyclobutylene), polyimide, or the like is used.

ここで、本発明に係るＨＢＴでは、ベース電極を第１のベース電極である内部ベース電極１２と第２のベース電極である外部ベース電極１３から構成している。内部ベース電極１２は、コレクタメサ領域の外周部を自己整合的に規定しつつ、ＩｎＰレッジ層構造７と接触する。外部ベース電極１３の一部は、内部ベース電極１２上に形成されている。一方、外部ベース電極１３の残りの部分は、埋め込み層１４上に形成されている。これにより、配線から内部ベース電極１２への電気的接続は外部ベース電極１３が担い、外部ベース電極１３からＰ＋型ＩｎＧａＡｓベース層４への電気的接続は内部ベース電極１２が担う形となる。 Here, in the HBT according to the present invention, the base electrode is composed of the internal base electrode 12 that is the first base electrode and the external base electrode 13 that is the second base electrode. The internal base electrode 12 is in contact with the InP ledge layer structure 7 while defining the outer peripheral portion of the collector mesa region in a self-aligning manner. A part of the external base electrode 13 is formed on the internal base electrode 12. On the other hand, the remaining portion of the external base electrode 13 is formed on the buried layer 14. As a result, electrical connection from the wiring to the internal base electrode 12 is performed by the external base electrode 13, and electrical connection from the external base electrode 13 to the P + -type InGaAs base layer 4 is performed by the internal base electrode 12.

図２乃至図１０は、図１に示すＨＢＴを実現する製造工程を示す断面図である。以下、図１に示すＨＢＴを実現する製造工程を具体的に説明する。まず、図２に示すように、半絶縁性ＩｎＰ基板１上に、Ｎ＋型ＩｎＧａＡｓ／ＩｎＰサブコレクタ層２、Ｎ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層３、Ｐ＋型ＩｎＧａＡｓベース層４、Ｎ型ＩｎＰエミッタ層５、Ｐ−型ＩｎＧａＡｓエミッタキャップ層６を堆積した後、更に、タングステン（以下、Ｗとする。）などの金属をスパッタ法により堆積し、エミッタ電極１１とする。次に、図３に示すように、エミッタメサ構造用のフォトレジスト・マスクを形成し、誘導結合型プラズマ反応性イオンエッチング（以下、ＩＣＰ−ＲＩＥとする。）法を用いて、Ｎ型ＩｎＰエミッタ層５の途中までエッチングを行った後に、フォトレジスト・マスクを除去する。 2 to 10 are cross-sectional views showing manufacturing steps for realizing the HBT shown in FIG. Hereinafter, a manufacturing process for realizing the HBT shown in FIG. 1 will be described in detail. First, as shown in FIG. 2, an N + type InGaAs / InP subcollector layer 2, an N − type InGaAs / InAlGaAs / InP collector layer 3, a P + type InGaAs base layer 4, N After depositing the type InP emitter layer 5 and the P − type InGaAs emitter cap layer 6, a metal such as tungsten (hereinafter referred to as W) is further deposited by sputtering to form the emitter electrode 11. Next, as shown in FIG. 3, a photoresist mask for an emitter mesa structure is formed, and an N-type InP emitter layer is formed using an inductively coupled plasma reactive ion etching (hereinafter referred to as ICP-RIE) method. After etching halfway through 5, the photoresist mask is removed.

次に、図４に示すように、シリコン窒化膜などの絶縁保護膜８を１５０ｎｍ堆積し、その後、エミッタメサ構造を包含するように、絶縁保護膜８上に第１のエッチング・マスクであるフォトレジスト・マスク１７を形成する。そして、フォトレジスト・マスク１７を用いて絶縁保護膜８を選択的にエッチングし、その後、残された絶縁保護膜８をマスクとして用いて、Ｎ型ＩｎＰエミッタ層５を選択性ウェットエッチングにより選択的に除去する。なお、絶縁保護膜８をエッチングする際、サイドエッチングも入るため、後述する内部ベース電極１２の形成に適したアンダーカット構造が形成される。上記の工程を実施することにより、Ｐ＋型ＩｎＧａＡｓベース層４の表面が暴露されると同時に、ＩｎＰレッジ層構造７が形成される。Ｎ型ＩｎＰエミッタ層５の選択性ウェットエッチングを行う領域はウエハ全面に広がるので、Ｐ＋型ＩｎＧａＡｓベース層４の表面出しを目視で確認することが可能となり、エッチング残りや過剰なオーバー・エッチングを回避することが容易となる。 Next, as shown in FIG. 4, an insulating protective film 8 such as a silicon nitride film is deposited to a thickness of 150 nm, and then a photoresist serving as a first etching mask is formed on the insulating protective film 8 so as to include the emitter mesa structure. -The mask 17 is formed. Then, the insulating protective film 8 is selectively etched using the photoresist mask 17, and then the N-type InP emitter layer 5 is selectively etched by selective wet etching using the remaining insulating protective film 8 as a mask. To remove. In addition, since the side etching is also included when the insulating protective film 8 is etched, an undercut structure suitable for forming the internal base electrode 12 described later is formed. By performing the above steps, the surface of the P + -type InGaAs base layer 4 is exposed and the InP ledge layer structure 7 is formed at the same time. Since the selective wet etching region of the N-type InP emitter layer 5 extends over the entire wafer surface, it is possible to visually check the surface of the P + -type InGaAs base layer 4, and the etching residue and excessive over-etching can be prevented. It is easy to avoid.

次に、フォトレジスト・マスク１７を残した状態で、内部ベース電極１２を形成する第１の金属であるＰｔ（あるいはＴｉ）を電子ビーム蒸着法によって５ｎｍ程度堆積し、内部ベース電極１２を形成する第２の金属であるＷをスパッタ法によって２０ｎｍ程度堆積する。そして、図５に示すように、リフトオフ法を用いてフォトレジスト・マスク１７を除去する。これにより、Ｐ＋型ＩｎＧａＡｓベース層４の表面にレッジ層側壁部と接触した内部ベース電極１２を形成する材料である金属Ｐｔ（あるいはＴｉ）／Ｗの層１９が残る。また、Ｐ＋型ＩｎＧａＡｓベース層４およびＮ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層３が加工される前に内部ベース電極１２を形成する金属Ｐｔ（あるいはＴｉ）／Ｗを堆積するので、Ｐ＋型ＩｎＧａＡｓベース層４の表面は原子レベルで平坦であり、理想的なコンタクト特性を実現し易い。また、絶縁保護膜８の厚さ１５０ｎｍに比べてＰｔ（あるいはＴｉ）／Ｗの膜厚は２５ｎｍと十分小さいので、容易に、フォトレジスト・マスク１７をリフトオフ除去することが可能である。 Next, with the photoresist mask 17 left, Pt (or Ti), which is the first metal for forming the internal base electrode 12, is deposited by about 5 nm by electron beam evaporation to form the internal base electrode 12. The second metal W is deposited to a thickness of about 20 nm by sputtering. Then, as shown in FIG. 5, the photoresist mask 17 is removed using a lift-off method. As a result, a metal Pt (or Ti) / W layer 19 is left on the surface of the P + -type InGaAs base layer 4 which is a material for forming the internal base electrode 12 in contact with the ledge layer side wall. Further, since the metal Pt (or Ti) / W forming the internal base electrode 12 is deposited before the P + -type InGaAs base layer 4 and the N − -type InGaAs / InAlGaAs / InP collector layer 3 are processed, the P + -type The surface of the InGaAs base layer 4 is flat at the atomic level, and it is easy to realize ideal contact characteristics. Further, since the Pt (or Ti) / W film thickness is as small as 25 nm as compared with the thickness 150 nm of the insulating protective film 8, the photoresist mask 17 can be easily lifted off.

ここで、Ｐｔ（あるいはＴｉ）は、内部ベース電極１２とＰ＋型ＩｎＧａＡｓベース層４とのオーミック接触を形成するため、すなわち、コンタクト抵抗を低減させるために用いられている。従って、Ｐｔ（あるいはＴｉ）の厚さを、コンタクト特性を向上させる上で必要な値以上にする必要はない。一方、Ｗは、内部ベース電極１２自体の抵抗を下げるために用いられており、比較的厚く堆積されている。実際に試作したＨＢＴについて、Ｗのシート抵抗ρＳを４探針式測定法によって求めたところ１６Ω／□程度であった。後に詳細に述べるが、この値から計算される内部ベース電極１２の抵抗は、全ベース抵抗に比べて十分小さな値となっている。ちなみに、内部ベース電極１２の材料としてＷを用いたのは、抵抗率が低いことと、反応性イオンエッチング（以下、ＲＩＥとする。）法などによるエッチング加工が容易なためである。また、Ｐｔ（あるいはＴｉ）は、指向性の優れた電子ビーム蒸着法により堆積されるので、フォトレジスト・マスク１７下のアンダーカット構造によって、レッジ層側壁部に付着することはない。従って、Ｐｔ（あるいはＴｉ）とＩｎＰレッジ層構造７との間で電気的短絡は生じない。一方、Ｗをスパッタ法で堆積した場合、電子ビーム蒸着法とは異なり、レッジ層側壁部にもＷが付着する。しかしながら、Ｗは（ドーピング濃度が高くない）ＩｎＰレッジ層構造７とショットキー接触を形成する。よって、内部ベース電極１２とＩｎＰレッジ層構造７との間で電気的短絡を引き起こすようなことはない。むしろ、フェルミ準位がピニングされる結果、レッジ層側壁部の表面を電気的に安定化させることになる。 Here, Pt (or Ti) is used to form an ohmic contact between the internal base electrode 12 and the P + -type InGaAs base layer 4, that is, to reduce contact resistance. Therefore, the thickness of Pt (or Ti) does not need to be more than a value necessary for improving contact characteristics. On the other hand, W is used to lower the resistance of the internal base electrode 12 itself, and is deposited relatively thick. When the sheet resistance ρ S of W was actually obtained for a prototype HBT by a four-probe measurement method, it was about 16Ω / □. As will be described in detail later, the resistance of the internal base electrode 12 calculated from this value is sufficiently smaller than the total base resistance. Incidentally, the reason why W is used as the material of the internal base electrode 12 is that the resistivity is low and the etching process by the reactive ion etching (hereinafter referred to as RIE) method is easy. Further, since Pt (or Ti) is deposited by an electron beam vapor deposition method with excellent directivity, it does not adhere to the ledge layer side wall due to the undercut structure under the photoresist mask 17. Therefore, an electrical short circuit does not occur between Pt (or Ti) and the InP ledge layer structure 7. On the other hand, when W is deposited by sputtering, W adheres to the side wall portion of the ledge layer, unlike the electron beam evaporation method. However, W forms a Schottky contact with the InP ledge layer structure 7 (not high in doping concentration). Therefore, an electrical short circuit is not caused between the internal base electrode 12 and the InP ledge layer structure 7. Rather, as a result of the Fermi level being pinned, the surface of the ledge layer side wall is electrically stabilized.

次に、図６に示すように、コレクタメサ領域を形成するためにエミッタメサ構造を包含する第２のエッチング・マスクであるフォトレジスト・マスク１８を形成し、内部ベース電極１２を形成する金属Ｐｔ（あるいはＴｉ）／Ｗの層１９、Ｐ＋型ＩｎＧａＡｓベース層４およびＮ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層３の一部を除去する。ここで、内部ベース電極１２を形成する第２の金属であるＷは、ＳＦ６ガスによるＲＩＥ法によりエッチングし、第１の金属であるＰｔ（あるいはＴｉ）、Ｐ＋型ＩｎＧａＡｓベース層４およびＮ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層３はＣｌ２ガスによるＩＣＰ−ＲＩＥ法によりエッチングを行う。そして、残されたＮ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層３を選択性ウェットエッチングで除去し、Ｎ＋型ＩｎＧａＡｓ／ＩｎＰサブコレクタ層２の表面を暴露する。以上の工程により、内部ベース電極１２が形成されると同時に、コレクタメサ領域が内部ベース電極１２に対して自己整合的に形成される。 Next, as shown in FIG. 6, a photoresist mask 18 which is a second etching mask including an emitter mesa structure is formed to form a collector mesa region, and a metal Pt (or an inner base electrode 12) is formed. The Ti) / W layer 19, the P + -type InGaAs base layer 4 and the N − -type InGaAs / InAlGaAs / InP collector layer 3 are partially removed. Here, the second metal W forming the internal base electrode 12 is etched by the RIE method using SF 6 gas, and the first metal Pt (or Ti), P + -type InGaAs base layer 4 and N The -type InGaAs / InAlGaAs / InP collector layer 3 is etched by an ICP-RIE method using Cl 2 gas. The remaining N − -type InGaAs / InAlGaAs / InP collector layer 3 is removed by selective wet etching to expose the surface of the N + -type InGaAs / InP subcollector layer 2. Through the above steps, the internal base electrode 12 is formed, and at the same time, the collector mesa region is formed in a self-aligned manner with respect to the internal base electrode 12.

次に、図７に示すように、コレクタメサ領域の側壁に接するように絶縁体である埋め込み層１４を埋め込む。シリコン酸化物の埋め込み層１４をコレクタメサ領域外に埋め込む方法はいくつかあるが、ここでは実際に実施したリフトオフ法について説明する。まず、フォトレジスト・マスク１８を残した状態で、スパッタ法によりシリコン酸化物を、内部ベース電極１２の高さと同程度まで堆積する。その後、フッ化アンモニウム（ＮＨ４Ｆ）で希釈したフッ化水素（ＨＦ）溶液に浸漬し、フォトレジスト・マスク１８の側壁に堆積した、付着力の弱いシリコン酸化物を除去する。その後、図８に示すように、フォトレジスト・マスク１８をリフトオフ除去する。これにより、埋め込み層１４の埋め込みが完了する。 Next, as shown in FIG. 7, a buried layer 14 that is an insulator is buried so as to be in contact with the sidewall of the collector mesa region. There are several methods for embedding the buried layer 14 of silicon oxide outside the collector mesa region. Here, the lift-off method actually performed will be described. First, with the photoresist mask 18 left, silicon oxide is deposited to the same height as the internal base electrode 12 by sputtering. Thereafter, the silicon oxide having a weak adhesive force deposited on the sidewall of the photoresist mask 18 is removed by dipping in a hydrogen fluoride (HF) solution diluted with ammonium fluoride (NH 4 F). Thereafter, as shown in FIG. 8, the photoresist mask 18 is lifted off. Thereby, the embedding of the embedding layer 14 is completed.

次に、図９に示すように、Ｔｉ／Ｐｔ／Ａｕからなる外部ベース電極１３を、内部ベース電極１２および埋め込み層１４と接触するように、非自己整合的に蒸着しリフトオフ形成する。ここで、Ｔｉの厚さは３０ｎｍ、Ｐｔの厚さは２０ｎｍ、Ａｕの厚さは３００ｎｍである。金属同士の接触抵抗は極めて小さいので、外部ベース電極１３の位置決めに対して高精度なアライメントは要求されない。ここで、注意すべき点は、外部ベース電極１３は、配線から内部ベース電極１２への電気的接続の役割を担っていることである。従って、外部ベース電極１３自体は、内部ベース電極１２とは異なり、比較的長い距離に渡って配置されることになる。よって、外部ベース電極１３の抵抗を下げるためには、電極層厚を数百ｎｍ程度と十分大きくし、外部ベース電極１３のシート抵抗を極力ゼロに近づけておく必要がある。次に、図１０に示すように、外部ベース電極１３を形成した後に、絶縁保護膜８と埋め込み層１４を開口し、Ｎ＋型ＩｎＧａＡｓ／ＩｎＰサブコレクタ層２上にコレクタ電極９を形成する。そして、素子間分離メサ形成を行った後にＢＣＢなどの絶縁保護膜１５をスピン・コーティングすれば、図１に示した本発明に係るＨＢＴを実現することができる。更に、エミッタ電極１１、外部ベース電極１３およびコレクタ電極９上にビアホールを形成し、配線電極を形成すればＨＢＴ素子の完成となる。 Next, as shown in FIG. 9, an external base electrode 13 made of Ti / Pt / Au is deposited in a non-self-aligned manner so as to be in contact with the internal base electrode 12 and the buried layer 14 and lift-off is formed. Here, the thickness of Ti is 30 nm, the thickness of Pt is 20 nm, and the thickness of Au is 300 nm. Since the contact resistance between metals is extremely small, highly accurate alignment is not required for positioning of the external base electrode 13. Here, it should be noted that the external base electrode 13 plays a role of electrical connection from the wiring to the internal base electrode 12. Therefore, unlike the internal base electrode 12, the external base electrode 13 itself is disposed over a relatively long distance. Therefore, in order to reduce the resistance of the external base electrode 13, it is necessary to make the electrode layer thickness sufficiently large, such as about several hundred nm, and to make the sheet resistance of the external base electrode 13 as close to zero as possible. Next, as shown in FIG. 10, after forming the external base electrode 13, the insulating protective film 8 and the buried layer 14 are opened, and the collector electrode 9 is formed on the N + -type InGaAs / InP subcollector layer 2. If the insulating protective film 15 such as BCB is spin-coated after the element isolation mesa is formed, the HBT according to the present invention shown in FIG. 1 can be realized. Furthermore, if a via hole is formed on the emitter electrode 11, the external base electrode 13 and the collector electrode 9 and a wiring electrode is formed, the HBT element is completed.

図１に示した本発明に係るＨＢＴと、図１２に示した従来のＨＢＴを試作し、Ｓパラメータ測定を用いて高周波特性を比較した。ここで図１２に示した従来のＨＢＴを比較の対象にした理由は、本発明による製造工程を用いても、絶縁体埋め込み構造の利点が（不測の理由から）失われずに、コレクタ容量を大幅に低減できることを確認するためである。また、図１２に示すＨＢＴの製造工程は単純であり、ベース電極１０のみに関していえば理想的なコンタクト特性が得られやすい。従って、本発明によるＨＢＴにおいて、どの程度理想的なコンタクト特性が得られているのか比較判定しやすいというのも理由の一つである。試作したＨＢＴのＮ型ＩｎＰエミッタ層５、Ｐ＋型ＩｎＧａＡｓベース層４およびＮ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層３の厚さは、各々、６０ｎｍ、２５ｎｍ、８０ｎｍである。また、Ｎ型ＩｎＰエミッタ層５の寸法は、幅ＷＥ０．５μｍ、長さＬＥ３μｍであり、ＩｎＰレッジ層構造７のレッジ幅ＷＬｅｄｇｅ０．２μｍである。また、内部ベース電極１２のＰｔ（あるいはＴｉ）の厚さは５ｎｍ、Ｗの厚さは２０ｎｍである。更に、コレクタメサ領域の幅ＷＣは、本発明によるＨＢＴでは１．６μｍ、従来のＨＢＴでは２．１μｍである。ここで、従来ＨＢＴのコレクタメサ領域の幅ＷＣが大きいのは、サイドエッチング量をむやみに大きくとれないことに由来している。また、本発明によるＨＢＴにおいては、外部ベース電極１３からＩｎＰレッジ層構造７までの距離ＷＢＭ，ｉｎは、０．２μｍ程度となっている。また、上述したように、内部ベース電極１２のＷのシート抵抗ρＳは、１６Ω／□であった。従って、本発明によるＨＢＴの内部ベース電極１２の抵抗は、近似的に、
ρS×(ＷＢＭ,ｉｎ/ＬＥ)×(1/2) = 16×(0.2/3)×(1/2) = 0.5Ω （１）
程度と計算される。一方、高周波解析からは、全ベース抵抗として６０Ω程度の値が見積もられている。以上の結果から、２０ｎｍ程度の薄いＷ金属でも、十分小さい電極抵抗が得られることが理解できる。ちなみに、式（１）で（１／２）の因子があるのは、エミッタメサ構造の両側に内部ベース電極１２が配置されるためである。 The HBT according to the present invention shown in FIG. 1 and the conventional HBT shown in FIG. 12 were prototyped and the high-frequency characteristics were compared using S-parameter measurement. Here, the reason why the conventional HBT shown in FIG. 12 is compared is that the advantage of the buried insulator structure is not lost (for unexpected reasons) even if the manufacturing process according to the present invention is used. This is to confirm that it can be reduced to a minimum. Further, the manufacturing process of the HBT shown in FIG. 12 is simple, and ideal contact characteristics can be easily obtained with respect to the base electrode 10 alone. Therefore, one of the reasons is that it is easy to compare and determine how ideal contact characteristics are obtained in the HBT according to the present invention. The thicknesses of the prototype HBT N-type InP emitter layer 5, P + -type InGaAs base layer 4 and N − -type InGaAs / InAlGaAs / InP collector layer 3 are 60 nm, 25 nm, and 80 nm, respectively. The dimensions of the N-type InP emitter layer 5 are a width W E of 0.5 μm, a length L E of 3 μm, and a ledge width W Ledge of the InP ledge layer structure 7 of 0.2 μm. The internal base electrode 12 has a Pt (or Ti) thickness of 5 nm and a W thickness of 20 nm. Further, the width W C of the collector mesa region is 1.6 μm for the HBT according to the present invention and 2.1 μm for the conventional HBT. Here, the reason why the width W C of the collector mesa region of the conventional HBT is large is that the side etching amount cannot be increased unnecessarily. In the HBT according to the present invention, the distance WBM, in from the external base electrode 13 to the InP ledge layer structure 7 is about 0.2 μm. Further, as described above, the sheet resistance ρ S of W of the internal base electrode 12 was 16Ω / □. Therefore, the resistance of the internal base electrode 12 of the HBT according to the present invention is approximately:
ρ S × (W BM, in / L E) × (1/2) = 16 × (0.2 / 3) × (1/2) = 0.5Ω (1)
Calculated as a degree. On the other hand, from the high frequency analysis, a value of about 60Ω is estimated as the total base resistance. From the above results, it can be understood that a sufficiently small electrode resistance can be obtained even with a thin W metal of about 20 nm. Incidentally, the reason why the factor (1/2) exists in the equation (1) is that the internal base electrodes 12 are arranged on both sides of the emitter mesa structure.

図１１は、図１２に示すＨＢＴと図１に示す本発明のＨＢＴの高周波特性である。図１１の上図は、電流利得遮断周波数ｆｔと最大発振周波数ｆｍａｘのコレクタ電流密度Ｊｃ依存性を示している。また、下図は、全コレクタ容量Ｃｂｃのコレクタ電流密度Ｊｃ依存性を示している。本発明によるＨＢＴの方が、従来のＨＢＴに比べて、明らかに全コレクタ容量Ｃｂｃが小さい。これは、コレクタメサ領域の幅ＷＣの低減効果が現れているためであり、絶縁体埋め込み構造の利点が反映された結果と言える。また、全コレクタ容量Ｃｂｃの低減は、電流利得遮断周波数ｆｔの改善にも効いていることが同図から読み取れる。更に、最大発振周波数ｆｍａｘについてみると、本発明によるＨＢＴの方が、従来ＨＢＴよりも３割近く高い値が得られている。この結果は、基本的に、本発明によるＨＢＴのベース抵抗が従来ＨＢＴのベース抵抗に比べて同等かそれ以下であることを直接的に示唆している。ちなみに、高周波解析から推測される全ベース抵抗は、本発明によるＨＢＴでは６０Ω程度、従来ＨＢＴでは７０Ω程度であった。以上の結果は、本発明を用いることによって、絶縁体埋め込み構造の利点であるコレクタ容量の大幅な低減が達成されると同時に、極めて良好なベース・コンタクト特性も得られることを実証している。 FIG. 11 shows high-frequency characteristics of the HBT shown in FIG. 12 and the HBT of the present invention shown in FIG. Top view of FIG. 11 shows a collector current density J c dependency of current gain cutoff frequency f t and the maximum oscillation frequency f max. Also, below shows the collector current density J c dependence of the total collector capacitance C bc. The HBT according to the present invention clearly has a smaller total collector capacity Cbc than the conventional HBT. This is because the effect of reducing the width W C of the collector mesa region appears, and it can be said that the advantage of the insulator embedded structure is reflected. Further, reduction of the total collector capacitance C bc, it is seen from the figure that worked to improve the current gain cutoff frequency f t. Further, regarding the maximum oscillation frequency f max , the value of the HBT according to the present invention is nearly 30% higher than that of the conventional HBT. This result basically directly suggests that the base resistance of the HBT according to the present invention is equal to or less than the base resistance of the conventional HBT. Incidentally, the total base resistance estimated from the high frequency analysis was about 60Ω for the HBT according to the present invention and about 70Ω for the conventional HBT. The above results demonstrate that by using the present invention, a significant reduction in collector capacitance, which is an advantage of the buried insulator structure, is achieved, and at the same time, extremely good base contact characteristics can be obtained.

以上より、本発明の実施形態に係るＨＢＴの製造工程では、エミッタメサ構造を包含するフォトレジスト・マスク１７を絶縁保護膜８上に形成し、絶縁保護膜８を選択的にエッチングした後、残された絶縁保護膜８をエッチング・マスクとして用いて、Ｎ型ＩｎＰエミッタ層５をエッチング除去して、ＩｎＰレッジ層構造７を形成し、かつ、Ｐ＋型ＩｎＧａＡｓベース層４の表面を暴露しているので、Ｎ型ＩｎＰエミッタ層５の選択性ウェットエッチングを行う領域はウエハ全面に広がることから、Ｐ＋型ＩｎＧａＡｓベース層４の表面出しを目視で確認することができる。これから、エッチング残りや過剰なオーバー・エッチングを容易に回避することが可能となる。また、フォトレジスト・マスク１７を残した状態で、内部ベース電極１２を形成する第１の金属Ｐｔ（あるいはＴｉ）を電子ビーム蒸着法によって堆積し、第２の金属Ｗをスパッタ法によって堆積することで、Ｐｔ（あるいはＴｉ）はＰ＋型ＩｎＧａＡｓベース層４とオーミック接触を形成し、ＷはＩｎＰレッジ層構造７とショットキー接触を形成することから、内部ベース電極１２とＩｎＰレッジ層構造７との間で電気的短絡を引き起こすことを防止しつつ、内部ベース電極１２の抵抗を小さくすることができる。むしろ、フェルミ準位がピニングされる結果、レッジ層側壁部の表面を電気的に安定化させることができる。更に、Ｐ＋型ＩｎＧａＡｓベース層４およびＮ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層３が加工される前に内部ベース電極１２を形成する金属Ｐｔ（あるいはＴｉ）／Ｗを堆積するので、Ｐ＋型ＩｎＧａＡｓベース層４の表面はウエハ全面に渡って、原子レベルで平坦であり、良好なコンタクト特性を実現することができる。よって、良好なコンタクト特性を有するベース電極を再現性良く実現することが可能となる。 As described above, in the manufacturing process of the HBT according to the embodiment of the present invention, the photoresist mask 17 including the emitter mesa structure is formed on the insulating protective film 8, and the insulating protective film 8 is selectively etched and left. Using the insulating protective film 8 as an etching mask, the N-type InP emitter layer 5 is etched away to form an InP ledge layer structure 7 and the surface of the P + -type InGaAs base layer 4 is exposed. Therefore, the region where the selective wet etching of the N-type InP emitter layer 5 is performed extends over the entire surface of the wafer, so that the surface of the P + -type InGaAs base layer 4 can be visually confirmed. From this, it is possible to easily avoid etching residue and excessive over-etching. Also, with the photoresist mask 17 left, the first metal Pt (or Ti) forming the internal base electrode 12 is deposited by electron beam evaporation, and the second metal W is deposited by sputtering. Pt (or Ti) forms an ohmic contact with the P + -type InGaAs base layer 4, and W forms a Schottky contact with the InP ledge layer structure 7, so that the internal base electrode 12 and the InP ledge layer structure 7 It is possible to reduce the resistance of the internal base electrode 12 while preventing an electrical short circuit between them. Rather, as a result of the Fermi level being pinned, the surface of the ledge layer sidewall can be electrically stabilized. Further, since the metal Pt (or Ti) / W forming the internal base electrode 12 is deposited before the P + type InGaAs base layer 4 and the N − type InGaAs / InAlGaAs / InP collector layer 3 are processed, the P + type is deposited. The surface of the InGaAs base layer 4 is flat at the atomic level over the entire wafer surface, and good contact characteristics can be realized. Therefore, a base electrode having good contact characteristics can be realized with good reproducibility.

また、エミッタメサ構造を包含するフォトレジスト・マスク１８を用いて、内部ベース電極１２を形成する金属Ｐｔ（あるいはＴｉ）／Ｗの層１９、Ｐ＋型ＩｎＧａＡｓベース層４およびＮ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層３を順次エッチングしているので、コレクタメサ領域が内部ベース電極１２に対して自己整合的に形成されうる。その後、コレクタメサ領域外に、コレクタメサ領域の側壁に接するように、絶縁体である埋め込み層１４を形成しているので、絶縁体埋め込み構造の利点であるコレクタ容量の大幅な低減を達成できる。更に、内部ベース電極１２および埋め込み層１４上に外部ベース電極１３を形成しているので、外部ベース電極１３に内在している応力などによって、外部ベース電極１３自体が剥離することを防止できる。 Further, using a photoresist mask 18 including an emitter mesa structure, the metal Pt (or Ti) / W layer 19, the P + type InGaAs base layer 4 and the N − type InGaAs / InAlGaAs / Since the InP collector layer 3 is sequentially etched, the collector mesa region can be formed in a self-aligned manner with respect to the internal base electrode 12. Thereafter, since the buried layer 14 that is an insulator is formed outside the collector mesa region so as to be in contact with the sidewall of the collector mesa region, a significant reduction in collector capacitance, which is an advantage of the insulator buried structure, can be achieved. Furthermore, since the external base electrode 13 is formed on the internal base electrode 12 and the buried layer 14, it is possible to prevent the external base electrode 13 itself from being peeled off due to the stress inherent in the external base electrode 13.

更に、本発明の係るＨＢＴの内部ベース電極１２自体の抵抗は、外部ベース電極１３からＩｎＰレッジ層構造７までの非常に短い距離、すなわち、サブミクロン程度の距離で決定されるので、内部ベース電極１２の厚さを数十ｎｍ程度と薄くしても、内部ベース電極１２の抵抗を十分小さく抑えることができる。従って、蒸着法、スパッタ法のどちらを用いても、内部ベース電極１２を形成する金属Ｐｔ（あるいはＴｉ）／Ｗを堆積することができ、単純なリフトオフ法により、簡単に形成することが可能である。この特徴は、プロセス工程を簡素化する上で有用であり、素子微細化や回路大規模化を容易にすることが可能となる。更に、ベース抵抗とコレクタ容量は、ともに、内部ベース電極１２あるいはコレクタメサ領域の加工精度（リソグラフィー露光精度）によって決定されることになるので、製造上の工程管理が簡便になるという側面もある。   Furthermore, since the resistance of the internal base electrode 12 itself of the HBT according to the present invention is determined by a very short distance from the external base electrode 13 to the InP ledge layer structure 7, that is, a submicron distance, the internal base electrode Even if the thickness of 12 is reduced to about several tens of nanometers, the resistance of the internal base electrode 12 can be kept sufficiently small. Therefore, the metal Pt (or Ti) / W for forming the internal base electrode 12 can be deposited by using either the vapor deposition method or the sputtering method, and can be easily formed by a simple lift-off method. is there. This feature is useful for simplifying the process steps, and makes it possible to facilitate element miniaturization and circuit enlargement. Furthermore, since both the base resistance and the collector capacitance are determined by the processing accuracy (lithographic exposure accuracy) of the internal base electrode 12 or the collector mesa region, there is also an aspect that the manufacturing process management becomes simple.

また、本発明のＨＢＴでは、エミッタメサ構造上に、内部ベース電極１２および外部ベース電極１３を形成しないことから、エミッタの微細化が進んでも、エミッタメサ構造の頭出しに対するエッチングを実施する必要が無く、素子の微細化とともにプロセス難易度が急激に増加することを防止できる。この観点からも、素子の微細化や集積回路の大規模化を容易にすることができる。   Further, in the HBT of the present invention, since the internal base electrode 12 and the external base electrode 13 are not formed on the emitter mesa structure, it is not necessary to perform etching for the cueing of the emitter mesa structure even when the emitter is miniaturized. It is possible to prevent the process difficulty from rapidly increasing with the miniaturization of elements. From this viewpoint, it is possible to facilitate the miniaturization of elements and the enlargement of integrated circuits.

なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、本発明の実施形態に係るヘテロ接合バイポーラトランジスタとその製造方法として、高速回路を実現する上で有望なＮＰＮ形ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴに適用しているが、特にこれに限定されるものでなく、ベース層に狭バンドギャップ材料であるＧａＡｓＳｂ系材料を用いたＨＢＴにも適用可能である。同様に、ＳｉＧｅ系ＨＢＴに適用することもできる。更に、ＰＮＰ形ＨＢＴについても適用可能である。   The embodiment described above is an example of the implementation of the present invention, and the scope of the present invention is not limited thereto, and other various embodiments are within the scope described in the claims. It is applicable to. For example, the heterojunction bipolar transistor according to the embodiment of the present invention and the method for manufacturing the heterojunction bipolar transistor are applied to an NPN type InP / InGaAs HBT that is promising for realizing a high-speed circuit. However, the present invention is not limited to this. In addition, the present invention can also be applied to an HBT using a GaAsSb-based material, which is a narrow band gap material, for the base layer. Similarly, it can be applied to SiGe-based HBTs. Furthermore, the present invention can also be applied to a PNP type HBT.

また、本実施形態に係るＨＢＴでは、内部ベース電極１２の第１の金属Ｐｔ（あるいはＴｉ）の膜厚を５ｎｍとしたが、特にこれに限定されるものでなく、他の膜厚でもよい。しかし、Ｐｔ（あるいはＴｉ）の膜厚が１ｎｍ未満であると良好な膜質が得られない可能性があり、膜厚の制御が困難である。また、Ｐｔ（あるいはＴｉ）の膜厚が１０ｎｍより厚くなるとシンタリングによるアロイングが困難になる。したがって、Ｐｔ（あるいはＴｉ）の膜厚は１ｎｍ以上１０ｎｍ以下であることが望ましい。   In the HBT according to the present embodiment, the thickness of the first metal Pt (or Ti) of the internal base electrode 12 is 5 nm. However, the thickness is not limited to this, and other thicknesses may be used. However, if the film thickness of Pt (or Ti) is less than 1 nm, good film quality may not be obtained, and it is difficult to control the film thickness. Further, when the film thickness of Pt (or Ti) is thicker than 10 nm, alloying by sintering becomes difficult. Therefore, the film thickness of Pt (or Ti) is desirably 1 nm or more and 10 nm or less.

また、本実施形態に係るＨＢＴでは、内部ベース電極１２の第２の金属Ｗの膜厚を２０ｎｍとしたが、特にこれに限定されるものでなく、他の膜厚でもよい。しかし、Ｗの膜厚が１０ｎｍ未満であると抵抗値が増加する。また、Ｗの膜厚が１００ｎｍより厚くなるとリフトオフが困難になる。したがって、Ｗの膜厚は１０ｎｍ以上１００ｎｍ以下であることが望ましい。   In the HBT according to the present embodiment, the thickness of the second metal W of the internal base electrode 12 is 20 nm. However, the thickness is not particularly limited to this, and other thicknesses may be used. However, if the film thickness of W is less than 10 nm, the resistance value increases. Further, when the film thickness of W is greater than 100 nm, lift-off becomes difficult. Therefore, the film thickness of W is desirably 10 nm or more and 100 nm or less.

また、本実施形態に係るＨＢＴでは、内部ベース電極１２の第１の金属として、Ｐｔ（またはＴｉ）を用いたが、特にこれに限定されるものでなく、パラジウムを用いても良い。同様に、第２の金属として、Ｗを用いたが、特にこれに限定されるものでなく、ＷＳｉを用いても良い。   In the HBT according to the present embodiment, Pt (or Ti) is used as the first metal of the internal base electrode 12, but the present invention is not particularly limited thereto, and palladium may be used. Similarly, although W is used as the second metal, the present invention is not particularly limited thereto, and WSi may be used.

また、本実施形態に係るＨＢＴでは、フォトレジスト・マスク１７を残した状態で、内部ベース電極１２を形成する第１の金属Ｐｔ（あるいはＴｉ）を堆積する際、指向性のある電子ビーム蒸着法を用いたが、特にこれに限定されるものでなく、スパッタ法などの他の方法を用いて形成しても良い。この場合、レッジ層側壁部にＰｔ（あるいはＴｉ）が付着する可能性があり、ＨＢＴ動作時にリーク電流発生の原因となる可能性もあるが、レッジ層側壁部にＰｔ（あるいはＴｉ）が付着しても、付着したＰｔ（あるいはＴｉ）の膜厚が薄くリーク電流が増加しない程度であれば、ＨＢＴ動作は可能である。しかし、本実施形態に係るＨＢＴに示したように、レッジ層側壁部にはＰｔ（あるいはＴｉ）が付着しないことが望ましい。   In the HBT according to the present embodiment, when the first metal Pt (or Ti) forming the internal base electrode 12 is deposited with the photoresist mask 17 left, a directional electron beam evaporation method is used. However, the present invention is not limited to this, and other methods such as sputtering may be used. In this case, Pt (or Ti) may adhere to the side wall of the ledge layer, which may cause a leakage current during the HBT operation, but Pt (or Ti) adheres to the side of the ledge layer. However, the HBT operation is possible as long as the deposited Pt (or Ti) film is thin and the leakage current does not increase. However, as shown in the HBT according to this embodiment, it is desirable that Pt (or Ti) does not adhere to the ledge layer side wall.

また、本実施形態に係るＨＢＴでは、エミッタ層をＩｎＰから形成しているが、特にこれに限定されるものでなく、ＩｎＡｌＰ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓなどの半導体を用いて形成しても良い。同様に、ベース層をＩｎＧａＡｓから形成しているが、特にこれに限定されるものでなく、ＩｎＧａＡｓＰ、ＩｎＡｌＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＧａＡｓＳｂなどの半導体を用いて形成しても良い。   In the HBT according to the present embodiment, the emitter layer is formed of InP. However, the emitter layer is not particularly limited thereto, and may be formed using a semiconductor such as InAlP, InGaP, InGaAsP, InAlAs, or InAlGaAs. good. Similarly, the base layer is made of InGaAs, but is not particularly limited thereto, and may be formed using a semiconductor such as InGaAsP, InAlGaAs, GaAsSb, InGaAsSb, or AlGaAsSb.

また、本実施形態に係るＨＢＴでは、コレクタメサ領域外に形成される埋め込み層１４の材料としてシリコン酸化物を用いたが、特にこれに限定されるものでなく、ＢＣＢ、ポリイミド等の他の絶縁体材料を用いてもよい。   In the HBT according to the present embodiment, silicon oxide is used as the material of the buried layer 14 formed outside the collector mesa region. However, the material is not limited to this, and other insulators such as BCB and polyimide are used. Materials may be used.

本発明の実施形態に係るＮＰＮ形ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの断面図である。It is sectional drawing of the NPN type InP / InGaAs type | system | group HBT which concerns on embodiment of this invention. 図１に示すＨＢＴを実現する製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process which implement | achieves HBT shown in FIG. 図２に続く断面図である。It is sectional drawing following FIG. 図３に続く断面図である。It is sectional drawing following FIG. 図４に続く断面図である。It is sectional drawing following FIG. 図５に続く断面図である。It is sectional drawing following FIG. 図６に続く断面図である。It is sectional drawing following FIG. 図７に続く断面図である。It is sectional drawing following FIG. 図８に続く断面図である。It is sectional drawing following FIG. 図９に続く断面図である。It is sectional drawing following FIG. 図１２に示すＨＢＴと図１に示す本発明のＨＢＴの高周波特性である。13 shows high-frequency characteristics of the HBT shown in FIG. 12 and the HBT of the present invention shown in FIG. 従来のＨＢＴの断面図である。It is sectional drawing of the conventional HBT. 従来の他のＨＢＴの断面図である。It is sectional drawing of other conventional HBT. 図１３に示すＨＢＴを実現する製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process which implement | achieves HBT shown in FIG. 図１４に続く断面図である。It is sectional drawing following FIG. 図１５に続く断面図である。It is sectional drawing following FIG. 図１６に続く断面図である。It is sectional drawing following FIG. 図１７に続く断面図である。It is sectional drawing following FIG. 図１８に続く断面図である。It is sectional drawing following FIG. 図１９に続く断面図である。It is sectional drawing following FIG. 図２０に続く断面図である。It is sectional drawing following FIG.

符号の説明Explanation of symbols

１ 半絶縁性ＩｎＰ基板、２ Ｎ＋型ＩｎＧａＡｓ／ＩｎＰサブコレクタ層、
３ Ｎ−型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層、
４ Ｐ＋型ＩｎＧａＡｓベース層、５ Ｎ型ＩｎＰエミッタ層、
６ Ｐ−型ＩｎＧａＡｓエミッタキャップ層、７ ＩｎＰレッジ層構造、
８ 絶縁保護膜、９ コレクタ電極、１０ ベース電極、１１ エミッタ電極、
１２ 内部ベース電極、１３ 外部ベース電極、１４ 埋め込み層、
１５ 絶縁保護膜、１６ アンダーカット構造、
１７ フォトレジスト・マスク、１８ フォトレジスト・マスク、
１９ Ｐｔ（あるいはＴｉ）／Ｗの層 1 semi-insulating InP substrate, 2 N + type InGaAs / InP subcollector layer,
3 N − type InGaAs / InAlGaAs / InP collector layer,
4 P + type InGaAs base layer, 5 N type InP emitter layer,
6 P − -type InGaAs emitter cap layer, 7 InP ledge layer structure,
8 Insulating protective film, 9 collector electrode, 10 base electrode, 11 emitter electrode,
12 internal base electrode, 13 external base electrode, 14 buried layer,
15 Insulating protective film, 16 Undercut structure,
17 photoresist mask, 18 photoresist mask,
19 Pt (or Ti) / W layer

Claims (9)

半導体基板上に、コレクタ層、ベース層およびエミッタ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層は、レッジ層構造を備え、
ベース電極は、第１のベース電極と第２のベース電極から構成されており、
前記第１のベース電極は、コレクタメサ領域の外周部を自己整合的に規定しつつ、前記レッジ層構造と接触し、
前記第２のベース電極の一部が、前記第１のベース電極上に形成され、かつ、前記第２のベース電極の残りの部分が、前記コレクタメサ領域外に形成された絶縁体上に形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。 In a heterojunction bipolar transistor in which a collector layer, a base layer, and an emitter layer are sequentially stacked on a semiconductor substrate,
The emitter layer has a ledge layer structure,
The base electrode is composed of a first base electrode and a second base electrode,
The first base electrode is in contact with the ledge layer structure while defining the outer periphery of the collector mesa region in a self-aligning manner,
A part of the second base electrode is formed on the first base electrode, and the remaining part of the second base electrode is formed on an insulator formed outside the collector mesa region. A heterojunction bipolar transistor characterized by comprising: 前記エミッタ層を形成する材料は、ＩｎＰ、ＩｎＡｌＰ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓのいずれかであることを特徴とする請求項１に記載のヘテロ接合バイポーラトランジスタ。   2. The heterojunction bipolar transistor according to claim 1, wherein a material for forming the emitter layer is any one of InP, InAlP, InGaP, InGaAsP, InAlAs, and InAlGaAs. 前記ベース層を形成する材料は、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｌＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＧａＡｓＳｂのいずれかであることを特徴とする請求項１乃至２のいずれかに記載のヘテロ接合バイポーラトランジスタ。   3. The heterojunction bipolar transistor according to claim 1, wherein the material forming the base layer is any one of InGaAs, InGaAsP, InAlGaAs, GaAsSb, InGaAsSb, and AlGaAsSb. 前記絶縁体を形成する材料は、シリコン酸化物、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ポリイミドのいずれかであることを特徴とする請求項１乃至３のいずれかに記載のヘテロ接合バイポーラトランジスタ。   The heterojunction bipolar transistor according to any one of claims 1 to 3, wherein the material forming the insulator is any one of silicon oxide, BCB (benzocyclobutene), and polyimide. 前記第１のベース電極を形成する材料が、前記ベース層を形成する材料とオーミック接触を形成する第１の金属と、前記エミッタ層を形成する材料とショットキー接触を形成する第２の金属とを含むことを特徴とする請求項１乃至４のいずれかに記載のヘテロ接合バイポーラトランジスタ。   The material forming the first base electrode is a first metal that forms an ohmic contact with the material that forms the base layer, and a second metal that forms a Schottky contact with the material that forms the emitter layer. The heterojunction bipolar transistor according to claim 1, comprising: 前記第１の金属は、前記エミッタ層に接触しないことを特徴とする請求項５に記載のヘテロ接合バイポーラトランジスタ。   The heterojunction bipolar transistor according to claim 5, wherein the first metal does not contact the emitter layer. 前記第２の金属は、前記エミッタ層に接触していることを特徴とする請求項５または６に記載のヘテロ接合バイポーラトランジスタ。   The heterojunction bipolar transistor according to claim 5 or 6, wherein the second metal is in contact with the emitter layer. 前記第２の金属が、ＷあるいはＷＳｉであることを特徴とする請求項５乃至７のいずれかに記載のヘテロ接合バイポーラトランジスタ。   The heterojunction bipolar transistor according to any one of claims 5 to 7, wherein the second metal is W or WSi. 請求項１乃至８のいずれかに記載のヘテロ接合バイポーラトランジスタの製造方法において、
前記エミッタ層の途中までエッチングして形成されたエミッタメサ構造上に絶縁保護膜を堆積する工程と、
前記エミッタメサ構造を包含する第１のエッチング・マスクを前記絶縁保護膜上に形成した後、前記絶縁保護膜を選択的にエッチングする工程と、
残された前記絶縁保護膜をエッチング・マスクとして用いて、前記エミッタ層をエッチング除去することによって、前記レッジ層構造を形成し、かつ、ベース層表面を暴露する工程と、
前記第１のエッチング・マスクを残した状態で、前記第１のベース電極を形成する材料を堆積し、しかる後に、リフトオフ法を用いて前記第１のエッチング・マスクを除去することによって、ベース層表面にレッジ層側壁部と接触した前記第１のベース電極を形成する材料を残す工程と、
前記エミッタメサ構造を包含する第２のエッチング・マスクを用いて、前記第１のベース電極を形成する材料、前記ベース層および前記コレクタ層を順次エッチングすることによって、前記コレクタメサ領域を前記第１のベース電極に対して自己整合的に形成する工程と、
前記コレクタメサ領域外に、前記コレクタメサ領域の側壁に接するように、前記絶縁体を形成する工程と、
前記第１のベース電極および前記絶縁体上に前記第２のベース電極を形成する工程とを含むことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。 In the manufacturing method of the heterojunction bipolar transistor according to any one of claims 1 to 8,
Depositing an insulating protective film on an emitter mesa structure formed by etching partway through the emitter layer;
Forming a first etching mask including the emitter mesa structure on the insulating protective film, and then selectively etching the insulating protective film;
Forming the ledge layer structure by etching away the emitter layer using the remaining insulating protective film as an etching mask, and exposing the base layer surface;
The base layer is formed by depositing a material for forming the first base electrode while leaving the first etching mask, and then removing the first etching mask using a lift-off method. Leaving a material for forming the first base electrode in contact with the ledge layer side wall on the surface;
Using the second etching mask including the emitter mesa structure, the material for forming the first base electrode, the base layer, and the collector layer are sequentially etched to thereby form the collector mesa region in the first base. Forming in a self-aligned manner with respect to the electrodes;
Forming the insulator outside the collector mesa region so as to be in contact with a side wall of the collector mesa region;
Forming the second base electrode on the first base electrode and the insulator, and a method for manufacturing a heterojunction bipolar transistor.
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