JP2011170515A - Memory master device - Google Patents
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Abstract
Description
本発明は、メモリコントローラを有する上位デバイスに接続され、該上位デバイスを介してメモリにアクセスするメモリマスタデバイスに関する。 The present invention relates to a memory master device that is connected to a host device having a memory controller and accesses a memory through the host device.
ＤＭＡコントローラなどのメモリコントローラを有する上位デバイスに対して、一又は複数のメモリマスタデバイスを接続し、各メモリマスタデバイスから上位デバイスを介してメモリにアクセスするシステムが知られている。
このようなシステムにおけるデバイス間の接続には、ＰＣＩバス（Peripheral Component Interconnect）などの汎用バスが広く用いられている（例えば、特許文献１参照）。
There is known a system in which one or a plurality of memory master devices are connected to a host device having a memory controller such as a DMA controller, and the memory is accessed from each memory master device via the host device.
A general-purpose bus such as a PCI bus (Peripheral Component Interconnect) is widely used for connection between devices in such a system (see, for example, Patent Document 1).
ＰＣＩ接続では、例えば、図７の（ａ）に示すように、メモリコントローラ及びルートコンプレックスを有する上位デバイス（チップＡ）に対して、エンドポイントを有するメモリマスタデバイス（チップＢ）を接続すれば、メモリマスタデバイスから上位デバイスを介してメモリにアクセスすることが可能になる。
また、ＰＣＩ接続では、一対一の接続状態で通信が行われるので、図７の（ｂ）に示すように、一の上位デバイス（チップＡ）に複数のメモリマスタデバイス（チップＢ、チップＣ）を接続する場合は、スイッチを介在させることにより、上位デバイスの接続相手を動的に切換えている。
In the PCI connection, for example, as shown in FIG. 7A, if a memory master device (chip B) having an endpoint is connected to an upper device (chip A) having a memory controller and a root complex, The memory master device can access the memory via the host device.
In addition, in the PCI connection, communication is performed in a one-to-one connection state. Therefore, as shown in FIG. 7B, a plurality of memory master devices (chip B, chip C) are connected to one upper device (chip A). Is connected, the connection partner of the host device is dynamically switched by interposing a switch.
しかしながら、ＰＣＩ接続では、上位デバイスに接続される複数のメモリマスタデバイス内に、優先度の高いメモリアクセス要求（高優先度メモリマスタ）と優先度の低いメモリアクセス要求（低優先度メモリマスタ）が共存する場合、上位デバイスにおいて優先度の高いメモリアクセス要求を効率良く通すことができないという問題がある。
以下、その理由について説明する。
However, in the PCI connection, a memory access request having a high priority (high priority memory master) and a memory access request having a low priority (low priority memory master) are present in a plurality of memory master devices connected to the host device. In the case of coexistence, there is a problem that a high-priority memory access request cannot be passed efficiently in the host device.
The reason will be described below.
複数のメモリマスタデバイスで発生するメモリアクセス要求は、上位デバイスのルートコンプレックスで受理した後に、上位デバイスのバス調停部で調停される。上位デバイスのバス調停部は、上部デバイス内で発生するメモリアクセス要求も含めて調停を行う。
ここで、メモリマスタデバイスに優先度の高いメモリアクセス要求と優先度の低いメモリアクセス要求が存在する場合は、上位デバイス内で発生するメモリアクセス要求と同様、優先度に応じた調停を行うことが好ましい。
ところが、上位デバイスのバス調停部は、メモリマスタデバイスから受理したメモリアクセス要求の優先度を判別することができないので、精度の高い調停を行うことができず、優先度の高いメモリアクセス要求を効率良く通すことが困難になる。
Memory access requests generated in a plurality of memory master devices are received by the root complex of the host device, and then arbitrated by the bus arbitration unit of the host device. The bus arbitration unit of the host device performs arbitration including a memory access request generated in the upper device.
Here, if the memory master device has a memory access request with a high priority and a memory access request with a low priority, arbitration according to the priority may be performed in the same manner as the memory access request generated in the host device. preferable.
However, since the bus arbitration unit of the upper device cannot determine the priority of the memory access request received from the memory master device, it cannot perform the arbitration with high accuracy, and the high-priority memory access request is efficiently processed. It becomes difficult to pass well.
そこで、メモリマスタデバイスから送出されるメモリアクセス要求に、優先度を判別するためのデータ（優先度判別データ）を付加することが提案される。
このようにすると、上位デバイスのバス調停部は、メモリマスタデバイスから受理したメモリアクセス要求の優先度を優先度判別データにもとづいて判別することができるので、優先度の高いメモリアクセス要求を効率良く通すことが可能となる。
しかしながら、優先度判別データの付加は、メモリアクセスデータを冗長させ、メモリアクセス速度を低下させる一因にもなりうる。
Therefore, it is proposed to add data for determining the priority (priority determination data) to the memory access request transmitted from the memory master device.
In this way, the bus arbitration unit of the higher-level device can determine the priority of the memory access request received from the memory master device based on the priority determination data. It is possible to pass.
However, the addition of priority determination data can be a cause of making the memory access data redundant and reducing the memory access speed.
また、優先度判別データの付加機能は、ユーザロジックＩＣなどでは実現可能であるが、ＵＳＢコントローラなどの汎用チップでは実現が難しい。
そのため、他のメモリマスタデバイスにおいて優先度判別データの付加機能を実現しても、システム内に汎用チップが存在すると、汎用チップからのメモリアクセス要求が無制限に通り、他のデバイスからの優先度の高いメモリアクセス要求が遅滞してしまうという問題が発生する。
Further, the function for adding priority determination data can be realized by a user logic IC or the like, but is difficult to realize by a general-purpose chip such as a USB controller.
Therefore, even if the priority determination data addition function is realized in another memory master device, if a general-purpose chip exists in the system, the memory access request from the general-purpose chip passes without limitation, and the priority from other devices There arises a problem that a high memory access request is delayed.
また、上位デバイスでは、内部及び外部からのメモリアクセス要求を調停するために、バス調停部の入力経路にバッファを備えるのが一般的であるが、メモリマスタデバイスから受理したメモリアクセス要求を優先度に応じて調停する場合には、外部要求用の受け付けバッファも優先度別部に分割構成する必要がある。
しかしながら、上位デバイスのみで構成されるシステムにおいては、外部要求用の受け付けバッファが不要なので、上位デバイスに搭載するコストが無駄になってしまうという問題が生じる。
In order to arbitrate memory access requests from the inside and outside of the host device, it is common to provide a buffer in the input path of the bus arbitration unit. However, priority is given to the memory access request received from the memory master device. In the case of arbitration according to the above, it is necessary to divide the acceptance buffer for external requests into priority-specific sections.
However, in a system composed of only the upper device, there is no need for an external request acceptance buffer, which causes a problem that the cost to be installed in the upper device is wasted.
本発明は、上記の事情に鑑みてなされたものであり、優先度判別データを付加しなくても、優先度の高いメモリアクセス要求を効率良く通すことができるとともに、バッファの追加搭載などに伴う上位デバイスのコストアップを回避でき、さらには、汎用チップなどの下位デバイスからのメモリアクセス要求を容易に制限することができるメモリマスタデバイスの提供を目的とする。 The present invention has been made in view of the above circumstances, and it is possible to efficiently pass a memory access request having a high priority without adding priority determination data, and accompanying the additional mounting of a buffer, etc. An object of the present invention is to provide a memory master device that can avoid an increase in cost of a higher-level device and can easily limit memory access requests from a lower-level device such as a general-purpose chip.
上記目的を達成するため本発明のメモリマスタデバイスは、メモリコントローラを有する上位デバイスに接続され、該上位デバイスを介してメモリにアクセスするメモリマスタデバイスであって、前記メモリマスタデバイスの内部で発生するメモリアクセス要求を優先度別に受け付ける複数の内部要求受け付け部と、前記メモリマスタデバイスに接続可能な下位デバイスからメモリアクセス要求を受け付ける外部要求受け付け部と、前記各受け付け部が受け付けたメモリアクセス要求を、前記各受け付け部に設定された優先度に応じて通過させるバス調停部と、前記バス調停部を通過したメモリアクセス要求を前記上位デバイスに送出する送出部とを備える構成としてある。 In order to achieve the above object, a memory master device of the present invention is a memory master device that is connected to a host device having a memory controller and accesses a memory via the host device, and is generated inside the memory master device. A plurality of internal request accepting units that accept memory access requests by priority, an external request accepting unit that accepts memory access requests from lower devices connectable to the memory master device, and a memory access request accepted by each accepting unit, A bus arbitration unit that passes according to the priority set in each of the reception units, and a transmission unit that transmits a memory access request that has passed through the bus arbitration unit to the host device are provided.
本発明によれば、優先度判別データを付加しなくても、優先度の高いメモリアクセス要求を効率良く通すことができるだけでなく、バッファの追加搭載などに伴う上位デバイスのコストアップを回避でき、さらには、汎用チップなどの下位デバイスからのメモリアクセス要求を容易に制限することができる。 According to the present invention, it is possible not only to add priority determination data but also to efficiently pass high-priority memory access requests, and to avoid an increase in the cost of the host device due to additional mounting of buffers, Furthermore, it is possible to easily limit memory access requests from lower-level devices such as general-purpose chips.
以下、本発明のメモリマスタデバイスの実施形態について、図面を参照して説明する。
なお、以下に示す本発明のメモリマスタデバイス及びメモリマスタデバイスにより構成されるシステムで実行される処理動作は、プログラム（ソフトウェア）の命令によりコンピュータで実行される処理，手段，機能によって実現される。
プログラムは、コンピュータの各構成要素に指令を送り、以下に示すような本発明の所定の処理、例えば、メモリマスタデバイスの内部で発生するメモリアクセス要求を優先度別に受け付ける複数の内部要求受け付け処理、メモリマスタデバイスに接続可能な下位デバイスからメモリアクセス要求を受け付ける外部要求受け付け処理、各受け付け部が受け付けたメモリアクセス要求を、各受け付け部に設定された優先度に応じて通過させるバス調停処理、バス調停部を通過したメモリアクセス要求を上位デバイスに送出する送出処理等の各処理・手順を行わせるようになっている。
Embodiments of a memory master device of the present invention will be described below with reference to the drawings.
Note that the following processing operations executed by the memory master device of the present invention and the system configured by the memory master device are realized by processing, means, and functions executed by a computer in accordance with instructions of a program (software).
The program sends a command to each component of the computer, and predetermined processing of the present invention as shown below, for example, a plurality of internal request reception processing for receiving memory access requests generated inside the memory master device by priority, External request acceptance processing that accepts memory access requests from lower-level devices that can be connected to the memory master device, bus arbitration processing that passes memory access requests accepted by each acceptance unit according to the priority set in each acceptance unit, bus Each process / procedure such as a sending process for sending a memory access request that has passed through the arbitration unit to a higher-level device is performed.
このように、本発明における各処理や手段は、プログラムとコンピュータとが協働した具体的手段によって実現される。
なお、プログラムの全部又は一部は、例えば、磁気ディスク，光ディスク，半導体メモリ，その他任意のコンピュータで読取り可能な記録媒体により提供され、記録媒体から読み出されたプログラムがコンピュータにインストールされて実行される。また、プログラムは、記録媒体を介さず、通信回線を通じて直接にコンピュータにロードし実行することもできる。
Thus, each process and means in the present invention are realized by specific means in which the program and the computer cooperate.
Note that all or part of the program is provided by, for example, a magnetic disk, optical disk, semiconductor memory, or any other computer-readable recording medium, and the program read from the recording medium is installed in the computer and executed. The The program can also be loaded and executed directly on a computer through a communication line without using a recording medium.
図１に示されるシステムは、本発明の実施形態に係るメモリマスタデバイス（チップＢ）が適用されたＰＣＩ接続構成のシステムである。
具体的には、同図に示すシステムは、メモリコントローラ及びルートコンプレックスを備えた、ＣＰＵ及びメモリに接続されるチップＡ（上位デバイス）と、エンドポイント及びルートコンプレックスを備えた、チップＡの下位に接続されるチップＢ（メモリマスタデバイス）と、エンドポイントを有し、チップＢの下位に接続されるチップＣ（下位デバイス）とを備えて構成されている。
このシステム構成では、チップＡからはチップＢしか見えず、チップＣが見えない、いわゆる非透過ブリッジを構成している。
The system shown in FIG. 1 is a PCI connection system to which the memory master device (chip B) according to the embodiment of the present invention is applied.
Specifically, the system shown in FIG. 1 includes a chip A (high-order device) connected to a CPU and a memory including a memory controller and a root complex, and a chip A including a endpoint and a root complex. A chip B (memory master device) to be connected and a chip C (lower device) having an end point and connected to a lower level of the chip B are configured.
In this system configuration, a so-called non-transparent bridge is configured in which only chip B can be seen from chip A and chip C cannot be seen.
すなわち、チップＣに構成されるメモリマスタのメモリアクセス要求は、チップＣのエンドポイントＣ−ＥＰからチップＢのルートコンプレックスＢ−ＲＣに送信される。
チップＢでは、ルートコンプレックスＢ−ＲＣが受理したチップＣのメモリアクセス要求を、チップＢ内のメモリアクセス要求として、チップＢのエンドポイントＢ−ＥＰからチップＡのルートコンプレックスＡ−ＲＣに送信する。
また、チップＢ内で発生するメモリアクセス要求も同様に、チップＢのエンドポイントＢ−ＥＰからチップＡのルートコンプレックスＡ−ＲＣに送信される。
That is, the memory access request of the memory master configured in the chip C is transmitted from the end point C-EP of the chip C to the root complex B-RC of the chip B.
In the chip B, the memory access request of the chip C accepted by the root complex B-RC is transmitted from the end point B-EP of the chip B to the root complex A-RC of the chip A as a memory access request in the chip B.
Similarly, a memory access request generated in the chip B is also transmitted from the end point B-EP of the chip B to the root complex A-RC of the chip A.
そして、チップＡでは、ルートコンプレックスＡ−ＲＣが受理したメモリアクセス要求を、チップＡ内のメモリアクセス要求としてメモリコントローラに送信し、メモリアクセスを可能とする。
また、チップＡ内で発生するメモリアクセス要求も同様に、メモリコントローラに送信され、メモリアクセスを行なう構成となる。
Then, in the chip A, the memory access request accepted by the root complex A-RC is transmitted to the memory controller as a memory access request in the chip A, thereby enabling memory access.
Similarly, a memory access request generated in the chip A is also transmitted to the memory controller to perform memory access.
次に、上記のようなＰＣＩ接続構成において、チップＢ内やチップＣ内に、優先度の高いメモリアクセス要求と優先度の低いメモリアクセス要求が共存する場合であっても、優先度判別データを付加することなく、優先度の高いメモリアクセス要求を効率良く通すことができ、かつ、バッファの追加搭載などに伴うチップＡのコストアップを回避でき、さらに、チップＣからのメモリアクセス要求を容易に制限することができるチップＢの構成について、図２を参照して説明する。 Next, in the PCI connection configuration as described above, even when a high priority memory access request and a low priority memory access request coexist in the chip B or the chip C, the priority determination data is Without adding, it is possible to efficiently pass memory access requests with high priority, avoiding an increase in the cost of chip A due to additional mounting of buffers, etc., and further making memory access requests from chip C easy The configuration of the chip B that can be restricted will be described with reference to FIG.
図２に示すように、チップＢは、メモリコントローラを有するチップＡの下位に接続され、チップＡを介してメモリにアクセスするメモリマスタデバイスである。
具体的には、チップＢは、当該チップＢの内部で発生するメモリアクセス要求を優先度別に受け付ける複数の内部要求受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬと、チップＢの下位に接続されるチップＣからメモリアクセス要求を受け付ける外部要求受け付け部（本実施形態ではルートコンプレックスＢ−ＲＣ）と、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣが受け付けたメモリアクセス要求を、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣに設定された優先度に応じて通過させるバス調停部１と、バス調停部１を通過したメモリアクセス要求をチップＡに送出する送出部（本実施形態ではエンドポイントＢ−ＥＰ）とを備えている。
As illustrated in FIG. 2, the chip B is a memory master device that is connected to a lower level of the chip A having a memory controller and accesses the memory via the chip A.
Specifically, the chip B includes a plurality of internal request receiving units B-MstH and B-MstL that receive memory access requests generated inside the chip B by priority, and a chip C connected to the lower order of the chip B. The external request receiving unit (route complex B-RC in the present embodiment) that receives a memory access request from each and the memory access requests received by each receiving unit B-MstH, B-MstL, B-RC A
バス調停部１は、例えば、図３に示すように、優先度が高いメモリアクセス要求と、優先度が低いメモリアクセス要求が同時に発生した場合、優先度が高いメモリアクセス要求を優先的に通し、優先度が高いメモリアクセス要求が無いとき、優先度の低いメモリアクセス要求を通すように構成される。
また、図４に示すように、優先度が低いメモリアクセス要求であっても、数回に一回の割合で要求を通す、いわゆるラウンドロビン式の調停を行うようにしてもよい。
For example, as illustrated in FIG. 3, when a memory access request with a high priority and a memory access request with a low priority are generated simultaneously, the
Also, as shown in FIG. 4, even for a memory access request with a low priority, so-called round-robin arbitration may be performed in which the request is passed once every several times.
また、チップＢは、メモリアクセス要求をバッファリングする受け付けバッファ２〜４及び送出しバッファ５を備えている。
受け付けバッファ２〜４は、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣとバス調停部１との間にそれぞれ設けられ、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣが受け付けたメモリアクセス要求を優先度別にバッファリングする。
また、送出しバッファ５は、バス調停部１と送出部Ｂ−ＥＰとの間に設けられ、バス調停部１を通過したメモリアクセス要求をバッファリングする。
また、各バッファ２〜５は、バッファリングしているメモリアクセス要求の出力を制御するゲート機能を有しており、ゲート信号の入力に応じて、メモリアクセス要求の出力を規制することが可能となっている。
The chip B includes receiving
The
The sending
Each of the
さらに、チップＢは、各バッファ２〜５のゲート機能を利用し、メモリアクセス要求の帯域を制御する帯域制御部６を備えている。
帯域制御部６は、バス調停部１を通過したメモリアクセス要求を監視するとともに、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣからのメモリアクセス要求が設定された帯域幅を超えないように、各受け付けバッファ２〜４の出力を制御する第一の帯域制御機能を備えている。
ここで、帯域の計算には、単位時間当たりのアクセス数やデータサイズを用い、設定された帯域を確保するものとする。例えば、図５に示すように、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣ毎に、帯域測定期間内におけるアクセス許可回数を設定しておき、許可回数カウンタが設定値に達したら、対応する受け付けバッファ２〜４のゲートを閉じる。
なお、アクセス許可回数カウンタ及び帯域測定期間カウンタは、帯域測定期間カウンタが設定値に達する毎にクリアされる。
Further, the chip B includes a
The
Here, the bandwidth is calculated by using the number of accesses per unit time and the data size to secure the set bandwidth. For example, as shown in FIG. 5, for each receiving unit B-MstH, B-MstL, and B-RC, the access permission count within the bandwidth measurement period is set, and when the permission count counter reaches the set value, The gates of the
The access permission number counter and the bandwidth measurement period counter are cleared every time the bandwidth measurement period counter reaches a set value.
また、帯域制御部６は、送出部Ｂ−ＥＰから送出されるメモリアクセス要求が設定された帯域幅を超えないように、送出しバッファ５の出力を制御する第二の帯域制御機能を備えている。
ＰＣＩ接続によるシステム構成によっては、チップＢと並列の関係になるチップが追加されたり、チップＡ内で発生するメモリアクセス要求がチップＢ内やチップＣ内で発生するメモリアクセス要求よりも最優先となる場合がある。このような場合には、チップＢからチップＡに無制限にメモリアクセス要求が送出されると、チップＢとチップＡとの間に設けられるバッファや、チップＡ内のバッファがチップＢのメモリアクセス要求で占有されるなどの不都合が発生する可能性がある。
これに対して、上記第二の帯域制御機能によれば、送出部Ｂ−ＥＰから送出されるメモリアクセス要求の帯域幅を任意に設定できるので、上記の不都合を回避できる。
Further, the
Depending on the system configuration based on the PCI connection, a chip having a parallel relationship with the chip B is added, or the memory access request generated in the chip A has the highest priority over the memory access request generated in the chip B or the chip C. There is a case. In such a case, when an unlimited memory access request is sent from chip B to chip A, a buffer provided between chip B and chip A, or a buffer in chip A is a memory access request for chip B. May cause inconvenience such as being occupied by
On the other hand, according to the second bandwidth control function, the bandwidth of the memory access request transmitted from the transmission unit B-EP can be arbitrarily set, so that the above inconvenience can be avoided.
次に、本発明の実施形態に係るメモリマスタデバイス（チップＢ）が適用されたシステムの動作について、図１及び図２を参照して説明する。
図１に示すＰＣＩ接続構成において、チップＣ内で発生するメモリアクセス要求は、チップＢに送信され、チップＢの外部要求受け付け部Ｂ−ＲＣで受け付けられる。
また、チップＢ内で発生するメモリアクセス要求は、優先度別に複数の内部要求受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬで受け付けられる。
各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣが受け付けたメモリアクセス要求は、バス調停部１において、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣに設定された優先度に応じて調停される。
そして、バス調停部１を通過したメモリアクセス要求は、送出部Ｂ−ＥＰからチップＡに送出される。
Next, the operation of the system to which the memory master device (chip B) according to the embodiment of the present invention is applied will be described with reference to FIG. 1 and FIG.
In the PCI connection configuration shown in FIG. 1, a memory access request generated in the chip C is transmitted to the chip B and received by the external request receiving unit B-RC of the chip B.
A memory access request generated in the chip B is received by a plurality of internal request receiving units B-MstH and B-MstL for each priority.
The memory access request accepted by each accepting unit B-MstH, B-MstL, B-RC depends on the priority set in each accepting unit B-MstH, B-MstL, B-RC in the
Then, the memory access request that has passed through the
上記のようにチップＢからチップＡにメモリアクセス要求を送出するにあたり、チップＢに設けられる帯域制御部６は、バス調停部１を通過したメモリアクセス要求を監視するとともに、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣからのメモリアクセス要求が設定された帯域幅を超えないように、各受け付けバッファ２〜４の出力を制御する。
さらに、帯域制御部６は、送出部Ｂ−ＥＰから送出されるメモリアクセス要求が設定された帯域幅を超えないように、送出しバッファ５の出力を制御する。
When sending a memory access request from the chip B to the chip A as described above, the
Furthermore, the
チップＡは、チップＢから送出されたメモリアクセス要求を受理し、バッファに一旦保持する。
このとき、チップＢからのメモリアクセス要求は、チップＢ内で優先度に応じて調停されるだけでなく、優先度毎に帯域幅が制御されているので、チップＡ内のバッファにおいて、優先度の低いメモリアクセス要求のバッファ数を減らし、優先度の高いマスタのアクセスのバッファ数を増やすことが可能となる。
Chip A accepts the memory access request sent from chip B and temporarily holds it in the buffer.
At this time, the memory access request from the chip B is not only arbitrated according to the priority in the chip B, but also the bandwidth is controlled for each priority. It is possible to reduce the number of low memory access request buffers and increase the number of high priority master access buffers.
また、チップＡ内での調停においては、チップＢからのメモリアクセス要求がチップＡのルートコンプレックスＡ−ＲＣを経由したアクセスとなり、チップＡ内の優先度の高いメモリアクセス要求と同等に扱われる。
これにより、チップＢの優先度の高いメモリアクセス要求を効率良く通過させることができる。
また、チップＢからの優先度の低いメモリアクセス要求も、チップＡ内の優先度の高いメモリアクセス要求と同等に扱われるが、チップＢ内の調停や帯域制御により、あらかじめアクセス回数などが制限されているので、他の優先度の高いメモリアクセス要求を遅滞させることはない。
In the arbitration in the chip A, the memory access request from the chip B is an access via the root complex A-RC of the chip A, and is handled in the same way as the memory access request having a high priority in the chip A.
Thereby, the memory access request with high priority of the chip B can be passed efficiently.
A low-priority memory access request from chip B is handled in the same way as a high-priority memory access request in chip A, but the number of accesses is limited in advance by arbitration and bandwidth control in chip B. Therefore, other high-priority memory access requests are not delayed.
なお、本発明の実施形態に係るメモリマスタデバイス（チップＢ）は、図１に示すような接続構成に限定されず、様々な接続構成においても優れた効果を発揮することができる。
例えば、図６の（ａ）に示すように、下位にチップＣが接続されない構成では、チップＣのメモリアクセス要求を制限するという効果は得られないが、チップＢのメモリアクセス要求をあらかじめチップＢ内で調停したり帯域制御することにより、チップＡにおいて優先度の高いメモリアクセス要求を効率良く通すことができるという効果は発揮される。
また、図６の（ｂ）、（ｃ）に示すように、チップＡに対して、チップＢと同等の機能を有するチップＢ１、Ｂ２が並列に接続される構成でも、チップＢ１、Ｂ２のメモリアクセス要求をあらかじめチップＢ１、Ｂ２内で調停したり帯域制御することにより、チップＡにおいて優先度の高いメモリアクセス要求を効率良く通すことができるという効果は発揮される。
Note that the memory master device (chip B) according to the embodiment of the present invention is not limited to the connection configuration as shown in FIG. 1, and can exhibit excellent effects even in various connection configurations.
For example, as shown in FIG. 6A, in the configuration in which the chip C is not connected to the lower order, the effect of limiting the memory access request of the chip C cannot be obtained. By performing arbitration and bandwidth control in the chip A, it is possible to efficiently pass a memory access request having a high priority in the chip A.
Further, as shown in FIGS. 6B and 6C, even in a configuration in which chips B1 and B2 having functions equivalent to those of the chip B are connected in parallel to the chip A, the memories of the chips B1 and B2 By arbitrating the access request in the chips B1 and B2 in advance and performing band control, the memory access request having a high priority can be efficiently passed through the chip A.
以上のように構成された本実施形態によれば、メモリコントローラを有するチップＡに接続され、該チップＡを介してメモリにアクセスするチップＢであって、チップＢの内部で発生するメモリアクセス要求を優先度別に受け付ける複数の内部要求受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬと、チップＢに接続可能なチップＣからメモリアクセス要求を受け付ける外部要求受け付け部Ｂ−ＲＣと、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣが受け付けたメモリアクセス要求を、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣに設定された優先度に応じて通過させるバス調停部１と、バス調停部１を通過したメモリアクセス要求をチップＡに送出する送出部Ｂ−ＥＰとを備えることにより、優先度判別データを付加しなくても、優先度の高いメモリアクセス要求を効率良く通すことができる。
また、バッファの追加搭載などに伴うチップＡのコストアップを回避できる。
しかも、チップＢの下位に汎用チップなどのチップＣを接続すれば、チップＣからのメモリアクセス要求を容易に制限することができるので、汎用チップのメモリアクセス要求がチップＡに無制限に通ってしまうような問題も解消することができる。
According to the present embodiment configured as described above, the chip B is connected to the chip A having the memory controller and accesses the memory via the chip A, and the memory access request generated inside the chip B A plurality of internal request accepting units B-MstH, B-MstL that accept each of the priorities, an external request accepting unit B-RC that accepts a memory access request from a chip C connectable to the chip B, and each accepting unit B-MstH, A
Further, it is possible to avoid an increase in the cost of the chip A due to the additional mounting of the buffer.
Moreover, if a chip C such as a general-purpose chip is connected to the lower side of the chip B, the memory access request from the chip C can be easily restricted, so that the memory access request of the general-purpose chip passes through the chip A without restriction. Such problems can also be solved.
また、チップＢは、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣとバス調停部１との間にそれぞれ設けられ、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣが受け付けたメモリアクセス要求を優先度別にバッファリングする複数の受け付けバッファ２〜４と、バス調停部１を通過したメモリアクセス要求を監視するとともに、各受け付け部Ｂ−ＭｓｔＨ、Ｂ−ＭｓｔＬ、Ｂ−ＲＣからのメモリアクセス要求が設定された帯域幅を超えないように、各受け付けバッファ２〜４の出力を制御する帯域制御部６とを備えることができる。
これにより、メモリアクセス要求の帯域幅を優先度毎に任意に設定することができる。
The chip B is provided between each reception unit B-MstH, B-MstL, B-RC and the
Thereby, the bandwidth of the memory access request can be arbitrarily set for each priority.
また、チップＢは、バス調停部１と送出部Ｂ−ＥＰとの間に設けられ、バス調停部１を通過したメモリアクセス要求をバッファリングする送出しバッファ５を備え、帯域制御部６は、送出部Ｂ−ＥＰから送出されるメモリアクセス要求が設定された帯域幅を超えないように、送出しバッファ５の出力を制御するので、チップＢから送出されるメモリアクセス要求の帯域幅を、システム構成に応じて任意に設定することができる。
The chip B includes a sending
以上、本発明について、実施形態を示して説明したが、本発明は、上述した実施形態にのみ限定されるものではなく、特許請求の範囲内で種々の変更が可能であることは言うまでもない。 Although the present invention has been described with reference to the embodiment, it is needless to say that the present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the claims.
本発明は、メモリコントローラを有する上位デバイスに接続され、該上位デバイスを介してメモリにアクセスするメモリマスタデバイスに適用でき、特に、優先度の高いメモリアクセス要求を効率良く通過させることが求められる機器や装置において有用である。 The present invention is applicable to a memory master device that is connected to a host device having a memory controller and accesses a memory via the host device, and in particular, a device that is required to efficiently pass a memory access request having a high priority. Useful in and devices.
Ａ チップ（上位デバイス）
Ｂ チップ（メモリマスタデバイス）
Ｃ チップ（下位デバイス）
１ バス調停部
２〜４ 受け付けバッファ
５ 送出しバッファ
６ 帯域制御部
A chip (host device)
B chip (memory master device)
C chip (lower device)
1
Claims (3)
前記メモリマスタデバイスの内部で発生するメモリアクセス要求を優先度別に受け付ける複数の内部要求受け付け部と、
前記メモリマスタデバイスに接続可能な下位デバイスからメモリアクセス要求を受け付ける外部要求受け付け部と、
前記各受け付け部が受け付けたメモリアクセス要求を、前記各受け付け部に設定された優先度に応じて通過させるバス調停部と、
前記バス調停部を通過したメモリアクセス要求を前記上位デバイスに送出する送出部と、を備えることを特徴とするメモリマスタデバイス。 A memory master device connected to an upper device having a memory controller and accessing memory via the upper device,
A plurality of internal request accepting units for accepting memory access requests generated inside the memory master device by priority;
An external request receiving unit that receives a memory access request from a lower-level device connectable to the memory master device;
A bus arbitration unit that passes the memory access request received by each of the receiving units according to the priority set in each of the receiving units;
A memory master device comprising: a sending unit that sends a memory access request that has passed through the bus arbitration unit to the host device.
前記バス調停部を通過したメモリアクセス要求を監視するとともに、前記各受け付け部からのメモリアクセス要求が設定された帯域幅を超えないように、前記各受け付けバッファの出力を制御する帯域制御部と、を備える請求項１記載のメモリマスタデバイス。 A plurality of reception buffers provided between the respective reception units and the bus arbitration unit, for buffering memory access requests received by the respective reception units according to priority;
A bandwidth control unit that monitors a memory access request that has passed through the bus arbitration unit, and that controls an output of each reception buffer so that a memory access request from each reception unit does not exceed a set bandwidth; The memory master device according to claim 1.
前記帯域制御部は、前記送出部から送出されるメモリアクセス要求が設定された帯域幅を超えないように、前記送出しバッファの出力を制御する請求項２記載のメモリマスタデバイス。 A sending buffer that is provided between the bus arbitration unit and the sending unit and buffers a memory access request that has passed through the bus arbitration unit;
The memory master device according to claim 2, wherein the bandwidth control unit controls the output of the sending buffer so that a memory access request sent from the sending unit does not exceed a set bandwidth.
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