JP2013088879A - Information processor - Google Patents

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JP2011226290A
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Inventor
Yukihiro Nakao
幸広 中尾
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Kyocera Document Solutions Inc
京セラドキュメントソリューションズ株式会社
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Abstract

PROBLEM TO BE SOLVED: To efficiently use a general-purpose IC chip via a bridge circuit.SOLUTION: An IC chip 2 which is a bridge circuit has: an end point 22 which receives a packet by a PCIe bus 4 from a CPU 1; an address conversion circuit 24 which changes a destination address in the packet into an address corresponding to the destination address in the packet when the destination address of the packet received by the end point 22 is a predetermined address; and a route complex 25 which transmits the packet whose destination address is changed by the address conversion circuit 24 to an IC chip 3 by a PCIe bus 5.

Description

本発明は、情報処理装置に関するものである。 The present invention relates to an information processing apparatus.

近年、PCI(Peripheral Component Interconnect)やPCIe(PCI Express)が、電子機器内の集積回路間の接続に使用されている(例えば特許文献1,2参照)。 Recently, PCI (see e.g. Patent Documents 1 and 2) to (Peripheral Component Interconnect) or a PCIe (PCI Express), it is used for connections between the integrated circuits in the electronic device.

特開2007−265421号公報 JP 2007-265421 JP 特開2011−008793号公報 JP 2011-008793 JP

ブリッジ回路を使用して、PCIeなどの複数のシリアルバスを接続することがある。 Using a bridge circuit, it is possible to connect a plurality of serial buses, such as PCIe. 図4は、複数のシリアルバスを接続するブリッジ回路を有する従来の情報処理装置の一例を示すブロック図である。 Figure 4 is a block diagram showing an example of a conventional information processing apparatus having a bridge circuit connecting the plurality of serial buses. 図4では、CPU(Central Processing Unit)101と集積回路(以下、IC(Integrated Circuit)チップという)102とがPCIeバス104で接続され、ICチップ102とICチップ103とがPCIeバス105で接続されている。 In Figure 4, CPU (Central Processing Unit) 101 and the integrated circuit (hereinafter, IC (Integrated the Circuit) that the chip) and 102 are connected by a PCIe bus 104, the IC chip 102 and the IC chip 103 are connected by a PCIe bus 105 ing. 図4に示す装置では、ICチップ102がブリッジ回路である。 In the apparatus shown in FIG. 4, IC chip 102 is a bridge circuit.

CPU101は、メモリー111と、PCIeバス104のマスターであるルートコンプレックス112と、内部回路113とを有する。 CPU101 includes a memory 111, a root complex 112 is the PCIe bus 104 master, and an internal circuit 113. ICチップ102は、メモリー121と、PCIeバス104のターゲットであるエンドポイント122と、アドレス判定回路123と、PCIeバス105のマスターであるルートコンプレックス124とを有する。 IC chip 102 includes a memory 121, an endpoint 122 that is the target of the PCIe bus 104, the address judging circuit 123, a root complex 124 is the master of the PCIe bus 105. ICチップ103は、メモリー131と、PCIeバス105のターゲットであるエンドポイント132とを有する。 IC chip 103 includes a memory 131, and endpoint 132 is the target of the PCIe bus 105.

図5は、図4におけるCPU101の従来のアドレスマップの一例を示す図である。 Figure 5 is a diagram showing an example of a conventional address map of CPU101 in FIG.

図5に示すように、CPU101では、メモリー111、レジスター、ルートコンプレックス112、およびその他のデバイスに対してアドレス空間が割り当てられている。 As shown in FIG. 5, the CPU 101, memory 111, registers, address space is assigned to the root complex 112, and other devices.

CPU101の内部回路113が、ICチップ102内のデバイス(メモリー121、ルートコンプレックス124、レジスターなど)にアクセスする場合、PCIeバス104を介してトランザクション要求を送信するため、図5に示すように、ICチップ102内のデバイスは、CPU101においてルートコンプレックス112に割り当てられているアドレス空間内にアドレスを有している必要がある。 Internal circuit 113 of the CPU101 is, when accessing the device in the IC chip 102 (memory 121, root complex 124, registers, etc.), for sending a transaction request via the PCIe bus 104, as shown in FIG. 5, IC devices chip 102 needs to have an address in the address space assigned to the root complex 112 in CPU 101. つまり、CPU101においてルートコンプレックス112に割り当てられているアドレス空間内にアドレスを有さないICチップ102内のデバイスには、CPU101の内部回路113はアクセスできない。 That is, the device of the IC chip 102 having no addresses in the address space assigned to the root complex 112 in CPU 101, an internal circuit 113 of the CPU 101 can not access.

同様に、CPU101の内部回路113が、ICチップ103内のデバイス(メモリー131など)にアクセスする場合、PCIeバス104およびPCIeバス105を介してトランザクション要求を送信するため、図5に示すように、CPU101においてルートコンプレックス112に割り当てられているアドレス空間内で、かつ、ルートコンプレックス124に割り当てられているアドレス空間内にアドレスを有さないICチップ103内のデバイスには、CPU101の内部回路113はアクセスできない。 Similarly, the internal circuit 113 of the CPU101 is, when accessing the devices in the IC chip 103 (such as memory 131), for transmitting a transaction request via the PCIe bus 104 and PCIe bus 105, as shown in FIG. 5, in the root addresses are assigned to the complex 112 space in CPU 101, and, in the devices in the IC chip 103 having no address in the address space assigned to the root complex 124, an internal circuit 113 of the CPU 101 is accessed Can not. 例えば、ICチップ103内でのメモリー131のアドレス空間が図5に示すように広くても、CPU101の内部回路113は、図5に示す斜線部にしかアクセスできない。 For example, even widely, as shown in the address space 5 of the memory 131 in the IC chip 103, an internal circuit 113 of the CPU101 is only access the hatched portion shown in FIG.

このため、CPU101からICチップ103のすべてのデバイスを使用可能とするには、ICチップ103のデバイスのアドレス空間がルートコンプレックス124に割り当てられているアドレス空間内に配置されるように、ICチップ103を設計する必要があり、ICチップ103の設計が制約されるとともに、汎用のICチップをICチップ103として効率よく使用することが困難である。 Therefore, to enable all devices of the IC chip 103 from the CPU 101, so that the address space of a device of the IC chip 103 is disposed within the address space assigned to the root complex 124, IC chip 103 must be designed to, along with the design is constrained in the IC chip 103, it is difficult to efficiently use a general-purpose IC chip as the IC chip 103.

本発明は、上記の問題に鑑みてなされたものであり、ブリッジ回路を介して別のシリアルバスに接続されているICチップを効率よく使用することができる情報処理装置を得ることを目的とする。 The present invention has been made in view of the above problems, an object of the present invention to provide an information processing apparatus which can efficiently use the IC chip via the bridge circuit are connected to another serial bus .

上記の課題を解決するために、本発明では以下のようにした。 In order to solve the above problems, the present invention was prepared as described below.

本発明に係る情報処理装置は、第1シリアルバスに接続された第1集積回路と、第2シリアルバスに接続された第2集積回路と、第1シリアルバスと第2シリアルバスとを非透過に接続するブリッジ回路とを備える。 The information processing apparatus according to the present invention includes: a first integrated circuit coupled to the first serial bus, the non-transmissive and a second integrated circuit connected to the second serial bus, and a first serial bus and a second serial bus and a bridge circuit connected to. そして、ブリッジ回路は、第1集積回路から第1シリアルバスでパケットを受信する受信回路と、受信回路により受信されたパケットの宛先アドレスが所定のアドレスである場合、パケット内の宛先アドレスを、パケット内の宛先アドレスに対応するアドレスに変更するアドレス変換回路と、アドレス変換回路により宛先アドレスを変更されたパケットを、第2シリアルバスで第2集積回路に送信する送信回路とを有する。 The bridge circuit, a receiving circuit for receiving a packet at a first serial bus from the first integrated circuit, if the destination address of the received packet by the reception circuit is a predetermined address, the destination address in the packet, the packet It has an address conversion circuit for changing the address corresponding to the destination address of the inner, and a transmission circuit for transmitting a packet that has changed the destination address by the address conversion circuit, the second integrated circuit in the second serial bus.

これにより、第1集積回路のアドレスマップに第2集積回路内のデバイスのアドレス空間が依存しないため、第1集積回路からブリッジ回路を介して第2集積回路を効率よく使用することができる。 Thus, because the address space of the device in the second integrated circuit to the address map of the first integrated circuit is independent, it is possible to efficiently use the second integrated circuit via the bridge circuit from the first integrated circuit.

また、本発明に係る情報処理装置は、上記の情報処理装置に加え、次のようにしてもよい。 The information processing apparatus according to the present invention, in addition to the above information processing apparatus, may be as follows. この場合、情報処理装置は、アドレス判定回路をさらに備える。 In this case, the information processing apparatus further comprises an address determination circuit. アドレス判定回路は、受信回路により受信されたパケットの宛先アドレスが上述の送信回路のアドレスであるか否かを判定し、宛先アドレスが上述の送信回路のアドレスではない場合には、パケットをアドレス変換回路へ出力せずに、パケットによるトランザクション要求を宛先アドレスへ出力し、宛先アドレスが上述の送信回路のアドレスである場合には、パケットをアドレス変換回路へ出力する。 Address determination circuitry, the destination address of the received packet by the receiving circuit judges whether the address of the transmission circuit described above, if the destination address is not the address of the transmission circuit described above, address translation packet without outputting to the circuit, and outputs the transaction request by the packet to the destination address, the destination address when the address of the transmission circuit described above, outputs the packet to the address conversion circuit.

これにより、ブリッジ回路内部のデバイスも第1集積回路から使用することができる。 Thus, the bridge circuit inside the device can also be used from the first integrated circuit.

また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。 The information processing apparatus according to the present invention, in addition to any of the above information processing apparatus, may be as follows. この場合、アドレス変換回路は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。 In this case, the address conversion circuit, the destination address, by adding or subtracting an offset corresponding to the destination address, changes the destination address in the packet.

また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。 The information processing apparatus according to the present invention, in addition to any of the above information processing apparatus, may be as follows. この場合、情報処理装置は、第2シリアルバスに接続された第3集積回路をさらに備える。 In this case, the information processing apparatus further comprises a third integrated circuit connected to the second serial bus. そして、送信回路は、アドレス変換回路により宛先アドレスを変更されたパケットを、第2シリアルバスで第2集積回路または第3集積回路に送信する。 The transmitting circuit transmits the changed destination address packet by the address conversion circuit, the second serial bus to the second integrated circuit, or a third integrated circuit.

これにより、第1集積回路のアドレスマップに第2集積回路および第3集積回路内のデバイスのアドレス空間が依存しないため、第1集積回路からブリッジ回路を介して第2集積回路および第3集積回路を効率よく使用することができる。 Thus, since the second integrated circuit and the address space of the device in the third integrated circuit on the address map of the first integrated circuit is independent from the first integrated circuit via the bridge circuit second integrated circuit and the third integrated circuit it can be used efficiently.

また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。 The information processing apparatus according to the present invention, in addition to any of the above information processing apparatus, may be as follows. この場合、第2集積回路と第3集積回路とは、2つの同一の集積回路である。 In this case, the second integrated circuit and the third integrated circuit, two identical integrated circuits.

また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。 The information processing apparatus according to the present invention, in addition to any of the above information processing apparatus, may be as follows. この場合、第1シリアルバスおよび第2シリアルバスは、PCIeに準拠するシリアルバスである。 In this case, the first serial bus and the second serial bus is a serial bus conforming to PCIe.

本発明によれば、ブリッジ回路を介して別のシリアルバスに接続されているICチップを効率よく使用することができる。 According to the present invention, the IC chip via the bridge circuit are connected to another serial bus can be used efficiently.

図1は、本発明の実施の形態1に係る情報処理装置の構成を示すブロック図である。 Figure 1 is a block diagram showing a configuration of an information processing apparatus according to the first embodiment of the present invention. 図2は、図1におけるCPU1のアドレスマップおよびICチップ2によるアドレス変換を説明する図である。 Figure 2 is a diagram for explaining an address conversion by the address map and IC chip 2 of CPU1 in FIG. 図3は、図1におけるICチップ3のアドレスマップおよびICチップ2によるアドレス変換を説明する図である。 Figure 3 is a diagram for explaining an address conversion by the address map and IC chip 2 of the IC chip 3 in FIG. 図4は、複数のシリアルバスを接続するブリッジ回路を有する従来の情報処理装置の一例を示すブロック図である。 Figure 4 is a block diagram showing an example of a conventional information processing apparatus having a bridge circuit connecting the plurality of serial buses. 図5は、図4におけるCPU101の従来のアドレスマップの一例を示す図である。 Figure 5 is a diagram showing an example of a conventional address map of CPU101 in FIG.

以下、図に基づいて本発明の実施の形態を説明する。 Hereinafter, an embodiment of the present invention based on FIG.

実施の形態1. The first embodiment.

図1は、本発明の実施の形態1に係る情報処理装置の構成を示すブロック図である。 Figure 1 is a block diagram showing a configuration of an information processing apparatus according to the first embodiment of the present invention. 図1では、CPU1とICチップ2とがPCIeバス4で接続され、ICチップ2とICチップ3とがPCIeバス5で接続されている。 In Figure 1, the CPU1 and the IC chip 2 are connected by PCIe bus 4, the IC chip 2 and the IC chip 3 are connected by PCIe bus 5. PCIeバス4とPCIeバス5とは異なるI/Oドメインに属する。 Belonging to different I / O domain than the PCIe bus 4 and the PCIe bus 5. また、ICチップ3とICチップ2とがPCIeバス6で接続され、ICチップ2とCPU1とがPCIeバス7で接続されている。 Further, the IC chip 3 and the IC chip 2 are connected by PCIe bus 6, IC chip 2 and the CPU1 is connected with the PCIe bus 7. PCIeバス6とPCIeバス7とは異なるI/Oドメインに属する。 Belonging to different I / O domain than the PCIe bus 6 and the PCIe bus 7. なお、PCIeバス4とPCIeバス7は、1つのPCIeバスを構成する互いに逆方向への単方向通信を受け持つ信号線である。 Incidentally, PCIe bus 4 and PCIe bus 7 is a signal line in charge of one-way communication in the opposite direction to each other form one PCIe bus. つまり、PCIeバス4とPCIeバス7により、双方向の1つのバスが構成される。 That is, by PCIe bus 4 and PCIe bus 7, one bus bidirectional is constructed. また、PCIeバス5とPCIeバス6は、1つのPCIeバスを構成する互いに逆方向への単方向通信を受け持つ信号線である。 Also, PCIe bus 5 and PCIe bus 6 is a signal line in charge of one-way communication in the opposite direction to each other form one PCIe bus. つまり、PCIeバス5とPCIeバス6により、双方向の1つのバスが構成される。 That is, by PCIe bus 5 and PCIe bus 6, one bus bidirectional is constructed.

CPU1は例えば既存のCPUであって、アドレスマップが予め決められている。 CPU1 is an existing CPU for example, the address map is predetermined. ICチップ2,3は、ASIC(Application Specific Integrated Circuit)やカスタムLSI(Large Scale Integration)などであり、CPU1の周辺回路である。 IC chip 2 and 3, and the like ASIC (Application Specific Integrated Circuit) or a custom LSI (Large Scale Integration), a peripheral circuit of the CPU 1.

図1に示す装置では、ICチップ2がブリッジ回路であり、PCIeバス4とPCIeバス5とを非透過に接続し、PCIeバス6とPCIeバス7とを非透過に接続する。 In the apparatus shown in Figure 1, IC chip 2 is a bridge circuit, connected to the non-transparent and PCIe bus 4 and PCIe bus 5 is connected to the non-transparent and PCIe bus 6 and PCIe bus 7. PCIeバス4〜7は、PCIeに準拠したシリアルバスである。 PCIe bus 4-7 is a serial bus that conforms to the PCIe.

CPU1は、メモリー11と、PCIeバス4のマスターであるルートコンプレックス12と、内部回路13と、PCIeバス7のターゲットであるルートコンプレックス14と、内部回路15とを有する。 CPU1 comprises a memory 11, a root complex 12 is a PCIe bus 4 masters, an internal circuit 13, the root complex 14 is the target of the PCIe bus 7, and an internal circuit 15.

ICチップ2は、メモリー21と、PCIeバス4のターゲットであるエンドポイント22と、アドレス判定回路23と、アドレス変換回路24と、PCIeバス5のマスターであるルートコンプレックス25と、PCIeバス6のターゲットであるルートコンプレックス26と、アドレス判定回路27と、アドレス変換回路28と、PCIeバス7のマスターであるエンドポイント29と、内部回路30とを有する。 IC chip 2 includes a memory 21, an end point 22 that is the target of the PCIe bus 4, an address determination circuit 23, an address conversion circuit 24, the root complex 25 is the master of the PCIe bus 5, the PCIe bus 6 Target having a root complex 26 is, the address determination circuit 27, an address conversion circuit 28, the endpoint 29 is a PCIe bus 7 master, and an internal circuit 30.

エンドポイント22は、CPU1からPCIeバス4でパケットを受信する受信回路である。 Endpoint 22 is a receiving circuit for receiving a packet at PCIe bus 4 from CPU 1.

アドレス判定回路23は、エンドポイント22により受信されたパケットの宛先アドレスがルートコンプレックス25のアドレス空間に属するか否かを判定し、宛先アドレスがルートコンプレックス25のアドレス空間に属さない場合には、そのパケットをアドレス変換回路24へ出力せずに、そのパケットによるトランザクション要求を宛先アドレスへ出力し、宛先アドレスがルートコンプレックス25のアドレス空間に属する場合には、そのパケットをアドレス変換回路24へ出力する。 Address determination circuit 23, the destination address of the received packet by the endpoint 22 determines whether it belongs to the address space of the root complex 25, if the destination address does not belong to the address space of the root complex 25, the the packet without output to the address conversion circuit 24 outputs a transaction request by the packet to the destination address, if the destination address belongs to the address space of the root complex 25 outputs the packet to the address conversion circuit 24.

アドレス変換回路24は、アドレス判定回路23から出力されたパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。 Address conversion circuit 24, the destination address in the output from the address determination circuit 23 packets is changed to the address corresponding to the destination address in the packet. 実施の形態1では、アドレス変換回路24は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。 In the first embodiment, the address conversion circuit 24, the destination address, by adding or subtracting an offset corresponding to the destination address, changes the destination address in the packet.

ルートコンプレックス25は、アドレス変換回路24により宛先アドレスを変更されたパケットを、PCIeバス5でICチップ3に送信する送信回路である。 Root complex 25, a packet that has changed the destination address by the address conversion circuit 24, a transmission circuit for transmitting to the IC chip 3 in PCIe bus 5.

ルートコンプレックス26は、ICチップ3からPCIeバス6でパケットを受信する受信回路である。 Root complex 26 is a receiving circuit for receiving a packet from the IC chip 3 in PCIe bus 6.

アドレス判定回路27は、ルートコンプレックス26により受信されたパケットの宛先アドレスがエンドポイント29のアドレス空間に属するか否かを判定し、宛先アドレスがエンドポイント29のアドレス空間に属さない場合には、そのパケットをアドレス変換回路28へ出力せずに、そのパケットによるトランザクション要求を宛先アドレスへ出力し、宛先アドレスがエンドポイント29のアドレス空間に属する場合には、そのパケットをアドレス変換回路28へ出力する。 Address determination circuit 27, the destination address of the received packet by the root complex 26 determines whether belonging to the address space of the endpoint 29, if the destination address does not belong to the address space of the endpoint 29, the the packet without output to the address conversion circuit 28 outputs a transaction request by the packet to the destination address, destination address if it belongs to the address space of the endpoint 29 outputs the packet to the address conversion circuit 28.

アドレス変換回路28は、ルートコンプレックス26により受信されたパケットの宛先アドレスが所定のアドレス(つまり、エンドポイント29のアドレス空間内のアドレス)である場合、そのパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。 Address conversion circuit 28, the destination address of the received packet is a predetermined address by root complex 26 (i.e., the address in the address space of the endpoint 29), then the destination address in the packet, in the packet changing the address corresponding to the destination address. 実施の形態1では、アドレス変換回路28は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。 In the first embodiment, the address conversion circuit 28, the destination address, by adding or subtracting an offset corresponding to the destination address, changes the destination address in the packet.

エンドポイント29は、アドレス変換回路28により宛先アドレスを変更されたパケットを、PCIeバス7でCPU1に送信する送信回路である。 Endpoint 29, a packet that has changed the destination address by the address conversion circuit 28, a transmission circuit for transmitting at PCIe bus 7 to CPU 1.

ICチップ3は、メモリー31と、PCIeバス5のターゲットであるエンドポイント32と、PCIeバス6のマスターであるエンドポイント33と、内部回路34,35とを有する。 IC chip 3 has a memory 31, an end point 32 that is the target of the PCIe bus 5, the endpoint 33 is the master of the PCIe bus 6, and an internal circuit 34. なお、実施の形態1では、ICチップ3内のアドレッシングを32ビットとし、PCIeのパケットの宛先アドレスが64ビットである場合、ICチップ3内では、宛先アドレスの上位32ビットを使用せずに、下位32ビットを使用する。 In the first embodiment, the addressing IC chip 3 and 32-bit, if the destination address of the PCIe packet is 64 bits, the IC chip within 3, without using the upper 32 bits of the destination address, to use the lower 32 bits. なお、図1では、メモリー11,21,31は、CPU1、ICチップ2、ICチップ3にそれぞれ内蔵されているが、CPU1、ICチップ2、ICチップ3にそれぞれ外付けされていてもよい。 In FIG. 1, memory 11, 21 and 31, CPU 1, IC chip 2 is built respectively into the IC chip 3, but may be with the outer respectively the CPU 1, the IC chip 2, the IC chip 3.

次に、上記情報処理装置の動作について説明する。 Next, the operation of the information processing apparatus.

まず、CPU1からICチップ2,3へのアクセスについて説明する。 First, a description will be given access to the IC chip 2 from CPU 1.

図2は、図1におけるCPU1のアドレスマップおよびICチップ2によるアドレス変換を説明する図である。 Figure 2 is a diagram for explaining an address conversion by the address map and IC chip 2 of CPU1 in FIG. 図2に示すように、CPU1では、メモリー11、図示せぬレジスター、ルートコンプレックス12、およびその他のデバイスに対してアドレス空間が割り当てられている。 As shown in FIG. 2, the CPU 1, memory 11, a register (not shown), the address space is assigned to the root complex 12, and other devices.

CPU1の内部回路13が、ICチップ2内のデバイス(メモリー21、ルートコンプレックス25、レジスターなど)にアクセスする場合、PCIeバス4を介してトランザクション要求を送信するためのPCIeのパケットが、図2に示すように、CPU1においてルートコンプレックス12に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、ルートコンプレックス12からエンドポイント22へ送信される。 CPU1 of the internal circuit 13, the device in the IC chip 2 (memory 21, the root complex 25, registers, etc.) to access, PCIe packet for transmitting a transaction request via the PCIe bus 4, Figure 2 as shown, the address in the address space assigned to the root complex 12 in CPU1 as the destination address, is transmitted from the root complex 12 to the end point 22.

エンドポイント22によりそのパケットが受信されると、アドレス判定回路23は、そのパケットの宛先アドレスがルートコンプレックス25のアドレス空間(CPU1でルートコンプレックス25に割り当てられているアドレス空間)に属するか否かを判定する。 When the endpoint 22 the packet is received, the address determination circuit 23, whether or not the destination address of the packet belongs to (the address space assigned to the root complex 25 in CPU1) address space of the root complex 25 judge. その宛先アドレスがルートコンプレックス25のアドレス空間に属さない場合、アドレス判定回路23は、そのパケットをアドレス変換回路24へ出力せずに、そのパケットによるトランザクション要求を宛先アドレス(つまり、ICチップ2内のルートコンプレックス25以外のデバイス、例えばメモリー21)へ出力する。 If the destination address does not belong to the address space of the root complex 25, the address determination circuit 23, without outputting the packet to the address conversion circuit 24, the destination address of the transaction request by the packet (i.e., in the IC chip 2 root complex 25 other devices, outputs for example the memory 21).

また、CPU1の内部回路13が、ICチップ3内のデバイス(メモリー31など)にアクセスする場合、PCIeバス4を介してトランザクション要求を送信するためのPCIeのパケットが、図2に示すように、CPU1においてルートコンプレックス12に割り当てられているアドレス空間内で、かつ、CPU1においてルートコンプレックス25に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、ルートコンプレックス12からエンドポイント22へ送信される。 The internal circuit 13 of CPU1 is, when accessing the device in the IC chip 3 (such as memory 31), PCIe packet for transmitting a transaction request via the PCIe bus 4, as shown in FIG. 2, in CPU1 root complex 12 allocated address space, and an address in the address space assigned to the root complex 25 in CPU1 as the destination address, is transmitted from the root complex 12 to the end point 22.

なお、CPU1においてルートコンプレックス25に割り当てられているアドレス空間は、ICチップ2内でルートコンプレックス25に割り当てられているアドレス空間(つまり、アドレス変換後のアドレス空間)とは異なる。 The address space assigned to the root complex 25 in CPU1 is different from the address space assigned to the root complex 25 in the IC chip 2 (i.e., the address space after the address conversion).

ICチップ2では、エンドポイント22によりそのパケットが受信されると、アドレス判定回路23が、そのパケットの宛先アドレスがルートコンプレックス25のアドレス空間に属するか否かを判定する。 In the IC chip 2 is determined, if the endpoint 22 the packet is received, the address determination circuit 23, whether or not the destination address of the packet belongs to the address space of the root complex 25. その宛先アドレスがルートコンプレックス25のアドレス空間に属する場合、アドレス判定回路23は、そのパケットをアドレス変換回路24へ出力する。 If the destination address belongs to the address space of the root complex 25, the address determination circuit 23 outputs the packet to the address conversion circuit 24.

アドレス変換回路24は、そのパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。 Address conversion circuit 24 changes the destination address in the packet, the address corresponding to the destination address in the packet. ここでは、アドレス変換回路24は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。 Here, the address conversion circuit 24, the destination address, by adding or subtracting an offset corresponding to the destination address, changes the destination address in the packet.

そして、ルートコンプレックス25は、アドレス変換回路24により宛先アドレスを変更されたパケットを、PCIeバス5でICチップ3に送信する。 The root complex 25 transmits a packet that has changed the destination address by the address conversion circuit 24, the IC chip 3 in PCIe bus 5.

ICチップ3では、エンドポイント32がそのパケットを受信し、宛先アドレスをデコードしてトランザクション要求を出力する。 In the IC chip 3, the endpoint 32 receives the packet, and outputs the transaction request by decoding the destination address.

このように、ICチップ2内でアドレス変換が行われるため、ICチップ3内のデバイス(メモリー31など)が、CPU1のルートコンプレックス12に割り当てられるアドレス空間以外のアドレスを有していても、CPU1からICチップ3内のそのデバイスにアクセスすることができる。 Since the address translation is performed within the IC chip 2, the device of the IC chip 3 (including memory 31), may have an address other than the address space assigned to the root complex 12 of CPU 1, CPU 1 You can access the device in the IC chip 3 from. また、CPU1内のデバイスのアドレス空間に重複するアドレス空間をICチップ3において割り当てられたデバイスであっても、CPU1からICチップ3内のそのデバイスにアクセスすることができる。 Further, an address space that overlaps the address space of the device in the CPU1 be a device assigned in IC chip 3, it is possible to access the device in the IC chip 3 from CPU1.

次に、ICチップ3からCPU1およびICチップ2へのアクセスについて説明する。 Next, a description will be given access from the IC chip 3 to the CPU1 and the IC chip 2.

図3は、図1におけるICチップ3のアドレスマップおよびICチップ2によるアドレス変換を説明する図である。 Figure 3 is a diagram for explaining an address conversion by the address map and IC chip 2 of the IC chip 3 in FIG. 図3に示すように、ICチップ3では、メモリー31、エンドポイント33、およびその他のデバイスに対してアドレス空間が割り当てられている。 As shown in FIG. 3, the IC chip 3, the memory 31, the address space is allocated to the end point 33, and other devices.

ICチップ3の内部回路34が、ICチップ2内のデバイス(メモリー21、エンドポイント29、レジスターなど)にアクセスする場合、PCIeバス6を介してトランザクション要求を送信するためのPCIeのパケットが、図3に示すように、ICチップ3においてエンドポイント33に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、エンドポイント33からルートコンプレックス26へ送信される。 Internal circuit 34 of the IC chip 3, the device of the IC chip 2 (memory 21, the endpoint 29, register, etc.) to access, PCIe packet for transmitting a transaction request via the PCIe bus 6, FIG. as shown in 3, the address in the address space assigned to the endpoint 33 in the IC chip 3 as the destination address, is transmitted from the endpoint 33 to the root complex 26.

エンドポイント26によりそのパケットが受信されると、アドレス判定回路27は、そのパケットの宛先アドレスがエンドポイント29のアドレス空間(ICチップ3でエンドポイント29に割り当てられているアドレス空間)に属するか否かを判定する。 When the packet is received by endpoint 26, whether the address determination circuit 27 belong destination address of the packet into the address space of the endpoint 29 (the address space assigned to the endpoint 29 in the IC chip 3) determines whether or not. その宛先アドレスがエンドポイント29のアドレス空間に属さない場合、アドレス判定回路27は、そのパケットをアドレス変換回路28へ出力せずに、そのパケットによるトランザクション要求を宛先アドレス(つまり、ICチップ2内のエンドポイント29以外のデバイス、例えばメモリー21)へ出力する。 If the destination address does not belong to the address space of the endpoint 29, the address determination circuit 27, without outputting the packet to the address conversion circuit 28, the destination address of the transaction request by the packet (i.e., in the IC chip 2 endpoint 29 other devices, outputs for example the memory 21).

また、ICチップ3の内部回路34が、CPU1内のデバイス(メモリー11など)にアクセスする場合、PCIeバス6を介してトランザクション要求を送信するためのPCIeのパケットが、図3に示すように、ICチップ3においてエンドポイント33に割り当てられているアドレス空間内で、かつ、ICチップ3においてエンドポイント29に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、エンドポイント33からルートコンプレックス26へ送信される。 The internal circuit 34 of the IC chip 3, when accessing the device (such as memory 11) in the CPU 1, PCIe packet for transmitting a transaction request via the PCIe bus 6, as shown in FIG. 3, in the address space assigned to the endpoint 33 in the IC chip 3, and the address in the address space assigned to the endpoint 29 as the destination address in the IC chip 3, transmitted from the endpoint 33 to the root complex 26 It is.

なお、ICチップ3においてエンドポイント29に割り当てられているアドレス空間は、ICチップ2内でエンドポイント29に割り当てられているアドレス空間とは異なる。 The address space assigned to the endpoint 29 in the IC chip 3 is different from the address space assigned to the endpoint 29 in the IC chip 2.

ICチップ2では、エンドポイント26によりそのパケットが受信されると、アドレス判定回路27は、そのパケットの宛先アドレスがエンドポイント29のアドレス空間に属するか否かを判定する。 In the IC chip 2, when the packet by the endpoints 26 are received, the address determination circuit 27 determines the destination address of the packet whether belonging to the address space of the endpoint 29. その宛先アドレスがエンドポイント29のアドレス空間に属する場合、アドレス判定回路27は、そのパケットをアドレス変換回路28へ出力する。 If the destination address belongs to the address space of the endpoint 29, the address determination circuit 27 outputs the packet to the address conversion circuit 28.

アドレス変換回路28は、そのパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。 Address conversion circuit 28 changes the destination address in the packet, the address corresponding to the destination address in the packet. ここでは、アドレス変換回路28は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。 Here, the address conversion circuit 28, the destination address, by adding or subtracting an offset corresponding to the destination address, changes the destination address in the packet.

そして、エンドポイント29は、アドレス変換回路28により宛先アドレスを変更されたパケットを、PCIeバス7でCPU1に送信する。 Then, the endpoint 29, a packet that has changed the destination address by the address conversion circuit 28, and transmits the PCIe bus 7 to CPU 1.

CPU1では、ルートコンプレックス14がそのパケットを受信し、宛先アドレスをデコードしてトランザクション要求を出力する。 In CPU 1, root complex 14 receives the packet, and outputs the transaction request by decoding the destination address.

このように、ICチップ2内でアドレス変換が行われるため、CPU1内のデバイス(メモリー11など)が、ICチップ3のエンドポイント33に割り当てられるアドレス空間以外のアドレスを有していても、ICチップ3からCPU1内のそのデバイスにアクセスすることができる。 Since the address translation is performed within the IC chip 2 even if devices in the CPU 1 (such as memory 11), has an address other than the address space assigned to the endpoint 33 of the IC chip 3, IC You can access the device from the chip 3 in CPU 1. また、ICチップ3内のデバイスのアドレス空間に重複するアドレス空間をCPU1において割り当てられたデバイスであっても、ICチップ3からCPU1内のそのデバイスにアクセスすることができる。 Further, an address space that overlaps the address space of the device in the IC chip 3 is also a device assigned in CPU 1, it can be accessed from the IC chip 3 on the device in the CPU 1.

以上のように、上記実施の形態1によれば、ICチップ2は、CPU1からPCIeバス4でパケットを受信するエンドポイント22と、エンドポイント22により受信されたパケットの宛先アドレスが所定のアドレスである場合、パケット内の宛先アドレスを、パケット内の宛先アドレスに対応するアドレスに変更するアドレス変換回路24と、アドレス変換回路24により宛先アドレスを変更されたパケットを、PCIeバス5でICチップ3に送信するルートコンプレックス25と、を有する。 As described above, according to the first embodiment, IC chip 2, an end point 22 for receiving a packet at PCIe bus 4 from CPU 1, the destination address of the received packet by the endpoint 22 is at a predetermined address in some cases, the destination address in the packet, the address conversion circuit 24 to change the address corresponding to the destination address in the packet, a packet that has changed the destination address by the address conversion circuit 24, the IC chip 3 in PCIe bus 5 having a root complex 25 to be transmitted, the.

これにより、CPU1のアドレスマップにICチップ3内のデバイスのアドレス空間が依存しないため、CPU1からブリッジ回路であるICチップ2を介してICチップ3を効率よく使用することができる。 Thus, because the address space of the devices in the IC chip 3 to the CPU1 in the address map does not depend, it can be used efficiently IC chip 3 via the IC chip 2 is a bridge circuit from CPU1.

実施の形態2. The second embodiment.

本発明の実施の形態2に係る情報処理装置では、PCIeバス5,6に、ICチップ3と同様の、複数(例えば2つ)のICチップが接続される。 In the information processing apparatus according to a second embodiment of the present invention, the PCIe bus 5,6, similar to the IC chip 3, the IC chip of the plurality (e.g., two) are connected. 例えば、64ビットの宛先アドレスのうちの上位32ビットで、複数のICチップのいずれかがトランザクション要求(つまり、PCIeのパケット)の宛先に指定される。 For example, the upper 32 bits of the 64-bit destination address, one of a plurality of IC chips is specified in the destination of the transaction request (i.e., PCIe packets). なお、その複数のICチップとして、同一のICチップを使用してもよい。 As the plurality of IC chips, it may use the same IC chip.

なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。 Incidentally, the above-described embodiments is a preferred embodiment of the present invention, the present invention is not limited thereto, without departing from the scope of the present invention, various modifications, it can be changed it is.

例えば、上記実施の形態1,2において、ICチップ2と同様のブリッジ回路を複数設け、PCIeバス4,7でそれらのブリッジ回路をCPU1に接続するようにしてもよい。 For example, the first and second embodiments, a plurality of same bridge circuit and IC chip 2, may be connected to those of the bridge circuit to the CPU1 in the PCIe bus 4,7.

また、上記実施の形態1,2において、ICチップ2内部のデバイスへのアクセスに対しても、上述したようなアドレス変換を行うようにしてもよい。 Further, in the first and second embodiments, with respect to access to the IC chip 2 inside the device, it may be performed address conversion as described above.

また、上記実施の形態1,2において、上述のオフセットは、宛先アドレスの値に拘わらず固定の値であってもよい。 Further, in the first and second embodiments, the offset described above may be a fixed value regardless of the value of the destination address.

本発明は、例えば、プリンター、複合機などの画像形成装置またはその他の電子機器内のシステムに適用可能である。 The present invention is, for example, a printer may be applied to a system of the image forming apparatus or in other electronic devices such as the MFP.

1 CPU(第1集積回路の一例,第2集積回路の一例) 1 CPU (an example of a first integrated circuit, an example of a second integrated circuit)
2 ICチップ(ブリッジ回路の一例) 2 IC chip (an example of a bridge circuit)
3 ICチップ(第2集積回路の一例,第1集積回路の一例) 3 IC chip (an example of a second integrated circuit, an example of a first integrated circuit)
4,6 PCIeバス(第1シリアルバスの例) 4, 6 PCIe bus (example of the first serial bus)
5,7 PCIeバス(第2シリアルバスの例) 5, 7 PCIe bus (example of the second serial bus)
22 エンドポイント(受信回路の一例) 22 endpoint (an example of the reception circuit)
23,27 アドレス判定回路 24,28 アドレス変換回路 25 ルートコンプレックス(送信回路の一例) 23 and 27 address determination circuit 24 and 28 address conversion circuit 25 root complex (an example of a transmission circuit)
26 ルートコンプレックス(受信回路の一例) 26 root complex (an example of the reception circuit)
29 エンドポイント(送信回路の一例) 29 endpoint (an example of a transmission circuit)

Claims (6)

  1. 第1シリアルバスに接続された第1集積回路と、 A first integrated circuit coupled to the first serial bus,
    第2シリアルバスに接続された第2集積回路と、 A second integrated circuit connected to the second serial bus,
    前記第1シリアルバスと前記第2シリアルバスとを非透過に接続するブリッジ回路とを備え、 And a bridge circuit connecting the second serial bus and the first serial bus in a non-transparent,
    前記ブリッジ回路は、 Said bridge circuit,
    前記第1集積回路から前記第1シリアルバスでパケットを受信する受信回路と、 A receiving circuit for receiving a packet by the first serial bus from said first integrated circuit,
    前記受信回路により受信された前記パケットの宛先アドレスが所定のアドレスである場合、前記パケット内の前記宛先アドレスを、前記パケット内の前記宛先アドレスに対応するアドレスに変更するアドレス変換回路と、 If the destination address of the packet received by the reception circuit is a predetermined address, the address conversion circuit for changing the destination address in the packet, the address corresponding to the destination address in the packet,
    前記アドレス変換回路により前記宛先アドレスを変更された前記パケットを、前記第2シリアルバスで前記第2集積回路に送信する送信回路とを有すること、 To have a transmission circuit for transmitting the packet that has changed the destination address by the address conversion circuit, in the second serial bus to said second integrated circuit,
    を特徴とする情報処理装置。 The information processing apparatus according to claim.
  2. 前記受信回路により受信された前記パケットの宛先アドレスが前記送信回路のアドレスであるか否かを判定し、前記宛先アドレスが前記送信回路のアドレスではない場合には、前記パケットを前記アドレス変換回路へ出力せずに、前記パケットによるトランザクション要求を前記宛先アドレスへ出力し、前記宛先アドレスが前記送信回路のアドレスである場合には、前記パケットを前記アドレス変換回路へ出力するアドレス判定回路をさらに備えることを特徴とする請求項1記載の情報処理装置。 The destination address of the packet received by the reception circuit is determined whether the address of the transmission circuit, when the destination address is not the address of the transmission circuit, the packet to the address conversion circuit without output, outputs a transaction request by the packet to the destination address, if the destination address is the address of the transmission circuit further comprising an address determination circuit for outputting the packet to the address conversion circuit the information processing apparatus according to claim 1, wherein.
  3. 前記アドレス変換回路は、前記宛先アドレスに対して、前記宛先アドレスに対応するオフセットを加算または減算することで、前記パケット内の前記宛先アドレスを変更することを特徴とする請求項1記載の情報処理装置。 The address conversion circuit, to the destination address, by adding or subtracting an offset corresponding to the destination address, the information processing according to claim 1, wherein the changing the destination address in the packet apparatus.
  4. 前記第2シリアルバスに接続された第3集積回路をさらに備え、 Further comprising a third integrated circuit connected to said second serial bus,
    前記送信回路は、前記アドレス変換回路により前記宛先アドレスを変更された前記パケットを、前記第2シリアルバスで前記第2集積回路または前記第3集積回路に送信すること、 The transmitter circuit is transmitting the packet that has changed the destination address by the address conversion circuit, the said second serial bus second integrated circuit or the third integrated circuit,
    を特徴とする請求項1記載の情報処理装置。 The information processing apparatus according to claim 1, wherein.
  5. 前記第2集積回路と前記第3集積回路とは、2つの同一の集積回路であることを特徴とする請求項4記載の情報処理装置。 Wherein the second integrated circuit and the third integrated circuit, the information processing apparatus according to claim 4, wherein the two identical integrated circuits.
  6. 前記第1シリアルバスおよび前記第2シリアルバスは、PCIeに準拠するシリアルバスであることを特徴とする請求項1から請求項5のうちのいずれか1項記載の情報処理装置。 Wherein the first serial bus and the second serial bus to an information processing apparatus according to any one of claims 1 to 5, characterized in that the serial bus conforming to PCIe.
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