JP2011165973A

JP2011165973A - Semiconductor device and method for manufacturing the same

Info

Publication number: JP2011165973A
Application number: JP2010028063A
Authority: JP
Inventors: Kentaro Nakanishi; 賢太郎中西; Junji Hirase; 順司平瀬
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-02-10
Filing date: 2010-02-10
Publication date: 2011-08-25

Abstract

<P>PROBLEM TO BE SOLVED: To prevent an outbreak of a reverse short channel effect to obtain high performance in a semiconductor device which includes a high dielectric constant gate insulating film and a metal film as a gate electrode. <P>SOLUTION: The semiconductor device includes a high dielectric constant gate insulating film 102 formed on a semiconductor substrate 101 and containing lanthanum, a cap film 103 formed on the high dielectric constant gate insulating film 102, a metal film 104 formed on the cap film 103, a polysilicon film 105 formed on the metal film 104, and gate sidewall insulating films 106 formed at both sides of the high dielectric constant gate insulating film 102, the cap film 103, the metal film 104, and the polysilicon film 105, respectively, and containing lanthanum. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明に開示の技術は、高誘電率ゲート絶縁膜、及び、ゲート電極の構成要素としてメタル膜を含む半導体装置及びその製造方法に関して、特に、金属酸化膜又は金属酸窒化膜から構成されるキャップ膜を効果的に活用することにより、高性能化を実現することができる半導体装置及びその製造方法に関する。 The technology disclosed in the present invention relates to a high dielectric gate insulating film, a semiconductor device including a metal film as a component of a gate electrode, and a method for manufacturing the same, and in particular, a cap formed of a metal oxide film or a metal oxynitride film. The present invention relates to a semiconductor device capable of realizing high performance by effectively utilizing a film and a manufacturing method thereof.

近年の半導体装置における高駆動能力化の一つの手段として、ゲート空乏化を抑制するため、メタルゲート電極、又は、ポリシリコン膜と高誘電率ゲート絶縁膜との間にメタル膜を挟むＭＩＰＳ（ＭｅｔａｌＩｎｓｅｒｔｅｄＰｏｌｙＳｉｌｉｃｏｎ）構造のゲート電極が導入されつつある。これらの構造は最近の学会においても多数報告されており、中には、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）及びＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ともにＭＩＰＳ構造を採用するものも報告されている。さらには、仕事関数を調整するため、金属酸化膜又は金属酸窒化膜から構成されるキャップ膜を高誘電率ゲート絶縁膜上に形成する半導体装置が提案されている（例えば、非特許文献１参照）。 As one means for increasing the driving capability in recent semiconductor devices, in order to suppress gate depletion, a metal gate electrode or a MIPS (Metal that sandwiches a metal film between a polysilicon film and a high dielectric constant gate insulating film) A gate electrode having an Inserted Poly Silicon) structure is being introduced. Many of these structures have been reported in recent academic conferences, and some have adopted the MIPS structure for both NMOS (N-channel Metal Oxide Semiconductor) and PMOS (P-channel Metal Oxide Semiconductor). . Furthermore, a semiconductor device has been proposed in which a cap film made of a metal oxide film or a metal oxynitride film is formed on a high dielectric constant gate insulating film in order to adjust the work function (see, for example, Non-Patent Document 1). ).

キャップ膜として、ＮＭＯＳ及びＰＭＯＳそれぞれに異なる膜種が用いられるのが一般的である。同一の高誘電率ゲート絶縁膜及び同一のメタル膜の下で、数ｎｍ程度の極薄膜をキャップ膜として用いるだけで、ＮＭＯＳ及びＰＭＯＳそれぞれの仕事関数を調整することが可能である。その結果、ＮＭＯＳ及びＰＭＯＳのゲート電極材料は極薄膜のキャップ膜が異なるだけであるため、ＣＭＯＳプロセスにおけるゲート電極の加工が比較的容易に実現できるという特長を有している。 As the cap film, different film types are generally used for NMOS and PMOS respectively. It is possible to adjust the work functions of the NMOS and the PMOS only by using a very thin film of about several nanometers as a cap film under the same high dielectric constant gate insulating film and the same metal film. As a result, NMOS and PMOS gate electrode materials are different only in the cap film of the ultrathin film, and thus have the feature that the processing of the gate electrode in the CMOS process can be realized relatively easily.

このプロセスフローについて、図面を参照しながら以下に簡単に説明する。 This process flow will be briefly described below with reference to the drawings.

まず、図８（ａ）に示すように、半導体基板１１にＰ型半導体領域１１ｂ及びＮ型半導体領域１１ａを区画する素子分離１２を形成した後、半導体基板１１上に高誘電率ゲート絶縁膜１３を形成する。続いて、ＰＭＯＳトランジスタ用のキャップ膜としてＡｌＯ_ｘ膜１４を堆積する。 First, as shown in FIG. 8A, an element isolation 12 for partitioning a P-type semiconductor region 11b and an N-type semiconductor region 11a is formed on a semiconductor substrate 11, and then a high dielectric constant gate insulating film 13 is formed on the semiconductor substrate 11. Form. Subsequently, an AlO _x film 14 is deposited as a cap film for the PMOS transistor.

次に、図８（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域ＮにおけるＡｌＯ_ｘ膜１４を除去する。続いて、ＰＭＯＳトランジスタ形成領域ＰにおけるＡｌＯ_ｘ膜１４及びＮＭＯＳトランジスタ形成領域Ｎにおける高誘電率ゲート絶縁膜１３上に、ＮＭＯＳトランジスタ用のキャップ膜としてＬａＯ_ｘ膜１５を堆積した後、ＰＭＯＳトランジスタ形成領域ＰにおけるＬａＯ_ｘ膜１５を除去する。 Next, as shown in FIG. 8B, the AlO _x film 14 in the NMOS transistor formation region N is removed. Subsequently, a LaO _x film 15 is deposited as a cap film for the NMOS transistor on the AlO _x film 14 in the PMOS transistor formation region P and the high dielectric constant gate insulating film 13 in the NMOS transistor formation region N, and then the PMOS transistor formation region The LaO _x film 15 in P is removed.

次に、図８（ｃ）に示すように、ＡｌＯ_ｘ膜１４及びＬａＯ_ｘ膜１５の上に、導電膜としてメタル膜１６及びポリシリコン膜１７を順に堆積する。 Next, as shown in FIG. 8C, a metal film 16 and a polysilicon film 17 are sequentially deposited as a conductive film on the AlO _x film 14 and the LaO _x film 15.

次に、図９（ａ）に示すように、リソグラフィー技術及びドライエッチ技術を用いて、高誘電率絶縁膜１３、ＡｌＯ_ｘ膜１４、ＬａＯ_ｘ膜１５、メタル膜１６及びポリシリコン膜１７をパターン化してゲート電極を形成する。 Next, as shown in FIG. 9A, the high dielectric constant insulating film 13, the AlO _x film 14, the LaO _x film 15, the metal film 16 and the polysilicon film 17 are patterned using a lithography technique and a dry etching technique. To form a gate electrode.

次に、図９（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域Ｎ及びＰＭＯＳトランジスタ形成領域Ｐのそれぞれに所望のイオン注入を行うことにより、半導体基板１１におけるゲート電極の外側方の領域に、接合深さが比較的浅いエクステンション拡散層１８を形成する。 Next, as shown in FIG. 9B, by performing desired ion implantation in each of the NMOS transistor formation region N and the PMOS transistor formation region P, a junction is formed in the region outside the gate electrode in the semiconductor substrate 11. The extension diffusion layer 18 having a relatively shallow depth is formed.

次に、図９（ｃ）に示すように、ゲート電極の両側面に絶縁膜からなるサイドウォール１９を形成する。続いて、ＮＭＯＳトランジスタ形成領域Ｎ及びＰＭＯＳトランジスタ形成領域Ｐのそれぞれに所望のイオン注入を行うことにより、半導体基板１１におけるサイドウォール１９の外側方の領域に、接合深さが比較的深いソースドレイン拡散層２０を形成する。このようにして、ＮＭＯＳトランジスタ形成領域Ｎ及びＰＭＯＳトランジスタ形成領域Ｐのそれぞれに、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成される。 Next, as shown in FIG. 9C, sidewalls 19 made of an insulating film are formed on both side surfaces of the gate electrode. Subsequently, by performing desired ion implantation in each of the NMOS transistor formation region N and the PMOS transistor formation region P, source / drain diffusion having a relatively large junction depth in a region outside the sidewall 19 in the semiconductor substrate 11. Layer 20 is formed. In this way, NMOS transistors and PMOS transistors are formed in the NMOS transistor formation region N and the PMOS transistor formation region P, respectively.

以上のような構造において、ポリシリコン膜、メタル膜、及び高誘電率ゲート絶縁膜は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで共通である。ＮＭＯＳトランジスタ用及びＰＭＯＳトランジスタ用にそれぞれ個別のキャップ膜を選択することにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれに適した仕事関数の調整、すなわち、閾値電圧の調整が可能となる。さらには、キャップ膜は数ｎｍ程度の極薄膜であるため、エッチングによるゲート加工が比較的容易であるという特長がある。このように、上記で説明した特長を有することにより、高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置並びにこれに類似する構造の半導体装置は、今後の主流となる可能性がある。 In the structure as described above, the polysilicon film, the metal film, and the high dielectric constant gate insulating film are common to the NMOS transistor and the PMOS transistor. By selecting individual cap films for the NMOS transistor and the PMOS transistor, it is possible to adjust the work function suitable for each of the NMOS transistor and the PMOS transistor, that is, to adjust the threshold voltage. Furthermore, since the cap film is an extremely thin film of about several nm, there is a feature that gate processing by etching is relatively easy. Thus, by having the features described above, a semiconductor device including a high dielectric constant gate insulating film, a metal film as a gate electrode, and a semiconductor device having a similar structure may become a mainstream in the future. There is.

Ｃ．Ｓ．Ｐａｒｋｅｔａｌ．，ＶＬＳＩ２００９，ｐ２０８C. S. Park et al. , VLSI 2009, p208

しかしながら、このように形成されたＮＭＯＳトランジスタにおいて、ゲート長（Ｌｇ）が短い領域で閾値電圧（Ｖｔ）の上昇が顕在化する逆短チャネル効果が発生するという問題が存在することが明らかになってきている。このような現象が発生すると、ゲート長を微細化しても半導体装置の高性能化の実現が困難となる。 However, in the NMOS transistor formed in this way, it has become clear that there is a problem that the reverse short channel effect in which the increase in the threshold voltage (Vt) becomes apparent occurs in the region where the gate length (Lg) is short. ing. When such a phenomenon occurs, it becomes difficult to realize high performance of the semiconductor device even if the gate length is reduced.

前記に鑑み、本発明の目的は、高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置であって、逆短チャネル効果の発生を防止して高性能化を実現する構造を備える半導体装置及びその製造方法を提供することである。 In view of the above, an object of the present invention is a semiconductor device including a high dielectric constant gate insulating film and a metal film as a gate electrode, and has a structure that realizes high performance by preventing the occurrence of a reverse short channel effect. A semiconductor device and a manufacturing method thereof are provided.

前記の目的を達成するために、
本発明の第１の側面の半導体装置は、半導体基板の上に形成されたランタンを含有する高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜の上に形成された導電膜を含むゲート電極と、少なくとも高誘電率ゲート絶縁膜の両側面に形成されたランタンを含有するゲート側壁絶縁膜とを備えている。 To achieve the above objective,
A semiconductor device according to a first aspect of the present invention includes a gate electrode including a high dielectric constant gate insulating film containing lanthanum formed on a semiconductor substrate and a conductive film formed on the high dielectric constant gate insulating film. And a gate sidewall insulating film containing lanthanum formed at least on both side surfaces of the high dielectric constant gate insulating film.

このような構成により、高誘電率ゲート絶縁膜へ一旦拡散したランタンは高誘電率ゲート絶縁膜の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜のチャネル方向のランタン濃度を一様にするか、又は、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このため、高誘電率ゲート絶縁膜中のランタン濃度が十分に確保され、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。 With such a configuration, the lanthanum once diffused into the high dielectric constant gate insulating film does not re-diffuse outward from both ends of the high dielectric constant gate insulating film. For this reason, the lanthanum concentration in the channel direction of the high dielectric constant gate insulating film can be made uniform, or the lanthanum concentrations at both ends of the gate electrode can be made higher than the central portion of the gate electrode. For this reason, the lanthanum concentration in the high dielectric constant gate insulating film is sufficiently ensured, and the reverse short channel effect can be suppressed. As a result, a high threshold voltage at both ends of the gate electrode can be suppressed, so that a high driving capability of the semiconductor device can be realized.

本発明の一側面の半導体装置において、誘電率ゲート絶縁膜と導電膜との間に形成されたランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜をさらに備えていることが好ましい。 The semiconductor device according to one aspect of the present invention preferably further includes a cap film made of a metal oxide film or a metal oxynitride film containing lanthanum formed between the dielectric constant gate insulating film and the conductive film.

本発明の一側面の半導体装置において、高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様であることが好ましい。 In the semiconductor device of one aspect of the present invention, the lanthanum concentration in the channel length direction in the high dielectric constant gate insulating film is preferably uniform.

本発明の一側面の半導体装置において、高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、ゲート電極の中央部に比べてゲート電極の両端部の方が高いことが好ましい。 In the semiconductor device of one aspect of the present invention, the lanthanum concentration in the channel length direction of the high dielectric constant gate insulating film is preferably higher at both ends of the gate electrode than at the center of the gate electrode.

本発明の一側面の半導体装置において、高誘電率ゲート絶縁膜は、ハフニウムオキサイド又はハフニウムシリケートからなることが好ましい。 In the semiconductor device of one aspect of the present invention, the high dielectric constant gate insulating film is preferably made of hafnium oxide or hafnium silicate.

本発明の一側面の半導体装置において、導電膜は、下から順にメタル膜及びポリシリコン膜が積層された構造からなることが好ましい。 In the semiconductor device according to one aspect of the present invention, the conductive film preferably has a structure in which a metal film and a polysilicon film are stacked in order from the bottom.

本発明の一側面の半導体装置において、チャネル不純物がＰ型となるＮ型半導体装置であることが好ましい。 The semiconductor device according to one aspect of the present invention is preferably an N-type semiconductor device in which channel impurities are P-type.

本発明の一側面の半導体装置において、チャネル不純物は、ボロン若しくはインジウム、又はボロン及びインジウムの双方であることが好ましい。 In the semiconductor device of one embodiment of the present invention, the channel impurity is preferably boron or indium, or both boron and indium.

本発明の第１の側面の半導体装置の製造方法は、半導体基板上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、高誘電率ゲート絶縁膜の上に、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜を形成する工程（ｂ）と、キャップ膜の上に導電膜を形成する工程（ｃ）と、エッチングにより、高誘電率ゲート絶縁膜、キャップ膜及び導電膜をパターン化する工程（ｄ）と、パターン化された少なくとも高誘電率ゲート絶縁膜の両側面に、ランタンを含有する金属酸化膜又は金属酸窒化膜から構成されるゲート側壁絶縁膜を形成する工程（ｅ）と、少なくとも工程（ｅ）よりも後に、ランタンが拡散される熱処理を行う工程（ｆ）とを備える。 The method of manufacturing a semiconductor device according to the first aspect of the present invention includes a step (a) of forming a high dielectric constant gate insulating film on a semiconductor substrate, and a metal oxide containing lanthanum on the high dielectric constant gate insulating film. A step (b) of forming a cap film made of a film or a metal oxynitride film, a step (c) of forming a conductive film on the cap film, and a high dielectric constant gate insulating film, a cap film and a conductive film by etching And (d) a step of forming a gate sidewall insulating film composed of a metal oxide film or a metal oxynitride film containing lanthanum on both sides of at least the patterned high dielectric constant gate insulating film (E) and a step (f) of performing a heat treatment in which lanthanum is diffused after at least the step (e).

この構成により、高誘電率ゲート絶縁膜上面にはキャップ膜、高誘電率ゲート絶縁膜両側面にはゲート側壁絶縁膜が近接しているため、高誘電率ゲート絶縁膜へのランタン供給量が十分となり、高誘電率ゲート絶縁膜中のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部に比べてゲート電極両端部のランタン濃度を高くすることができる。このため、高誘電率ゲート絶縁膜中のランタン濃度が十分に確保され、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。 With this configuration, the cap film is close to the top surface of the high dielectric constant gate insulating film, and the gate sidewall insulating film is close to both sides of the high dielectric constant gate insulating film, so that the amount of lanthanum supplied to the high dielectric constant gate insulating film is sufficient. Thus, the lanthanum concentration in the channel direction in the high dielectric constant gate insulating film can be made uniform, or the lanthanum concentrations at both ends of the gate electrode can be made higher than in the central portion of the gate electrode. For this reason, the lanthanum concentration in the high dielectric constant gate insulating film is sufficiently ensured, and the reverse short channel effect can be suppressed. As a result, a high threshold voltage at both ends of the gate electrode can be suppressed, so that a high driving capability of the semiconductor device can be realized.

本発明の第１の側面の半導体装置の製造方法において、工程（ｆ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様であることが好ましい。 In the method for manufacturing a semiconductor device according to the first aspect of the present invention, the lanthanum concentration in the channel length direction in the high dielectric constant gate insulating film after step (f) is preferably uniform.

本発明の第１の側面の半導体装置の製造方法において、工程（ｆ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、ゲート電極の中央部に比べてゲート電極の両端部の方が高いことが好ましい。 In the method for manufacturing a semiconductor device according to the first aspect of the present invention, the lanthanum concentration in the channel length direction in the high dielectric constant gate insulating film after performing step (f) is higher than that in the central portion of the gate electrode. It is preferable that both ends are higher.

本発明の第１の側面の半導体装置の製造方法において、チャネル不純物がＰ型となるＮ型半導体装置の製造方法である。 The method for manufacturing a semiconductor device according to the first aspect of the present invention is a method for manufacturing an N-type semiconductor device in which the channel impurity is P-type.

本発明の第２の側面の半導体装置の製造方法は、半導体基板上にダミーゲートを形成する工程（ａ）と、ダミーゲートをマスクに用いて不純物注入を行うことにより、半導体基板におけるダミーゲートの外側方に接合深さが浅いソースドレイン拡散層を形成する工程（ｂ）と、半導体基板上に、ゲート電極を覆うように層間絶縁膜を堆積する工程（ｃ）と、ＣＭＰ法を用いて、ダミーゲートの上面が露出するまで、層間絶縁膜を平坦化する工程（ｄ）と、ダミーゲートのみを選択的に除去することにより、層間絶縁膜に半導体基板の表面を露出する開口部を形成する工程（ｅ）と、開口部の側壁部にのみに、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるゲート側壁絶縁膜を選択的に形成する工程（ｆ）と、開口部における底部に、下から順に、高誘電率ゲート絶縁膜、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜、及び導電膜を埋め込む工程（ｇ）とを備え、少なくとも工程（ｇ）よりも後に、ランタンが拡散される熱処理を行う工程（ｈ）をさらに備える。 The method for manufacturing a semiconductor device according to the second aspect of the present invention includes a step (a) of forming a dummy gate on a semiconductor substrate, and implanting impurities using the dummy gate as a mask, thereby forming a dummy gate in the semiconductor substrate. A step (b) of forming a source / drain diffusion layer having a shallow junction depth outward, a step (c) of depositing an interlayer insulating film on the semiconductor substrate so as to cover the gate electrode, and a CMP method. Step (d) of planarizing the interlayer insulating film until the upper surface of the dummy gate is exposed, and selectively removing only the dummy gate, thereby forming an opening exposing the surface of the semiconductor substrate in the interlayer insulating film. A step (e), a step (f) of selectively forming a gate sidewall insulating film made of a metal oxide film or a metal oxynitride film containing lanthanum only on the side wall portion of the opening, and the bottom of the opening In order from the bottom, a high dielectric constant gate insulating film, a cap film made of a metal oxide film or metal oxynitride film containing lanthanum, and a step (g) of embedding a conductive film, and at least after step (g), The method further includes a step (h) of performing a heat treatment in which lanthanum is diffused.

この構成により、高誘電率ゲート絶縁膜上面にはキャップ膜、高誘電率ゲート絶縁膜両側面にはゲート側壁絶縁膜が近接しているため、高誘電率ゲート絶縁膜へのランタン供給量が十分となり、高誘電率ゲート絶縁膜中のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部に比べてゲート電極両端部のランタン濃度を高くすることができる。このため、高誘電率ゲート絶縁膜中のランタン濃度が十分に確保され、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。さらに、埋め込み型ゲート電極構造となっているため、高誘電率ゲート絶縁膜が高温の活性化熱処理にさらされることがないため、ゲート絶縁膜の信頼性を向上させることができる。 With this configuration, the cap film is close to the top surface of the high dielectric constant gate insulating film, and the gate sidewall insulating film is close to both sides of the high dielectric constant gate insulating film, so that the amount of lanthanum supplied to the high dielectric constant gate insulating film is sufficient. Thus, the lanthanum concentration in the channel direction in the high dielectric constant gate insulating film can be made uniform, or the lanthanum concentrations at both ends of the gate electrode can be made higher than in the central portion of the gate electrode. For this reason, the lanthanum concentration in the high dielectric constant gate insulating film is sufficiently ensured, and the reverse short channel effect can be suppressed. As a result, a high threshold voltage at both ends of the gate electrode can be suppressed, so that a high driving capability of the semiconductor device can be realized. Furthermore, since it has a buried gate electrode structure, the high dielectric constant gate insulating film is not exposed to high-temperature activation heat treatment, so that the reliability of the gate insulating film can be improved.

本発明の第２の側面の半導体装置の製造方法において、工程（ｂ）と工程（ｃ）との間に、半導体基板におけるダミーゲートの外側方に接合深さが深いソースドレイン拡散層を形成する工程をさらに備えてもよい。 In the method for manufacturing a semiconductor device according to the second aspect of the present invention, a source / drain diffusion layer having a deep junction depth is formed outside the dummy gate in the semiconductor substrate between the steps (b) and (c). You may further provide a process.

本発明の第２の側面の半導体装置の製造方法において、工程（ｈ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様であることが好ましい。 In the method for manufacturing a semiconductor device according to the second aspect of the present invention, the lanthanum concentration in the channel length direction in the high dielectric constant gate insulating film after step (h) is preferably uniform.

本発明の第２の側面の半導体装置の製造方法において、工程（ｈ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、ゲート電極の中央部に比べてゲート電極の両端部の方が高いことが好ましい。 In the method for manufacturing a semiconductor device according to the second aspect of the present invention, the lanthanum concentration in the channel length direction in the high dielectric constant gate insulating film after performing step (h) is higher than that in the central portion of the gate electrode. It is preferable that both ends are higher.

本発明の第２の側面の半導体装置の製造方法において、チャネル不純物がＰ型となるＮ型半導体装置の製造方法であることが好ましい。 The method for manufacturing a semiconductor device according to the second aspect of the present invention is preferably a method for manufacturing an N-type semiconductor device in which the channel impurity is P-type.

本発明によると、高誘電率ゲート絶縁膜及びメタル膜を有するゲート電極を備えた半導体装置であって、逆短チャネル効果の発生を防止して高性能化を実現する構造を備えた半導体装置及びその製造方法を提供することである。 According to the present invention, a semiconductor device including a gate electrode having a high dielectric constant gate insulating film and a metal film, the semiconductor device including a structure that realizes high performance by preventing the occurrence of a reverse short channel effect and The manufacturing method is provided.

図１（ａ）は、背景技術の課題を説明するためのＮＭＯＳトランジスタの一般的な構造を示す断面図であり、図１（ｂ）は、図１（ａ）のIb-Ib線の断面における高誘電率ゲート絶縁膜中のランタン濃度とゲート長（Ｌｇ）との関係図であり、図１（ｃ）は、閾値電圧（Ｖｔ）とゲート長（Ｌｇ）との関係図である。FIG. 1A is a cross-sectional view showing a general structure of an NMOS transistor for explaining the problem of the background art, and FIG. 1B is a cross-sectional view taken along the line Ib-Ib in FIG. FIG. 1C is a relationship diagram between the lanthanum concentration in the high dielectric constant gate insulating film and the gate length (Lg), and FIG. 1C is a relationship diagram between the threshold voltage (Vt) and the gate length (Lg). 図２（ａ）は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図であり、図２（ｂ）は、図２（ａ）のIIb-IIb線の断面における高誘電率ゲート絶縁膜中のランタン濃度とゲート長（Ｌｇ）との関係図である。2A is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention, and FIG. 2B is a diagram showing a high dielectric in the section taken along the line IIb-IIb in FIG. It is a relationship figure of the lanthanum concentration in a rate gate insulating film, and gate length (Lg). 図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。3A to 3D are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図４（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。4A to 4D are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図５（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。FIGS. 5A to 5D are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention. 図６（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。6A to 6D are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention. 図７は、本発明の第１の実施形態に係る半導体装置の変形例の構造を示す断面図である。FIG. 7 is a cross-sectional view showing the structure of a modification of the semiconductor device according to the first embodiment of the present invention. 図８（ａ）〜（ｃ）は、背景技術に係る半導体装置の製造方法の各工程を示す断面図である。8A to 8C are cross-sectional views showing the respective steps of the method for manufacturing a semiconductor device according to the background art. 図９（ａ）〜（ｃ）は、背景技術に係る半導体装置の製造方法の各工程を示す断面図である。9A to 9C are cross-sectional views illustrating the respective steps of the method for manufacturing a semiconductor device according to the background art.

本件発明者らが、上記課題の解明のために鋭意検討を詳細に行ったところ、逆短チャネル効果は、一般的にはゲート長が短くなるほど半導体基板内の実効的な不純物濃度が上昇することが原因である理解されているが、ゲート電極の形成条件によっても引き起こされることが明らかになった。以下に、ゲート電極の形成条件によってもたらされる逆短チャネル効果の発生メカニズムについて、図面を参照しながら説明する。 The inventors of the present invention have made extensive studies to elucidate the above problem. In general, the reverse short channel effect is that the effective impurity concentration in the semiconductor substrate increases as the gate length decreases. It is understood that the cause is caused by the formation condition of the gate electrode. Hereinafter, the generation mechanism of the reverse short channel effect caused by the formation conditions of the gate electrode will be described with reference to the drawings.

図１（ａ）は、ＮＭＯＳトランジスタの断面図であって、具体的には、例えば上述した図９（ｃ）のＮＭＯＳトランジスタ形成領域ＮにおけるＮＭＯＳトランジスタの構造を示している。ＬａＯ_ｘ膜１５からなるキャップ膜による仕事関数の調整には、図１（ａ）に示すように、ＬａＯ_ｘ膜１５からなるキャップ膜中のランタン（Ｌａ）が高誘電率ゲート絶縁膜１３中に熱拡散していることが必要である。 FIG. 1A is a cross-sectional view of an NMOS transistor. Specifically, for example, the structure of the NMOS transistor in the NMOS transistor formation region N of FIG. 9C described above is shown. The adjustment of the work function by the cap layer made of LaO _x film 15, as shown in FIG. 1 (a), lanthanum cap film made of LaO _x film 15 (La) is in the high dielectric constant gate insulating film 13 It must be thermally diffused.

そこで、図１（ａ）の高誘電率ゲート絶縁膜１３におけるIb-Ib線の断面のランタン濃度を分析してみると、図１（ｂ）の模式図に示す通り、ランタン濃度は、ゲート電極中央部に比べてゲート電極両端部の近傍において減少していることが分かった。ゲート電極両端部の近傍におけるランタン濃度の減少は、ゲート電極外の領域、すなわち、例えばサイドウォール１９などへランタンが熱拡散することによって生じるものと考えられる。このような結果は、ゲート電極中央部では仕事関数の調整に十分なランタン量が確保されているが、ゲート電極両端部の近傍では仕事関数の調整に必要なランタン量が不足していることを意味している。このような状態を閾値電圧（Ｖｔ）の点で考えると、ゲート電極中央部では低閾値電圧になっているが、ゲート電極両端部の近傍では高閾値電圧になっていることと等価である。このため、図１（ｃ）に示す閾値電圧（Ｖｔ）とゲート長（Ｌｇ）との関係図から分かるように、ゲート長（Ｌｇ）が短くなるほど高閾値電圧となる逆短チャネル効果がもたらされることになる。その結果、上述したように、ゲート長（Ｌｇ）を微細化しても半導体装置の高性能化の実現が困難になるという問題が発生するのである。 Therefore, when the lanthanum concentration in the section of the Ib-Ib line in the high dielectric constant gate insulating film 13 in FIG. 1A is analyzed, as shown in the schematic diagram of FIG. It was found that it decreased in the vicinity of both ends of the gate electrode as compared with the central portion. The decrease in lanthanum concentration in the vicinity of both ends of the gate electrode is considered to be caused by thermal diffusion of lanthanum to a region outside the gate electrode, that is, for example, the side wall 19. These results show that a sufficient amount of lanthanum for the work function adjustment is secured in the central part of the gate electrode, but the amount of lanthanum necessary for the work function adjustment is insufficient in the vicinity of both ends of the gate electrode. I mean. Considering such a state in terms of the threshold voltage (Vt), it is equivalent to a low threshold voltage in the central part of the gate electrode, but a high threshold voltage in the vicinity of both ends of the gate electrode. Therefore, as can be seen from the relationship between the threshold voltage (Vt) and the gate length (Lg) shown in FIG. 1 (c), an inverse short channel effect is obtained in which the higher the threshold voltage is, the shorter the gate length (Lg) is. It will be. As a result, as described above, there arises a problem that it is difficult to realize high performance of the semiconductor device even if the gate length (Lg) is miniaturized.

本発明は、以上のように得られた知見に基づいてなされたものであり、具体的には、ランタンを含有する高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置において、少なくとも高誘電率ゲート絶縁膜の側面にランタンを含有するゲート側壁絶縁膜を備えた構成としたものである。 The present invention has been made based on the knowledge obtained as described above. Specifically, in a semiconductor device including a high dielectric constant gate insulating film containing lanthanum and a metal film as a gate electrode, The gate side wall insulating film containing lanthanum is provided at least on the side surface of the high dielectric constant gate insulating film.

このような構成により、高誘電率ゲート絶縁膜へ一旦拡散したランタンは高誘電率ゲート絶縁膜の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜のチャネル方向のランタン濃度を一様にするか、又は、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このように、高誘電率ゲート絶縁膜中のランタン濃度を十分に確保することにより、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。 With such a configuration, the lanthanum once diffused into the high dielectric constant gate insulating film does not re-diffuse outward from both ends of the high dielectric constant gate insulating film. For this reason, the lanthanum concentration in the channel direction of the high dielectric constant gate insulating film can be made uniform, or the lanthanum concentrations at both ends of the gate electrode can be made higher than the central portion of the gate electrode. Thus, the reverse short channel effect can be suppressed by sufficiently securing the lanthanum concentration in the high dielectric constant gate insulating film. As a result, a high threshold voltage at both ends of the gate electrode can be suppressed, so that a high driving capability of the semiconductor device can be realized.

以下に、上述した本発明を具体的に実施する各実施形態について、図面を参照しながら説明する。 Embodiments for specifically implementing the above-described present invention will be described below with reference to the drawings.

（第１の実施形態）
図２（ａ）は、本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。なお、図２（ａ）は、ＮＭＯＳトランジスタ形成領域に形成されるＮＭＯＳトランジスタを図示している。 (First embodiment)
FIG. 2A is a cross-sectional view of the main part showing the structure of the semiconductor device according to the first embodiment of the present invention. FIG. 2A shows an NMOS transistor formed in the NMOS transistor formation region.

図２（ａ）に示すように、例えばシリコンからなる半導体基板１０１には、素子分離領域（図示せず）によって囲まれたｐウェル（図示せず）からなる半導体領域１０１ａが形成されている。半導体領域１０１ａ上には、例えば膜厚約２ｎｍのハフニウムシリケート（ＨｆＳｉＯ_２）膜等の高誘電率ゲート絶縁膜１０２を介して、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約２．０ｎｍのランタン酸化（ＬａＯ_ｘ）膜からなるキャップ膜１０３、例えば膜厚約１５ｎｍの窒化チタン（ＴｉＮ）膜からなるメタル膜１０４、及び例えば膜厚約９０ｎｍのポリシリコン膜１０５が順に積層されてなるゲート電極が形成されている。なお、高誘電率ゲート絶縁膜１０２と半導体基板１０１との間に、例えば膜厚約１ｎｍのシリコン酸窒化（ＳｉＯＮ）膜からなる下敷き絶縁膜を形成してもよい。また、高誘電率ゲート絶縁膜１０２として、ハフニウムシリケート（ＨｆＳｉＯ_２）膜の代わりに、ハフニウムオキサイド（ＨｆＯ_２）膜を用いることもできる。また、キャップ膜１０３として、ランタン酸化（ＬａＯ_ｘ）膜の代わりに、ランタン酸窒化（ＬａＯ_ｘＮ_ｙ）膜を用いることもできる。 As shown in FIG. 2A, a semiconductor region 101a made of a p-well (not shown) surrounded by an element isolation region (not shown) is formed on a semiconductor substrate 101 made of silicon, for example. A film made of a metal oxide film or a metal oxynitride film and containing lanthanum is formed on the semiconductor region 101a through a high dielectric constant gate insulating film 102 such as a hafnium silicate (HfSiO ₂ ) film having a thickness of about 2 nm. For example, a cap film 103 made of a lanthanum oxide (LaO _x ) film having a thickness of about 2.0 nm, a metal film 104 made of a titanium nitride (TiN) film having a thickness of about 15 nm, and a polysilicon film having a thickness of about 90 nm, for example. A gate electrode is formed in which 105 are sequentially stacked. An underlying insulating film made of, for example, a silicon oxynitride (SiON) film having a thickness of about 1 nm may be formed between the high dielectric constant gate insulating film 102 and the semiconductor substrate 101. Further, as the high dielectric constant gate insulating film 102, a hafnium oxide (HfO ₂ ) film can be used instead of the hafnium silicate (HfSiO ₂ ) film. Further, as the cap film 103, a lanthanum oxynitride (LaO _x N _y ) film can be used instead of the lanthanum oxide (LaO _x ) film.

半導体領域１０１ａにおけるゲート電極の外側方の領域には、例えばヒ素（Ａｓ）が注入された接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０７が形成されている。 An n-type source / drain region (n-type extension region or n-type LDD region) 107 having a shallow junction depth into which, for example, arsenic (As) is implanted is formed in a region outside the gate electrode in the semiconductor region 101a. .

また、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５それぞれの両側面には、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約４ｎｍのランタン酸化（ＬａＯ_ｘ）膜からなるゲート側壁絶縁膜１０６が形成されている。ゲート側壁絶縁膜１０６の両側面及び半導体領域１０１ａ上には、絶縁膜として例えば底部の幅約５０ｎｍのシリコン窒化（Ｓｉ_３Ｎ_４）膜からなるサイドウォール１０８が形成されている。半導体領域１０１ａにおけるサイドウォール１０８の外側方の領域には、例えばヒ素（Ａｓ）が注入され、接合深さがｎ型ソースドレイン領域１０７よりも深いｎ型ソースドレイン領域１０９が形成されている。 Further, a film made of a metal oxide film or a metal oxynitride film and containing lanthanum is formed on each side surface of each of the high dielectric constant gate insulating film 102, the cap film 103, the metal film 104, and the polysilicon film 105, for example, as a film. A gate sidewall insulating film 106 made of a lanthanum oxide (LaO _x ) film having a thickness of about 4 nm is formed. On both side surfaces of the gate sidewall insulating film 106 and the semiconductor region 101a, sidewalls 108 made of, for example, a silicon nitride (Si ₃ N ₄ ) film having a width of about 50 nm are formed as an insulating film. Arsenic (As), for example, is implanted into a region outside the sidewall 108 in the semiconductor region 101a, and an n-type source / drain region 109 having a junction depth deeper than that of the n-type source / drain region 107 is formed.

ここで、高誘電率ゲート絶縁膜１０２中には、キャップ膜１０３に含有されるランタンが熱処理によって拡散しているが、高誘電率ゲート絶縁膜１０２の両側面にはランタンを含有するゲート側壁絶縁膜１０６が接しているため、ゲート側壁絶縁膜１０６に含有されるランタンが熱処理によって高誘電率ゲート絶縁膜１０２の両側面からもその内部に拡散していることになる。 Here, lanthanum contained in the cap film 103 is diffused by heat treatment in the high dielectric constant gate insulating film 102, but gate sidewall insulation containing lanthanum is formed on both side surfaces of the high dielectric constant gate insulating film 102. Since the film 106 is in contact, the lanthanum contained in the gate sidewall insulating film 106 is diffused into both sides of the high dielectric constant gate insulating film 102 by heat treatment.

図２（ｂ）は、本実施形態の半導体装置の高誘電率ゲート絶縁膜１０２におけるランタン濃度を示す図であって、具体的には、上記図２（ａ）のIIb-IIb線の断面における高誘電率ゲート絶縁膜１０２のランタン濃度を示している。図２（ｂ）に示すように、高誘電率ゲート絶縁膜１０２におけるチャネル長方向のランタン濃度は、全体に亘って一様になっている（矢印２ａの場合）か、ゲート電極中央部に比べてゲート電極両端部の近傍が高濃度になっている（矢印２ｂの場合）。このように、本実施形態の構造によると、ゲート長（Ｌｇ）が短くなるほど高閾値電圧（Ｖｔ）となる逆短チャネル効果を抑制できる。さらに、ゲート電極両端部を低閾値電圧化することができるため、ゲート長（Ｌｇ）を微細化しても半導体装置の高性能化を実現することができる。なお、高誘電率ゲート絶縁膜１０２のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めるかは、ゲート側壁絶縁膜１０６に用いるランタン酸化膜の膜厚又はプロセスフロー中のサーマルバジェットで決定することができる。 FIG. 2B is a diagram showing the lanthanum concentration in the high dielectric constant gate insulating film 102 of the semiconductor device of the present embodiment. Specifically, in the cross section taken along the line IIb-IIb in FIG. The lanthanum concentration of the high dielectric constant gate insulating film 102 is shown. As shown in FIG. 2B, the lanthanum concentration in the channel length direction in the high dielectric constant gate insulating film 102 is uniform throughout the case (in the case of the arrow 2a) or compared with the central portion of the gate electrode. Thus, the concentration near the both ends of the gate electrode is high (in the case of the arrow 2b). As described above, according to the structure of the present embodiment, the reverse short channel effect in which the threshold voltage (Vt) becomes higher as the gate length (Lg) becomes shorter can be suppressed. In addition, since the threshold voltage at both ends of the gate electrode can be lowered, high performance of the semiconductor device can be realized even if the gate length (Lg) is miniaturized. Note that whether the lanthanum concentration in the channel direction of the high dielectric constant gate insulating film 102 is uniform or whether the lanthanum concentration at both ends of the gate electrode is higher than the central portion of the gate electrode depends on whether the lanthanum oxide film used for the gate sidewall insulating film 106 is used. The film thickness or the thermal budget during the process flow can be determined.

以下、本発明の第１の実施形態に係る半導体装置の製造方法として、上述した図１（ａ）のＮＭＯＳトランジスタの製造方法について、図面を参照しながら説明する。図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法の各工程を示している。 Hereinafter, as a method for manufacturing the semiconductor device according to the first embodiment of the present invention, the method for manufacturing the NMOS transistor shown in FIG. 1A will be described with reference to the drawings. FIGS. 3A to 3D and FIGS. 4A to 4D show the respective steps of the semiconductor device manufacturing method according to the present embodiment.

まず、図３（ａ）に示すように、素子分離領域（図示せず）によって囲まれたｐウェル（図示せず）からなる半導体領域１０１ａが形成された例えばシリコンからなる半導体基板１０１上に、例えば膜厚約２ｎｍのハフニウムシリケート（ＨｆＳｉＯ_２）膜等の高誘電率ゲート絶縁膜１０２ａを形成する。続いて、高誘電率ゲート絶縁膜１０２ａの上に、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約２．０ｎｍの例えばランタン酸化（ＬａＯ_ｘ）膜からなるキャップ膜１０３を形成する。なお、素子分離領域を形成した後に、閾値電圧制御の目的で、ボロン若しくはインジウムを用いたイオン注入、又はボロン及びインジウムの両方を用いたイオン注入を行っておく。また、高誘電率ゲート絶縁膜１０２ａを堆積する前に、下敷き絶縁膜として例えばシリコン酸窒化（ＳｉＯＮ）膜を約１ｎｍ堆積することもできる。高誘電率ゲート絶縁膜１０２ａとして、ハフニウムシリケート（ＨｆＳｉＯ_２）膜の代わりに、ハフニウムオキサイド（ＨｆＯ_２）膜を用いることもできる。また、キャップ膜１０３として、ランタン酸化（ＬａＯ_ｘ）膜の代わりに、ランタン酸窒化（ＬａＯ_ｘＮ_ｙ）膜を用いることもできる。 First, as shown in FIG. 3A, on a semiconductor substrate 101 made of, for example, silicon on which a semiconductor region 101a made of a p-well (not shown) surrounded by an element isolation region (not shown) is formed. For example, a high dielectric constant gate insulating film 102a such as a hafnium silicate (HfSiO ₂ ) film having a thickness of about 2 nm is formed. Subsequently, on the high dielectric constant gate insulating film 102a, a film made of a metal oxide film or a metal oxynitride film and containing lanthanum is made of, for example, a lanthanum oxide (LaO _x ) film having a film thickness of about 2.0 nm. A cap film 103 is formed. Note that after the element isolation region is formed, ion implantation using boron or indium or ion implantation using both boron and indium is performed for the purpose of threshold voltage control. In addition, before depositing the high dielectric constant gate insulating film 102a, for example, a silicon oxynitride (SiON) film can be deposited as about 1 nm as the underlying insulating film. As the high dielectric constant gate insulating film 102a, a hafnium oxide (HfO ₂ ) film can be used instead of the hafnium silicate (HfSiO ₂ ) film. Further, as the cap film 103, a lanthanum oxynitride (LaO _x N _y ) film can be used instead of the lanthanum oxide (LaO _x ) film.

次に、図３（ｂ）に示すように、７００℃の熱処理により、キャップ膜１０３に含有されるランタンを高誘電率ゲート絶縁膜１０２ａ中に拡散させることにより、ランタンが拡散された高誘電率ゲート絶縁膜１０２が形成される。なお、ＮＭＯＳトランジスタが形成される領域に隣接して図示しないＰＭＯＳトランジスタが形成される領域が存在する場合には、該ＰＭＯＳトランジスタが形成される領域におけるキャップ膜１０３を除去する工程を備えてもよい。 Next, as shown in FIG. 3B, lanthanum is diffused by diffusing lanthanum contained in the cap film 103 into the high dielectric constant gate insulating film 102a by heat treatment at 700 ° C. A gate insulating film 102 is formed. If there is a region where a PMOS transistor (not shown) is formed adjacent to the region where the NMOS transistor is formed, a step of removing the cap film 103 in the region where the PMOS transistor is formed may be provided. .

次に、図３（ｃ）に示すように、キャップ膜１０３の上に、例えば膜厚約１５ｎｍの窒化チタン（ＴｉＮ）膜からなるメタル膜１０４、及び例えば膜厚約９０ｎｍのポリシリコン膜１０５を順に形成する。 Next, as shown in FIG. 3C, a metal film 104 made of, for example, a titanium nitride (TiN) film having a thickness of about 15 nm and a polysilicon film 105 having a thickness of about 90 nm are formed on the cap film 103, for example. Form in order.

次に、図３（ｄ）に示すように、リソグラフィー技術及びドライエッチング技術を用いて、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５をパターン化する。これにより、パターン化された高誘電率ゲート絶縁膜１０２、及び、パターン化されたキャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５からなるゲート電極が形成される。 Next, as shown in FIG. 3D, the high dielectric constant gate insulating film 102, the cap film 103, the metal film 104, and the polysilicon film 105 are patterned using a lithography technique and a dry etching technique. As a result, a patterned high dielectric constant gate insulating film 102 and a gate electrode composed of the patterned cap film 103, metal film 104, and polysilicon film 105 are formed.

次に、図４（ａ）に示すように、半導体基板１０１の上に、ゲート電極を覆うように、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯ_ｘ）膜を堆積した後、エッチバック技術により、高誘電率ゲート絶縁膜１０２及びゲート電極それぞれの両側面に、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯ_ｘ）膜からなるゲート側壁絶縁膜１０６を形成する。なお、ＮＭＯＳトランジスタが形成される領域に隣接して図示しないＰＭＯＳトランジスタが形成される領域が存在する場合には、ＰＭＯＳトランジスタが形成される領域にランタン酸化膜が存在していると、ＰＭＯＳトランジスタの特性劣化が生じる可能性があるため、ＰＭＯＳトランジスタが形成される領域のランタン酸化膜を除去する工程を備えてもよい。 Next, as shown in FIG. 4A, as a film made of a metal oxide film or a metal oxynitride film and containing lanthanum on the semiconductor substrate 101 so as to cover the gate electrode, for example, a film thickness of about 4 After depositing a lanthanum oxide (LaO _x ) film having a thickness of 0.0 nm, lanthanum oxide (LaO _x ) having a thickness of, for example, about 4.0 nm is formed on both side surfaces of the high dielectric constant gate insulating film 102 and the gate electrode by an etch-back technique. A gate sidewall insulating film 106 made of a film is formed. When there is a region where a PMOS transistor (not shown) is formed adjacent to the region where the NMOS transistor is formed, if the lanthanum oxide film is present in the region where the PMOS transistor is formed, Since characteristic deterioration may occur, a step of removing the lanthanum oxide film in the region where the PMOS transistor is formed may be provided.

次に、図４（ｂ）に示すように、ゲート電極及びゲート側壁絶縁膜１０６をマスクとして、注入エネルギー２ｋｅＶ、注入ドーズ量１×１０^１５ｃｍ^−２の条件で、ヒ素のイオン注入を行うことにより、半導体領域１０１ａにおけるゲート電極及びゲート側壁絶縁膜１０６の外側方下の領域に、接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０７を形成する。 Next, as shown in FIG. 4B, arsenic ions are implanted under conditions of an implantation energy of 2 keV and an implantation dose of 1 × 10 ¹⁵ cm ^{−2 using} the gate electrode and gate sidewall insulating film 106 as a mask. Thus, an n-type source / drain region (n-type extension region or n-type LDD region) 107 having a shallow junction depth is formed in a region below the gate electrode and the gate sidewall insulating film 106 in the semiconductor region 101a.

次に、図４（ｃ）に示すように、半導体基板１０１の上に、ゲート電極及びゲート側壁絶縁膜１０６を覆うように、絶縁膜として例えば膜厚４０ｎｍのシリコン窒化（ＳｉＮ）膜を堆積した後、エッチバック技術により、ゲート側壁絶縁膜１０６の側面にサイドウォール１０８を形成する。続いて、ゲート電極、ゲート側壁絶縁膜１０６、及びサイドウォール１０８をマスクとして、注入エネルギー１０ｋｅＶ、注入ドーズ量３×１０^１５ｃｍ^−２の条件で、ヒ素のイオン注入を行うことにより、半導体領域１０１ａにおけるサイドウォール１０８の外側方下の領域に、接合深さがｎ型ソースドレイン領域１０７よりも深いｎ型ソースドレイン領域１０９を形成する。この後、ｎ型ソースドレイン領域１０７及びｎ型ソースドレイン領域１０９に注入された不純物を活性化させるために、例えば１０５０℃の熱処理を行うことにより、図１（ａ）に示したＮＭＯＳトランジスタが形成される。なお、この工程の後は、コンタクト抵抗の低抵抗化を目的とするシリサイド形成工程や配線工程などの公知の工程を行う。 Next, as shown in FIG. 4C, a silicon nitride (SiN) film of, eg, a 40 nm-thickness is deposited on the semiconductor substrate 101 as an insulating film so as to cover the gate electrode and the gate sidewall insulating film 106. Thereafter, sidewalls 108 are formed on the side surfaces of the gate sidewall insulating film 106 by an etch back technique. Subsequently, arsenic ions are implanted under the conditions of an implantation energy of 10 keV and an implantation dose of 3 × 10 ¹⁵ cm ^{−2 using} the gate electrode, the gate sidewall insulating film 106, and the sidewall 108 as a mask, thereby forming the semiconductor region 101a. An n-type source / drain region 109 having a junction depth deeper than that of the n-type source / drain region 107 is formed in the region below the sidewall 108 in FIG. Thereafter, in order to activate the impurities implanted into the n-type source / drain region 107 and the n-type source / drain region 109, for example, a heat treatment at 1050 ° C. is performed to form the NMOS transistor shown in FIG. Is done. In addition, after this process, well-known processes, such as a silicide formation process and a wiring process for the purpose of reducing contact resistance, are performed.

なお、上記図４（ａ）の工程において、膜厚約４．０ｎｍのランタン酸化（ＬａＯ_ｘ）膜を堆積する代わりに、膜厚約２ｎｍのランタン酸化膜を堆積し、上記図４（ｃ）の工程において、エッチバックを行うことなく、該ランタン酸化膜の膜越しでヒ素のイオン注入を行うプロセスも選択することもできる。この場合は、図４（ｄ）に示すように、ランタン酸化膜からなるゲート側壁絶縁膜１０６ａの断面形状はＬ字状になる。 In the step of FIG. 4A, instead of depositing a lanthanum oxide (LaO _x ) film having a thickness of about 4.0 nm, a lanthanum oxide film having a thickness of about 2 nm is deposited. In this step, it is also possible to select a process for implanting arsenic ions through the lanthanum oxide film without performing etch back. In this case, as shown in FIG. 4D, the cross-sectional shape of the gate sidewall insulating film 106a made of a lanthanum oxide film is L-shaped.

また、上記図４（ａ）の工程において、ゲート側壁絶縁膜１０６はランタン酸化膜の単層からなる場合に限定されるものではなく、ゲート電極側から順に例えばランタン酸化膜及びシリコン窒化（ＳｉＮ）膜が積層されてなる構造を採用することもできる。ただし、この場合は、高誘電率ゲート絶縁膜１０２にランタン酸化膜が接するように、ランタン酸化膜をゲート電極側に配置することが重要である。微細化が進展したトランジスタでは、ゲート長（Ｌｇ）が小さくなるほど閾値電圧（Ｖｔ）が減少する短チャネル効果を抑制することが必須となるため、ゲート電極の側壁に絶縁膜からなるオフセットスペーサを形成することが一般的である。したがって、本積層構造を採用したＮＭＯＳトランジスタでは、ゲート側壁絶縁膜１０６を構成するランタン酸化膜もオフセットスペーサの役割を果たすことになるが、前述のように、ＰＭＯＳトランジスタが形成される領域が存在して該領域のランタン酸化膜を除去した場合には、該領域においてオフセットスペーサを形成する必要がある。このようにして形成されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有する構造は、例えば図７に示す構造である。図７に示すように、ＮＭＯＳトランジスタ形成領域ＮにおけるＮＭＯＳトランジスタには、素子分離領域１１２によって囲まれたｐウェル（図示せず）からなる半導体領域１０１ａ上に形成されたランタンを含有する高誘電率ゲート絶縁膜１０２、ランタン酸化膜からなるキャップ膜１０３及びゲート電極（１０４、１０５）と、その側面上に形成されたランタン酸化膜（ゲート側壁絶縁膜１０６）及びシリコン窒化膜７０１と、半導体領域１０１ａにおけるゲート電極及びゲート側壁絶縁膜１０６の外側方下の領域に形成された接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０７と、半導体領域１０１ａにおけるサイドウォール１０８の外側方下の領域に形成された接合深さがｎ型ソースドレイン領域１０７よりも深いｎ型ソースドレイン領域１０９が設けられている。一方、ＰＭＯＳトランジスタ形成領域ＰにおけるＰＭＯＳトランジスタには、素子分離領域１１２によって囲まれたｎウェル（図示せず）からなる半導体領域１０１ｂ上に形成されたＡｌを含有する高誘電率ゲート絶縁膜１０２ｂ、ＡｌＯ_ｘ膜からなるキャップ膜７０２及びゲート電極（１０４、１０５）と、その側面上に形成されたシリコン窒化膜７０１と、半導体領域１０１ｂにおけるゲート電極の外側方下の領域に形成された接合深さが浅いｐ型ソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）１０７ｂと、半導体領域１０１ｂにおけるサイドウォール１０８の外側方下の領域に形成された接合深さがｐ型ソースドレイン領域１０７ｂよりも深いｐ型ソースドレイン領域１０９ｂが設けられている。 In the process of FIG. 4A, the gate sidewall insulating film 106 is not limited to a single layer of a lanthanum oxide film. For example, a lanthanum oxide film and silicon nitride (SiN) are sequentially formed from the gate electrode side. A structure in which films are stacked can also be adopted. However, in this case, it is important to dispose the lanthanum oxide film on the gate electrode side so that the lanthanum oxide film is in contact with the high dielectric constant gate insulating film 102. In a transistor whose miniaturization has progressed, it is essential to suppress the short channel effect in which the threshold voltage (Vt) decreases as the gate length (Lg) decreases. Therefore, an offset spacer made of an insulating film is formed on the side wall of the gate electrode. It is common to do. Therefore, in the NMOS transistor adopting this stacked structure, the lanthanum oxide film constituting the gate sidewall insulating film 106 also serves as an offset spacer. However, as described above, there is a region where the PMOS transistor is formed. When the lanthanum oxide film in the region is removed, an offset spacer needs to be formed in the region. The structure having the NMOS transistor and the PMOS transistor formed in this way is, for example, the structure shown in FIG. As shown in FIG. 7, the NMOS transistor in the NMOS transistor formation region N has a high dielectric constant containing lanthanum formed on the semiconductor region 101a made of a p-well (not shown) surrounded by the element isolation region 112. Gate insulating film 102, cap film 103 made of lanthanum oxide film and gate electrodes (104, 105), lanthanum oxide film (gate sidewall insulating film 106) and silicon nitride film 701 formed on the side surfaces thereof, and semiconductor region 101a An n-type source / drain region (n-type extension region or n-type LDD region) 107 having a shallow junction depth formed in a region below the gate electrode and the gate sidewall insulating film 106 in the semiconductor layer 101 and a sidewall 108 in the semiconductor region 101a. The junction depth formed in the region below the outside is n-type source drain n-type source drain region 109 is provided deeper than the emission region 107. On the other hand, the PMOS transistor in the PMOS transistor formation region P includes a high dielectric constant gate insulating film 102b containing Al formed on the semiconductor region 101b composed of an n well (not shown) surrounded by the element isolation region 112, Cap film 702 and gate electrodes (104, 105) made of an AlO _x film, silicon nitride film 701 formed on the side surfaces thereof, and junction depth formed in a region below the gate electrode in semiconductor region 101b. The junction depth formed in the p-type source / drain region (p-type extension region or p-type LDD region) 107b having a shallow depth and the region below the sidewall 108 in the semiconductor region 101b is larger than that of the p-type source / drain region 107b. A deep p-type source / drain region 109b is provided.

本実施形態の半導体装置の製造方法によると、上述した半導体装置による効果を得ることができる。すなわち、高誘電率ゲート絶縁膜１０２の上面及び側面がランタンを含有するキャップ膜１０３及びゲート側壁絶縁膜１０６で覆われるため、高誘電率ゲート絶縁膜１０２へ一旦拡散したランタンは、ゲート側壁絶縁膜１０６の形成後におけるランタンが拡散される熱処理により、高誘電率ゲート絶縁膜１０２の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜１０２のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このように、高誘電率ゲート絶縁膜１０２中のランタン濃度を十分に確保することにより、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。なお、高誘電率ゲート絶縁膜１０２のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めるかは、ゲート側壁絶縁膜１０６に用いるランタン酸化膜の膜厚又はプロセスフロー中のサーマルバジェットで決定することができる。なお、本実施形態において、ゲート側壁絶縁膜１０６が少なくとも高誘電率ゲート絶縁膜１０２の側面を覆っていれば、ゲート電極の側面の全体を覆っていない構成であっても、高誘電率ゲート絶縁膜１０２の両端部より外方へ再拡散することがないという効果は実現される。 According to the semiconductor device manufacturing method of the present embodiment, the above-described effects of the semiconductor device can be obtained. That is, since the upper surface and side surfaces of the high dielectric constant gate insulating film 102 are covered with the cap film 103 containing lanthanum and the gate sidewall insulating film 106, the lanthanum once diffused into the high dielectric constant gate insulating film 102 The heat treatment in which lanthanum is diffused after the formation of the film 106 does not re-diffuse outward from both ends of the high dielectric constant gate insulating film 102. Therefore, the lanthanum concentration in the channel direction of the high dielectric constant gate insulating film 102 can be made uniform, or the lanthanum concentrations at both ends of the gate electrode can be made higher than the central portion of the gate electrode. In this way, by ensuring a sufficient lanthanum concentration in the high dielectric constant gate insulating film 102, the reverse short channel effect can be suppressed. As a result, a high threshold voltage at both ends of the gate electrode can be suppressed, so that a high driving capability of the semiconductor device can be realized. Note that whether the lanthanum concentration in the channel direction of the high dielectric constant gate insulating film 102 is uniform or whether the lanthanum concentration at both ends of the gate electrode is higher than the central portion of the gate electrode depends on whether the lanthanum oxide film used for the gate sidewall insulating film 106 is used. The film thickness or the thermal budget during the process flow can be determined. In this embodiment, as long as the gate sidewall insulating film 106 covers at least the side surface of the high dielectric constant gate insulating film 102, the high dielectric constant gate insulating film can be used even when the entire side surface of the gate electrode is not covered. The effect of not diffusing outward from both ends of the film 102 is realized.

（第２の実施形態）
まず、本発明の第２の実施形態に係る半導体装置の構造は、埋め込み型ゲート電極を有するＮＭＯＳトランジスタである点（後述の図６（ｄ）参照）で、上述した第１の実施形態に係る半導体装置の構造と異なるのみであって、その他の構造は同様であるから、その説明は繰り返さない。以下では、本実施形態の特徴である半導体装置の製造方法について、図面を参照しながら具体的に説明する。 (Second Embodiment)
First, the structure of the semiconductor device according to the second embodiment of the present invention is an NMOS transistor having a buried gate electrode (see FIG. 6D described later), and is related to the first embodiment described above. Since only the structure of the semiconductor device is different and the other structures are the same, the description thereof will not be repeated. Hereinafter, a method for manufacturing a semiconductor device, which is a feature of the present embodiment, will be specifically described with reference to the drawings.

図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示している。 5A to 5D and FIGS. 6A to 6D show the respective steps of the method for manufacturing a semiconductor device according to the second embodiment of the present invention.

図５（ａ）に示すように、素子分離領域（図示せず）によって囲まれたｐウェル（図示せず）からなる半導体領域５０１ａが形成された例えばシリコンからなる半導体基板５０１上に、リソグラフィー技術及びエッチング技術を用いて、所望の形状にパターン化された例えば膜厚１００ｎｍのポリシリコン膜からなるダミーゲート５０２を形成する。続いて、ダミーゲート５０２をマスクに用いて、注入エネルギー２ｋｅＶ、注入ドーズ量１×１０^１５ｃｍ^−２の条件で、ヒ素（Ａｓ）のイオン注入を行うことにより、半導体領域５０１ａにおけるダミーゲート５０２の外側方の領域に、接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）５０３を形成する。なお、素子分離領域を形成した後に、閾値電圧制御の目的で、Ｐ型のチャネル不純物として、例えば、ボロン若しくはインジウム、又はボロン及びインジウムの両方を用いたイオン注入を行っておく。 As shown in FIG. 5A, a lithography technique is performed on a semiconductor substrate 501 made of, for example, silicon in which a semiconductor region 501a made of a p-well (not shown) surrounded by an element isolation region (not shown) is formed. Then, using the etching technique, a dummy gate 502 made of a polysilicon film having a film thickness of, for example, 100 nm is formed in a desired shape. Subsequently, using the dummy gate 502 as a mask, arsenic (As) is ion-implanted under the conditions of an implantation energy of 2 keV and an implantation dose of 1 × 10 ¹⁵ cm ⁻² , thereby forming the dummy gate 502 in the semiconductor region 501a. An n-type source / drain region (n-type extension region or n-type LDD region) 503 having a shallow junction depth is formed in the outer region. Note that after the element isolation region is formed, ion implantation using, for example, boron or indium, or both boron and indium as a P-type channel impurity is performed for the purpose of threshold voltage control.

次に、図５（ｂ）に示すように、半導体基板５０１の上に、ダミーゲート５０２を覆うように、絶縁膜として例えば膜厚４０ｎｍのシリコン窒化（ＳｉＮ）膜を堆積した後、エッチバック技術により、ダミーゲート５０２の側面にサイドウォール５０４を形成する。続いて、ダミーゲート５０２及びサイドウォール５０４をマスクとして、注入エネルギー１０ｋｅＶ、注入ドーズ量３×１０^１５ｃｍ^−２の条件で、ヒ素のイオン注入を行うことにより、半導体領域５０１ａにおけるサイドウォール５０４の外側方の領域に、接合深さがｎ型ソースドレイン領域５０３よりも深いｎ型ソースドレイン領域５０５を形成する。この後、ｎ型ソースドレイン領域５０３及びｎ型ソースドレイン領域５０５に注入された不純物を活性化させるために、例えば１０５０℃の熱処理を行う。 Next, as shown in FIG. 5B, a silicon nitride (SiN) film of, eg, a 40 nm-thickness is deposited as an insulating film on the semiconductor substrate 501 so as to cover the dummy gate 502, and then an etch-back technique. Thus, a sidewall 504 is formed on the side surface of the dummy gate 502. Subsequently, arsenic ions are implanted under the conditions of an implantation energy of 10 keV and an implantation dose amount of 3 × 10 ¹⁵ cm ^{−2 using} the dummy gate 502 and the sidewalls 504 as a mask, so that the outside of the sidewalls 504 in the semiconductor region 501a. In this region, an n-type source / drain region 505 having a junction depth deeper than that of the n-type source / drain region 503 is formed. Thereafter, in order to activate the impurities implanted into the n-type source / drain region 503 and the n-type source / drain region 505, for example, heat treatment at 1050 ° C. is performed.

次に、図５（ｃ）に示すように、例えば膜厚２００ｎｍのＴＥＯＳ膜からなる層間絶縁膜５０６を堆積させた後、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）技術を用いて、ダミーゲート５０２の上面が露出するまで層間絶縁膜５０６の上部を除去する。 Next, as shown in FIG. 5C, after depositing an interlayer insulating film 506 made of, for example, a 200 nm-thickness TEOS film, the upper surface of the dummy gate 502 is exposed using a CMP (Chemical Mechanical Polishing) technique. Until then, the upper portion of the interlayer insulating film 506 is removed.

次に、図５（ｄ）に示すように、リソグラフィー技術及びエッチング技術を用いて、ダミーゲート５０２を選択的に除去することにより、半導体基板５０１を露出する開口部５０６ｈが形成される。 Next, as shown in FIG. 5D, an opening 506h exposing the semiconductor substrate 501 is formed by selectively removing the dummy gate 502 using a lithography technique and an etching technique.

次に、図６（ａ）に示すように、開口部５０６ｈの壁部及び底部並びに層間絶縁膜５０６の上面に、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯ_ｘ）膜を堆積した後、異方性エッチングを行うことにより、開口部５０６ｈの側壁部のみに、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯ_ｘ）膜からなるゲート側壁絶縁膜５０７を形成する。なお、ＮＭＯＳトランジスタが形成される領域に隣接して図示しないＰＭＯＳトランジスタが形成される領域が存在する場合には、ＰＭＯＳトランジスタが形成される領域にランタン酸化膜が存在していると、ＰＭＯＳトランジスタの特性劣化が生じる可能性があるため、ＰＭＯＳトランジスタが形成される領域のランタン酸化膜を除去する工程をさらに備えてもよい。 Next, as shown in FIG. 6A, a film made of a metal oxide film or a metal oxynitride film and containing lanthanum is formed on the wall and bottom of the opening 506h and the upper surface of the interlayer insulating film 506. After depositing a lanthanum oxide (LaO _x ) film having a thickness of about 4.0 nm, anisotropic etching is performed, so that, for example, lanthanum oxide (LaO _x ) having a thickness of about 4.0 nm is formed only on the side wall of the opening 506h. A gate sidewall insulating film 507 made of a film is formed. When there is a region where a PMOS transistor (not shown) is formed adjacent to the region where the NMOS transistor is formed, if the lanthanum oxide film is present in the region where the PMOS transistor is formed, Since characteristic deterioration may occur, a step of removing the lanthanum oxide film in the region where the PMOS transistor is formed may be further provided.

次に、図６（ｂ）に示すように、開口部５０６ｈの底部に、例えば膜厚約２ｎｍのハフニウムシリケート（ＨｆＳｉＯ_２）膜等の高誘電率ゲート絶縁膜５０８ａを形成する。続いて、高誘電率ゲート絶縁膜５０８ａの上に、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約２．０ｎｍの例えばランタン酸化（ＬａＯ_ｘ）膜からなるキャップ膜５０９を形成する。また、高誘電率ゲート絶縁膜５０８ａを堆積する前に、下敷き絶縁膜として例えばシリコン酸窒化（ＳｉＯＮ）膜を約１ｎｍ堆積することもできる。また、高誘電率ゲート絶縁膜５０８ａとして、ハフニウムシリケート（ＨｆＳｉＯ_２）膜の代わりに、ハフニウムオキサイド（ＨｆＯ_２）膜を用いることもできる。また、キャップ膜５０９として、ランタン酸化（ＬａＯ_ｘ）膜の代わりに、ランタン酸窒化（ＬａＯ_ｘＮ_ｙ）膜を用いることもできる。 Next, as shown in FIG. 6B, a high dielectric constant gate insulating film 508a such as a hafnium silicate (HfSiO ₂ ) film having a film thickness of about 2 nm is formed on the bottom of the opening 506h. Subsequently, on the high dielectric constant gate insulating film 508a, a film made of a metal oxide film or a metal oxynitride film and containing lanthanum is made of, for example, a lanthanum oxide (LaO _x ) film having a film thickness of about 2.0 nm. A cap film 509 is formed. Further, before depositing the high dielectric constant gate insulating film 508a, for example, a silicon oxynitride (SiON) film can be deposited as about 1 nm as the underlying insulating film. As the high dielectric constant gate insulating film 508a, a hafnium oxide (HfO ₂ ) film can be used instead of the hafnium silicate (HfSiO ₂ ) film. Further, as the cap film 509, a lanthanum oxynitride (LaO _x N _y ) film can be used instead of the lanthanum oxide (LaO _x ) film.

次に、図６（ｃ）に示すように、７００℃の熱処理により、キャップ膜５０９に含有されるランタンを高誘電率ゲート絶縁膜５０８ａ中に拡散させることにより、ランタンが拡散された高誘電率ゲート絶縁膜５０８が形成される。 Next, as shown in FIG. 6C, the lanthanum is diffused by diffusing lanthanum contained in the cap film 509 into the high dielectric constant gate insulating film 508a by heat treatment at 700 ° C. A gate insulating film 508 is formed.

次に、図６（ｄ）に示すように、キャップ膜５０９の上に、例えば膜厚約１５ｎｍの窒化チタン（ＴｉＮ）膜からなるメタル膜５１０、及び、例えば膜厚約９０ｎｍのポリシリコン膜５１１を順に形成することにより、埋め込み型ゲート電極を有するＮＭＯＳトランジスタが形成される。なお、この工程の後は、コンタクト抵抗の低抵抗化を目的とするシリサイド形成工程や配線工程などの公知の工程を行う。 Next, as shown in FIG. 6D, on the cap film 509, a metal film 510 made of, for example, a titanium nitride (TiN) film having a film thickness of about 15 nm, and a polysilicon film 511 having a film thickness of about 90 nm, for example. Are sequentially formed, whereby an NMOS transistor having a buried gate electrode is formed. In addition, after this process, well-known processes, such as a silicide formation process and a wiring process for the purpose of reducing contact resistance, are performed.

本発明の第２の実施形態に係る半導体装置の製造方法によると、上述した第１の実施形態に係る半導体装置及びその製造方法と同様の効果を得ることができる。すなわち、高誘電率ゲート絶縁膜５０８の上面及び側面がランタンを含有するキャップ膜５０９及びゲート側壁絶縁膜５０７で覆われるため、高誘電率ゲート絶縁膜５０８へ一旦拡散したランタンは、高誘電率ゲート絶縁膜５０８の形成後におけるランタンが拡散される熱処理により、高誘電率ゲート絶縁膜５０８の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜５０８のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このように、高誘電率ゲート絶縁膜５０８中のランタン濃度を十分に確保することにより、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。なお、高誘電率ゲート絶縁膜５０８のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めるかは、ゲート側壁絶縁膜５０７に用いるランタン酸化膜の膜厚又はプロセスフロー中のサーマルバジェットで決定することができる。なお、本実施形態において、ゲート側壁絶縁膜５０７が少なくとも高誘電率ゲート絶縁膜５０８の側面を覆っていれば、ゲート電極の側面を全体を覆っていない構成であっても、高誘電率ゲート絶縁膜１０２の両端部より外方へ再拡散することがないという効果は実現される。 According to the method for manufacturing a semiconductor device according to the second embodiment of the present invention, the same effects as those of the semiconductor device according to the first embodiment and the method for manufacturing the same can be obtained. That is, since the upper surface and the side surface of the high dielectric constant gate insulating film 508 are covered with the cap film 509 containing lanthanum and the gate side wall insulating film 507, the lanthanum once diffused into the high dielectric constant gate insulating film 508 is the high dielectric constant gate. The heat treatment in which lanthanum is diffused after the formation of the insulating film 508 does not re-diffuse outward from both ends of the high dielectric constant gate insulating film 508. Therefore, the lanthanum concentration in the channel direction of the high dielectric constant gate insulating film 508 can be made uniform, or the lanthanum concentrations at both ends of the gate electrode can be made higher than the central portion of the gate electrode. As described above, by ensuring a sufficient lanthanum concentration in the high dielectric constant gate insulating film 508, the reverse short channel effect can be suppressed. As a result, a high threshold voltage at both ends of the gate electrode can be suppressed, so that a high driving capability of the semiconductor device can be realized. Note that whether the lanthanum concentration in the channel direction of the high dielectric constant gate insulating film 508 is uniform or whether the lanthanum concentration at both ends of the gate electrode is higher than the central portion of the gate electrode depends on whether the lanthanum oxide film used for the gate sidewall insulating film 507 is used. The film thickness or the thermal budget during the process flow can be determined. In this embodiment, as long as the gate sidewall insulating film 507 covers at least the side surface of the high dielectric constant gate insulating film 508, the high dielectric constant gate insulation can be achieved even when the side surface of the gate electrode is not entirely covered. The effect of not diffusing outward from both ends of the film 102 is realized.

さらに、本実施形態では、活性化のための高温熱処理を加えた後に、ゲート電極を構成する高誘電率ゲート絶縁膜５０８を形成しているため、ゲート絶縁膜の信頼性を高めることができる。すなわち、高誘電率ゲート絶縁膜５０８の結晶化を抑制することができる。結晶化が起こった場合、結晶粒界に起因した電荷トラップにより移動度が低下したり、閾値電圧（Ｖｔ）のヒステリシスが増大するなどの悪影響が引き起こされるが、本実施形態によると、このような事態の発生を抑制することができる。 Furthermore, in this embodiment, since the high dielectric constant gate insulating film 508 constituting the gate electrode is formed after the high temperature heat treatment for activation is performed, the reliability of the gate insulating film can be improved. That is, crystallization of the high dielectric constant gate insulating film 508 can be suppressed. When crystallization occurs, adverse effects such as a decrease in mobility and an increase in hysteresis of the threshold voltage (Vt) are caused by charge traps caused by crystal grain boundaries. According to the present embodiment, The occurrence of the situation can be suppressed.

本発明は、高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置及びその製造方法にとって有用であり、特に、金属酸化膜又は金属酸窒化膜から構成されるキャップ膜を効果的に活用する方法にとって有用である。 INDUSTRIAL APPLICABILITY The present invention is useful for a high dielectric constant gate insulating film, a semiconductor device including a metal film as a gate electrode, and a method for manufacturing the same. It is useful for the method to utilize.

１０１半導体基板
１０１ａ半導体領域
１０２ランタンが拡散された高誘電率ゲート絶縁膜
１０２ａ（ランタンが拡散する前の）高誘電率ゲート絶縁膜
１０２ｂＡｌを含有する高誘電率ゲート絶縁膜
１０３キャップ膜
１０４メタル膜
１０５ポリシリコン膜
１０６ゲート側壁絶縁膜
１０７接合深さが浅いｎ型ソースドレイン拡散層
１０７ｂ接合深さが浅いｐ型ソースドレイン拡散層
１０８サイドウォール
１０９接合深さが深いｎ型ソースドレイン拡散層
１０９ｂ接合深さが深いｐ型ソースドレイン拡散層
１１２素子分離領域
５０１半導体基板
５０１ａ半導体領域
５０２ダミーゲート
５０３接合深さが浅いソースドレイン拡散層
５０５接合深さが深いソースドレイン拡散層
５０４サイドウォール
５０６層間絶縁膜
５０７ゲート側壁絶縁膜
５０８ランタンが拡散された高誘電率ゲート絶縁膜
５０８ａ（ランタンが拡散する前の）高誘電率ゲート絶縁膜
５０９キャップ膜
５１０メタル膜
５１１ポリシリコン膜
７０１シリコン窒化膜（オフセットスペーサ）
７０２キャップ膜 101 Semiconductor substrate 101a Semiconductor region 102 High dielectric constant gate insulating film 102a in which lanthanum is diffused High dielectric constant gate insulating film 102b (before lanthanum is diffused) High dielectric constant gate insulating film 103 containing Al 103 Cap film 104 Metal film 105 Polysilicon film 106 Gate sidewall insulating film 107 n-type source / drain diffusion layer 107b with shallow junction depth p-type source / drain diffusion layer 108 with shallow junction depth Side wall 109 n-type source / drain diffusion layer 109b with deep junction depth P-type source / drain diffusion layer 112 having a deep depth element isolation region 501 semiconductor substrate 501a semiconductor region 502 dummy gate 503 source / drain diffusion layer 505 having a shallow junction depth source / drain diffusion layer 504 having a deep junction depth sidewall 506 interlayer insulating film 507 Gate sidewall High dielectric constant gate insulating film 508a that Enmaku 508 lanthanum is diffused (before lanthanum diffuses) the high dielectric constant gate insulating film 509 cap layer 510 metal film 511 polysilicon film 701 a silicon nitride film (the offset spacer)
702 Cap membrane

Claims

A high dielectric constant gate insulating film containing lanthanum formed on a semiconductor substrate;
A gate electrode including a conductive film formed on the high dielectric constant gate insulating film;
A semiconductor device comprising: a gate sidewall insulating film containing lanthanum formed on both side surfaces of the high dielectric constant gate insulating film.

The semiconductor device according to claim 1, further comprising a cap film made of a metal oxide film or a metal oxynitride film containing lanthanum formed between the high dielectric constant gate insulating film and the conductive film.

The semiconductor device according to claim 1, wherein a lanthanum concentration in a channel length direction in the high dielectric constant gate insulating film is uniform.

3. The semiconductor device according to claim 1, wherein a lanthanum concentration in a channel length direction in the high dielectric constant gate insulating film is higher at both end portions of the gate electrode than at a central portion of the gate electrode.

The semiconductor device according to claim 1, wherein the high dielectric constant gate insulating film is made of hafnium oxide or hafnium silicate.

The semiconductor device according to claim 1, wherein the conductive film has a structure in which a metal film and a polysilicon film are laminated in order from the bottom.

The semiconductor device according to claim 1, wherein the semiconductor device is an N-type semiconductor device in which channel impurities are P-type.

The semiconductor device according to claim 7, wherein the channel impurity is boron or indium, or both boron and indium.

Forming a high dielectric constant gate insulating film on a semiconductor substrate;
Forming a cap film made of a metal oxide film or a metal oxynitride film containing lanthanum on the high dielectric constant gate insulating film;
Forming a conductive film on the cap film (c);
Patterning the high dielectric constant gate insulating film, the cap film and the conductive film by etching (d);
Forming a gate sidewall insulating film composed of a metal oxide film or a metal oxynitride film containing lanthanum on both sides of the patterned at least the high dielectric constant gate insulating film;
A method of manufacturing a semiconductor device, comprising a step (f) of performing a heat treatment in which lanthanum is diffused after at least the step (e).

10. The method of manufacturing a semiconductor device according to claim 9, wherein a lanthanum concentration in a channel length direction in the high dielectric constant gate insulating film after performing the step (f) is uniform.

The lanthanum concentration in the channel length direction of the high dielectric constant gate insulating film after performing the step (f) is higher at both ends of the gate electrode than at the center of the gate electrode. The manufacturing method of the semiconductor device of description.

The method for manufacturing a semiconductor device according to claim 9, which is a method for manufacturing an N-type semiconductor device in which channel impurities are P-type.

Forming a dummy gate on the semiconductor substrate (a);
(B) forming a source / drain diffusion layer having a shallow junction depth outside the dummy gate in the semiconductor substrate by performing impurity implantation using the dummy gate as a mask;
Depositing an interlayer insulating film on the semiconductor substrate so as to cover the gate electrode;
Planarizing the interlayer insulating film using a CMP method until the upper surface of the dummy gate is exposed;
(E) forming an opening exposing the surface of the semiconductor substrate in the interlayer insulating film by selectively removing only the dummy gate;
A step (f) of selectively forming a gate sidewall insulating film made of a metal oxide film or a metal oxynitride film containing lanthanum only on the sidewall portion of the opening;
Step (g) of embedding a high dielectric constant gate insulating film, a cap film made of a metal oxide film or metal oxynitride film containing lanthanum, and a conductive film in order from the bottom in the bottom of the opening,
A method for manufacturing a semiconductor device, further comprising a step (h) of performing a heat treatment in which lanthanum is diffused at least after the step (g).

14. The method according to claim 13, further comprising forming a source / drain diffusion layer having a deep junction depth outside the dummy gate in the semiconductor substrate between the step (b) and the step (c). A method for manufacturing a semiconductor device.

15. The method of manufacturing a semiconductor device according to claim 13, wherein the lanthanum concentration in the channel length direction in the high dielectric constant gate insulating film after performing the step (h) is uniform.

The lanthanum concentration in the channel length direction in the high dielectric constant gate insulating film after performing the step (h) is higher at both ends of the gate electrode than at the center of the gate electrode. 14. A method for manufacturing a semiconductor device according to 14.

The method for manufacturing a semiconductor device according to claim 13, which is a method for manufacturing an N-type semiconductor device in which a channel impurity is P-type.