JP2011160097A - Semiconductor device - Google Patents

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博孝 山崎
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce clock jitters of a semiconductor device, while limiting the increase in the circuit area thereof. <P>SOLUTION: In the semiconductor device having a circuit block which uses a reference clock signal as an operation clock in operation, and a circuit block which uses a clock signal obtained by n-dividing the frequency of the reference clock signal as the operation clock in operation; a delay circuit provides a predetermined delay to the reference clock signal; a selector selects one clock signal out of the reference clock signal and the delayed clock signal, according to a control signal and outputs the selected clock signal to the circuit block which uses the reference clock signal as the operation clock in operation; and then the amount of phase shift of the reference clock signal combining the phase changes due to power source noise is equalized for each period thus reducing clock jitter. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置に関し、詳しくはクロックジッタの低減技術に関する。   The present invention relates to a semiconductor device, and more particularly to a technique for reducing clock jitter.

動作周波数（動作クロックとするクロック信号の周波数）が異なった複数の回路部を有する半導体装置がある。例えば、基準とするクロック信号を動作クロックとして動作するディジタル回路と、そのクロック信号をｎ分周（２分周や４分周など）したクロック信号を動作クロックとして動作するディジタル回路とを有する半導体装置がある。このような半導体装置では、ｎ分周したクロック信号を動作クロックとするディジタル回路などで発生した電源ノイズが、同じ電源線を共有している他のクロック信号に係る回路に伝搬して影響を与え、クロック信号にジッタがのることがある。   There is a semiconductor device having a plurality of circuit portions with different operating frequencies (frequency of a clock signal used as an operating clock). For example, a semiconductor device having a digital circuit that operates using a reference clock signal as an operation clock, and a digital circuit that operates using a clock signal obtained by dividing the clock signal by n (divided by 2 or 4, for example). There is. In such a semiconductor device, power supply noise generated in a digital circuit or the like using an n-divided clock signal as an operation clock propagates to and affects the circuits related to other clock signals sharing the same power supply line. Jitter may appear on the clock signal.

図１６（Ａ）に、動作周波数が異なる複数の回路ブロックＣＢ５１、ＣＢ５２を有する半導体装置の一例を示す。回路ブロックＣＢ５１は、ノードＮＤ５１より入力される基準となるクロック信号（基準クロック信号）ＣＬＫ０を動作クロックとして動作する。また、回路ブロックＣＢ５２は、例えばディジタル回路であり、ノードＮＤ５１より入力される基準クロック信号ＣＬＫ０を分周回路ＤＩＶ５１によって２分周したクロック信号ＣＬＫ１を動作クロックとして動作する。   FIG. 16A illustrates an example of a semiconductor device including a plurality of circuit blocks CB51 and CB52 having different operating frequencies. The circuit block CB51 operates using a clock signal (reference clock signal) CLK0 as a reference input from the node ND51 as an operation clock. The circuit block CB52 is, for example, a digital circuit, and operates using the clock signal CLK1 obtained by frequency-dividing the reference clock signal CLK0 input from the node ND51 by two by the frequency divider circuit DIV51 as an operation clock.

回路ブロックＣＢ５２では、クロック信号ＣＬＫ１が供給されて動作することによって電源ノイズが発生する。電源ノイズは、同じ電源線を共有する基準クロック信号ＣＬＫ０に係る回路に伝搬し影響を与える。一般に、ある回路ブロックにおいて、供給されるクロック信号の立ち上がりを基準にして動作する回路規模と、クロック信号の立ち下がりを基準にして動作する回路規模とは異なる。つまり、回路ブロックの動作に伴って、クロック信号の立ち上がりにおいて発生する電源ノイズの大きさと、クロック信号の立ち下がりにおいて発生する電源ノイズの大きさとは異なる。   In the circuit block CB52, power supply noise is generated by operating with the clock signal CLK1 supplied. The power supply noise propagates and affects the circuit related to the reference clock signal CLK0 sharing the same power supply line. Generally, in a certain circuit block, the circuit scale that operates on the basis of the rising edge of the supplied clock signal is different from the circuit scale that operates on the basis of the falling edge of the clock signal. That is, the magnitude of the power supply noise generated at the rising edge of the clock signal is different from the magnitude of the power supply noise generated at the falling edge of the clock signal in accordance with the operation of the circuit block.

例えば、回路ブロックＣＢ５２においてクロック信号ＣＬＫ１の立ち上がりで動作する回路規模がクロック信号ＣＬＫ１の立ち下がりで動作する回路規模より大きいと、回路ブロックＣＢ５２が動作することで発生する電源ノイズは図１６（Ｂ）に示すようになる。そのため、伝搬過程でクロック信号ＣＬＫ１の立ち上がり時の電源ノイズの影響を主に受けることで生じるクロックＣＬＫ０の大きな位相変化量Δｔｒと、クロック信号ＣＬＫ１の立ち下がり時の電源ノイズの影響を主に受けることで生じるクロック信号ＣＬＫ０の小さな位相変化量Δｔｆとが異なる。その結果、クロック信号ＣＬＫ０にはジッタがのり、回路ブロックＣＢ５１のクロック入力ノードＮＡ５１におけるクロック信号の波形は、図１６（Ｂ）に示すＣＬＫ０Ａのようになる。   For example, when the circuit scale operating at the rising edge of the clock signal CLK1 in the circuit block CB52 is larger than the circuit scale operating at the falling edge of the clock signal CLK1, the power supply noise generated by the operation of the circuit block CB52 is shown in FIG. As shown. Therefore, a large phase change amount Δtr of the clock CLK0 caused mainly by the influence of the power supply noise at the rising edge of the clock signal CLK1 in the propagation process and the influence of the power supply noise at the falling edge of the clock signal CLK1 are mainly affected. Is different from the small phase change amount Δtf of the clock signal CLK0. As a result, jitter occurs in the clock signal CLK0, and the waveform of the clock signal at the clock input node NA51 of the circuit block CB51 becomes CLK0A shown in FIG.

従来においては、前述のようなクロックジッタを低減する手法として、例えば図１６（Ａ）に示したように電源ノイズの発生源となる回路ブロックＣＢ５２の電源間にバイパスコンデンサＣを挿入している。これにより、回路ブロックＣＢ５２で発生する電源ノイズ自体を抑制して、クロック信号ＣＬＫ０にのるジッタの低減を図っている。   Conventionally, as a technique for reducing the clock jitter as described above, for example, as shown in FIG. 16A, a bypass capacitor C is inserted between the power supplies of the circuit block CB52 which is a source of power supply noise. As a result, the power supply noise itself generated in the circuit block CB52 is suppressed, and the jitter on the clock signal CLK0 is reduced.

また、電圧変化やクロック周波数の変化に追従しデューティ比が良好な２逓倍クロック信号を生成する回路が提案されている（例えば、特許文献１参照。）。特許文献１には、クロック信号と、クロック信号を段階的に遅延させる回路により遅延された複数の遅延クロック信号の内から選択した１つの遅延クロック信号とに基づき、クロック信号の２倍の周波数を有する２逓倍クロック信号を生成することが記載されている。   There has also been proposed a circuit that generates a doubled clock signal having a good duty ratio following a voltage change or a clock frequency change (see, for example, Patent Document 1). In Patent Document 1, a frequency twice as high as a clock signal is set based on a clock signal and one delayed clock signal selected from a plurality of delayed clock signals delayed by a circuit that delays the clock signal in stages. Generating a doubled clock signal having the same is described.

特開２００４−３５０２３４号公報JP 2004-350234 A

前述した従来のクロックジッタの低減手法では、電源ノイズの発生源となる回路ブロックの電源間にバイパスコンデンサを挿入することにより、回路面積が増大するという問題がある。   In the conventional clock jitter reduction method described above, there is a problem that the circuit area is increased by inserting a bypass capacitor between the power supplies of the circuit block that is a source of power supply noise.

本発明の一観点によれば、第１のクロック信号で動作する第１の回路部と、第１のクロック信号をｎ分周した第２のクロック信号で動作する第２の回路部と、１つ又は複数の遅延回路と、セレクタとを備える半導体装置が提供される。遅延回路は、第１のクロック信号に所定の遅延を与え、セレクタは、第１のクロック信号及び遅延が与えられた第１のクロック信号の内から制御信号に応じて１つのクロック信号を選択して第１の回路部に出力する。   According to one aspect of the present invention, a first circuit unit that operates with a first clock signal, a second circuit unit that operates with a second clock signal obtained by dividing the first clock signal by n, A semiconductor device including one or a plurality of delay circuits and a selector is provided. The delay circuit gives a predetermined delay to the first clock signal, and the selector selects one clock signal according to the control signal from the first clock signal and the first clock signal to which the delay is given. Output to the first circuit section.

開示の半導体装置は、遅延回路により第１のクロック信号に所定の遅延を与え、制御信号に応じて第１のクロック信号及び遅延された第１のクロック信号の内から１つのクロック信号を選択して第１の回路部に出力することで、電源ノイズにより生じる位相変化を合わせた第１のクロック信号の位相変化量を各周期で等しくしクロックジッタを低減する効果を奏する。   The disclosed semiconductor device applies a predetermined delay to the first clock signal by the delay circuit, and selects one clock signal from the first clock signal and the delayed first clock signal in accordance with the control signal. By outputting to the first circuit unit, the phase change amount of the first clock signal combined with the phase change caused by the power supply noise is made equal in each period, and the clock jitter is reduced.

第１の実施形態における半導体装置の構成例を示す図である。It is a figure which shows the structural example of the semiconductor device in 1st Embodiment. 第１の実施形態における半導体装置の構成例（２分周クロックの例）を示す図である。FIG. 3 is a diagram illustrating a configuration example (an example of a divide-by-2 clock) of the semiconductor device according to the first embodiment. 図２に示す半導体装置の動作例を示すタイミングチャートである。3 is a timing chart illustrating an operation example of the semiconductor device illustrated in FIG. 2. 第１の実施形態における半導体装置の構成例（４分周クロックの例）を示す図である。It is a figure which shows the structural example (example of 4 frequency division clock) of the semiconductor device in 1st Embodiment. 図４に示す半導体装置の動作例を示すタイミングチャートである。5 is a timing chart illustrating an operation example of the semiconductor device illustrated in FIG. 4. 図４に示す半導体装置の動作例を示すタイミングチャートである。5 is a timing chart illustrating an operation example of the semiconductor device illustrated in FIG. 4. 第１の実施形態における半導体装置の構成例（８分周クロックの例）を示す図である。It is a figure which shows the structural example (example of a divided by 8 clock) of the semiconductor device in 1st Embodiment. 図７に示す半導体装置の動作例を示すタイミングチャートである。8 is a timing chart illustrating an operation example of the semiconductor device illustrated in FIG. 7. 第２の実施形態における半導体装置の構成例を示す図である。It is a figure which shows the structural example of the semiconductor device in 2nd Embodiment. 第２の実施形態における半導体装置の構成例（２分周クロックの例）を示す図である。It is a figure which shows the structural example (example of a 2 frequency-divided clock) of the semiconductor device in 2nd Embodiment. 図１０に示す半導体装置の動作例を示すタイミングチャートである。11 is a timing chart illustrating an operation example of the semiconductor device illustrated in FIG. 10. 第２の実施形態における半導体装置の構成例（４分周クロックの例）を示す図である。It is a figure which shows the structural example (example of 4 frequency division clock) of the semiconductor device in 2nd Embodiment. 図１２に示す半導体装置の動作例を示すタイミングチャートである。13 is a timing chart illustrating an operation example of the semiconductor device illustrated in FIG. 12. 第２の実施形態における半導体装置の構成例（８分周クロックの例）を示す図である。It is a figure which shows the structural example (example of a divide-by-8 clock) of the semiconductor device in 2nd Embodiment. 図１４に示す半導体装置の動作例を示すタイミングチャートである。15 is a timing chart illustrating an operation example of the semiconductor device illustrated in FIG. 14. クロックジッタを説明するための図である。It is a figure for demonstrating a clock jitter.

以下、本発明の実施形態を図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態における半導体装置の構成例を示すブロック図である。図１において、ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）は遅延回路であり、ＳＥＬ１はセレクタである。また、ＤＩＶ１は分周回路であり、ＣＢ１、ＣＢ２は回路ブロックである。 (First embodiment)
A first embodiment of the present invention will be described.
FIG. 1 is a block diagram illustrating a configuration example of the semiconductor device according to the first embodiment. In FIG. 1, DL1, DL2,..., DL (n-1) are delay circuits, and SEL1 is a selector. DIV1 is a frequency dividing circuit, and CB1 and CB2 are circuit blocks.

回路ブロックＣＢ１、ＣＢ２は、例えばディジタル回路である。回路ブロックＣＢ１は、基準となるクロック信号（基準クロック信号）を動作クロックとして動作する。また、回路ブロックＣＢ２は、基準クロック信号をｎ分周（ｎは２以上の整数）したクロック信号を動作クロックとして動作する。   The circuit blocks CB1 and CB2 are, for example, digital circuits. The circuit block CB1 operates using a reference clock signal (reference clock signal) as an operation clock. The circuit block CB2 operates using a clock signal obtained by dividing the reference clock signal by n (n is an integer of 2 or more) as an operation clock.

遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の各々は、ノードＮＤ１より入力される基準クロック信号が入力され、基準クロック信号に所定の遅延を与えて遅延クロック信号として出力する。遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）としては、遅延量を設定可能な任意の遅延回路を適用できる。例えば、遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の各々は、設定する遅延量に応じた１つ又は縦続接続された複数のクロックバッファである。   Each of the delay circuits DL1, DL2,..., DL (n−1) receives the reference clock signal input from the node ND1, gives a predetermined delay to the reference clock signal, and outputs the delayed clock signal. As the delay circuits DL1, DL2,..., DL (n−1), any delay circuit capable of setting a delay amount can be applied. For example, each of the delay circuits DL1, DL2,..., DL (n−1) is one or a plurality of cascaded clock buffers corresponding to a set delay amount.

セレクタＳＥＬ１は、ノードＮＤ１より入力される基準クロック信号が入力されるとともに、遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）により所定の遅延が与えられた遅延クロック信号が入力される。また、セレクタＳＥＬ１は、制御信号ＣＴＬ１が入力される。セレクタＳＥＬ１は、制御信号ＣＴＬ１に応じて、入力される基準クロック信号及び遅延クロック信号の内から１つのクロック信号を選択して出力する。セレクタＳＥＬ１の出力（セレクタＳＥＬ１より選択出力されたクロック信号）は、回路ブロックＣＢ１のクロック入力ノードＮＡ１を介して回路ブロックＣＢ１に入力される。   The selector SEL1 receives a reference clock signal input from the node ND1, and also receives a delay clock signal given a predetermined delay by the delay circuits DL1, DL2,..., DL (n−1). . The selector SEL1 receives the control signal CTL1. The selector SEL1 selects and outputs one clock signal from the input reference clock signal and delayed clock signal in accordance with the control signal CTL1. The output of the selector SEL1 (the clock signal selected and output from the selector SEL1) is input to the circuit block CB1 via the clock input node NA1 of the circuit block CB1.

分周回路ＤＩＶ１は、ノードＮＤ１より入力される基準クロック信号が入力され、基準クロック信号をｎ分周して出力する。分周回路ＤＩＶ１の出力（基準クロック信号をｎ分周したクロック信号）は、回路ブロックＣＢ２のクロック入力ノードＮＢ１を介して回路ブロックＣＢ２に入力される。   The frequency dividing circuit DIV1 receives the reference clock signal input from the node ND1, and divides the reference clock signal by n to output it. The output of the frequency dividing circuit DIV1 (clock signal obtained by dividing the reference clock signal by n) is input to the circuit block CB2 via the clock input node NB1 of the circuit block CB2.

図１に示すように、電源ノイズの発生源となる回路ブロックＣＢ２が基準クロック信号をｎ分周したクロック信号を動作クロックとして動作する場合には、基準クロック信号に所定の遅延を与える遅延回路を（ｎ−１）個設ける。これは、回路ブロックＣＢ２に供給されるクロック信号の１周期に対応する基準クロック信号の連続したｎ周期において、出力先まで（本例では、回路ブロックＣＢ１のクロック入力端）に生じる基準クロック信号の立ち上がりにおける位相変化量（遅延）を等しくするためである。   As shown in FIG. 1, when the circuit block CB2 that is a source of power supply noise operates using a clock signal obtained by dividing the reference clock signal by n as an operation clock, a delay circuit that gives a predetermined delay to the reference clock signal is provided. (N-1) pieces are provided. This is because the reference clock signal generated up to the output destination (in this example, the clock input terminal of the circuit block CB1) in the continuous n cycles of the reference clock signal corresponding to one cycle of the clock signal supplied to the circuit block CB2. This is for equalizing the phase change amount (delay) at the rising edge.

各遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の遅延量は、出力先までに生じる基準クロック信号の立ち上がりにおける位相変化量を等しくする遅延量である。すなわち、回路ブロックＣＢ２の動作により発生した電源ノイズの影響を受けることで生じる遅延と遅延回路で与える遅延との和が、一定（略一定）となるように各遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の遅延量が設定される。この遅延量は、発生した電源ノイズの影響を受けることにより位相が変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番大きな位相変化量に対する差分に相当する。各遅延回路ＤＬ１、ＤＬ２、・・・、ＤＬ（ｎ−１）の遅延量は、例えば電源ノイズの発生源となる回路ブロックＣＢ２における電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定する。なお、（ｎ−１）個の遅延回路を設けた場合、制御信号ＣＮＴは少なくとも（ｌｏｇ2ｎ）ビットの信号である。 The delay amount of each of the delay circuits DL1, DL2,..., DL (n−1) is a delay amount that equalizes the phase change amount at the rising edge of the reference clock signal generated up to the output destination. That is, each delay circuit DL1, DL2,... Is set so that the sum of the delay caused by the influence of the power supply noise generated by the operation of the circuit block CB2 and the delay given by the delay circuit is constant (substantially constant). , DL (n-1) delay amount is set. This delay amount is the largest phase change when the reference clock signal whose phase has changed due to the influence of the generated power supply noise is supplied to the output destination as it is and the phase change amount is seen at the rising edge of the reference clock signal. It corresponds to the difference with respect to the quantity. The delay amount of each of the delay circuits DL1, DL2,..., DL (n−1) is, for example, the reference clock when the power supply noise in the circuit block CB2 that is a source of power supply noise is applied to the circuit related to the reference clock signal. Jitter on a signal is determined by simulation or the like. When (n−1) delay circuits are provided, the control signal CNT is a signal of at least (log 2 n) bits.

本実施形態によれば、基準クロック信号の連続したｎ周期のうち、発生した電源ノイズの影響を受けることにより出力先までに生じる位相変化量が最も大きいものを除く（ｎ−１）の各周期における位相変化量を最も大きいものに合わせるように遅延させる。これにより、基準クロック信号の出力先での位相変化量を等しくし、出力先での基準クロック信号の立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。   According to the present embodiment, each cycle of (n-1) except for the largest phase change amount generated up to the output destination due to the influence of the generated power supply noise among the consecutive n cycles of the reference clock signal. The phase change amount at is delayed so as to match the largest one. As a result, the amount of phase change at the output destination of the reference clock signal can be made equal, the period of the rising edge of the reference clock signal at the output destination can be made uniform, an increase in circuit area can be suppressed, and clock jitter can be reduced. Can do.

以下、第１の実施形態における半導体装置の具体例について説明する。なお、以下に説明する例では、基準となるクロック信号（基準クロック信号）をｎ分周したクロック信号を動作クロックとして動作する回路ブロックでは、クロック信号の立ち上がりで動作する回路の規模が立ち下がりで動作する回路の規模より大きいものとする。すなわち、ｎ分周したクロック信号の立ち上がりにおいて発生する電源ノイズが、ｎ分周したクロック信号の立ち下がりにおいて発生する電源ノイズよりも大きいものとして説明する。   A specific example of the semiconductor device according to the first embodiment will be described below. In the example described below, in a circuit block that operates using a clock signal obtained by dividing a reference clock signal (reference clock signal) by n as an operation clock, the scale of the circuit that operates at the rising edge of the clock signal is reduced. It is assumed that it is larger than the scale of the operating circuit. That is, it is assumed that the power supply noise generated at the rising edge of the clock signal divided by n is larger than the power supply noise generated at the falling edge of the clock signal divided by n.

図２は、第１の実施形態における半導体装置の具体的な構成例を示す図である。図２に例示する半導体装置は、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１を動作クロックとして動作する回路ブロックを有する半導体装置である。   FIG. 2 is a diagram illustrating a specific configuration example of the semiconductor device according to the first embodiment. The semiconductor device illustrated in FIG. 2 is a semiconductor device having a circuit block that operates using a clock signal CLK1 obtained by dividing the reference clock signal CLK0 by two as an operation clock.

図２において、ＤＬ１１は遅延回路であり、ＳＥＬ１１はセレクタである。また、ＤＩＶ１１は分周回路であり、ＣＢ１１、ＣＢ１２は回路ブロックである。回路ブロックＣＢ１１、ＣＢ１２は、例えばディジタル回路である。回路ブロックＣＢ１１は、基準クロック信号を動作クロックとして動作し、回路ブロックＣＢ１２は、基準クロック信号を２分周したクロック信号を動作クロックとして動作する。   In FIG. 2, DL11 is a delay circuit, and SEL11 is a selector. DIV11 is a frequency dividing circuit, and CB11 and CB12 are circuit blocks. The circuit blocks CB11 and CB12 are digital circuits, for example. The circuit block CB11 operates using the reference clock signal as an operation clock, and the circuit block CB12 operates using a clock signal obtained by dividing the reference clock signal by 2 as an operation clock.

遅延回路ＤＬ１１は、ノードＮＤ１１より入力される基準クロック信号ＣＬＫ０が入力され、基準クロック信号に所定の遅延ｔｄを与えて遅延クロック信号ＣＬＫ０ｄとして出力する。遅延回路ＤＬ１１は、入力信号に対して遅延ｔｄを与えるようにされた、１つ又は縦続接続された複数のクロックバッファである。   The delay circuit DL11 receives the reference clock signal CLK0 input from the node ND11, gives a predetermined delay td to the reference clock signal, and outputs the delayed clock signal CLK0d. The delay circuit DL11 is one or a plurality of cascaded clock buffers configured to give a delay td to the input signal.

遅延ｔｄは、発生した電源ノイズの影響を受けることにより位相が変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番位相変化量が大きな箇所に対しての差分である。遅延ｔｄは、例えば回路ブロックＣＢ１２における電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定される。   When the reference clock signal whose phase has changed due to the influence of the generated power supply noise is supplied to the output destination as it is, the delay td has the largest amount of phase change when the phase change is viewed at the rising edge of the reference clock signal. It is a difference for a large part. The delay td is determined, for example, by determining the jitter on the reference clock signal by simulation or the like when the power supply noise in the circuit block CB12 is applied to the circuit related to the reference clock signal.

セレクタＳＥＬ１１は、ノードＮＤ１１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、遅延回路ＤＬ１１から出力される遅延クロック信号ＣＬＫ０ｄが入力される。セレクタＳＥＬ１１は、入力される制御信号ＣＴＬ１１に応じて、基準クロック信号ＣＬＫ０又は遅延クロック信号ＣＬＫ０ｄを選択して出力する。セレクタＳＥＬ１１の出力（セレクタＳＥＬ１１より選択出力されたクロック信号）は、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１を介して回路ブロックＣＢ１１に入力される。   The selector SEL11 receives the reference clock signal CLK0 input from the node ND11 and the delayed clock signal CLK0d output from the delay circuit DL11. The selector SEL11 selects and outputs the reference clock signal CLK0 or the delayed clock signal CLK0d according to the input control signal CTL11. The output of the selector SEL11 (the clock signal selected and output from the selector SEL11) is input to the circuit block CB11 via the clock input node NA11 of the circuit block CB11.

分周回路ＤＩＶ１１は、基準クロック信号ＣＬＫ０が入力され、基準クロック信号ＣＬＫ０を２分周して出力する。分周回路ＤＩＶ１１の出力は、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１として回路ブロックＣＢ１２のクロック入力ノードＮＢ１１を介して回路ブロックＣＢ１２に入力される。また、分周回路ＤＩＶ１１の出力は、制御信号ＣＴＬとしてセレクタＳＥＬ１１に入力される。このように分周回路ＤＩＶ１１の出力をセレクタＳＥＬ１１の制御信号ＣＴＬとして用いることで、制御信号ＣＴＬを生成するための回路を別に設ける必要がなく、回路規模の増大を抑制し簡易な回路構成で制御信号ＣＴＬを供給することができる。   The frequency dividing circuit DIV11 receives the reference clock signal CLK0, divides the reference clock signal CLK0 by 2, and outputs it. The output of the frequency dividing circuit DIV11 is input to the circuit block CB12 through the clock input node NB11 of the circuit block CB12 as the clock signal CLK1 obtained by dividing the reference clock signal CLK0 by two. The output of the frequency dividing circuit DIV11 is input to the selector SEL11 as the control signal CTL. As described above, by using the output of the frequency dividing circuit DIV11 as the control signal CTL of the selector SEL11, it is not necessary to provide a separate circuit for generating the control signal CTL, and control with a simple circuit configuration is possible while suppressing an increase in circuit scale. A signal CTL can be provided.

図３は、図２に示した半導体装置の動作例を示すタイミングチャートである。図３において、ＣＬＫ０はノードＮＤ１１より入力される基準クロック信号（周期Ｔ）であり、ＣＬＫ１は基準クロック信号ＣＬＫ０を２分周したクロック信号（周期２Ｔ）である。   FIG. 3 is a timing chart showing an operation example of the semiconductor device shown in FIG. In FIG. 3, CLK0 is a reference clock signal (period T) input from the node ND11, and CLK1 is a clock signal (period 2T) obtained by dividing the reference clock signal CLK0 by two.

ＣＬＫ０ｄは、遅延回路ＤＬ１１から出力される遅延クロック信号である。遅延クロック信号ＣＬＫ０ｄは、遅延回路ＤＬ１１により遅延ｔｄ（＝Δｔｒ−Δｔｆ）が与えられる。ここで、Δｔｒは、クロック信号ＣＬＫ１の立ち上がり時の電源ノイズの影響を受けることにより生じる基準クロック信号ＣＬＫ０での位相変化量である。また、Δｔｆは、クロック信号ＣＬＫ１の立ち下がり時の電源ノイズの影響を受けることにより生じる基準クロック信号ＣＬＫ０での位相変化量である。   CLK0d is a delayed clock signal output from the delay circuit DL11. Delayed clock signal CLK0d is given a delay td (= Δtr−Δtf) by delay circuit DL11. Here, Δtr is the amount of phase change in the reference clock signal CLK0 caused by the influence of power supply noise when the clock signal CLK1 rises. Further, Δtf is a phase change amount in the reference clock signal CLK0 generated due to the influence of power supply noise at the time of falling of the clock signal CLK1.

ＣＴＬはセレクタＳＥＬ１１に入力される制御信号であり、制御信号ＣＴＬが“１”のときセレクタＳＥＬ１１が基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“０”のときセレクタＳＥＬ１１が遅延クロック信号ＣＬＫ０ｄを出力する。   CTL is a control signal input to the selector SEL11. When the control signal CTL is “1”, the selector SEL11 outputs the reference clock signal CLK0, and when the control signal CTL is “0”, the selector SEL11 outputs the delayed clock signal CLK0d. Output.

ＣＬＫ０ｊは、制御信号ＣＴＬが常に“１”である（セレクタＳＥＬ１１から基準クロック信号ＣＬＫ０が常に出力される）と仮定した場合に、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。すなわち、クロック信号ＣＬＫ０ｊは、クロック入力ノードＮＡ１１に出力されたと仮定した場合の電源ノイズの影響を受けた基準クロック信号ＣＬＫ０に相当する。図示したように、クロック信号ＣＬＫ１の立ち上がり時において、クロック信号ＣＬＫ０ｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒ分遅れる。また、クロック信号ＣＬＫ１の立ち下がり時において、クロック信号ＣＬＫ０ｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｆ分遅れる。   CLK0j is a clock signal output to the clock input node NA11 of the circuit block CB11 when it is assumed that the control signal CTL is always “1” (the reference clock signal CLK0 is always output from the selector SEL11). That is, the clock signal CLK0j corresponds to the reference clock signal CLK0 affected by the power supply noise when it is assumed that the clock signal CLK0j is output to the clock input node NA11. As shown in the figure, at the rise of the clock signal CLK1, the rise of the clock signal CLK0j is delayed by the phase change amount Δtr with respect to the rise of the reference clock signal CLK0. Further, when the clock signal CLK1 falls, the rising edge of the clock signal CLK0j is delayed by the phase change amount Δtf with respect to the rising edge of the reference clock signal CLK0.

ＣＬＫ０ｄｊは、制御信号ＣＴＬが常に“０”である（セレクタＳＥＬ１１から遅延クロック信号ＣＬＫ０ｄが常に出力される）と仮定した場合に、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。すなわち、クロック信号ＣＬＫ０ｄｊは、クロック入力ノードＮＡ１１に出力されたと仮定した場合の電源ノイズの影響を受けた遅延クロック信号ＣＬＫ０ｄに相当する。図示したように、クロック信号ＣＬＫ１の立ち上がり時において、クロック信号ＣＬＫ０ｄｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒと遅延ｔｄとの総和分遅れる。また、クロック信号ＣＬＫ１の立ち下がり時において、クロック信号ＣＬＫ０ｄｊの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｆと遅延ｔｄとの総和分遅れる。   CLK0dj is a clock signal output to the clock input node NA11 of the circuit block CB11 when it is assumed that the control signal CTL is always “0” (the delayed clock signal CLK0d is always output from the selector SEL11). That is, the clock signal CLK0dj corresponds to the delayed clock signal CLK0d affected by the power supply noise when it is assumed that the clock signal CLK0dj is output to the clock input node NA11. As illustrated, at the rise of the clock signal CLK1, the rise of the clock signal CLK0dj is delayed by the sum of the phase change amount Δtr and the delay td with respect to the rise of the reference clock signal CLK0. Further, when the clock signal CLK1 falls, the rise of the clock signal CLK0dj is delayed by the sum of the phase change amount Δtf and the delay td with respect to the rise of the reference clock signal CLK0.

ＣＬＫ０Ａは、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。ここで、前述したようにセレクタＳＥＬ１１は、制御信号ＣＴＬが“１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“０”のとき遅延クロック信号ＣＬＫ０ｄを出力する。したがって、クロック入力ノードＮＡ１１に対して、制御信号ＣＴＬが“１”のときにはクロック信号ＣＬＫ０ｊがクロック信号ＣＬＫ０Ａとして出力され、制御信号ＣＴＬが“０”のときにはクロック信号ＣＬＫ０ｄｊがクロック信号ＣＬＫ０Ａとして出力される。   CLK0A is a clock signal output to the clock input node NA11 of the circuit block CB11. Here, as described above, the selector SEL11 outputs the reference clock signal CLK0 when the control signal CTL is “1”, and outputs the delayed clock signal CLK0d when the control signal CTL is “0”. Therefore, when the control signal CTL is “1”, the clock signal CLK0j is output as the clock signal CLK0A, and when the control signal CTL is “0”, the clock signal CLK0dj is output as the clock signal CLK0A. .

これにより、クロック信号ＣＬＫ１の立ち上がり時においては、クロック信号ＣＬＫ０ｊがクロック信号ＣＬＫ０Ａとして出力され、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒ分遅れてクロック信号が立ち上がる。また、クロック信号ＣＬＫ１の立ち下がり時においては、クロック信号ＣＬＫ０ｄｊがクロック信号ＣＬＫ０Ａとして出力され、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｆ分と遅延ｔｄとの総和分遅れてクロック信号が立ち上がる。ここで、遅延ｔｄは（Δｔｒ−Δｔｆ）であるので、クロック信号ＣＬＫ１の立ち下がり時におけるクロック信号ＣＬＫ０Ａの立ち上がりは、基準クロック信号ＣＬＫ０の立ち上がりに対して位相変化量Δｔｒ（＝Δｔｆ＋（Δｔｒ−Δｔｆ））分遅れることとなる。したがって、クロック信号ＣＬＫ０Ａの位相変化量を等しくして出力先での立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。   Thereby, when the clock signal CLK1 rises, the clock signal CLK0j is output as the clock signal CLK0A, and the clock signal rises with a delay of the phase change amount Δtr with respect to the rise of the reference clock signal CLK0. When the clock signal CLK1 falls, the clock signal CLK0dj is output as the clock signal CLK0A, and the clock signal rises with a delay of the sum of the phase change amount Δtf and the delay td with respect to the rising of the reference clock signal CLK0. . Here, since the delay td is (Δtr−Δtf), the rising edge of the clock signal CLK0A when the clock signal CLK1 falls is the amount of phase change Δtr (= Δtf + (Δtr−Δtf) with respect to the rising edge of the reference clock signal CLK0. )) It will be delayed by minutes. Therefore, it is possible to equalize the phase change amount of the clock signal CLK0A and align the cycles with respect to the rise at the output destination, suppress an increase in circuit area and reduce clock jitter.

図４は、第１の実施形態における半導体装置の他の具体的な構成例を示す図である。図４に例示する半導体装置は、基準クロック信号ＣＬＫ０を４分周したクロック信号ＣＬＫ２を動作クロックとして動作する回路ブロックを有する半導体装置である。   FIG. 4 is a diagram illustrating another specific configuration example of the semiconductor device according to the first embodiment. The semiconductor device illustrated in FIG. 4 is a semiconductor device having a circuit block that operates using a clock signal CLK2 obtained by dividing the reference clock signal CLK0 by 4 as an operation clock.

図４において、ＤＬ２１、ＤＬ２２、ＤＬ２３は遅延回路であり、ＳＥＬ２１はセレクタである。また、ＤＩＶ２１は分周回路であり、ＣＢ２１、ＣＢ２２は回路ブロックである。回路ブロックＣＢ２１、ＣＢ２２は、例えばディジタル回路である。回路ブロックＣＢ２１は、基準クロック信号を動作クロックとして動作し、回路ブロックＣＢ２２は、基準クロック信号を４分周したクロック信号を動作クロックとして動作する。   In FIG. 4, DL21, DL22, and DL23 are delay circuits, and SEL21 is a selector. DIV21 is a frequency dividing circuit, and CB21 and CB22 are circuit blocks. The circuit blocks CB21 and CB22 are, for example, digital circuits. The circuit block CB21 operates using the reference clock signal as an operation clock, and the circuit block CB22 operates using a clock signal obtained by dividing the reference clock signal by four.

遅延回路ＤＬ２１は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０が入力され、基準クロック信号に所定の遅延ｔｄ（１０）を与えて遅延クロック信号ＣＬＫ０ｄ（１０）として出力する。また、遅延回路ＤＬ２２、ＤＬ２３の各々は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０が入力され、基準クロック信号に所定の遅延ｔｄ（０１）、ｔｄ（００）を与えて遅延クロック信号ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）として出力する。   The delay circuit DL21 receives the reference clock signal CLK0 input from the node ND21, gives a predetermined delay td (10) to the reference clock signal, and outputs the delayed clock signal CLK0d (10). Each of the delay circuits DL22 and DL23 receives the reference clock signal CLK0 input from the node ND21, gives predetermined delays td (01) and td (00) to the reference clock signal, and delays the clock signal CLK0d (01 ), And output as CLK0d (00).

遅延ｔｄ（１０）、ｔｄ（０１）、ｔｄ（００）は、電源ノイズの影響を受けることで位相変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番大きな位相変化量に対する差分である。例えば、図５、図６に示した例において、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１の立ち上がり時、かつ４分周したクロック信号ＣＬＫ２の立ち上がり時における基準クロック信号の立ち上がりの位相変化量が最も大きく、Δｔｄａとする。また、クロック信号ＣＬＫ１の立ち下がり時かつクロック信号ＣＬＫ２が“１”である時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｂとする。また、クロック信号ＣＬＫ１の立ち上がり時かつクロック信号ＣＬＫ２の立ち下がり時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｃとし、クロック信号ＣＬＫ１の立ち下がり時かつクロック信号ＣＬＫ２が“０”である時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｄとする。このとき、遅延ｔｄ（１０）は（Δｔｄａ−Δｔｄｂ）であり、遅延ｔｄ（０１）は（Δｔｄａ−Δｔｄｃ）であり、遅延ｔｄ（００）は（Δｔｄａ−Δｔｄｄ）である。遅延ｔｄ（１０）、ｔｄ（０１）、ｔｄ（００）は、例えば発生する電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定される。   The delays td (10), td (01), and td (00) indicate the amount of phase change when the reference clock signal whose phase has changed due to the influence of power supply noise is supplied to the output destination as it is. This is the difference with respect to the largest phase change amount. For example, in the example shown in FIG. 5 and FIG. 6, the phase change amount of the rising edge of the reference clock signal at the rising edge of the clock signal CLK1 obtained by dividing the reference clock signal CLK0 by 2 and at the rising edge of the clock signal CLK2 divided by 4 Is the largest and is Δtda. Further, the phase change amount of the rising edge of the reference clock signal when the clock signal CLK1 falls and the clock signal CLK2 is “1” is represented by Δtdb. Further, the phase change amount of the rising edge of the reference clock signal at the rising edge of the clock signal CLK1 and the falling edge of the clock signal CLK2 is Δtdc, and the reference at the falling edge of the clock signal CLK1 and the clock signal CLK2 is “0”. Let Δtdd be the amount of phase change at the rising edge of the clock signal. At this time, the delay td (10) is (Δtda−Δtdb), the delay td (01) is (Δtda−Δtdc), and the delay td (00) is (Δtda−Δtdd). The delays td (10), td (01), and td (00) are determined, for example, by determining the jitter on the reference clock signal by simulation or the like when the generated power supply noise is applied to the circuit related to the reference clock signal. .

セレクタＳＥＬ２１は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、遅延回路ＤＬ２１、ＤＬ２２、ＤＬ２３から出力される遅延クロック信号ＣＬＫ０ｄ（１０）、ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）が入力される。セレクタＳＥＬ２１は、入力される制御信号ＣＴＬ２１に応じて、基準クロック信号ＣＬＫ０、及び遅延クロック信号ＣＬＫ０ｄ（１０）、ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）の内から１つのクロック信号を選択して出力する。セレクタＳＥＬ２１の出力（セレクタＳＥＬ２１より選択出力されたクロック信号）は、回路ブロックＣＢ２１のクロック入力ノードＮＡ２１を介して回路ブロックＣＢ２１に入力される。   The selector SEL21 receives the reference clock signal CLK0 input from the node ND21, and receives the delayed clock signals CLK0d (10), CLK0d (01), and CLK0d (00) output from the delay circuits DL21, DL22, and DL23. Is done. The selector SEL21 selects and outputs one clock signal from the reference clock signal CLK0 and the delayed clock signals CLK0d (10), CLK0d (01), and CLK0d (00) according to the input control signal CTL21. . The output of the selector SEL21 (the clock signal selected and output from the selector SEL21) is input to the circuit block CB21 via the clock input node NA21 of the circuit block CB21.

分周回路ＤＩＶ２１は、基準クロック信号ＣＬＫ０が入力され、基準クロック信号ＣＬＫ０を４分周して出力する。分周回路ＤＩＶ２１の出力は、基準クロック信号ＣＬＫ０を４分周したクロック信号ＣＬＫ２として回路ブロックＣＢ２２のクロック入力ノードＮＢ２１を介して回路ブロックＣＢ２２に入力される。なお、図２に示した例と同様にして、分周回路ＤＩＶ２１によって４分周されたクロック信号ＣＬＫ２、及びその過程で得られる２分周されたクロック信号ＣＬＫ１を制御信号ＣＴＬとして利用するようにしても良い。この場合には、例えばクロック信号ＣＬＫ２を上位ビット、クロック信号ＣＬＫ１を下位ビットとする２ビットの制御信号ＣＴＬとして供給すれば良い。   The frequency dividing circuit DIV21 receives the reference clock signal CLK0, divides the reference clock signal CLK0 by 4, and outputs it. The output of the frequency dividing circuit DIV21 is input to the circuit block CB22 via the clock input node NB21 of the circuit block CB22 as a clock signal CLK2 obtained by dividing the reference clock signal CLK0 by four. Similarly to the example shown in FIG. 2, the clock signal CLK2 divided by 4 by the frequency divider circuit DIV21 and the clock signal CLK1 divided by 2 obtained in the process are used as the control signal CTL. May be. In this case, for example, the clock signal CLK2 may be supplied as a 2-bit control signal CTL with the upper bit and the clock signal CLK1 as the lower bit.

図５及び図６は、図４に示した半導体装置の動作例を示すタイミングチャートである。図５には伝搬遅延が０〜Ｔ（Ｔは基準クロック信号ＣＬＫ０の周期）である場合の例を示しており、図６には伝搬遅延がＴ〜２Ｔである場合の例を示している。図５及び図６において、ＣＬＫ０はノードＮＤ２１より入力される基準クロック信号（周期Ｔ）であり、ＣＬＫ１は基準クロック信号ＣＬＫ０を２分周したクロック信号（周期２Ｔ）であり、ＣＬＫ２は基準クロック信号ＣＬＫ０を４分周したクロック信号（周期４Ｔ）である。   5 and 6 are timing charts showing an operation example of the semiconductor device shown in FIG. FIG. 5 shows an example when the propagation delay is 0 to T (T is the period of the reference clock signal CLK0), and FIG. 6 shows an example when the propagation delay is T to 2T. 5 and 6, CLK0 is a reference clock signal (period T) input from the node ND21, CLK1 is a clock signal (period 2T) obtained by dividing the reference clock signal CLK0 by 2, and CLK2 is a reference clock signal. This is a clock signal (period 4T) obtained by dividing CLK0 by four.

ＣＬＫ０ｄ（１０）、ＣＬＫ０ｄ（０１）、ＣＬＫ０ｄ（００）は、遅延回路ＤＬ２１、ＤＬ２２、ＤＬ２３から出力される遅延クロック信号である。ＣＴＬはセレクタＳＥＬ２１に入力される制御信号である。セレクタＳＥＬ２１は、制御信号ＣＴＬが“１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“１０”のとき遅延クロック信号ＣＬＫ０ｄ（１０）を出力する。また、セレクタＳＥＬ２１は、制御信号ＣＴＬが“０１”のとき遅延クロック信号ＣＬＫ０ｄ（０１）を出力し、制御信号ＣＴＬが“００”のとき遅延クロック信号ＣＬＫ０ｄ（００）を出力する。   CLK0d (10), CLK0d (01), and CLK0d (00) are delay clock signals output from the delay circuits DL21, DL22, and DL23. CTL is a control signal input to the selector SEL21. The selector SEL21 outputs the reference clock signal CLK0 when the control signal CTL is “11”, and outputs the delayed clock signal CLK0d (10) when the control signal CTL is “10”. The selector SEL21 outputs the delayed clock signal CLK0d (01) when the control signal CTL is “01”, and outputs the delayed clock signal CLK0d (00) when the control signal CTL is “00”.

ＣＬＫ０ｊは、制御信号ＣＴＬが常に“１１”であると仮定した場合に回路ブロックＣＢ２１のクロック入力ノードＮＡ２１に出力されるクロック信号である。ＣＬＫ０ｄ（１０）ｊは、制御信号ＣＴＬが常に“１０”であると仮定した場合にクロック入力ノードＮＡ２１に出力されるクロック信号である。ＣＬＫ０ｄ（０１）ｊは、制御信号ＣＴＬが常に“０１”であると仮定した場合にノードＮＡ２１に出力されるクロック信号であり、ＣＬＫ０ｄ（００）ｊは、制御信号ＣＴＬが常に“００”であると仮定した場合にノードＮＡ２１に出力されるクロック信号である。   CLK0j is a clock signal output to the clock input node NA21 of the circuit block CB21 when it is assumed that the control signal CTL is always “11”. CLK0d (10) j is a clock signal output to the clock input node NA21 when it is assumed that the control signal CTL is always “10”. CLK0d (01) j is a clock signal that is output to the node NA21 when it is assumed that the control signal CTL is always “01”, and CLK0d (00) j is that the control signal CTL is always “00”. Is a clock signal output to the node NA21.

ＣＬＫ０Ａは、回路ブロックＣＢ２１のクロック入力ノードＮＡ２１に出力されるクロック信号である。前述したセレクタＳＥＬ２１の選択出力によりクロック入力ノードＮＡ２１には、制御信号ＣＴＬが“１１”のときクロック信号ＣＬＫ０ｊが出力され、制御信号ＣＴＬが“１０”のときクロック信号ＣＬＫ０ｄ（１０）ｊが出力される。また、クロック入力ノードＮＡ１１には、制御信号ＣＴＬが“０１”のときクロック信号ＣＬＫ０ｄ（０１）ｊが出力され、制御信号ＣＴＬが“００”のときクロック信号ＣＬＫ０ｄ（００）ｊが出力される。   CLK0A is a clock signal output to the clock input node NA21 of the circuit block CB21. When the control signal CTL is “11”, the clock signal CLK0j is output to the clock input node NA21 by the selection output of the selector SEL21 described above, and the clock signal CLK0d (10) j is output when the control signal CTL is “10”. The Further, the clock signal CLK0d (01) j is output to the clock input node NA11 when the control signal CTL is “01”, and the clock signal CLK0d (00) j is output when the control signal CTL is “00”.

このように制御信号ＣＴＬが“１１”、“１０”、“０１”、“００”、“１１”、・・・と変化することで、クロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１０）ｊ、ＣＬＫ０ｄ（０１）ｊ、ＣＬＫ０ｄ（００）ｊが順にクロック信号ＣＬＫ０Ａとして選択出力される。クロック信号ＣＬＫ０Ａとして選択出力されるときのクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１０）ｊ、ＣＬＫ０ｄ（０１）ｊ、ＣＬＫ０ｄ（００）ｊの基準クロック信号ＣＬＫ０の立ち上がりに対する位相変化量はすべてΔｔｄａとなる。したがって、クロック信号ＣＬＫ０Ａの位相変化量を等しくして出力先での立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。   In this way, the control signal CTL changes to “11”, “10”, “01”, “00”, “11”,..., So that the clock signals CLK0j, CLK0d (10) j, CLK0d (01) j and CLK0d (00) j are sequentially selected and output as the clock signal CLK0A. The amount of phase change with respect to the rising edge of the reference clock signal CLK0 of the clock signals CLK0j, CLK0d (10) j, CLK0d (01) j, and CLK0d (00) j when selectively output as the clock signal CLK0A is Δtda. Therefore, it is possible to equalize the phase change amount of the clock signal CLK0A and align the cycles with respect to the rise at the output destination, suppress an increase in circuit area and reduce clock jitter.

図７は、第１の実施形態における半導体装置の他の具体的な構成例を示す図である。図７に例示する半導体装置は、基準クロック信号ＣＬＫ０を８分周したクロック信号ＣＬＫ３を動作クロックとして動作する回路ブロックを有する半導体装置である。   FIG. 7 is a diagram illustrating another specific configuration example of the semiconductor device according to the first embodiment. The semiconductor device illustrated in FIG. 7 is a semiconductor device having a circuit block that operates using a clock signal CLK3 obtained by dividing the reference clock signal CLK0 by 8 as an operation clock.

図７において、ＤＬ３１〜ＤＬ３７は遅延回路であり、ＳＥＬ３１はセレクタである。また、ＤＩＶ３１は分周回路であり、ＣＢ３１、ＣＢ３２は回路ブロックである。回路ブロックＣＢ３１、ＣＢ３２は、例えばディジタル回路である。回路ブロックＣＢ３１は、基準クロック信号を動作クロックとして動作し、回路ブロックＣＢ３２は、基準クロック信号を８分周したクロック信号を動作クロックとして動作する。   In FIG. 7, DL31 to DL37 are delay circuits, and SEL31 is a selector. DIV31 is a frequency dividing circuit, and CB31 and CB32 are circuit blocks. The circuit blocks CB31 and CB32 are, for example, digital circuits. The circuit block CB31 operates using the reference clock signal as an operation clock, and the circuit block CB32 operates using a clock signal obtained by dividing the reference clock signal by 8 as an operation clock.

遅延回路ＤＬ３１〜ＤＬ３７の各々は、ノードＮＤ３１より入力される基準クロック信号ＣＬＫ０が入力される。遅延回路ＤＬ３１は、基準クロック信号ＣＬＫ０に所定の遅延ｔｄ（１１０）を与えて遅延クロック信号ＣＬＫ０ｄ（１１０）として出力する。また、遅延回路ＤＬ３２、ＤＬ３３、ＤＬ３４は、それぞれ基準クロック信号ＣＬＫ０に所定の遅延ｔｄ（１０１）、ｔｄ（１００）、ｔｄ（０１１）を与え遅延クロック信号ＣＬＫ０ｄ（１０１）、ＣＬＫ０ｄ（１００）、ＣＬＫ０ｄ（０１１）として出力する。同様に、遅延回路ＤＬ３５、ＤＬ３６、ＤＬ３７は、それぞれ基準クロック信号ＣＬＫ０に所定の遅延ｔｄ（０１０）、ｔｄ（００１）、ｔｄ（０００）を与え遅延クロック信号ＣＬＫ０ｄ（０１０）、ＣＬＫ０ｄ（００１）、ＣＬＫ０ｄ（０００）として出力する。   Each of the delay circuits DL31 to DL37 receives the reference clock signal CLK0 input from the node ND31. The delay circuit DL31 gives a predetermined delay td (110) to the reference clock signal CLK0 and outputs it as a delayed clock signal CLK0d (110). Further, the delay circuits DL32, DL33, DL34 give predetermined delays td (101), td (100), td (011) to the reference clock signal CLK0, respectively, and delay clock signals CLK0d (101), CLK0d (100), CLK0d. Output as (011). Similarly, the delay circuits DL35, DL36, DL37 give predetermined delays td (010), td (001), td (000) to the reference clock signal CLK0, respectively, and delay clock signals CLK0d (010), CLK0d (001), Output as CLK0d (000).

各遅延回路ＤＬ３１〜ＤＬ３７で与えられる遅延ｔｄは、電源ノイズの影響を受けることで位相変化した基準クロック信号を出力先にそのまま供給した場合に、位相変化量を基準クロック信号の立ち上がりで見たとき一番大きな位相変化量に対する差分である。以下において、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１が状態Ａ、４分周したクロック信号ＣＬＫ２が状態Ｂ、及び８分周したクロック信号ＣＬＫ３が状態Ｃであることを｛Ａ，Ｂ，Ｃ｝で示す。また、クロック信号の状態について、“↑”は立ち上がり時を示し、“↓”は立ち下がりを示し、“１”は信号値が１であることを示し、“０”は信号値が０であることを示す。例えば図８の例において、｛↑，↑，↑｝である時における基準クロック信号の立ち上がりの位相変化量が最も大きく、Δｔｄａとする。また、｛↓，１，１｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｂとする。また、｛↑，↓，１｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｃ、｛↓，０，１｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｄ、｛↑，↑，↓｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｅとする。同様に、｛↓，１，０｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｆ、｛↑，↓，０｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｇ、｛↓，０，０｝時における基準クロック信号の立ち上がりの位相変化量をΔｔｄｈとする。このとき、遅延ｔｄ（１１０）は（Δｔｄａ−Δｔｄｂ）である。また、遅延ｔｄ（１０１）は（Δｔｄａ−Δｔｄｃ）、遅延ｔｄ（１００）は（Δｔｄａ−Δｔｄｄ）、遅延ｔｄ（０１１）は（Δｔｄａ−Δｔｄｅ）である。同様に、遅延ｔｄ（０１０）は（Δｔｄａ−Δｔｄｆ）、遅延ｔｄ（００１）は（Δｔｄａ−Δｔｄｇ）、遅延ｔｄ（０００）は（Δｔｄａ−Δｔｄｈ）である。各遅延回路ＤＬ３１〜ＤＬ３７で与えられる遅延ｔｄは、例えば発生する電源ノイズを基準クロック信号に係る回路に与えた際に基準クロック信号にのるジッタをシミュレーション等により求めて決定される。   The delay td given by each of the delay circuits DL31 to DL37 is obtained when the phase change amount is viewed at the rising edge of the reference clock signal when the reference clock signal whose phase has been changed due to the influence of power supply noise is supplied to the output destination as it is. This is the difference with respect to the largest phase change amount. In the following, it is indicated that the clock signal CLK1 obtained by dividing the reference clock signal CLK0 by 2 is in the state A, the clock signal CLK2 obtained by dividing the frequency by 4 is in the state B, and the clock signal CLK3 obtained by dividing by 8 is the state C {A, B, C}. As for the state of the clock signal, “↑” indicates a rising edge, “↓” indicates a falling edge, “1” indicates that the signal value is 1, and “0” indicates that the signal value is 0. It shows that. For example, in the example of FIG. 8, the amount of phase change at the rising edge of the reference clock signal when {↑, ↑, ↑} is the largest, and is Δtda. Also, let Δtdb be the phase change amount of the rising edge of the reference clock signal at {↓, 1, 1}. Further, the amount of phase change at the rising edge of the reference clock signal at {↑, ↓, 1} is Δtdc, and the amount of phase change at the rising edge of the reference clock signal at {↓, 0, 1} is Δtdd, {↑, ↑, ↓ }, Let Δtde be the phase change amount of the rising edge of the reference clock signal. Similarly, the phase change amount at the rising edge of the reference clock signal at {↓, 1, 0} is Δtdf, and the phase change amount at the rising edge of the reference clock signal at {↑, ↓, 0} is Δtdg, {↓, 0, Let Δtdh be the phase change amount of the rising edge of the reference clock signal at 0}. At this time, the delay td (110) is (Δtda−Δtdb). The delay td (101) is (Δtda-Δtdc), the delay td (100) is (Δtda-Δtdd), and the delay td (011) is (Δtda-Δtde). Similarly, the delay td (010) is (Δtda−Δtdf), the delay td (001) is (Δtda−Δtdg), and the delay td (000) is (Δtda−Δtdh). The delay td given by each of the delay circuits DL31 to DL37 is determined, for example, by determining the jitter on the reference clock signal by simulation or the like when the generated power supply noise is given to the circuit related to the reference clock signal.

セレクタＳＥＬ３１は、ノードＮＤ３１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、遅延回路ＤＬ３１〜ＤＬ３７から出力される遅延クロック信号ＣＬＫ０ｄ（ｘ）（ｘは“０００”〜“１１０”）が入力される。セレクタＳＥＬ３１は、入力される制御信号ＣＴＬ３１に応じて、基準クロック信号ＣＬＫ０及び遅延クロック信号ＣＬＫ０ｄ（ｘ）の内から１つのクロック信号を選択して出力する。セレクタＳＥＬ３１の出力（セレクタＳＥＬ３１より選択出力されたクロック信号）は、回路ブロックＣＢ３１のクロック入力ノードＮＡ３１を介して回路ブロックＣＢ３１に入力される。   The selector SEL31 receives the reference clock signal CLK0 input from the node ND31 and the delayed clock signal CLK0d (x) (x is “000” to “110”) output from the delay circuits DL31 to DL37. The The selector SEL31 selects and outputs one clock signal from the reference clock signal CLK0 and the delayed clock signal CLK0d (x) according to the input control signal CTL31. The output of the selector SEL31 (the clock signal selected and output from the selector SEL31) is input to the circuit block CB31 via the clock input node NA31 of the circuit block CB31.

分周回路ＤＩＶ３１は、基準クロック信号ＣＬＫ０が入力され、基準クロック信号ＣＬＫ０を８分周して出力する。分周回路ＤＩＶ３１の出力は、基準クロック信号ＣＬＫ０を８分周したクロック信号ＣＬＫ３として回路ブロックＣＢ３２のクロック入力ノードＮＢ３１を介して回路ブロックＣＢ３２に入力される。なお、図２に示した例と同様にして、分周回路ＤＩＶ３１によって８分周されたクロック信号ＣＬＫ３と、その過程で得られる４分周されたクロック信号ＣＬＫ２及び２分周されたクロック信号ＣＬＫ１とを制御信号ＣＴＬとして利用するようにしても良い。この場合には、例えば上位ビット側からクロック信号ＣＬＫ３、ＣＬＫ２、ＣＬＫ１とする３ビットの制御信号ＣＴＬとして供給すれば良い。   The frequency dividing circuit DIV31 receives the reference clock signal CLK0, divides the reference clock signal CLK0 by 8, and outputs it. The output of the frequency dividing circuit DIV31 is input to the circuit block CB32 via the clock input node NB31 of the circuit block CB32 as the clock signal CLK3 obtained by dividing the reference clock signal CLK0 by 8. As in the example shown in FIG. 2, the clock signal CLK3 divided by 8 by the frequency dividing circuit DIV31, the clock signal CLK2 divided by 4 and the clock signal CLK1 divided by 2 obtained in the process are obtained. May be used as the control signal CTL. In this case, for example, a 3-bit control signal CTL with clock signals CLK3, CLK2, and CLK1 may be supplied from the upper bit side.

図８は、図７に示した半導体装置の動作例を示すタイミングチャートである。図８には伝搬遅延が０〜Ｔ（Ｔは基準クロック信号ＣＬＫ０の周期）である場合の例を示している。図８において、ＣＬＫ０はノードＮＤ３１より入力される基準クロック信号（周期Ｔ）であり、ＣＬＫ１は基準クロック信号ＣＬＫ０を２分周したクロック信号（周期２Ｔ）である。また、ＣＬＫ２は基準クロック信号ＣＬＫ０を４分周したクロック信号（周期４Ｔ）であり、ＣＬＫ３は基準クロック信号ＣＬＫ０を８分周したクロック信号（周期８Ｔ）である。   FIG. 8 is a timing chart showing an operation example of the semiconductor device shown in FIG. FIG. 8 shows an example in which the propagation delay is 0 to T (T is the period of the reference clock signal CLK0). In FIG. 8, CLK0 is a reference clock signal (period T) input from the node ND31, and CLK1 is a clock signal (period 2T) obtained by dividing the reference clock signal CLK0 by two. CLK2 is a clock signal (period 4T) obtained by dividing the reference clock signal CLK0 by 4, and CLK3 is a clock signal (period 8T) obtained by dividing the reference clock signal CLK0 by 8.

ＣＬＫ０ｄ（ｘ）（ｘはバイナリ表記で“０００”〜“１１０”）は、遅延回路ＤＬ３１〜ＤＬ３７から出力される遅延クロック信号である。ＣＴＬはセレクタＳＥＬ３１に入力される制御信号である。セレクタＳＥＬ３１は、制御信号ＣＴＬが“１１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“ｘ”のとき遅延クロック信号ＣＬＫ０ｄ（ｘ）を出力する。   CLK0d (x) (x is “000” to “110” in binary notation) is a delayed clock signal output from the delay circuits DL31 to DL37. CTL is a control signal input to the selector SEL31. The selector SEL31 outputs the reference clock signal CLK0 when the control signal CTL is “111”, and outputs the delayed clock signal CLK0d (x) when the control signal CTL is “x”.

また、ＣＬＫ０ｊは、制御信号ＣＴＬが常に“１１１”であると仮定した場合に回路ブロックＣＢ３１のクロック入力ノードＮＡ３１に出力されるクロック信号である。ＣＬＫ０ｄ（ｘ）ｊは、制御信号ＣＴＬが常に“ｘ”であると仮定した場合に回路ブロックＣＢ３１のクロック入力ノードＮＡ３１に出力されるクロック信号である。   CLK0j is a clock signal output to the clock input node NA31 of the circuit block CB31 when it is assumed that the control signal CTL is always “111”. CLK0d (x) j is a clock signal output to the clock input node NA31 of the circuit block CB31 when it is assumed that the control signal CTL is always “x”.

ＣＬＫ０Ａは、回路ブロックＣＢ３１のクロック入力ノードＮＡ３１に出力されるクロック信号である。セレクタＳＥＬ３１によりクロック入力ノードＮＡ３１には、制御信号ＣＴＬが“１１１”のときクロック信号ＣＬＫ０ｊが出力され、制御信号ＣＴＬが“ｘ”のときクロック信号ＣＬＫ０ｄ（ｘ）ｊが出力される。図８に示すように制御信号ＣＴＬが順に変化することで、クロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１１０）ｊ、ＣＬＫ０ｄ（１０１）ｊ、ＣＬＫ０ｄ（１００）ｊ、ＣＬＫ０ｄ（０１１）ｊ、ＣＬＫ０ｄ（０１０）ｊ、ＣＬＫ０ｄ（００１）ｊ、ＣＬＫ０ｄ（０００）ｊが順にクロック信号ＣＬＫ０Ａとして選択出力される。   CLK0A is a clock signal output to the clock input node NA31 of the circuit block CB31. The clock signal CLK0j is output to the clock input node NA31 by the selector SEL31 when the control signal CTL is “111”, and the clock signal CLK0d (x) j is output when the control signal CTL is “x”. As shown in FIG. 8, the control signal CTL is changed in order, so that the clock signals CLK0j, CLK0d (110) j, CLK0d (101) j, CLK0d (100) j, CLK0d (011) j, CLK0d (010) j, CLK0d (001) j and CLK0d (000) j are sequentially selected and output as the clock signal CLK0A.

クロック信号ＣＬＫ０Ａとして選択出力されるとき、出力されるクロック信号の基準クロック信号ＣＬＫ０の立ち上がりに対する位相変化量はすべてΔｔｄａである。したがって、クロック信号ＣＬＫ０Ａの位相変化量を等しくして出力先での立ち上がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。   When the clock signal CLK0A is selectively output, the amount of phase change of the output clock signal with respect to the rising edge of the reference clock signal CLK0 is Δtda. Therefore, it is possible to equalize the phase change amount of the clock signal CLK0A and align the cycles with respect to the rise at the output destination, suppress an increase in circuit area and reduce clock jitter.

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
前述した第１の実施形態では立ち上がりで見た基準クロック信号の周期を等しくしているが、以下に説明する第２の実施形態は立ち上がりで見た基準クロック信号の周期を等しくするとともに立ち下がりで見た基準クロック信号の周期を等しくするものである。 (Second Embodiment)
Next, a second embodiment of the present invention will be described.
In the first embodiment described above, the period of the reference clock signal seen at the rising edge is made equal, but in the second embodiment described below, the period of the reference clock signal seen at the rising edge is made equal and at the falling edge. The period of the seen reference clock signal is made equal.

図９は、第２の実施形態における半導体装置の構成例を示すブロック図である。なお、第２の実施形態における半導体装置は、基準クロック信号の立ち下がりが電源ノイズの影響を受けることのない伝搬遅延が０〜Ｔ／２（Ｔは基準クロック信号の周期）の条件で適用可能である。図９において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。   FIG. 9 is a block diagram illustrating a configuration example of the semiconductor device according to the second embodiment. The semiconductor device according to the second embodiment can be applied under the condition that the propagation delay is 0 to T / 2 (T is the period of the reference clock signal) so that the falling edge of the reference clock signal is not affected by the power supply noise. It is. 9, constituent elements having the same functions as those shown in FIG. 1 are given the same reference numerals, and redundant descriptions are omitted.

図９において、ＡＮＤ１、ＡＮＤ２、・・・、ＡＮＤ（ｎ−１）はＡＮＤ回路（論理積演算回路）である。ｉを１〜（ｎ−１）の整数値をとる添え字として、ＡＮＤ回路ＡＮＤｉは、遅延回路ＤＬｉに対応して設けられる。ＡＮＤ回路ＡＮＤｉは、ノードＮＤ１より入力される基準クロック信号及び遅延回路ＤＬｉの出力が入力され、その演算結果を遅延クロック信号としてセレクタＳＥＬ１に出力する。つまり、ＡＮＤ回路ＡＮＤｉは、基準クロック信号が“１”である期間において遅延回路ＤＬｉにより所定の遅延を与えた基準クロック信号を遅延クロック信号として出力し、基準クロック信号が“０”である期間において“０”を遅延クロック信号として出力する。   In FIG. 9, AND1, AND2,..., AND (n-1) are AND circuits (logical product operation circuits). The AND circuit ANDi is provided corresponding to the delay circuit DLi, where i is a subscript that takes an integer value of 1 to (n−1). The AND circuit ANDi receives the reference clock signal input from the node ND1 and the output of the delay circuit DLi, and outputs the calculation result to the selector SEL1 as a delayed clock signal. That is, the AND circuit ANDi outputs the reference clock signal given a predetermined delay by the delay circuit DLi as the delay clock signal during the period when the reference clock signal is “1”, and during the period when the reference clock signal is “0”. “0” is output as a delayed clock signal.

したがって、セレクタＳＥＬ１に供給される遅延クロック信号は、基準クロック信号に対して、立ち上がりにおいて所定の遅延が与えられ、かつ立ち下がりにおいて遅延のない信号となる。これにより、基準クロック信号の出力先での位相変化量を等しくし、出力先での基準クロック信号の立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。   Therefore, the delayed clock signal supplied to the selector SEL1 is a signal that is given a predetermined delay at the rising edge and has no delay at the falling edge with respect to the reference clock signal. As a result, the amount of phase change at the output destination of the reference clock signal can be made equal, the period of the rising and falling edges of the reference clock signal at the output destination can be aligned, an increase in circuit area can be suppressed, and clock jitter can be reduced. Can be reduced.

以下、第２の実施形態における半導体装置の具体例について説明する。なお、以下に説明する例においても、基準クロック信号をｎ分周したクロック信号を動作クロックとして動作する回路ブロックでは、クロック信号の立ち上がりで動作する回路の規模が立ち下がりで動作する回路の規模より大きいものとする。   A specific example of the semiconductor device in the second embodiment will be described below. In the example described below, in the circuit block that operates using the clock signal obtained by dividing the reference clock signal by n as the operation clock, the scale of the circuit that operates at the rising edge of the clock signal is larger than the scale of the circuit that operates at the falling edge. Let it be big.

図１０は、第２の実施形態における半導体装置の具体的な構成例を示す図である。図１０に例示する半導体装置は、基準クロック信号ＣＬＫ０を２分周したクロック信号ＣＬＫ１を動作クロックとして動作する回路ブロックを有する半導体装置である。図１０において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。   FIG. 10 is a diagram illustrating a specific configuration example of the semiconductor device according to the second embodiment. The semiconductor device illustrated in FIG. 10 is a semiconductor device having a circuit block that operates using a clock signal CLK1 obtained by dividing the reference clock signal CLK0 by two as an operation clock. 10, components having the same functions as those shown in FIG. 2 are given the same reference numerals, and redundant descriptions are omitted.

図１０において、ＡＮＤ１１はＡＮＤ回路である。ＡＮＤ回路ＡＮＤ１１は、ノードＮＤ１１より入力される基準クロック信号ＣＬＫ０、及び遅延回路ＤＬ１１から出力される遅延クロック信号ＣＬＫ０ｄが入力され、その論理積演算結果を遅延クロック信号ＣＬＫ０ｄｍとしてセレクタＳＥＬ１１に出力する。セレクタＳＥＬ１１は、入力される制御信号ＣＴＬ１１に応じて、基準クロック信号ＣＬＫ０又は遅延クロック信号ＣＬＫ０ｄｍを選択して出力する。   In FIG. 10, AND11 is an AND circuit. The AND circuit AND11 receives the reference clock signal CLK0 input from the node ND11 and the delayed clock signal CLK0d output from the delay circuit DL11, and outputs the logical product operation result to the selector SEL11 as the delayed clock signal CLK0dm. The selector SEL11 selects and outputs the reference clock signal CLK0 or the delayed clock signal CLK0dm in accordance with the input control signal CTL11.

図１１は、図１０に示した半導体装置の動作例を示すタイミングチャートである。図１１において、図３に示した信号に対応する信号には同一の符号を付し、重複する説明は省略する。また、基準クロック信号の立ち上がりに関しては、第１の実施形態と同様であるので説明は省略する。   FIG. 11 is a timing chart showing an operation example of the semiconductor device shown in FIG. In FIG. 11, signals corresponding to the signals shown in FIG. 3 are denoted with the same reference numerals, and redundant description is omitted. Further, the rise of the reference clock signal is the same as that of the first embodiment, and the description thereof is omitted.

図１１において、ＣＬＫ０ｄｍは、ＡＮＤ回路ＡＮＤ１１から出力される遅延クロック信号である。図１０に示した半導体装置において、セレクタＳＥＬ１１は、制御信号ＣＴＬが“１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“０”のとき遅延クロック信号ＣＬＫ０ｄｍを出力する。ＣＬＫ０ｄｊｍは、制御信号ＣＴＬが常に“０”である（セレクタＳＥＬ１１から遅延クロック信号ＣＬＫ０ｄｍが常に出力される）と仮定した場合に、回路ブロックＣＢ１１のクロック入力ノードＮＡ１１に出力されるクロック信号である。   In FIG. 11, CLK0dm is a delayed clock signal output from the AND circuit AND11. In the semiconductor device shown in FIG. 10, the selector SEL11 outputs the reference clock signal CLK0 when the control signal CTL is “1”, and outputs the delayed clock signal CLK0dm when the control signal CTL is “0”. CLK0djm is a clock signal output to the clock input node NA11 of the circuit block CB11 when it is assumed that the control signal CTL is always “0” (the delayed clock signal CLK0dm is always output from the selector SEL11).

図１１に示すように、遅延クロック信号ＣＬＫ０ｄｍは、立ち上がりについて遅延ｔｄが与えられるが、立ち下がりについては遅延がなく基準クロック信号ＣＬＫ０に同期している。また、クロック信号ＣＬＫ０ｄｊｍは、クロック入力ノードＮＡ１１に出力されたと仮定した場合の電源ノイズの影響を受けた遅延クロック信号ＣＬＫ０ｄｍに相当するが、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。なお、クロック信号ＣＬＫ０ｊも、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。したがって、クロック信号ＣＬＫ０Ａとして選択出力されるクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄｊｍの立ち下がりは、基準クロック信号ＣＬＫ０に同期したものとなる。   As shown in FIG. 11, the delayed clock signal CLK0dm is given a delay td with respect to the rising edge but has no delay with respect to the falling edge and is synchronized with the reference clock signal CLK0. The clock signal CLK0djm corresponds to the delayed clock signal CLK0dm affected by power supply noise when it is assumed that the clock signal CLK0djm is output to the clock input node NA11. However, the phase of the falling is not affected by power supply noise. Does not occur. The clock signal CLK0j is not affected by the power supply noise at the falling edge and does not change in phase. Therefore, the falling edges of the clock signals CLK0j and CLK0djm selected and output as the clock signal CLK0A are synchronized with the reference clock signal CLK0.

これにより、クロック信号ＣＬＫ０Ａの立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。   As a result, it is possible to align the periods of the rising and falling edges of the clock signal CLK0A, suppress an increase in circuit area, and reduce clock jitter.

図１２は、第２の実施形態における半導体装置の他の具体的な構成例を示す図である。図１２に例示する半導体装置は、基準クロック信号ＣＬＫ０を４分周したクロック信号ＣＬＫ２を動作クロックとして動作する回路ブロックを有する半導体装置である。図１２において、図４に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。   FIG. 12 is a diagram illustrating another specific configuration example of the semiconductor device according to the second embodiment. The semiconductor device illustrated in FIG. 12 is a semiconductor device having a circuit block that operates using a clock signal CLK2 obtained by dividing the reference clock signal CLK0 by four as an operation clock. 12, components having the same functions as those shown in FIG. 4 are given the same reference numerals, and redundant descriptions are omitted.

図１２において、ＡＮＤ２１、ＡＮＤ２２、ＡＮＤ２３はＡＮＤ回路である。ＡＮＤ回路ＡＮＤ２１は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０及び遅延回路ＤＬ２１から出力される遅延クロック信号ＣＬＫ０ｄ（１０）が入力され、その演算結果を遅延クロック信号ＣＬＫ０ｄ（１０）ｍとしてセレクタＳＥＬ２１に出力する。ＡＮＤ回路ＡＮＤ２２は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０及び遅延回路ＤＬ２２から出力される遅延クロック信号ＣＬＫ０ｄ（０１）が入力され、その演算結果を遅延クロック信号ＣＬＫ０ｄ（０１）ｍとしてセレクタＳＥＬ２１に出力する。ＡＮＤ回路ＡＮＤ２３は、ノードＮＤ２１より入力される基準クロック信号ＣＬＫ０及び遅延回路ＤＬ２３から出力される遅延クロック信号ＣＬＫ０ｄ（００）が入力され、その演算結果を遅延クロック信号ＣＬＫ０ｄ（００）ｍとしてセレクタＳＥＬ２１に出力する。セレクタＳＥＬ２１は、入力される制御信号ＣＴＬ２１に応じて、基準クロック信号ＣＬＫ０、及び遅延クロック信号ＣＬＫ０ｄ（１０）ｍ、ＣＬＫ０ｄ（０１）ｍ、ＣＬＫ０ｄ（００）ｍの内から１つのクロック信号を選択して出力する。   In FIG. 12, AND21, AND22, and AND23 are AND circuits. The AND circuit AND21 receives the reference clock signal CLK0 input from the node ND21 and the delayed clock signal CLK0d (10) output from the delay circuit DL21, and the operation result is input to the selector SEL21 as the delayed clock signal CLK0d (10) m. Output. The AND circuit AND22 receives the reference clock signal CLK0 input from the node ND21 and the delayed clock signal CLK0d (01) output from the delay circuit DL22, and the operation result is input to the selector SEL21 as the delayed clock signal CLK0d (01) m. Output. The AND circuit AND23 receives the reference clock signal CLK0 input from the node ND21 and the delayed clock signal CLK0d (00) output from the delay circuit DL23, and the operation result is input to the selector SEL21 as the delayed clock signal CLK0d (00) m. Output. The selector SEL21 selects one clock signal from the reference clock signal CLK0 and the delayed clock signals CLK0d (10) m, CLK0d (01) m, and CLK0d (00) m according to the input control signal CTL21. Output.

図１３は、図１２に示した半導体装置の動作例を示すタイミングチャートである。図１２において、図５等に示した信号に対応する信号には同一の符号を付し、重複する説明は省略する。また、基準クロック信号の立ち上がりに関しては、第１の実施形態と同様であるので説明は省略する。   FIG. 13 is a timing chart showing an operation example of the semiconductor device shown in FIG. In FIG. 12, signals corresponding to those shown in FIG. 5 and the like are denoted by the same reference numerals, and redundant description is omitted. Further, the rise of the reference clock signal is the same as that of the first embodiment, and the description thereof is omitted.

図１３において、ＣＬＫ０ｄ（１０）ｍ、ＣＬＫ０ｄ（０１）ｍ、ＣＬＫ０ｄ（００）ｍは、ＡＮＤ回路ＡＮＤ２１、ＡＮＤ２２、ＡＮＤ２３から出力される遅延クロック信号である。図１２に示した半導体装置において、セレクタＳＥＬ２１は、制御信号ＣＴＬが“１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“１０”のとき遅延クロック信号ＣＬＫ０ｄ（１０）ｍを出力する。また、セレクタＳＥＬ２１は、制御信号ＣＴＬが“０１”のとき遅延クロック信号ＣＬＫ０ｄ（０１）ｍを出力し、制御信号ＣＴＬが“００”のとき遅延クロック信号ＣＬＫ０ｄ（００）ｍを出力する。   In FIG. 13, CLK0d (10) m, CLK0d (01) m, and CLK0d (00) m are delayed clock signals output from the AND circuits AND21, AND22, and AND23. In the semiconductor device shown in FIG. 12, the selector SEL21 outputs the reference clock signal CLK0 when the control signal CTL is “11”, and outputs the delayed clock signal CLK0d (10) m when the control signal CTL is “10”. . The selector SEL21 outputs the delayed clock signal CLK0d (01) m when the control signal CTL is “01”, and outputs the delayed clock signal CLK0d (00) m when the control signal CTL is “00”.

ＣＬＫ０ｄ（１０）ｊｍは、制御信号ＣＴＬが常に“１０”であると仮定した場合にクロック入力ノードＮＡ２１に出力されるクロック信号である。ＣＬＫ０ｄ（０１）ｊｍは、制御信号ＣＴＬが常に“０１”であると仮定した場合にノードＮＡ２１に出力されるクロック信号であり、ＣＬＫ０ｄ（００）ｊｍは、制御信号ＣＴＬが常に“００”であると仮定した場合にノードＮＡ２１に出力されるクロック信号である。   CLK0d (10) jm is a clock signal output to the clock input node NA21 when it is assumed that the control signal CTL is always “10”. CLK0d (01) jm is a clock signal output to the node NA21 when it is assumed that the control signal CTL is always “01”, and CLK0d (00) jm is a control signal CTL that is always “00”. Is a clock signal output to the node NA21.

図１３に示すように、遅延クロック信号ＣＬＫ０ｄ（１０）ｍ、ＣＬＫ０ｄ（０１）ｍ、ＣＬＫ０ｄ（００）ｍは、立ち上がりについては所定の遅延が与えられるが、立ち下がりについては遅延がなく基準クロック信号ＣＬＫ０に同期している。また、立ち下がりについては電源ノイズの影響を受けないので、クロック信号ＣＬＫ０ｄ（１０）ｊｍ、ＣＬＫ０ｄ（０１）ｊｍ、ＣＬＫ０ｄ（００）ｊｍは位相の変化を生じない。なお、クロック信号ＣＬＫ０ｊも、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。したがって、クロック信号ＣＬＫ０Ａとして選択出力されるクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（１０）ｊｍ、ＣＬＫ０ｄ（０１）ｊｍ、ＣＬＫ０ｄ（００）ｊｍの立ち下がりは、基準クロック信号ＣＬＫ０に同期したものとなる。よって、クロック信号ＣＬＫ０Ａの立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。   As shown in FIG. 13, the delayed clock signals CLK0d (10) m, CLK0d (01) m, and CLK0d (00) m are given a predetermined delay at the rising edge, but have no delay at the falling edge, and the reference clock signal Synchronized with CLK0. Further, since the fall is not affected by the power supply noise, the clock signals CLK0d (10) jm, CLK0d (01) jm, and CLK0d (00) jm do not change in phase. The clock signal CLK0j is not affected by the power supply noise at the falling edge and does not change in phase. Therefore, the falling edges of the clock signals CLK0j, CLK0d (10) jm, CLK0d (01) jm, and CLK0d (00) jm that are selectively output as the clock signal CLK0A are synchronized with the reference clock signal CLK0. Therefore, it is possible to align the periods of the rising and falling edges of the clock signal CLK0A, suppress an increase in circuit area, and reduce clock jitter.

図１４は、第２の実施形態における半導体装置の他の具体的な構成例を示す図である。図１４に例示する半導体装置は、基準クロック信号ＣＬＫ０を８分周したクロック信号ＣＬＫ３を動作クロックとして動作する回路ブロックを有する半導体装置である。図１４において、図７に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図１４において、ＡＮＤ３１〜ＡＮＤ３７はＡＮＤ回路である。ＡＮＤ回路ＡＮＤ３１〜ＡＮＤ３７の各々は、ノードＮＤ３１より入力される基準クロック信号ＣＬＫ０が入力されるとともに、対応する遅延回路ＤＬ３１〜ＤＬ３７からの遅延クロック信号ＣＬＫ０ｄ（ｘ）（ｘは“０００”〜“１１０”）が入力される。ＡＮＤ回路ＡＮＤ３１〜ＡＮＤ３７は、基準クロック信号ＣＬＫ０と遅延クロック信号ＣＬＫ０ｄ（ｘ）との論理積演算結果を遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍとしてセレクタＳＥＬ３１に出力する。セレクタＳＥＬ３１は、入力される制御信号ＣＴＬ３１に応じて、基準クロック信号ＣＬＫ０、及び遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍの内から１つのクロック信号を選択して出力する。 FIG. 14 is a diagram illustrating another specific configuration example of the semiconductor device according to the second embodiment. The semiconductor device illustrated in FIG. 14 is a semiconductor device having a circuit block that operates using a clock signal CLK3 obtained by dividing the reference clock signal CLK0 by 8 as an operation clock. 14, components having the same functions as those shown in FIG. 7 are given the same reference numerals, and redundant description is omitted.
In FIG. 14, AND31 to AND37 are AND circuits. Each of the AND circuits AND31 to AND37 receives the reference clock signal CLK0 input from the node ND31 and the delayed clock signal CLK0d (x) (x is “000” to “110” from the corresponding delay circuits DL31 to DL37. ") Is entered. The AND circuits AND31 to AND37 output a logical product operation result of the reference clock signal CLK0 and the delayed clock signal CLK0d (x) to the selector SEL31 as a delayed clock signal CLK0d (x) m. The selector SEL31 selects and outputs one clock signal from the reference clock signal CLK0 and the delayed clock signal CLK0d (x) m in accordance with the input control signal CTL31.

図１５は、図１４に示した半導体装置の動作例を示すタイミングチャートである。図１５において、図８に示した信号に対応する信号には同一の符号を付し、重複する説明は省略する。また、基準クロック信号の立ち上がりに関しては、第１の実施形態と同様であるので説明は省略する。   FIG. 15 is a timing chart showing an operation example of the semiconductor device shown in FIG. In FIG. 15, signals corresponding to the signals shown in FIG. 8 are denoted by the same reference numerals, and redundant description is omitted. Further, the rise of the reference clock signal is the same as that of the first embodiment, and the description thereof is omitted.

図１５において、ＣＬＫ０ｄ（ｘ）ｍ（ｘは“０００”〜“１１０”）は、ＡＮＤ回路ＡＮＤ３１〜ＡＮＤ３７から出力される遅延クロック信号である。図１４に示した半導体装置において、セレクタＳＥＬ３１は、制御信号ＣＴＬが“１１１”のとき基準クロック信号ＣＬＫ０を出力し、制御信号ＣＴＬが“ｘ”のとき遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍを出力する。ＣＬＫ０ｄ（ｘ）ｊｍは、制御信号ＣＴＬが常に“ｘ”であると仮定した場合にクロック入力ノードＮＡ３１に出力されるクロック信号である。   In FIG. 15, CLK0d (x) m (x is “000” to “110”) is a delayed clock signal output from the AND circuits AND31 to AND37. In the semiconductor device shown in FIG. 14, the selector SEL31 outputs the reference clock signal CLK0 when the control signal CTL is “111”, and outputs the delayed clock signal CLK0d (x) m when the control signal CTL is “x”. . CLK0d (x) jm is a clock signal output to the clock input node NA31 when it is assumed that the control signal CTL is always “x”.

図１５に示すように、遅延クロック信号ＣＬＫ０ｄ（ｘ）ｍの各々は、立ち上がりについては所定の遅延が与えられるが、立ち下がりについては遅延がなく基準クロック信号ＣＬＫ０に同期している。また、立ち下がりについては電源ノイズの影響を受けないので、クロック信号ＣＬＫ０ｄ（ｘ）ｊｍの各々は位相の変化を生じない。なお、クロック信号ＣＬＫ０ｊも、立ち下がりについては電源ノイズの影響を受けず位相の変化を生じない。したがって、クロック信号ＣＬＫ０Ａとして選択出力されるクロック信号ＣＬＫ０ｊ、ＣＬＫ０ｄ（ｘ）ｊｍの各々の立ち下がりは、基準クロック信号ＣＬＫ０に同期したものとなる。よって、クロック信号ＣＬＫ０Ａの立ち上がり及び立ち下がりについて周期をそろえることができ、回路面積の増大を抑制し、かつクロックジッタを低減することができる。   As shown in FIG. 15, each of the delayed clock signals CLK0d (x) m is given a predetermined delay with respect to the rise, but has no delay with respect to the fall and is synchronized with the reference clock signal CLK0. Further, since the fall is not affected by the power supply noise, each of the clock signals CLK0d (x) jm does not change in phase. The clock signal CLK0j is not affected by the power supply noise at the falling edge and does not change in phase. Therefore, the fall of each of the clock signals CLK0j and CLK0d (x) jm selectively output as the clock signal CLK0A is synchronized with the reference clock signal CLK0. Therefore, it is possible to align the periods of the rising and falling edges of the clock signal CLK0A, suppress an increase in circuit area, and reduce clock jitter.

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
Various aspects of the present invention will be described below as supplementary notes.

（付記１）
第１のクロック信号で動作する第１の回路部と、
前記第１のクロック信号をｎ分周（ｎは２以上の整数）した第２のクロック信号で動作する第２の回路部と、
前記第１のクロック信号に所定の遅延を与える１つ又は複数の遅延回路と、
前記第１のクロック信号及び前記遅延回路により遅延が与えられた前記第１のクロック信号が入力され、入力される複数のクロック信号の内から制御信号に応じて１つのクロック信号を選択して前記第１の回路部に出力するセレクタとを備えることを特徴とする半導体装置。
（付記２）前記遅延回路は、（ｎ−１）個設けられ、
前記セレクタは、前記第１のクロック信号及び（ｎ−１）個の前記遅延回路により遅延が与えられた前記第１のクロック信号を、前記第１のクロック信号の周期毎に順次選択し出力することを特徴とする付記１記載の半導体装置。
（付記３）前記遅延回路の各々に対応して設けられ、前記第１のクロック信号及び対応する前記遅延回路により遅延が与えられた前記第１のクロック信号が入力されて論理積演算し、演算結果を前記セレクタに出力する論理積演算回路を備え、
前記セレクタは、前記第１のクロック信号及び前記論理積演算回路の出力が入力され、入力される前記第１のクロック信号及び前記論理積演算回路の出力の内からいずれか１つを選択して前記第１の回路部に出力することを特徴とする付記１又は２記載の半導体装置。
（付記４）前記第２のクロック信号は、前記第１のクロック信号を２m分周（ｍは１以上の整数）したクロック信号であることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記５）前記遅延回路が与える遅延は、前記第２の回路部の動作に伴い発生したノイズによって位相変化した前記第１のクロック信号を前記第１の回路部に供給した場合に、前記第１のクロック信号の連続したｎ周期での前記第１のクロック信号の立ち上がりにおける位相変化量の最大の位相変化量に対する差分であることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記６）前記遅延回路は、前記第２のクロック信号の立ち上がり及び立ち下がりにおけるノイズによって生じる前記第１のクロック信号の位相変化の差を、前記第１の回路部で同じになるように前記第１のクロック信号に遅延を与えることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記７）前記制御信号は、前記第１のクロック信号を分周したクロック信号に基づいて生成されることを特徴とする付記１〜６の何れか１項に記載の半導体装置。 (Appendix 1)
A first circuit portion that operates with a first clock signal;
A second circuit unit that operates with a second clock signal obtained by dividing the first clock signal by n (n is an integer of 2 or more);
One or more delay circuits for providing a predetermined delay to the first clock signal;
The first clock signal and the first clock signal delayed by the delay circuit are input, and one clock signal is selected according to a control signal from a plurality of input clock signals. A semiconductor device comprising: a selector that outputs to the first circuit portion.
(Supplementary Note 2) (n-1) delay circuits are provided,
The selector sequentially selects and outputs the first clock signal and the first clock signal delayed by the (n−1) delay circuits for each period of the first clock signal. 2. The semiconductor device according to appendix 1, wherein:
(Supplementary note 3) The first clock signal provided corresponding to each of the delay circuits and delayed by the first clock signal and the corresponding delay circuit is input to perform an AND operation, A logical product operation circuit for outputting a result to the selector;
The selector receives the first clock signal and the output of the logical product operation circuit, and selects one of the input first clock signal and the output of the logical product operation circuit. 3. The semiconductor device according to appendix 1 or 2, wherein the semiconductor device outputs to the first circuit section.
(Supplementary note 4) Any one of Supplementary notes 1 to 3, wherein the second clock signal is a clock signal obtained by dividing the first clock signal by 2 m (m is an integer of 1 or more). A semiconductor device according to 1.
(Supplementary Note 5) The delay given by the delay circuit is the same as that when the first clock signal whose phase is changed by noise generated by the operation of the second circuit section is supplied to the first circuit section. 5. The difference according to any one of appendices 1 to 4, which is a difference with respect to a maximum phase change amount of a phase change amount at a rising edge of the first clock signal in consecutive n cycles of one clock signal. Semiconductor device.
(Appendix 6) The delay circuit is configured so that the difference in phase change of the first clock signal caused by noise at the rising edge and falling edge of the second clock signal is the same in the first circuit section. 5. The semiconductor device according to any one of appendices 1 to 4, wherein a delay is given to the first clock signal.
(Supplementary note 7) The semiconductor device according to any one of supplementary notes 1 to 6, wherein the control signal is generated based on a clock signal obtained by dividing the first clock signal.

ＤＬｉ 遅延回路
ＳＥＬｉ セレクタ
ＤＩＶｉ 分周回路
ＣＢｉ 回路ブロック
ＣＴＬｉ 制御信号
ＡＮＤｉ 論理積演算回路（ＡＮＤ回路） DLi delay circuit SELi selector DIVi divider circuit CBi circuit block CTLi control signal ANDi AND operation circuit (AND circuit)

Claims (5)

第１のクロック信号で動作する第１の回路部と、
前記第１のクロック信号をｎ分周（ｎは２以上の整数）した第２のクロック信号で動作する第２の回路部と、
前記第１のクロック信号に所定の遅延を与える１つ又は複数の遅延回路と、
前記第１のクロック信号及び前記遅延回路により遅延が与えられた前記第１のクロック信号が入力され、入力される複数のクロック信号の内から制御信号に応じて１つのクロック信号を選択して前記第１の回路部に出力するセレクタとを備えることを特徴とする半導体装置。 A first circuit portion that operates with a first clock signal;
A second circuit unit that operates with a second clock signal obtained by dividing the first clock signal by n (n is an integer of 2 or more);
One or more delay circuits for providing a predetermined delay to the first clock signal;
The first clock signal and the first clock signal delayed by the delay circuit are input, and one clock signal is selected according to a control signal from a plurality of input clock signals. A semiconductor device comprising: a selector that outputs to the first circuit portion. 前記遅延回路は、（ｎ−１）個設けられ、
前記セレクタは、前記第１のクロック信号及び（ｎ−１）個の前記遅延回路により遅延が与えられた前記第１のクロック信号を、前記第１のクロック信号の周期毎に順次選択し出力することを特徴とする請求項１記載の半導体装置。 (N-1) delay circuits are provided,
The selector sequentially selects and outputs the first clock signal and the first clock signal delayed by the (n−1) delay circuits for each period of the first clock signal. The semiconductor device according to claim 1. 前記遅延回路の各々に対応して設けられ、前記第１のクロック信号及び対応する前記遅延回路により遅延が与えられた前記第１のクロック信号が入力されて論理積演算し、演算結果を前記セレクタに出力する論理積演算回路を備え、
前記セレクタは、前記第１のクロック信号及び前記論理積演算回路の出力が入力され、入力される前記第１のクロック信号及び前記論理積演算回路の出力の内からいずれか１つを選択して前記第１の回路部に出力することを特徴とする請求項１又は２記載の半導体装置。 The first clock signal provided corresponding to each of the delay circuits and the first clock signal delayed by the corresponding delay circuit are input to perform an AND operation, and an operation result is output to the selector. A logical product operation circuit that outputs to
The selector receives the first clock signal and the output of the logical product operation circuit, and selects one of the input first clock signal and the output of the logical product operation circuit. The semiconductor device according to claim 1, wherein the semiconductor device outputs to the first circuit unit. 前記遅延回路が与える遅延は、前記第２の回路部の動作に伴い発生したノイズによって位相変化した前記第１のクロック信号を前記第１の回路部に供給した場合に、前記第１のクロック信号の連続したｎ周期での前記第１のクロック信号の立ち上がりにおける位相変化量の最大の位相変化量に対する差分であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。   The delay provided by the delay circuit is the first clock signal when the first clock signal whose phase has been changed by noise generated by the operation of the second circuit section is supplied to the first circuit section. 4. The semiconductor device according to claim 1, wherein the phase difference is a difference with respect to a maximum phase change amount at a rising edge of the first clock signal in consecutive n cycles. 前記制御信号は、前記第１のクロック信号を分周したクロック信号に基づいて生成されることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the control signal is generated based on a clock signal obtained by dividing the first clock signal.
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