JP4086568B2

JP4086568B2 - Phase comparison circuit

Info

Publication number: JP4086568B2
Application number: JP2002203417A
Authority: JP
Inventors: 勝彦東野
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2002-07-12
Filing date: 2002-07-12
Publication date: 2008-05-14
Anticipated expiration: 2022-07-12
Also published as: JP2004048404A

Description

【０００１】
【発明の属する技術分野】
本発明は位相比較回路に関し、特にＣＭＯＳ技術を使用して高周波（高速）動作可能な位相比較回路に関する。
【０００２】
【従来の技術】
半導体集積回路では、ＰＬＬ回路およびＤＬＬ回路で使用されるデータ信号とクロック信号の位相差を検出するために位相比較回路を用いる。図７および図８は、従来の位相比較回路の論理回路図およびタイミングチャートを示す。
【０００３】
先ず、図７を参照して従来の位相比較回路の回路構成を説明する。この位相比較回路１００は、Ｄ型フリップフロップ回路（以下、Ｄ−ＦＦ回路という）１０１、１０２、１０３、インバータ（位相反転）回路１０４、１０８、１０９、排他的ＯＲ回路（以下、ＥＸＯＲ回路という）１０５、１０６、ＮＡＮＤ回路１０７、１１１およびＮＯＲ回路１１０により構成される。
【０００４】
データ信号がデータ入力端子１１４からＤ−ＦＦ回路１０１、１０３のＤ（データ）入力端子に入力される。クロック信号がクロック入力端子１１５からＤ−ＦＦ回路１０１、１０２のＣ（クロック）入力端子およびインバータ回路１０４、１０８の入力端子に入力される。そして、インバータ１０４および１０８の反転クロック信号ＩおよびＨは、それぞれＤ−ＦＦ回路１０３のＣ入力端子およびＮＡＮＤ回路１０７の一方の入力端子に入力される。
【０００５】
ＥＸＯＲ回路１０６には、Ｄ−ＦＦ回路１０３のＱ出力信号ＥおよびＤ−ＦＦ回路１０１のＱ出力信号Ａが入力される。また、ＥＸＯＲ回路１０５には、Ｄ−ＦＦ回路１０１のＱ出力信号ＡおよびＤ−ＦＦ回路１０２のＱ出力信号Ｂが入力される。ＥＸＯＲ回路１０５の出力信号Ｃは、ＮＡＮＤ回路１０７の他方の入力端子に入力される。ＥＸＯＲ回路１０６の出力信号Ｆは、ＮＯＲ回路１１０およびＮＡＮＤ回路１１１の一方の入力端子に入力される。
【０００６】
また、ＮＡＮＤ回路１０７の出力信号Ｇは、直接ＮＯＲ回路１１０の他方の入力端子に入力すると共に、インバータ回路１０９で反転された信号Ｄとなり、ＮＡＮＤ回路１１１の他方の入力端子に入力される。ＮＯＲ回路１１０の出力信号は、ＤＮ出力端子１１６に供給され、ＮＡＮＤ回路１１１の出力信号は、ＵＰ出力端子１１７に供給されている。
【０００７】
次に、図８のタイミングチャートを参照して、図７に示す位相比較回路１００の動作を説明する。図８（Ａ）はデータ信号に対してクロック信号の位相が進んでいる場合であり、図８（Ｂ）はデータ信号に対してクロック信号の位相が遅れている場合の動作を示す。また、図８（Ａ）および図８（Ｂ）において、（ａ）は、データ入力端子１１４のデータ信号、（ｂ）はクロック入力端子１１５のクロック信号、（ｃ）〜（ｉ）はそれぞれ図７中に示す信号Ｅ、信号Ａ、信号Ｂ、信号Ｆ、信号Ｃ、信号Ｇおよび信号Ｄ、（ｊ）はＤＮ出力端子１１６のＤＮ出力信号および（ｋ）はＵＰ出力端子１１７のＵＰ出力信号である。
【０００８】
図８（Ａ）を参照して、データ信号に対してクロック信号が進み位相の場合を説明する。（ｃ）に示すＤ―ＦＦ回路１０３の出力信号Ｅは、（ｄ）に示すＤ−ＦＦ回路１０１の出力信号Ａより半クロック進んだ信号である。（ｅ）に示すＤ―ＦＦ回路１０２の出力信号Ｂは、（ｄ）に示すＤ―ＦＦ回路１０１の出力信号Ａより１クロック遅れた信号である。（ｇ）に示すＥＸＯＲ回路５の出力信号Ｃは、Ｄ−ＦＦ回路１０１、１０２の出力信号Ａ、Ｂを入力するため、必ず「Ｈ」固定出力となる。（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆは、（ｄ）および（ｃ）に示すＤ−ＦＦ回路１０１およびＤ―ＦＦ回路１０３の出力信号ＡおよびＥのＥＸＯＲ論理出力となるため、（ｂ）に示すクロック信号と同位相の信号である。
【０００９】
また、（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇは、（ｇ）に示すＥＸＯＲ回路１０５の出力信号Ｃが「Ｈ」固定のため、（ｂ）に示すクロック信号と同位相の信号となる。（ｊ）に示すＮＯＲ回路１１０のＤＮ出力信号は、（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆと（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇを入力とするため、出力信号ＦおよびＧの反転信号が出力される。一方、（ｋ）に示すＮＡＮＤ回路１１１のＵＰ出力信号は、ＥＸＯＲ回路１０６の出力信号ＦとＮＡＮＤ回路１０７の出力信号Ｇの反転信号Ｄ（（ｉ）参照）を入力とするため「Ｌ」固定となる。即ち、（ａ）に示すデータ信号に対して（ｂ）に示すクロック信号の位相が進んでいる場合には、（ｊ）に示すＤＮ出力信号が出力され、（ｋ）に示すＵＰ出力信号は出力されない。
【００１０】
次に、図８（Ｂ）を参照して、データ信号に対してクロック信号の位相が遅れている場合の動作を説明する。（ａ）に示すデータ信号に対して（ｂ）に示すクロック信号が遅れると、（ｃ）に示すＤ―ＦＦ回路１０３の出力信号Ｅは、（ｄ）に示すＤ―ＦＦ回路１０１の出力信号Ａより半クロック遅れた信号である。（ｅ）に示すＤ−ＦＦ回路１０２の出力信号Ｂは、Ｄ−ＦＦ回路１０１および１０２の出力信号ＡおよびＢを入力とするため、必ず「Ｈ」固定出力となる。（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆは、Ｄ−ＦＦ回路１０１およびＤ―ＦＦ回路１０３の出力信号Ａ、ＥのＥＸＯＲ論理出力となるため、（ｂ）に示すクロック信号と反転信号である。
【００１１】
（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇは、ＥＸＯＲ回路１０５の出力が「Ｈ」固定のため、（ｂ）に示すクロック信号と同位相の信号である。（ｊ）に示すＮＯＲ回路１１０のＤＮ出力信号は、（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆと（ｈ）に示すＮＡＮＤ回路１０７出力信号Ｇを入力とするため、「Ｌ」固定となる。一方、（ｋ）に示すＮＡＮＤ回路１１１のＵＰ出力信号は、（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆと（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇの反転出力Ｄ（（ｉ）参照）を入力とするため、出力信号ＦおよびＧの反転信号を出力する。即ち、（ａ）に示すデータ信号に対して（ｂ）に示すクロックが遅れている場合には、（ｊ）に示す如くＤＮ出力信号は出力されず、（ｋ）に示すＵＰ出力信号が出力される。上述したように、従来の位相比較回路１００は、データ信号とクロック信号の位相差を検出して、データ信号に対してクロック信号の位相が進んでいる場合にはＤＮ出力信号を、遅れている場合にはＵＰ出力信号を出力する。
【００１２】
【発明が解決しようとする課題】
しかし、上述の如き従来の位相比較回路１００は、次の如き課題を有する。即ち、データ信号をＤ―ＦＦ回路１０３がクロック信号の反転信号Ｉで「Ｈ」か「Ｌ」をラッチすることにより位相差を検出するため、Ｄ―ＦＦ回路１０３のセットアップ時間とホールド時間が位相差より大きくなると誤動作してしまい、高周波のＰＬＬ回路やＤＬＬ回路等に使用すると、定常位相誤差が大きくなる。
【００１３】
上述した課題が生じる理由を、図９のタイミングチャートを参照して説明する。尚、このタイミングチャートにおいて、（ａ）および（ｂ）は進み位相からの引き込み完了動作の状態、（ｃ）および（ｄ）は遅れ位相からの引き込み完了動作の状態を拡大して示している。進み位相の場合には、Ｄ―ＦＦ回路１０３のホールド時間の位相差だけずれて引き込み動作を完了する。遅れ位相の場合には、Ｄ―ＦＦ回路１０３のセットアップ時間の位相差だけずれて引き込み動作を完了してしまう。このため、誤動作範囲は、Ｄ―ＦＦ回路１０３のホールド時間とセットアップ時間の合計となり、高周波動作で問題が生じる。
【００１４】
【発明の目的】
本発明は、従来の位相比較回路における上述した課題に鑑みなされたものであり、従来の位相比較回路と比較して高速動作する位相比較回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前述の課題を解決するため、本発明の位相比較回路は次のような特徴的な構成を採用している。
【００１６】
（１）データ入力端子にデータ入力信号が入力される第１および第２Ｄ型フリップフロップ（Ｄ−ＦＦ）回路と、前記第１Ｄ型フリップフロップ回路の出力信号がデータ入力端子に入力される第３Ｄ型フリップフロップ回路と、該第１〜第３Ｄ型フリップフロップ回路のクロック入力端子に所定位相関係のクロック信号を入力するクロック回路と、それぞれ前記第１および第２Ｄ型フリップフロップ回路の出力信号と前記第１および第３Ｄ型フリップフロップ回路の出力信号が入力されるＥＸＯＲ回路を含み、前記データ信号およびクロック信号の位相関係に応じて１対の出力端子にＤＮおよびＵＰ出力信号を出力する論理回路とを有する位相比較回路において、
前記第１および第２型フリップフロップ回路の出力信号を帰還して前記第１および第２型フリップフロップ回路の出力状態の一致又は不一致を検出し、この検出結果に応じて前記第１〜第３Ｄ型フリップフロップ回路の読み込み保持タイミングを決定する帰還ループを含むクロック補正回路を備える位相比較回路。
【００１７】
（２）前記第１および第２Ｄ型フリップフロップ回路のデータ入力端子には、前記第２Ｄ型フリップフロップ回路のホールド時間に設定された第１遅延回路を介して前記データ信号を入力する上記（１）に記載の位相比較回路。
【００２２】
【発明の実施の形態】
以下、本発明による位相比較回路の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００２３】
先ず、図１は、本発明による位相比較回路の好適実施形態の構成を示す回路図である。この位相比較回路１０は、Ｄ−ＦＦ回路１１、１２、１３、ＥＸＯＲ回路１５、１６、ＮＡＮＤ回路１７、２１、インバータ回路１８、１９、ＮＯＲ回路２０、遅延回路２２およびクロック補正回路３０により構成される。
【００２４】
データ入力端子２４を、遅延回路２２を介してＤ−ＦＦ回路１１、１３のＤ（データ）入力端子に接続する。クロック入力端子２５をクロック補正回路３０の入力端子３０Ｅに接続する。そして、クロック補正回路３０の出力端子３０ＡをＤ−ＦＦ回路１３のＣ（クロック）入力端子に接続し、クロック補正回路３０の入力端子３０ＢにＤ−ＦＦ回路１３のＱ出力信号Ｅを入力する。クロック補正回路３０の出力端子３０ＤをＤ−ＦＦ回路１１および１２のＣ入力端子およびインバータ回路１８の入力端子に接続する。また、Ｄ−ＦＦ回路１１のＱ出力信号Ａをクロック補正回路３０の入力端子３０Ｃ、Ｄ−ＦＦ回路１２のＤ入力端子およびＥＸＯＲ回路１５および１６の一方の入力端子に入力する。
【００２５】
ＥＸＯＲ回路１５の１対の入力端子には、Ｄ−ＦＦ回路１１のＱ出力信号ＡおよびＤ−ＦＦ回路１２のＱ出力信号Ｂが入力される。また、ＥＸＯＲ回路１６の１対の入力端子には、Ｄ−ＦＦ回路１１のＱ出力信号ＡおよびＤ−ＦＦ回路１３のＱ出力信号Ｅが入力される。ＮＡＮＤ回路１７の１対の入力端子には、ＥＸＯＲ回路１５の出力信号Ｃおよびインバータ回路１８の出力信号Ｈが入力される。ＮＯＲ回路２０の１対の入力端子には、ＥＸＯＲ回路１６の出力信号ＦおよびＮＡＮＤ回路１７の出力信号Ｇが入力され、その出力信号をＤＮ出力端子２６に供給する。一方、ＮＡＮＤ回路２１の１対の入力端子にはＮＡＮＤ回路１７の出力信号Ｇをインバータ回路１９で反転した信号ＤおよびＥＸＯＲ回路１６の出力信号Ｆが入力され、その出力信号をＵＰ出力端子２７に供給する。
【００２６】
次に、図１に示す本発明による位相比較回路１０の好適実施形態の動作を説明する。遅延回路２２の遅延時間は、Ｄ―ＦＦ回路１３のホールド時間に対応して設定する。
【００２７】
先ず、データ入力端子２４から入力されるデータ信号に対してクロック入力端子２５から入力されるクロック信号の位相が遅れている場合の動作について説明する。データ信号に対してクロック信号が遅れている場合、クロック補正回路３０の出力端子３０Ａは、その入力端子３０Ｂおよび３０Ｃに入力される信号により、クロック入力端子２５から入力端子３０Ｅに入力されるクロック信号を反転し、立ち上がり時間を遅延回路２２とＤ―ＦＦ回路１３のセットアップ時間だけ遅らせた信号を出力する。クロック補正回路３０の出力端子３０Ｄは、クロック入力端子２５から入力されるクロック信号を遅延回路２２の遅延時間だけ遅らせた信号を出力する。引き込み動作は、図７を参照して上述した従来の位相比較回路１００と同様に動作し、クロック信号がデータ信号に対して遅れている時間からＤ―ＦＦ型回路１３のセットアップ時間まで、ＵＰ出力端子２７にＵＰ出力信号を出力する。
【００２８】
引き込み動作完了状態では、遅延回路２２の遅延時間だけ遅れたデータ信号に対して、クロック補正回路３０の出力端子３０Ａから出力される信号は、Ｄ―ＦＦ回路１３のセットアップ時間だけ遅れている。しかし、クロック補正回路３０の出力端子３０Ａから出力される信号は、上述したように立ち上がり時間を遅延回路２２の遅延時間とＤ―ＦＦ回路１３のセットアップ時間だけ遅れているため、データ入力端子２４とクロック入力端子２５から入力される信号間では、位相差はなく引き込み動作は完了している。
【００２９】
次に、データ信号に対してクロック信号の位相が進んでいる場合の動作について説明する。クロック信号がデータ信号に対して進んでいる場合には、クロック補正回路３０の出力端子３０Ａは、入力端子３０Ｂ、３０Ｃに入力される信号に関係なく、クロック入力端子２５から入力端子３０Ｅに入力されるクロック信号を反転した信号を出力する。引き込み動作は、従来の位相比較回路と同様に動作し、クロック信号がデータ信号に対して進んでいる時間からＤ―ＦＦ回路１３のホールド時間までＤＮ出力端子２６にＤＮ出力信号を出力する。
【００３０】
引き込み動作完了状態では、遅延回路２２の遅延時間だけ遅れたデータ信号に対して、クロック補正回路３０の出力端子３０Ａから出力される信号は、遅延回路２２の遅延時間だけ進んでいる。しかし、データ入力端子２４から入力される信号を遅延回路２２の遅延時間だけ遅らせているため、データ入力端子２４とクロック入力端子２５から入力される信号では、位相差はなく引き込み動作は完了している。これにより、本発明の位相比較回路１０は、遅れ位相からの引き込み動作および進み位相からの引き込み動作の何れでも引き込み完了状態では引き込み誤差が生じない。
【００３１】
次に、図２は、図１中に示すクロック補正回路３０の具体的な回路図である。このクロック補正回路３０は、図１中のクロック入力端子２５に入力されるクロック信号が入力される第１入力端子３０Ｅ、それぞれＤ−ＦＦ回路１１および１３の出力信号ＡおよびＥが入力される第２入力端子３０Ｃおよび第３入力端子３０Ｂを有する。また、Ｄ−ＦＦ回路１３のクロック（Ｃ）入力端子に対して第１位相のクロック信号を入力する第１出力端子３０Ａおよび図１中のＤ−ＦＦ回路１１、１２のクロック入力端子およびインバータ回路１８の入力端子に第２位相のクロック信号を出力する第２出力端子３０Ｄを有する。
【００３２】
図２に示すクロック補正回路３０の具体的回路構成を説明する。第１入力端子３０Ｅは、遅延回路３４ｂを介して第２出力端子３０Ｄに接続されると共に、１対のＮＡＮＤ回路３５、３７の入力端子の一方に接続されている。これらＮＡＮＤ回路３５、３７の出力は、それぞれ遅延回路３４ｃを介しておよび直接ＡＮＤ回路３８に入力され、このＡＮＤ回路３８の出力端子は、第１出力端子３０Ａに接続される。
【００３３】
一方、クロック補正回路３０の第２入力端子３０Ｃは、ＮＡＮＤ回路３１およびＥＸＯＲ回路３２の一方の入力端子に接続され、第３入力端子３０Ｂは、これらＮＡＮＤ回路３１およびＥＸＯＲ回路３２の他方の入力端子に接続される。そして、これらＮＡＮＤ回路３１およびＥＸＯＲ回路３２の出力端子は、ＡＮＤ回路３３の両入力端子に接続される。このＡＮＤ回路３３の出力端子は、遅延回路３４ａを介して、それぞれ直接及びインバータ回路３６で位相反転してＮＡＮＤ回路３５および３７の他方の入力端子に接続される。
【００３４】
図１および図２に示す本発明による位相比較回路１０の動作を、図３〜図６のタイミングチャートを参照して説明する。図３は、遅れ位相からの引き込み動作を示す。図４は、遅れ位相からの引き込み完了動作を示す。また、図５は、進み位相からの引き込み動作を示す。図６は、進み位相からの引き込み完了動作を示す。
【００３５】
ここで、遅延回路２２および３４ｂの遅延時間は、Ｄ―ＦＦ回路１３のホールド時間に設定する。遅延回路３４ｃの遅延時間は、Ｄ―ＦＦ回路１３のホールド時間およびセットアップ時間の合計時間に設定する。また、遅延回路３４ａの遅延時間は、充分長い遅延時間に設定する。
【００３６】
先ず、図３および図４を参照して遅れ位相動作を説明する。（ａ）はデータ入力端子２４に入力されるデータ信号、（ｂ）は遅延回路２２の出力信号、（ｃ）はクロック信号、（ｄ）はクロック補正回路３０の第２入力端子３０Ｃの信号、（ｅ）はクロック補正回路３０の第３入力端子３０Ｂの信号、（ｆ）は遅延回路３４ａの出力信号Ｊ、（ｇ）はインバータ回路３６の出力信号Ｋおよび（ｈ）はクロック補正回路３０の第１出力端子３０Ａの信号である。クロック信号がデータ信号に対して遅れている場合には、クロック補正回路３０の第３入力端子３０Ｂには、データ信号がクロック信号の立ち下がりに同期したＤ―ＦＦ回路１３の出力Ｅが入力される。クロック補正回路３０の第２入力端子３０Ｃには、データ信号がクロック信号の立ち上がりに同期したＤ―ＦＦ回路１１の出力信号Ａが入力される。クロック補正回路３０の第３入力端子３０Ｂおよび第２入力端子３０Ｃに上述した信号が入力されると、遅延回路３４ａの出力信号Ｊは、入力端子３０Ｂ、３０Ｃが「Ｌ」又は「Ｈ」のとき、遅延回路３４ａの遅延時間だけ遅れて「Ｈ」を出力する。インバータ回路３６の出力信号Ｋは、遅延回路３４ａの出力信号Ｊの反転信号を出力する。
【００３７】
遅延回路３４ａの出力信号Ｊが「Ｈ」のときは、ＮＡＮＤ回路３７の出力信号は「Ｈ」となり、ＡＮＤ回路３８から第１出力端子３０Ａに出力される信号は、ＮＡＮＤ回路３５に入力されるクロック信号が優先となる。このとき、ＮＡＮＤ回路３５に入力されるクロック信号は、必ず立ち下がりエッジが入力されるため、クロック補正回路３０が第１出力端子３０Ａに出力するクロック信号は、反転信号で、立ち上がり時間が遅延回路３４ｃの遅延時間だけ遅れた信号を出力する。また、遅延回路３４ａの出力信号Ｊが「Ｌ」のときは、ＮＡＮＤ回路３５の出力信号は「Ｈ」で、遅延回路３４ｃの出力信号も「Ｈ」となる。そのため、ＮＡＮＤ回路３７に入力されるクロック信号が優先となり、クロック補正回路３０の出力端子３０Ａにはクロック信号の反転出力がそのまま出力される。即ち、クロック信号がデータ信号より遅れている場合には、クロック補正回路３０の出力端子３０Ａの出力信号は、クロック信号に対して遅延回路３４ｃの遅延時間だけ立ち上がり時間が遅れたクロック信号となる。クロック補正回路３０の出力端子３０Ｄには、遅延回路３４ｂの遅延時間だけ遅れたクロック信号が出力される。
【００３８】
位相比較は、クロック補正回路３０の出力端子３０Ａから出力されるクロック信号とデータ入力端子から入力されるデータ信号を遅延回路２２で遅延させた信号で行う。引き込み動作は、従来の位相比較回路と同様に行い、ＤーＦＦ回路１３のセットアップ時間までＵＰ出力端子２７に信号を出力する。
【００３９】
次に、図４に示す引き込み動作が完了した状態でのタイミングチャートにおいて、（ａ）は遅延回路２２の出力信号、（ｂ）はクロック補正回路３０の第１出力端子３０Ａの信号、（ｃ）はデータ信号および（ｄ）はクロック信号である。遅延回路２２の遅延時間だけ遅れたデータ信号に対して、クロック補正回路３０の出力端子３０Ａから出力される信号は、Ｄ―ＦＦ回路１３のセットアップ時間だけ遅れる。しかし、この信号は、立ち上がり時間を遅延回路３４ｃの遅延時間、即ち遅延回路２２の遅延時間とＤ―ＦＦ回路１３のセットアップ時間だけ遅らせているため、データ入力端子２４とクロック入力端子２５に入力される信号間では、位相差がない状態で引き込みを完了する。
【００４０】
次に、図５および図６を参照して、進み位相の場合の動作を説明する。クロック信号がデータ信号に対して進んでいる場合には、遅れている場合と異なり、ＮＡＮＤ回路３７の出力信号が「Ｈ」になるときは、ＮＡＮＤ回路３５に入力されるクロック信号は、必ず立ち上がりエッジが入力される。そのため、クロック補正回路３０が出力端子３０Ａに出力するクロック信号は、反転信号で立ち下がり時間が遅延回路３４ｃの遅延時間だけ遅れた信号を出力する。
【００４１】
また、遅延回路３４ａの出力信号Ｊが「Ｌ」のときは、ＮＡＮＤ回路３５の出力信号は「Ｈ」で、遅延回路３４ｃの出力信号も「Ｈ」となるため、ＮＡＮＤ回路３７に入力されるクロック信号が優先となる。そこで、クロック補正回路３０の出力端子３０Ａには、クロック信号の反転出力がそのまま出力される。即ち、クロック信号がデータ信号より進んでいる場合には、クロック補正回路３０の出力端子３０Ａの出力信号は、クロック信号に対して遅延回路３４ｃの遅延時間だけ立ち下がり時間が遅れたクロック信号を出力する。しかし、Ｄ―ＦＦ回路１３は、クロック入力端子に入力される信号の立ち上がりエッジで動作するため、この信号の影響を受けない。クロック補正回路３０の出力端子３０Ｄには、遅延回路３４ｂの遅延時間だけ遅れたクロック信号が出力される。
【００４２】
位相比較は、クロック補正回路３０の第１出力端子３０Ａから出力されるクロック信号と、データ入力端子２４から入力されるデータ信号を遅延回路２２で遅延させた信号で行う。引き込み動作は、従来の位相比較回路と同様に、Ｄ―ＦＦ回路１３のホールド時間までＤＮ出力端子２６に信号を出力する。
【００４３】
図６に示す引き込み動作が完了した状態では、クロック補正回路３０の出力端子３０Ａからの出力信号に対して、遅延回路２２の遅延時間だけ遅れたデータ信号が出力される。しかし、位相比較されるデータ信号は、データ入力端子２４に入力されるデータ信号を遅延回路２２の遅延時間だけ遅らせている。そのため、データ入力端子２４とクロック入力端子２５に入力される信号間では、位相差がない状態で引き込みを完了する。上述の如く、遅延回路２２とクロック補正回路３０を新たに追加し、Ｄ―ＦＦ回路のセットアップ時間およびホールド時間を制御することで、引き込み完了時の位相誤差を改善し、高速動作を実現する。
【００４４】
以上、本発明による位相比較回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００４５】
【発明の効果】
以上の説明から明らかな如く、本発明の位相比較回路によると、次の如き実用上の顕著な効果が得られる。即ち、高速又は高周波動作特性が得られる。その理由は、位相比較回路に遅延回路およびクロック補正回路を設けて、Ｄ―ＦＦ回路のセットアップ時間およびホールド時間を制御することで、Ｄ―ＦＦ回路の特性の影響を受け難い構成とし、引き込み完了時の位相誤差を改善し、高速動作を実現するからである。
【図面の簡単な説明】
【図１】本発明による位相比較回路の好適実施形態の回路図である。
【図２】図１中のクロック補正回路の具体例の回路図である。
【図３】本発明の位相比較回路の遅れ位相からの引き込み動作を示すタイミングチャートである。
【図４】本発明の位相比較回路の遅れ位相からの引き込み完了動作を示すタイミングチャートである。
【図５】本発明の位相比較回路の進み位相からの引き込み動作を示すタイミングチャートである。
【図６】本発明の位相比較回路の進み位相からの引き込み完了動作を示すタイミングチャートである。
【図７】従来の位相比較回路の回路図である。
【図８】図７に示す位相比較回路の引き込み動作を示すタイミングチャートである。
【図９】図７に示す位相比較回路の引き込み完了動作を示すタイミングチャートである。
【符号の説明】
１０位相比較回路
１１〜１３Ｄ−ＦＦ（Ｄ型フリップフロップ）回路
１５、１６、３２ＥＸＯＲ回路
１７、２１、３１、３５、３７ＮＡＮＤ回路
１８、１９、３６インバータ回路
２０ＮＯＲ回路
２２、３４ａ〜３４ｃ遅延回路
２４データ入力端子
２５クロック入力端子
２６ＤＮ出力端子
２７ＵＰ出力端子
３０クロック補正回路
３０Ｅ第１入力端子
３０Ｃ第２入力端子
３０Ｂ第３入力端子
３０Ａ第１出力端子
３０Ｄ第２出力端子
３３、３８ＡＮＤ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a phase comparison circuit, and more particularly to a phase comparison circuit capable of high-frequency (high-speed) operation using CMOS technology.
[0002]
[Prior art]
In a semiconductor integrated circuit, a phase comparison circuit is used to detect a phase difference between a data signal used in a PLL circuit and a DLL circuit and a clock signal. 7 and 8 show a logic circuit diagram and a timing chart of a conventional phase comparison circuit.
[0003]
First, the circuit configuration of a conventional phase comparison circuit will be described with reference to FIG. This phase comparison circuit 100 includes D-type flip-flop circuits (hereinafter referred to as D-FF circuits) 101, 102, and 103, inverter (phase inversion) circuits 104, 108, and 109, exclusive OR circuits (hereinafter referred to as EXOR circuits). 105, 106, NAND circuits 107 and 111, and a NOR circuit 110.
[0004]
A data signal is input from the data input terminal 114 to the D (data) input terminals of the D-FF circuits 101 and 103 . Clock signal is inputted from the clock input terminal 115 to the input terminal of the D-FF circuit 101,10 2 C (clock) input terminal and an inverter circuit 104, 108. Inverted clock signals I and H of inverters 104 and 108 are input to the C input terminal of D-FF circuit 103 and one input terminal of NAND circuit 107, respectively.
[0005]
The EXOR circuit 106 receives the Q output signal E from the D-FF circuit 103 and the Q output signal A from the D-FF circuit 101. The EXOR circuit 105 receives the Q output signal A from the D-FF circuit 101 and the Q output signal B from the D-FF circuit 102. The output signal C of the EXOR circuit 105 is input to the other input terminal of the NAND circuit 107. The output signal F of the EXOR circuit 106 is input to one input terminal of the NOR circuit 110 and the NAND circuit 111.
[0006]
Further, the output signal G of the NAND circuit 107 is directly input to the other input terminal of the NOR circuit 110, becomes a signal D inverted by the inverter circuit 109, and is input to the other input terminal of the NAND circuit 111. The output signal of the NOR circuit 110 is supplied to the DN output terminal 116, and the output signal of the NAND circuit 111 is supplied to the UP output terminal 117.
[0007]
Next, the operation of the phase comparison circuit 100 shown in FIG. 7 will be described with reference to the timing chart of FIG. FIG. 8A shows a case where the phase of the clock signal is advanced with respect to the data signal, and FIG. 8B shows an operation when the phase of the clock signal is delayed with respect to the data signal. 8A and 8B, (a) is a data signal of the data input terminal 114, (b) is a clock signal of the clock input terminal 115, and (c) to (i) are diagrams. 7, the signal E, the signal A, the signal B, the signal F, the signal C, the signal G and the signal D, (j) is the DN output signal of the DN output terminal 116, and (k) is the UP output signal of the UP output terminal 117. It is.
[0008]
With reference to FIG. 8A, a case where the clock signal is in the lead phase with respect to the data signal will be described. The output signal E of the D-FF circuit 103 shown in (c) is a signal advanced by half a clock from the output signal A of the D-FF circuit 101 shown in (d). The output signal B of the D-FF circuit 102 shown in (e) is a signal delayed by one clock from the output signal A of the D-FF circuit 101 shown in (d). The output signal C of the EXOR circuit 5 shown in (g) is always “H” fixed output because the output signals A and B of the D-FF circuits 101 and 102 are input. Since the output signal F of the EXOR circuit 106 shown in (f) becomes the EXOR logic output of the output signals A and E of the D-FF circuit 101 and the D-FF circuit 103 shown in (d) and (c), (b The signal is in phase with the clock signal shown in FIG.
[0009]
The output signal G of the NAND circuit 10 7 shown in (h), since the output signal C of the EXOR circuit 105 is "H" secured shown in (g), and the signal of the clock signal having the same phase as shown in (b) Become. DN output signal of the NOR circuit 110 shown in (j), in order to input the output signal G of the NAND circuit 10 7 shown in the output signal F of the EXOR circuit 106 shown in (f) (h), the output signal F and An inverted signal of G is output. On the other hand, the UP output signal of the NAND circuit 111 shown in (k) is fixed to “L” because the output signal F of the EXOR circuit 106 and the inverted signal D (see (i)) of the output signal G of the NAND circuit 107 are input. It becomes. That is, when the phase of the clock signal shown in (b) is advanced with respect to the data signal shown in (a), the DN output signal shown in (j) is output, and the UP output signal shown in (k) is Not output.
[0010]
Next, the operation when the phase of the clock signal is delayed with respect to the data signal will be described with reference to FIG. When the clock signal shown in (b) is delayed with respect to the data signal shown in (a), the output signal E of the D-FF circuit 103 shown in (c) becomes the output signal of the D-FF circuit 101 shown in (d). This signal is delayed by half a clock from A. The output signal B of the D-FF circuit 102 shown in (e) is always “H” fixed output because the output signals A and B of the D-FF circuits 101 and 102 are input. Since the output signal F of the EXOR circuit 106 shown in (f) becomes the EXOR logic output of the output signals A and E of the D-FF circuit 101 and the D-FF circuit 103, the clock signal and the inverted signal shown in (b) are used. is there.
[0011]
The output signal G of the NAND circuit 107 shown in (h) is a signal in phase with the clock signal shown in (b) because the output of the EXOR circuit 105 is fixed at “H”. The DN output signal of the NOR circuit 110 shown in (j) is fixed to “L” because the output signal F of the EXOR circuit 106 shown in (f) and the NAND circuit 107 output signal G shown in (h) are input. . On the other hand, the UP output signal of the NAND circuit 111 shown in (k) is the output signal F of the EXOR circuit 106 shown in (f) and the inverted output D (see (i) of the output signal G of the NAND circuit 107 shown in (h)). ) Is input, output inverted signals of output signals F and G are output. That is, when the clock shown in (b) is delayed with respect to the data signal shown in (a), the DN output signal is not output as shown in (j), and the UP output signal shown in (k) is output. Is done. As described above, the conventional phase comparison circuit 100 detects the phase difference between the data signal and the clock signal, and delays the DN output signal when the phase of the clock signal is advanced with respect to the data signal. In this case, an UP output signal is output.
[0012]
[Problems to be solved by the invention]
However, the conventional phase comparison circuit 100 as described above has the following problems. That is, since the D-FF circuit 103 detects the phase difference by latching “H” or “L” with the inverted signal I of the clock signal, the setup time and hold time of the D-FF circuit 103 are adjusted. If it becomes larger than the phase difference, it malfunctions, and when used in a high-frequency PLL circuit, DLL circuit, etc., the steady phase error becomes large.
[0013]
The reason why the above-described problem occurs will be described with reference to the timing chart of FIG. In this timing chart, (a) and (b) show the state of the pull-in completion operation from the advanced phase, and (c) and (d) show the state of the pull-in completion operation from the delayed phase in an enlarged manner. In the case of the lead phase, the pull-in operation is completed by shifting by the phase difference of the hold time of the D-FF circuit 103. In the case of a delayed phase, the pull-in operation is completed with a shift by the phase difference of the setup time of the D-FF circuit 103. For this reason, the malfunctioning range is the sum of the hold time and the setup time of the D-FF circuit 103, which causes a problem in high frequency operation.
[0014]
OBJECT OF THE INVENTION
The present invention has been made in view of the above-described problems in the conventional phase comparison circuit, and an object thereof is to provide a phase comparison circuit that operates at a higher speed than the conventional phase comparison circuit.
[0015]
[Means for Solving the Problems]
In order to solve the above-described problems, the phase comparison circuit of the present invention employs the following characteristic configuration.
[0016]
(1) First and second D-type flip-flop (D-FF) circuits in which a data input signal is input to a data input terminal, and a third D in which an output signal of the first D-type flip-flop circuit is input to a data input terminal Type flip-flop circuit, a clock circuit for inputting a clock signal having a predetermined phase relationship to a clock input terminal of the first to third D-type flip-flop circuits, an output signal of each of the first and second D-type flip-flop circuits, and A logic circuit that includes an EXOR circuit to which output signals of the first and third D-type flip-flop circuits are input, and that outputs a DN and UP output signal to a pair of output terminals according to a phase relationship between the data signal and the clock signal; In the phase comparison circuit having
The output signals of the first and second type flip-flop circuits are fed back to detect the match or mismatch of the output states of the first and second type flip-flop circuits, and the first to third Ds are detected according to the detection result. A phase comparison circuit including a clock correction circuit including a feedback loop for determining read hold timing of the flip-flop circuit.
[0017]
(2) The data signal is input to the data input terminals of the first and second D- type flip-flop circuits through the first delay circuit set to the hold time of the second D- type flip-flop circuit (1) ) Phase comparison circuit.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the configuration and operation of a preferred embodiment of a phase comparison circuit according to the present invention will be described in detail with reference to the accompanying drawings.
[0023]
FIG. 1 is a circuit diagram showing a configuration of a preferred embodiment of a phase comparison circuit according to the present invention. The phase comparison circuit 10 includes D-FF circuits 11, 12 and 13, EXOR circuits 15 and 16, NAND circuits 17 and 21, inverter circuits 18 and 19, NOR circuit 20, delay circuit 22, and clock correction circuit 30. The
[0024]
The data input terminal 24 is connected to the D (data) input terminals of the D-FF circuits 11 and 13 through the delay circuit 22. The clock input terminal 25 is connected to the input terminal 30E of the clock correction circuit 30. The output terminal 30A of the clock correction circuit 30 is connected to the C (clock) input terminal of the D-FF circuit 13, and the Q output signal E of the D-FF circuit 13 is input to the input terminal 30B of the clock correction circuit 30. The output terminal 30D of the clock correction circuit 30 is connected to the C input terminals of the D-FF circuits 11 and 12 and the input terminal of the inverter circuit 18. Further, the Q output signal A of the D-FF circuit 11 is input to the input terminal 30C of the clock correction circuit 30, the D input terminal of the D-FF circuit 12, and one input terminal of the EXOR circuits 15 and 16.
[0025]
The Q output signal A of the D-FF circuit 11 and the Q output signal B of the D-FF circuit 12 are input to a pair of input terminals of the EXOR circuit 15. Further, the Q output signal A of the D-FF circuit 11 and the Q output signal E of the D-FF circuit 13 are input to a pair of input terminals of the EXOR circuit 16. The output signal C of the EXOR circuit 15 and the output signal H of the inverter circuit 18 are input to a pair of input terminals of the NAND circuit 17. The output signal F of the EXOR circuit 16 and the output signal G of the NAND circuit 17 are input to a pair of input terminals of the NOR circuit 20, and the output signals are supplied to the DN output terminal 26. On the other hand, a pair of input terminals of the NAND circuit 21 receives a signal D obtained by inverting the output signal G of the NAND circuit 17 by the inverter circuit 19 and an output signal F of the EXOR circuit 16, and outputs the output signal to the UP output terminal 27. Supply.
[0026]
Next, the operation of the preferred embodiment of the phase comparison circuit 10 according to the present invention shown in FIG. 1 will be described. The delay time of the delay circuit 22 is set corresponding to the hold time of the D-FF circuit 13.
[0027]
First, the operation when the phase of the clock signal input from the clock input terminal 25 is delayed with respect to the data signal input from the data input terminal 24 will be described. When the clock signal is delayed with respect to the data signal, the output terminal 30A of the clock correction circuit 30 receives the clock signal input from the clock input terminal 25 to the input terminal 30E by the signal input to the input terminals 30B and 30C. And a signal obtained by delaying the rise time by the setup time of the delay circuit 22 and the D-FF circuit 13 is output. The output terminal 30D of the clock correction circuit 30 outputs a signal obtained by delaying the clock signal input from the clock input terminal 25 by the delay time of the delay circuit 22. The pull-in operation is performed in the same manner as the conventional phase comparison circuit 100 described above with reference to FIG. 7, and the UP output is performed from the time when the clock signal is delayed with respect to the data signal to the setup time of the D-FF type circuit 13. An UP output signal is output to the terminal 27.
[0028]
In the pull-in operation complete state, the signal output from the output terminal 30 A of the clock correction circuit 30 is delayed by the setup time of the D-FF circuit 13 with respect to the data signal delayed by the delay time of the delay circuit 22. However, since the signal output from the output terminal 30A of the clock correction circuit 30 is delayed in the rise time by the delay time of the delay circuit 22 and the setup time of the D-FF circuit 13 as described above, There is no phase difference between signals input from the clock input terminal 25, and the pull-in operation is completed.
[0029]
Next, the operation when the phase of the clock signal is advanced with respect to the data signal will be described. When the clock signal is advanced with respect to the data signal, the output terminal 30A of the clock correction circuit 30 is input from the clock input terminal 25 to the input terminal 30E regardless of the signal input to the input terminals 30B and 30C. A signal obtained by inverting the clock signal is output. The pull-in operation operates in the same manner as the conventional phase comparison circuit, and outputs a DN output signal to the DN output terminal 26 from the time when the clock signal is advanced with respect to the data signal to the hold time of the D-FF circuit 13.
[0030]
In the state where the pull-in operation is completed, the signal output from the output terminal 30 A of the clock correction circuit 30 is advanced by the delay time of the delay circuit 22 with respect to the data signal delayed by the delay time of the delay circuit 22. However, since the signal input from the data input terminal 24 is delayed by the delay time of the delay circuit 22, there is no phase difference between the signals input from the data input terminal 24 and the clock input terminal 25, and the pull-in operation is completed. Yes. Thereby, the phase comparison circuit 10 of the present invention does not generate a pull-in error in the pull-in completion state in any of the pull-in operation from the delayed phase and the pull-in operation from the lead phase.
[0031]
Next, FIG. 2 is a specific circuit diagram of the clock correction circuit 30 shown in FIG. The clock correction circuit 30 includes a first input terminal 30E to which a clock signal input to the clock input terminal 25 in FIG. 1 is input, and output signals A and E from the D-FF circuits 11 and 13, respectively. There are two input terminals 30C and a third input terminal 30B. Also, the first output terminal 30A for inputting the first phase clock signal to the clock (C) input terminal of the D-FF circuit 13, the clock input terminals of the D-FF circuits 11 and 12 in FIG. The 18th input terminal has a second output terminal 30D for outputting a clock signal of the second phase.
[0032]
A specific circuit configuration of the clock correction circuit 30 shown in FIG. 2 will be described. The first input terminal 30E is connected to the second output terminal 30D via the delay circuit 34b and is connected to one of the input terminals of the pair of NAND circuits 35 and 37. The outputs of the NAND circuits 35 and 37 are input to the AND circuit 38 via the delay circuit 34c and directly, and the output terminal of the AND circuit 38 is connected to the first output terminal 30A.
[0033]
On the other hand, the second input terminal 30C of the clock correction circuit 30 is connected to one input terminal of the NAND circuit 31 and the EXOR circuit 32, and the third input terminal 30B is the other input terminal of the NAND circuit 31 and the EXOR circuit 32. Connected to. The output terminals of the NAND circuit 31 and the EXOR circuit 32 are connected to both input terminals of the AND circuit 33. The output terminal of the AND circuit 33 is connected directly to the other input terminal of the NAND circuits 35 and 37 through the delay circuit 34a, with the phase inverted by the inverter circuit 36.
[0034]
The operation of the phase comparison circuit 10 according to the present invention shown in FIGS. 1 and 2 will be described with reference to the timing charts of FIGS. FIG. 3 shows the pull-in operation from the delayed phase. FIG. 4 shows a pull-in completion operation from the delayed phase. FIG. 5 shows the pull-in operation from the lead phase. FIG. 6 shows the pull-in completion operation from the lead phase.
[0035]
Here, the delay time of the delay circuits 22 and 34 b is set to the hold time of the D-FF circuit 13. The delay time of the delay circuit 34c is set to the total time of the hold time and the setup time of the D-FF circuit 13. The delay time of the delay circuit 34a is set to a sufficiently long delay time.
[0036]
First, the delayed phase operation will be described with reference to FIGS. (A) is a data signal input to the data input terminal 24, (b) is an output signal of the delay circuit 22, (c) is a clock signal, (d) is a signal of the second input terminal 30C of the clock correction circuit 30, (E) is the signal of the third input terminal 30B of the clock correction circuit 30, (f) is the output signal J of the delay circuit 34a, (g) is the output signal K of the inverter circuit 36, and (h) is the signal of the clock correction circuit 30. This is a signal of the first output terminal 30A. When the clock signal is delayed with respect to the data signal, the output E of the D-FF circuit 13 in which the data signal is synchronized with the falling edge of the clock signal is input to the third input terminal 30B of the clock correction circuit 30. The The output signal A of the D-FF circuit 11 whose data signal is synchronized with the rising edge of the clock signal is input to the second input terminal 30C of the clock correction circuit 30. When the above-described signals are input to the third input terminal 30B and the second input terminal 30C of the clock correction circuit 30, the output signal J of the delay circuit 34a is obtained when the input terminals 30B and 30C are “L” or “H”. Then, “H” is output with a delay of the delay time of the delay circuit 34a. The output signal K of the inverter circuit 36 outputs an inverted signal of the output signal J of the delay circuit 34a.
[0037]
When the output signal J of the delay circuit 34a is “H”, the output signal of the NAND circuit 37 is “H”, and the signal output from the AND circuit 38 to the first output terminal 30A is input to the NAND circuit 35. The clock signal has priority. At this time, since the falling edge of the clock signal input to the NAND circuit 35 is always input, the clock signal output from the clock correction circuit 30 to the first output terminal 30A is an inverted signal and the rising time is a delay circuit. A signal delayed by the delay time 34c is output. When the output signal J of the delay circuit 34a is “L”, the output signal of the NAND circuit 35 is “H” and the output signal of the delay circuit 34c is also “H”. Therefore, the clock signal input to the NAND circuit 37 has priority, and the inverted output of the clock signal is output to the output terminal 30A of the clock correction circuit 30 as it is. That is, when the clock signal is delayed from the data signal, the output signal of the output terminal 30A of the clock correction circuit 30 is a clock signal whose rise time is delayed by the delay time of the delay circuit 34c with respect to the clock signal. A clock signal delayed by the delay time of the delay circuit 34b is output to the output terminal 30D of the clock correction circuit 30.
[0038]
The phase comparison is performed using a signal obtained by delaying the clock signal output from the output terminal 30A of the clock correction circuit 30 and the data signal input from the data input terminal by the delay circuit 22. The pull-in operation is performed in the same manner as the conventional phase comparison circuit, and a signal is output to the UP output terminal 27 until the setup time of the D-FF circuit 13.
[0039]
Next, in the timing chart in a state where the pull-in operation shown in FIG. 4 is completed, (a) is an output signal of the delay circuit 22, (b) is a signal of the first output terminal 30A of the clock correction circuit 30, and (c). Is a data signal and (d) is a clock signal. The signal output from the output terminal 30 A of the clock correction circuit 30 is delayed by the setup time of the D-FF circuit 13 with respect to the data signal delayed by the delay time of the delay circuit 22. However, this signal is input to the data input terminal 24 and the clock input terminal 25 because the rise time is delayed by the delay time of the delay circuit 34 c, that is, the delay time of the delay circuit 22 and the setup time of the D-FF circuit 13. Pull-in is completed with no phase difference between the two signals.
[0040]
Next, the operation in the case of the lead phase will be described with reference to FIGS. When the clock signal is advanced with respect to the data signal, unlike the case where the clock signal is delayed, when the output signal of the NAND circuit 37 becomes “H”, the clock signal input to the NAND circuit 35 always rises. An edge is input. Therefore, the clock signal output from the clock correction circuit 30 to the output terminal 30A is an inverted signal and outputs a signal whose fall time is delayed by the delay time of the delay circuit 34c.
[0041]
Further, when the output signal J of the delay circuit 34 a is “L”, the output signal of the NAND circuit 35 is “H” and the output signal of the delay circuit 34 c is also “H”, so that it is input to the NAND circuit 37. The clock signal has priority. Therefore, the inverted output of the clock signal is output to the output terminal 30A of the clock correction circuit 30 as it is. That is, when the clock signal is ahead of the data signal, the output signal of the output terminal 30A of the clock correction circuit 30 outputs a clock signal whose fall time is delayed by the delay time of the delay circuit 34c with respect to the clock signal. To do. However, since the D-FF circuit 13 operates at the rising edge of the signal input to the clock input terminal, it is not affected by this signal. A clock signal delayed by the delay time of the delay circuit 34b is output to the output terminal 30D of the clock correction circuit 30.
[0042]
The phase comparison is performed using a signal obtained by delaying the clock signal output from the first output terminal 30 </ b> A of the clock correction circuit 30 and the data signal input from the data input terminal 24 by the delay circuit 22. In the pull-in operation, a signal is output to the DN output terminal 26 until the hold time of the D-FF circuit 13 as in the conventional phase comparison circuit.
[0043]
6, the data signal delayed by the delay time of the delay circuit 22 is output with respect to the output signal from the output terminal 30A of the clock correction circuit 30. However, the data signal subjected to phase comparison delays the data signal input to the data input terminal 24 by the delay time of the delay circuit 22. Therefore, the pull-in is completed with no phase difference between the signals input to the data input terminal 24 and the clock input terminal 25. As described above, the delay circuit 22 and the clock correction circuit 30 are newly added to control the setup time and hold time of the D-FF circuit, thereby improving the phase error at the completion of pull-in and realizing high-speed operation.
[0044]
The configuration and operation of the preferred embodiment of the phase comparison circuit according to the present invention have been described in detail above. However, such embodiments are merely examples of the present invention and do not limit the present invention. Those skilled in the art will readily understand that various modifications and changes can be made according to a specific application without departing from the gist of the present invention.
[0045]
【The invention's effect】
As is apparent from the above description, the phase comparison circuit of the present invention can provide the following remarkable effects in practical use. That is, high speed or high frequency operation characteristics can be obtained. The reason is that a delay circuit and a clock correction circuit are provided in the phase comparison circuit, and the setup time and hold time of the D-FF circuit are controlled, so that the configuration is hardly affected by the characteristics of the D-FF circuit, and the pull-in is completed. This is because the phase error at the time is improved and high-speed operation is realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a preferred embodiment of a phase comparison circuit according to the present invention.
FIG. 2 is a circuit diagram of a specific example of a clock correction circuit in FIG. 1;
FIG. 3 is a timing chart showing a pull-in operation from a delayed phase of the phase comparison circuit of the present invention.
FIG. 4 is a timing chart showing a pull-in completion operation from a delayed phase of the phase comparison circuit of the present invention.
FIG. 5 is a timing chart showing the pull-in operation from the lead phase of the phase comparison circuit of the present invention.
FIG. 6 is a timing chart showing a pull-in completion operation from a lead phase of the phase comparison circuit of the present invention.
FIG. 7 is a circuit diagram of a conventional phase comparison circuit.
8 is a timing chart showing the pull-in operation of the phase comparison circuit shown in FIG.
9 is a timing chart showing a pull-in completion operation of the phase comparison circuit shown in FIG. 7;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Phase comparison circuit 11-13 D-FF (D type flip-flop) circuit 15, 16, 32 EXOR circuit 17, 21, 31, 35, 37 NAND circuit 18, 19, 36 Inverter circuit 20 NOR circuit 22, 34a-34c Delay circuit 24 Data input terminal 25 Clock input terminal 26 DN output terminal 27 UP output terminal 30 Clock correction circuit 30E First input terminal 30C Second input terminal 30B Third input terminal 30A First output terminal 30D Second output terminals 33, 38 AND circuit

Claims

First and second D-type flip-flop (D-FF) circuits in which a data input signal is input to a data input terminal, and a third D-type flip-flop in which an output signal of the first D-type flip-flop circuit is input to a data input terminal A circuit, a clock circuit that inputs a clock signal having a predetermined phase relationship to a clock input terminal of each of the first to third D-type flip-flop circuits, an output signal of each of the first and second D-type flip-flop circuits, and the first and second A phase circuit including an EXOR circuit to which an output signal of the third D-type flip-flop circuit is input, and a logic circuit that outputs a DN and an UP output signal to a pair of output terminals according to a phase relationship between the data signal and the clock signal In the comparison circuit,
The output signals of the first and second type flip-flop circuits are fed back to detect the match or mismatch of the output states of the first and second type flip-flop circuits, and the first to third Ds are detected according to the detection result. A phase comparison circuit comprising a clock correction circuit including a feedback loop for determining read hold timing of the flip-flop circuit.

The data signal is input to data input terminals of the first and second D-type flip-flop circuits via a first delay circuit set in a hold time of the second D-type flip-flop circuit. Item 2. The phase comparison circuit according to Item 1.