JP2011155289A - Trench type insulated gate semiconductor device and manufacturing method of the same - Google Patents

Trench type insulated gate semiconductor device and manufacturing method of the same Download PDF

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Mitsuzo Sakamoto
光造 坂本
Yoshito Nakazawa
芳人 中沢
Eiji Yanokura
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Abstract

<P>PROBLEM TO BE SOLVED: To improve performance by forming a trench type insulated gate semiconductor element and a polycrystalline silicon diode on the same chip. <P>SOLUTION: At the outside of a trench groove of a trench type insulated gate semiconductor element formed on a main surface of a semiconductor layer on a semiconductor substrate, a polycrystalline silicon layer continued to the trench groove is formed. In addition, at the outside of the trench groove, the other polycrystalline silicon layer which is different from the polycrystalline silicon layer continued to the trench groove is formed, and furthermore, a polycrystalline silicon diode is formed thereon. The film thickness of the polycrystalline silicon layer in which the polycrystalline silicon diode is formed is thinner than the film thickness of the polycrystalline silicon layer continued to the trench groove. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、保護素子を内蔵した絶縁ゲート型半導体装置に係り、特に、トレンチ型絶縁ゲート半導体素子とこの素子の駆動に関連する横型絶縁ゲート半導体素子または多結晶シリコンダイオードを同一チップ上に形成するに好適な絶縁ゲート型半導体装置に関する。   The present invention relates to an insulated gate semiconductor device having a built-in protective element, and in particular, a trench insulated gate semiconductor element and a lateral insulated gate semiconductor element or a polycrystalline silicon diode related to driving of the element are formed on the same chip. The present invention relates to an insulated gate semiconductor device suitable for the above.

絶縁ゲート型半導体素子として、例えば、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が知られている。パワーＭＯＳＦＥＴやＩＧＢＴを電力用の素子として半導体基板上に形成するに際しては、これらの素子の信頼性・付加価値向上、低コスト化、小型化のために、パワーＭＯＳＦＥＴやＩＧＢＴと同一チップ上に、これらの素子を制御または保護するためのＭＯＳＦＥＴ等を形成した保護機能内蔵絶縁ゲート型半導体装置が提案されている。例えば、プレーナ型パワーＭＯＳＦＥＴのプロセスを用い、パワーＭＯＳＦＥＴのドレイン領域に多結晶シリコンダイオードと横型ＭＯＳＦＥＴを用いて温度検出回路を構成し、半導体チップの温度が規定温度以上に過熱されたときに、パワーＭＯＳＦＥＴを遮断するようになっている（特許文献１）。   As an insulated gate semiconductor element, for example, a power MOSFET (Metal Oxide Field Effect Transistor) and an IGBT (Insulated Gate Bipolar Transistor) are known. When forming a power MOSFET or IGBT on a semiconductor substrate as an element for power, on the same chip as the power MOSFET or IGBT in order to improve the reliability and added value of these elements, to reduce the cost, and to reduce the size, An insulated gate semiconductor device with a built-in protection function in which a MOSFET or the like for controlling or protecting these elements has been proposed. For example, when a planar power MOSFET process is used, a temperature detection circuit is configured using a polycrystalline silicon diode and a lateral MOSFET in the drain region of the power MOSFET, and the power is increased when the temperature of the semiconductor chip is overheated to a specified temperature. The MOSFET is cut off (Patent Document 1).

また、本公報では、プレーナ型パワーＭＯＳＦＥＴのゲート・ソース間の静電破壊を防止する方法として、多結晶シリコンを用いたダイオードをプレーナ型パワーＭＯＳＦＥＴチップ内に形成することを開示している。   This publication also discloses forming a diode using polycrystalline silicon in a planar power MOSFET chip as a method for preventing electrostatic breakdown between the gate and source of the planar power MOSFET.

一方、プレーナ型パワーＭＯＳＦＥＴとは異なる絶縁ゲート型半導体素子として、素子の低損失化のために、半導体層に溝（トレンチ）を形成し、溝内にゲート酸化膜を介してゲート層を形成するとともに溝の側面にチャネルを形成することにより、単位面積当たりのチャネル幅を長くしたトレンチ型パワーＭＯＳＦＥＴが提案されている。トレンチ型パワーＭＯＳＦＥＴを製造するに際しては、ソース拡散層とボディ（チャネル）拡散層を形成してから溝を形成する方法（特許文献２）や、溝を形成してからソース拡散層とボディ（チャネル）拡散層を形成する方法（特許文献３）が提案されている。これらの方法のうち、一般的には、前者の方法が多く採用されている。   On the other hand, as an insulated gate semiconductor device different from the planar power MOSFET, a trench is formed in the semiconductor layer and a gate layer is formed in the trench via a gate oxide film in order to reduce the loss of the device. At the same time, a trench type power MOSFET has been proposed in which a channel is formed on the side surface of the groove to increase the channel width per unit area. When manufacturing a trench type power MOSFET, a method of forming a groove after forming a source diffusion layer and a body (channel) diffusion layer (Patent Document 2), or a method of forming a groove and then forming a source diffusion layer and a body (channel). ) A method of forming a diffusion layer (Patent Document 3) has been proposed. Of these methods, the former method is generally employed in many cases.

一方、トレンチ型パワーＭＯＳＦＥＴとこれを保護するＦＥＴを同一チップ上に形成する方法に関しては、トレンチ型パワーＭＯＳＦＥＴを保護するＦＥＴのゲートとしてトレンチ内に埋め込まれたゲートを利用する方法が提案されている（特許文献４）。   On the other hand, regarding a method of forming a trench type power MOSFET and an FET protecting the same on the same chip, a method using a gate embedded in the trench as a gate of the FET protecting the trench type power MOSFET has been proposed. (Patent Document 4).

特開昭６３−２２９７５８号公報JP-A 63-229758 米国特許番号５，２９８，４４２号公報US Patent No. 5,298,442 特開平４−１７３７１号公報Japanese Patent Laid-Open No. 4-17371 特開平９−８２９５４号公報Japanese Patent Laid-Open No. 9-82594

トレンチ型パワーＭＯＳＦＥＴとこれを保護するためのＦＥＴを同一チップ上に形成する方法に関しては、特許文献４において開示されている。本公報では、トレンチ型パワーＭＯＳＦＥＴのソース拡散層を溝形成工程の前に形成する一般的な製造方法を用いているが、保護回路用の横型ＭＯＳＦＥＴとしてトレンチ内に埋め込まれた溝ゲートの側面を利用した構造を用いているため、ソース領域はトレンチ型パワーＭＯＳＦＥＴのソース領域と同時に形成できる。このため、保護回路用の横型ＭＯＳＦＥＴのソース拡散層のための追加マスクが不要となるという利点がある。しかし、保護回路用の横型ＭＯＳＦＥＴのゲートとしてトレンチ内に埋め込まれた溝ゲートの側面の一部だけを利用するため、ゲート幅Ｗを長くするためには素子面積が大きくなるという問題があった。また、溝ゲートの底部はゲート酸化膜を介してボディ領域が形成されており、このボディ領域はソースと接続して使用するため、ゲート・ソース間容量が大きくなるという問題があった。   A method of forming a trench type power MOSFET and an FET for protecting the trench type MOSFET on the same chip is disclosed in Patent Document 4. In this publication, a general manufacturing method is used in which the source diffusion layer of the trench type power MOSFET is formed before the groove forming step, but the side surface of the groove gate embedded in the trench is used as a lateral MOSFET for the protection circuit. Since the structure used is used, the source region can be formed simultaneously with the source region of the trench type power MOSFET. For this reason, there is an advantage that an additional mask for the source diffusion layer of the lateral MOSFET for the protection circuit becomes unnecessary. However, since only a part of the side surface of the trench gate embedded in the trench is used as the gate of the lateral MOSFET for the protection circuit, there is a problem that the element area becomes large in order to increase the gate width W. In addition, a body region is formed at the bottom of the trench gate via a gate oxide film, and this body region is used by being connected to a source. Therefore, there has been a problem that a gate-source capacitance increases.

また、特許文献２で開示されているようにトレンチ型パワーＭＯＳＦＥＴのソース拡散層を溝形成工程の前に形成する一般的な製造方法を用いた場合には、特許文献１でも開示しているように、ゲートと自己整合でソース拡散層とドレイン拡散層を形成する従来構造の横型ＭＯＳＦＥＴを内蔵するためには横型ＭＯＳＦＥＴのソース拡散層形成のために追加のマスクが必要となり、製造コストが上昇するという問題があった。さらに、トレンチ型パワーＭＯＳＦＥＴのソース拡散層と横型ＭＯＳＦＥＴのソース拡散層は溝形成工程の前に形成するため、溝形成において通常実施する高温長時間の犠牲酸化膜形成工程により、トレンチ型パワーＭＯＳＦＥＴのソース拡散層とチャネル拡散層、及び横型ＭＯＳＦＥＴのソース拡散層を浅く制御することが難しいという問題があった。従って、トレンチ型パワーＭＯＳＦＥＴのゲート・ソース間容量の低減やチャネル長を短くして低損失化することや横型ＭＯＳＦＥＴのゲート・ソース間容量の低減が難しいという問題があった。   Further, as disclosed in Patent Document 2, when a general manufacturing method for forming the source diffusion layer of the trench type power MOSFET before the groove forming process is used, it is also disclosed in Patent Document 1. In addition, in order to incorporate a lateral MOSFET having a conventional structure in which a source diffusion layer and a drain diffusion layer are formed in a self-aligned manner with the gate, an additional mask is required for forming the source diffusion layer of the lateral MOSFET, which increases the manufacturing cost. There was a problem. Further, since the source diffusion layer of the trench type power MOSFET and the source diffusion layer of the lateral type MOSFET are formed before the groove forming process, the high temperature and long time sacrificial oxide film forming process normally performed in the groove formation is performed. There is a problem that it is difficult to control the source diffusion layer, the channel diffusion layer, and the source diffusion layer of the lateral MOSFET to be shallow. Accordingly, there are problems that it is difficult to reduce the gate-source capacitance of the trench type power MOSFET, to reduce the loss by shortening the channel length, and to reduce the gate-source capacitance of the lateral MOSFET.

一方、トレンチ型パワーＭＯＳＦＥＴとこれのゲートの静電破壊を保護するためのダイオードを同一チップ上に形成する方法に関しては、トレンチ型パワーＭＯＳＦＥＴの低損失やゲート・ソース間容量の増加防止を考慮し、なおかつ、マスク枚数の増加を極力抑える検討が十分なされていなかった。   On the other hand, regarding the method of forming a trench power MOSFET and a diode for protecting the gate from electrostatic breakdown on the same chip, the low loss of the trench power MOSFET and the increase in gate-source capacitance are prevented. In addition, there has been insufficient study to suppress the increase in the number of masks as much as possible.

本発明が解決しようとする課題は、トレンチ型絶縁ゲート半導体素子と横型絶縁ゲート半導体素子または多結晶シリコンダイオードを同一チップ上に形成しても性能を高めることができる絶縁ゲート型半導体装置を提供することにある。   The problem to be solved by the present invention is to provide an insulated gate semiconductor device capable of improving performance even if a trench insulated gate semiconductor element and a lateral insulated gate semiconductor element or a polycrystalline silicon diode are formed on the same chip. There is.

前記課題を解決するために、本発明は、トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続する保護回路素子とを同じ半導体基板に備えた絶縁ゲート型半導体装置において、
前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内と該溝の外に、第１の電極に接続される多結晶シリコンゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第２の電極が形成され、前記各多結晶シリコンゲート層の間には、第３の電極に接続される拡散層が形成され、前記多結晶シリコンゲート層は溝上の多結晶シリコンゲート層領域と溝上以外にまで延長した多結晶シリコンゲート層領域とを有し、前記第１の電極と前記多結晶シリコンゲート層とは前記溝上以外にまで延長した多結晶シリコンゲート層領域上で接続され、前記保護回路素子として備えた多結晶シリコンダイオードは、前記半導体基板上の半導体層の主面に絶縁膜を介して形成され、前記ダイオードの多結晶シリコン層の膜厚が、前記第１の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の多結晶シリコン層の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置を構成したものである。 In order to solve the above problems, the present invention provides an insulated gate semiconductor device comprising a trench type insulated gate semiconductor element and a protection circuit element connected to the gate of the trench type insulated gate semiconductor element on the same semiconductor substrate.
The trench-type insulated gate semiconductor device includes a plurality of grooves formed in a main surface of a semiconductor layer on a semiconductor substrate, and a polycrystalline silicon gate connected to a first electrode inside and outside the plurality of grooves. A layer is formed through a gate insulating film, a second electrode is formed on a surface opposite to the main surface of the semiconductor layer, and is connected to a third electrode between the polycrystalline silicon gate layers. A diffusion layer is formed, and the polycrystalline silicon gate layer has a polycrystalline silicon gate layer region on the groove and a polycrystalline silicon gate layer region extending beyond the groove, and the first electrode and the polycrystalline silicon The polysilicon layer connected to the gate layer on the polycrystalline silicon gate layer region extending to other than the groove, and provided as the protection circuit element, the insulating layer is provided on the main surface of the semiconductor layer on the semiconductor substrate. Formed The thickness of the polycrystalline silicon layer of the diode is smaller than the thickness of the polycrystalline silicon layer in the gate layer region extended to other than the groove to connect the first electrode and the gate layer. A characteristic insulated gate semiconductor device is configured.

前記絶縁ゲート型半導体装置を構成するに際しては、以下の要素を付加することができる。
（１）前記保護回路素子として横型ＭＯＳＦＥＴを備え、該横型ＭＯＳＦＥＴが半導体基板上の半導体層の主面にゲート酸化膜を介して配置した多結晶シリコン層を有し、該ゲート酸化膜を介して配置した多結晶シリコン層の膜厚が、前記ダイオードの多結晶シリコン層の膜厚より厚いこと。
（２）前記保護回路素子として多結晶シリコン層を抵抗体に用いた抵抗素子を備え、該抵抗素子の多結晶シリコン層の膜厚が、前記横型ＭＯＳＦＥＴの多結晶シリコン層の膜厚より薄いこと。
（３）前記トレンチ型絶縁ゲート半導体素子がパワーＭＯＳＦＥＴであること。
（４）前記トレンチ型絶縁ゲート半導体素子がＩＧＢＴであること。
（５）前記トレンチ型ＩＧＢＴが、主ＩＧＢＴと、該主ＩＧＢＴの半導体基板上の面積より小さな面積の電流検出用ＩＧＢＴとを備えていること。 In configuring the insulated gate semiconductor device, the following elements can be added.
(1) A lateral MOSFET is provided as the protection circuit element, and the lateral MOSFET has a polycrystalline silicon layer disposed on a main surface of a semiconductor layer on a semiconductor substrate via a gate oxide film, The thickness of the arranged polycrystalline silicon layer is larger than the thickness of the polycrystalline silicon layer of the diode.
(2) A resistance element using a polycrystalline silicon layer as a resistor is provided as the protection circuit element, and the thickness of the polycrystalline silicon layer of the resistance element is smaller than the thickness of the polycrystalline silicon layer of the lateral MOSFET. .
(3) The trench type insulated gate semiconductor element is a power MOSFET.
(4) The trench type insulated gate semiconductor element is an IGBT.
(5) The trench IGBT includes a main IGBT and a current detection IGBT having an area smaller than an area of the main IGBT on the semiconductor substrate.

あるいは、前記課題を解決するために、本発明は、トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続するゲート保護ダイオードとを同じ半導体基板に備えた絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内と該溝の外に、第１の電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第２の電極が形成され、前記各ゲート層の間には、第３の電極に接続される拡散層が形成され、前記ゲート層は溝上のゲート層領域と溝上以外にまで延長したゲート層領域とを有し、前記第１の電極と前記ゲート層は前記溝上以外にまで延長したゲート層領域上で接続され、前記ダイオードは前記半導体基板上の半導体層の主面に形成された絶縁膜上に形成され、前記ダイオードの膜厚は前記第１の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置を構成したものである。   Alternatively, in order to solve the above problems, the present invention provides an insulated gate semiconductor device comprising a trench type insulated gate semiconductor element and a gate protection diode connected to the gate of the trench type insulated gate semiconductor element on the same semiconductor substrate. In the trench type insulated gate semiconductor device, a plurality of grooves are formed in a main surface of a semiconductor layer on a semiconductor substrate, and a gate layer connected to a first electrode in and outside the plurality of grooves Is formed through a gate insulating film, a second electrode is formed on a surface opposite to the main surface of the semiconductor layer, and a diffusion layer connected to the third electrode is interposed between the gate layers. And the gate layer has a gate layer region on the groove and a gate layer region extending to other than the groove, and the first electrode and the gate layer are connected on the gate layer region extending to other than the groove. Before The diode is formed on an insulating film formed on the main surface of the semiconductor layer on the semiconductor substrate, and the thickness of the diode is extended to other than the groove to connect the first electrode and the gate layer. The insulated gate semiconductor device is characterized by being thinner than the thickness of the gate layer region.

前記絶縁ゲート型半導体装置を構成するに際しては、以下の要素を付加することができる。
（１）前記ダイオードが多結晶シリコンダイオードであり、前記溝上以外に延長したゲート層が多結晶シリコン層であること。
（２）前記トレンチ型絶縁ゲート半導体素子はＭＯＳＦＥＴとして、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にドレイン電極が形成され、前記各ゲート層の間には、ソース電極に接続されるソース拡散層が形成されてなり、前記ソース電極に接続されるソース拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる。
（３）前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にコレクタ電極が形成され、前記各ゲート層の間には、エミッタ電極に接続されるエミッタ拡散層が形成され、前記エミッタ拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる。 In configuring the insulated gate semiconductor device, the following elements can be added.
(1) The diode is a polycrystalline silicon diode, and the gate layer extending beyond the groove is a polycrystalline silicon layer.
(2) The trench-type insulated gate semiconductor element is a MOSFET, and a plurality of grooves are formed in a main surface of a semiconductor layer on a semiconductor substrate, and a gate layer connected to a gate electrode is formed in the plurality of grooves. A drain electrode is formed on a surface opposite to the main surface of the semiconductor layer, a source diffusion layer connected to the source electrode is formed between the gate layers, and the source The depth of the source diffusion layer connected to the electrode is formed to be the same or shallower than the depth of the source diffusion layer of the lateral insulated gate semiconductor element.
(3) In the trench type insulated gate semiconductor element, a plurality of grooves are formed in a main surface of a semiconductor layer on a semiconductor substrate, and a gate layer connected to a gate electrode is interposed in the plurality of grooves through a gate insulating film. A collector electrode is formed on a surface opposite to the main surface of the semiconductor layer, an emitter diffusion layer connected to the emitter electrode is formed between the gate layers, and a depth of the emitter diffusion layer is formed. The depth is the same as or shallower than the depth of the source diffusion layer of the lateral insulated gate semiconductor device.

前記した手段によれば、トレンチ型絶縁ゲート半導体素子と保護回路素子（ダイオード）とを同一半導体基板上に形成するに際して、絶縁ゲート半導体素子のゲート層領域の膜厚よりダイオードの膜厚を薄く形成するようにしたため、トレンチ型絶縁半導体素子の第３の電極に接続される拡散層とダイオードのカソード用拡散層を同一工程で形成することができ、プロセスコストを低減できるとともに、低損失かつ入力容量の小さいトレンチ型絶縁半導体素子を用いることができ、性能の向上を図ることが可能になる。   According to the above-described means, when the trench type insulated gate semiconductor element and the protection circuit element (diode) are formed on the same semiconductor substrate, the thickness of the diode is formed smaller than the thickness of the gate layer region of the insulated gate semiconductor element. As a result, the diffusion layer connected to the third electrode of the trench-type insulated semiconductor element and the cathode diffusion layer of the diode can be formed in the same process, and the process cost can be reduced and the input capacitance can be reduced. Therefore, it is possible to use a trench-type insulating semiconductor element having a small size and improve performance.

以上説明したように、本発明よれば、トレンチ型絶縁ゲート半導体素子と保護回路素子（ダイオード）を同一基板上に形成するに際して、絶縁ゲート半導体素子のゲート層領域の膜厚よりダイオードの膜厚を薄く形成するようにしたため、トレンチ型絶縁半導体素子の第３の電極に接続される拡散層とダイオードのカソード用拡散層を同一工程で形成することができ、プロセスコストを低減できるとともに、低損失かつ入力容量の小さいトレンチ型絶縁半導体素子を用いることができ、性能の向上を図ることが可能になる。   As described above, according to the present invention, when the trench-type insulated gate semiconductor element and the protection circuit element (diode) are formed on the same substrate, the thickness of the diode can be made larger than the thickness of the gate layer region of the insulated gate semiconductor element. Since the thin layer is formed, the diffusion layer connected to the third electrode of the trench-type insulating semiconductor element and the cathode diffusion layer of the diode can be formed in the same process, and the process cost can be reduced and the loss can be reduced. A trench type insulated semiconductor element having a small input capacitance can be used, and the performance can be improved.

本発明の第１実施形態を示す縦断面図である。It is a longitudinal section showing a 1st embodiment of the present invention. 本発明の第１実施形態を示す要部平面断面図である。It is principal part plane sectional drawing which shows 1st Embodiment of this invention. 図２のａ−ａ線に沿う断面図である。It is sectional drawing which follows the aa line of FIG. 本発明に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on this invention. 本発明の第２実施形態を示す回路構成図である。It is a circuit block diagram which shows 2nd Embodiment of this invention. 本発明の第３実施形態を示す回路構成図である。It is a circuit block diagram which shows 3rd Embodiment of this invention. 図９に示す半導体装置の縦断面図である。FIG. 10 is a longitudinal sectional view of the semiconductor device shown in FIG. 9. 本発明の第４実施形態を示す縦断面図である。It is a longitudinal cross-sectional view which shows 4th Embodiment of this invention. 図１１に示す装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the apparatus shown in FIG. 本発明の第５実施形態を示す縦断面図である。It is a longitudinal cross-sectional view which shows 5th Embodiment of this invention. 本発明の第６実施形態を示す回路構成図である。It is a circuit block diagram which shows 6th Embodiment of this invention.

以下、本発明の一実施形態を図面に基づいて説明する。   Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

（実施形態１）
図１は本発明の第１実施形態を示す保護機能内蔵絶縁ゲート型半導体装置の縦断面図、図２は保護機能内蔵絶縁ゲート型半導体装置の要部平面断面図、図３は図２のａ−ａ線に沿う縦断面図である。 (Embodiment 1)
1 is a longitudinal sectional view of an insulated gate semiconductor device with a built-in protection function according to a first embodiment of the present invention, FIG. 2 is a cross-sectional plan view of an essential part of the insulated gate semiconductor device with a built-in protection function, and FIG. It is a longitudinal cross-sectional view which follows a -a line.

図１ないし図３において、絶縁ゲート型半導体装置は、電力用絶縁ゲート型半導体素子として、例えば、トレンチ型パワーＭＯＳＦＥＴ３０を備えているとともに、このＦＥＴ３０の動作、例えば、保護動作に関連する素子、すなわちＦＥＴ３０の動作を制御するとともにＦＥＴ３０を保護するための横型絶縁ゲート型半導体素子として、例えば、横型ＭＯＳＦＥＴ３２を備え、さらに、横型ＭＯＳＦＥＴ３２とともにトレンチ型パワーＭＯＳＦＥＴ３０を保護するための回路素子として、多結晶シリコンダイオード４４、キャパシタ４８、抵抗（図示省略）を備え、これらの素子が同一チップ上に形成されている。   1 to 3, the insulated gate semiconductor device includes, for example, a trench power MOSFET 30 as a power insulated gate semiconductor element, and an element related to the operation of the FET 30, for example, a protection operation, that is, As a lateral insulated gate semiconductor element for controlling the operation of the FET 30 and protecting the FET 30, for example, a lateral MOSFET 32 is provided. Further, a polycrystalline silicon diode as a circuit element for protecting the trench power MOSFET 30 together with the lateral MOSFET 32. 44, a capacitor 48, and a resistor (not shown), and these elements are formed on the same chip.

具体的には、高濃度ｎ型基板（半導体基板）１上には半導体層としてｎ型エピタキシャル層２、ｐ型ウエル３ａ、３ｂが形成されている。そして半導体層の主面には酸化膜４が形成されているとともに、複数の溝（トレンチ）５が形成されている。各溝５内にはゲート酸化膜（ゲート絶縁膜）６ａを介して多結晶シリコン層（ゲート層）７ａ、７ｂが形成されている。多結晶シリコン層７ｂ上には酸化膜１４を介して、トレンチ型パワーＭＯＳＦＥＴ３０の第１の電極となるゲート電極１５ｂが形成され、多結晶シリコン層７ａ上には酸化膜１４を介して、ＦＥＴ３０の第３の電極となるソース電極１５ａが形成されている。そして各溝５間にはボディ（チャネル）拡散層８、高濃度ｐ型拡散層１２ａ、ソース拡散層（高濃度ｎ型拡散層）１３ａが形成されている。なお、ＦＥＴ３０の第２の電極であるドレイン電極は裏面電極１８として基板１の裏面側に形成されている。   Specifically, an n-type epitaxial layer 2 and p-type wells 3a and 3b are formed as a semiconductor layer on a high-concentration n-type substrate (semiconductor substrate) 1. An oxide film 4 is formed on the main surface of the semiconductor layer, and a plurality of grooves (trench) 5 are formed. In each groove 5, polycrystalline silicon layers (gate layers) 7a and 7b are formed via a gate oxide film (gate insulating film) 6a. A gate electrode 15b serving as the first electrode of the trench type power MOSFET 30 is formed on the polycrystalline silicon layer 7b via the oxide film 14, and the FET 30 is formed on the polycrystalline silicon layer 7a via the oxide film 14. A source electrode 15a serving as a third electrode is formed. Between each groove 5, a body (channel) diffusion layer 8, a high concentration p-type diffusion layer 12a, and a source diffusion layer (high concentration n-type diffusion layer) 13a are formed. The drain electrode, which is the second electrode of the FET 30, is formed on the back side of the substrate 1 as the back electrode 18.

一方、横型ＭＯＳＦＥＴ３２として、半導体層の主面に、ゲート酸化膜６ｂを介して、ゲート電極に接続される多結晶シリコン層（主ゲート層）７ｃが形成され、半導体層としてのｐ型ウエル３ｂ内のうち多結晶シリコン層７ｃを臨む領域を間にして、ドレイン電極１５ｅに接続されるドレイン拡散層１３ｃとソース電極１５ｄに接続されるソース拡散層１３ｂとが形成されている。またソース拡散層１３ｂに隣接して、ボディ領域であるｐ型拡散層３ｂとアルミニュウムのボディ電極１５ｃとをオーミックコンタクトするために高濃度ｐ型ボディ領域１２ｂが形成されている。   On the other hand, as the lateral MOSFET 32, a polycrystalline silicon layer (main gate layer) 7c connected to the gate electrode is formed on the main surface of the semiconductor layer via the gate oxide film 6b, and the p-type well 3b as a semiconductor layer is formed. A drain diffusion layer 13c connected to the drain electrode 15e and a source diffusion layer 13b connected to the source electrode 15d are formed with a region facing the polycrystalline silicon layer 7c therebetween. A high-concentration p-type body region 12b is formed adjacent to the source diffusion layer 13b in order to make ohmic contact between the p-type diffusion layer 3b as a body region and the aluminum body electrode 15c.

多結晶シリコン層７ａと多結晶シリコン層７ｂとは分離して描かれているが、ＦＥＴ３０のゲートに用いられる多結晶シリコン層７ｂは、図２に示すように、格子状のシリコン溝の中に埋め込まれており、多結晶シリコン層７ａと７ｂとは他の断面で接続されている。コンタクト領域２０ａはソース電極１５ａ、ソース拡散層１３ａおよびソース領域１２ｂを接続するように設けられており、コンタクト領域２０ｂはアルミニュウムのゲート電極１５ｂとゲート用の多結晶シリコン層７ｂとを接続するために設けられている。   Although the polycrystalline silicon layer 7a and the polycrystalline silicon layer 7b are drawn separately, the polycrystalline silicon layer 7b used for the gate of the FET 30 is formed in a lattice-like silicon groove as shown in FIG. The buried polysilicon layers 7a and 7b are connected by another cross section. The contact region 20a is provided so as to connect the source electrode 15a, the source diffusion layer 13a and the source region 12b, and the contact region 20b is used to connect the aluminum gate electrode 15b and the polycrystalline silicon layer 7b for gate. Is provided.

ＦＥＴ３０、３２の周囲の半導体層上には、ゲート酸化膜６ａ、６ｂよりも厚い酸化膜４を介して多結晶シリコンダイオード４４、キャパシタ４８、抵抗（図示省略）が形成されている。多結晶シリコンダイオード４４は、中心をｐ型不純物領域１１ｃとして、その周辺に低濃度ｐ型不純物領域１１ａが形成され、さらに、その周辺に高濃度ｎ型領域１１ｂが形成され、リング状の平面構造を有するダイオードとして構成されている。この場合、シリコン層のエッジ部にｐｎ接合ダイオードが形成されないため、耐圧などの特性劣化がないという利点がある。なお、コンタクト領域２０ｅはｐ型拡散層１１ｃとアノード電極（アルミ電極）１５ｇを接続するための領域として形成されており、コンタクト領域２０ｆはｐ型拡散層１１ｂとカソード電極（アルミ電極）１５ｆとを接続するための領域として形成されている。   A polycrystalline silicon diode 44, a capacitor 48, and a resistor (not shown) are formed on the semiconductor layer around the FETs 30 and 32 via the oxide film 4 thicker than the gate oxide films 6a and 6b. The polycrystalline silicon diode 44 has a p-type impurity region 11c at the center, a low-concentration p-type impurity region 11a formed around the p-type impurity region 11c, and a high-concentration n-type region 11b formed around the p-type impurity region 11c. It is comprised as a diode which has. In this case, since a pn junction diode is not formed at the edge portion of the silicon layer, there is an advantage that there is no deterioration in characteristics such as withstand voltage. The contact region 20e is formed as a region for connecting the p-type diffusion layer 11c and the anode electrode (aluminum electrode) 15g, and the contact region 20f includes the p-type diffusion layer 11b and the cathode electrode (aluminum electrode) 15f. It is formed as a region for connection.

一方、キャパシタ４８は、後述する多結晶シリコン層（第１シリコン層）７をパターニングして得られる多結晶シリコン層７ｄと、第２多結晶シリコン層（第２シリコン層）１１をパターニングして得られる多結晶シリコン層１１ｄと、これら二つの多結晶シリコン層７ｄ、１１ｄの間に形成された酸化膜１０ａ（酸化膜４上に形成される酸化膜１０の一部）とから構成されている。そして多結晶シリコン層７ｄはコンタクト領域２０ｄを介してアルミ電極１５ｈに接続され、多結晶シリコン層１１ｇはコンタクト領域２０ｃを介してアルミ電極１５ｉに接続されている。   On the other hand, the capacitor 48 is obtained by patterning a polycrystalline silicon layer 7d obtained by patterning a later-described polycrystalline silicon layer (first silicon layer) 7 and a second polycrystalline silicon layer (second silicon layer) 11. And the oxide film 10a (a part of the oxide film 10 formed on the oxide film 4) formed between the two polysilicon layers 7d and 11d. Polycrystalline silicon layer 7d is connected to aluminum electrode 15h through contact region 20d, and polycrystalline silicon layer 11g is connected to aluminum electrode 15i through contact region 20c.

次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の製造方法を図３ないし図７にしたがって説明する。   Next, a method for manufacturing an insulated gate semiconductor device with a built-in protection function according to the present invention will be described with reference to FIGS.

まず、図４（ａ）に示すように、ヒ素濃度が約２×１０１９ｃｍ−３の高濃度ｎ型基板１上に抵抗率約１Ωｃｍ、厚さ約７μｍのｎ型エピタキシャル層２を成長させた後に、ボロンを２×１０１３ｃｍ−２程度イオン打ち込みし、深さ約２μｍのｐ型ウエル３ａ、３ｂを半導体結晶（半導体層）に拡散する。その後、表面酸化を行ない、厚さ約３０ｎｍの酸化膜４を形成し、さらに、ナイトライド膜（図示省略）を酸化防止マスクとして配置して、選択酸化を行なう。その後、ナイトライド膜は除去する。ＦＥＴを形成するためのアクティブ領域に約３０ｎｍの薄い酸化膜４が形成され、多結晶シリコンダイオード、キャパシタ、抵抗を形成するフィールド領域に約１００ｎｍの厚い酸化膜４が形成される。 First, as shown in FIG. 4A, an n-type epitaxial layer 2 having a resistivity of about 1 Ωcm and a thickness of about 7 μm is grown on a high-concentration n-type substrate 1 having an arsenic concentration of about 2 × 10 19 cm −3. Thereafter, boron is ion-implanted by about 2 × 10 13 cm −2 to diffuse the p-type wells 3a and 3b having a depth of about 2 μm into the semiconductor crystal (semiconductor layer). Thereafter, surface oxidation is performed to form an oxide film 4 having a thickness of about 30 nm, and a nitride film (not shown) is disposed as an antioxidant mask to perform selective oxidation. Thereafter, the nitride film is removed. A thin oxide film 4 of about 30 nm is formed in the active region for forming the FET, and a thick oxide film 4 of about 100 nm is formed in the field region for forming the polycrystalline silicon diode, capacitor, and resistor.

次に、図４（ｂ）に示すように、アクティブ領域とフィールド領域の全面に酸化膜４を約３０ｎｍ堆積して酸化膜４を厚くした後、シリコン溝を形成するために、ホトレジスト２８をパターニングする。   Next, as shown in FIG. 4B, an oxide film 4 is deposited on the entire surface of the active region and the field region by about 30 nm to thicken the oxide film 4, and then a photoresist 28 is patterned to form a silicon trench. To do.

次に、ホトレジスト２８をマスクとして酸化膜４を選択的にエッチングした後、ホトレジスト２８を除去し、その後、図５（ｃ）に示すように、酸化膜４のパターンをマスクとして、深さ約２μｍの溝（トレンチ）５をドライエッチングで形成する。その後、全面（半導体層の主面も裏面もすべて）を酸化膜エッチングすることで、横型ＭＯＳＦＥＴ３２のアクティブ領域のシリコン層（ｐ型ウエル３ｂ）を露にする。さらに、高温の下で長時間犠牲酸化膜を形成し、その後、この酸化膜を除去することにより、溝５の角をスムージングし、溝（シリコン溝）５を、均一の厚さのゲート酸化膜が形成できる溝形状にする。   Next, after selectively etching the oxide film 4 using the photoresist 28 as a mask, the photoresist 28 is removed, and then, as shown in FIG. 5C, the depth of about 2 μm is used using the pattern of the oxide film 4 as a mask. The trench 5 is formed by dry etching. Thereafter, the entire surface (both the main surface and the back surface of the semiconductor layer) is subjected to oxide film etching to expose the silicon layer (p-type well 3b) in the active region of the lateral MOSFET 32. Further, a sacrificial oxide film is formed at a high temperature for a long time, and then the oxide film is removed, thereby smoothing the corners of the groove 5 and forming the groove (silicon groove) 5 with a gate oxide film having a uniform thickness. The shape of the groove can be formed.

次に、図５（ｄ）に示すように、アクティブ領域に対するゲート酸化を行ない、シリコン溝５の壁面（側面と底面）にトレンチ型パワーＭＯＳＦＥＴ３０用のゲート酸化膜６ａを形成し、ｐ型ウエル３ｂ上に横型ＭＯＳＦＥＴ３２用のゲート酸化膜６ｂをそれぞれ約８０ｎｍ形成する。   Next, as shown in FIG. 5 (d), gate oxidation is performed on the active region to form a gate oxide film 6a for the trench type power MOSFET 30 on the wall surface (side surface and bottom surface) of the silicon trench 5, and p-type well 3b. A gate oxide film 6b for the lateral MOSFET 32 is formed thereon with a thickness of about 80 nm.

次に、図５（ｅ）に示すように、ゲート酸化膜６ａ、６ｂ、酸化膜４上に、これらの表面がほぼ平坦となるように、リンをドープしてある多結晶シリコン層７を堆積し、その後、多結晶シリコン層７をエッチングする領域をホトレジスト２９でパターニングする。   Next, as shown in FIG. 5E, a polycrystalline silicon layer 7 doped with phosphorus is deposited on the gate oxide films 6a and 6b and the oxide film 4 so that the surfaces thereof are substantially flat. Thereafter, a region for etching the polycrystalline silicon layer 7 is patterned with a photoresist 29.

次に、ホトレジスト２９をマスクにしてエッチバックを行なうことにより、図６（ｆ）に示すように、パワーＭＯＳＦＥＴ３０のゲート電極として使用する多結晶シリコン層７ａ、７ｂと横型ＭＯＳＦＥＴ３２のゲート電極となり厚さが約１μｍの多結晶シリコン層７ｃがパターニングされる。この場合、多結晶シリコン層７ｂはゲート電極１５ｂに接続されるため、多結晶シリコン層７ａよりも厚くパターニングする。   Next, by performing etch back using the photoresist 29 as a mask, the polycrystalline silicon layers 7a and 7b used as the gate electrode of the power MOSFET 30 and the gate electrode of the lateral MOSFET 32 are formed as shown in FIG. A polycrystalline silicon layer 7c having a thickness of about 1 μm is patterned. In this case, since the polycrystalline silicon layer 7b is connected to the gate electrode 15b, it is patterned to be thicker than the polycrystalline silicon layer 7a.

次に、図６（ｇ）に示すように、ホトレジスト２５と多結晶シリコン層７ａ、７ｂをマスクにして、約４×１０１３ｃｍ−２のボロンをイオン打ち込みして、トレンチ型パワーＭＯＳＦＥＴ３０のボディ（チャネル）となるｐ型拡散層（ボディ拡散層）８を形成する。 Next, as shown in FIG. 6 (g), boron of about 4 × 10 13 cm −2 is ion-implanted using the photoresist 25 and the polycrystalline silicon layers 7a and 7b as a mask to form the body of the trench type power MOSFET 30. A p-type diffusion layer (body diffusion layer) 8 to be a (channel) is formed.

次に、図６（ｈ）に示すように、ホトレジスト２５を除去した状態で拡散を行ない、ｐ型拡散層８を深さ約１．５μｍに伸ばし、その後、横型ＭＯＳＦＥＴ３２のドレイン耐圧向上に必要な低濃度ｎ型オフセット層９ａを形成するために、全面に約５×１０１２ｃｍ−２のリンをイオン打ち込みする。このとき、低濃度ｎ型拡散層９ｂ、９ｃも同時に形成されるが、これらの拡散領域９ｂ、９ｃは、その後、高濃度の不純物層を形成するときに実質的にはなくなる。その後、厚さ約５０ｎｍの酸化膜１０と厚さ約２５０ｎｍの多結晶シリコン層１１を堆積する。 Next, as shown in FIG. 6 (h), diffusion is performed with the photoresist 25 removed, the p-type diffusion layer 8 is extended to a depth of about 1.5 μm, and then necessary for improving the drain breakdown voltage of the lateral MOSFET 32. In order to form the low-concentration n-type offset layer 9a, phosphorus of about 5 × 10 12 cm −2 is ion-implanted on the entire surface. At this time, the low-concentration n-type diffusion layers 9b and 9c are also formed at the same time. However, these diffusion regions 9b and 9c are substantially eliminated when a high-concentration impurity layer is formed thereafter. Thereafter, an oxide film 10 having a thickness of about 50 nm and a polycrystalline silicon layer 11 having a thickness of about 250 nm are deposited.

次に、多結晶シリコン層１１にボロンをイオン打ち込みし、多結晶シリコンダイオード４４の低濃度ｐ型領域１１ａや高抵抗の多結晶シリコン抵抗（図示省略）を形成する。その後、図７（ｉ）に示すように、ホトレジスト２４をマスクにして、約１×１０１５ｃｍ−２のボロンをイオン打ち込みし、トレンチ型パワーＭＯＳＦＥＴ３０と横型ＭＯＳＦＥＴ３２のｐ型ボディコンタクト用拡散層として、深さ約４０ｎｍの高濃度ｐ型拡散層１２ａ、１２ｂを同時に形成するとともに、多結晶シリコンダイオード４４の高濃度アノード領域１１ｃを同時に形成する。 Next, boron is ion-implanted into the polycrystalline silicon layer 11 to form a low-concentration p-type region 11a of the polycrystalline silicon diode 44 and a high-resistance polycrystalline silicon resistor (not shown). Thereafter, as shown in FIG. 7 (i), boron of about 1 × 10 15 cm −2 is ion-implanted using the photoresist 24 as a mask to form a p-type body contact diffusion layer of the trench power MOSFET 30 and the lateral MOSFET 32. The high-concentration p-type diffusion layers 12a and 12b having a depth of about 40 nm are simultaneously formed, and the high-concentration anode region 11c of the polycrystalline silicon diode 44 is simultaneously formed.

次に、図７（ｊ）に示すように、ホトレジスト２６をマスクにして、ヒ素を約５×１０１３ｃｍ−２程度イオン打ち込みし、トレンチ型パワーＭＯＳＦＥＴ３０のソース拡散層１３ａ、横型ＭＯＳＦＥＴ３２のソース拡散層１３ｂとドレイン拡散層１３ｃをそれぞれ同時に深さ約３０ｎｍ程度形成する。このとき多結晶シリコンダイオード４４の高濃度カソード領域１１ｂも同時に形成する。 Next, as shown in FIG. 7J, arsenic is ion-implanted to about 5 × 10 13 cm −2 using the photoresist 26 as a mask, and the source diffusion layer 13a of the trench type power MOSFET 30 and the source diffusion of the lateral MOSFET 32 are implanted. The layer 13b and the drain diffusion layer 13c are simultaneously formed to a depth of about 30 nm. At this time, the high-concentration cathode region 11b of the polycrystalline silicon diode 44 is also formed at the same time.

次に、図７（ｋ）に示すように、約５００ｎｍの酸化膜１４を堆積してコンタクト部の形成を行なうとともに、トレンチ型パワーＭＯＳＦＥＴ３０のソース電極１５ａ、ゲート電極１５ｂ、横型ＭＯＳＦＥＴのソース電極１５ｄ、ボディ電極１５ｃ、ドレイン電極１５ｅ、多結晶シリコンダイオード４４のカソード電極１５ｆ、アノード電極１５ｇを形成する。   Next, as shown in FIG. 7 (k), an oxide film 14 of about 500 nm is deposited to form a contact portion, and the source electrode 15a and gate electrode 15b of the trench power MOSFET 30 and the source electrode 15d of the lateral MOSFET are formed. The body electrode 15c, the drain electrode 15e, the cathode electrode 15f of the polycrystalline silicon diode 44, and the anode electrode 15g are formed.

最後に、図１に示すように、各電極上に保護膜１６を形成するとともに、ＦＥＴ３０のソース電極パッド１７などの窓開けを行なうとともに、半導体チップ（基板１）の裏面をエッチングして、裏面電極１８をドレイン電極として形成する。   Finally, as shown in FIG. 1, a protective film 16 is formed on each electrode, a window of the source electrode pad 17 and the like of the FET 30 is opened, and the back surface of the semiconductor chip (substrate 1) is etched. The electrode 18 is formed as a drain electrode.

本実施形態によれば、トレンチ型パワーＭＯＳＦＥＴ３０のソース拡散層１３ａと横型ＭＯＳＦＥＴ３２のソース拡散層１３ｂとの形成を溝５の穴埋め工程後に同時に行っているため、ソース拡散層１３ａ、１３ｂのソース・ボディ接合深さ（ソース拡散層の深さ）を同じまたはソース拡散層１３ａの深さをソース拡散層１３ｂの深さよりも浅くすることができる。すなわち、通常、トレンチ型パワーＭＯＳＦＥＴ３０のしきい電圧（しきい値）は横型ＭＯＳＦＥＴ３２のしきい電圧よりも高く設定されるので、横型ＭＯＳＦＥＴ３２のボディ拡散層（ソース領域）１２ｂより高濃度の拡散層をボディ拡散層８に使用する。このため、ソース拡散層１３ａのソース・ボディ間接合の方がソース拡散層１３ｂのソース・ボディ間接合よりも浅くなる。ただし、同じ濃度のｐ型拡散層をボディ拡散層１２ｂ、８に用いた場合には、両者（ソース拡散層１３ａ、１３ｂ）の接合の深さは同じになる。   According to the present embodiment, since the source diffusion layer 13a of the trench type power MOSFET 30 and the source diffusion layer 13b of the lateral MOSFET 32 are formed simultaneously after the step of filling the groove 5, the source body of the source diffusion layers 13a and 13b is formed. The junction depth (the depth of the source diffusion layer) can be the same, or the depth of the source diffusion layer 13a can be made shallower than the depth of the source diffusion layer 13b. That is, normally, the threshold voltage (threshold value) of the trench type power MOSFET 30 is set higher than the threshold voltage of the lateral MOSFET 32. Therefore, a diffusion layer having a higher concentration than the body diffusion layer (source region) 12b of the lateral MOSFET 32 is formed. Used for the body diffusion layer 8. For this reason, the source-body junction of the source diffusion layer 13a is shallower than the source-body junction of the source diffusion layer 13b. However, when p-type diffusion layers having the same concentration are used for the body diffusion layers 12b and 8, the junction depths of the two (source diffusion layers 13a and 13b) are the same.

このように、トレンチ溝形成工程後にソース拡散層１３ａ、１３ｂを同時に形成しているため、ソース形成用マスクが１枚で済み、製造工程数を少なくすることができるとともに製造コスト（プロセスコスト）の低減に寄与することができる。   Thus, since the source diffusion layers 13a and 13b are formed at the same time after the trench groove forming step, only one source forming mask is required, and the number of manufacturing steps can be reduced and the manufacturing cost (process cost) can be reduced. It can contribute to reduction.

さらに、本実施形態によれば、高温の下で長時間犠牲酸化膜を形成する工程を含むトレンチ溝形成工程後にソース拡散層１３ａ、１３ｂやボディ拡散層８、１２ｂを形成しているため、ソース拡散層１３ａ、１３ｂおよびボディ拡散層８、１２ｂを浅くすることができる。さらに、ソース拡散層１３ｂとドレイン用の低濃度ｎ型オフセット層９ａは多結晶シリコンゲート電極７ｃに対し、自己整合で形成する。このため、横型ＭＯＳＦＥＴ３２に関しては、実効チャネル長（多結晶シリコン層７ｃの幅）を短くすることができるともに、相互コンダクタンスｇｍを高くすることができ、横型ＭＯＳＦＥＴ３２の微細化およびチップ面積の低減による低コスト化が可能になる。またソース拡散層１３ａ、１３ｂを浅くできるため、ゲート・ソース間容量を低減することができる。特に、トレンチ型パワーＭＯＳＦＥＴ３０に関しては、ゲート・ソース間容量を低減できるだけでなく、チャネル長を短くすることができるため、低損失化が可能になる。   Furthermore, according to the present embodiment, the source diffusion layers 13a and 13b and the body diffusion layers 8 and 12b are formed after the trench groove forming step including the step of forming a sacrificial oxide film for a long time at a high temperature. Diffusion layers 13a and 13b and body diffusion layers 8 and 12b can be made shallow. Further, the source diffusion layer 13b and the low concentration n-type offset layer 9a for the drain are formed in self-alignment with the polycrystalline silicon gate electrode 7c. Therefore, with respect to the lateral MOSFET 32, the effective channel length (the width of the polycrystalline silicon layer 7c) can be shortened, the mutual conductance gm can be increased, and the lateral MOSFET 32 can be miniaturized and reduced by reducing the chip area. Cost can be reduced. Further, since the source diffusion layers 13a and 13b can be made shallow, the gate-source capacitance can be reduced. In particular, for the trench type power MOSFET 30, not only the gate-source capacitance can be reduced, but also the channel length can be shortened, so that the loss can be reduced.

また、本実施形態によれば、多結晶シリコンダイオード４４に使用するシリコン層（１１ａ〜１１ｃ）の厚さを横型ＭＯＳＦＥＴ３２のゲートに使用するシリコン層７ｃに比べて薄くしているため、耐圧特性を安定化することができる。   In addition, according to the present embodiment, since the thickness of the silicon layers (11a to 11c) used for the polycrystalline silicon diode 44 is made thinner than that of the silicon layer 7c used for the gate of the lateral MOSFET 32, the breakdown voltage characteristics are improved. Can be stabilized.

具体的には、横型ＭＯＳＦＥＴ３２のシリコン層７ｃの厚さは、例えば、約１００ｎｍと厚いのに対して、多結晶シリコンダイオード４４のシリコン層１１ａ〜１１ｃの厚さは約２５ｎｍと、シリコン層７ｃの厚さに対して１５％以上薄く形成してあり、多結晶シリコンダイオード４４の耐圧特性を安定化することができる。   Specifically, the thickness of the silicon layer 7c of the lateral MOSFET 32 is, for example, as thick as about 100 nm, whereas the thickness of the silicon layers 11a to 11c of the polycrystalline silicon diode 44 is about 25 nm. It is formed to be 15% or more thinner than the thickness, and the breakdown voltage characteristic of the polycrystalline silicon diode 44 can be stabilized.

この理由は以下の通りである。横型ＭＯＳＦＥＴ３２のゲート電極に接続されるシリコン層７ｃは、トレンチ型パワーＭＯＳＦＥＴ３０の溝５に多結晶シリコン層７を埋め込んだ後、平坦化する必要がある。このため、横型ＭＯＳＦＥＴ３２の多結晶シリコン層７ｃは約５０ｎｍ以上の厚さに形成することが望ましい。一方、多結晶シリコンダイオード４４のシリコン層（１１ａ〜１１ｃ）の膜厚は約４０ｎｍ以下に薄くして、拡散層１３ａ、１３ｂやボディ拡散層８の形成と同一工程で、カソード用ｎ型拡散層１１ｂとアノード用ｐ型拡散層１１ｃを形成することで、これらの拡散層１１ｂ、１１ｃを多結晶シリコン層１１の底部まで形成することができる。これにより、多結晶シリコンダイオード４４内における電界が深さ方向に対して一定となるため、多結晶シリコンダイオード４４の耐圧特性が安定化することになる。また、実効的に動作する接合面積の変動がシリコン層１１の厚さの変動による影響を受けにくくなるため、多結晶シリコンダイオード４４の順方向電圧の温度変化または多結晶シリコンダイオード４４の逆方向リーク電流の温度変化を利用して、例えば、温度検出制御回路を構成した場合、この温度検出制御回路の精度を高めることができる。   The reason is as follows. The silicon layer 7 c connected to the gate electrode of the lateral MOSFET 32 needs to be flattened after the polycrystalline silicon layer 7 is buried in the trench 5 of the trench power MOSFET 30. For this reason, the polycrystalline silicon layer 7c of the lateral MOSFET 32 is desirably formed to a thickness of about 50 nm or more. On the other hand, the thickness of the silicon layers (11a to 11c) of the polycrystalline silicon diode 44 is reduced to about 40 nm or less, and the n-type diffusion layer for cathode is formed in the same process as the formation of the diffusion layers 13a and 13b and the body diffusion layer 8. By forming 11b and the anode p-type diffusion layer 11c, these diffusion layers 11b and 11c can be formed up to the bottom of the polycrystalline silicon layer 11. As a result, the electric field in the polycrystalline silicon diode 44 becomes constant with respect to the depth direction, so that the breakdown voltage characteristic of the polycrystalline silicon diode 44 is stabilized. In addition, since the variation of the junction area that operates effectively is less affected by the variation of the thickness of the silicon layer 11, the temperature change of the forward voltage of the polycrystalline silicon diode 44 or the reverse leakage of the polycrystalline silicon diode 44 occurs. For example, when a temperature detection control circuit is configured using the temperature change of the current, the accuracy of the temperature detection control circuit can be increased.

さらに、多結晶シリコン層１１ａは多結晶シリコンを用いた高抵抗素子にも使用できるため、シリコン層１１ａの厚さを多結晶シリコン層７ｃの厚さよりも１５％以上薄くすることにより、高濃度でもシート抵抗の高い抵抗素子を実現することができる。このため、このような抵抗素子を用いれば、抵抗値の絶対値の精度が向上し、さらに温度による抵抗値の変動を小さくすることができる。   Furthermore, since the polycrystalline silicon layer 11a can be used for a high resistance element using polycrystalline silicon, the thickness of the silicon layer 11a is made 15% or more thinner than the thickness of the polycrystalline silicon layer 7c, so that even at a high concentration. A resistive element having a high sheet resistance can be realized. For this reason, if such a resistance element is used, the accuracy of the absolute value of the resistance value can be improved, and the variation of the resistance value due to temperature can be reduced.

また、本実施形態によれば、ソース拡散層１３ａ、１３ｂを同時に形成するとともに、ソース拡散層１３ａ、１３ｂの形成と同時に、多結晶シリコンダイオード４４（４５、４６）のカソード領域１１ｆや多結晶シリコン抵抗への不純物ドープを同時に行うことや、さらに、ｐ型ボディコンタクト用拡散層１２ａの形成と同時に多結晶シリコンダイオード４４のアノード領域１１ｃや多結晶シリコン抵抗への不純物ドープを同時に行うことで、プロセスの低コスト化が可能になる。   According to the present embodiment, the source diffusion layers 13a and 13b are formed at the same time, and simultaneously with the formation of the source diffusion layers 13a and 13b, the cathode region 11f of the polycrystalline silicon diode 44 (45, 46) and the polycrystalline silicon. By simultaneously doping the resistor with impurities, and simultaneously forming the p-type body contact diffusion layer 12a, simultaneously doping the anode region 11c of the polycrystalline silicon diode 44 and the polycrystalline silicon resistor with the process. The cost can be reduced.

（実施形態２）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置をパワースイッチシステムのスイッチ素子に適用したときの実施形態を図８にしたがって説明する。
本実施形態における保護機能内蔵絶縁ゲート型半導体装置は、多結晶シリコンダイオード４０〜４６、キャパシタ４８、多結晶シリコン抵抗５０〜５６、トレンチ型ＭＯＳＦＥＴ３０、３１、横型ＭＯＳＦＥＴ３２〜３７を備えて構成されており、ＭＯＳＦＥＴ３０が負荷を駆動する駆動源として、ドレイン端子６０を介して負荷に接続されている。トレンチ型ＭＯＳＦＥＴ３１はＭＯＳＦＥＴ３０と同じデバイス構造を有し、チップ面積だけが１／１００〜１／５０００と小さい電流検出用の素子として構成されており、ゲート電極が、ＭＯＳＦＥＴ３０のゲートとともに抵抗５０を介してゲート端子６１に接続され、ソース電極が抵抗５１を介してソース端子６２に接続されている。トレンチ型ＭＯＳＦＥＴ３１は、横型ＭＯＳＦＥＴ３２、抵抗５１とともに過電流保護回路を構成し、ＭＯＳＦＥＴ３０のドレイン電流が過剰に流れたときに、このドレイン電流とともに自身のドレイン電流も増加するようになっている。そして、ドレイン電流の増加に伴ってトレンチ型ＭＯＳＦＥＴ３１のゲート電圧（抵抗５１の電圧）が設定電圧を超えると横型ＭＯＳＦＥＴ３２がオンして、パワーＭＯＳＦＥＴ３０のゲート電圧を低下させるようになっており、過電流保護回路により、パワーＭＯＳＦＥＴ３０に過大なドレイン電流が流れるのを防止することができる。 (Embodiment 2)
Next, an embodiment when the insulated gate semiconductor device with a built-in protection function according to the present invention is applied to a switch element of a power switch system will be described with reference to FIG.
The insulated gate semiconductor device with a built-in protection function according to the present embodiment includes polycrystalline silicon diodes 40 to 46, a capacitor 48, polycrystalline silicon resistors 50 to 56, trench MOSFETs 30 and 31, and lateral MOSFETs 32 to 37. The MOSFET 30 is connected to the load via the drain terminal 60 as a drive source for driving the load. The trench type MOSFET 31 has the same device structure as the MOSFET 30 and is configured as a current detection element having a chip area as small as 1/100 to 1/5000, and the gate electrode is connected to the gate of the MOSFET 30 via the resistor 50. Connected to the gate terminal 61, the source electrode is connected to the source terminal 62 via the resistor 51. The trench MOSFET 31 constitutes an overcurrent protection circuit together with the lateral MOSFET 32 and the resistor 51, and when the drain current of the MOSFET 30 flows excessively, the drain current of the trench MOSFET 31 also increases. When the gate voltage of the trench MOSFET 31 (the voltage of the resistor 51) exceeds the set voltage as the drain current increases, the lateral MOSFET 32 is turned on and the gate voltage of the power MOSFET 30 is lowered. The protection circuit can prevent an excessive drain current from flowing through the power MOSFET 30.

一方、ダイオード４０、４１はパワーＭＯＳＦＥＴ３０、３１のゲートを保護するゲート保護ダイオードとして構成されており、ダイオード４２は抵抗５５とともに簡易型の定電圧回路を構成し、ツェナーダイオードとして機能するダイオード４２と抵抗５５との交点に定電圧を発生するようになっている。ダイオード４３は複数個のダイオードが直列接続されて構成されており、抵抗５６、横型ＭＯＳＦＥＴ３７とともに温度検出回路を構成し、チップ温度の上昇に伴ってダイオード４３の端子電圧が低下し、チップ温度が規定温度以上に上昇したときに、ＭＯＳＦＥＴ３７がオン状態からオフ状態に変化し、ＭＯＳＦＥＴ３７のドレイン電圧が高電圧に変化するように構成されている。抵抗５４はＭＯＳＦＥＴ３６とともにインバータを構成し、温度検出回路によってチップ温度が規定温度以上に上昇したことが検出されたときに、ＭＯＳＦＥＴ３７のドレイン電圧が高電圧になるに伴って、ＭＯＳＦＥＴ３６のドレインが低電圧となるように構成されている。抵抗５２、５３、ＭＯＳＦＥＴ３４、３５はラッチ回路を構成しており、ＭＯＳＦＥＴ３６のドレイン電圧が低電圧となったときに、ＭＯＳＦＥＴ３４のドレイン電圧が高電圧となってＭＯＳＦＥＴ３３をオンさせるようになっている。ＭＯＳＦＥＴ３３は遮断回路を構成するようになっており、ＭＯＳＦＥＴ３３がオンになるとＭＯＳＦＥＴ３０、３１のゲート電圧が低下し、ＭＯＳＦＥＴ３０、３１が遮断状態（オフ）になる。この場合、ラッチ回路の働きにより遮断回路が一度働くと、チップ温度が規定温度以下に下がってもパワーＭＯＳＦＥＴ３０、３１の遮断状態は保持される。この遮断状態を解除するためには、ゲート端子６１の電圧を一旦０ボルトに低下させてラッチ回路をリセットさせる。なお、ラッチ回路の抵抗５２の抵抗値は抵抗５３の抵抗値よりも約一桁高い値に設定されている。このため、室温ではゲート端子６１に電圧が印加されても、ＭＯＳＦＥＴ３３は常にオフ状態に維持され、印加電圧のレベルがしきい電圧を超えるとパワーＭＯＳＦＥＴ３０、３１がオンすることになる。   On the other hand, the diodes 40 and 41 are configured as gate protection diodes that protect the gates of the power MOSFETs 30 and 31, and the diode 42 forms a simple constant voltage circuit together with the resistor 55, and the diode 42 that functions as a Zener diode and the resistor A constant voltage is generated at the intersection with 55. The diode 43 is formed by connecting a plurality of diodes in series, and constitutes a temperature detection circuit together with the resistor 56 and the lateral MOSFET 37, and the terminal voltage of the diode 43 decreases as the chip temperature increases, and the chip temperature is specified. When the temperature rises above the temperature, the MOSFET 37 changes from an on state to an off state, and the drain voltage of the MOSFET 37 changes to a high voltage. The resistor 54 constitutes an inverter together with the MOSFET 36. When the temperature detection circuit detects that the chip temperature has risen above the specified temperature, the drain voltage of the MOSFET 36 becomes lower as the drain voltage of the MOSFET 37 becomes higher. It is comprised so that. The resistors 52 and 53 and the MOSFETs 34 and 35 constitute a latch circuit, and when the drain voltage of the MOSFET 36 becomes low, the drain voltage of the MOSFET 34 becomes high and turns on the MOSFET 33. The MOSFET 33 constitutes a cutoff circuit. When the MOSFET 33 is turned on, the gate voltages of the MOSFETs 30 and 31 are lowered, and the MOSFETs 30 and 31 are turned off (off). In this case, once the cutoff circuit is activated by the action of the latch circuit, the cutoff state of the power MOSFETs 30 and 31 is maintained even if the chip temperature falls below the specified temperature. In order to release this shut-off state, the voltage of the gate terminal 61 is once lowered to 0 volts to reset the latch circuit. Note that the resistance value of the resistor 52 of the latch circuit is set to a value about one digit higher than the resistance value of the resistor 53. For this reason, even if a voltage is applied to the gate terminal 61 at room temperature, the MOSFET 33 is always kept off, and when the level of the applied voltage exceeds the threshold voltage, the power MOSFETs 30 and 31 are turned on.

また、ダイオード４４〜４６はゲート端子６１の電圧がソース端子６２の電圧よりも低下したときに、寄生トランジスタを通って、ソース端子６２からゲート端子６１にリーク電流が流れるのを防止するようになっている。なお、この寄生トランジスタは、例えば、ｎ型エピタキシャル層２をコレクタ、ｐ型ウエル３ｂをベース、ｎ型拡散層１３ｃをエミッタとして構成される。またキャパシタ４８は周囲の回路からの雑音によりラッチ回路が誤動作しないように電圧変動を抑制するために設けられている。   The diodes 44 to 46 prevent leakage current from flowing from the source terminal 62 to the gate terminal 61 through the parasitic transistor when the voltage at the gate terminal 61 is lower than the voltage at the source terminal 62. ing. The parasitic transistor is configured, for example, using the n-type epitaxial layer 2 as a collector, the p-type well 3b as a base, and the n-type diffusion layer 13c as an emitter. The capacitor 48 is provided to suppress voltage fluctuation so that the latch circuit does not malfunction due to noise from surrounding circuits.

上記過電流検出制御回路においては、室温でゲート端子６１に電圧が印加されると、ＭＯＳＦＥＴ３３がオフ状態にあるため、パワーＭＯＳＦＥＴ３０、３１がオンになる。ＭＯＳＦＥＴ３０によって負荷が駆動されているときに、負荷に過電流が流れると、電流センス用ＭＯＳＦＥＴ３１のドレイン電流も増加し、抵抗５１の端子電圧が設定電圧を越えるとＭＯＳＦＥＴ３２がオンになり、パワーＭＯＳＦＥＴ３０のゲート電圧が低下するため、パワーＭＯＳＦＥＴ３０に過大なドレイン電流が流れるのを防止することができる。   In the overcurrent detection control circuit, when a voltage is applied to the gate terminal 61 at room temperature, the power MOSFETs 30 and 31 are turned on because the MOSFET 33 is in an off state. When an overcurrent flows through the load while the load is driven by the MOSFET 30, the drain current of the current sensing MOSFET 31 also increases. When the terminal voltage of the resistor 51 exceeds the set voltage, the MOSFET 32 is turned on, and the power MOSFET 30 Since the gate voltage decreases, it is possible to prevent an excessive drain current from flowing through the power MOSFET 30.

一方、ＦＥＴ３０によって負荷が駆動されているときに、チップ温度が規定温度以上に上昇すると、ＭＯＳＦＥＴ３７がオンからオフに変化し、ＭＯＳＦＥＴ３７のドレイン電圧が高電圧になる。これによりＭＯＳＦＥＴ３６のドレイン電圧が低電圧となり、ＭＯＳＦＥＴ３４のドレイン電圧が高電圧となってＭＯＳＦＥＴ３３がオンになる、これによりパワーＭＯＳＦＥＴ３０、３１がオフになり、チップ温度が規定温度以上になったときにＭＯＳＦＥＴ３０を遮断状態に保持することができる。   On the other hand, when the load is driven by the FET 30 and the chip temperature rises above the specified temperature, the MOSFET 37 changes from on to off, and the drain voltage of the MOSFET 37 becomes high. As a result, the drain voltage of the MOSFET 36 becomes low, the drain voltage of the MOSFET 34 becomes high, and the MOSFET 33 is turned on. As a result, the power MOSFETs 30 and 31 are turned off. Can be kept in a shut-off state.

本実施形態によれば、パワーＭＯＳＦＥＴ３０、３１、横型ＭＯＳＦＥＴ３２〜３７として、前記実施形態の製造工程を用いて製造されたものを使用しているため、プロセスコストが安く低損失なパワーＭＯＳＦＥＴ３０、３１を用いることができるとともに、入力容量が小さく微細化が容易な横型ＭＯＳＦＥＴ３２〜３７を用いることができる。   According to the present embodiment, since the power MOSFETs 30 and 31 and the lateral MOSFETs 32 to 37 are manufactured using the manufacturing process of the embodiment, the power MOSFETs 30 and 31 having low process costs and low loss are used. The lateral MOSFETs 32 to 37 that can be used and have a small input capacitance and can be easily miniaturized can be used.

また、本実施形態によれば、ダイオード４０〜４６、抵抗５０〜５５としてプロセス工程の追加なしで第２シリコン層（１１ａ〜１１ｃ）を用いたダイオードや抵抗を使用できるため、寄生素子が構成されない多結晶シリコンダイオードや多結晶シリコン抵抗をトレンチ型パワーＭＯＳＦＥＴと横型ＭＯＳＦＥＴを内蔵した半導体装置に低コストで形成することができる。   In addition, according to the present embodiment, since the diodes and resistors using the second silicon layers (11a to 11c) can be used as the diodes 40 to 46 and the resistors 50 to 55 without additional process steps, no parasitic elements are formed. A polycrystalline silicon diode or a polycrystalline silicon resistor can be formed at a low cost in a semiconductor device incorporating a trench type power MOSFET and a lateral MOSFET.

さらに、本実施形態によれば、パワーＭＯＳＦＥＴチップに過電流検出制御回路や温度検出制御回路を低コストに内蔵することができるため、例えば、自動車分野におけるパワースイッチシステムのスイッチ素子として使用した場合、外付け回路なしで通常の過負荷状態に対してパワーＭＯＳＦＥＴが破壊するを防止できるため、信頼性の高いパワースイッチシステムを実現することができる。   Furthermore, according to the present embodiment, since the overcurrent detection control circuit and the temperature detection control circuit can be built into the power MOSFET chip at low cost, for example, when used as a switch element of a power switch system in the automotive field, Since the power MOSFET can be prevented from being destroyed with respect to a normal overload state without an external circuit, a highly reliable power switch system can be realized.

また、本実施形態によれば、チップ温度が規定温度以上になってＭＯＳＦＥＴ３０が遮断状態に保持されたときでも、ゲート端子に０電圧を印加することで遮断状態を容易に解除することができるため、使い勝手の良いパワースイッチシステムを実現することができる。   Further, according to the present embodiment, even when the chip temperature becomes equal to or higher than the specified temperature and the MOSFET 30 is held in the cutoff state, the cutoff state can be easily released by applying 0 voltage to the gate terminal. A user-friendly power switch system can be realized.

（実施形態３）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置をゲート保護機能だけを内蔵した回路に適用したときの実施形態を図９および図１０にしたがって説明する。図９はゲート保護回路の回路構成図、図１０は保護機能内蔵絶縁ゲート型半導体装置の縦断面図である。なお、図９と図１０において、前記各実施形態と同一のものには同一符号を付してそれらの詳細な説明は省略する。 (Embodiment 3)
Next, an embodiment when the insulated gate semiconductor device with built-in protection function according to the present invention is applied to a circuit with only a built-in gate protection function will be described with reference to FIGS. FIG. 9 is a circuit configuration diagram of the gate protection circuit, and FIG. 10 is a longitudinal sectional view of the insulated gate semiconductor device with built-in protection function. In FIG. 9 and FIG. 10, the same components as those in the above-described embodiments are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態における半導体装置は、トレンチ型パワーＭＯＳＦＥＴ３０と多結晶シリコンダイオード（ゲート保護ダイオード）４７を備えて構成されており、ＭＯＳＦＥＴ３０のドレイン電極がドレイン端子６０に、ソース電極がソース端子６２に、ゲート電極がゲート端子６１に接続され、バック・ツー・バック接続された多段の多結晶シリコンダイオード４７の両端がソース端子６２とゲート端子６１に接続されている。すなわち、温度検出制御回路や過電流検出制御回路に用いる横型絶縁ゲート型半導体素子は内蔵していないが、トレンチ型パワーＭＯＳＦＥＴ３０と、このＦＥＴ３０を保護するための多結晶シリコンダイオード４７を備えて構成されている。本実施形態の多段の多結晶シリコンダイオード４７は、中心が高濃度ｎ型拡散層１１ｆで形成され、その周辺に低濃度ｐ型拡散層１
１ｃが形成され、さらにその周辺に高濃度ｎ型拡散層１１ｅが形成され、さらにその周辺に低濃度ｐ型拡散層１１ｂが形成され、さらにその周辺に高濃度ｎ型拡散層１１ｄが形成され、全体として、リング状の多結晶シリコンダイオードを構成するようになっている。この多結晶シリコンダイオード４７は、図２および図３に示す高濃度ｐ型拡散層１１ｂ、アノード電極１５ｇが不要となるため、小面積でもパワーＭＯＳＦＥＴ３０のゲート電極を静電破壊から防止することができる。なお、ダイオード４７の中心にはゲート電極１５ｉが形成されており、このゲート電極１５ｉはボンディングワイヤとの接続ができるようにゲートパッド１７ｂを形成するようになっている。 The semiconductor device according to the present embodiment includes a trench type power MOSFET 30 and a polycrystalline silicon diode (gate protection diode) 47. The drain electrode of the MOSFET 30 is the drain terminal 60, the source electrode is the source terminal 62, and the gate. The electrodes are connected to the gate terminal 61, and both ends of the back-to-back-connected multistage polycrystalline silicon diode 47 are connected to the source terminal 62 and the gate terminal 61. That is, the lateral insulated gate semiconductor element used for the temperature detection control circuit and the overcurrent detection control circuit is not built in, but includes a trench type power MOSFET 30 and a polycrystalline silicon diode 47 for protecting the FET 30. ing. The multi-stage polycrystalline silicon diode 47 of the present embodiment is formed with a high concentration n-type diffusion layer 11f at the center and the low concentration p-type diffusion layer 1 in the periphery thereof.
1c is formed, a high-concentration n-type diffusion layer 11e is formed in the periphery thereof, a low-concentration p-type diffusion layer 11b is formed in the periphery thereof, and a high-concentration n-type diffusion layer 11d is formed in the periphery thereof. As a whole, a ring-shaped polycrystalline silicon diode is formed. Since the polycrystalline silicon diode 47 does not require the high-concentration p-type diffusion layer 11b and the anode electrode 15g shown in FIGS. 2 and 3, the gate electrode of the power MOSFET 30 can be prevented from electrostatic breakdown even in a small area. . A gate electrode 15i is formed at the center of the diode 47, and this gate electrode 15i forms a gate pad 17b so that it can be connected to a bonding wire.

本実施形態における温度検出制御回路の特徴とするところは、パワーＭＯＳＦＥＴ３０として、ソース拡散層１３ａ、ボディ（チャネル）拡散層８を溝５の形成後に形成したものを用いるとともに、多結晶シリコンダイオード４７として、トレンチ型パワーＭＯＳＦＥＴ３０に用いた多結晶シリコン層７ａ、７ｂの溝５に引き出された領域の膜厚ｘ（図１に示す横型ＭＯＳＦＥＴ３２の多結晶シリコン層７ｃの厚さに相当）よりも薄い膜厚ｙの第２のシリコン層（１１ｂ〜１１ｆ）を形成したものを用いた点にある。   A feature of the temperature detection control circuit in the present embodiment is that a power MOSFET 30 having a source diffusion layer 13a and a body (channel) diffusion layer 8 formed after the formation of the groove 5 is used as a polycrystalline silicon diode 47. A film thinner than the film thickness x (corresponding to the thickness of the polycrystalline silicon layer 7c of the lateral MOSFET 32 shown in FIG. 1) in the region drawn into the trench 5 of the polycrystalline silicon layers 7a and 7b used in the trench type power MOSFET 30 This is in that a second silicon layer (11b to 11f) having a thickness y is formed.

具体的な製造方法は図１と図３に示した多結晶シリコンダイオード４４と同じである。すなわち多結晶シリコン層７ｂの膜厚ｘは約１００ｎｍと厚いのに対して、多結晶シリコンダイオード４７のシリコン層の膜厚ｙは、多結晶シリコン層７ｂの膜厚ｘよりも１５％以上薄く、例えば２５ｎｍ程度の厚さに形成されている。このため、トレンチ型パワーＭＯＳＦＥＴ３０のソース拡散層１３ａの形成と多結晶シリコンダイオード４７のカソード用ｎ型拡散層１１ｄ〜１１ｆを同一工程で行うことができ、プロセスコストの低減に寄与することができる。なお、ダイオード４７としてシリコン層７ｂの膜厚Ｘと同じ厚さのシリコン層または膜厚ｘよりも厚いシリコン層で構成すると、カソード用ｎ型拡散層１１ｄ〜１１ｆがシリコン層の底部に達しないことが生じ、低濃度ｐ型拡散層１１ｂと１１ｃとを分離できなくなって両者が短絡する恐れがある。このため、ダイオード４７の膜厚ｙを膜厚ｘと同じか膜厚ｘよりも厚くするときには、ソース拡散層１３ａの形成工程とは別の工程で、カソード用ｎ型拡散層１１ｄ〜１１ｆを形成することが必要となる。   A specific manufacturing method is the same as that of the polycrystalline silicon diode 44 shown in FIGS. That is, the thickness x of the polycrystalline silicon layer 7b is as thick as about 100 nm, whereas the thickness y of the silicon layer of the polycrystalline silicon diode 47 is 15% or more smaller than the thickness x of the polycrystalline silicon layer 7b. For example, it is formed to a thickness of about 25 nm. Therefore, the formation of the source diffusion layer 13a of the trench power MOSFET 30 and the n-type diffusion layers 11d to 11f for the cathode of the polycrystalline silicon diode 47 can be performed in the same process, which can contribute to a reduction in process cost. When the diode 47 is formed of a silicon layer having the same thickness as the film thickness X of the silicon layer 7b or a silicon layer thicker than the film thickness x, the cathode n-type diffusion layers 11d to 11f do not reach the bottom of the silicon layer. May occur, and the low-concentration p-type diffusion layers 11b and 11c cannot be separated from each other, and the two may be short-circuited. Therefore, when the film thickness y of the diode 47 is the same as or larger than the film thickness x, the cathode n-type diffusion layers 11d to 11f are formed in a process different from the process of forming the source diffusion layer 13a. It is necessary to do.

また本実施形態においては、ダイオード４７として、４個（２組）のバック・ツー・バック接続したダイオードを使用することにより、ソース端子６２とゲート端子６１との間にゲート耐圧として、±１４ボルト程度の電圧が得られるが、このゲート耐圧を±２０ボルト程度とする場合は、６個（３組）のバック・ツー・バックダイオードを使用すれば良い。この場合、高濃度ｎ型拡散層１１ｄ、１１ｅ、１１ｆと低濃度ｐ型拡散層１１ｂ、１１ｃで構成されるｐｎ接合ダイオードの段数を増加させればよいことになる。   In this embodiment, four (two sets) of back-to-back diodes are used as the diode 47, so that the gate breakdown voltage between the source terminal 62 and the gate terminal 61 is ± 14 volts. However, when the gate breakdown voltage is about ± 20 volts, six (three sets) of back-to-back diodes may be used. In this case, it is only necessary to increase the number of pn junction diodes composed of the high-concentration n-type diffusion layers 11d, 11e, 11f and the low-concentration p-type diffusion layers 11b, 11c.

本実施形態によれば、温度検出制御回路を構成する素子として、ソース拡散層１３ａ、カソード用ｎ型拡散層１１ｄ〜１１ｆを同一工程で形成したものを用いているため、プロセスコストを安くすることができるともに、ソース拡散層１３とボディ拡散層（チャネル拡散層）８を形成した後の熱工程を少なくし、チャネル長を短くできるため、低損失かつ入力容量の小さいパワーＭＯＳＦＥＴ３０を用いることができ、性能の向上を図ることができる。   According to the present embodiment, as the elements constituting the temperature detection control circuit, since the source diffusion layer 13a and the cathode n-type diffusion layers 11d to 11f are formed in the same process, the process cost is reduced. In addition, since the heat process after forming the source diffusion layer 13 and the body diffusion layer (channel diffusion layer) 8 can be reduced and the channel length can be shortened, the power MOSFET 30 with low loss and low input capacitance can be used. The performance can be improved.

（実施形態４）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第４実施形態を図１１にしたがって説明する。なお、本実施形態において、前記各実施形態と同一のものについては、同一符号を付してそれらの詳細な説明を省略する。
本実施形態は、パワーＭＯＳトランジスタ３０のゲート酸化膜６ａの厚さを、例えば、約８０ｎｍとして、ゲート酸化膜６ｂの厚さ（約５０ｎｍ）よりも１５％以上厚くしたことを特徴とするものである。 (Embodiment 4)
Next, a fourth embodiment of the insulated gate semiconductor device with a built-in protection function according to the present invention will be described with reference to FIG. In addition, in this embodiment, the same code | symbol is attached | subjected about the same thing as each said embodiment, and those detailed description is abbreviate | omitted.
This embodiment is characterized in that the thickness of the gate oxide film 6a of the power MOS transistor 30 is, for example, about 80 nm, and is 15% or more thicker than the thickness of the gate oxide film 6b (about 50 nm). is there.

ゲート酸化膜６ａの厚さをゲート酸化膜６ｂよりも１５％以上厚くするに際しては、図１２に示すように、ゲート酸化膜６ａを形成後、一旦横型ＭＯＳＦＥＴ３２のアクティブ領域に形成される酸化膜４をホトレジスト２７をマスクにして除去し、その後、改めてゲート酸化膜６ｂを形成することによって実現できる。   When the thickness of the gate oxide film 6a is made 15% or more thicker than that of the gate oxide film 6b, as shown in FIG. 12, the oxide film 4 once formed in the active region of the lateral MOSFET 32 is formed after the gate oxide film 6a is formed. Is removed using the photoresist 27 as a mask, and then the gate oxide film 6b is formed again.

本実施形態によれば、ゲート酸化膜６ａの膜厚をゲート酸化膜６ｂの膜厚よりも厚くしたため、溝５に形成したゲート酸化膜６ａの耐圧劣化を防止することができ、ゲート酸化膜６ａの信頼性を向上させることができる。   According to the present embodiment, since the gate oxide film 6a is made thicker than the gate oxide film 6b, the gate oxide film 6a formed in the trench 5 can be prevented from being deteriorated in breakdown voltage, and the gate oxide film 6a. Reliability can be improved.

また、本実施形態によれば、欠陥の発生しにくい平坦部のゲート酸化膜６ｂをゲート酸化膜６ａよりも薄くしているため、横型ＭＯＳＦＥＴ３２の相互コンダクタンスｇｍを向上させることができる。   Further, according to the present embodiment, since the flat gate oxide film 6b in which defects are hardly generated is made thinner than the gate oxide film 6a, the mutual conductance gm of the lateral MOSFET 32 can be improved.

また、本実施形態によれば、前記実施形態と同様に、素子としてプロセスコストの安いものを用いることができ、また、低損失で入力容量の小さいパワーＭＯＳＦＥＴ３０を用いることができるとともに微細化が容易な横型ＭＯＳＦＥＴ３２を用いることができる。   Further, according to the present embodiment, as in the above-described embodiment, an element having a low process cost can be used, and a power MOSFET 30 having a low loss and a small input capacitance can be used, and miniaturization is easy. A horizontal MOSFET 32 can be used.

（実施形態５）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第５実施形態を図１３にしたがって説明する。 (Embodiment 5)
Next, a fifth embodiment of the insulated gate semiconductor device with a built-in protection function according to the present invention will be described with reference to FIG.

本実施形態は、図１に示す高濃度ｎ型基板１の代わりに、高濃度ｐ型基板１９を使用するとともに、電力用絶縁ゲート型半導体素子として、パワーＭＯＳＦＥＴ３０の代わりに、ＩＧＢＴ３８を形成したものであり、他の構成は図１１と同様であり、同一のものには同一符号を付してそれらの詳細な説明は省略する。   In the present embodiment, a high-concentration p-type substrate 19 is used instead of the high-concentration n-type substrate 1 shown in FIG. 1, and an IGBT 38 is formed instead of the power MOSFET 30 as a power insulated gate semiconductor element. The other configurations are the same as those in FIG. 11. The same components are denoted by the same reference numerals, and detailed description thereof is omitted.

ＩＧＢＴ３８は、ｐ型基板１９をコレクタ、ｎ型エピキャシタル層２をｎ型ベース、ｐ型拡散層８をｐ型ベース、ｎ型拡散層１３ａをエミッタとし、多結晶シリコン層７ａ、７ｂをゲートとして使用するトレンチ型ＩＧＢＴを構成するようになっている。   The IGBT 38 uses the p-type substrate 19 as a collector, the n-type epitaxial layer 2 as an n-type base, the p-type diffusion layer 8 as a p-type base, the n-type diffusion layer 13a as an emitter, and the polycrystalline silicon layers 7a and 7b as gates. A trench type IGBT is configured.

本実施形態によれば、前記実施形態１と同様に、素子としてプロセスコストの安いものを用いることができるとともに、低損失でかつ入力容量が小さいＩＧＢＴ３８を用いることができ、微細化が容易な横型ＭＯＳＦＥＴ３２を用いることが可能になる。   According to the present embodiment, as in the first embodiment, a device having a low process cost can be used as an element, and an IGBT 38 having a low loss and a small input capacitance can be used, and a lateral type that can be easily miniaturized. The MOSFET 32 can be used.

（実施形態６）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第６の実施形態を図１４にしたがって説明する。本実施形態は、図１３に示す半導体装置を過電流検出制御回路と温度検出制御回路を内蔵する保護機能内蔵絶縁ゲート型半導体装置に適応したものであり、図８および図１３と同一のものには同一符号を付してそれらの詳細な説明は省略する。 (Embodiment 6)
Next, a sixth embodiment of the insulated gate semiconductor device with a built-in protection function according to the present invention will be described with reference to FIG. In the present embodiment, the semiconductor device shown in FIG. 13 is adapted to an insulated gate semiconductor device with a built-in protection function that incorporates an overcurrent detection control circuit and a temperature detection control circuit, and is the same as in FIGS. Are given the same reference numerals and their detailed description is omitted.

本実施形態における半導体装置は、図８に示すパワーＭＯＳＦＥＴ３０、３１の代わりに、トレンチ型ＩＧＢＴ３８、３９を用いたものである。すなわちＩＧＢＴ３８、３９は同じデバイス構造を有し、電流検出用のトレンチ型ＩＧＢＴ３９の面積だけがＩＧＢＴ３８よりも１／１００〜１／５０００と小さくなっている。   The semiconductor device according to this embodiment uses trench IGBTs 38 and 39 instead of the power MOSFETs 30 and 31 shown in FIG. That is, the IGBTs 38 and 39 have the same device structure, and only the area of the current detecting trench IGBT 39 is 1/100 to 1/5000 smaller than that of the IGBT 38.

電力用パワー素子として、ＩＧＢＴ３８を使用した場合、多結晶シリコンダイオード４４〜４６により、ゲート端子６１の電圧がエミッタ端子６４の電圧よりも低下したときに、寄生サイリスタを通ってエミッタ端子６４からゲート端子６１にリーク電流が流れるのを防止することができる。なお、寄生サイリスタはｎ型エピタキシャル基板２、ｐ型ウエル３ｂ、ｎ型拡散層１３ｃ、ｐ型基板１９で構成される。   When the IGBT 38 is used as a power element for power, when the voltage of the gate terminal 61 is lower than the voltage of the emitter terminal 64 due to the polycrystalline silicon diodes 44 to 46, the gate terminal 61 passes from the emitter terminal 64 through the parasitic thyristor. It is possible to prevent leakage current from flowing through 61. The parasitic thyristor includes an n-type epitaxial substrate 2, a p-type well 3b, an n-type diffusion layer 13c, and a p-type substrate 19.

本実施形態によれば、ＩＧＢＴ３８、３９、横型ＭＯＳＦＥＴ３２〜３７として、前記実施形態の製造工程を用いて製造されたものを使用しているため、プロセスコストが安く低損失なＩＧＢＴ３８、３９を用いることができるとともに、入力容量が小さく微細化が容易な横型ＭＯＳＦＥＴ３２〜３７を用いることができる。   According to the present embodiment, since the IGBTs 38 and 39 and the lateral MOSFETs 32 to 37 are manufactured using the manufacturing process of the above-described embodiment, the IGBTs 38 and 39 with low process cost and low loss are used. In addition, lateral MOSFETs 32 to 37 that have a small input capacitance and can be easily miniaturized can be used.

また、本実施形態によれば、ダイオード４０〜４６、抵抗５０〜５５としてプロセス工程の追加なしで第２シリコン層（１１ａ〜１１ｃ）を用いたダイオードや抵抗を使用できるため、寄生素子が構成されない多結晶シリコンダイオードや多結晶シリコン抵抗をトレンチ型ＩＧＢＴと横型ＭＯＳＦＥＴを内蔵した半導体装置に低コストで形成することができる。   In addition, according to the present embodiment, since the diodes and resistors using the second silicon layers (11a to 11c) can be used as the diodes 40 to 46 and the resistors 50 to 55 without additional process steps, no parasitic elements are formed. A polycrystalline silicon diode or a polycrystalline silicon resistor can be formed at a low cost in a semiconductor device incorporating a trench IGBT and a lateral MOSFET.

さらに、本実施形態によれば、ＩＧＢＴチップに過電流検出制御回路や温度検出制御回路を低コストに内蔵することができるため、例えば、自動車分野におけるパワースイッチシステムのスイッチ素子として使用した場合、外付け回路なしで通常の過負荷状態に対してＩＧＢＴが破壊するを防止できるため、信頼性の高いパワースイッチシステムを実現することができる。   Furthermore, according to the present embodiment, since an overcurrent detection control circuit and a temperature detection control circuit can be built into the IGBT chip at low cost, for example, when used as a switch element of a power switch system in the automobile field, Since the IGBT can be prevented from being destroyed with respect to a normal overload state without an attached circuit, a highly reliable power switch system can be realized.

また、本実施形態によれば、チップ温度が規定温度以上になってＩＧＢＴが遮断状態に保持されたときでも、ゲート端子に０電圧を印加することで遮断状態を容易に解除することができるため、使い勝手の良いパワースイッチシステムを実現することができる。   In addition, according to the present embodiment, even when the chip temperature becomes equal to or higher than the specified temperature and the IGBT is held in the cutoff state, the cutoff state can be easily released by applying 0 voltage to the gate terminal. A user-friendly power switch system can be realized.

以上、本発明の好適な実施形態について説明したが、本発明は前記各実施形態に限定されるものではなく、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴとしてｎチャネル型の代わりに、ｐチャネル型を用いることもできる。また絶縁層上のシリコンとして多結晶シリコンを用いたものについて説明したが、絶縁層上のシリコンとしては、アモリファスシリコンや単結晶化したシリコンを用いることもできる。さらに、前記各実施形態の半導体装置をそれぞれ組み合わせたものを同一チップ上に形成することもできる。   The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments. For example, a p-channel type may be used as a power MOSFET or IGBT instead of an n-channel type. it can. In addition, although silicon using polycrystalline silicon as the silicon on the insulating layer has been described, amorphous silicon or single crystal silicon can also be used as the silicon on the insulating layer. Further, a combination of the semiconductor devices of the respective embodiments can be formed on the same chip.

１ 高濃度ｎ型基板
２ ｎ型エピタキシャル層
３ａ、３ｂ ｐ型ウエル
４、１０、１４ 酸化膜
５ 溝
６ａ、６ｂ ゲート酸化膜
７ａ、７ｂ、７ｃ、７ｄ 多結晶シリコン層
８ ボディ（チャネル）拡散層
９ａ 低濃度ｎ型拡散層
１１ 第２多結晶シリコン層（ノンドープ）
１１ａ 第２多結晶シリコン層（低濃度ｐ型拡散層ドープ)
１１ｂ、１１ｄ、１１ｅ、１１ｆ、１１ｇ 第２多結晶シリコン層（高濃度ｎ型拡散層ドープ）
１１ｃ 第２多結晶シリコン層（高濃度ｐ型拡散層ドープ）
１２ａ 高濃度ｐ型拡散層
１２ｂ 高濃度ｐ型拡散層
１３ａ 高濃度ｎ型拡散層
１３ｂ、１３ｃ 高濃度ｎ型拡散層
１６ 保護膜
１７ａ、１７ｂ 電極パッド
１８ 裏面電極
１９ 高濃度ｐ型基板
２０ａ〜２０ｆ コンタクト領域
２５〜２９ ホトレジスト
３０、３２ トレンチ型パワーＭＯＳＦＥＴ
３２〜３７ 横型ＭＯＳＦＥＴ
３８、３９ ＩＧＢＴ
４０〜４７ ダイオード
４８ キャパシタ
５０〜５５ 抵抗 DESCRIPTION OF SYMBOLS 1 High concentration n-type substrate 2 n-type epitaxial layer 3a, 3b p-type well 4, 10, 14 oxide film 5 groove 6a, 6b gate oxide film 7a, 7b, 7c, 7d polycrystalline silicon layer 8 body (channel) diffusion layer 9a Low-concentration n-type diffusion layer 11 Second polycrystalline silicon layer (non-doped)
11a 2nd polycrystalline silicon layer (low concentration p-type diffusion layer dope)
11b, 11d, 11e, 11f, 11g Second polycrystalline silicon layer (high-concentration n-type diffusion layer dope)
11c Second polycrystalline silicon layer (doped high-concentration p-type diffusion layer)
12a High-concentration p-type diffusion layer 12b High-concentration p-type diffusion layer 13a High-concentration n-type diffusion layer 13b, 13c High-concentration n-type diffusion layer 16 Protective film 17a, 17b Electrode pad 18 Back electrode 19 High-concentration p-type substrate 20a-20f Contact region 25-29 Photoresist 30, 32 Trench type power MOSFET
32-37 Horizontal MOSFET
38, 39 IGBT
40 to 47 Diode 48 Capacitor 50 to 55 Resistance

Claims (10)

トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続する保護回路素子とを同じ半導体基板に備えた絶縁ゲート型半導体装置において、
前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に
複数の溝が形成され、前記複数の溝内と該溝の外に、第１の電極に接続される多結晶シリコンゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第２の電極が形成され、前記各多結晶シリコンゲート層の間には、
第３の電極に接続される拡散層が形成され、
前記多結晶シリコンゲート層は溝上の多結晶シリコンゲート層領域と溝上以外
にまで延長した多結晶シリコンゲート層領域とを有し、
前記第１の電極と前記多結晶シリコンゲート層とは前記溝上以外にまで延長した多結晶シリコンゲート層領域上で接続され、
前記保護回路素子として備えた多結晶シリコンダイオードは、前記半導体基板上の半導体層の主面に絶縁膜を介して形成され、
前記ダイオードの多結晶シリコン層の膜厚が、前記第１の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の多結晶シリコン層の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置。 In an insulated gate semiconductor device comprising a trench type insulated gate semiconductor element and a protection circuit element connected to the gate of the trench type insulated gate semiconductor element on the same semiconductor substrate,
The trench-type insulated gate semiconductor device includes a plurality of grooves formed in a main surface of a semiconductor layer on a semiconductor substrate, and a polycrystalline silicon gate connected to a first electrode inside and outside the plurality of grooves. A layer is formed through a gate insulating film, a second electrode is formed on a surface opposite to the main surface of the semiconductor layer, and between each of the polycrystalline silicon gate layers,
A diffusion layer connected to the third electrode is formed;
The polycrystalline silicon gate layer has a polycrystalline silicon gate layer region on the groove and a polycrystalline silicon gate layer region extended to other than on the groove;
The first electrode and the polycrystalline silicon gate layer are connected on a polycrystalline silicon gate layer region extending to other than the groove,
The polycrystalline silicon diode provided as the protection circuit element is formed on the main surface of the semiconductor layer on the semiconductor substrate via an insulating film,
The thickness of the polycrystalline silicon layer of the diode is smaller than the thickness of the polycrystalline silicon layer in the gate layer region extended to other than the groove to connect the first electrode and the gate layer. An insulated gate semiconductor device. 請求項１に記載の絶縁ゲート型半導体装置において、前記保護回路素子として横型ＭＯＳＦＥＴを備え、該横型ＭＯＳＦＥＴが半導体基板上の半導体層の主面にゲート酸化膜を介して配置した多結晶シリコン層を有し、該ゲート酸化膜を介して配置した多結晶シリコン層の膜厚が、前記ダイオードの多結晶シリコン層の膜厚より厚いことを特徴とする絶縁ゲート型半導体装置。   2. The insulated gate semiconductor device according to claim 1, further comprising a lateral MOSFET as the protection circuit element, wherein the lateral MOSFET is disposed on the main surface of the semiconductor layer on the semiconductor substrate via a gate oxide film. An insulated gate semiconductor device comprising: a polycrystalline silicon layer disposed through the gate oxide film; wherein the polycrystalline silicon layer is thicker than the polycrystalline silicon layer of the diode. 請求項２に記載の絶縁ゲート型半導体装置において、前記保護回路素子として多結晶シリコン層を抵抗体に用いた抵抗素子を備え、該抵抗素子の多結晶シリコン層の膜厚が、前記横型ＭＯＳＦＥＴの多結晶シリコン層の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置。   3. The insulated gate semiconductor device according to claim 2, further comprising a resistance element using a polycrystalline silicon layer as a resistor as the protection circuit element, wherein the thickness of the polycrystalline silicon layer of the resistance element is that of the lateral MOSFET. An insulated gate semiconductor device characterized by being thinner than a polycrystalline silicon layer. 請求項１から請求項３のいずれか１項に記載の絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子がパワーＭＯＳＦＥＴであることを特徴とする絶縁ゲート型半導体装置。   4. The insulated gate semiconductor device according to claim 1, wherein the trench insulated gate semiconductor element is a power MOSFET. 請求項１から請求項３のいずれか１項に記載の絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子がＩＧＢＴであることを特徴とする絶縁ゲート型半導体装置。   4. The insulated gate semiconductor device according to claim 1, wherein the trench insulated gate semiconductor element is an IGBT. 5. 請求項５に記載の絶縁ゲート型半導体装置において、前記トレンチ型ＩＧＢＴが、主ＩＧＢＴと、該主ＩＧＢＴの半導体基板上の面積より小さな面積の電流検出用ＩＧＢＴとを備えていることを特徴とする絶縁ゲート型半導体装置。   6. The insulated gate semiconductor device according to claim 5, wherein the trench IGBT includes a main IGBT and a current detection IGBT having an area smaller than an area of the main IGBT on the semiconductor substrate. Insulated gate semiconductor device. トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続するゲート保護ダイオードとを同じ半導体基板に備えた絶縁ゲート型半導体装置において、
前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内と該溝の外に、第１の電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第２の電極が形成され、前記各ゲート層の間には、第３の電極に接続される拡散層が形成され、
前記ゲート層は溝上のゲート層領域と溝上以外にまで延長したゲート層領域とを有し、
前記第１の電極と前記ゲート層は前記溝上以外にまで延長したゲート層領域上で接続され、
前記ダイオードは前記半導体基板上の半導体層の主面に形成された絶縁膜上に形成され、
前記ダイオードの膜厚は前記第１の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置。 In an insulated gate semiconductor device comprising a trench type insulated gate semiconductor element and a gate protection diode connected to the gate of the trench type insulated gate semiconductor element on the same semiconductor substrate,
In the trench-type insulated gate semiconductor element, a plurality of grooves are formed in a main surface of a semiconductor layer on a semiconductor substrate, and a gate layer connected to a first electrode is formed in the plurality of grooves and outside the grooves. A second electrode is formed on the surface opposite to the main surface of the semiconductor layer, formed through an insulating film, and a diffusion layer connected to the third electrode is formed between the gate layers. ,
The gate layer has a gate layer region on the groove and a gate layer region extending to other than on the groove,
The first electrode and the gate layer are connected on a gate layer region extending to other than the groove,
The diode is formed on an insulating film formed on a main surface of a semiconductor layer on the semiconductor substrate,
2. The insulated gate semiconductor device according to claim 1, wherein a thickness of the diode is smaller than a thickness of a gate layer region extending beyond the groove to connect the first electrode and the gate layer. 請求項７に記載の絶縁ゲート型半導体装置において、前記ダイオードが多結晶シリコンダイオードであり、前記溝上以外に延長したゲート層が多結晶シリコン層であることを特徴とする絶縁ゲート型半導体装置。   8. The insulated gate semiconductor device according to claim 7, wherein the diode is a polycrystalline silicon diode, and the gate layer extending beyond the groove is a polycrystalline silicon layer. 前記トレンチ型絶縁ゲート半導体素子はＭＯＳＦＥＴとして、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にドレイン電極が形成され、前記各ゲート層の間には、ソース電極に接続されるソース拡散層が形成されてなり、前記ソース電極に接続されるソース拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる請求項７あるいは請求項８のいずれかに記載の絶縁ゲート型半導体装置。   The trench-type insulated gate semiconductor element is a MOSFET, and a plurality of grooves are formed in a main surface of a semiconductor layer on a semiconductor substrate, and a gate layer connected to a gate electrode is interposed in the plurality of grooves via a gate insulating film. A drain electrode is formed on a surface opposite to the main surface of the semiconductor layer, and a source diffusion layer connected to the source electrode is formed between the gate layers, and connected to the source electrode. 9. The insulated gate semiconductor according to claim 7, wherein a depth of the source diffusion layer formed is the same as or shallower than a depth of the source diffusion layer of the lateral insulated gate semiconductor element. apparatus. 前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にコレクタ電極が形成され、前記各ゲート層の間には、エミッタ電極に接続されるエミッタ拡散層が形成され、前記エミッタ拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる請求項７あるいは請求項８のいずれかに記載の絶縁ゲート型半導体装置。   In the trench-type insulated gate semiconductor element, a plurality of grooves are formed in a main surface of a semiconductor layer on a semiconductor substrate, and a gate layer connected to a gate electrode is formed in the plurality of grooves via a gate insulating film. A collector electrode is formed on the surface opposite to the main surface of the semiconductor layer, an emitter diffusion layer connected to the emitter electrode is formed between the gate layers, and the depth of the emitter diffusion layer is 9. The insulated gate semiconductor device according to claim 7, wherein the insulated gate semiconductor device is formed to be the same or shallower than a depth of a source diffusion layer of the lateral insulated gate semiconductor element.
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