JP2011151956A - スイッチング電源装置 - Google Patents

Abstract

【課題】フライバック方式のスイッチング電源装置において二次側の従出力から安定した
昇圧電圧を得る。
【解決手段】スイッチングのＮ周期の正極性期間において、ＭＯＳ−ＦＥＴ＿Ｑ３がオン
されると、巻線ｎ３の巻線電圧Ｖ（Ｎ３）の正電圧Ｖ（Ｎ３＋）をコンデンサＣ１２に充
電する充電動作が行われる。Ｎ周期の負極性期間ではＭＯＳ−ＦＥＴ＿Ｑ２，Ｑ３がオフ
状態とされるので、従出力側に二次電流が流れない。次のＮ＋１周期の正極性期間におい
て、ＭＯＳ−ＦＥＴ＿Ｑ２がオンされると、巻線電圧Ｖ（Ｎ３）の正電圧Ｖ（Ｎ３＋）と
コンデンサＣ１２の充電電圧との加算電圧をコンデンサＣ１３に充電する加算動作が行わ
れる。Ｎ＋１周期の負極性期間ではＭＯＳ−ＦＥＴ＿Ｑ２，Ｑ３がオフ状態とされるので
、従出力側に二次電流が流れない。これにより、入力電圧Ｖ１の変動に影響されることな
く、巻線電圧の正極性期間における電圧のみを加算昇圧し出力できる。
【選択図】図４

Description

本発明は、二次側の従出力から安定した昇圧電圧を得るフライバック方式のスイッチン
グ電源装置に関する。

従来から、電源装置としてフライバック方式のスイッチング電源が広く利用されている
。図９（Ａ）および図９（Ｂ）に示すように、フライバック方式のスイッチング電源装置
２００を構成する制御回路２０２は、一次側のＭＯＳ−ＦＥＴ＿Ｑ１を所定の周期でオン
／オフすることにより二次側の各巻線に巻線電圧を発生させる。二次側の主出力のダイオ
ードＤ２では、ＭＯＳ−ＦＥＴ＿Ｑ１のオフの期間にのみ半波整流が行われ、半波整流さ
れた正極性側の出力がコンデンサＣ２により平滑化される。平滑化された出力は、二次側
の出力電圧Ｖ２として利用される。

ここで、二次側の主出力の巻線に発生する巻線電圧Ｖ（Ｎ２）は下記のようなる。下記
式（２）において、ＴonはＭＯＳ−ＦＥＴ＿Ｑ１のオンの期間であり、ＴoffはＭＯＳ−
ＦＥＴ＿Ｑ１のオフの期間である。

Ｑ１＝ＯＮの期間：Ｖ（Ｎ２）＝−（Ｎ２／Ｎ１）×Ｖ１・・・（１）
Ｑ１＝ＯＦＦの期間：Ｖ（Ｎ２）＝（Ｎ２／Ｎ１）×（Ｔon／Ｔoff）×Ｖ１
・・・（２）

制御回路２０２では、二次側の従出力の出力電圧Ｖ２をモニタすることにより、ＭＯＳ
−ＦＥＴ＿Ｑ１のスイッチングのオン／オフ（Ｔon／Ｔoff）を適切に制御し、出力電圧
Ｖ２を一定値に保持する。これにより、負荷電流や入力電圧Ｖ１が変動した場合でも、Ｍ
ＯＳ−ＦＥＴ＿Ｑ１の通電時間（デューティ比）Ｔonが制御され、出力電圧Ｖ２が一定に
保持される。

一方で、ＭＯＳ−ＦＥＴ＿Ｑ１がオンの期間の巻線電圧Ｖ（Ｎ２）は、入力電圧Ｖ１の
変化に応じて変動してしまうので、ＰＷＭ制御により出力電圧Ｖ２をコントロールするこ
とは不可能となる。そのため、フライバック方式のスイッチング電源装置２００では、Ｍ
ＯＳ−ＦＥＴ＿Ｑ１がオフの期間の電圧のみ使用することにより出力電圧Ｖ２に影響を与
えることなく、安定した出力電圧を提供している。

上記スイッチング電源装置２００の二次側の従出力の電源出力Ｖ３についても、下記式
（３），（４）に示すように、上記出力電圧Ｖ２と同様に表すことができる。

Ｑ１＝ＯＮの期間：Ｖ（Ｎ３）＝−（Ｎ３／Ｎ１）×Ｖ１・・・（３）
Ｑ１＝ＯＦＦの期間：Ｖ（Ｎ３）＝（Ｎ３／Ｎ１）×（Ｔon／Ｔoff）×Ｖ１
・・・（４）
上記式（４）を参照すると、電源出力Ｖ３は、出力電圧Ｖ２にて電圧帰還制御が行われ
てＭＯＳ−ＦＥＴ＿Ｑ１のＴonが制御される。そのため、出力電圧Ｖ３は、出力電圧Ｖ２
に対してトランスの巻き線比に応じた式で表すことができる。
Ｖ（Ｎ３）＝（Ｎ３／Ｎ２）×Ｖ２・・・（５）

したがって、上記式（５）から明らかなように、二次側の従出力の出力電圧Ｖ３も間接
的に電圧制御され、電圧モニタされる主出力（Ｖ２）同様に、制御回路２０２のＰＷＭ制
御により出力電圧が安定化されることになる。

ここで、フライバック方式のスイッチング電源装置２００の従出力（出力電圧Ｖ３）と
して高電圧が必要な場合には、従来では以下に示す第１の方法〜第３の方法による対応が
考えられている。

第１の方法としては、巻き数比の大きなトランスを使用する方法が考えられている。し
かしながら、この第１の方法では、巻き数比の大きなトランスを使用する場合、大きな巻
き線のボリュームが必要とされるため、ボビンおよびコアサイズが拡大してしまう。これ
により、相対的に一次側の巻き数が少なくなるため、結合度が低くなり、負荷電流による
出力電圧の安定性等、電源の性能を悪化させるという問題がある。また、二次側では利用
しない、ＭＯＳ−ＦＥＴ＿Ｑ１のオン期間の電圧も巻き数比に比例して高電圧となってし
まうため、二次側の整流器に高耐圧の部品が必要となる。

第２の方法としては、ＰＷＭ制御にてデューティ比（Ｔon／Ｔoff）が大きくなるよう
な制御を行う方法が考えられている。しなしながら、この第２の方法では、二次側が１出
力（主出力）の場合の場合にしか適用できないため、従出力側を高電圧化する場合には適
用できないという問題がある。

また、デューティ比を大きくするためには、ＭＯＳ−ＦＥＴ＿Ｑ１のオフ時間を短くす
るか、または、ＭＯＳ−ＦＥＴ＿Ｑ１のオン時間を長く制御する必要があるが、ＭＯＳ−
ＦＥＴ＿Ｑ１および二次側整流器の応答速度によりオフ時間を極端に短く制御することは
困難である。また、ＭＯＳ−ＦＥＴ＿Ｑ１のオフ時間を短く制御すると、二次側整流器に
は短いＴoff期間に大電流が集中して流れてしまうため、損失が大きくなるという問題も
ある。

さらに、デューティ比を大きくするためには、スイッチング周期を長くする（周波数を
下げる）必要があるが、スイッチング周期を下げると、トランスコアに負担がかかり、ス
イッチ損失の増大や、コアの飽和を防止するためにサイズの大きなトランスに変更しなけ
ればならないという問題が発生する。

第３の方法としては、二次側の従出力に倍電圧整流回路を適用することにより、二次側
出力を倍電圧整流する方法が考えられている。ここで、一般的な倍電圧整流回路５００に
ついて説明する。図１０（Ａ）および図１０（Ｂ）に示すように、倍電圧整流回路５００
では、入力波形の負極性の区間において、入力電圧ＶinがダイオードＤ５１を介してコン
デンサＣ５１に充電される。一方、入力波形の正極性の区間において、コンデンサＣ５１
の電圧Ｖinと入力電圧Ｖipが加算され、加算された電圧がダイオードＤ５２を介してコン
デンサＣ５２に充電される。このコンデンサＣ５２に充電される電圧Ｖoは、下記式（６
）で記述される。
Ｖo＝Ｖip＋Ｖin・・・（６）

入力波形が対象波形の場合にはＶip＝Ｖinであり、上記式（６）からコンデンサＣ５２
からは入力電圧Ｖinの２倍の出力が得られることになる。

このような倍電圧整流回路５００を、図１１に示す上述したフライバック方式のスイッ
チング電源装置２００の二次側の従出力に適用すると、二次側の巻線電圧は非対象波形の
ため、従出力にはＭＯＳ−ＦＥＴ＿Ｑ１のオン期間の巻線電圧とオフ期間の巻線電圧とを
加算した電圧が出力される。このときの出力電圧は以下式（７）のようになる。

Ｖ３＝（Ｑ１＿ＯＮ期間の巻線電圧）＋（Ｑ１＿ＯＦＦ期間の巻線電圧）
＝（Ｎ３／Ｎ１）×Ｖ１＋（Ｎ３／Ｎ１）×（Ｔon／Ｔoff）×Ｖ１
＝（Ｎ３／Ｎ１）×Ｖ１＋（Ｎ３／Ｎ１）×Ｖ２・・・（７）
また、上述した倍電圧整流回路５００をスイッチング電源装置に適用した例としては、
単出力電源に適用したものも提案されている（特許文献１および特許文献２参照）。

特開平７−３２７３６５号公報 特開２００４−２２８１１８号公報

しかしながら、従来のフライバック方式のスイッチング電源装置２００に倍電圧整流回
路５００を適用した場合には、上記式（７）から明らかなように、二次側の従出力には電
圧制御されない「（Ｎ３／Ｎ１）×Ｖ１」の項が加算されるため、出力電圧Ｖ３は入力電
圧Ｖ１の影響により変動してしまうという問題がある。これは、多出力電源の従出力に倍
電圧整流回路を使用した場合に深刻な問題であり、入力電圧の変動に対して、従出力の電
圧を安定化する手段が無いことになってしまう。

このような問題は、上記特許文献１および２に開示される単出力のスイッチング電源装
置にも発生する問題であり、同様にして、出力電圧が入力電圧Ｖ１の影響を受けてしまう
という問題が発生する。そのため、この問題を回避するために、前段に電圧安定化手段を
追加するか、または、入力電圧範囲を限定するか等の対策が必要となってしまう。

そこで、本発明は、上記課題に鑑みてなされたものであり、その目的は、フライバック
方式のスイッチング電源装置において安定した昇圧電圧を得ることが可能なスイッチング
電源装置を提供することにある。

上記課題を解決するために、本発明に係るスイッチング電源装置は、スイッチング素子
のオンオフ動作により直流電流が供給される一次巻線と、当該一次巻線の誘起により発生
する巻線電圧を負荷に供給する主出力側および従出力側の二次巻線とから構成されるトラ
ンスと、前記主出力側の二次巻線の出力電圧に基づいて前記スイッチング素子のオンオフ
動作を制御する制御回路とを備えるスイッチング電源装置であって、一端が前記従出力側
の二次巻線の一端に接続された第１のダイオードと、一端が前記第１のダイオードの他端
に接続されて前記従出力側の二次巻線に発生する巻線電圧を充電する第１のコンデンサと
、一端が当該第１のコンデンサの一端と前記第１のダイオードの他端との接続点に接続さ
れた第２のダイオードと、当該第２のダイオードの他端に接続されて前記第１のコンデン
サに充電された充電電圧と前記巻線電圧とが加算された加算電圧を充電する第２のコンデ
ンサとを有する倍電圧整流回路と、前記従出力側の二次巻線の一端と前記第１のコンデン
サの他端に接続され、前記従出力側の二次巻線に発生する前記巻線電圧の片側極性におい
て、前記第１のコンデンサに前記巻線電圧を充電する充電動作と前記第２のコンデンサに
前記加算電圧を充電する加算動作とを行う充電制御回路とを備えるものである。

本発明によれば、正負非対象波形の片側極性において充電動作と加算動作とを交互に行
うことにより、入力電圧の変動に影響されることなく、従出力側の出力電圧を安定して昇
圧させることができる。

本発明の第１の実施形態に係るスイッチング電源装置の構成例を示す図である。 同期分周回路の構成例を示す図である。 スイッチング電源装置の動作例を示すタイミングチャートである。 スイッチング電源装置の動作例を示す図である。 本発明の第２の実施形態に係るスイッチング電源装置の構成例を示す図である。 本発明の第３の実施形態に係るスイッチング電源装置の構成例を示す図である。 本発明の第４の実施形態に係る同期分周回路の構成例を示す図である。 スイッチング電源装置の動作例を示すタイミングチャートである。 従来のスイッチング電源装置の構成例を示す図である。 一般的な倍電圧整流回路の構成例を示す図である。 従来のスイッチング電源装置に倍電圧整流回路を適用した場合のスイッチング電源装置の構成例を示す図である。

以下、発明を実施するための最良の形態（以下実施の形態とする）について説明する。
＜１．第１の実施の形態＞
［スイッチング電源装置の構成例］
まず、本発明に係るフライバック方式のスイッチング電源装置１００Ａの構成について
説明する。本発明に係るスイッチング電源装置１００Ａは、二次側の従出力に充電制御回
路３０Ａおよび倍電圧整流回路３０Ｂを適用したものであり、一次側のスイッチング素子
のスイッチング周期を分周し、二次側の従出力において分周したスイッチング周期の１周
期毎に充電動作と加算動作とを交互に行うことにより、巻線電圧Ｎ２の正極性のみを倍電
圧整流するものである。

スイッチング電源装置１００Ａは、図１に示すように、一次側回路１０と二次側主出力
回路２０と二次側従出力回路３０とを備えている。一次側回路１０は、電源ＶINと制御回
路１２とＭＯＳ−ＦＥＴ＿Ｑ１とトランスＴ１を構成する巻線ｎ１とを有している。制御
回路１２は、二次側の主出力（出力電圧Ｖ２）をモニタし、モニタした出力電圧Ｖ２に基
づいて、出力電圧Ｖ２を一定に保持するための制御信号を生成してＭＯＳ−ＦＥＴ＿Ｑ１
に供給する。

一次側の巻線ｎ１は、一端（以下２番端子という）が電源ＶINに接続され、他端（以下
１番端子という）がＭＯＳ−ＦＥＴ＿Ｑ１のソースに接続されている。ＭＯＳ−ＦＥＴ＿
Ｑ１は、ゲートが制御回路１２に接続され、ドレインが接地されている。このＭＯＳ−Ｆ
ＥＴ＿Ｑ１は、制御回路１２から供給される制御信号に基づいてスイッチング動作を行い
、入力電圧Ｖ１のデューティ比を調整する（ＰＭＷ制御）。

二次側主出力回路２０は、トランスＴ１を構成する巻線ｎ２と巻線ｎ２に直列接続され
るダイオードＤ２と巻線ｎ２に並列接続されるコンデンサＣ２とを有している。巻線ｎ２
の一端（以下３番端子という）はダイオードＤ２のアノードに接続され、巻線ｎ２の他端
（以下４番端子という）は共通線（低電位）に接続されている。ダイオードＤ２のカソー
ドには一次側の制御回路１２が接続されており、出力電圧Ｖ２が制御回路１２によりモニ
タされる。コンデンサＣ２は、プラス端子がダイオードＤ２のカソードに接続され、マイ
ナス端子が共通線に接続されている。ダイオードＤ２およびコンデンサＣ２は、二次側電
流の半波整流を行う。

二次側従出力回路３０は、トランスＴ１を構成する巻線ｎ３と充電制御回路３０Ａと倍
電圧整流回路３０Ｂとを有している。巻線ｎ３の一端（５番端子という）はダイオードＤ
１２のアノードとＭＯＳ−ＦＥＴ＿Ｑ２のソースとの接続点Ａ１に接続され、他端（６番
端子という）は共通線（低電位）に接続されている。

充電制御回路３０Ａは、同期分周回路４０ＡとＰ型のＭＯＳ−ＦＥＴ＿Ｑ２とｎ型のＭ
ＯＳ−ＦＥＴ＿Ｑ３とから構成されている。同期分周回路４０Ａは、接続点Ａ１に接続さ
れると共に、ＭＯＳ−ＦＥＴ＿Ｑ２，Ｑ３のそれぞれのゲートに接続されている。この同
期分周回路４０Ａは、巻線ｎ３に発生するスイッチング波形（巻線電圧Ｖ（Ｎ３））を１
／２の周波数に分周し、１周期毎に交互にＭＯＳ−ＦＥＴ＿Ｑ２，Ｑ３のそれぞれをオン
／オフさせる機能を有する。なお、同期分周回路４０Ａの詳細については後述する。

ＭＯＳ−ＦＥＴ＿Ｑ２は、ソース（第１端子）が接続点Ａ１に接続され、ゲート（第３
端子）が同期分周回路４０Ａに接続され、ドレイン（第２端子）がコンデンサＣ１２のマ
イナス端子とＭＯＳ−ＦＥＴ＿Ｑ３のドレインとの接続点Ａ２に接続されている。このＭ
ＯＳ−ＦＥＴ＿Ｑ２は、同期分周回路４０Ａから供給される駆動信号ＶQ2に基づいてスイ
ッチング動作を行う。ＭＯＳ−ＦＥＴ＿Ｑ３は、ドレイン（第１端子）が接続点Ａ２に接
続され、ゲート（第３端子）が同期分周回路４０Ａに接続され、ソース（第２端子）が共
通線にされている。ＭＯＳ−ＦＥＴ＿Ｑ３は、同期分周回路４０Ａから供給される駆動信
号ＶQ3に基づいてスイッチング動作を行う。

倍電圧整流回路３０Ｂは、コンデンサＣ１２，Ｃ１３とダイオードＤ１２，Ｄ１３とか
ら構成されている。コンデンサＣ１２は第１のコンデンサの一例を構成し、コンデンサＣ
１３は第２のコンデンサの一例を構成している。また、ダイオードＤ１２は第１のダイオ
ードの一例を構成し、ダイオードＤ１３は第２のダイオードの一例を構成している。

ダイオードＤ１２は、カソードが接続点Ａ１に接続され、アノードがコンデンサＣ１２
のプラス端子とダイオードＤ１３のアノードとの接続点Ａ３に接続されている。コンデン
サＣ１２は、マイナス端子が接続点Ａ２に接続され、プラス端子が接続点Ａ３に接続され
ている。コンデンサＣ１２には、従出力側の巻線ｎ３に発生する巻線電圧Ｖ（Ｎ３）の正
電圧Ｖ（Ｎ３＋）が充電される。

ダイオードＤ１３は、アノードが接続点Ａ３に接続され、カソードがコンデンサＣ１２
のプラス端子に接続されている。コンデンサＣ１３は、プラス端子がダイオードＤ１３の
プラス端子に接続され、マイナス端子が共通線に接続されている。コンデンサＣ１３には
、コンデンサＣ１２に充電された充電電圧と巻線電圧Ｖ（Ｎ３）の正電圧Ｖ（Ｎ３＋）と
が加算された加算電圧が充電される。

［同期分周回路の構成例］
次に、二次側従出力回路３０の同期分周回路４０Ａの構成について説明する。図２に示
すように、同期分周回路４０Ａは、信号レベル変換回路４００とトグル型フリップフロッ
プ４０２とＰ−ＭＯＳゲートドライバ４０４とＮ−ＭＯＳゲートドライバ４０６とから構
成されている。信号レベル変換回路４００は、巻線ｎ３で発生した巻線電圧Ｖ（Ｎ３）の
正電圧Ｖ（Ｎ３＋）をＭＯＳ−ＦＥＴ＿Ｑ２，Ｑ３のそれぞれに適した電圧ＶC3に成形（
減圧）する。例えば、巻線電圧Ｖ（Ｎ３）の負電圧Ｖ（Ｎ３−）の負極性をゼロレベルに
成形し、正極性の最大レベルを所定レベルに成形する。そして、波形成形後の電圧ＶC3を
トグル型フリップフロップ４０２、Ｐ−ＭＯＳゲートドライバ４０４およびＮ−ＭＯＳゲ
ートドライバ４０６のそれぞれに出力する。

トグル型フリップフロップ４０２は、Ｐ−ＭＯＳゲートドライバ４０４に接続される出
力端子ＱとＮ−ＭＯＳゲートドライバ４０６に接続される出力端子Ｑとを有している。ト
グル型フリップフロップ４０２は、信号レベル変換回路４００から供給された成形電圧Ｖ
C3の立ち上がりに同期して、前に保持している成形電圧ＶC3のレベルを反転させる。そし
て、反転させた出力電圧ＶF2を出力端子ＱからＰ−ＭＯＳゲートドライバ４０４に出力し
、出力端子Ｑバーからはさらに反転させた出力電圧ＶF3をＮ−ＭＯＳゲートドライバ４０
６に出力する。

Ｐ−ＭＯＳゲートドライバ４０４は、信号レベル変換回路４００から供給された成形電
圧ＶC3とトグル型フリップフロップ４０２から供給された出力電圧ＶF2とに基づいて、Ｍ
ＯＳ−ＦＥＴ＿Ｑ２を駆動するための駆動信号ＶQ2を生成してＭＯＳ−ＦＥＴ＿Ｑ２に供
給する。

Ｎ−ＭＯＳゲートドライバ４０６は、信号レベル変換回路４００から供給された成形電
圧ＶC3とトグル型フリップフロップ４０２から供給された出力電圧ＶF3とに基づいて、Ｍ
ＯＳ−ＦＥＴ＿Ｑ３を駆動するための駆動信号ＶQ3を生成してＭＯＳ−ＦＥＴ＿Ｑ３に供
給する。

［スイッチング電源装置の動作例］
次に、スイッチング電源装置１００Ａの動作の一例について説明する。制御回路１２は
、二次側主出力回路２０から出力された出力電圧Ｖ２をモニタし、モニタした出力電圧Ｖ
２に基づいて電圧制御（ＰＷＭ制御）するための制御信号をＭＯＳ−ＦＥＴ＿Ｑ１に供給
する（図３（Ａ））。制御回路１２からＭＯＳ−ＦＥＴ＿Ｑ１をオフにするための制御信
号が供給されると、ＭＯＳ−ＦＥＴ＿Ｑ１がオンからオフに切り替えられる。このときの
周期をＮ周期の前半とする。ＭＯＳ−ＦＥＴ＿Ｑ１がオフに切り替えられると、二次側の
従出力の巻線ｎ３の５番端子が高電圧となり、巻線ｎ３の６番端子が低電圧となる。これ
により、二次側従出力回路３０の巻線ｎ３に巻線電圧Ｖ（Ｎ３）が発生する（図３（Ｂ）
）。

巻線ｎ３に巻線電圧Ｖ（Ｎ３）が発生すると、この巻線電圧Ｖ（Ｎ３）が信号レベル変
換回路４００に入力され、信号レベル変換回路４００において巻線電圧Ｖ（Ｎ３）の電圧
レベルが所定のレベルに成形される（図３（Ｃ））。信号レベル変換回路４００により成
形された成形電圧ＶC3は、トグル型フリップフロップ４０２、Ｐ−ＭＯＳゲートドライバ
４０４およびＮ−ＭＯＳゲートドライバ４０６のそれぞれに入力される。

トグル型フリップフロップ４０２では、成形された電圧ＶC3の立ち上がりに同期して、
出力電圧ＶF2の状態がハイレベルからロウレベルとされる。これにより、トグル型フリッ
プフロップ４０２の出力端子Ｑからはロウレベルの出力電圧ＶF2がＰ−ＭＯＳゲートドラ
イバ４０４に出力される（図３（Ｄ））。一方、トグル型フリップフロップ４０２の出力
端子Ｑバーからは、出力電圧ＶF2が反転されたハイレベルの出力電圧ＶF3がＮ−ＭＯＳゲ
ートドライバ４０６に出力される（図３（Ｅ））。

Ｐ−ＭＯＳゲートドライバ４０４では、信号レベル変換回路４００からのハイレベルの
成形電圧ＶC3とトグル型フリップフロップ４０２からのロウレベルの出力電圧ＶF2とが論
理演算され、ＭＯＳ−ＦＥＴ＿Ｑ２駆動用のハイレベルの駆動信号（電圧）ＶQ2が生成さ
れる（図３（Ｆ））。この場合、ＭＯＳ−ＦＥＴ＿Ｑ２はＰ型なのでオフ状態とされる。

一方、Ｎ−ＭＯＳゲートドライバ４０６では、信号レベル変換回路４００からのハイレ
ベルの成形電圧ＶC3とトグル型フリップフロップ４０２からのハイレベルの出力電圧ＶF3
とが論理演算され、ＭＯＳ−ＦＥＴ＿Ｑ３駆動用のハイレベルの駆動信号ＶQ3が生成され
る（図３（Ｇ））。この場合、ＭＯＳ−ＦＥＴ＿Ｑ３はＮ型なので、ハイレベルの駆動信
号ＶQ3によりオン状態とされる。

ＭＯＳ−ＦＥＴ＿Ｑ３がオンされると、図４の実線の矢印で示すように、従出力の二次
側電流が巻線ｎ３の５番端子→ダイオードＤ１２→コンデンサＣ１２のプラス端子→コン
デンサＣ１２のマイナス端子→ＭＯＳ−ＦＥＴ＿Ｑ３→巻線ｎ３の６番端子の向きに従出
力の二次側電流が流れる。これにより、コンデンサＣ１２は、巻線ｎ３の巻線電圧Ｖ（Ｎ
３）の正電圧Ｖ（Ｎ３＋）にてプラス端子が高電圧となる向きに充電される。以下、この
動作を充電動作と呼ぶ。

続けて、Ｎ周期の後半において、制御回路１２からＭＯＳ−ＦＥＴ＿Ｑ１をオンにする
ための制御信号が供給されると、ＭＯＳ−ＦＥＴ＿Ｑ１がオフからオンに切り替えられる
。ＭＯＳ−ＦＥＴ＿Ｑ１がオンされると（図３（Ａ））、従出力の二次側の巻線ｎ３の５
番端子が低電圧となり、６番端子が高電圧となる。これにより、二次側従出力回路の巻線
ｎ３に極性がマイナス側の巻線電圧Ｖ（Ｎ３）の負電圧Ｖ（Ｎ３−）が発生する（図３（
Ｂ））。

巻線ｎ３にマイナス側の巻線電圧Ｖ（Ｎ３−）が発生すると、この巻線電圧Ｖ（Ｎ３−
）が信号レベル変換回路４００に入力され、信号レベル変換回路４００において巻線電圧
Ｖ（Ｎ３−）の電圧レベルがゼロレベルに成形される（図３（Ｃ））。信号レベル変換回
路４００により成形された成形電圧ＶC3は、トグル型フリップフロップ４０２、Ｐ−ＭＯ
Ｓゲートドライバ４０４およびＮ−ＭＯＳゲートドライバ４０６のそれぞれに入力される
。

トグル型フリップフロップ４０２では、成形電圧ＶC3が立ち上がりではないので前の状
態（レベル）が維持され、出力端子Ｑからはロウレベルの出力電圧ＶF3がＰ−ＭＯＳゲー
トドライバ４０４に出力される（図３（Ｄ））。一方、出力端子Ｑバーからは、前に保持
されたハイレベルの出力電圧ＶF3がＮ−ＭＯＳゲートドライバ４０６に出力される（図３
（Ｅ））。

Ｐ−ＭＯＳゲートドライバ４０４では、信号レベル変換回路４００からのロウレベルの
成形電圧ＶC3とトグル型フリップフロップ４０２からのロウレベルの出力電圧ＶF3が論理
演算され、ＭＯＳ−ＦＥＴ＿Ｑ２駆動用のハイレベルの駆動信号ＶQ2が生成される（図３
（Ｆ））。この場合、ＭＯＳ−ＦＥＴ＿Ｑ２はＰ型なので、オフ状態とされる。

一方、Ｎ−ＭＯＳゲートドライバ４０６では、信号レベル変換回路４００からのロウレ
ベルの成形電圧ＶC3とトグル型フリップフロップ４０２からのハイレベルの出力電圧ＶF3
とが論理演算され、ＭＯＳ−ＦＥＴ＿Ｑ３駆動用のロウレベルの駆動信号ＶQ3が生成され
る（図３（Ｇ））。この場合、ＭＯＳ−ＦＥＴ＿Ｑ３はＮ型なので、ＭＯＳ−ＦＥＴ＿Ｑ
２と同様にオフ状態とされる。したがって、Ｎ周期の後半においては、ＭＯＳ−ＦＥＴ＿
Ｑ２，Ｑ３のそれぞれがオフ状態とされて二次側に電流が流れることはないので、充電動
作および加算動作が行われることはない（図３（Ｂ））。

次に、Ｎ＋１周期の前半において、制御回路１２からＭＯＳ−ＦＥＴ＿Ｑ１をオフにす
るための制御信号が供給されると、ＭＯＳ−ＦＥＴ＿Ｑ１がオンからオフに切り替えられ
る（図３（Ａ））。ＭＯＳ−ＦＥＴ＿Ｑ１がオフに切り替えられると、二次側の従出力の
巻線ｎ３の５番端子が高電圧となり、巻線ｎ３の６番端子が低電圧となる。これにより、
二次側従出力回路の巻線ｎ３に巻線電圧Ｖ（Ｎ３）の正電圧Ｖ（Ｎ３＋）が発生する（図
３（Ｂ））。

巻線ｎ３に巻線電圧Ｖ（Ｎ３＋）が発生すると、この巻線電圧Ｖ（Ｎ３＋）が信号レベ
ル変換回路４００に入力され、信号レベル変換回路４００において巻線電圧Ｖ（Ｎ３＋）
の電圧レベルが所定のレベルに成形される（図３（Ｃ））。信号レベル変換回路４００に
より成形された成形電圧ＶC3は、トグル型フリップフロップ４０２、Ｐ−ＭＯＳゲートド
ライバ４０４およびＮ−ＭＯＳゲートドライバ４０６のそれぞれに入力される。

トグル型フリップフロップ４０２では、成形電圧ＶC3の立ち上がりに同期して、出力電
圧ＶF3の状態がロウレベルからハイレベルとされる。これにより、トグル型フリップフロ
ップ４０２の出力端子Ｑからはハイレベルの出力電圧ＶF2がＰ−ＭＯＳゲートドライバ４
０４に出力される（図３（Ｄ））。一方、出力端子Ｑバーからは、出力電圧ＶF3が反転さ
れたロウレベルの出力電圧ＶF3がＮ−ＭＯＳゲートドライバ４０６に出力される（図３（
Ｅ））。

Ｐ−ＭＯＳゲートドライバ４０４では、信号レベル変換回路４００からのハイレベルの
成形電圧ＶC3とトグル型フリップフロップ４０２からのハイレベルの出力電圧ＶF2とが論
理演算され、ＭＯＳ−ＦＥＴ＿Ｑ２駆動用のロウレベルの駆動信号（電圧）ＶQ2が生成さ
れる（図３（Ｆ））。この場合、ＭＯＳ−ＦＥＴ＿Ｑ２はＰ型なので、ロウレベルの駆動
信号ＶQ2によりオン状態とされる。

一方、Ｎ−ＭＯＳゲートドライバ４０６では、信号レベル変換回路４００からのハイレ
ベルの成形電圧ＶC3とトグル型フリップフロップ４０２からのロウレベルの出力電圧ＶF3
とが論理演算され、ＭＯＳ−ＦＥＴ＿Ｑ３駆動用のロウレベルの駆動信号ＶQ3が生成され
る（図３（Ｇ））。この場合には、ＭＯＳ−ＦＥＴ＿Ｑ２はＮ型なので、ＭＯＳ−ＦＥＴ
＿Ｑ３はオフ状態とされる。

ＭＯＳ−ＦＥＴ＿Ｑ２がオンされると、図４の点線の矢印で示すように、従出力の二次
側電流が巻線ｎ３の５番端子→ＭＯＳ−ＦＥＴ＿Ｑ２→コンデンサＣ１２のマイナス端子
→コンデンサＣ１２のプラス端子→ダイオードＤ１３→コンデンサＣ１３のプラス端子→
コンデンサＣ１３のマイナス端子→巻線ｎ３の６番端子の向きに流れる。これにより、巻
線ｎ３の巻線電圧Ｖ（Ｎ３＋）とコンデンサＣ１２の充電電圧との加算電圧がコンデンサ
Ｃ１３に充電される。以下、この動作を加算動作と呼ぶ。

この加算動作においてコンデンサＣ１２に充電される出力電圧Ｖ３は下記式（８）で表
される。
Ｖ３＝Ｖ（Ｃ１２）＋Ｖ（Ｎ３＋）
＝Ｖ（Ｎ３＋）＋Ｖ（Ｎ３＋）・・・（８）

また、二次側主出力である出力電圧Ｖ２にて電圧帰還制御が行われ、ＭＯＳ−ＦＥＴ＿
Ｑ１のＴonが制御されるため、ＭＯＳ−ＦＥＴ＿Ｑ１がオフの期間の巻線電圧については
、下記式（９）に示すように、出力電圧Ｖ３は出力電圧Ｖ２に対してトランスＴ１の巻き
数比に応じた電圧として表記することができる。
Ｖ３＝（（ｎ３／ｎ２）×Ｖ２）×２・・・（９）

したがって、上記式（９）から、第１の実施の形態に係るスイッチング電源装置１００
Ａによれば、出力電圧Ｖ２（巻線電圧Ｖ（Ｎ２））と巻数比で計算される電圧に対して２
倍の出力を得られることが分かる。なお、ダイオードＤ２，Ｄ１２，Ｄ１３の順方向の電
圧降下は、巻線電圧Ｖ（Ｎ３）および出力電圧Ｖ２に対して無視できる程度の十分小さい
ものであると仮定し、出力電圧Ｖ３の計算では省略している。

続けて、Ｎ＋１周期の後半において、制御回路１２からＭＯＳ−ＦＥＴ＿Ｑ１をオンに
するための制御信号が供給されると、ＭＯＳ−ＦＥＴ＿Ｑ１がオフからオンに切り替えら
れる（図３（Ａ））。ＭＯＳ−ＦＥＴ＿Ｑ１がオンされると、従出力の二次側の巻線ｎ３
の５番端子が低電圧となり、６番端子が高電圧となる。これにより、二次側従出力回路の
巻線ｎ３にはマイナス側の巻線電圧Ｖ（Ｎ３−）が発生する（図３（Ｂ））。そのため、
上述したように、同期分周回路４０Ａでは、ＭＯＳ−ＦＥＴ＿Ｑ２，Ｑ３のオフ状態を維
持する駆動信号ＶQ2，ＶQ3が生成されるので（図３（Ｄ），図３（Ｅ））、ＭＯＳ−ＦＥ
Ｔ＿Ｑ２，Ｑ３のそれぞれはオフとされ、従出力の二次側に電流は流れない。本例におい
ては、巻線電圧Ｖ（Ｎ３）の正極性においてのみ、上述したような充電動作および加算動
作が１周期毎に交互に繰り返して行われる。

以上説明したように、第１の実施の形態では、Ｎ周期において巻線電圧Ｖ（Ｎ３）が正
極性のときに充電動作を行い、次のＮ＋１周期において巻線電圧Ｖ（Ｎ３）が正極性のと
きに加算動作を行い、充電動作と加算動作とを１周期毎に交互に繰り返して行っている。
これにより、巻線電圧の正極性の期間における電圧Ｖ（Ｎ３＋）のみを加算昇圧し出力す
ることができ、入力電圧Ｖ１の変動に影響されることなく、出力電圧Ｖ３を安定して制御
することが容易に実現可能なフライバック方式の高電圧出力電源を提供できる。

また、第１の実施の形態に係るスイッチング電源装置１００Ａによれば、倍電圧整流回
路３０Ｂを適用することでトランスの巻き数を大きくすることなく、従出力として高電圧
を得ることができるので、結果としてトランスＴ１の小型化を図ることができる。これに
伴い、高価なトランスＴ１が必要とならないため、高電圧出力電源を低コストで実現でき
る。

＜２．第２の実施の形態＞
第２の実施の形態に係るスイッチング電源装置１００Ｂは出力電圧を３倍に昇圧して出
力する点において、上記第１の実施の形態のように出力電圧を２倍に昇圧して出力するス
イッチング電源装置１００Ａとは異なっている。なお、その他のスイッチング電源装置１
００Ｂの構成は上述した第１の実施の形態で説明したスイッチング電源装置１００Ａと同
一であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。

［スイッチング電源の構成例］
第２の実施の形態に係るスイッチング電源装置１００Ｂは、上記第１の実施の形態で説
明したスイッチング電源装置１００Ａに、コンデンサＣ３１，Ｃ３２およびダイオードＤ
３１，Ｄ３２を追加した回路構成となっている。具体的には、図５に示すように、ダイオ
ードＤ１２のカソードは、接続点Ａ３とコンデンサＣ３１の中間点Ａ４に接続されている
。コンデンサＣ３１は、マイナス端子が中間点Ａ４に接続され、プラス端子がダイオード
Ｄ３２とダイオードＤ３１との接続点Ａ５に接続されている。

ダイオードＤ１３は、アノードが接続点Ａ３に接続され、カソードがコンデンサＣ３２
とコンデンサＣ１３との間の中間点Ａ６に接続されている。ダイオードＤ３１は、アノー
ドがダイオードＤ１３のカソードに接続され、カソードが接続点Ａ５に接続されている。
コンデンサＣ３２は、プラス端子がダイオードＤ３２のカソードに接続され、マイナス端
子が中間点Ａ６に接続されている。コンデンサＣ１３は、プラス端子が中間点Ａ６に接続
され、マイナス端子が共通線に接続されている。

このように構成されたスイッチング電源装置１００Ｂでは、上記第１の実施の形態のス
イッチング電源装置１００Ａと同様に、Ｎ周期の前半の充電動作において、ＭＯＳ−ＦＥ
Ｔ＿Ｑ３がオンされると、コンデンサＣ１２には巻線ｎ３の巻線電圧Ｖ（Ｎ３）の正電圧
Ｖ（Ｎ３＋）にてプラス端子が高電圧となる向きに電荷が充電される。コンデンサＣ１２
の電圧は下記式（１０）で与えられる。
Ｖ（Ｃ１２）＝Ｖ（Ｎ３＋）・・・（１０）

続けて、Ｎ＋１周期の前半の加算動作において、ＭＯＳ−ＦＥＴ＿Ｑ２がオンされると
、コンデンサＣ１３，Ｃ３１，Ｃ３２のそれぞれに、巻線ｎ３の巻線電圧Ｖ（Ｎ３）の正
電圧Ｖ（Ｎ３＋）にてプラス端子が高電圧となる向きに電荷が充電される。コンデンサＣ
１３，Ｃ３１，Ｃ３２の電圧は下記式（１１），（１２），（１３）で与えられる。

Ｖ（Ｃ１３）＝Ｖ（Ｎ３＋）＋Ｖ（Ｃ１２）＝Ｖ（Ｎ３＋）×２・・・（１１）
Ｖ（Ｃ３１）＝Ｖ（Ｃ１３）−Ｖ（Ｃ１２）＝Ｖ（Ｎ３＋）・・・（１２）
Ｖ（Ｃ３２）＝Ｖ（Ｎ３＋）＋Ｖ（Ｃ１２）＋Ｖ（Ｃ３１）−Ｖ（Ｃ１３）
＝Ｖ（Ｎ３＋）・・・（１３）
ここで、従出力側の出力電圧Ｖ３は、コンデンサＣ１３とコンデンサＣ３２との加算電
圧で表されるので、上記式（１１），（１３）から下記のようになる。
Ｖ３＝Ｖ（Ｃ１３）＋Ｖ（Ｃ３２）
＝Ｖ（Ｎ３＋）×２＋Ｖ（Ｎ３＋）＝Ｖ（Ｎ３＋）×３・・・（１４）

以上説明したように、第２の実施の形態によれば、上記式（１４）から巻線電圧Ｖ（Ｎ
３）の正電圧Ｖ（Ｎ３＋）に対して３倍に昇圧された出力電圧Ｖ３を得ることができる。
また、上記第１の実施の形態と同様に、巻線電圧の正極性のみを加算昇圧するので、入力
電圧Ｖ１の変動に影響されることなく、安定した出力電圧Ｖ３を容易に得ることが可能な
フライバック方式の高電圧出力電源を提供できる。

＜３．第３の実施の形態＞
第３の実施の形態に係るスイッチング電源装置１００Ｃは出力電圧を４倍に昇圧して出
力する点において、上記第１の実施の形態のように出力電圧を２倍に昇圧して出力するス
イッチング電源装置１００Ａとは異なっている。なお、その他のスイッチング電源装置１
００Ｃの構成は上述した第１の実施の形態で説明したスイッチング電源装置１００Ａと同
一であるため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。

［スイッチング電源の構成例］
第３の実施の形態に係るスイッチング電源装置１００Ｃは、上記第１の実施の形態で説
明したスイッチング電源装置１００Ａに、コンデンサＣ３１，Ｃ３２，Ｃ３３，Ｃ３４お
よびダイオードＤ３１，Ｄ３２，Ｄ３３，Ｄ３４を追加した回路構成となっている。以下
では、第２の実施の形態で説明したスイッチング電源装置１００Ｂと異なる構成部分につ
いて説明する。

図６に示すように、コンデンサＣ３３は、マイナス端子が接続点Ａ５に接続され、プラ
ス端子がダイオードＤ３３とダイオードＤ３４との接続点Ａ７に接続されている。ダイオ
ードＤ３３は、アノードがダイオードＤ３２のカソードに接続され、カソードが接続点Ａ
７に接続されている。ダイオードＤ３４は、アノードが接続点Ａ７に接続され、カソード
がコンデンサＣ３４のプラス端子に接続されている。コンデンサＣ３４は、プラス端子が
ダイオードＤ３４のカソードに接続され、マイナス端子がコンデンサＣ３２とコンデンサ
Ｃ３４との中間点Ａ８に接続されている。

このように構成されたスイッチング電源装置１００Ｃでは、上記第１の実施の形態のス
イッチング電源装置１００Ａと同様に、Ｎ周期の前半の充電動作において、ＭＯＳ−ＦＥ
Ｔ＿Ｑ３がオンされると、コンデンサＣ１２には巻線ｎ３の巻線電圧Ｖ（Ｎ３）の正電圧
Ｖ（Ｎ３＋）にてプラス端子が高電圧となる向きに電荷が充電される。コンデンサＣ１２
の電圧は下記式（１５）で与えられる。
Ｖ（Ｃ１２）＝Ｖ（Ｎ３＋）・・・（１５）

続けて、Ｎ＋１周期の前半の加算動作において、ＭＯＳ−ＦＥＴ＿Ｑ２がオンされると
、コンデンサＣ１３，Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４のそれぞれに、巻線ｎ３の巻線電
圧Ｖ（Ｎ３）の正電圧Ｖ（Ｎ３＋）にてプラス端子が高電圧となる向きに電荷が充電され
る。コンデンサＣ１３，Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４の電圧は下記式（１６），（１
７），（１８），（１９），（２０）で与えられる。
Ｖ（Ｃ１３）＝Ｖ（Ｎ３＋）＋Ｖ（Ｃ１２）＝Ｖ（Ｎ３＋）×２・・・（１６）
Ｖ（Ｃ３１）＝Ｖ（Ｃ１３）−Ｖ（Ｃ１２）＝Ｖ（Ｎ３＋）・・・（１７）
Ｖ（Ｃ３２）＝（Ｖ（Ｎ３＋）＋Ｖ（Ｃ１２）＋Ｖ（Ｃ３１））−Ｖ（Ｃ３１）
＝Ｖ（Ｎ３＋）・・・（１８）
Ｖ（Ｃ３３）＝（Ｖ（Ｃ１３）＋Ｖ（Ｃ３２））−（Ｖ（Ｃ１２）＋Ｖ（Ｃ３１））
＝Ｖ（Ｎ３＋）・・・（１９）
Ｖ（Ｃ３４）＝（Ｖ（Ｎ３＋）＋Ｖ（Ｃ１２）＋Ｖ（Ｃ３３））−（Ｖ（Ｃ１３）＋Ｖ
（Ｃ３２）＝Ｖ（Ｎ３＋）・・・（２０）

ここで、従出力側の出力電圧Ｖ３は、コンデンサＣ１３とコンデンサＣ３２とコンデン
サＣ３４との加算電圧で表されるので、上記式（１６），（１８），（２０）から下記の
ようになる。

Ｖ３＝Ｖ（Ｃ１３）＋Ｖ（Ｃ３２）＋Ｖ（Ｃ３４）
＝Ｖ（Ｎ３＋）×２＋Ｖ（Ｎ３＋）＋Ｖ（Ｎ３＋）＝Ｖ（Ｎ３＋）×４
・・・（２１）

以上説明したように、第３の実施の形態によれば、上記式（２１）から巻線電圧Ｖ（Ｎ
３）の正電圧Ｖ（Ｎ３＋）に対して４倍に昇圧された出力電圧Ｖ３を得ることができる。
また、上記第１の実施の形態と同様に、巻線電圧の正極性のみを加算昇圧するので、入力
電圧Ｖ１の変動に影響されることなく、安定した出力電圧Ｖ３を容易に得ることが可能な
フライバック方式の高電圧出力電源を提供できる。

＜４．第４の実施の形態＞
第４の実施の形態に係るスイッチング電源装置１００Ｄは１周期の片側極性において充
電動作と加算動作を行う点において、上記第１の実施の形態のスイッチング電源装置１０
０Ａのように１周期毎の片側極性において充電動作および加算動作を交互に行う点とは異
なっている。なお、その他のスイッチング電源装置１００Ｄの構成は上述した第１の実施
の形態で説明したスイッチング電源装置１００Ａ（同期分周回路４０Ａ以外）と同一であ
るため、共通の構成要素には同一の符号を付し、詳細な説明は省略する。

［同期分周回路の構成例］
図７に示すように、スイッチング電源装置１００Ｄを構成する同期分周回路４０Ｄは、
信号レベル変換回路４００とパルス幅発生回路４０８とＰ−ＭＯＳゲートドライバ４０４
とＮ−ＭＯＳゲートドライバ４０６とから構成されている。信号レベル変換回路４００は
、巻線ｎ３で発生した巻線電圧Ｖ（Ｎ３）をＭＯＳ−ＦＥＴ＿Ｑ２，Ｑ３のそれぞれに適
したレベルの成形電圧ＶC3に成形（減圧）する。そして、波形成形後の成形電圧ＶC3をパ
ルス幅発生回路４０８、Ｐ−ＭＯＳゲートドライバ４０４およびＮ−ＭＯＳゲートドライ
バ４０６のそれぞれに出力する。

パルス幅発生回路４０８は、Ｐ−ＭＯＳゲートドライバ４０４に接続される出力端子Ｑ
とＮ−ＭＯＳゲートドライバ４０６に接続される出力端子Ｑバーとを有している。このパ
ルス幅発生回路４０８は、信号レベル変換回路４００から供給された成形電圧ＶC3に基づ
いて所定幅のパルス波（矩形波）を生成する。パルス波は、成形電圧ＶC3の立ち上がりエ
ッジに同期して立ち上がり、成形電圧ＶC3の立ち下がり前に立ち下がるようなパルス幅を
有する。つまり、パルス波は、スイッチングのオフ期間（成形電圧ＶC3の正極性）を２つ
の第１の期間と第２の期間とに分割したとき、前半の第１の期間でオンするような波形で
ある（図８参照）。以下では、スイッチングのオフ期間の前半を前半期間ＮＡと呼び、ス
イッチングのオフ期間の後半を後半期間ＮＢと呼ぶ。パルス幅発生回路４０８は、出力端
子Ｑからパルス波ＶP2をＰ−ＭＯＳゲートドライバ４０４に出力し、出力端子Ｑバーから
はパルス波ＶP2を反転させたパルス波ＶP3をＮ−ＭＯＳゲートドライバ４０６に出力する
（図８（Ｄ）参照）。

Ｐ−ＭＯＳゲートドライバ４０４は、信号レベル変換回路４００から供給された成形電
圧ＶC3とパルス幅発生回路４０８から供給されたパルス波ＶP2とに基づいて、ＭＯＳ−Ｆ
ＥＴ＿Ｑ２を駆動するための駆動信号ＶQ2を生成してＭＯＳ−ＦＥＴ＿Ｑ２に供給する。
Ｎ−ＭＯＳゲートドライバ４０６は、信号レベル変換回路４００から供給された成形電圧
ＶC3とパルス幅発生回路４０８から供給されたパルス波ＶP3とに基づいて、ＭＯＳ−ＦＥ
Ｔ＿Ｑ３を駆動するための駆動信号ＶQ3を生成してＭＯＳ−ＦＥＴ＿Ｑ３に供給する。

［同期倍電圧整流回路の動作例］
次に、スイッチング電源装置１００Ｄの動作の一例について説明する。スイッチングの
オフ期間の前半期間ＮＡ（巻線電圧Ｖ（Ｎ３）の正極性）において、制御回路１２は、二
次側主出力回路２０から出力された出力電圧Ｖ２をモニタし、モニタした出力電圧Ｖ２に
基づいて電圧制御するための制御信号をＭＯＳ−ＦＥＴ＿Ｑ１に供給する。制御回路１２
からＭＯＳ−ＦＥＴ＿Ｑ１をオフにするための制御信号が供給されると（図８（Ａ）参照
）、ＭＯＳ−ＦＥＴ＿Ｑ１がオンからオフに切り替えられる。ＭＯＳ−ＦＥＴ＿Ｑ１がオ
フに切り替えられると、二次側の従出力の巻線ｎ３の５番端子が高電圧となり、巻線ｎ３
の６番端子が低電圧となる。これにより、二次側従出力回路３０の巻線ｎ３にプラス側の
巻線電圧Ｖ（Ｎ３＋）が発生する（図８（Ｂ））。

巻線ｎ３に巻線電圧Ｖ（Ｎ３＋）が発生すると、この巻線電圧Ｖ（Ｎ３＋）が信号レベ
ル変換回路４００に入力され、信号レベル変換回路４００において巻線電圧Ｖ（Ｎ３＋）
の電圧レベルが所定のレベルに成形される（図８（Ｃ））。信号レベル変換回路４００に
より成形された成形電圧ＶC3は、パルス幅発生回路４０８、Ｐ−ＭＯＳゲートドライバ４
０４およびＮ−ＭＯＳゲートドライバ４０６のそれぞれに入力される。

パルス幅発生回路４０８では、成形された電圧ＶC3の立ち上がりエッジに同期して、ス
イッチングのオフの前半期間ＮＡのパルス幅を有したパルス波ＶP2が生成される。これに
より、パルス幅発生回路４０８の出力端子Ｑからはパルス波ＶP2がＰ−ＭＯＳゲートドラ
イバ４０４に出力される（図８（Ｄ））。一方、パルス幅発生回路４０８の出力端子Ｑバ
ーからは、パルス波ＶP2が反転されたパルス波ＶP3がＮ−ＭＯＳゲートドライバ４０６に
出力される（図８（Ｅ））。

Ｐ−ＭＯＳゲートドライバ４０４では、信号レベル変換回路４００からのハイレベルの
成形電圧ＶC3とパルス幅発生回路４０８からのパルス波ＶP2とが論理演算され、ＭＯＳ−
ＦＥＴ＿Ｑ２駆動用のロウレベルの駆動信号ＶQ2が生成される（図８（Ｆ））。この場合
、ＭＯＳ−ＦＥＴ＿Ｑ２はＰ型なのでロウレベルのパルス波ＶP2によりオンされる。

一方、Ｎ−ＭＯＳゲートドライバ４０６では、信号レベル変換回路４００からのハイレ
ベルの成形電圧ＶC3とパルス幅発生回路４０８からのパルス波ＶP3とが論理演算され、Ｍ
ＯＳ−ＦＥＴ＿Ｑ３駆動用のロウレベルの駆動信号ＶQ3が生成される（図８（Ｇ））。こ
の場合、ＭＯＳ−ＦＥＴ＿Ｑ３はＮ型なのでオフされる。

ＭＯＳ−ＦＥＴ＿Ｑ２がオンされると、図４の点線の矢印で示したように、従出力の二
次側電流が巻線ｎ３の５番端子→ＭＯＳ−ＦＥＴ＿Ｑ２→コンデンサＣ１２のマイナス端
子→コンデンサＣ１２のプラス端子→ダイオードＤ１３→コンデンサＣ１３のプラス端子
→コンデンサＣ１３のマイナス端子→巻線ｎ３の６番端子の向きに流れる。これにより、
巻線ｎ３の巻線電圧Ｖ（Ｎ３）の正電圧Ｖ（Ｎ３＋）とコンデンサＣ１２の充電電圧との
加算電圧がコンデンサＣ１３に充電される加算動作が行われる。

続けて、スイッチングのオフ期間の後半期間ＮＢにおいて、Ｐ−ＭＯＳゲートドライバ
４０４では、パルス幅発生回路４０８からのパルス波ＶP2が立ち下がってオフ状態（ロウ
レベル）となると、信号レベル変換回路４００からのハイレベルの成形電圧ＶC3により、
ＭＯＳ−ＦＥＴ＿Ｑ２駆動用のハイレベルの駆動信号ＶQ2が生成される（図８（Ｆ））。
この場合、ＭＯＳ−ＦＥＴ＿Ｑ２はＰ型なのでオフされる。

一方、Ｎ−ＭＯＳゲートドライバ４０６では、パルス幅発生回路４０８からのパルス波
ＶP2が立ち下がってオフ状態となると、信号レベル変換回路４００からのハイレベルの成
形電圧ＶC3により、ＭＯＳ−ＦＥＴ＿Ｑ３駆動用のハイレベルの駆動信号ＶQ3が生成され
る（図８（Ｇ））。この場合、ＭＯＳ−ＦＥＴ＿Ｑ３はＮ型なので、ハイレベルの駆動信
号ＶQ3によりオンされる。

ＭＯＳ−ＦＥＴ＿Ｑ３がオンされると、図４の実線の矢印で示したように、従出力の二
次側電流が巻線ｎ３の５番端子→ダイオードＤ１２→コンデンサＣ１２のプラス端子→コ
ンデンサＣ１２のマイナス端子→ＭＯＳ−ＦＥＴ＿Ｑ３→巻線ｎ３の６番端子の向きに従
出力の二次側電流が流れる。これにより、コンデンサＣ１２は、巻線ｎ３の巻線電圧Ｖ（
Ｎ３）の正電圧Ｖ（Ｎ３＋）にてプラス端子が高電圧となる向きに充電される充電動作が
行われる。

次に、巻線電圧Ｖ（Ｎ３）のＮ周期の負極性において、制御回路１２からＭＯＳ−ＦＥ
Ｔ＿Ｑ１をオンにするための制御信号が供給されると、ＭＯＳ−ＦＥＴ＿Ｑ１がオフから
オンに切り替えられる（図８（Ａ））。ＭＯＳ−ＦＥＴ＿Ｑ１がオンされると、従出力の
二次側の巻線ｎ３の５番端子が低電圧となり、６番端子が高電圧となる。これにより、二
次側従出力回路の巻線ｎ３にはマイナス側の巻線電圧Ｖ（Ｎ３−）が発生する（図８（Ｂ
））。そのため、上述したように、同期分周回路４０Ｄでは、ＭＯＳ−ＦＥＴ＿Ｑ２，Ｑ
３をオフ状態とする駆動信号ＶQ2，ＶQ3が生成されるので、ＭＯＳ−ＦＥＴ＿Ｑ２，Ｑ３
のそれぞれはオフとされ、従出力の二次側に電流は流れない。このような動作が次のＮ＋
１周期，Ｎ＋２周期・・・においても繰り返して行われる。

以上説明したように、第４の実施の形態では、ＭＯＳ−ＦＥＴ＿Ｑ１のスイッチング周
期のオフ期間（巻線電圧Ｖ（Ｎ３）の同一周期における正極性）を２つの期間に分割し、
分割した前半の第１の期間において加算動作を行い、後半の第２の期間において充電動作
を行う。すなわち、同一のスイッチング周期のオフ期間内において充電動作および加算動
作のそれぞれを行う。これにより、入力電圧Ｖ１の変動に影響されることなく、安定して
出力電圧Ｖ３を昇圧することが可能なフライバック方式の高電圧出力電源を提供できる。
また、１スイッチング周期内で充電動作と加算動作を行うので、より効率的に出力電圧を
昇圧することができる。

なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣
旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。

１２・・・制御回路、３０Ａ・・・充電制御回路、３０Ｂ・・・倍電圧整流回路、４０Ａ
，４０Ｄ・・・同期分周回路、１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ・・・スイッチ
ング電源装置、Ｃ１２，Ｃ１３，Ｃ３１，Ｃ３２・・・コンデンサ、Ｄ１２，Ｄ１３，Ｄ
３１，Ｄ３２・・・ダイオード、Ｑ１，Ｑ２，Ｑ３・・・ＭＯＳ−ＦＥＴ、Ｔ１・・・ト
ランス

Claims (4)

1. スイッチング素子のオンオフ動作により直流電流が供給される一次巻線と、当該一次巻
   線の誘起により発生する巻線電圧を負荷に供給する主出力側および従出力側の二次巻線と
   から構成されるトランスと、前記主出力側の二次巻線の出力電圧に基づいて前記スイッチ
   ング素子のオンオフ動作を制御する制御回路とを備えるスイッチング電源装置であって、
   一端が前記従出力側の二次巻線の一端に接続された第１のダイオードと、一端が前記第
   １のダイオードの他端に接続されて前記従出力側の二次巻線に発生する巻線電圧を充電す
   る第１のコンデンサと、一端が当該第１のコンデンサの一端と前記第１のダイオードの他
   端との接続点に接続された第２のダイオードと、当該第２のダイオードの他端に接続され
   て前記第１のコンデンサに充電された充電電圧と前記巻線電圧とが加算された加算電圧を
   充電する第２のコンデンサとを有する倍電圧整流回路と、
   前記従出力側の二次巻線の一端と前記第１のコンデンサの他端に接続され、前記従出力
   側の二次巻線に発生する前記巻線電圧の片側極性において、前記第１のコンデンサに前記
   巻線電圧を充電する充電動作と前記第２のコンデンサに前記加算電圧を充電する加算動作
   とを行う充電制御回路と
   を備えることを特徴とするスイッチング電源装置。
2. 前記充電制御回路は、
   第１端子が前記従出力側の二次巻線の一端に接続され、第２端子が前記第１のコンデン
   サの他端に接続される第１のスイッチング素子と、
   第１端子が前記第１のコンデンサの他端に接続され、第２端子が共通線に接続される第
   ２のスイッチング素子と、
   第１端子が前記従出力側の二次巻線の一端に接続され、第２端子が前記第１のスイッチ
   ング素子の第３端子に接続され、第３端子が前記第２のスイッチング素子の第３端子に接
   続され、前記従出力側の二次巻線で発生した巻線電圧に基づいて前記第１および第２のス
   イッチング素子が前記巻線電圧の前記片側極性において交互にオンするように制御する同
   期分周回路と
   を有することを特徴とする請求項１に記載のスイッチング電源装置。
3. 前記同期分周回路は、
   前記スイッチング素子のスイッチング周期を分周し、分周したスイッチング周期におい
   て１周期毎に交互に前記充電動作と前記加算動作とを行うことにより、前記巻線電圧の前
   記片側極性のみを倍電圧整流する
   ことを特徴とする請求項２に記載のスイッチング電源装置。
4. 前記同期分周回路は、
   前記スイッチング素子のスイッチング周期の片側極性を第１の期間と第２の期間とに分
   割し、分割した前記第１の期間において前記充電動作を行い、前記第２の期間において前
   記加算動作を行うことにより、前記巻線電圧の前記片側極性のみを倍電圧整流する
   ことを特徴とする請求項２に記載のスイッチング電源装置。

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