JP2011145790A - Current lock circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a current lock circuit for locking the currents of different current sources. <P>SOLUTION: A current lock circuit 1 is provided with a current comparison circuit 10 for comparing a current value Iref of reference current with the current value Iout2 of adjustment object current as current to be adjusted to generate a control signal so that the current value Iout2 of the adjustment object current can be set to be the prescribed times as large as the current value Iref of the reference current; and a charge pump circuit 50 and a V/I converter 60 for adjusting the current value Iout2 of the adjustment object currents on the basis of control signals LIMIT_TOP, LIMIT_BTM generated by the current comparison circuit 10. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、基準電流に対して任意の比の電流を生成する技術に関する。   The present invention relates to a technique for generating a current having an arbitrary ratio with respect to a reference current.

基準電流に対して任意の比の電流を生成するものとして、図１７に示すような回路構成のカレントミラー回路１００が広く知られている。
カレントミラー回路１００では、ＮＭＯＳ１０１，１０２で基準電流Ｉｒｅｆをミラーし、ＰＭＯＳ１０３，１０４のＷ／Ｌのサイズ比をｍ：ｎとすることによって、ミラーした出力電流Ｉｏｕｔを次式の関係として得ることができる。 A current mirror circuit 100 having a circuit configuration as shown in FIG. 17 is widely known as one that generates a current having an arbitrary ratio with respect to a reference current.
In the current mirror circuit 100, the reference current Iref is mirrored by the NMOSs 101 and 102, and the W / L size ratio of the PMOSs 103 and 104 is set to m: n, whereby the mirrored output current Iout can be obtained as the relationship of the following equation. it can.

Ｉｒｅｆ：Ｉｏｕｔ＝ｍ：ｎ
他のカレントミラー回路の構成例として、例えば特許文献１に開示されたカレントミラー回路がある。 Iref: Iout = m: n
As another configuration example of the current mirror circuit, for example, there is a current mirror circuit disclosed in Patent Document 1.

特開２００９−１４７８８１号公報JP 2009-147881 A

ところで、図１８に示すようなＶ／Ｉコンバーター６０がある。このＶ／Ｉコンバーター６０は、入力電圧Ｖｉｎが印加されるアンプ６１、抵抗値Ｒ０の内蔵抵抗６２、及びサイズの等しいＰＭＯＳ６３，６４を有しており、その出力電流Ｉｏｕｔ２は、次式のようになる。
Ｉｏｕｔ２＝Ｖｉｎ／Ｒ０ Incidentally, there is a V / I converter 60 as shown in FIG. The V / I converter 60 includes an amplifier 61 to which an input voltage Vin is applied, a built-in resistor 62 having a resistance value R0 , and PMOSs 63 and 64 having the same size, and an output current Iout2 thereof is expressed by the following equation: become.
Iout2 = Vin / R 0

このようなＶ／Ｉコンバーター６０の出力電流Ｉｏｕｔ２を基準電流Ｉｒｅｆにｍ：ｎでロックさせる、すなわち出力電流Ｉｏｕｔ２と基準電流Ｉｒｅｆとの関係を次式のような関係とすることは、図１７に示したカレントミラー回路では実現出来ない。
Ｉｒｅｆ：Ｉｏｕｔ２＝ｍ：ｎ FIG. 17 shows that the output current Iout2 of the V / I converter 60 is locked to the reference current Iref at m: n, that is, the relationship between the output current Iout2 and the reference current Iref is expressed by the following equation. It cannot be realized with the current mirror circuit shown.
Iref: Iout2 = m: n

何故ならば、基準電流ＩｒｅｆとＶ／Ｉコンバーターの出力電流Ｉｏｕｔ２とは異なる電流源であるため、同一電流源から任意の比の電流値を作り出すことを前提とした図１７のような構成が使えないからである。
よって、特許文献１にあるようなカレントミラー回路でも、異なる電流源の電流を基準電流に対して任意の比にする、すなわち、異なる電流源の電流をロックすることは出来ない。 This is because the reference current Iref and the output current Iout2 of the V / I converter are different current sources, so that the configuration as shown in FIG. 17 can be used on the assumption that a current value of an arbitrary ratio is generated from the same current source. Because there is no.
Therefore, even with the current mirror circuit as in Patent Document 1, it is impossible to set the currents of different current sources to an arbitrary ratio with respect to the reference current, that is, the currents of different current sources cannot be locked.

本発明の課題は、異なる電流源の電流をロックすることである。   An object of the present invention is to lock the currents of different current sources.

前記課題を解決するために、請求項１に記載の発明は、基準電流の電流値と調整対象の電流である調整対象電流の電流値とを比較して、前記調整対象電流の電流値が前記基準電流の電流値の所定倍となるように制御信号を生成する電流比較手段と、前記電流比較手段が生成した前記制御信号に基づき前記調整対象電流の電流値を調整する電流調整手段と、を備えることを特徴とする。   In order to solve the above-mentioned problem, the invention according to claim 1 compares a current value of a reference current with a current value of an adjustment target current that is an adjustment target current, and the current value of the adjustment target current is Current comparing means for generating a control signal so as to be a predetermined multiple of the current value of a reference current; and current adjusting means for adjusting the current value of the current to be adjusted based on the control signal generated by the current comparing means. It is characterized by providing.

また、請求項２に記載の発明は、請求項１の記載において、前記電流比較手段は、電流値に対し加算値及び減算値の何れか一方として作用する前記基準電流と、前記電流調整手段が調整した電流値の前記調整対象電流であって、電流値に対し加算値及び減算値の何れか他方として作用する電流と、を供給する電流供給回路と、前記電流供給回路が供給する電流を積分することで、前記基準電流の電流値と前記調整対象電流の電流値との比較結果となる積分値を得る積分回路と、前記積分回路による積分値と基準値とを比較して前記制御信号を生成する比較回路と、前記比較回路が生成した前記制御信号に基づき前記電流供給回路による前記基準電流と前記調整対象電流との供給割合を制御する制御回路と、を備えることを特徴とする。   According to a second aspect of the present invention, in the first aspect, the current comparison unit includes the reference current that acts as one of an addition value and a subtraction value with respect to a current value, and the current adjustment unit. A current supply circuit that supplies the current to be adjusted of the adjusted current value and that acts as either the addition value or the subtraction value for the current value; and integrates the current supplied by the current supply circuit Thus, an integration circuit that obtains an integration value that is a comparison result between the current value of the reference current and the current value of the adjustment target current is compared with the integration value by the integration circuit and the reference value. And a control circuit that controls a supply ratio of the reference current and the adjustment target current by the current supply circuit based on the control signal generated by the comparison circuit.

また、請求項３に記載の発明は、請求項２の記載において、前記基準電流は、電流値に対し加算値として作用し、前記調整対象電流は、電流値に対し減算値として作用し、前記電流調整手段は、前記積分回路による積分値が上限の基準値を上回ることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を増加させる調整をし、前記積分回路による積分値が下限の基準値を下回ることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を減少させる調整をし、前記積分回路による積分値が前記下限の基準値と前記上限の基準値との間にあることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を維持することを特徴とする。   According to a third aspect of the present invention, in the second aspect, the reference current acts as an addition value for a current value, the adjustment target current acts as a subtraction value for the current value, and The current adjustment means adjusts to increase the current value of the current to be adjusted when the control signal indicating that the integration value by the integration circuit exceeds an upper reference value is supplied, and integration by the integration circuit When the control signal indicating that the value is lower than the lower limit reference value is supplied, adjustment is performed to decrease the current value of the current to be adjusted, and the integration value by the integration circuit is the lower limit reference value and the upper limit. The current value of the adjustment target current is maintained when the control signal indicating that the current value is between the current value and the reference value is supplied.

また、請求項４に記載の発明は、請求項２又は３の記載において、前記制御回路は、さらにクロック信号を入力し、前記制御信号と前記クロック信号のデューティー比とに基づき、前記基準電流と前記調整対象電流との供給割合を制御することを特徴とする。
また、請求項５に記載の発明は、請求項１〜４の何れかの記載において、前記電流調整手段は、前記制御信号に基づき、出力する電圧値を調整するチャージポンプ回路と、前記チャージポンプ回路が出力する電圧値に対応する前記調整対象電流の電流値を生成するＶ／Ｉコンバーターと、を備えることを特徴とする。 According to a fourth aspect of the present invention, in the second or third aspect, the control circuit further receives a clock signal, and based on the control signal and a duty ratio of the clock signal, the reference current and The supply ratio with the current to be adjusted is controlled.
According to a fifth aspect of the present invention, in any one of the first to fourth aspects, the current adjusting means adjusts a voltage value to be output based on the control signal, and the charge pump. And a V / I converter that generates a current value of the adjustment target current corresponding to a voltage value output from the circuit.

請求項１に係る発明によれば、基準電流の電流値と調整対象電流の電流値とを比較して調整対象電流の電流値が基準電流の電流値の所定倍となるように生成した制御信号に基づいて、調整対象電流の電流値を調整するため、異なる電流源の調整対象電流の電流値が基準電流の電流値の所定倍となるように、該調整対象電流をロックすることができる。
特に、請求項４に係る発明によれば、制御信号とクロック信号のデューティー比とに基づき基準電流と調整対象電流との供給割合を制御することで、基準電流の電流値と調整対象電流の電流値との比をクロック信号の任意のデューティー比に合致させることができるため、調整対象電流の電流値が基準電流の電流値の所定倍となるように、該調整対象電流をロックすることができる。 According to the first aspect of the present invention, the control signal generated by comparing the current value of the reference current and the current value of the adjustment target current so that the current value of the adjustment target current is a predetermined multiple of the current value of the reference current. Since the current value of the current to be adjusted is adjusted based on the current value, the current to be adjusted can be locked so that the current value of the current to be adjusted from different current sources is a predetermined multiple of the current value of the reference current.
In particular, according to the invention according to claim 4, by controlling the supply ratio of the reference current and the adjustment target current based on the control signal and the duty ratio of the clock signal, the current value of the reference current and the current of the adjustment target current Since the ratio to the value can be matched with an arbitrary duty ratio of the clock signal, the adjustment target current can be locked so that the current value of the adjustment target current is a predetermined multiple of the current value of the reference current. .

本実施形態の電流ロック回路の構成を示す図である。It is a figure which shows the structure of the current lock circuit of this embodiment. 電流比較回路の構成を示す図である。It is a figure which shows the structure of a current comparison circuit. 第１電流源の構成の一例を示す図である。It is a figure which shows an example of a structure of a 1st current source. 第１電流源の他の構成の一例を示す図である。It is a figure showing an example of other composition of the 1st current source. 第２電流源の構成の一例を示す図である。It is a figure which shows an example of a structure of a 2nd current source. 第２電流源の他の構成の一例を示す図である。It is a figure showing an example of other composition of the 2nd current source. 出力値ＷＯＵＴと、上限信号ＬＩＭＩＴ＿ＴＯＰ及び下限信号ＬＩＭＩＴ＿ＴＯＰとの関係を示す図である。It is a figure which shows the relationship between the output value WOUT, the upper limit signal LIMIT_TOP, and the lower limit signal LIMIT_TOP. 上限信号ＬＩＭＩＴ＿ＴＯＰ、下限信号ＬＩＭＩＴ＿ＴＯＰ、及びクロック信号ＯＳＣと、スイッチＯＮ／ＯＦＦ信号ＰＯＮ，ＮＯＮとの関係を示す図である。It is a figure which shows the relationship between upper limit signal LIMIT_TOP, lower limit signal LIMIT_TOP, clock signal OSC, and switch ON / OFF signals PON and NON. チャージポンプ回路の構成を示す図である。It is a figure which shows the structure of a charge pump circuit. 上限信号ＬＩＭＩＴ＿ＴＯＰ、下限信号ＬＩＭＩＴ＿ＢＴＭに対するチャージポンプ回路の動作内容を示す図である。It is a figure which shows the operation | movement content of the charge pump circuit with respect to the upper limit signal LIMIT_TOP and the lower limit signal LIMIT_BTM. 電流比較回路の動作を示すタイミングチャートであり、Ｉｏｕｔ２＜Ｉｒｅｆのときの動作を示すものである。6 is a timing chart showing the operation of the current comparison circuit, and shows the operation when Iout2 <Iref. 電流比較回路の動作を示すタイミングチャートであり、Ｉｏｕｔ２＞Ｉｒｅｆのときの動作を示すものである。6 is a timing chart showing the operation of the current comparison circuit, showing the operation when Iout2> Iref. 電流比較回路及びチャージポンプ回路の動作を示すタイミングチャートであり、Ｉｏｕｔ２＜Ｉｒｅｆのときの動作を示すものである。5 is a timing chart showing the operation of the current comparison circuit and the charge pump circuit, and shows the operation when Iout2 <Iref. 電流比較回路及びチャージポンプ回路の動作を示すタイミングチャートであり、Ｉｏｕｔ２＞Ｉｒｅｆのときの動作を示すものである。5 is a timing chart showing the operation of the current comparison circuit and the charge pump circuit, and shows the operation when Iout2> Iref. クロック信号ＯＳＣのデューティー比を１：１．９としたときの動作を示すタイミングチャートである。6 is a timing chart showing an operation when a duty ratio of a clock signal OSC is 1: 1.9. クロック信号ＯＳＣのデューティー比を１．９：１としたときの動作を示すタイミングチャートである。6 is a timing chart showing an operation when the duty ratio of a clock signal OSC is 1.9: 1. 一般的なカレントミラー回路の構成を示す図である。It is a figure which shows the structure of a general current mirror circuit. Ｖ／Ｉコンバーターの構成を示す図である。It is a figure which shows the structure of a V / I converter.

（構成）
本実施形態は、本発明を適用した電流ロック回路である。
図１は、電流ロック回路１の構成を示す。
図１に示すように、電流ロック回路１は、電流比較回路１０、チャージポンプ回路５０、Ｖ／Ｉコンバーター６０及びクロック信号出力回路（オシレータ回路）７０を有する。 (Constitution)
The present embodiment is a current lock circuit to which the present invention is applied.
FIG. 1 shows the configuration of the current lock circuit 1.
As shown in FIG. 1, the current lock circuit 1 includes a current comparison circuit 10, a charge pump circuit 50, a V / I converter 60, and a clock signal output circuit (oscillator circuit) 70.

図２は、電流比較回路１０の構成を示す。
図２に示すように、電流比較回路１０は、第１及び第２電流源２０，３０、第１及び第２スイッチ１１，１２、積分器４０、コンパレータ群１３、並びに制御回路１６を有する。
第１電流源２０は、ＶＤＤ側の電流源であり、電流値Ｉｏｕｔ２を供給する電流源である。また、第２電流源３０は、ＶＳＳ側の電流源であり、電流値（基準電流の電流値）Ｉｒｅｆを供給する電流源である。 FIG. 2 shows the configuration of the current comparison circuit 10.
As shown in FIG. 2, the current comparison circuit 10 includes first and second current sources 20 and 30, first and second switches 11 and 12, an integrator 40, a comparator group 13, and a control circuit 16.
The first current source 20 is a current source on the VDD side, and is a current source that supplies a current value Iout2. The second current source 30 is a current source on the VSS side, and is a current source that supplies a current value (current value of a reference current) Iref.

図３及び図４は、第１電流源２０の構成の一例をそれぞれ示す。第１電流源２０は、図３に示すように、ＮＭＯＳ２１，２２とＰＭＯＳ２３，２４とを用いた回路構成によりカレントミラー回路として構成されている。ここで、ＮＭＯＳ２１とＮＭＯＳ２２とはサイズが等しく、ＰＭＯＳ２３とＰＭＯＳ２４とはサイズが等しい。
又は、第１電流源２０は、図４に示すように、ＰＭＯＳ２５，２６を用いた回路構成によりカレントミラー回路として構成することもできる。ここで、ＰＭＯＳ２５とＰＭＯＳ２６とはサイズが同じである。 3 and 4 show examples of the configuration of the first current source 20, respectively. As shown in FIG. 3, the first current source 20 is configured as a current mirror circuit by a circuit configuration using NMOSs 21 and 22 and PMOSs 23 and 24. Here, the NMOS 21 and the NMOS 22 have the same size, and the PMOS 23 and the PMOS 24 have the same size.
Alternatively, the first current source 20 can be configured as a current mirror circuit by a circuit configuration using PMOSs 25 and 26 as shown in FIG. Here, the PMOS 25 and the PMOS 26 have the same size.

また、図５及び図６は、第２電流源３０の構成の一例をそれぞれ示す。第２電流源３０は、図５に示すように、ＮＭＯＳ３１，３２を用いた回路構成によりカレントミラー回路として構成されている。ここで、ＮＭＯＳ３１とＮＭＯＳ３２とはサイズが等しい。
又は、第２電流源３０は、図６に示すように、ＰＭＯＳ３３，３４とＮＭＯＳ３５，３６とを用いた回路構成によりカレントミラー回路として構成することもできる。ここで、ＰＭＯＳ３３とＰＭＯＳ３４とはサイズが等しく、ＮＭＯＳ３５とＮＭＯＳ３６とはサイズが等しい。 5 and 6 show examples of the configuration of the second current source 30, respectively. As shown in FIG. 5, the second current source 30 is configured as a current mirror circuit by a circuit configuration using NMOSs 31 and 32. Here, the NMOS 31 and the NMOS 32 are equal in size.
Alternatively, the second current source 30 can be configured as a current mirror circuit by a circuit configuration using PMOSs 33 and 34 and NMOSs 35 and 36 as shown in FIG. Here, the PMOS 33 and the PMOS 34 have the same size, and the NMOS 35 and the NMOS 36 have the same size.

図２に戻って、第１スイッチ１１は、第１電流源２０と後段の積分器４０との電気的接続を断続可能にする。第１スイッチ１１は、制御回路１６が出力する後述のスイッチＯＮ／ＯＦＦ信号（スイッチ制御信号）ＰＯＮがＨｉのとき（ＰＯＮ＝Ｈｉ）、ＯＮになる。また、第２スイッチ１２は、第２電流源３０と後段の積分器４０との電気的接続を断続可能にする。第２スイッチ１２は、制御回路１６が出力する後述のスイッチＯＮ／ＯＦＦ信号ＮＯＮがＨｉのとき（ＮＯＮ＝Ｈｉ）、ＯＮになる。
積分器４０は、一般的な構成からなり、アンプ４１及び積分容量Ｃ０のコンデンサ４２を有する。積分器４０は、出力値ＷＯＵＴを出力する。 Returning to FIG. 2, the first switch 11 enables the electrical connection between the first current source 20 and the integrator 40 in the subsequent stage to be intermittent. The first switch 11 is turned on when a later-described switch ON / OFF signal (switch control signal) PON output from the control circuit 16 is Hi (PON = Hi). In addition, the second switch 12 enables and disconnects the electrical connection between the second current source 30 and the subsequent integrator 40. The second switch 12 is turned on when a later-described switch ON / OFF signal NON output from the control circuit 16 is Hi (NON = Hi).
Integrator 40 consists general configuration, having a capacitor 42 of the amplifier 41 and integrating capacitor C 0. The integrator 40 outputs an output value WOUT.

コンパレータ群１３は、第１コンパレータ１４及び第２コンパレータ１５を含んで構成されている。第１コンパレータ１４には、その非反転入力端子に出力値ＷＯＵＴが入力されている。そして、第１コンパレータ１４には、その反転入力端子に上限側の基準電圧（以下、上限側基準電圧という。）Ｖｔｏｐが印加されている。また、第２コンパレータ１５には、その非反転入力端子に出力値ＷＯＵＴが入力されている。そして、第２コンパレータ１５には、第１コンパレータ１４に印加されている基準電圧Ｖｔｏｐよりも小さい下限側の基準電圧（以下、下限側基準電圧という。）Ｖｂｏｔｔｏｍがその反転入力端子に印加されている。
コンパレータ群１３は、このような構成により、積分器４０の出力値ＷＯＵＴを基に上限信号ＬＩＭＩＴ＿ＴＯＰ及び下限信号ＬＩＭＩＴ＿ＢＴＭを出力する。 The comparator group 13 includes a first comparator 14 and a second comparator 15. The output value WOUT is input to the non-inverting input terminal of the first comparator 14. An upper reference voltage (hereinafter referred to as an upper reference voltage) V top is applied to the inverting input terminal of the first comparator 14. Further, the output value WOUT is input to the non-inverting input terminal of the second comparator 15. A lower reference voltage (hereinafter referred to as a lower limit reference voltage) V bottom smaller than the reference voltage V top applied to the first comparator 14 is applied to the inverting input terminal of the second comparator 15. ing.
With such a configuration, the comparator group 13 outputs the upper limit signal LIMIT_TOP and the lower limit signal LIMIT_BTM based on the output value WOUT of the integrator 40.

図７は、出力値ＷＯＵＴと、上限信号ＬＩＭＩＴ＿ＴＯＰ及び下限信号ＬＩＭＩＴ＿ＢＴＭとの関係を示す。コンパレータ群１３は、この図７に示すような関係を基に、Ｈｉ又はＬｏの上限信号ＬＩＭＩＴ＿ＴＯＰ及び下限信号ＬＩＭＩＴ＿ＢＴＭを出力する。   FIG. 7 shows the relationship between the output value WOUT and the upper limit signal LIMIT_TOP and the lower limit signal LIMIT_BTM. The comparator group 13 outputs a Hi or Lo upper limit signal LIMIT_TOP and a lower limit signal LIMIT_BTM based on the relationship shown in FIG.

制御回路１６は、コンパレータ群１３が出力する上限信号ＬＩＭＩＴ＿ＴＯＰ及び下限信号ＬＩＭＩＴ＿ＢＴＭ、及びクロック信号ＯＳＣを基に、スイッチＯＮ／ＯＦＦ信号ＰＯＮ，ＮＯＮを出力する。   The control circuit 16 outputs switch ON / OFF signals PON and NON based on the upper limit signal LIMIT_TOP and the lower limit signal LIMIT_BTM output from the comparator group 13 and the clock signal OSC.

ここで、クロック信号出力回路７０がクロック信号ＯＳＣを出力している。クロック信号出力回路７０は、外部入力されるクロック制御信号によりクロック信号ＯＳＣ（具体的にはそのデューティー比）が制御される。例えば、クロック制御信号は、外部の装置、例えばパーソナルコンピュータにより出力された信号である。   Here, the clock signal output circuit 70 outputs the clock signal OSC. In the clock signal output circuit 70, the clock signal OSC (specifically, its duty ratio) is controlled by a clock control signal input from the outside. For example, the clock control signal is a signal output by an external device such as a personal computer.

図８は、上限信号ＬＩＭＩＴ＿ＴＯＰ、下限信号ＬＩＭＩＴ＿ＢＴＭ、及びクロック信号ＯＳＣと、スイッチＯＮ／ＯＦＦ信号ＰＯＮ，ＮＯＮとの関係を示す。制御回路１６は、この図８に示すような関係を基に、Ｈｉ又はＬｏのスイッチＯＮ／ＯＦＦ信号ＰＯＮ，ＮＯＮを出力する。
チャージポンプ回路５０は、上限信号ＬＩＭＩＴ＿ＴＯＰ及び下限信号ＬＩＭＩＴ＿ＢＴＭに基づいて、出力電圧Ｖｏｕｔを調整する回路である。 FIG. 8 shows the relationship between the upper limit signal LIMIT_TOP, the lower limit signal LIMIT_BTM, the clock signal OSC, and the switch ON / OFF signals PON and NON. The control circuit 16 outputs Hi or Lo switch ON / OFF signals PON and NON based on the relationship shown in FIG.
The charge pump circuit 50 is a circuit that adjusts the output voltage Vout based on the upper limit signal LIMIT_TOP and the lower limit signal LIMIT_BTM.

図９は、チャージポンプ回路５０の構成を示す。
図９に示すように、チャージポンプ回路５０は、バイアス値Ｉｂｉａｓ，−Ｉｂｉａｓの第３及び第４電流源（一定電流源）５１，５２、第３及び第４スイッチ５３，５４、及びローパスフィルタ５５を有する。 FIG. 9 shows the configuration of the charge pump circuit 50.
As shown in FIG. 9, the charge pump circuit 50 includes third and fourth current sources (constant current sources) 51 and 52 having bias values Ibias and −Ibias, third and fourth switches 53 and 54, and a low-pass filter 55. Have

第３電流源５１は、第３スイッチ５３により出力端子５６に対して断続可能とされている。第３スイッチ５３は、上限信号ＬＩＭＩＴ＿ＴＯＰがＨｉのとき（ＬＩＭＩＴ＿ＴＯＰ＝Ｈｉ）、ＯＮになる。   The third current source 51 can be intermittently connected to the output terminal 56 by the third switch 53. The third switch 53 is turned on when the upper limit signal LIMIT_TOP is Hi (LIMIT_TOP = Hi).

また、第４電流源５２は、第４スイッチ５４により出力端子５６に対して断続可能とされている。第４スイッチ５４は、下限信号ＬＩＭＩＴ＿ＢＴＭがＬｏのとき（ＬＩＭＩＴ＿ＢＴＭ＝Ｌｏ）、ＯＮになる。
ローパスフィルタ５５は、出力端子５６の出力電圧Ｖｏｕｔの高周波ノイズを除去する。なお、ローパスフィルタ５５の構成は、必ずしも図９に示すような受動素子による構成である必要はない。 The fourth current source 52 can be intermittently connected to the output terminal 56 by a fourth switch 54. The fourth switch 54 is turned ON when the lower limit signal LIMIT_BTM is Lo (LIMIT_BTM = Lo).
The low pass filter 55 removes high frequency noise of the output voltage Vout at the output terminal 56. Note that the configuration of the low-pass filter 55 is not necessarily a configuration using passive elements as shown in FIG.

チャージポンプ回路５０は、このような構成により、下限信号ＬＩＭＩＴ＿ＢＴＭがＬＯのパルスを発生したとき、出力端子５６から電流をディスチャージする。また、チャージポンプ回路５０は、上限信号ＬＩＭＩＴ＿ＴＯＰがＨｉのパルスを生成したとき、出力端子５６に電流をチャージする。
このような上限信号ＬＩＭＩＴ＿ＴＯＰ、下限信号ＬＩＭＩＴ＿ＢＴＭに対するチャージポンプ回路５０の動作をまとめると図１０に示すようになる。 With such a configuration, the charge pump circuit 50 discharges current from the output terminal 56 when the lower limit signal LIMIT_BTM generates a pulse of LO. The charge pump circuit 50 charges the output terminal 56 with a current when the upper limit signal LIMIT_TOP generates a Hi pulse.
The operation of the charge pump circuit 50 for such upper limit signal LIMIT_TOP and lower limit signal LIMIT_BTM is summarized as shown in FIG.

すなわち、チャージポンプ回路５０では、上限信号ＬＩＭＩＴ＿ＴＯＰがＨｉのとき（ＬＩＭＩＴ＿ＴＯＰ＝Ｈｉ）、第３スイッチ５３がＯＮになり（第３スイッチ５３＝ＯＮ）、出力端子５６に対して電流をチャージする。また、チャージポンプ回路５０では、下限信号ＬＩＭＩＴ＿ＢＴＭがＬｏのとき（ＬＩＭＩＴ＿ＢＴＭ＝Ｌｏ）、第４スイッチ５４がＯＮになり（第４スイッチ５４＝ＯＮ）、出力端子５６から電流をディスチャージする。   That is, in the charge pump circuit 50, when the upper limit signal LIMIT_TOP is Hi (LIMIT_TOP = Hi), the third switch 53 is turned ON (third switch 53 = ON), and the output terminal 56 is charged with current. In the charge pump circuit 50, when the lower limit signal LIMIT_BTM is Lo (LIMIT_BTM = Lo), the fourth switch 54 is turned on (fourth switch 54 = ON), and the current is discharged from the output terminal 56.

チャージポンプ回路５０の出力端子５６は、Ｖ／Ｉコンバーター６０の入力端子に電気的に接続されている。
Ｖ／Ｉコンバーター６０の回路構成は、例えば、図１８に示したように、アンプ６１、抵抗値Ｒ０の内蔵抵抗６２、及びサイズの等しいＰＭＯＳ６３，６４を用いた回路構成と同様である。 The output terminal 56 of the charge pump circuit 50 is electrically connected to the input terminal of the V / I converter 60.
The circuit configuration of the V / I converter 60 is the same as that using, for example, an amplifier 61, a built-in resistor 62 having a resistance value R0 , and PMOSs 63 and 64 having the same size, as shown in FIG.

Ｖ／Ｉコンバーター６０は、このような構成により、入力端子６５に入力電圧Ｖｉｎ（Ｖｏｕｔ）が印加されると、次式に示すような電流値Ｉｏｕｔ２を出力する。
Ｉｏｕｔ２＝Ｖｉｎ／Ｒ０ With this configuration, when the input voltage Vin (Vout) is applied to the input terminal 65, the V / I converter 60 outputs a current value Iout2 as shown in the following equation.
Iout2 = Vin / R 0

（動作及び作用等）
（１）電流比較回路１０の動作等
図１１及び図１２は、電流比較回路１０の動作を示すタイミングチャートである。具体的には、図１１及び図１２は、クロック信号ＯＳＣと、出力値ＷＯＵＴと、上限信号ＬＩＭＩＴ＿ＴＯＰ及び下限信号ＬＩＭＩＴ＿ＢＴＭと、スイッチＯＮ／ＯＦＦ信号ＰＯＮ，ＮＯＮとの関係を示す。 (Operation and action)
(1) Operation of Current Comparison Circuit 10 etc. FIGS. 11 and 12 are timing charts showing the operation of the current comparison circuit 10. Specifically, FIGS. 11 and 12 show the relationship between the clock signal OSC, the output value WOUT, the upper limit signal LIMIT_TOP and the lower limit signal LIMIT_BTM, and the switch ON / OFF signals PON and NON.

図１１は、第１電流源２０の電流値Ｉｏｕｔ２と第２電流源３０の電流値Ｉｒｅｆとの関係が、Ｉｏｕｔ２＜Ｉｒｅｆのときの動作を示す。また、図１２は、Ｉｏｕｔ２＞Ｉｒｅｆのときの動作を示す。   FIG. 11 shows an operation when the relationship between the current value Iout2 of the first current source 20 and the current value Iref of the second current source 30 is Iout2 <Iref. FIG. 12 shows the operation when Iout2> Iref.

（１−１）Ｉｏｕｔ２＜Ｉｒｅｆのとき
図１１を用いて先ず説明する。
ここで、クロック信号ＯＳＣについて、ＨｉとＬｏのデューティー比（Ｈｉ区間：Ｌｏ区間）は１：１とする。また、上限側基準電圧Ｖｔｏｐ及び下限側基準電圧Ｖｂｏｔｔｏｍは、それら値のひらき（Ｖｔｏｐ−Ｖｂｏｔｔｏｍ）が出力値ＷＯＵＴの変化に対して十分大きく設定されている。 (1-1) When Iout2 <Iref First, description will be made with reference to FIG.
Here, for the clock signal OSC, the duty ratio between Hi and Lo (Hi interval: Lo interval) is 1: 1. Further, the upper limit side reference voltage V top and the lower limit side reference voltage V bottom are set such that their values (V top −V bottom ) are sufficiently large with respect to the change in the output value WOUT.

（１−１−１）ｔ＝０〜ｔ１のとき（ＯＳＣ＝Ｌｏ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。
これにより、第１スイッチ１１がＯＮになり、第２スイッチ１２がＯＦＦになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。ここで、コンデンサ４２の両端では、アンプ４１の入力側が出力側に対し電位が上昇する。しかし、アンプ４１の差動対の電位はどちらもＡＧＮＤなので、出力値（電位）ＷＯＵＴが下降する。この状態が継続し、ｔ＝ｔ１になったとき、クロック信号ＯＳＣがＬｏからＨｉに反転する。 (1-1-1) When t = 0 to t1 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8).
As a result, the first switch 11 is turned on and the second switch 12 is turned off, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2. Here, at both ends of the capacitor 42, the potential of the input side of the amplifier 41 rises relative to the output side. However, since the potentials of the differential pair of the amplifier 41 are both AGND, the output value (potential) WOUT falls. When this state continues and t = t1, the clock signal OSC is inverted from Lo to Hi.

（１−１−２）ｔ＝ｔ１〜ｔ２のとき（ＯＳＣ＝Ｈｉ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。
これにより、第１スイッチ１１がＯＦＦになり、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。 (1-1-2) When t = t1 to t2 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8).
As a result, the first switch 11 is turned off and the second switch 12 is turned on, so that the capacitor 42 of the integrator 40 is discharged by the current value Iref.

今、Ｉｏｕｔ２＜Ｉｒｅｆなので、チャージ量よりもディスチャージ量の方が多く、そのため、ｔ＝ｔ３（クロック信号ＯＳＣがＬｏに反転するタイミング）よりも早いｔ＝ｔ２において、出力値ＷＯＵＴが上限側基準電圧Ｖｔｏｐに達する（ＷＯＵＴ＝Ｖｔｏｐになる）。これにより、ｔ＝ｔ２において、ＬＩＭＩＴ＿ＴＯＰ＝Ｈｉになり（図７参照）、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｈｉ，Ｈｉ｝になるため、ＮＯＮ＝Ｌｏ（｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝）になる（図８参照）。 Since Iout2 <Iref, the discharge amount is larger than the charge amount. Therefore, at t = t2 earlier than t = t3 (timing at which the clock signal OSC is inverted to Lo), the output value WOUT is the upper reference voltage. V top is reached (WOUT = V top ). As a result, at t = t2, LIMIT_TOP = Hi (see FIG. 7) and {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, and therefore NON = Lo ({PON, NON} = {Lo , Lo}) (see FIG. 8).

（１−１−３）ｔ＝ｔ２〜ｔ３のとき（ＯＳＣ＝Ｈｉ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｈｉ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝になり（図８参照）、第１及び第２スイッチ１１，１２がともにＯＦＦになる。そのため、積分器４０のコンデンサ４２に対するチャージもディスチャージも行なわれず、ＷＯＵＴ＝Ｖｔｏｐの状態が維持される。そして、ｔ＝ｔ３になったとき、クロック信号ＯＳＣがＨｉからＬｏに反転する。 (1-1-3) When t = t2 to t3 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the first and second switches 11, 12 are both OFF. become. Therefore, neither charging nor discharging of the capacitor 42 of the integrator 40 is performed, and the state of WOUT = V top is maintained. When t = t3, the clock signal OSC is inverted from Hi to Lo.

（１−１−４）ｔ＝ｔ３〜ｔ４のとき（ＯＳＣ＝Ｌｏ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。
これにより、第１スイッチ１１がＯＮになり、第２スイッチ１２がＯＦＦになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。 (1-1-4) When t = t3 to t4 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8).
As a result, the first switch 11 is turned on and the second switch 12 is turned off, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2.

今、Ｉｏｕｔ２＜Ｉｒｅｆなので、チャージ量よりもディスチャージ量の方が多く、そのため、ｔ＝ｔ４（クロック信号ＯＳＣがＨｉに反転するタイミング）よりも早い時期に出力値ＷＯＵＴが下限側基準電圧Ｖｂｏｔｔｏｍに達することはない（ＷＯＵＴ＝Ｖｂｏｔｔｏｍになることはない）。この状態が継続し、ｔ＝ｔ４になったとき、クロック信号ＯＳＣがＬｏからＨｉに反転する。 Now, Iout2 <since Iref, many people of the discharge amount than the amount of charge, in that order, t = t4 the output value WOUT is the lower limit reference voltage V bottom early than (clock signal OSC timing inverted Hi) Never reach (WOUT = V bottom is never reached). When this state continues and t = t4, the clock signal OSC is inverted from Lo to Hi.

（１−１−５）ｔ＝ｔ４以降
ｔ＝ｔ４以降では、ｔ＝ｔ１〜ｔ４での動作を繰り返す。すなわち、ｔ＝ｔ４〜ｔ５での動作は前述の（１−１−２）のｔ＝ｔ１〜ｔ２での動作と同様になり、ｔ＝ｔ５〜ｔ６での動作は前述の（１−１−３）のｔ＝ｔ２〜ｔ３での動作と同様になり、ｔ＝ｔ６〜ｔ７での動作は前述の（１−１−４）のｔ＝ｔ３〜ｔ４での動作と同様になる。 (1-1-5) After t = t4 After t = t4, the operation at t = t1 to t4 is repeated. That is, the operation at t = t4 to t5 is similar to the operation at t = t1 to t2 in (1-1-2) described above, and the operation at t = t5 to t6 is described in (1-1-1). 3) is the same as the operation at t = t2 to t3, and the operation at t = t6 to t7 is the same as the operation at t = t3 to t4 in (1-1-4).

（１−２）Ｉｏｕｔ２＞Ｉｒｅｆのとき
図１２を用いて説明する。なお、図１２の動作は、リミットされるコンパレータが第１コンパレータ１４から第２コンパレータ１５に代わるだけであり、本質的には前述の（１−１）のＩｏｕｔ２＜Ｉｒｅｆのときの動作と同じである。 (1-2) When Iout2> Iref This will be described with reference to FIG. Note that the operation of FIG. 12 is merely the replacement of the limited comparator from the first comparator 14 to the second comparator 15, and is essentially the same as the operation when Iout2 <Iref in (1-1) above. is there.

（１−２−１）ｔ＝０〜ｔ１のとき（ＯＳＣ＝Ｌｏ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｌｏ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝になる（図８参照）。
これにより、第１及び第２スイッチ１１，１２がともにＯＦＦになるため、積分器４０のコンデンサ４２に対するチャージもディスチャージも行なわれず、ＷＯＵＴ＝Ｖｂｏｔｔｏｍの状態が維持される。そして、ｔ＝ｔ１になったとき、クロック信号ＯＳＣがＬｏからＨｉに反転する。 (1-2-1) When t = 0 to t1 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo} (see FIG. 8).
As a result, both the first and second switches 11 and 12 are turned off, so that the capacitor 42 of the integrator 40 is neither charged nor discharged, and the state of WOUT = V bottom is maintained. When t = t1, the clock signal OSC is inverted from Lo to Hi.

（１−２−２）ｔ＝ｔ１〜ｔ２のとき（ＯＳＣ＝Ｈｉ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。
これにより、第１スイッチ１１がＯＦＦになり、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。 (1-2-2) When t = t1 to t2 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8).
As a result, the first switch 11 is turned off and the second switch 12 is turned on, so that the capacitor 42 of the integrator 40 is discharged by the current value Iref.

今、Ｉｏｕｔ２＞Ｉｒｅｆなので、ディスチャージ量よりもチャージ量の方が多く、そのため、ｔ＝ｔ２（クロック信号ＯＳＣがＬｏに反転するタイミング）よりも早い時期に出力値ＷＯＵＴが上限側基準電圧Ｖｔｏｐに達することはない（ＷＯＵＴ＝Ｖｔｏｐになることはない）。そして、ｔ＝ｔ２において、クロック信号ＯＳＣがＨｉからＬｏに反転する。 Since Iout2> Iref, the charge amount is larger than the discharge amount. Therefore, the output value WOUT becomes the upper reference voltage V top at a time earlier than t = t2 (timing when the clock signal OSC is inverted to Lo). Never reach (WOUT = V top ). At t = t2, the clock signal OSC is inverted from Hi to Lo.

（１−２−３）ｔ＝ｔ２〜ｔ３のとき（ＯＳＣ＝Ｌｏ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。
これにより、第１スイッチ１１がＯＮになり、第２スイッチ１２がＯＦＦになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。 (1-2-3) When t = t2 to t3 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8).
As a result, the first switch 11 is turned on and the second switch 12 is turned off, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2.

今、Ｉｏｕｔ２＞Ｉｒｅｆなので、ディスチャージ量よりもチャージ量の方が多く、そのため、ｔ＝ｔ４（クロック信号ＯＳＣがＨｉに反転するタイミング）よりも早いｔ＝ｔ３において、出力値ＷＯＵＴが下限側基準電圧Ｖｂｏｔｔｏｍに達する（ＷＯＵＴ＝Ｖｂｏｔｔｏｍになる）。これにより、ｔ＝ｔ３では、ＬＩＭＩＴ＿ＢＴＭ＝Ｌｏになり（図７参照）、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｌｏ｝になるため、ＰＯＮ＝Ｌｏ（｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝）になる（図８参照）。 Now, since Iout2> Iref, the charge amount is larger than the discharge amount. Therefore, at t = t3 earlier than t = t4 (timing when the clock signal OSC is inverted to Hi), the output value WOUT is the lower limit side reference voltage. it reaches the V bottom (become WOUT = V bottom). Thus, at t = t3, LIMIT_BTM = Lo (see FIG. 7) and {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, so PON = Lo ({PON, NON} = {Lo , Lo}) (see FIG. 8).

（１−２−４）ｔ＝ｔ３〜ｔ４のとき（ＯＳＣ＝Ｌｏ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｌｏ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝になり、前述の（１−２−１）のｔ＝０〜ｔ１の動作と同様に、積分器４０のコンデンサ４２に対するチャージもディスチャージも行なわれず、ＷＯＵＴ＝Ｖｂｏｔｔｏｍの状態が維持される。そして、ｔ＝ｔ４になったとき、クロック信号ＯＳＣがＬｏからＨｉに反転する。 (1-2-4) When t = t3 to t4 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo}, and the operation from t = 0 to t1 in the above (1-2-1) Similarly to the above, charging and discharging of the capacitor 40 of the integrator 40 are not performed, and the state of WOUT = V bottom is maintained. When t = t4, the clock signal OSC is inverted from Lo to Hi.

（１−２−５）ｔ＝ｔ４以降
ｔ＝ｔ４以降では、ｔ＝ｔ１〜ｔ４での動作を繰り返す。すなわち、ｔ＝ｔ４〜ｔ５での動作は前述の（１−２−２）のｔ＝ｔ１〜ｔ２での動作と同様になり、ｔ＝ｔ５〜ｔ６での動作は前述の（１−２−３）のｔ＝ｔ２〜ｔ３での動作と同様になり、ｔ＝ｔ６〜ｔ７での動作は前述の（１−２−４）のｔ＝ｔ３〜ｔ４での動作と同様になる。 (1-2-5) After t = t4 After t = t4, the operation at t = t1 to t4 is repeated. That is, the operation at t = t4 to t5 is the same as the operation at t = t1 to t2 in (1-2-2) described above, and the operation at t = t5 to t6 is described in (1-2-2). 3) is the same as the operation at t = t2 to t3, and the operation at t = t6 to t7 is the same as the operation at t = t3 to t4 in (1-2-4) described above.

（２）チャージポンプ回路５０の動作等
図１３及び図１４は、前述の電流比較回路１０の動作（図１１及び図１２参照）に加えて、チャージポンプ回路５０の動作も示すタイミングチャートである。図１３は、第１電流源２０の電流値Ｉｏｕｔ２と第２電流源３０の電流値Ｉｒｅｆとの関係が、Ｉｏｕｔ２＜Ｉｒｅｆのときの動作を示す。また、図１４は、Ｉｏｕｔ２＞Ｉｒｅｆのときの動作を示す。 (2) Operation of Charge Pump Circuit 50, etc. FIGS. 13 and 14 are timing charts showing the operation of the charge pump circuit 50 in addition to the operation of the current comparison circuit 10 described above (see FIGS. 11 and 12). FIG. 13 shows an operation when the relationship between the current value Iout2 of the first current source 20 and the current value Iref of the second current source 30 is Iout2 <Iref. FIG. 14 shows the operation when Iout2> Iref.

（２−１）Ｉｏｕｔ２＜Ｉｒｅｆのとき
図１３を用いて説明する。ここで、クロック信号ＯＳＣについて、ＨｉとＬｏとのデューティー比は、前述の（１）と同様に１：１である。 (2-1) When Iout2 <Iref This will be described with reference to FIG. Here, with respect to the clock signal OSC, the duty ratio between Hi and Lo is 1: 1 as in the above (1).

（２−１−１）ｔ＝０〜ｔ１のとき（ＯＳＣ＝Ｌｏ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。これにより、第１スイッチ１１がＯＮになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。これにより、出力値ＷＯＵＴが下降していく。 (2-1-1) When t = 0 to t1 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the first switch 11 is turned on, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2. As a result, the output value WOUT decreases.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（２−１−２）ｔ＝ｔ１〜ｔ２のとき（ＯＳＣ＝Ｈｉ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。これにより、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。そして、Ｉｏｕｔ２＜Ｉｒｅｆなので、チャージ量よりもディスチャージ量の方が多いことで、ｔ＝ｔ２において、出力値ＷＯＵＴは上限側基準電圧Ｖｔｏｐに達する。これにより、ＬＩＭＩＴ＿ＴＯＰ＝Ｈｉになり（図７参照）、ＮＯＮ＝Ｌｏ（｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝）になる（図８参照）。 (2-1-2) When t = t1 to t2 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the second switch 12 is turned on, and the capacitor 42 of the integrator 40 is discharged by the current value Iref. Since Iout2 <Iref, the discharge amount is larger than the charge amount, so that the output value WOUT reaches the upper reference voltage V top at t = t2. As a result, LIMIT_TOP = Hi (see FIG. 7) and NON = Lo ({PON, NON} = {Lo, Lo}) (see FIG. 8).

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（２−１−３）ｔ＝ｔ２〜ｔ３のとき（ＯＳＣ＝Ｈｉ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｈｉ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝になり（図８参照）、第１及び第２スイッチ１１，１２がともにＯＦＦになる。そのため、積分器４０のコンデンサ４２に対するチャージもディスチャージも行なわれず、ＷＯＵＴ＝Ｖｔｏｐの状態が維持される。
そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｈｉ｝であるため、第３スイッチ５３がＯＮになり（図１０参照）、出力電圧Ｖｏｕｔは上昇する。 (2-1-3) When t = t2 to t3 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the first and second switches 11 , 12 are both OFF. Therefore, neither charging nor discharging of the capacitor 42 of the integrator 40 is performed, and the state of WOUT = V top is maintained.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Hi, Hi}, so the third switch 53 is turned on (see FIG. 10), and the output voltage Vout increases.

（２−１−４）ｔ＝ｔ３〜ｔ４のとき（ＯＳＣ＝Ｌｏ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。これにより、第１スイッチ１１がＯＮになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。そして、Ｉｏｕｔ２＜Ｉｒｅｆなので、チャージ量よりもディスチャージ量の方が多く、ｔ＝ｔ４よりも早い時期に出力値ＷＯＵＴがＶｂｏｔｔｏｍに達することはない。 (2-1-4) When t = t3 to t4 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the first switch 11 is turned on, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2. Since Iout2 <Iref, the discharge amount is larger than the charge amount, and the output value WOUT does not reach V bottom at a time earlier than t = t4.

そして、この区間では｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. .

（２−１−５）ｔ＝ｔ４〜ｔ５のとき（ＯＳＣ＝Ｈｉ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。これにより、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。 (2-1-5) When t = t4 to t5 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the second switch 12 is turned on, and the capacitor 42 of the integrator 40 is discharged by the current value Iref.

ここで、Ｉｏｕｔ２＜Ｉｒｅｆなのでチャージ量よりもディスチャージ量の方が多い。しかし、先のｔ＝ｔ２〜ｔ３の区間において出力電圧Ｖｏｕｔが上昇したため、電流値Ｉｏｕｔ２が上昇している。これにより、それらチャージ量とディスチャージ量との差は、先のｔ＝ｔ１〜ｔ２の区間の差よりも小さくなっている。その結果、ｔ＝ｔ６よりも早いｔ＝ｔ５において出力値ＷＯＵＴが上限側基準電圧Ｖｔｏｐに達し、さらに、ｔ４とｔ５との間に、（ｔ５−ｔ４）＞（ｔ２−ｔ１）といった関係が成立する。 Here, since Iout2 <Iref, the discharge amount is larger than the charge amount. However, since the output voltage Vout has increased in the previous section of t = t2 to t3, the current value Iout2 has increased. As a result, the difference between the charge amount and the discharge amount is smaller than the difference between the previous t = t1 and t2. As a result, the output value WOUT reaches the upper limit side reference voltage V top at t = t5 earlier than t = t6, and the relationship (t5−t4)> (t2−t1) exists between t4 and t5. To establish.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（２−１−６）ｔ＝ｔ５〜ｔ６のとき（ＯＳＣ＝Ｈｉ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｈｉ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝になり（図８参照）、第１及び第２スイッチ１１，１２がともにＯＦＦになる。そのため、積分器４０のコンデンサ４２に対するチャージもディスチャージも行なわれず、ＷＯＵＴ＝Ｖｔｏｐの状態が維持される。 (2-1-6) When t = t5 to t6 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the first and second switches 11, 12 are both OFF. become. Therefore, neither charging nor discharging of the capacitor 42 of the integrator 40 is performed, and the state of WOUT = V top is maintained.

ここで、前述のように、ｔ４とｔ５との間に（ｔ５−ｔ４）＞（ｔ２−ｔ１）といった関係が成立するため、このｔ＝ｔ５〜ｔ６の区間では、ｔ６とｔ５との間に、（ｔ６−ｔ５）＜（ｔ３−ｔ２）といった関係が成立する、すなわち、ｔ＝ｔ２〜ｔ３の区間のときよりも出力値ＷＯＵＴがクリップされる時間が短くなる。   Here, as described above, since a relationship of (t5-t4)> (t2-t1) is established between t4 and t5, in the section of t = t5 to t6, the interval between t6 and t5 is established. , (T6−t5) <(t3−t2) is satisfied, that is, the time during which the output value WOUT is clipped is shorter than that in the section of t = t2 to t3.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｈｉ｝であるため、第３スイッチ５３がＯＮになり（図１０参照）、出力電圧Ｖｏｕｔは上昇する。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Hi, Hi}, so the third switch 53 is turned on (see FIG. 10), and the output voltage Vout increases.

（２−１−７）ｔ＝ｔ６〜ｔ７のとき（ＯＳＣ＝Ｌｏ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。これにより、第１スイッチ１１がＯＮになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。そして、Ｉｏｕｔ２＜Ｉｒｅｆなので、チャージ量よりもディスチャージ量の方が多く、ｔ＝ｔ７よりも早い時期に出力値ＷＯＵＴが下限側基準電圧Ｖｂｏｔｔｏｍに達することはない。 (2-1-7) When t = t6 to t7 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the first switch 11 is turned on, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2. Since Iout2 <Iref, the discharge amount is larger than the charge amount, and the output value WOUT does not reach the lower limit side reference voltage V bottom at a time earlier than t = t7.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（２−１−８）ｔ＝ｔ７以降
ｔ＝ｔ７以降では、ｔ＝ｔ１〜ｔ７での動作と同様な動作を繰り返す。
（２−１−９）ｔ＝ｔ１〜ｔ７での動作のまとめ
ｔ＝ｔ１〜ｔ４での動作とｔ＝ｔ４〜ｔ７での動作とを比較すると、ｔ＝ｔ４〜ｔ７での動作の方が、電流値Ｉｒｅｆと電流値Ｉｏｕｔ２との差が小さくなるため、出力値ＷＯＵＴがクリップされる時間が短くなる。 (2-1-8) After t = t7 After t = t7, the same operation as that at t = t1 to t7 is repeated.
(2-1-9) Summary of Operation at t = t1 to t7 When comparing the operation at t = t1 to t4 with the operation at t = t4 to t7, the operation at t = t4 to t7 is better. Since the difference between the current value Iref and the current value Iout2 is reduced, the time during which the output value WOUT is clipped is shortened.

この結果、ｔ７以降では、その動作の繰り返しにより、電流に関してＩｒｅｆ＝Ｉｏｕｔ２となるように、出力値ＷＯＵＴに関して、クリップされる時間がなくなり、その波形のモードが、下限側基準電圧Ｖｂｏｔｔｏｍと上限側基準電圧Ｖｔｏｐとの間で変化する完全な三角波になるようなモードに収束する。 This result, t7 later, by the repetition of the operation, so that the Iref = Iout2 regard current, with respect to the output value WOUT, there is no time to be clipped, the mode of the waveform, the lower limit reference voltage V bottom and upper side It converges to a mode that becomes a complete triangular wave that changes between the reference voltage V top .

すなわち、出力値ＷＯＵＴをリミットする動作に連動させて電流値Ｉｏｕｔ２を増加させる構成とすることで、そのリミットする動作を収束させていき、電流値Ｉｏｕｔ２を徐々に一定値（電流値Ｉｒｅｆ）に収束させている。   That is, the current value Iout2 is increased in conjunction with the operation of limiting the output value WOUT, so that the limiting operation is converged and the current value Iout2 is gradually converged to a constant value (current value Iref). I am letting.

（２−２）Ｉｏｕｔ２＞Ｉｒｅｆのとき
図１４を用いて説明する。なお、図１４の動作は、リミットされるコンパレータが第１コンパレータ１４から第２コンパレータ１５に代わるだけであり、本質的には前述の（２−１）のＩｏｕｔ２＜Ｉｒｅｆのときの動作と同じである。
（２−２−１）ｔ＝０〜ｔ１のとき（ＯＳＣ＝Ｈｉ） (2-2) When Iout2> Iref This will be described with reference to FIG. Note that the operation of FIG. 14 is merely the replacement of the limited comparator from the first comparator 14 to the second comparator 15, and is essentially the same as the operation in the case of (2-1) Iout2 <Iref. is there.
(2-2-1) When t = 0 to t1 (OSC = Hi)

前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。これにより、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。   As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the second switch 12 is turned on, and the capacitor 42 of the integrator 40 is discharged by the current value Iref.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（２−２−２）ｔ＝ｔ１〜ｔ２のとき（ＯＳＣ＝Ｌｏ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。これにより、第１スイッチ１１がＯＮになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。そして、Ｉｏｕｔ２＞Ｉｒｅｆなので、ディスチャージ量よりもチャージ量の方が多く、そのため、ｔ＝ｔ３よりも早いｔ＝ｔ２において、出力値ＷＯＵＴが下限側基準電圧Ｖｂｏｔｔｏｍに達する。 (2-2-2) When t = t1 to t2 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the first switch 11 is turned on, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2. Then, Iout2> Iref so often better charge quantity than the discharge amount, therefore, at an early t = t2 than t = t3, the output value WOUT reaches the lower-side reference voltage V bottom.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（２−２−３）ｔ＝ｔ２〜ｔ３のとき（ＯＳＣ＝Ｌｏ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｌｏ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝になり（図８参照）、積分器４０のコンデンサ４２に対するチャージもディスチャージも行なわれず、ＷＯＵＴ＝Ｖｂｏｔｔｏｍの状態が維持される。 (2-2-3) When t = t2 to t3 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the capacitor 40 of the integrator 40 Neither charging nor discharging is performed, and the state of WOUT = V bottom is maintained.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ｝であるため、第４スイッチ５４がＯＮになり（図１０参照）、出力電圧Ｖｏｕｔは下降する。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Lo}, so the fourth switch 54 is turned on (see FIG. 10), and the output voltage Vout drops.

（２−２−４）ｔ＝ｔ３〜ｔ４のとき（ＯＳＣ＝Ｈｉ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。これにより、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。そして、Ｉｏｕｔ２＞Ｉｒｅｆなので、ディスチャージ量よりもチャージ量の方が多く、ｔ＝ｔ４よりも早い時期に出力値ＷＯＵＴが上限側基準電圧Ｖｔｏｐに達することはない。 (2-2-4) When t = t3 to t4 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the second switch 12 is turned on, and the capacitor 42 of the integrator 40 is discharged by the current value Iref. Then, Iout2> Iref so often better charge quantity than the discharge amount, output value WOUT early does not reach the upper limit reference voltage V top than t = t4.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（２−２−５）ｔ＝ｔ４〜ｔ５のとき（ＯＳＣ＝Ｌｏ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。これにより、第１スイッチ１１がＯＮになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。 (2-2-5) When t = t4 to t5 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the first switch 11 is turned on, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2.

ここで、Ｉｏｕｔ２＞Ｉｒｅｆなのでディスチャージ量よりもチャージ量の方が多い。しかし、先のｔ＝ｔ２〜ｔ３の区間において出力電圧Ｖｏｕｔが下降したため、電流値Ｉｏｕｔ２が下降している。これにより、それらチャージ量とディスチャージ量との差は、先のｔ＝ｔ１〜ｔ２の区間の差よりも小さくなっている。その結果、ｔ＝ｔ６よりも早いｔ＝ｔ５において出力値ＷＯＵＴが下限側基準電圧Ｖｂｏｔｔｏｍに達し、さらに、ｔ４とｔ５との間に、（ｔ５−ｔ４）＞（ｔ２−ｔ１）といった関係が成立する。 Here, since Iout2> Iref, the charge amount is larger than the discharge amount. However, since the output voltage Vout has decreased in the previous section of t = t2 to t3, the current value Iout2 has decreased. As a result, the difference between the charge amount and the discharge amount is smaller than the difference between the previous t = t1 and t2. As a result, the output value WOUT reaches the lower limit side reference voltage V bottom at t = t5, which is earlier than t = t6, and the relationship of (t5-t4)> (t2-t1) exists between t4 and t5. To establish.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（２−２−６）ｔ＝ｔ５〜ｔ６のとき（ＯＳＣ＝Ｌｏ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｌｏ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝になる（図８参照）。これにより、第１及び第２スイッチ１１，１２がともにＯＦＦになり、ＷＯＵＴ＝Ｖｂｏｔｔｏｍの状態が維持される。 (2-2-6) When t = t5 to t6 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo} (see FIG. 8). As a result, both the first and second switches 11 and 12 are turned OFF, and the state of WOUT = V bottom is maintained.

ここで、前述のように、ｔ４とｔ５との間に（ｔ５−ｔ４）＞（ｔ２−ｔ１）といった関係が成立するため、このｔ＝ｔ５〜ｔ６の区間では、ｔ６とｔ５との間に、（ｔ６−ｔ５）＜（ｔ３−ｔ２）といった関係が成立する、すなわち、ｔ＝ｔ２〜ｔ３の区間のときよりも出力値ＷＯＵＴがクリップされる時間が短くなる。
そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ｝であるため、第４スイッチ５４がＯＮになり（図１０参照）、出力電圧Ｖｏｕｔは下降する。 Here, as described above, since a relationship of (t5-t4)> (t2-t1) is established between t4 and t5, in the section of t = t5 to t6, the interval between t6 and t5 is established. , (T6−t5) <(t3−t2) is satisfied, that is, the time during which the output value WOUT is clipped is shorter than that in the section of t = t2 to t3.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Lo}, so the fourth switch 54 is turned on (see FIG. 10), and the output voltage Vout drops.

（２−２−７）ｔ＝ｔ６〜ｔ７のとき（ＯＳＣ＝Ｈｉ）
｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。これにより、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。そして、Ｉｏｕｔ２＞Ｉｒｅｆなので、ディスチャージ量よりもチャージ量の方が多く、ｔ＝ｔ７よりも早い時期に出力値ＷＯＵＴが上限側基準電圧Ｖｔｏｐに達することはない。 (2-2-7) When t = t6 to t7 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the second switch 12 is turned on, and the capacitor 42 of the integrator 40 is discharged by the current value Iref. Since Iout2> Iref, the charge amount is larger than the discharge amount, and the output value WOUT does not reach the upper-limit reference voltage V top at a time earlier than t = t7.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（２−２−８）ｔ＝ｔ７以降
ｔ＝ｔ７以降では、ｔ＝ｔ１〜ｔ７での動作と同様な動作を繰り返す。
（２−２−９）ｔ＝ｔ１〜ｔ７での動作のまとめ
ｔ＝ｔ１〜ｔ４での動作とｔ＝ｔ４〜ｔ７での動作とを比較すると、ｔ＝ｔ４〜ｔ７での動作の方が、電流値Ｉｒｅｆと電流値Ｉｏｕｔ２との差が小さくなるため、出力値ＷＯＵＴがクリップされる時間が短くなる。 (2-2-8) After t = t7 After t = t7, the same operation as that at t = t1 to t7 is repeated.
(2-2-9) Summary of operations at t = t1 to t7 When the operations at t = t1 to t4 and the operations at t = t4 to t7 are compared, the operation at t = t4 to t7 is better. Since the difference between the current value Iref and the current value Iout2 is reduced, the time during which the output value WOUT is clipped is shortened.

その結果、ｔ７以降では、その動作の繰り返しにより、電流に関してＩｒｅｆ＝Ｉｏｕｔ２となるように、出力値ＷＯＵＴに関して、クリップされる時間がなくなり、その波形のモードが、下限側基準電圧Ｖｂｏｔｔｏｍと上限側基準電圧Ｖｔｏｐとの間で変化する完全な三角波になるようなモードに収束する。 As a result, after t7, by repeating the operation, there is no clipped time for the output value WOUT so that Iref = Iout2 regarding the current, and the mode of the waveform is the lower limit side reference voltage V bottom and the upper limit side. It converges to a mode that becomes a complete triangular wave that changes between the reference voltage V top .

すなわち、出力値ＷＯＵＴをリミットする動作に連動させて電流値Ｉｏｕｔ２を減少させる構成とすることで、そのリミットする動作を収束させていき、電流値Ｉｏｕｔ２を徐々に一定値（電流値Ｉｒｅｆ）に収束させている。   That is, the current value Iout2 is decreased in conjunction with the operation for limiting the output value WOUT, so that the limiting operation is converged, and the current value Iout2 is gradually converged to a constant value (current value Iref). I am letting.

（２−３）その他
前述の（２−１）Ｉｏｕｔ２＜Ｉｒｅｆのときの動作と前述の（２−２）Ｉｏｕｔ２＞Ｉｒｅｆのときの動作の説明から、Ｉｏｕｔ２＜Ｉｒｅｆのときには、出力電圧Ｖｏｕｔが上昇する変化を示し、Ｉｏｕｔ２＞Ｉｒｅｆのときには、出力電圧Ｖｏｕｔが下降する変化を示すことがわかる。 (2-3) Others From the description of the operation when (2-1) Iout2 <Iref and the operation when (2-2) Iout2> Iref, the output voltage Vout increases when Iout2 <Iref. It can be seen that when Iout2> Iref, the output voltage Vout decreases.

（３）クロック信号ＯＳＣのデューティー比を変化させた場合の動作等
前述の（２）（前述の（１）も同様）では、説明を簡単にするため、クロック信号ＯＳＣのデューティー比を１：１とした。
これに対して、この（３）では、クロック信号ＯＳＣのデューティー比を１：１．９としたときの動作と、クロック信号ＯＳＣのデューティー比を１．９：１としたときの動作を説明する。 (3) Operation when the Duty Ratio of the Clock Signal OSC is Changed In the above (2) (the same applies to (1) above), the duty ratio of the clock signal OSC is set to 1: 1 for the sake of simplicity. It was.
On the other hand, in (3), the operation when the duty ratio of the clock signal OSC is set to 1: 1.9 and the operation when the duty ratio of the clock signal OSC is set to 1.9: 1 will be described. .

（３−１）クロック信号ＯＳＣのデューティー比が１：１．９のとき
図１５を用いて説明する。
（３−１−１）ｔ＝０〜ｔ１のとき（ＯＳＣ＝Ｌｏ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。これにより、第１スイッチ１１がＯＮになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。これにより、出力値ＷＯＵＴの電位が下降していく。 (3-1) When the Duty Ratio of the Clock Signal OSC is 1: 1.9 This will be described with reference to FIG.
(3-1-1) When t = 0 to t1 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the first switch 11 is turned on, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2. As a result, the potential of the output value WOUT decreases.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、力電圧Ｖｏｕｔは一定値に維持される。   In this interval, since {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, both the third and fourth switches 53 and 54 are turned off (see FIG. 10), and the force voltage Vout is maintained at a constant value. The

（３−１−２）ｔ＝ｔ１〜ｔ２のとき（ＯＳＣ＝Ｈｉ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。これにより、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。 (3-1-2) When t = t1 to t2 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the second switch 12 is turned on, and the capacitor 42 of the integrator 40 is discharged by the current value Iref.

ここで、Ｉｏｕｔ２＜１．９×Ｉｒｅｆなので、チャージ量よりもディスチャージ量の方が多く（単位時間当りで、ディスチャージ量がチャージ量の１．９倍になり）、そのため、ｔ＝ｔ２において、出力値ＷＯＵＴが上限側基準電圧Ｖｔｏｐに達する。これにより、ＬＩＭＩＴ＿ＴＯＰ＝Ｈｉになり（図７参照）、ＮＯＮ＝Ｌｏ（｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝）になる（図８参照）。 Here, since Iout2 <1.9 × Iref, the discharge amount is larger than the charge amount (the discharge amount is 1.9 times the charge amount per unit time). Therefore, the output at t = t2 The value WOUT reaches the upper limit side reference voltage V top . As a result, LIMIT_TOP = Hi (see FIG. 7) and NON = Lo ({PON, NON} = {Lo, Lo}) (see FIG. 8).

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（３−１−３）ｔ＝ｔ２〜ｔ３のとき（ＯＳＣ＝Ｈｉ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｈｉ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝になり（図８参照）、第１及び第２スイッチ１１，１２がともにＯＦＦになる。そのため、積分器４０のコンデンサ４２に対するチャージもディスチャージも行なわれず、ＷＯＵＴ＝Ｖｔｏｐの状態が維持される。 (3-1-3) When t = t2 to t3 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the first and second switches 11 , 12 are both OFF. Therefore, neither charging nor discharging of the capacitor 42 of the integrator 40 is performed, and the state of WOUT = V top is maintained.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｈｉ｝であるため、第３スイッチ５３がＯＮになり（図１０参照）、出力電圧Ｖｏｕｔは上昇する。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Hi, Hi}, so the third switch 53 is turned on (see FIG. 10), and the output voltage Vout increases.

（３−１−４）ｔ＝ｔ３〜ｔ４のとき（ＯＳＣ＝Ｌｏ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。これにより、第１スイッチ１１がＯＮになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。 (3-1-4) When t = t3 to t4 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the first switch 11 is turned on, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2.

ここで、Ｉｏｕｔ２＜１．９×Ｉｒｅｆなので、チャージ量よりもディスチャージ量の方が多く、ｔ＝ｔ４よりも早い時期に出力値ＷＯＵＴが下限側基準電圧Ｖｂｏｔｔｏｍに達することはない。
そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。 Here, since Iout2 <1.9 × Iref, the discharge amount is larger than the charge amount, and the output value WOUT does not reach the lower-limit reference voltage V bottom at a time earlier than t = t4.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（３−１−５）ｔ＝ｔ４〜ｔ５のとき（ＯＳＣ＝Ｈｉ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。これにより、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。 (3-1-5) When t = t4 to t5 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the second switch 12 is turned on, and the capacitor 42 of the integrator 40 is discharged by the current value Iref.

ここで、Ｉｏｕｔ２＜１．９×Ｉｒｅｆなので、チャージ量よりもディスチャージ量の方が多い。しかし、先のｔ＝ｔ２〜ｔ３の区間において出力電圧Ｖｏｕｔが上昇しているため、それらチャージ量とディスチャージ量との差は、ｔ＝ｔ１〜ｔ２の区間の差よりも小さくなっている。その結果、ｔ＝ｔ６よりも早いｔ＝ｔ５において出力値ＷＯＵＴが上限側基準電圧Ｖｔｏｐに達し、さらに、ｔ５とｔ４との間に、（ｔ５−ｔ４）＞（ｔ２−ｔ１）といった関係が成立する。 Here, since Iout2 <1.9 × Iref, the discharge amount is larger than the charge amount. However, since the output voltage Vout has increased in the previous interval of t = t2 to t3, the difference between the charge amount and the discharge amount is smaller than the difference in the interval of t = t1 to t2. As a result, the output value WOUT reaches the upper limit side reference voltage V top at t = t5 earlier than t = t6, and the relationship of (t5-t4)> (t2-t1) exists between t5 and t4. To establish.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（３−１−６）ｔ＝ｔ５〜ｔ６のとき（ＯＳＣ＝Ｈｉ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｈｉ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝になり（図８参照）、第１及び第２スイッチ１１，１２がともにＯＦＦになる。そのため、積分器４０のコンデンサ４２に対するチャージもディスチャージも行なわれず、ＷＯＵＴ＝Ｖｔｏｐの状態が維持される。 (3-1-6) When t = t5 to t6 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the first and second switches 11 , 12 are both OFF. Therefore, neither charging nor discharging of the capacitor 42 of the integrator 40 is performed, and the state of WOUT = V top is maintained.

また、このｔ＝ｔ５〜ｔ６の区間では、ｔ＝ｔ２〜ｔ３の区間のときよりも出力値ＷＯＵＴがクリップされる時間が短くなる。そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｈｉ｝であるため、第３スイッチ５３がＯＮになり（図１０参照）、出力電圧Ｖｏｕｔは上昇する。   Also, in the section t = t5 to t6, the time during which the output value WOUT is clipped is shorter than in the section t = t2 to t3. In this section, {LIMIT_TOP, LIMIT_BTM} = {Hi, Hi}, so the third switch 53 is turned on (see FIG. 10), and the output voltage Vout increases.

（３−１−７）ｔ＝ｔ６〜ｔ７のとき（ＯＳＣ＝Ｌｏ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。これにより、第１スイッチ１１がＯＮになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。 (3-1-7) When t = t6 to t7 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the first switch 11 is turned on, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2.

ここで、Ｉｏｕｔ２＜１．９×Ｉｒｅｆなので、チャージ量よりもディスチャージ量の方が多く、ｔ＝ｔ７よりも早い時期に出力値ＷＯＵＴが下限側基準電圧Ｖｂｏｔｔｏｍに達することはない。
そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。 Here, since Iout2 <1.9 × Iref, the discharge amount is larger than the charge amount, and the output value WOUT does not reach the lower-limit reference voltage V bottom at a time earlier than t = t7.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（３−１−８）ｔ＝ｔ７以降
ｔ＝ｔ７以降では、ｔ＝ｔ１〜ｔ７での動作と同様な動作を繰り返す。この結果、出力電圧Ｖｏｕｔは、当初の値Ｖ０に対して１．９倍の値になる。すなわち、電流値Ｉｏｕｔ２は、当初の値に対して１．９倍（所定倍）になる。 (3-1-8) After t = t7 After t = t7, the same operation as that at t = t1 to t7 is repeated. As a result, the output voltage Vout is 1.9 times the initial value V0. That is, the current value Iout2 is 1.9 times (predetermined times) the initial value.

（３−１−９）ｔ＝ｔ１〜ｔ７での動作のまとめ
ｔ＝ｔ１〜ｔ４での動作とｔ＝ｔ４〜ｔ７での動作とを比較すると、ｔ＝ｔ４〜ｔ７での動作の方が、電流値１．９×Ｉｒｅｆと電流値Ｉｏｕｔ２との差が小さくなるため、出力値ＷＯＵＴがクリップされる時間が短くなる。 (3-1-9) Summary of Operation at t = t1 to t7 When comparing the operation at t = t1 to t4 and the operation at t = t4 to t7, the operation at t = t4 to t7 is better. Since the difference between the current value 1.9 × Iref and the current value Iout2 is small, the time during which the output value WOUT is clipped is shortened.

その結果、ｔ７以降では、その動作の繰り返しにより、電流に関して１．９×Ｉｒｅｆ＝Ｉｏｕｔ２となるように、出力値ＷＯＵＴに関して、クリップされる時間がなくなり、その波形のモードが、下限側基準電圧Ｖｂｏｔｔｏｍと上限側基準電圧Ｖｔｏｐとの間で変化する、負の傾き：正の傾き＝１．９：１の三角波になるようなモードに収束する。
すなわち、出力値ＷＯＵＴをリミットする動作に連動させて電流値Ｉｏｕｔ２を増加させる構成とすることで、そのリミットする動作を収束させていき、電流値Ｉｏｕｔ２を徐々に一定値（１．９×Ｉｒｅｆ）に収束させている。 As a result, after t7, by repeating the operation, the output value WOUT is not clipped so that the current becomes 1.9 × Iref = Iout2, and the waveform mode is changed to the lower-limit reference voltage V It converges to a mode that changes between bottom and upper reference voltage V top , such that a triangular wave of negative slope: positive slope = 1.9: 1 is obtained.
That is, the current value Iout2 is increased in conjunction with the operation of limiting the output value WOUT, so that the limiting operation is converged and the current value Iout2 is gradually set to a constant value (1.9 × Iref). To converge.

（３−２）クロック信号ＯＳＣのデューティー比が１．９：１のとき
図１６を用いて説明する。なお、図１６に示す動作は、図１５に示す動作におけるクロック信号ＯＳＣのデューティー比を逆にしただけであるため、リミットされるコンパレータが第１コンパレータ１４から第２コンパレータ１５に代わるだけであり、本質的には図１５に示す動作と同じである。 (3-2) When the Duty Ratio of the Clock Signal OSC is 1.9: 1 This will be described with reference to FIG. Note that the operation shown in FIG. 16 is merely the inversion of the duty ratio of the clock signal OSC in the operation shown in FIG. 15, so that the limited comparator is simply replaced from the first comparator 14 to the second comparator 15. The operation is essentially the same as that shown in FIG.

（３−２−１）ｔ＝０〜ｔ１のとき（ＯＳＣ＝Ｈｉ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。これにより、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。 (3-2-1) When t = 0 to t1 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the second switch 12 is turned on, and the capacitor 42 of the integrator 40 is discharged by the current value Iref.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（３−２−２）ｔ＝ｔ１〜ｔ２のとき（ＯＳＣ＝Ｌｏ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。これにより、第１スイッチ１１がＯＮになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。 (3-2-2) When t = t1 to t2 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the first switch 11 is turned on, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2.

ここで、１．９×Ｉｏｕｔ２＞Ｉｒｅｆなので、ディスチャージ量よりもチャージ量の方が多く（単位時間当りで、チャージ量がディスチャージ量の１．９倍になり）、そのため、ｔ＝ｔ３よりも早いｔ＝ｔ２において、出力値ＷＯＵＴが下限側基準電圧Ｖｂｏｔｔｏｍに達する。
そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。 Here, since 1.9 × Iout2> Iref, the charge amount is larger than the discharge amount (the charge amount is 1.9 times the discharge amount per unit time), and therefore, is faster than t = t3. in t = t2, the output value WOUT reaches the lower-side reference voltage V bottom.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（３−２−３）ｔ＝ｔ２〜ｔ３のとき（ＯＳＣ＝Ｌｏ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｌｏ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝になり（図８参照）、積分器４０のコンデンサ４２に対するチャージもディスチャージも行なわれず、ＷＯＵＴ＝Ｖｂｏｔｔｏｍの状態が維持される。 (3-2-3) When t = t2 to t3 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the capacitor 40 of the integrator 40 Neither charging nor discharging is performed, and the state of WOUT = V bottom is maintained.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ｝であるため、第４スイッチ５４がＯＮになり（図１０参照）、出力電圧Ｖｏｕｔは下降する。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Lo}, so the fourth switch 54 is turned on (see FIG. 10), and the output voltage Vout drops.

（３−２−４）ｔ＝ｔ３〜ｔ４のとき（ＯＳＣ＝Ｈｉ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。これにより、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。 (3-2-4) When t = t3 to t4 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the second switch 12 is turned on, and the capacitor 42 of the integrator 40 is discharged by the current value Iref.

ここで、１．９×Ｉｏｕｔ２＞Ｉｒｅｆなので、ディスチャージ量よりもチャージ量の方が多く、ｔ＝ｔ４よりも早い時期に出力値ＷＯＵＴが上限側基準電圧Ｖｔｏｐに達することはない。
そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。 Here, since 1.9 × Iout2> Iref, the charge amount is larger than the discharge amount, and the output value WOUT does not reach the upper-limit reference voltage V top at a time earlier than t = t4.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（３−２−５）ｔ＝ｔ４〜ｔ５のとき（ＯＳＣ＝Ｌｏ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｈｉ，Ｌｏ｝になる（図８参照）。これにより、第１スイッチ１１がＯＮになるため、電流値Ｉｏｕｔ２によって積分器４０のコンデンサ４２がチャージされる。 (3-2-5) When t = t4 to t5 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the first switch 11 is turned on, so that the capacitor 42 of the integrator 40 is charged by the current value Iout2.

ここで、１．９×Ｉｏｕｔ２＞Ｉｒｅｆなので、ディスチャージ量よりもチャージ量の方が多い。しかし、先のｔ＝ｔ２〜ｔ３の区間において出力電圧Ｖｏｕｔが下降しているため、それらチャージ量とディスチャージ量との差は、ｔ＝ｔ１〜ｔ２の区間の差よりも小さくなっている。その結果、ｔ＝ｔ６よりも早いｔ＝ｔ５において出力値ＷＯＵＴがＶｂｏｔｔｏｍに達し、さらに、ｔ６とｔ５との間には、（ｔ５−ｔ４）＞（ｔ２−ｔ１）といった関係が成立する。 Here, since 1.9 × Iout2> Iref, the charge amount is larger than the discharge amount. However, since the output voltage Vout has decreased in the previous interval t = t2 to t3, the difference between the charge amount and the discharge amount is smaller than the difference in the interval t = t1 to t2. As a result, the output value WOUT reaches V bottom at t = t5, which is earlier than t = t6, and the relationship of (t5-t4)> (t2-t1) is established between t6 and t5.

そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。   In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（３−２−６）ｔ＝ｔ５〜ｔ６のとき（ＯＳＣ＝Ｌｏ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ，Ｌｏ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｌｏ｝になる（図８参照）。これにより、第１及び第２スイッチ１１，１２がともにＯＦＦになり、ＷＯＵＴ＝Ｖｂｏｔｔｏｍの状態が維持される。 (3-2-6) When t = t5 to t6 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo} (see FIG. 8). As a result, both the first and second switches 11 and 12 are turned OFF, and the state of WOUT = V bottom is maintained.

また、このｔ＝ｔ５〜ｔ６の区間では、ｔ＝ｔ２〜ｔ３の区間のときよりも出力値ＷＯＵＴがクリップされる時間が短くなる。そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｌｏ｝であるため、第４スイッチ５４がＯＮになり（図１０参照）、出力電圧Ｖｏｕｔは下降する。   Also, in the section t = t5 to t6, the time during which the output value WOUT is clipped is shorter than in the section t = t2 to t3. In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Lo}, so the fourth switch 54 is turned on (see FIG. 10), and the output voltage Vout drops.

（３−２−７）ｔ＝ｔ６〜ｔ７のとき（ＯＳＣ＝Ｈｉ）
前述のように、｛ＯＳＣ，ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｈｉ，Ｌｏ，Ｈｉ｝であるため、｛ＰＯＮ，ＮＯＮ｝＝｛Ｌｏ，Ｈｉ｝になる（図８参照）。これにより、第２スイッチ１２がＯＮになるため、電流値Ｉｒｅｆによって積分器４０のコンデンサ４２がディスチャージされる。 (3-2-7) When t = t6 to t7 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the second switch 12 is turned on, and the capacitor 42 of the integrator 40 is discharged by the current value Iref.

ここで、１．９×Ｉｏｕｔ２＞Ｉｒｅｆなので、ディスチャージ量よりもチャージ量の方が多く、ｔ＝ｔ７よりも早い時期に出力値ＷＯＵＴが上限側基準電圧Ｖｔｏｐに達することはない。
そして、この区間では、｛ＬＩＭＩＴ＿ＴＯＰ，ＬＩＭＩＴ＿ＢＴＭ｝＝｛Ｌｏ，Ｈｉ｝であるため、第３及び第４スイッチ５３，５４がともにＯＦＦになり（図１０参照）、出力電圧Ｖｏｕｔは一定値に維持される。 Here, since 1.9 × Iout2> Iref, the charge amount is larger than the discharge amount, and the output value WOUT does not reach the upper-limit reference voltage V top at a time earlier than t = t7.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and fourth switches 53 and 54 are both turned off (see FIG. 10), and the output voltage Vout is maintained at a constant value. The

（３−２−８）ｔ＝ｔ７以降
ｔ＝ｔ７以降では、ｔ＝ｔ１〜ｔ７での動作と同様な動作を繰り返す。この結果、出力電圧Ｖｏｕｔは、当初の値Ｖ０に対して１／１．９倍の値になる。すなわち、電流値Ｉｏｕｔ２は、当初の値に対して１／１．９倍（所定倍）になる。 (3-2-8) After t = t7 After t = t7, the same operation as that at t = t1 to t7 is repeated. As a result, the output voltage Vout becomes 1 / 1.9 times the initial value V0. That is, the current value Iout2 is 1 / 1.9 times (predetermined times) the initial value.

（３−２−９）ｔ＝ｔ１〜ｔ７での動作のまとめ
ｔ＝ｔ１〜ｔ４での動作とｔ＝ｔ４〜ｔ７での動作とを比較すると、ｔ＝ｔ４〜ｔ７での動作の方が、電流値Ｉｒｅｆと電流値Ｉｏｕｔ２との差が小さくなるため、出力値ＷＯＵＴがクリップされる時間が短くなる。 (3-2-9) Summary of Operation at t = t1 to t7 When comparing the operation at t = t1 to t4 with the operation at t = t4 to t7, the operation at t = t4 to t7 is better. Since the difference between the current value Iref and the current value Iout2 is reduced, the time during which the output value WOUT is clipped is shortened.

その結果、ｔ７以降では、その動作の繰り返しにより、電流に関してＩｒｅｆ＝１．９×Ｉｏｕｔ２となるように、出力値ＷＯＵＴに関して、クリップされる時間がなくなり、その波形のモードが、下限側基準電圧Ｖｂｏｔｔｏｍと上限側基準電圧Ｖｔｏｐとの間で変化する、負の傾き：正の傾き＝１：１．９の三角波になるようなモードに収束する。
すなわち、出力値ＷＯＵＴをリミットする動作に連動させて電流値Ｉｏｕｔ２を減少させる構成とすることで、そのリミットする動作を収束させていき、電流値Ｉｏｕｔ２を徐々に一定値（Ｉｒｅｆ／１．９）に収束させている。 As a result, after t7, due to the repetition of the operation, there is no clipped time for the output value WOUT so that Iref = 1.9 × Iout2 for the current, and the mode of the waveform becomes the lower reference voltage V It converges to a mode that changes between bottom and upper reference voltage V top , such that a triangular wave of negative slope: positive slope = 1: 1.9 is obtained.
That is, the current value Iout2 is decreased in conjunction with the operation of limiting the output value WOUT, so that the limiting operation is converged and the current value Iout2 is gradually set to a constant value (Iref / 1.9). To converge.

（３−３）その他
図１５に示すように、Ｉｏｕｔ２＜１．９×Ｉｒｅｆの場合、出力値ＷＯＵＴの極小値（ｔ１、ｔ４、ｔ７、・・・の値）が徐々に小さくなっている。これは、本実施形態では基準電流値Ｉｒｅｆを固定値とする構成が前提となっているため、積分器４０のコンデンサ４２へのチャージ量を増やして出力値ＷＯＵＴを上限側基準電圧Ｖｔｏｐでクリップする区間を小さくしており、そのため、出力値ＷＯＵＴのピーク・ツー・ピークが増えていき、出力値ＷＯＵＴの極小値が徐々に小さくなる。 (3-3) Others As shown in FIG. 15, in the case of Iout2 <1.9 × Iref, the minimum value (values of t1, t4, t7,...) Of the output value WOUT gradually decreases. This is based on the premise that the reference current value Iref is a fixed value in the present embodiment. Therefore, the charge amount to the capacitor 42 of the integrator 40 is increased, and the output value WOUT is clipped by the upper reference voltage V top . Therefore, the peak-to-peak of the output value WOUT increases, and the minimum value of the output value WOUT gradually decreases.

これに対して、図１６に示すように、１．９×Ｉｏｕｔ２＞Ｉｒｅｆの場合、チャージ量を減らして出力値ＷＯＵＴを下限側基準電圧Ｖｂｏｔｔｏｍでクリップする区間を小さくしており、そのため、出力値ＷＯＵＴのピーク・ツー・ピークは変化せず、出力値ＷＯＵＴの極大値も変化しない。
なお、この実施形態では、電流比較回路１０は電流比較手段に対応する。すなわち、電流比較回路１０の処理は、基準電流の電流値と調整対象の電流である調整対象電流の電流値とを比較して、前記調整対象電流の電流値が前記基準電流の電流値の所定倍となるように制御信号を生成する処理に対応する。 On the other hand, as shown in FIG. 16, in the case of 1.9 × Iout2> Iref, the charging amount is reduced and the section in which the output value WOUT is clipped by the lower limit side reference voltage V bottom is reduced. The peak-to-peak value WOUT does not change, and the maximum value of the output value WOUT does not change.
In this embodiment, the current comparison circuit 10 corresponds to current comparison means. That is, the process of the current comparison circuit 10 compares the current value of the reference current with the current value of the adjustment target current that is the current to be adjusted, and the current value of the adjustment target current is a predetermined value of the current value of the reference current. This corresponds to the process of generating the control signal so as to be doubled.

また、チャージポンプ回路５０及びＶ／Ｉコンバーター６０は電流調整手段に対応する。すなわち、チャージポンプ回路５０及びＶ／Ｉコンバーター６０による処理は、前記電流比較手段が生成した前記制御信号に基づき前記調整対象電流の電流値を調整する処理に対応する。
また、第１及び第２電流源２０，３０は電流供給回路に対応する。すなわち、第１及び第２電流源２０，３０による処理は、電流値に対し加算値及び減算値の何れか一方として作用する前記基準電流と、前記電流調整手段が調整した電流値の前記調整対象電流であって、電流値に対し加算値及び減算値の何れか他方として作用する電流と、を供給する処理に対応する。 The charge pump circuit 50 and the V / I converter 60 correspond to current adjusting means. That is, the processing by the charge pump circuit 50 and the V / I converter 60 corresponds to processing for adjusting the current value of the adjustment target current based on the control signal generated by the current comparison means.
The first and second current sources 20 and 30 correspond to a current supply circuit. That is, the processing by the first and second current sources 20 and 30 is performed by adjusting the reference current that acts as one of an addition value and a subtraction value with respect to the current value, and the current value adjusted by the current adjustment means. This corresponds to a process of supplying a current that acts as either the addition value or the subtraction value for the current value.

また、積分器４０は積分回路に対応する。すなわち、積分器４０の処理は、前記電流供給回路が供給する電流を積分することで、前記基準電流の電流値と前記調整対象電流の電流値との比較結果となる積分値を得る処理に対応する。
また、第１及び第２コンパレータ１４，１５（コンパレータ群１３）は比較回路に対応する。すなわち、第１及び第２コンパレータ１４，１５（コンパレータ群１３）による処理は、前記積分回路による積分値と基準値とを比較して前記制御信号を生成する処理に対応する。 The integrator 40 corresponds to an integrating circuit. That is, the processing of the integrator 40 corresponds to processing for obtaining an integrated value that is a comparison result between the current value of the reference current and the current value of the adjustment target current by integrating the current supplied by the current supply circuit. To do.
The first and second comparators 14 and 15 (comparator group 13) correspond to comparison circuits. That is, the processing by the first and second comparators 14 and 15 (comparator group 13) corresponds to the processing for generating the control signal by comparing the integration value by the integration circuit with the reference value.

また、制御回路１６の処理（第１及び第２スイッチ１１，１２のＯＮ／ＯＦＦ制御の処理）は、前記比較回路が生成した前記制御信号に基づき前記電流供給回路による前記基準電流と前記調整対象電流との供給割合を制御する処理に対応する。
また、電流値Ｉｏｕｔ２は調整対象電流の電流値に対応する。また、上限信号ＬＩＭＩＴ＿ＴＯＰ及び下限信号ＬＩＭＩＴ＿ＢＴＭは制御信号に対応する。また、上限側基準電圧Ｖｔｏｐは上限の基準値に対応し、下限側基準電圧Ｖｂｏｔｔｏｍは下限の基準値に対応する。 Further, the processing of the control circuit 16 (ON / OFF control processing of the first and second switches 11 and 12) is performed based on the control signal generated by the comparison circuit and the reference current and the adjustment target by the current supply circuit. This corresponds to the process of controlling the supply ratio with the current.
The current value Iout2 corresponds to the current value of the adjustment target current. The upper limit signal LIMIT_TOP and the lower limit signal LIMIT_BTM correspond to control signals. The upper limit side reference voltage V top corresponds to the upper limit reference value, and the lower limit side reference voltage V bottom corresponds to the lower limit reference value.

（実施形態の効果）
（１）電流ロック回路１は、基準電流の電流値Ｉｒｅｆと電流値Ｉｏｕｔ２とを比較して電流値Ｉｏｕｔ２が基準電流の電流値Ｉｒｅｆの所定倍となるように生成した上限信号ＬＩＭＩＴ＿ＴＯＰ及び下限信号ＬＩＭＩＴ＿ＢＴＭに基づいて電流値Ｉｏｕｔ２を調整している。
そのため、電流ロック回路１は、異なる電流源の電流（電流値Ｉｏｕｔ２の電流）が基準電流の電流値Ｉｒｅｆの所定倍となるように、該異なる電流源の電流をロックすることができる。 (Effect of embodiment)
(1) The current lock circuit 1 compares the current value Iref of the reference current with the current value Iout2, and generates the upper limit signal LIMIT_TOP and the lower limit signal LIMIT_BTM so that the current value Iout2 is a predetermined multiple of the current value Iref of the reference current. The current value Iout2 is adjusted based on the above.
Therefore, the current lock circuit 1 can lock the currents of the different current sources so that the currents of the different current sources (currents of the current value Iout2) are a predetermined multiple of the current value Iref of the reference current.

（２）電流ロック回路１は、第１及び第２電流源２０，３０、第１及び第２スイッチ１１，１２、積分器４０、第１及び第２コンパレータ１４，１５、並びに制御回路１６を有する電流比較回路１０を用いて、異なる電流源の電流（電流値Ｉｏｕｔ２の電流）をロックしている。
このように、電流ロック回路１は、簡単な回路構成により、異なる電流源の電流をロックすることができる。 (2) The current lock circuit 1 includes first and second current sources 20 and 30, first and second switches 11 and 12, an integrator 40, first and second comparators 14 and 15, and a control circuit 16. The current comparison circuit 10 is used to lock the currents of different current sources (currents of the current value Iout2).
Thus, the current lock circuit 1 can lock the currents of different current sources with a simple circuit configuration.

（３）制御回路１６は、クロック信号ＯＳＣが入力されており、上限信号ＬＩＭＩＴ＿ＴＯＰ及び下限信号ＬＩＭＩＴ＿ＢＴＭ、並びにクロック信号ＯＳＣのデューティー比に基づき基準電流と電流値Ｉｏｕｔ２の電流との供給割合を制御している。
このような構成により、基準電流の電流値Ｉｒｅｆと電流値Ｉｏｕｔ２との比をクロック信号の任意のデューティー比に合致させることができるため、電流値Ｉｏｕｔ２が基準電流の電流値Ｉｒｅｆの所定倍となるように、電流値Ｉｏｕｔ２の電流をロックすることができる。
すなわち、クロック信号ＯＳＣのデューティー比は任意の比（Ｈｉ区間：Ｌｏ区間）ｋ：ｌにすることが可能なため、電流値Ｉｏｕｔ２を基準電流の電流値Ｉｒｅｆに対して任意の倍数にすることができる。 (3) The control circuit 16 receives the clock signal OSC and controls the supply ratio between the reference current and the current value Iout2 based on the duty ratio of the upper limit signal LIMIT_TOP and the lower limit signal LIMIT_BTM and the clock signal OSC. Yes.
With such a configuration, the ratio between the current value Iref of the reference current and the current value Iout2 can be made to match the arbitrary duty ratio of the clock signal, so that the current value Iout2 is a predetermined multiple of the current value Iref of the reference current. Thus, the current of the current value Iout2 can be locked.
That is, since the duty ratio of the clock signal OSC can be set to an arbitrary ratio (Hi period: Lo period) k: l, the current value Iout2 can be set to an arbitrary multiple of the current value Iref of the reference current. it can.

例えば、カレントミラーによる電流比ｍ：ｎは、一般にＭＯＳの串数に比例するため、整数の比になるといった制約があり、任意の電流比になることが難しい。
これに対して、本実施形態の電流ロック回路１では、任意の電流比にすることができる。 For example, the current ratio m: n by the current mirror is generally proportional to the number of MOS skews, so that there is a restriction that it becomes an integer ratio, and it is difficult to obtain an arbitrary current ratio.
In contrast, in the current lock circuit 1 of the present embodiment, an arbitrary current ratio can be obtained.

（変形例）
（１）前述の実施形態では、電流ロック回路１がクロック信号出力回路７０を有している。これに対して、電流ロック回路１がクロック信号出力回路７０を有することなく、電流ロック回路１に外部からクロック信号ＯＳＣが入力されるような構成とすることもできる。 (Modification)
(1) In the above-described embodiment, the current lock circuit 1 has the clock signal output circuit 70. On the other hand, the current lock circuit 1 does not have the clock signal output circuit 70, and the clock signal OSC can be input to the current lock circuit 1 from the outside.

（２）前述の実施形態では、電流値Ｉｒｅｆが電流値に対して加算値として作用する値（積分値を大きくする値）となり、電流値Ｉｏｕｔ２が電流値に対して減算値として作用する値（積分値を小さくする値）となっている。これに対して、電流値Ｉｒｅｆを電流値に対して減算値として作用する値とし、電流値Ｉｏｕｔ２を電流値に対して加算値として作用する値とすることもできる。この場合、他の処理も適宜変更されることは言うまでもない。 (2) In the above-described embodiment, the current value Iref is a value that acts as an addition value on the current value (a value that increases the integral value), and the current value Iout2 is a value that acts as a subtraction value on the current value ( The value to reduce the integral value). On the other hand, the current value Iref can be a value that acts as a subtraction value for the current value, and the current value Iout2 can be a value that acts as an addition value for the current value. In this case, it goes without saying that other processes are also appropriately changed.

（３）電流比較手段は、前述の構成に限定されないことは言うまでもない。すなわち、整数に限定されない任意の比の電流を生成するための構成は、前述の構成に限定されないことは言うまでもない。 (3) Needless to say, the current comparison means is not limited to the above-described configuration. That is, it goes without saying that the configuration for generating a current having an arbitrary ratio that is not limited to an integer is not limited to the above-described configuration.

（４）Ｖ／Ｉコンバーター６０に限らず、バイアス電圧によって制御される電流源であれば、前述の構成によって基準電流値Ｉｒｅｆに任意の比でロックすることは可能である。 (4) Not only the V / I converter 60 but any current source controlled by a bias voltage can be locked to the reference current value Iref at an arbitrary ratio by the above-described configuration.

１ 電流ロック回路、１０ 電流比較回路（電流比較手段）、１４，１５ コンパレータ、１６ 制御回路、２０，３０ 電流源、４０ 積分器、５０ チャージポンプ回路（電流調整手段）、６０ Ｖ／Ｉコンバーター（電流調整手段）、７０ クロック信号出力回路、ＬＩＭＩＴ＿ＴＯＰ 上限信号（制御信号）、ＬＩＭＩＴ＿ＢＴＭ 下限信号（制御信号）   DESCRIPTION OF SYMBOLS 1 Current lock circuit, 10 Current comparison circuit (current comparison means), 14, 15 Comparator, 16 Control circuit, 20, 30 Current source, 40 Integrator, 50 Charge pump circuit (current adjustment means), 60 V / I converter ( Current adjusting means), 70 clock signal output circuit, LIMIT_TOP upper limit signal (control signal), LIMIT_BTM lower limit signal (control signal)

Claims (5)

基準電流の電流値と調整対象の電流である調整対象電流の電流値とを比較して、前記調整対象電流の電流値が前記基準電流の電流値の所定倍となるように制御信号を生成する電流比較手段と、
前記電流比較手段が生成した前記制御信号に基づき前記調整対象電流の電流値を調整する電流調整手段と、
を備えることを特徴とする電流ロック回路。 The current value of the reference current and the current value of the adjustment target current that is the current to be adjusted are compared, and a control signal is generated so that the current value of the adjustment target current is a predetermined multiple of the current value of the reference current Current comparison means;
Current adjusting means for adjusting a current value of the adjustment target current based on the control signal generated by the current comparing means;
A current lock circuit comprising: 前記電流比較手段は、
電流値に対し加算値及び減算値の何れか一方として作用する前記基準電流と、前記電流調整手段が調整した電流値の前記調整対象電流であって、電流値に対し加算値及び減算値の何れか他方として作用する電流と、を供給する電流供給回路と、
前記電流供給回路が供給する電流を積分することで、前記基準電流の電流値と前記調整対象電流の電流値との比較結果となる積分値を得る積分回路と、
前記積分回路による積分値と基準値とを比較して前記制御信号を生成する比較回路と、
前記比較回路が生成した前記制御信号に基づき前記電流供給回路による前記基準電流と前記調整対象電流との供給割合を制御する制御回路と、
を備えることを特徴とする請求項１に記載の電流ロック回路。 The current comparison means includes
The reference current that acts as one of an addition value and a subtraction value for the current value, and the current to be adjusted of the current value adjusted by the current adjustment means, which is either the addition value or the subtraction value for the current value A current supply circuit for supplying a current acting as the other,
An integration circuit that obtains an integration value that is a comparison result between the current value of the reference current and the current value of the adjustment target current by integrating the current supplied by the current supply circuit;
A comparison circuit that compares the integration value by the integration circuit with a reference value to generate the control signal;
A control circuit for controlling a supply ratio of the reference current and the adjustment target current by the current supply circuit based on the control signal generated by the comparison circuit;
The current lock circuit according to claim 1, comprising: 前記基準電流は、電流値に対し加算値として作用し、前記調整対象電流は、電流値に対し減算値として作用し、
前記電流調整手段は、前記積分回路による積分値が上限の基準値を上回ることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を増加させる調整をし、前記積分回路による積分値が下限の基準値を下回ることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を減少させる調整をし、前記積分回路による積分値が前記下限の基準値と前記上限の基準値との間にあることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を維持することを特徴とする請求項２に記載の電流ロック回路。 The reference current acts as an addition value for the current value, and the adjustment target current acts as a subtraction value for the current value,
The current adjusting means adjusts to increase the current value of the current to be adjusted when the control signal indicating that the integrated value by the integrating circuit exceeds an upper reference value is supplied, and the integrating circuit When the control signal indicating that the integral value is lower than the lower limit reference value is supplied, adjustment is performed to decrease the current value of the current to be adjusted, and the integral value by the integration circuit is equal to the lower limit reference value and the lower limit reference value. 3. The current lock circuit according to claim 2, wherein the current value of the adjustment target current is maintained when the control signal indicating that the current value is between the upper limit reference value and the upper limit reference value is supplied. 前記制御回路は、さらにクロック信号を入力し、前記制御信号と前記クロック信号のデューティー比とに基づき、前記基準電流と前記調整対象電流との供給割合を制御することを特徴とする請求項２又は３に記載の電流ロック回路。   The control circuit further receives a clock signal and controls a supply ratio of the reference current and the adjustment target current based on the control signal and a duty ratio of the clock signal. 4. The current lock circuit according to 3. 前記電流調整手段は、前記制御信号に基づき、出力する電圧値を調整するチャージポンプ回路と、前記チャージポンプ回路が出力する電圧値に対応する前記調整対象電流の電流値を生成するＶ／Ｉコンバーターと、を備えることを特徴とする請求項１〜４の何れか１項に記載の電流ロック回路。   The current adjusting means includes a charge pump circuit that adjusts a voltage value to be output based on the control signal, and a V / I converter that generates a current value of the adjustment target current corresponding to the voltage value output from the charge pump circuit. The current lock circuit according to any one of claims 1 to 4, further comprising:
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