JP5486222B2 - Semiconductor integrated circuit and power supply device - Google Patents
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Description
この出願で言及する実施例は、半導体集積回路および電源装置に関する。 The embodiments mentioned in this application relate to a semiconductor integrated circuit and a power supply device.
近年、携帯端末を始めとして様々な電気機器において、一定の電源電圧を所望の電源電圧に変換して出力するDC/DCコンバータ(電源装置)が幅広く利用されている。 2. Description of the Related Art In recent years, DC / DC converters (power supply devices) that convert a constant power supply voltage into a desired power supply voltage and output it have been widely used in various electric devices including portable terminals.
ところで、例えば、オン時間固定ボトム検出コンパレータ方式の非同期型DC−DCコンバータは負荷により周波数が変動し、その負荷が非常に軽くなると、スイッチング周波数が0Hz近くまで低下する。 By the way, for example, the on-time fixed bottom detection comparator type asynchronous DC-DC converter varies in frequency depending on the load, and when the load becomes very light, the switching frequency decreases to near 0 Hz.
従来、DC/DCコンバータ(スイッチングレギュレータ)としては、様々なものが提案されている。 Conventionally, various DC / DC converters (switching regulators) have been proposed.
上述したように、例えば、オン時間固定ボトム検出コンパレータ方式の非同期型DC−DCコンバータは、軽負荷時にスイッチング周波数が低くなり、そのスイッチング周波数が可聴域(例えば、20Hz〜20KHz程度)に掛かることになる。 As described above, for example, an on-time fixed bottom detection comparator type asynchronous DC-DC converter has a low switching frequency at a light load, and the switching frequency is in an audible range (for example, about 20 Hz to 20 KHz). Become.
すなわち、DC−DCコンバータのスイッチングにより可聴域のノイズが生じ、そのため、このようなDC−DCコンバータは、オーディオ機器の電源装置として採用することが困難であった。 That is, audible noise occurs due to the switching of the DC-DC converter, and it is therefore difficult to employ such a DC-DC converter as a power supply device for audio equipment.
なお、DC−DCコンバータのスイッチング周波数と、そのDC−DCコンバータを適用する電気機器におけるノイズとの問題は、スイッチング周波数がオーディオ機器の可聴域に掛かる場合に限定されるものではない。 In addition, the problem of the switching frequency of a DC-DC converter and the noise in the electric equipment to which the DC-DC converter is applied is not limited to the case where the switching frequency is applied to the audible range of the audio equipment.
すなわち、DC−DCコンバータのスイッチング周波数が、そのDC−DCコンバータを適用する電気機器においてノイズとなり得る周波数域に掛かる場合にも同様の問題がある。 That is, there is a similar problem when the switching frequency of the DC-DC converter is in a frequency range that can be a noise in an electrical device to which the DC-DC converter is applied.
この出願は、スイッチング周波数がノイズとなり得る周波数域に掛かることのない半導体集積回路および電源装置の提供を目的とする。 An object of this application is to provide a semiconductor integrated circuit and a power supply device that do not fall within a frequency range in which the switching frequency may become noise.
一実施形態によれば、第1電源線および第1ノード間に設けられた第1スイッチング素子と、前記第1ノードおよび第2電源線間に設けられたダイオード素子と、を有する電源装置のスイッチングを制御する半導体集積回路が提供される。 According to one embodiment, switching of a power supply device comprising: a first switching element provided between a first power supply line and a first node; and a diode element provided between the first node and a second power supply line. A semiconductor integrated circuit for controlling the above is provided.
前記半導体集積回路は、前記電源装置のスイッチングを、出力端子に接続された負荷の大きさにより規定されるスイッチング周波数で制御するようになっている。 The semiconductor integrated circuit controls switching of the power supply device at a switching frequency defined by the size of a load connected to the output terminal.
前記半導体集積回路は、出力端子および第2電源線間に設けられ、第1スイッチング素子を制御する第1信号に応じて、スイッチング周波数の最低周波数を第1周波数よりも高くなるように制御する最低周波数クランプ回路を有する。 The semiconductor integrated circuit is provided between the output terminal and the second power supply line, and controls the lowest switching frequency to be higher than the first frequency in accordance with a first signal for controlling the first switching element. A frequency clamp circuit is included.
開示の半導体集積回路および電源装置は、スイッチング周波数がノイズとなり得る周波数域に掛かることがないという効果を奏する。 The disclosed semiconductor integrated circuit and power supply device have an effect that the switching frequency does not fall in a frequency range where noise can occur.
まず、実施例を詳述する前に、電源装置の一例およびその電源装置が有する問題点を図1および図2を参照して説明する。 First, before describing the embodiment in detail, an example of a power supply device and problems of the power supply device will be described with reference to FIGS. 1 and 2.
図1は電源装置の一例を示すブロック図であり、オン時間固定ボトム検出コンパレータ方式の非同期型DC−DCコンバータの例を示すものである。 FIG. 1 is a block diagram showing an example of a power supply device, and shows an example of an asynchronous DC-DC converter of a fixed on-time bottom detection comparator system.
図1において、参照符号100はDC−DCコンバータ(電源装置)、10はDC−DCコンバータ用IC(半導体集積回路)、1はコンパレータ、そして、2はワンショット回路を示している。
In FIG. 1,
また、参照符号3はRSフリップフロップ、51はスイッチングトランジスタ(メイン側トランジスタ:pMOSトランジスタ)、52はダイオード素子(ダイオード)、6はコイル、7は平滑用コンデンサ、そして、8は負荷を示している。
図1に示されるように、電源装置100は、半導体集積回路10、スイッチングトランジスタ51、ダイオード52、コイル6、および、平滑用コンデンサ7を有する。
As shown in FIG. 1, the
トランジスタ51およびダイオード52は、電源電圧Vinが印加された高電位電源線と接地電位GNDが印加された接地線との間に直列に接続される。
ここで、図1の電源装置100において、トランジスタ51およびダイオード52は、半導体集積回路10の外部に設けるようになっているが、半導体集積回路10の内部に設けることもできる。
Here, in the
トランジスタ51のゲートには、フリップフロップ3の反転出力端子/Qの信号Saが供給され、これによりトランジスタ51はオン/オフ制御される。
The gate of the
トランジスタ51およびダイオード52の接続ノードLX(LX端子)は、コイル6を介して電源装置100の出力端子OUTに接続され、また、出力端子OUTと接地線GNDとの間には平滑用コンデンサ7が設けられている。
A connection node LX (LX terminal) of the
半導体集積回路10は、コンパレータ1、ワンショット回路2、RSフリップフロップ3、および、抵抗R1,R2を有する。
The semiconductor integrated
コンパレータ1は、出力電圧Voを抵抗R1,R2で分圧した電圧FBと基準電圧Vrとを比較し、電圧FBが基準電圧Vrまで低下すると出力信号をフリップフロップ3のセット端子Sに供給する。
The
フリップフロップ3のリセット端子Rには、ワンショット回路2の出力信号が供給され、そのワンショット回路2の入力には、フリップフロップ3からの信号Saが供給されている。これにより、信号Saに固定のオン時間(低レベル『L』の期間)を持たせるようになっている。
The output signal of the one-
図2は図1の電源装置の動作を説明するための波形図である。
図2に示されるように、DC−DCコンバータ100の出力電圧Voが所定のボトム電圧Vbまで低下すると、コンパレータ1により電圧FBが基準電圧Vrまでの低下が検出され、高レベル『H』の信号がフリップフロップ3のセット端子Sに供給される。
FIG. 2 is a waveform diagram for explaining the operation of the power supply device of FIG.
As shown in FIG. 2, when the output voltage Vo of the DC-
これにより、フリップフロップ3の反転出力端子/Qの信号Saは低レベル『L』になる。ここで、ワンショット回路2は、信号Saが『L』に変化してから固定のオン時間の後、フリップフロップ3のリセット入力Rに『H』の信号を出力する。
As a result, the signal Sa at the inverting output terminal / Q of the flip-
その結果、信号Saは固定のオン時間だけ『L』になり、スイッチングトランジスタ51は、その信号Saの『L』期間だけオンする。
As a result, the signal Sa becomes “L” for a fixed on-time, and the
これにより、LX端子の電位は電源電圧Vinに向けてプルアップされ、コイル電流ILは増加し、そして、出力電圧Voは所定のピーク電圧Vpになる。 As a result, the potential of the LX terminal is pulled up toward the power supply voltage Vin, the coil current IL increases, and the output voltage Vo becomes the predetermined peak voltage Vp.
その後、信号Saが『L』から『H』に変化してトランジスタ51がオフすると、出力電圧Voは、負荷8の大きさに応じた傾き(時間)で所定のボトム電圧Vbまで低下し、同様の処理を繰り返す。
Thereafter, when the signal Sa changes from “L” to “H” and the
ここで、信号Saが『L』から『H』になってトランジスタ51がオフした後、信号Saが『H』から『L』になってトランジスタ51がオンするまでの期間(オフ期間T0off)は、負荷8が軽くなると長くなる。
Here, the period from when the signal Sa changes from “L” to “H” and the
すなわち、スイッチング周期T0は、負荷8が軽くなると長くなり、従って、DC−DCコンバータ100のスイッチング周波数fは、負荷8が軽くなると低くなる。
That is, the switching period T0 becomes longer when the
その結果、例えば、DC−DCコンバータ100のスイッチング周波数fが可聴域(例えば、20Hz〜20KHz程度)に掛かると、その電源装置が適用される機器のノイズになる虞がある。
As a result, for example, when the switching frequency f of the DC-
なお、図1では、スイッチングトランジスタ51がpMOSトランジスタとされているが、nMOSトランジスタでもよく、この場合には、信号Saとしてはフリップフロップ3の非反転論理端子(正論理端子Q)の信号を使用することになる。
In FIG. 1, the
以下、半導体集積回路および電源装置の各実施例を、添付図面を参照して詳述する。
図3は第1実施例の電源装置を示すブロック図であり、オン時間固定ボトム検出コンパレータ方式の非同期型DC−DCコンバータの例を示すものである。
Hereinafter, embodiments of the semiconductor integrated circuit and the power supply device will be described in detail with reference to the accompanying drawings.
FIG. 3 is a block diagram showing the power supply device of the first embodiment, and shows an example of an asynchronous DC-DC converter of a fixed on-time bottom detection comparator system.
図3と上述した図1と比較から明らかなように、本第1実施例のDC−DCコンバータ100a(半導体集積回路10a)は、図1のDC−DCコンバータ100に対して最低周波数クランプ回路4を設けるようになっている。
As is clear from comparison between FIG. 3 and FIG. 1 described above, the DC-
すなわち、最低周波数クランプ回路4は、遅延回路41、ディスチャージ用トランジスタ(第2スイッチング素子:nMOSトランジスタ)42および抵抗43を有する。
That is, the lowest
抵抗43およびトランジスタ42は、出力端子OUTと接地線GNDとの間に直列に接続されている。ここで、トランジスタ42のゲートには、遅延回路41の出力信号Sbが供給されている。
The
図4は図3の電源装置における遅延回路の一例を示す回路図であり、また、図5は図3の電源装置の動作を説明するための波形図である。 4 is a circuit diagram showing an example of a delay circuit in the power supply device of FIG. 3, and FIG. 5 is a waveform diagram for explaining the operation of the power supply device of FIG.
図4に示されるように、遅延回路41は、電流源411、インバータ412、nMOSトランジスタ413、コンデンサ414、コンパレータ415およびアンドゲート416を有する。
As shown in FIG. 4, the
まず、図4および図5に示されるように、信号Saが『H』から『L』に変化すると、インバータ412で反転した信号によりトランジスタ413がオンする。これにより、電圧V1が『L』になってコンパレータ415の出力が『L』になり、アンドゲート416の出力も『L』になる。
First, as shown in FIGS. 4 and 5, when the signal Sa changes from “H” to “L”, the
さらに、信号Saの固定のオン時間の後、信号Saが『L』から『H』に変化すると、トランジスタ413がオフし、コンデンサ414には、回路の電源電圧VCCが印加された電流源411の電流I1により電荷が蓄積される。
Further, when the signal Sa changes from “L” to “H” after the fixed on time of the signal Sa, the
そして、コンデンサ414に蓄積された電荷により電圧V1が遅延回路用の基準電圧Vcになると、コンパレータ415の出力信号が『L』から『H』に変化してアンドゲート416から『H』の信号Sbが出力される。
When the voltage V1 becomes the reference voltage Vc for the delay circuit due to the charge accumulated in the
すなわち、遅延回路41の出力信号Sbは、信号Saの『H』から『L』への変化に応じて『H』から『L』に変化し、その後、信号Saの『L』から『H』への変化を遅延したタイミングで『L』から『H』に変化することになる。
That is, the output signal Sb of the
ここで、図3および図5に示されるように、信号Sbはトランジスタ42のゲートに供給され、信号Saが『L』から『H』に変化してから所定時間遅延させた後に、トランジスタ42をオンして出力電圧Voを接地電位GNDに向けてプルダウンする。
Here, as shown in FIGS. 3 and 5, the signal Sb is supplied to the gate of the
これにより、コンパレータ1の出力が『L』から『H』に変化して、固定のオン時間だけトランジスタ(第1スイッチング素子)51がオンする次のスイッチングサイクルが開始される。
As a result, the output of the
ここで、信号Saが『L』から『H』に変化してから信号Sbが『L』から『H』に変化するまでの遅延時間は、例えば、軽負荷時において、スイッチング周波数fの最小値fminがノイズとなり得る周波数域の上限よりも高い周波数となるように設定する。 Here, the delay time from when the signal Sa changes from “L” to “H” to when the signal Sb changes from “L” to “H” is, for example, the minimum value of the switching frequency f at light load. The frequency is set so that fmin is higher than the upper limit of the frequency range where noise can be generated.
具体的には、例えば、コンデンサ414の容量や遅延回路用の基準電圧Vcの値により、信号Saが『L』から『H』に変化してから信号Sbが『L』から『H』に変化するまでの遅延時間を設定する。
Specifically, for example, the signal Sa changes from “L” to “H” after the signal Sa changes from “L” to “H” depending on the capacitance of the
これにより、DC−DCコンバータ100aのスイッチング周波数fの最低周波数fminを、それを使用する回路のノイズとなり得る周波数域(例えば、オーディオ機器の可聴域:20Hz〜20KHz程度)に掛かることがないように設定することができる。
Thereby, the minimum frequency fmin of the switching frequency f of the DC-
図6は図3の電源装置の特性を説明するための図である。ここで、曲線L10は、図1のDC−DCコンバータ100による負荷電流Ioとスイッチング周波数fとの関係を示し、また、曲線L11は、図3のDC−DCコンバータ100aによる負荷電流Ioとスイッチング周波数fとの関係を示している。
FIG. 6 is a diagram for explaining the characteristics of the power supply device of FIG. Here, the curve L10 shows the relationship between the load current Io and the switching frequency f by the DC-
まず、曲線L10に示されるように、図1のDC−DCコンバータ100は、負荷8が軽くなって負荷電流Ioが小さくなると、スイッチング周波数fが0Hzに向かって低くなる。
First, as shown by a curve L10, in the DC-
すなわち、負荷8が軽くなって負荷電流Ioが小さくなると、スイッチング周波数fが低くなって、例えば、可聴域(20Hz〜20KHz程度)に掛かることにもなる。
That is, when the
これに対して、曲線L11に示されるように、図3のDC−DCコンバータ100aは、負荷8が軽くなって負荷電流Ioが小さくなっても、スイッチング周波数fminを下限として、それよりも低くなることがない。
On the other hand, as indicated by the curve L11, the DC-
すなわち、負荷8が軽くなって負荷電流Ioが小さくなると、スイッチング周波数fが低くなるが、このようなとき、トランジスタ42が強制的にオンされて最低周波数fminを可聴域よりも高く(例えば、20KHz)維持されることになる。
That is, when the
なお、本実施例がオーディオ機器に適用される場合、最低周波数fminは、例えば、可聴域の上限である20KHzに設定されるが、本実施例の適用はオーディオ機器に限定されるものではなく、また、最低周波数fminも20KHzに限定されるものではない。 When the present embodiment is applied to an audio device, the minimum frequency fmin is set to, for example, 20 KHz, which is the upper limit of the audible range, but the application of the present embodiment is not limited to the audio device. Further, the minimum frequency fmin is not limited to 20 KHz.
すなわち、DC−DCコンバータのスイッチング周波数が、そのDC−DCコンバータを適用する電気機器においてノイズとなり得る周波数域に掛かる場合、最低周波数fminは、そのノイズとなり得る周波数の上限よりも高い周波数に設定されることになる。 That is, when the switching frequency of the DC-DC converter is in a frequency range that can be noise in an electric device to which the DC-DC converter is applied, the minimum frequency fmin is set to a frequency higher than the upper limit of the frequency that can be noise. Will be.
図7は比較例としての電源装置を示すブロック図であり、同期整流方式のDC−DCコンバータを示すものである。 FIG. 7 is a block diagram showing a power supply device as a comparative example, and shows a synchronous rectification type DC-DC converter.
図7と図1の比較から明らかなように、本比較例の同期整流方式DC−DCコンバータ100’は、図1の電源装置におけるダイオード52と並列に、ゲートに信号Saが供給された同期側トランジスタ(nMOSトランジスタ)50を設けるようになっている。
As is clear from the comparison between FIG. 7 and FIG. 1, the synchronous rectification DC-
なお、図7では、ダイオード52と並列に、ゲートに信号Saが供給されたnMOSトランジスタを設けているが、同期側トランジスタ50をnMOSトランジスタではなくpMOSトランジスタとし、そのゲートに信号Saを論理反転した信号を供給してもよい。
In FIG. 7, an nMOS transistor having a gate supplied with the signal Sa is provided in parallel with the
図7に示されるように、本比較例のDC−DCコンバータ100’において、信号Saが『L』の期間は、pMOSトランジスタ51がオンしてnMOSトランジスタ50がオフし、LX端子の電位を電源電圧Vinに向けてプルアップする。
As shown in FIG. 7, in the DC-
一方、信号Saが『H』の期間は、トランジスタ51がオフしてトランジスタ50がオンし、LX端子の電位を接地電位GNDに向けてプルダウンする。
On the other hand, during the period when the signal Sa is “H”, the
ここで、実際に使用する場合、図示しないが、トランジスタ50および51が両方ともオンして貫通電流が流れることがないように、例えば、AST(Anti Shoot Through)回路を利用してスイッチング時に両方ともオフする短い期間を挿入することができる。
Here, in actual use, although not shown, both
これにより、図7に示すDC−DCコンバータ100’は、ほぼ一定のスイッチング周波数(固定周波数)で処理を繰り返すことになる。
As a result, the DC-
図8は、第1実施例の電源装置の効率を図7の電源装置と比較して説明するための図である。ここで、図8(a)は、図7の同期整流方式DC−DCコンバータのものを示し、また、図8(b)は、図3の最低周波数クランプ回路4を有する第1実施例のコンパレータ方式の非同期型DC−DCコンバータのものを示している。
FIG. 8 is a diagram for explaining the efficiency of the power supply device of the first embodiment in comparison with the power supply device of FIG. 8A shows the synchronous rectification type DC-DC converter of FIG. 7, and FIG. 8B shows the comparator of the first embodiment having the lowest
まず、図8(a)に示されるように、図7のDC−DCコンバータ100’では、スイッチング周波数fがほぼ一定になる。しかしながら、負荷電流Ioが不連続モード以下となる電流においては、同期側のトランジスタ50により損失が発生するため効率が大きく下がる。
First, as shown in FIG. 8A, in the DC-DC converter 100 'shown in FIG. 7, the switching frequency f is substantially constant. However, in the current where the load current Io is equal to or lower than the discontinuous mode, the loss is generated by the
これに対して、図8(b)に示されるように、第1実施例のDC−DCコンバータ100aでは、最低周波数クランプ回路4におけるトランジスタ42および抵抗43による損失が発生し、若干であるが効率が低下する。
On the other hand, as shown in FIG. 8B, in the DC-
しかしながら、第1実施例のDC−DCコンバータ100aにおいて、効率が低下するのは、スイッチング周波数fが最低周波数fmin以下の領域であり、ほとんど問題にはならない。
However, in the DC-
すなわち、図8(b)に示されるように、fminを20kHz(可聴域の上限)に設定すると、通常の負荷電流におけるスイッチング周波数は500kHz程度であるため、充分負荷電流の小さな領域での効率になり、実質的な効率低下の問題とはならない。 That is, as shown in FIG. 8B, when fmin is set to 20 kHz (the upper limit of the audible range), the switching frequency at a normal load current is about 500 kHz, so that the efficiency in a region with a sufficiently small load current is improved. Therefore, it is not a problem of substantial efficiency reduction.
そして、図8(a)と図8(b)との比較から明らかなように、第1実施例のDC−DCコンバータ100aは、比較例における負荷電流Ioが不連続モード以下となる負荷が比較的軽い領域RRにおいて、効率を大幅に高くすることが可能なのが分かる。
As is apparent from the comparison between FIG. 8A and FIG. 8B, the DC-
図9は第2実施例の電源装置を示すブロック図、図10は図9の電源装置における周波数検出回路の一例を示すブロック図、そして、図11は図10の周波数検出回路の特性を説明するための図である。 FIG. 9 is a block diagram showing a power supply device of the second embodiment, FIG. 10 is a block diagram showing an example of a frequency detection circuit in the power supply device of FIG. 9, and FIG. 11 explains the characteristics of the frequency detection circuit of FIG. FIG.
図9と図3と比較から明らかなように、本第2実施例では、最低周波数クランプ回路4’は、周波数検出回路44、ディスチャージ用トランジスタ(第2スイッチング素子:nMOSトランジスタ)42および抵抗43を有する。
As is clear from comparison between FIG. 9 and FIG. 3, in the second embodiment, the lowest
すなわち、本第2実施例のDC−DCコンバータ100bは、第1実施例における遅延回路41の代わりに周波数検出回路44を設け、その周波数検出回路44の出力信号Scによりトランジスタ42を制御するようになっている。
That is, in the DC-
なお、図9に示す第2実施例のDC−DCコンバータ100bでは、トランジスタ51およびダイオード52を半導体集積回路10bに内蔵するようになっているが、前述した第1実施例のように、半導体集積回路の外部に設けてもよい。
In the DC-
図10に示されるように、周波数検出回路44は、フリップフロップ3からの信号Saを受け取ってその周波数を電圧に変換するF/Vコンバータ441、および、ヒステリシス特性を有するヒステリシスコンパレータ(シュミットトリガ)442を有する。
As shown in FIG. 10, the
図11の曲線L21に示されるように、F/Vコンバータ441は、信号Saの周波数に対応した電圧Vcを出力し、曲線L22に示されるように、ヒステリシスコンパレータ442は、ヒステリシス特性(fh)を持って電圧Vcと基準電圧Vrcとを比較する。
As shown by the curve L21 in FIG. 11, the F /
すなわち、ヒステリシスコンパレータ442は、電圧Vcと基準電圧Vrcとを比較し、電圧Vcが低い方に変化するとき、すなわち、周波数fが低い方に変化するとき、周波数fminを最低周波数として『L』から『H』に変化する信号Scを出力する。
That is, the
これにより、DC−DCコンバータ100bのスイッチング周波数が最低周波数fminになると、トランジスタ42がオンして出力電圧Voが接地電位GNDに向けてプルダウンされ、次のスイッチングサイクルが開始される。
Thereby, when the switching frequency of the DC-
図12は図9の電源装置の特性を説明するための図であり、図11に示す特性図を、前述した図6に対応させて書き直したものに相当する。 FIG. 12 is a diagram for explaining the characteristics of the power supply device of FIG. 9 and corresponds to the characteristic diagram shown in FIG. 11 rewritten in correspondence with FIG. 6 described above.
ここで、曲線L10は、図1のDC−DCコンバータ100による負荷電流Ioとスイッチング周波数fとの関係を示し、また、曲線L31は、図9のDC−DCコンバータ100bによる負荷電流Ioとスイッチング周波数fとの関係を示している。
Here, the curve L10 shows the relationship between the load current Io and the switching frequency f by the DC-
曲線L31に示されるように、図9のDC−DCコンバータ100bにおいて、負荷8が軽くなって負荷電流Ioが小さくなっても、スイッチング周波数fは、所定のヒステリシス特性(fh)を持って周波数fminを下限とし、それよりも低くなることがない。
As shown by the curve L31, in the DC-
なお、本第2実施例の適用もオーディオ機器に限定されないのはもちろんであり、さらに、後述する実施例でも同様である。 Of course, the application of the second embodiment is not limited to audio equipment, and the same applies to the embodiments described later.
図13は第3実施例の電源装置を示すブロック図であり、電流モード(C-mode)のDC−DCコンバータを示すものである。 FIG. 13 is a block diagram showing a power supply device of a third embodiment, and shows a current mode (C-mode) DC-DC converter.
上述した第1および第2実施例では、出力電圧Voをフィードバックして生成した電圧FBをエラーコンパレータ1により基準電圧Vrと比較し、そのコンパレータ1の出力信号をRSフリップフロップ3のセット端子Sに入力している。
In the first and second embodiments described above, the voltage FB generated by feeding back the output voltage Vo is compared with the reference voltage Vr by the
これに対して、図13に示す第3実施例(および、図16に示す第4実施例)では、RSフリップフロップ3のセット端子Sには、クロックCLKが供給されている。さらに、エラーアンプ11により電圧FBと基準電圧Vr1との電位差を直流電圧の信号COMPに変換する。
On the other hand, in the third embodiment shown in FIG. 13 (and the fourth embodiment shown in FIG. 16), the clock CLK is supplied to the set terminal S of the RS flip-
そして、コンパレータ12によりその信号COMPを基準電圧Vr2と比較すると共に、コンパレータ13により信号COMPを電流検出回路9の出力信号と比較する。
Then, the
図13に示されるように、本第3実施例のDC−DCコンバータ100cにおいて、コンパレータ12および13の出力信号は、オアゲート16を介してRSフリップフロップ3のリセット端子Rに供給されている。
As shown in FIG. 13, in the DC-
なお、エラーアンプ11の電圧FBが供給される入力と出力との間には、直列接続されたコンデンサ14および抵抗15が接続されている。
Note that a
電流検出回路9は、トランジスタ51とLX端子との間に設けられ、トランジスタ51のオン期間中に高電位電源線からコイル6に流れるコイル電流ILを検出し、それに対応して上昇する電圧Vsを出力する。
The
そして、図13と図3との比較から明らかなように、本第3実施例のDC−DCコンバータ100cは、前述した第1実施例のDC−DCコンバータ100aにおける最低周波数クランプ回路4と同様のものが設けられている。
As apparent from the comparison between FIG. 13 and FIG. 3, the DC-
なお、図13に示す第3実施例のDC−DCコンバータ100cでは、トランジスタ51,ダイオード52および電流検出器9を半導体集積回路10cに内蔵するようになっているが、半導体集積回路の外部に設けることもできる。
In the DC-
図14は電流モードの電源装置の動作を説明するための波形図であり、図15は図13の電源装置の動作を説明するための波形図である。ここで、図14に示す波形図は、図13に示すDC−DCコンバータ100cにおいて、最低周波数クランプ回路4を除いたものの動作を示している。
FIG. 14 is a waveform diagram for explaining the operation of the current mode power supply device, and FIG. 15 is a waveform diagram for explaining the operation of the power supply device of FIG. Here, the waveform diagram shown in FIG. 14 shows the operation of the DC-
図14に示されるように、エラーアンプ11の出力信号COMPの電位が基準電圧Vr2以上になると、信号SdがクロックCLKに従って『L』になってトランジスタ51はスイッチング動作を繰り返し、出力電圧Voは鋸波状に上昇する。
As shown in FIG. 14, when the potential of the output signal COMP of the
そして、図14に示されるように、信号COMPの電位が基準電圧Vr2よりも低くなると、信号Sdが『H』に保持され、負荷8の大きさに従って負荷電流Ioが流れ、出力電圧Voは次第に低くなる。
Then, as shown in FIG. 14, when the potential of the signal COMP becomes lower than the reference voltage Vr2, the signal Sd is held at “H”, the load current Io flows according to the magnitude of the
このとき、図2を参照して説明したのと同様に、軽負荷時には、DC−DCコンバータの動作周期T10が長くなり、そのDC−DCコンバータが適用された電気機器のノイズになる虞がある。 At this time, similarly to the case described with reference to FIG. 2, at the time of a light load, the operation cycle T10 of the DC-DC converter becomes long, and there is a possibility that it becomes noise of an electric device to which the DC-DC converter is applied. .
このような場合、図15に示されるように、本第3実施例のDC−DCコンバータ100cでは、信号Sdを遅延回路41で遅延した信号Seによりトランジスタ42を強制的にオンして出力電圧Voを接地電位GNDに向けてプルダウンする。
In such a case, as shown in FIG. 15, in the DC-
これにより、負荷8が軽くて負荷電流Ioがほとんど流れない場合でも、DC−DCコンバータ100cの動作周期T11を制限して、そのDC−DCコンバータ100cが適用された電気機器のノイズになるのを防ぐことができる。
As a result, even when the
図16は第4実施例の電源装置を示すブロック図である。
図16および図13と、図9および図3と比較から明らかなように、図16に示す第4実施例では、上述した第3実施例における遅延回路41の代わりに周波数検出回路44を設け、その周波数検出回路44の出力信号Sfによりトランジスタ42を制御する。
FIG. 16 is a block diagram showing the power supply device of the fourth embodiment.
As is clear from comparison between FIGS. 16 and 13 and FIGS. 9 and 3, in the fourth embodiment shown in FIG. 16, a
なお、図16に示す第4実施例のDC−DCコンバータ100dでは、トランジスタ51,ダイオード52および電流検出器9を半導体集積回路10dの外部に設けるようになっているが、半導体集積回路の内部に設けることもできる。
In the DC-DC converter 100d of the fourth embodiment shown in FIG. 16, the
上述した各実施例において、例えば、トランジスタ51および42は、pMOSおよびnMOSトランジスタに限定されるものではなく、様々なスイッチング素子を適用することができるのはもちろんである。
In each of the embodiments described above, for example, the
さらに、各実施例において、最低周波数クランプ回路4および4’は単なる例であり、様々に変形することができるのはいうまでもない。
Furthermore, in each embodiment, the lowest
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
(付記1)
第1電源線および第1ノード間に設けられた第1スイッチング素子と、前記第1ノードおよび第2電源線間に設けられたダイオード素子と、を有する電源装置のスイッチングを、出力端子に接続された負荷の大きさにより規定されるスイッチング周波数で制御する半導体集積回路であって、
前記出力端子および前記第2電源線間に設けられ、前記第1スイッチング素子を制御する第1信号に応じて、前記スイッチング周波数の最低周波数を第1周波数よりも高くなるように制御する最低周波数クランプ回路を有することを特徴とする半導体集積回路。
Regarding the embodiment including the above examples, the following supplementary notes are further disclosed.
(Appendix 1)
Switching of a power supply device having a first switching element provided between the first power supply line and the first node and a diode element provided between the first node and the second power supply line is connected to an output terminal. A semiconductor integrated circuit controlled at a switching frequency defined by the size of the load,
A minimum frequency clamp that is provided between the output terminal and the second power supply line and controls the minimum frequency of the switching frequency to be higher than the first frequency in response to a first signal that controls the first switching element. A semiconductor integrated circuit comprising a circuit.
(付記2)
付記1に記載の半導体集積回路において、
前記第1周波数は、前記電源装置が適用される電気機器においてノイズとなり得る最大の周波数であることを特徴とする半導体集積回路。
(Appendix 2)
In the semiconductor integrated circuit according to
The semiconductor integrated circuit according to
(付記3)
付記1または2に記載の半導体集積回路において、
前記最低周波数クランプ回路は、
前記出力端子および前記第2電源線間に設けられた第2スイッチング素子と、
前記第1信号により前記第1スイッチング素子のオフタイミングを検出して第2信号を出力する遅延回路と、を有し、前記遅延回路からの前記第2信号により前記第2スイッチング素子をオンすることを特徴とする半導体集積回路。
(Appendix 3)
In the semiconductor integrated circuit according to
The minimum frequency clamp circuit is:
A second switching element provided between the output terminal and the second power supply line;
A delay circuit that detects an off timing of the first switching element based on the first signal and outputs a second signal, and turns on the second switching element based on the second signal from the delay circuit. A semiconductor integrated circuit.
(付記4)
付記3に記載の半導体集積回路において、
前記遅延回路は、前記第1信号により前記第1スイッチング素子がオフしたタイミングから、前記スイッチング周波数を前記第1周波数よりも高く維持する時間だけ遅延して前記第2信号を出力することを特徴とする半導体集積回路。
(Appendix 4)
In the semiconductor integrated circuit according to
The delay circuit outputs the second signal with a delay from a timing when the first switching element is turned off by the first signal by a time for maintaining the switching frequency higher than the first frequency. A semiconductor integrated circuit.
(付記5)
付記1または2に記載の半導体集積回路において、
前記最低周波数クランプ回路は、
前記出力端子および前記第2電源線間に設けられた第2スイッチング素子と、
前記第1信号により前記スイッチング周波数を検出して第3信号を出力する周波数検出回路と、を有し、前記周波数検出回路からの前記第3信号により前記第2スイッチング素子をオンすることを特徴とする半導体集積回路。
(Appendix 5)
In the semiconductor integrated circuit according to
The minimum frequency clamp circuit is:
A second switching element provided between the output terminal and the second power supply line;
A frequency detection circuit that detects the switching frequency by the first signal and outputs a third signal, and turns on the second switching element by the third signal from the frequency detection circuit. A semiconductor integrated circuit.
(付記6)
付記5に記載の半導体集積回路において、
前記周波数検出回路は、前記第1信号により検出した前記スイッチング周波数と前記第1周波数とを所定のヒステリシス特性を持って比較し、前記スイッチング周波数を前記第1周波数よりも高く維持する前記第3信号を出力することを特徴とする半導体集積回路。
(Appendix 6)
In the semiconductor integrated circuit according to
The frequency detection circuit compares the switching frequency detected by the first signal with the first frequency with a predetermined hysteresis characteristic, and maintains the switching frequency higher than the first frequency. A semiconductor integrated circuit characterized in that
(付記7)
付記1〜6のいずれか1項に記載の半導体集積回路と、
前記第1ノードおよび前記出力端子間に設けられたコイルと、
前記出力端子および前記第2電源線間に設けられた平滑用コンデンサと、を有することを特徴とする電源装置。
(Appendix 7)
The semiconductor integrated circuit according to any one of
A coil provided between the first node and the output terminal;
And a smoothing capacitor provided between the output terminal and the second power supply line.
(付記8)
付記7に記載の電源装置において、該電源装置は、コンパレータ方式DC/DCコンバータであることを特徴とする電源装置。
(Appendix 8)
The power supply apparatus according to
(付記9)
付記7に記載の電源装置において、該電源装置は、電流モードDC/DCコンバータであることを特徴とする電源装置。
(Appendix 9)
The power supply apparatus according to
1 コンパレータ
2 ワンショット回路
3 RSフリップフロップ
4,4’ 最低周波数クランプ回路
6 コイル
7 平滑用コンデンサ
8 負荷
9 電流検出回路
10,10’;10a〜10d 半導体集積回路(DC−DCコンバータ用IC)
41 遅延回路
42 第2スイッチング素子(ディスチャージ用トランジスタ:nMOSトランジスタ)
43 抵抗
44 周波数検出回路
50 同期側トランジスタ(nMOSトランジスタ)
51 第1スイッチング素子(メイン側トランジスタ:pMOSトランジスタ)
52 ダイオード素子(ダイオード)
100,100’;100a〜100d 電源装置(DC−DCコンバータ)
441 F/Vコンバータ
442 ヒステリシスコンパレータ(シュミットトリガ)
DESCRIPTION OF
41
43
51 1st switching element (main side transistor: pMOS transistor)
52 Diode element (diode)
100, 100 '; 100a to 100d Power supply (DC-DC converter)
441 F /
Claims (7)
前記第1ノードおよび第2電源線間に設けられたダイオード素子と、
出力端子および前記第2電源線間に設けられた最低周波数クランプ回路と、
を備え、
前記最低周波数クランプ回路は、
前記出力端子および前記第2電源線間に設けられた第2スイッチング素子と、
第1信号により前記第1スイッチング素子のオフタイミングを検出して第2信号を出力する遅延回路、又は、第1信号によりスイッチング周波数を検出して第3信号を出力する周波数検出回路と、を備え、
前記最低周波数クランプ回路は、前記遅延回路からの前記第2信号により又は前記周波数検出回路からの前記第3信号により、前記第2スイッチング素子をオンする、回路。 A first switching element provided between the first power supply line and the first node ;
A diode element provided between the first node and the second power supply line ;
A minimum frequency clamp circuit provided between an output terminal and the second power supply line;
With
The minimum frequency clamp circuit is:
A second switching element provided between the output terminal and the second power supply line;
A delay circuit that detects the off timing of the first switching element based on the first signal and outputs the second signal; or a frequency detection circuit that detects the switching frequency based on the first signal and outputs the third signal. ,
The lowest frequency clamp circuit turns on the second switching element by the second signal from the delay circuit or by the third signal from the frequency detection circuit.
前記第1ノードおよび前記出力端子間に設けられたコイルと、
前記出力端子および前記第2電源線間に設けられた平滑用コンデンサと、
を有する電源装置。 And circuitry according to any one of claims 1 to 6,
A coil provided between the first node and the output terminal;
A smoothing capacitor provided between the output terminal and the second power supply line;
A power supply unit having
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