JP2011142590A - Solid-state imaging apparatus and imaging apparatus - Google Patents
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Abstract
Description
本発明は、入射された光を光電変換する画素が半導体基板上に2次元に配置された固体撮像装置に関し、特に高画質な画素混合画像を得ることができる固体撮像装置を実現することを目的とする。 The present invention relates to a solid-state imaging device in which pixels that photoelectrically convert incident light are two-dimensionally arranged on a semiconductor substrate, and particularly to achieve a solid-state imaging device that can obtain a high-quality pixel mixture image. And
MOS型イメージセンサは高速、高感度など優れた特徴があり、MOS型イメージセンサを搭載したデジタル一眼レフカメラ(DSLR:Digital Single−Lens Reflex Camera)の市場は近年急速に拡大している。また、最近は静止画撮影機能だけでなく、ハイビジョン動画記録機能を搭載したDSLRも増えてきている。これは静止画撮影用の全画素読み出しモードだけでなく、動画撮影用の画素混合モードも高画質であることがMOS型イメージセンサで必要になっていることを意味する。 The MOS type image sensor has excellent features such as high speed and high sensitivity, and the digital single-lens reflex camera (DSLR) digital camera equipped with the MOS type image sensor has been rapidly expanding in recent years. Recently, DSLRs equipped with not only a still image shooting function but also a high-definition video recording function are increasing. This means that not only the all-pixel readout mode for still image shooting but also the pixel mixing mode for moving image shooting needs to have high image quality in the MOS image sensor.
図16は、特許文献1に記載されている従来の固体撮像装置の全体構成を示す図である。同図に示す固体撮像装置は、撮像部200、画素202、画素読み出し回路250から構成される。
FIG. 16 is a diagram illustrating an overall configuration of a conventional solid-state imaging device described in
図16に示すように、画素202は、フォトダイオード211、リセットトランジスタ214、増幅トランジスタ215、選択トランジスタ216とを備えている。また、画素読み出し回路250は、電流源253、グランド接続トランジスタ254、負荷トランジスタ255、電源接続トランジスタ256とを備えている。また、画素信号の出力配線として、第1垂直配線221、第2垂直配線222と、出力端子として第1画素出力257、第2画素出力258とを備えている。
As shown in FIG. 16, the
従来の固体撮像装置の動作を説明する。駆動モードは全画素読み出しモードと画素混合モードの2種類である。 The operation of the conventional solid-state imaging device will be described. There are two drive modes, an all-pixel readout mode and a pixel mixture mode.
全画素読み出しモードではグランド接続トランジスタ254をオフ、電源接続トランジスタ256をオンに設定する。画素の増幅トランジスタ215の選択トランジスタ側のソース・ドレイン端子には第1垂直配線221を介して電流源253が、反対側のソース・ドレイン端子には第2垂直配線222を介して電源が接続される。この構成では画素202の増幅トランジスタ215と電流源253でソースフォロアアンプとして機能し、第1画素出力257から画素信号を読み出す。1行ずつ順次選択トランジスタ216をオンにして画素信号を読み出せば、全ての画素202の信号が読み出される。
In the all-pixel readout mode, the
一方、画素混合モードでは、グランド接続トランジスタ254をオン、電源接続トランジスタ256をオフに設定する。画素202の増幅トランジスタ215の選択トランジスタ216側のソース・ドレイン端子には第1垂直配線221を介してグランドが、反対側のソース・ドレイン端子には第2垂直配線222を介して負荷トランジスタ255が接続される。この構成では画素202の増幅トランジスタ215と負荷トランジスタ255でソース接地アンプとして機能し、2行の選択トランジスタ216を同時にオンすれば、上下2画素の混合信号が第2画素出力258から得られる。2行ずつ順次選択トランジスタ216をオンにして画素信号を読み出せば、撮像部200全体の混合信号が読み出される。
On the other hand, in the pixel mixture mode, the
なお、撮像部200はカメラにおいて画像情報として使われる有効部とその周辺に配置された遮光画素などの周辺部からなるが、それぞれの駆動モードの動作は有効部と周辺部で同一である。
The
一般にDSLR向けのような大きなセンサでは、各列の読み出し回路のオフセット電圧にばらつきが存在する。これは基準レベルとなる暗出力において水平方向にオフセット成分の変動が現れることを意味し、画像の水平シェーディングとなり画質の低下につながる。 In general, in a large sensor for DSLR, there is variation in the offset voltage of the readout circuit in each column. This means that the fluctuation of the offset component appears in the horizontal direction in the dark output at the reference level, and the image becomes horizontal shading, which leads to a deterioration in image quality.
この水平シェーディングの対策としては、撮像部の周辺部に配置された遮光画素の出力信号により補正用データを生成し、後段のデジタル信号処理プロセッサで補正を行うという方法がある。 As a countermeasure against the horizontal shading, there is a method in which correction data is generated based on an output signal of a light-shielded pixel arranged in the peripheral portion of the imaging unit, and correction is performed by a digital signal processor at the subsequent stage.
しかし、従来技術の固体撮像装置は、画素混合モードでは補正用データを作成するための行数が全画素読み出しモードに比べ大幅に少なくなる。画素読み出し信号には電源のゆれ、デバイス固有ノイズなどによるランダムノイズが含まれるため、補正用の行数が少なくなることは補正用データの精度低下につながり、画質が低下するという課題が発生する。 However, in the solid-state imaging device of the prior art, the number of rows for creating correction data is significantly reduced in the pixel mixture mode compared to the all-pixel readout mode. Since the pixel readout signal includes random noise due to power fluctuation, device-specific noise, and the like, a reduction in the number of correction lines leads to a reduction in accuracy of the correction data, resulting in a problem that image quality is deteriorated.
また、補正用行数の低減を補う手段として物理的に行数を増加させるという手段もあるが、これは回路の寄生容量の増加につながり消費電力の観点より望ましくない。 There is also a means of physically increasing the number of rows as a means for compensating for the reduction in the number of correction rows, but this leads to an increase in the parasitic capacitance of the circuit, which is not desirable from the viewpoint of power consumption.
かかる課題を鑑み、本発明は、画素混合モードにおける補正用データの精度低下を抑制した固体撮像装置を提供することを目的とする。 In view of this problem, an object of the present invention is to provide a solid-state imaging device that suppresses a decrease in accuracy of correction data in the pixel mixture mode.
上記課題を解決するために本発明の一形態における固体撮像装置は、2次元状に配列された複数の画素を有する撮像部と、水平方向に配列された前記画素により構成される画素行を選択する行選択回路と、選択された前記画素から出力される画素信号を一時保持する列回路部と、単一の行読み出し期間中、選択すべき画素行を指定する行アドレス信号を前記行選択回路に供給する制御部とを備え、前記複数の画素は、受光量に応じた画素信号を出力する複数の第1画素と、一定の画素信号を出力する複数の第2画素とを含み、前記撮像部は、前記複数の第1画素が配置された有効部と、前記複数の第2画素が配置された周辺部とを有し、少なくとも1つの前記駆動モードにおいて、前記制御部は、前記有効部に対応する前記行アドレス信号を含む第1行選択シーケンスと、前記周辺部に対応する前記行アドレス信号を含む第2行選択シーケンスとを、前記第1行選択シーケンスと前記第2行選択シーケンスにおいて同時に指定される画素行数、または、各行が指定される回数が異なるように生成して、前記行選択回路に供給する。 In order to solve the above problems, a solid-state imaging device according to an embodiment of the present invention selects an imaging unit having a plurality of pixels arranged in a two-dimensional manner and a pixel row composed of the pixels arranged in a horizontal direction. A row selection circuit, a column circuit unit that temporarily holds a pixel signal output from the selected pixel, and a row address signal that designates a pixel row to be selected during a single row readout period. The plurality of pixels include a plurality of first pixels that output a pixel signal corresponding to the amount of received light, and a plurality of second pixels that output a constant pixel signal. The unit includes an effective unit in which the plurality of first pixels are arranged, and a peripheral unit in which the plurality of second pixels are arranged. In at least one of the driving modes, the control unit The row address signal corresponding to A first row selection sequence and a second row selection sequence including the row address signal corresponding to the peripheral portion, the number of pixel rows specified simultaneously in the first row selection sequence and the second row selection sequence, Alternatively, it is generated so that the number of times each row is specified is different and supplied to the row selection circuit.
この構成によれば、有効部の画素信号と周辺部の画素信号が出力されるときに、それぞれのシーケンスで行が選択されるので、画像の形成に使用される有効部の画素信号と補正用データの生成に使用される周辺部の画素信号が、それぞれに適したシーケンスで出力される。また、固体撮像装置の駆動モードが、有効部の画素信号を混合して出力する画素混合モードであっても、周辺部の画素信号を有効部の画素信号の混合に合わせて混合して減らすことなく出力でき、補正用データの精度低下を抑制することが可能である。 According to this configuration, when the pixel signal of the effective portion and the pixel signal of the peripheral portion are output, the rows are selected in the respective sequences. Therefore, the pixel signal of the effective portion used for image formation and the correction signal are used. Peripheral pixel signals used for data generation are output in a sequence suitable for each. Moreover, even if the driving mode of the solid-state imaging device is a pixel mixing mode in which the pixel signals of the effective portion are mixed and output, the pixel signals of the peripheral portion are mixed and reduced in accordance with the mixing of the pixel signals of the effective portion. It is possible to output without correction, and it is possible to suppress a decrease in accuracy of correction data.
ここで、前記制御部は、前記第1行選択シーケンスにおいて単一の行読み出し期間に指定される画素行の数が、前記第2行選択シーケンスにおいて単一の行読み出し期間に指定される画素行の数より多くなるように、前記第1行選択シーケンスおよび前記第2行選択シーケンスを生成するようにしてもよい。 Here, the control unit is configured such that the number of pixel rows designated in a single row readout period in the first row selection sequence is a pixel row designated in a single row readout period in the second row selection sequence. The first row selection sequence and the second row selection sequence may be generated so as to be greater than
また、前記制御部は、1フレーム期間において、前記第1行選択シーケンスにより各画素行が指定される回数が、前記第2行選択シーケンスにより各画素行が指定される回数より少なくなるように、前記第1行選択シーケンスおよび前記第2行選択シーケンスを生成するようにしてもよい。 Further, the control unit may be configured such that the number of times each pixel row is designated by the first row selection sequence is smaller than the number of times each pixel row is designated by the second row selection sequence in one frame period. The first row selection sequence and the second row selection sequence may be generated.
この構成によれば、周辺部において、混合される画素行の数が少なく、または、各画素行が指定される回数が多くなるので、固体撮像装置の駆動モードが、有効部の画素信号を混合して出力する画素混合モードであっても、補正用データの精度低下を抑制することが可能である。 According to this configuration, the number of pixel rows to be mixed is small in the peripheral portion, or the number of times each pixel row is specified increases, so that the driving mode of the solid-state imaging device mixes the pixel signals of the effective portion. Even in the pixel mixture mode that is output in this manner, it is possible to suppress a decrease in accuracy of the correction data.
ここで、前記制御部は、前記第1行選択シーケンスでは、2以上の画素行を単一の行読み出し期間に指定し、前記第2行選択シーケンスでは、1の画素行を単一の行読み出し期間に指定するようにしてもよい。 Here, in the first row selection sequence, the control unit designates two or more pixel rows as a single row readout period, and in the second row selection sequence, reads one pixel row as a single row. You may make it designate in a period.
この構成によれば、有効部の画素信号の読み出しでは、2行以上の画素信号が混合して出力され、周辺部の画素信号の読み出しでは、1行ずつ画素信号が出力されるので、補正用データの生成に使用される周辺部の画素信号が混合されることなく出力される。これにより、画素混合モードにおける補正用データの数が減少することなく、補正用データの精度低下を抑制することができる。 According to this configuration, pixel signals of two or more rows are mixed and output when reading the pixel signals of the effective portion, and pixel signals are output one row at a time when reading the pixel signals of the peripheral portion. The peripheral pixel signals used for data generation are output without being mixed. Thereby, it is possible to suppress a decrease in accuracy of the correction data without reducing the number of correction data in the pixel mixing mode.
また、前記制御部は、前記第1行選択シーケンスでは、2以上の画素行を単一の行読み出し期間に指定し、前記第2行選択シーケンスでは、前記第1行選択シーケンスで指定される画素行の数と異なる2以上の画素行を単一の行読み出し期間に指定するようにしてもよい。 Further, the control unit designates two or more pixel rows in a single row readout period in the first row selection sequence, and pixels designated in the first row selection sequence in the second row selection sequence. Two or more pixel rows different from the number of rows may be designated in a single row readout period.
また、前記制御部は、前記第1行選択シーケンスでは、2以上の画素行を単一の行読み出し期間に指定し、前記第2行選択シーケンスでは、第N画素行(Nは1以上の整数)を単一の行読み出し期間に第M画素行(Mは1以上の整数、かつ、M≠N)と共に指定し、1フレーム期間において、第N画素行をMの値を変更して複数回指定するようにしてもよい。 In the first row selection sequence, the control unit designates two or more pixel rows as a single row readout period, and in the second row selection sequence, the control unit designates the Nth pixel row (N is an integer of 1 or more). ) Together with the Mth pixel row (M is an integer equal to or greater than 1 and M ≠ N) in a single row readout period, and the Nth pixel row is changed multiple times by changing the value of M in one frame period. You may make it designate.
この構成によれば、有効部および周辺部の画素信号の読み出しにおいて、第N画素行と第M画素行の画素信号が混合して出力されるので、読み出し回数を減少して効率よく画素信号を得ることができる。また、周辺部の画素信号の読み出しでは、第N画素行と第M画素行の画素信号が異なる組み合わせで複数回混合して出力されるため、画素混合モードであっても、補正用データの生成に使用される周辺部の画素信号の数を減らすことなく、補正用データの精度低下を抑制することができる。 According to this configuration, since the pixel signals of the Nth pixel row and the Mth pixel row are mixed and output when reading out the pixel signals of the effective portion and the peripheral portion, the pixel signals are efficiently output by reducing the number of times of reading. Obtainable. In addition, when reading out the pixel signals in the peripheral portion, the pixel signals of the Nth pixel row and the Mth pixel row are mixed and output a plurality of times in different combinations, so that the correction data is generated even in the pixel mixture mode. The accuracy of correction data can be prevented from decreasing without reducing the number of peripheral pixel signals used for the correction.
また、前記複数回は、2回であるようにしてもよい。 The plurality of times may be two times.
この構成によれば、周辺部の画素信号の読み出しでは、第N画素行と第M画素行の画素信号が混合されるとともに、各画素が2回ずつ指定されるので、周辺部の画素信号を1行ずつ読み出した場合と同数の画素信号を得ることができる。したがって、駆動モードの差に関係なく、画素混合モードの場合であっても画素混合を行わないモードのときと比べて出力にオフセットが発生する懸念がなく、補正用データを高精度で作成することができる。また、画素混合を行わないモードのときと回路の寄生成分の大きさが同等であり、消費電力を増加することなく画素混合モードにおける補正用データの精度低下を抑制することができる。 According to this configuration, when reading out the pixel signals in the peripheral portion, the pixel signals in the Nth pixel row and the Mth pixel row are mixed and each pixel is designated twice. It is possible to obtain the same number of pixel signals as when reading out one row at a time. Therefore, regardless of the difference in driving mode, there is no concern that an offset will occur in the output even in the pixel mixing mode compared to the mode in which pixel mixing is not performed, and the correction data is created with high accuracy. Can do. In addition, the size of the parasitic component of the circuit is the same as that in the mode in which pixel mixing is not performed, and it is possible to suppress a reduction in accuracy of correction data in the pixel mixing mode without increasing power consumption.
また、前記第2画素は、遮光された遮光画素または基準電圧を出力する基準電圧出力画素を含むようにしてもよい。 Further, the second pixel may include a light-shielded light-shielded pixel or a reference voltage output pixel that outputs a reference voltage.
この構成によれば、第2画素から出力される画素信号を精度よく一定の値にすることができる。 According to this configuration, the pixel signal output from the second pixel can be accurately set to a constant value.
また、前記周辺部は、前記有効部よりも前記撮像部の周辺側に配置されるようにしてもよい。 The peripheral portion may be arranged on the peripheral side of the imaging unit with respect to the effective portion.
また、上記課題を解決するために本発明の一形態における撮像装置は、固体撮像装置と、前記固体撮像装置から出力された前記有効部の画素信号に対し補正処理を行うデジタル信号処理部と、前記固体撮像装置から出力された前記周辺部の画素信号、および、前記周辺部の画素信号を用いて生成された補正用データを保持する記憶部とを備える。 In order to solve the above problems, an imaging device according to an aspect of the present invention includes a solid-state imaging device, a digital signal processing unit that performs correction processing on the pixel signal of the effective portion output from the solid-state imaging device, A storage unit that holds the pixel signal of the peripheral portion output from the solid-state imaging device and correction data generated using the pixel signal of the peripheral portion.
この構成によれば、画素混合モードにおける補正用データの精度低下を抑制した撮像装置を提供することができる。 According to this configuration, it is possible to provide an imaging device that suppresses a decrease in accuracy of correction data in the pixel mixture mode.
本発明にかかる固体撮像装置によれば、画素混合モードにおける補正用データの精度低下を抑制することができる。 According to the solid-state imaging device according to the present invention, it is possible to suppress a decrease in accuracy of correction data in the pixel mixture mode.
以下、本発明にかかる画像撮像装置の実施の形態について、デジタルスチルカメラを例にとり、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。 Hereinafter, an embodiment of an image pickup apparatus according to the present invention will be described with reference to the drawings, taking a digital still camera as an example. In addition, although this invention is demonstrated using the following embodiment and attached drawing, this is for the purpose of illustration and this invention is not intended to be limited to these.
(第1の実施形態)
まず、本発明の実施の形態にかかる画像撮像装置の構成について説明する。本実施の形態では、2次元状に配列された複数の画素を有する撮像部と、水平方向に配列された画素により構成される画素行を選択する行選択回路と、選択された画素から出力される画素信号を一時保持する列回路部と、単一の行読み出し期間中、選択すべき画素行を指定する行アドレス信号を行選択回路に供給する制御部とを備え、複数の画素は、受光量に応じた画素信号を出力する複数の第1画素と、一定の画素信号を出力する複数の第2画素とを含み、撮像部は、複数の第1画素が配置された有効部と、複数の第2画素が配置された周辺部とを有し、少なくとも1つの駆動モードにおいて、制御部は、有効部に対応する行アドレス信号を含む第1行選択シーケンスと、周辺部に対応する行アドレス信号を含む第2行選択シーケンスとを、第1行選択シーケンスと第2行選択シーケンスにおいて同時に指定される画素行数、または、各行が指定される回数が異なるように生成して、行選択回路に供給する固体撮像装置について説明する。これにより、固体撮像装置の駆動モードが有効部の画素信号を混合して出力する画素混合モードであっても、周辺部の画素信号を有効部の画素信号の混合に合わせて混合して減らすことなく出力でき、補正用データの精度低下を抑制することが可能である。
(First embodiment)
First, the configuration of the image capturing apparatus according to the embodiment of the present invention will be described. In the present embodiment, an imaging unit having a plurality of pixels arranged in a two-dimensional manner, a row selection circuit for selecting a pixel row composed of pixels arranged in the horizontal direction, and output from the selected pixels A column circuit unit that temporarily holds a pixel signal and a control unit that supplies a row address signal that specifies a pixel row to be selected to a row selection circuit during a single row readout period. The imaging unit includes a plurality of first pixels that output a pixel signal corresponding to the amount and a plurality of second pixels that output a constant pixel signal, and the imaging unit includes a plurality of effective units in which the plurality of first pixels are arranged, And at least one driving mode, the control unit includes a first row selection sequence including a row address signal corresponding to the effective portion, and a row address corresponding to the peripheral portion. The second row selection sequence including the signal Number pixel rows are designated at the same time in the first row selecting sequence and a second row selection sequence, or generates such number is different each line is specified will be described solid-state imaging device to be supplied to the row selection circuit. As a result, even if the driving mode of the solid-state imaging device is a pixel mixing mode in which the pixel signals of the effective portion are mixed and output, the pixel signals of the peripheral portion are mixed and reduced in accordance with the mixing of the pixel signals of the effective portion. It is possible to output without correction, and it is possible to suppress a decrease in accuracy of correction data.
図1は、本発明の第1の実施形態における固体撮像装置1の全体構成を示す図である。
FIG. 1 is a diagram showing an overall configuration of a solid-
固体撮像装置1は、複数の画素11a、11bが2次元状に配置された撮像部2と、行選択回路3と、画素電流源回路4と、クランプ回路5と、サンプルホールド(S/H)回路6と、マルチプレクサ(MUX)7と、列選択回路8と、制御部9と、出力アンプ10と、垂直信号線19と、水平共通信号線39とを備えている。
The solid-
撮像部2は、水平方向に配列された画素11a、11bにより画素行を構成し、有効部16と周辺部17とを備えている。有効部16には、入射された光を光電変換し、受光量に応じた画素信号を出力する画素11aが、2次元状に配列されている。また、周辺部17は有効部16に隣接して設けられ、周辺部17には、一定の画素信号を出力する画素11bが配列されている。ここで、画素11bは、あらかじめ遮光された遮光画素である。なお、画素11bは、遮光画素に限らず、一定の基準電圧を出力する基準電圧出力画素であればよい。画素11aおよび画素11bが本発明における第1画素および第2画素に相当する。
The
図1では、一例として6×4の2次元状に配列された24画素の例を示しているが、実際の総画素数は数百万個以上である。なお、周辺部17は、同図に示した位置に限らず、例えば有効部16よりも撮像部2の周辺側に、例えば有効部16を囲むように配置されてもよい。
FIG. 1 shows an example of 24 pixels arranged in a 6 × 4 two-dimensional shape as an example, but the actual total number of pixels is several million or more. Note that the
行選択回路3は、撮像部2に配置された画素11a、画素11bの画素行毎に制御線SEL[n]、RST[n]、TRAN[n](n=1、2、…)の3本の制御線を備え、各画素11a、画素11bを画素行単位で選択して、ラインセレクト(行選択)、リセット(初期化)、リード(読み出し)を制御する。
The
また、画素電流源回路4は、アレイ状に各列に画素電流源回路の基本単位4aを備え、画素11a、画素11bから出力された画素信号をクランプ回路5に供給するための電流を生成する。クランプ回路5は、アレイ状に各列にクランプ回路の基本単位5aを備え、垂直信号線19を介して画素電流源回路4から出力された画素信号から、画素11a、画素11bで発生する固定パターンノイズ成分を除去する。サンプルホールド回路6は、アレイ状に各列にサンプルホールド回路の基本単位6aを備え、クランプ回路5から出力された画素信号を保持する。なお、画素電流源回路4、クランプ回路5、サンプルホールド回路6により、列回路部20が構成される。
The pixel
また、マルチプレクサ7は、サンプルホールド回路6と出力アンプ10との接続を切り替える。列選択回路8は、列選択信号線40を備え、マルチプレクサ7の列を順次選択する。出力アンプ10は、マルチプレクサ7から水平共通信号線39を介してサンプルホールド回路6の出力信号を受け取り、増幅して出力する。
The
また、制御部9は、固体撮像装置1を駆動する駆動モード、および、読み出しを行う撮像部2の領域に応じて、画素を画素行単位で選択する行アドレス信号ADRを行選択回路3に供給する。具体的には、有効部16に対応する行アドレス信号を含む第1行選択シーケンスと、周辺部17に対応する行アドレス信号を含む第2行選択シーケンスとを、第1行選択シーケンスと第2行選択シーケンスにおいて同時に指定される画素行数、または、各行が指定される回数が異なるように生成して行選択回路3に供給する。
In addition, the
図2は、撮像部2の有効部16に配置された画素11aの詳細を示す回路図である。画素11aは、入射した光を光電変換し電荷を出力するフォトダイオード(PD)21と、フォトダイオード21により発生した電荷を蓄積し、蓄積した電荷を電圧信号として出力するフローティングディフュージョン(FD)23と、フローティングディフュージョン23の示す電圧が初期電圧(ここではVDD)になるようにリセットするリセットトランジスタ(リセットTr)24と、フォトダイオード21により出力される電荷をフローティングディフュージョン23に供給する転送トランジスタ(転送Tr)22と、フローティングディフュージョン23の示す電圧に追従して変化する電圧を出力する増幅トランジスタ(増幅Tr)25と、行選択回路3から行選択信号を受けたときに増幅トランジスタ25の出力を垂直信号線19に供給する選択トランジスタ(選択Tr)26と、リセットトランジスタ24および増幅トランジスタ25のソースまたはドレインに電源電圧を供給する電源線27とを含む。なお、画素11bについても画素11aと同様の構成である。
FIG. 2 is a circuit diagram illustrating details of the
選択トランジスタ26、リセットトランジスタ24、転送トランジスタ22の各ゲートには、それぞれ制御線SEL[n]、RST[n]、TRAN[n](n=1、2、・・・)が接続され、行選択回路3によりラインセレクトのための行選択信号、リセットのための画素リセット信号、リードのための電荷転送信号が与えられ、各動作の制御が行われる。
Control lines SEL [n], RST [n], TRAN [n] (n = 1, 2,...) Are connected to the gates of the
なお、有効部16の画素11aと周辺部17の画素11bでは、画素回路構成は同じであるが、周辺部17の画素11bは、フォトダイオード21があらかじめ遮光された遮光画素である。その結果、画素11bからは、常に暗状態の出力信号が得られる。これにより、画素11bは、初期化時の電圧を増幅したリセット電圧と読み出し時の電圧を増幅したリード電圧とを垂直信号線19に出力する。
The pixel circuit configuration of the
また、図2に示した画素11aは単位セルであり、フォトダイオード21、転送トランジスタ22、フローティングディフュージョン23、リセットトランジスタ24および増幅トランジスタ25をそれぞれ有する構造、いわゆる1画素1セル構造を有している。ここで、画素11aは、単位セル内に複数のフォトダイオード21を含み、さらに、フローティングディフュージョン23、リセットトランジスタ24および増幅トランジスタ25のいずれか、あるいは、全てを単位セル内で共有する構造、いわゆる多画素1セル構造を有しても構わない。
2 is a unit cell and has a structure including a
また、図2に示した画素11aは、半導体基板の表面、すなわち、トランジスタのゲート、配線と同じ面側に形成される構造を用いることができる。さらに、画素11aがトランジスタのゲート、配線と裏面側に形成される、いわゆる、裏面照射型イメージセンサ(裏面照射型固体撮像装置)の構造を用いることができる。なお、画素11bについても、画素11aと同様である。
2 can have a structure formed on the surface of a semiconductor substrate, that is, on the same side as the gate and wiring of a transistor. Furthermore, a so-called back-illuminated image sensor (back-illuminated solid-state imaging device) structure in which the
図3は、画素電流源回路4、クランプ回路5、サンプルホールド回路6からなる本発明の第1の実施形態における列回路部20の詳細を示す図である。列回路部20の機能は、撮像部2から出力されるリセット電圧とリード電圧との差分により示される画素信号を一時保持した後に、マルチプレクサ7に出力することである。
FIG. 3 is a diagram showing details of the
詳細には、図3に示すように、画素電流源回路4の基本単位4aは、画素11a、画素11bからの画素信号読み出し時に増幅トランジスタ25に電流を供給する電流源トランジスタ30と、電流源トランジスタ30のゲートに電流源バイアス電位を供給するためのバイアス端子31とを備えている。
Specifically, as shown in FIG. 3, the
また、図3に示すように、クランプ回路5の基本単位5aは、画素電流源回路4から出力された画素信号を入力するサンプリングトランジスタ32と、入力された画素信号からリセット信号とリード信号の差分により示される画素信号を求めるクランプ容量33(容量値Ccl)と、該クランプ容量33の反対側の端子電位をクランプ電位(VCL)に設定するためのクランプ電圧入力端子35と、クランプ容量33とクランプ電圧入力端子35との接続を切り替えるクランプトランジスタ34とを備えている。
As shown in FIG. 3, the
また、サンプルホールド回路6は、各列にサンプルホールド回路の基本単位6aを有している。サンプルホールド回路の基本単位6aは、クランプ回路5から出力された画素信号を入力するS/H容量入力トランジスタ36と、画素信号を一時保持するS/H容量37(容量値Csh)とを含み、S/H容量入力トランジスタ36のゲートにS/H容量入力信号が供給されると、クランプ回路5から出力された画素信号がS/H容量37に保持される。
The
図4はマルチプレクサ7、列選択回路8、出力アンプ10の詳細を示す図である。
FIG. 4 is a diagram showing details of the
図4に示すように、マルチプレクサ7は、各列にマルチプレクサの基本単位7aを有している。マルチプレクサの基本単位7aは、列選択トランジスタ38を備え、それぞれの列選択トランジスタ38は水平共通信号線39に接続されている。つまり、S/H回路6の各S/H容量37と水平共通信号線39の間には列選択トランジスタ38が配置されている。また、列選択トランジスタ38のゲートには、列選択回路8から列選択信号H[k](k=1、2、・・・)が供給される。
As shown in FIG. 4, the
このような構成により、列選択トランジスタ38は、ゲートに供給される列選択信号H[k]に応じて、列毎にS/H容量37に保持された画素信号を順次、水平共通信号線39に出力する。水平共通信号線39を介して出力アンプ10に供給された信号は、増幅された後にチップに形成された固体撮像装置1の外部に出力される。
With such a configuration, the
図5は、行選択回路3の詳細を示す図である。図5に示すように、行選択回路3は、アドレスデコーダ41と、各行毎に配置された行選択用論理回路42から構成される。アドレスデコーダ41は、制御部9から供給される行アドレス信号に応じて、対応する行の行選択用論理回路42にHi(High)レベルの信号を出力する。同時に、制御部9から、対応する行選択用論理回路42のフリップフロップ(FF)43のライトイネーブル信号WEを入力すると、当該フリップフロップ43にはHiレベルの信号が設定され、その行は選択状態になる。
FIG. 5 is a diagram showing details of the
次に、選択状態になった行の行選択用論理回路42に画素制御用のパルス信号であるSEL_s、トランジスタ制御信号TRAN_s、リセット信号RST_sを入力すると、行選択用論理回路42のANDゲート44により、制御線SEL[n]、TRAN[n]、RST[n](n=1、2、・・・)を介して、選択された行の画素11aにそれぞれ行選択信号、画素リセット信号および電荷転送信号のパルスが供給される。画素11a(または画素11b)の駆動が完了したら、各フリップフロップ43の値をLo(Low)レベルの信号にリセットし、行選択を解除する。
Next, when SEL_s, a transistor control signal TRAN_s, and a reset signal RST_s, which are pixel control pulse signals, are input to the row
次に、本実施形態にかかる固体撮像装置1には、駆動モードとしてカメラスチル撮影に使える全画素読み出しモードと動画記録機能に使える画素混合モードを備えることを特徴としており、それぞれのモードに関し、撮像部2の有効部16の信号読み出し動作を説明する。
Next, the solid-
図6は、全画素読み出しモードにおける有効部16の読み出し動作において、撮像部2と列回路部20に供給される各制御信号のタイミングを示す図である。
FIG. 6 is a diagram illustrating the timing of each control signal supplied to the
図6に示すタイミングt1においては、制御線SEL[1]に供給される行選択信号はHiレベルであり、画素行の1行目が選択されている。また、制御線TRAN[1]に供給される電荷転送信号はLoレベル、制御線RST[1]に供給される画素リセット信号はHiレベルである。つまり、選択された1行目では、各画素11a(または画素11b)の転送トランジスタ22がオフでリセットトランジスタ24はオンであり、フローティングディフュージョン23の電位(以下ではVfd)はFDリセット電位Vfdrst(=VDD)に初期化される。
At the timing t1 shown in FIG. 6, the row selection signal supplied to the control line SEL [1] is at the Hi level, and the first row of the pixel rows is selected. The charge transfer signal supplied to the control line TRAN [1] is Lo level, and the pixel reset signal supplied to the control line RST [1] is Hi level. In other words, in the selected first row, the
タイミングt2では、制御線TRAN[1]および制御線RST[1]に供給される電荷転送信号および画素リセット信号がLoレベルである。つまり、転送トランジスタ22およびリセットトランジスタ24がオフなので、FD電位のリセット状態は保持される。このとき、制御線SEL[1]に供給される行選択信号はHiレベル、つまり、選択トランジスタ26はオンのため、増幅トランジスタ25のしきい電圧をVthとすると、Vfdrst−Vthがリセット電圧として垂直信号線19に出力される(正確にはVfdrst−Vth−αであるが、ここではαは省略)。
At timing t2, the charge transfer signal and the pixel reset signal supplied to the control line TRAN [1] and the control line RST [1] are at the Lo level. That is, since the
さらに、このリセット電圧Vfdrst−Vthは、垂直信号線19を介して、クランプ回路5のクランプ容量33の一方の端子に出力される。一方、図6に示すように、クランプ信号(クランプトランジスタ34のゲート信号)と、サンプリング信号(S/H容量入力トランジスタ36のゲート)は共にHiレベル、つまり、クランプトランジスタ34およびS/H容量入力トランジスタ36はオンであるので、クランプ容量33の他方の端子ならびにS/H容量37の電位は、クランプ電位VCLに設定される。
Further, the reset voltage Vfdrst−Vth is output to one terminal of the
タイミングt3では、制御線TRAN[1]に供給される電荷転送信号がHiレベル、つまり、転送トランジスタ22がオンとなるため、フォトダイオード21に蓄積された電荷がフローティングディフュージョン23に転送され、VfdrstであったFD電位Vfdはこの信号電荷量に応じた電圧Vfdsigだけ低下し、Vfdrst−Vfdsigとなる。
At timing t3, the charge transfer signal supplied to the control line TRAN [1] is at the Hi level, that is, the
タイミングt4では、制御線TRAN[1]に供給される電荷転送信号がLoレベル、制御線SEL[1]に供給される行選択信号がHiレベル、つまり、転送トランジスタ22がオフで選択トランジスタ26がオンであり、Vfdrst−Vfdsig−Vthがリード電圧として垂直信号線19に出力される。これによりクランプ容量33の入力電圧は、Vfdsigだけ変化する。
At timing t4, the charge transfer signal supplied to the control line TRAN [1] is Lo level, the row selection signal supplied to the control line SEL [1] is Hi level, that is, the
さらに、クランプ信号はLoレベルであり、クランプトランジスタ34はオフなので、クランプ容量33(容量値:Ccl)の他方の端子の電位、すなわち、S/H容量37(容量値:Csh)の電位は、Vfdsig×Ccl/(Ccl+Csh)だけ変化する。この電位変化は、垂直信号線19におけるリセット電圧とリード電圧の差分に対応した電圧、すなわち画素信号である。
Further, since the clamp signal is at Lo level and the clamp transistor 34 is OFF, the potential of the other terminal of the clamp capacitor 33 (capacitance value: Ccl), that is, the potential of the S / H capacitor 37 (capacitance value: Csh) is It changes by Vfdsig × Ccl / (Ccl + Csh). This potential change is a voltage corresponding to the difference between the reset voltage and the read voltage in the
また、タイミングt5では、サンプリング信号がLoレベルとなり、この画素信号がS/H容量37に蓄積される。以上により、1行分の画素信号がサンプルホールド回路6に保持されることになる。
At timing t5, the sampling signal becomes Lo level, and this pixel signal is accumulated in the S /
次に、タイミングt11では、列選択回路8の1列目の列選択信号H[1]がHiレベルとなり、マルチプレクサ7の1列目の列選択トランジスタ38がオンとなる。これにより、1列目のS/H容量37の信号が水平共通信号線39に出力され、出力アンプ10を介して外部に出力される。
Next, at the timing t11, the column selection signal H [1] of the first column of the
同様に、タイミングt12では、2列目の列選択信号H[2]がHiレベルとなり、マルチプレクサ7の2列目の列選択トランジスタ38がオンとなる。これにより、2列目のS/H容量37の信号が水平共通信号線39に出力され、出力アンプ10を介して外部に出力される。
Similarly, at the timing t12, the column selection signal H [2] for the second column becomes Hi level, and the
同様に、順次列選択回路8の各列の列選択信号をHiレベルにすれば、各列のS/H容量37の信号が順次出力される。
Similarly, if the column selection signal of each column of the
以上より、1行分の画素信号が順次出力される。さらに、図6に示した動作を、選択する行をn=1からn=nまで順に変更して撮像部2の有効部16の行数だけ繰り返せば、1画面分(1フレーム)の画像について有効部16全体の信号が読み出されることになる。
As described above, pixel signals for one row are sequentially output. Furthermore, if the operation shown in FIG. 6 is changed in order from n = 1 to n = n and the number of rows of the
図7は、画素混合モードの一例として、垂直2画素水平2画素混合モードにおける有効部16の読み出し動作において、撮像部2と列回路部20に供給される各制御信号のタイミングを示す図である。
FIG. 7 is a diagram illustrating the timing of each control signal supplied to the
図7に示すタイミングt1においては、制御線SEL[1]、SEL[2]に供給される行選択信号がHiレベルで1行目と2行目が選択されている。また、制御線TRAN[1]、TRAN[2]に供給される電荷転送信号がLoレベル、制御線RST[1]、RST[2]に供給される画素リセット信号がHiレベル、つまり、1行目と2行目の転送トランジスタ22がオフでリセットトランジスタ24はオンであり、フローティングディフュージョン23の電位(以下ではVfd)はFDリセット電位Vfdrst(=VDD)に初期化される。ここで、2つの行に同時に行選択信号、電荷転送信号、画素リセット信号を供給するには、行選択回路3のアドレスデコーダ41にそれぞれの行アドレス信号を順次供給し、行選択用論理回路42のフリップフロップ43に選択状態を順次設定すれば可能になる。
At timing t1 shown in FIG. 7, the first and second rows are selected when the row selection signal supplied to the control lines SEL [1] and SEL [2] is at the Hi level. Further, the charge transfer signal supplied to the control lines TRAN [1] and TRAN [2] is Lo level, and the pixel reset signal supplied to the control lines RST [1] and RST [2] is Hi level, that is, one row. The
タイミングt2では、制御線TRAN[1]およびTRAN[2]、制御線RST[1]およびRST[2]に供給される電荷転送信号および画素リセット信号がLoレベル、つまり、1行目と2行目の転送トランジスタ22、リセットトランジスタ24がオフなので、FD電位のリセット状態は保持される。このとき、制御線SEL[1]、SEL[2]に供給される行選択信号はHiレベル、つまり、1行目と2行目の選択トランジスタ26はオンのため、Vfdrst−Vthがリセット電圧として垂直信号線19に出力される(正確にはVfdrst−Vth−αであるが、ここではαは省略)。
At timing t2, the charge transfer signal and the pixel reset signal supplied to the control lines TRAN [1] and TRAN [2] and the control lines RST [1] and RST [2] are at the Lo level, that is, the first and second rows. Since the
さらに、このリセット電圧Vfdrst−Vthは、垂直信号線19を介して、クランプ回路5のクランプ容量33の一方の端子に出力される。一方、図7に示すように、クランプ信号(クランプトランジスタ34のゲート信号)と、サンプリング信号(S/H容量入力トランジスタ36のゲート信号)は共にHiレベル、つまり、クランプトランジスタ34およびS/H容量入力トランジスタ36はオンであるので、クランプ容量33の他方の端子ならびにS/H容量37の電位は、クランプ電位VCLに設定される。
Further, the reset voltage Vfdrst−Vth is output to one terminal of the
タイミングt3では、制御線TRAN[1]、TRAN[2]に供給される電荷転送信号がHiレベル、つまり、1行目と2行目の転送トランジスタ22がオンとなるため、1行目および2行目のフォトダイオード21に蓄積された電荷がフローティングディフュージョン23に転送され、それぞれのFD電位Vfd1およびVfd2は、これらの信号電荷量に応じた電圧Vfdsig1およびVfdsig2だけ低下し、Vfdrst−Vfdsig1およびVfdrst−Vfdsig2となる。
At timing t3, the charge transfer signals supplied to the control lines TRAN [1] and TRAN [2] are at the Hi level, that is, the
タイミングt4では、制御線TRAN[1]、TRAN[2]に供給される電荷転送信号がLoレベル、制御線SEL[1]、SEL[2]に供給される行選択信号がHiレベル、つまり、転送トランジスタ22がオフで選択トランジスタ26がオンであり、Vfdsig1およびVfdsig2の平均をVfdsigとしたときに、Vfdrst−Vfdsig−Vthがリード電圧として垂直信号線19に出力される。このリード信号は1行目および2行目の混合信号に相当する。この垂直信号線19の電位変化により、クランプ容量33の入力もVfdsigだけ変化する。
At timing t4, the charge transfer signals supplied to the control lines TRAN [1] and TRAN [2] are at the Lo level, and the row selection signals supplied to the control lines SEL [1] and SEL [2] are at the Hi level. When the
さらに、クランプトランジスタ34はオフなので、クランプ容量33の他方の端子の電位、すなわち、S/H容量37の電位は、Vfdsig×Ccl/(Ccl+Csh)だけ変化する。この電位変化は、垂直信号線19におけるリセット電圧とリード電圧の差分に対応した電圧、すなわち1行目と2行目の平均化された画素信号(垂直画素混合信号)である。
Further, since the clamp transistor 34 is off, the potential of the other terminal of the
また、タイミングt5では、制御線SEL[1]、SEL[2]に供給される行選択信号とサンプリング信号がLoレベルとなり、選択された1行目と2行目の垂直混合画素信号がS/H容量37に蓄積される。
At timing t5, the row selection signal and the sampling signal supplied to the control lines SEL [1] and SEL [2] are set to the Lo level, and the vertical mixed pixel signals of the selected first row and second row are S / S. Accumulated in the
次に、タイミングt11では、サンプリング信号がLoレベル、列選択回路8の1列目と2列目の列選択信号H[1]、H[2]がHiレベルとなり、マルチプレクサ7の1列目と2列目の列選択トランジスタ38がオンとなる。これにより、1列目のS/H容量37と2列目のS/H容量37の平均化された画素信号(水平画素混合信号)が水平共通信号線39に出力され、出力アンプ10を介して外部に出力される。つまり、1行目、2行目の1列目、2列目の画素の画素信号が混合された垂直2画素水平2画素混合信号が出力される。
Next, at timing t11, the sampling signal is at the Lo level, the column selection signals H [1] and H [2] of the first column and the second column of the
同様に、タイミングt12では、3列目と4列目の列選択信号H[3]、H[4]がHiレベルとなり、マルチプレクサ7の3列目と4列目の列選択トランジスタ38がオンとなる。これにより、3列目のS/H容量37と4列目のS/H容量37の水平画素混合信号が水平共通信号線39に出力され、出力アンプ10を介して1行目、2行目の3列目、4列目の画素の画素信号が混合された垂直2画素水平2画素混合信号が外部に出力される。
Similarly, at timing t12, the column selection signals H [3] and H [4] for the third column and the fourth column are set to the Hi level, and the
同様に、順次列選択回路8の各列の列選択信号をHiレベルにすれば、各列のS/H容量37の信号が順次出力される。
Similarly, if the column selection signal of each column of the
以上より、垂直2画素水平2画素混合された画素信号が順次出力される。さらに、図7に示した動作を、選択する行をn=1からn=nまで順に変更して有効部16の行数/2だけ繰り返せば、1画面分(1フレーム)の画像について有効部16全体の信号が読み出されることになる。
As described above, pixel signals obtained by mixing two vertical pixels and two horizontal pixels are sequentially output. Further, if the operation shown in FIG. 7 is changed in order from n = 1 to n = n and is repeated by the number of rows of the
ところで、列回路部20のクランプ電位VCLは水平方向に分布があり、結果として各列の基準電位が列毎に異なることになる。これは、出力画像の基準となる暗状態出力に水平方向の不均一が発生することを意味し、画像において水平シェーディングが発生することになる。
By the way, the clamp potential VCL of the
これに対し、常に暗状態の出力が得られる周辺部17の画素11bの画素信号を読み出し、この情報を用いて後段で補正すれば水平シェーディングをおさえることができる。
On the other hand, horizontal shading can be suppressed by reading out the pixel signal of the
次に、本実施形態にかかる固体撮像装置1が有する上記した2つの駆動モードに対し、それぞれの行選択動作を説明する。
Next, each row selection operation for the above-described two drive modes of the solid-
図8は、全画素読み出しモードにおいて、制御部9から行選択回路3に供給される行アドレス信号の供給タイミングを示した行選択シーケンスである。同図では、16行の撮像部2を例として、1画面分の画素信号を出力する1フレーム期間についての行選択シーケンスを示している。同図(a)は、有効部16および周辺部17に対応する画素行の行番号を示している。行番号1から10までは周辺部17、行番号11から16までは有効部16の行を示している。また、同図(b)は、同図(a)に示した行番号を有する各行に供給される行アドレス信号のシーケンスを示しており、行番号11から16に対応したシーケンスが第1行選択シーケンス、行番号1から10に対応したシーケンスが第2行選択シーケンスである。また、1の行アドレス信号が出力される期間を行読み出し期間としている。行アドレス信号以外の信号は図6と同様であるため、ここでは説明を省略する。
FIG. 8 is a row selection sequence showing the supply timing of the row address signal supplied from the
全画素読み出しモードでは、図8(b)に示すように、1フレーム期間において、第1行選択シーケンスおよび第2行選択シーケンスのいずれも、単一の行読み出し期間に1の行アドレス信号が出力されるシーケンス、つまり、1画素行ずつ順に指定する行アドレス信号を含むシーケンスが構成される。これらの行選択シーケンスに従って、行選択回路3は、有効部16の画素11aを行番号11から16まで1行ずつ順に選択し、周辺部17でも有効部16と同様に、周辺部17の画素11bを行番号1から10まで1行ずつ順に選択する。これにより、周辺部17の物理的な行数と同じ行数の画素信号、つまり、補正用データが得られる。
In the all-pixel readout mode, as shown in FIG. 8B, one row address signal is output in a single row readout period in both the first row selection sequence and the second row selection sequence in one frame period. Sequence, that is, a sequence including row address signals for sequentially designating one pixel row at a time. According to these row selection sequences, the
一方、図9は、画素混合モードの一例である垂直2画素水平2画素混合モードにおいて、制御部9から行選択回路3に供給される行アドレス信号の供給タイミングを示した行選択シーケンスである。同図では、図8と同様に、1画面分の画素信号を出力する1フレーム期間についての行選択シーケンスを示している。同図(a)は、図8(a)と同様に、有効部16および周辺部17に対応する画素行の行番号を示している。行番号1から10までは周辺部17、行番号11から16までは有効部16の行を示している。また、同図(b)は、同図(a)に示した行番号を有する各行に供給される行アドレス信号のシーケンスを示しており、行番号11から16に対応したシーケンスが第1行選択シーケンス、行番号1から10に対応したシーケンスが第2行選択シーケンスである。行アドレス信号以外の信号は図7と同様であるため、ここでは説明を省略する。
On the other hand, FIG. 9 is a row selection sequence showing the supply timing of the row address signal supplied from the
垂直2画素水平2画素混合モードでは、図9(b)に示すように、第1行選択シーケンスでは、単一の行読み出し期間に異なる2の行アドレス信号が出力されるシーケンス、つまり、2画素行ずつ順に指定する行アドレス信号を含むシーケンスが構成される。また、第2行選択シーケンスでは、1の画素行が単一の行読み出し期間に指定されるシーケンス、つまり、1行ずつ順に指定する行アドレス信号を含むシーケンスが構成される。したがって、第1行選択シーケンスと第2行選択シーケンスでは、同時に指定される画素行の行数が異なっている。これらの行選択シーケンスに従って、行選択回路3は、有効部16では行番号11から16まで同時に2行ずつ選択し、周辺部17では行番号1から10まで1行ずつ選択する。これにより、本モードでも、周辺部17の物理的な画素行数と同じ行数の画素信号、つまり、補正用データが得られる。これは、画素混合モードでも全画素読み出しモードと同様に、大きな行数の補正用データが得られ、水平シェーディング補正データを高精度で作成できることを意味している。
In the vertical two-pixel horizontal two-pixel mixed mode, as shown in FIG. 9B, in the first row selection sequence, a sequence in which two different row address signals are output in a single row readout period, that is, two pixels. A sequence including a row address signal that sequentially designates each row is formed. In the second row selection sequence, a sequence in which one pixel row is designated in a single row readout period, that is, a sequence including a row address signal that designates one row at a time is configured. Therefore, the first row selection sequence and the second row selection sequence differ in the number of pixel rows specified at the same time. According to these row selection sequences, the
このように、本発明によると、有効部16の画素信号を混合する画素混合モードであっても、周辺部17の画素信号を有効部16の画素信号の混合に合わせて混合することなく出力でき、周辺部17から得られる補正用データの数を減らすことがなく、補正用データの精度低下を抑制して、高画質な画素混合モードが実現可能になる。また、本発明では、周辺部17の画素行の行数は従来と同等であり、回路の寄生成分の大きさも同等である。これは、低消費電力に画素混合モードの高画質化が実現できることを意味する。
As described above, according to the present invention, even in the pixel mixing mode in which the pixel signals of the
なお、画素混合モードでは、上記したように垂直2画素水平2画素の画素信号の混合に限らず、画素信号を混合する画素数を変更してもよい。 In the pixel mixing mode, as described above, the number of pixels for mixing pixel signals may be changed without being limited to the mixing of pixel signals of two vertical pixels and two horizontal pixels.
また、有効部16と周辺部17では、画素信号が混合される行数や画素数を同数にする必要はなく、異なる行数や画素数にしてもよい。例えば、第1行選択シーケンスでは同時に3以上の行を選択するシーケンス、第2行選択シーケンスでは同時に2以上の行を選択するシーケンスを構成して、有効部16では3行の画素信号を混合し、周辺部17では2行の画素信号を混合して出力してもよい。
In the
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。第2の実施形態が第1の実施形態と異なる点は、第1の実施形態に示した画素混合モードの一例である垂直2画素水平2画素混合モードにおいて、2以上の画素行が単一の行読み出し期間に指定され、第N画素行(Nは1以上の整数)は、単一の行読み出し期間に第M画素行(Mは1以上の整数、かつ、M≠N)と共に指定され、1フレーム期間においてMの値を変更して複数回指定される点である。固体撮像装置の回路構成、有効部の読み出し動作、全画素読み出しモードでの周辺部の読み出し動作は、第1の実施形態と同じである。
(Second Embodiment)
Next, a second embodiment of the present invention will be described. The second embodiment is different from the first embodiment in that in the vertical two-pixel horizontal two-pixel mixed mode which is an example of the pixel mixed mode shown in the first embodiment, two or more pixel rows are single. The Nth pixel row (N is an integer greater than or equal to 1) is designated with the Mth pixel row (M is an integer greater than or equal to 1 and M ≠ N) in a single row readout period. The point is that the value of M is changed multiple times during one frame period. The circuit configuration of the solid-state imaging device, the readout operation of the effective part, and the readout operation of the peripheral part in the all-pixel readout mode are the same as those in the first embodiment.
図10は、垂直2画素水平2画素混合モードにおいて、制御部9から行選択回路3に供給される行アドレス信号の供給タイミングを示した行選択シーケンスである。同図では、図8と同様に、16行の撮像部2を例として、1画面分の画素信号を出力する1フレーム期間についての行選択シーケンスを示している。同図(a)は、有効部16および周辺部17に対応する第N画素行(Nは1以上の整数)、第M画素行(Mは1以上、かつ、M≠N)の行番号N、Mを示している。行番号1から10までは周辺部17、行番号11から16までは有効部16の画素行を示している。また、同図(b)は、同図(a)に示した行番号を有する各行に供給される行アドレス信号のシーケンスを示しており、行番号11から16に対応したシーケンスが第1行選択シーケンス、行番号1から10に対応したシーケンスが第2行選択シーケンスである。
FIG. 10 is a row selection sequence showing the supply timing of the row address signal supplied from the
図10(b)に示すように、この行選択シーケンスにより、周辺部17では、第1画素行(N=1)は、単一の行読み出し期間に第2画素行(M=2)と共に指定される。つまり、行番号1と行番号2が同時に選択される。続いて、行番号3と4、行番号5と6、行番号7と8がそれぞれ選択される。
As shown in FIG. 10B, by this row selection sequence, in the
次に、同一の1フレーム期間において、異なる単一の行読み出し期間に、第1画素行(N=1)は、第6画素行(M=6)と共に指定される。つまり、行番号1と6が同時に選択される。ここで、行番号1の選択は2回目だが、1回目の行番号1の選択では行番号2が同時に選択されていたのに対し、2回目の行番号1の選択では行番号6が同時に選択され、組み合わせる行が1回目と異なっている。同様に、行番号2と7、行番号3と8、行番号4と9、行番号5と10がそれぞれ選択される。この結果、行数が10行の周辺部17において、2つの行を同時に指定した場合でも、補正用データとして10行分の画素信号が得られることになる。
Next, in the same one frame period, the first pixel row (N = 1) is designated together with the sixth pixel row (M = 6) in different single row readout periods. That is,
その後、第1の実施形態の図9に示した行選択シーケンスと同様に、第1行選択シーケンスに応じて、行番号11と12、行番号13と14、行番号15と16がそれぞれ順に選択され、有効部16の画素信号が読み出される。この結果、第1行選択シーケンスでは各行が指定される回数は1回、第2行選択シーケンスでは各行が指定される回数は2回となり、周辺部17では周辺部17の画素信号を1行ずつ読み出した場合と同数の画素信号を得ることができる。
After that, similarly to the row selection sequence shown in FIG. 9 of the first embodiment,
このようなシーケンスにより、水平シェーディングに対する補正用データを高精度で作成でき、高画質な混合モードが実現可能になる。また、有効部16の読み出しと周辺部17の読み出しにおいて同時に指定される行数は同じであり、駆動モードの差により両者の出力にオフセットが発生する懸念がなく、後段の補正処理がより容易になるという利点もある。
With such a sequence, correction data for horizontal shading can be created with high accuracy, and a high-quality mixed mode can be realized. In addition, the number of rows designated at the same time in the reading of the
なお、本実施形態では2画素行の画素信号を混合するとともに2回ずつ指定しているが、混合する画素行の数および回数は変更してもよい。例えば、3画素行の画素信号を混合するとともに、3回ずつ指定してもよい。 In the present embodiment, the pixel signals of the two pixel rows are mixed and specified twice, but the number and the number of pixel rows to be mixed may be changed. For example, pixel signals of three pixel rows may be mixed and specified three times.
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。第3の実施形態が第1の実施形態と異なる点は、第1の実施形態に示したマルチプレクサ、列選択回路に代えて、カラムADC、デジタル混合器を備える点である。
(Third embodiment)
Next, a third embodiment of the present invention will be described. The third embodiment is different from the first embodiment in that a column ADC and a digital mixer are provided in place of the multiplexer and the column selection circuit shown in the first embodiment.
図11は、本発明の第3の実施形態における固体撮像装置の全体構成を示す図である。同図に示すように、本実施形態における固体撮像装置101は、撮像部102と、行選択回路103と、画素電流源回路104と、クランプ回路105と、サンプルホールド(S/H)回路106と、カラムADC144と、デジタル混合器145と、制御部109と、垂直信号線119とを備えている。なお、画素電流源回路104と、クランプ回路105と、サンプルホールド回路106とにより、列回路部120が構成される。また、同図において出力部(出力アンプ)は図示を省略している。
FIG. 11 is a diagram illustrating an overall configuration of a solid-state imaging device according to the third embodiment of the present invention. As shown in the figure, the solid-
カラムADC144は、列方向にカラムADC144の基本単位144aがアレイ状にならび、サンプルホールド回路106に保持された行単位のアナログ画素信号をデジタル信号に変換する。
In the
デジタル混合器145は、列方向にデジタル混合器の基本単位(図示せず)がアレイ状にならび、カラムADC144の出力データの混合を行う。
In the
撮像部102、画素電流源回路104、クランプ回路105、サンプルホールド回路106、行選択回路103、制御部109の構成は第1の実施形態と同様であるため、説明を省略する。なお、撮像部102は、受光量に応じた画素信号を出力する画素111aが2次元状に配列された有効部116と、遮光画素であり常に暗状態の出力が得られる画素111bを有する周辺部117を備えている。ここで、画素111aおよび画素111bがそれぞれ本発明における第1画素および第2画素に相当する。
The configurations of the
図12は、カラムADC144の構成を示す図である。カラムADC144は、カラムADC入力端子146と、コンパレータ147と、ランプ波形生成回路148と、ラッチ149と、カウンタ150とを備えている。各垂直信号線119には、カラムADC144の基本単位144aが配置されている。
FIG. 12 is a diagram illustrating the configuration of the
カラムADC入力端子146に入力されたサンプルホールド回路106からの画素信号は、コンパレータ147に入力される。
The pixel signal from the
コンパレータ147は、ランプ波形生成回路148により生成されたランプ波形と画素信号の比較を行い、ランプ波形が画素信号よりも低いときにHiレベルのラッチ信号を出力する。
The
ラッチ149は、AD変換後のデジタル値のビット数に応じた基本単位を有し、各基本単位にはカウンタ150の出力が入力され、コンパレータ147からのラッチ信号がHiレベルからLoレベルに切り替わったときにそれを書き込む。カウンタ150は、ランプ波形に同期してカウントアップを行う。
The
デジタル混合器145は、それぞれの列においてカラムADC144の基本単位144aでAD変換された複数列の画素信号を混合する。これにより、複数行および複数列の画素信号が混合されたデジタル値の混合画素信号が生成される。
The
次に、カラムADC144のAD変換動作について、図13のタイミングチャートを参照して説明する。
Next, the AD conversion operation of the
まず、図13に示すタイミングt0で、カラムADC144のカラムADC入力端子146に画素信号を入力し、ランプ波形生成回路148から出力されるランプ波形を画素信号の最小値に、カウンタ150のカウンタ値を0に設定する。ここで、同図に示すように、ランプ波形は画素信号より低いレベルなので、コンパレータ147から出力されるラッチ信号はHiレベルである。
First, at a timing t0 shown in FIG. 13, a pixel signal is input to the column
次に、タイミングt1で、ランプ波形のレベルは上昇し始める。上昇の傾きはタイミングt3で画素信号の最大値に達するように設定する。カウンタ150のカウンタ値もランプ波形の上昇に同期させてカウントアップさせる。
Next, at the timing t1, the level of the ramp waveform starts to rise. The rising slope is set to reach the maximum value of the pixel signal at timing t3. The counter value of the
タイミングt2では、ランプ波形が画素信号より大きくなるので、ラッチ信号がLoレベルに切り替わり、そのときのカウンタ値がラッチ149に書き込まれる。例えば、図13に示す場合には、カウンタ値として4が書き込まれる。先に述べたように、ランプ波形の上昇とカウンタ150のカウントアップは同期しているので、ラッチ149に書き込まれたカウンタ値(デジタル値)は画素信号の大きさに対応した値になっている。
At timing t2, since the ramp waveform becomes larger than the pixel signal, the latch signal is switched to the Lo level, and the counter value at that time is written in the
以上の動作は各列に設けられたカラムADC144の基本単位144aで並列に行われており、1行分のアナログ画素信号が並列にAD変換され、デジタル信号が各列のラッチ149に保持される。
The above operation is performed in parallel by the
本実施の形態における固体撮像装置101は、駆動モードとして静止画撮影用の全画素読み出しモードと動画撮影用の画素混合モードとを備えている。次に、それぞれの駆動モードに関し、有効部116の信号読み出し動作を説明する。
The solid-
全画素読み出しモードでは、第1の実施形態と同様に、まず、撮像部102から1行分の画素信号を読み出し、サンプルホールド回路106に保持する。次に、カラムADC144で当該1行分の画素信号をAD変換する。最後に、図11には記載されていない出力部を介して、これらのデジタル信号を順次チップ外部に出力する。以上の動作を有効部116の行数だけ繰り返せば撮像部102全体の画素111aから画素信号が出力される。
In the all-pixel readout mode, as in the first embodiment, first, pixel signals for one row are read from the
画素混合モードでも、第1の実施形態と同様に、まず、撮像部102で2行を同時選択して2行分の画素111bの画素信号を読み出し、垂直信号線119で混合された2行分の混合画素信号をサンプルホールド回路106に保持する。次に、カラムADC144で混合画素信号をAD変換する。
Even in the pixel mixture mode, as in the first embodiment, first, two rows are simultaneously selected by the
続いて、デジタル混合器145で2列分の画素信号(デジタル値)の混合を行う。最後に、図12には記載されていない出力部を介して、これらの混合画素信号が順次チップ外部に出力される。以上の動作を有効部116の画素行数/2だけ繰り返せば、撮像部102全体の画素信号が出力される。
Subsequently, the
ところで、列回路部120のクランプ電位は水平方向に分布があり、結果として各列の基準電位が列毎に異なることになる。これは、出力画像の基準となる暗状態出力に水平方向の不均一が発生することを意味し、画像において水平シェーディングが発生することになる。
By the way, the clamp potential of the
これに対し、常に暗状態の出力が得られる周辺部117(画素111b)の画素信号を読み出し、この情報を用いて後段で補正すれば水平シェーディングをおさえることができる。
On the other hand, horizontal shading can be suppressed by reading out the pixel signal of the peripheral portion 117 (
本固体撮像装置101が有する上記した2つの駆動モードに対し、それぞれの周辺部117の読み出し動作を説明する。
The readout operation of each
全画素読み出しモードでは、第1の実施形態における図8に示したように、周辺部117でも有効部116と同様に、画素信号を読み出す画素111bを行番号1から順次選択する。これにより、周辺部117の物理的な行数と同じ行数の補正用データが得られる。
In the all-pixel reading mode, as shown in FIG. 8 in the first embodiment, the
一方、垂直2画素水平2画素混合モードでは、第1の実施形態における図9に示したように、有効部116では同時に2つの行を選択するが、周辺部117では行番号1から1行ずつ選択する。これにより、本モードでも、周辺部117の物理的な行数と同じ行数の画素信号、つまり、補正用データが得られる。これは、画素混合モードでも全画素読み出しモードと同様に、大きな行数の補正用データが得られ、水平シェーディング補正データを高精度で作成できることを意味し、高画質な画素混合モードが実現可能になる。
On the other hand, in the vertical two-pixel horizontal two-pixel mixed mode, as shown in FIG. 9 in the first embodiment, the
なお、水平シェーディングの補正は固体撮像装置内にデジタル信号処理回路を内蔵して実行してもよい。 Note that horizontal shading correction may be performed by incorporating a digital signal processing circuit in the solid-state imaging device.
(第4の実施形態)
次に、本発明の第4の実施形態について説明する。図14は、本発明の第4の実施形態における撮像装置(カメラ)の全体構成を示す図である。
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described. FIG. 14 is a diagram illustrating an overall configuration of an imaging apparatus (camera) according to the fourth embodiment of the present invention.
図14に示すように、本実施形態における撮像装置151は、第1の実施形態に記載した固体撮像装置1と、アナログフロントエンド(AFE)152と、デジタル信号処理プロセッサ(DSP)153と、メモリ154とを備えている。
As illustrated in FIG. 14, the
アナログフロントエンド152は、固体撮像装置1から出力された有効部16および周辺部17の画素信号(アナログ信号)をデジタル画像信号処理装置で扱うことができるよう、デジタル信号に処理する。
The analog
デジタル信号処理プロセッサ153は、デジタル信号に処理された有効部16の画素信号を、メモリ154に記憶されている補正用データによって補正する。
The
メモリ154は、固体撮像装置1から出力された周辺部17の画素信号、つまり、新たに補正用データを生成するための周辺部データと、周辺部17の画素信号を用いて生成された補正用データを記憶する。
The
本撮像装置151は、カメラスチル撮影に使える全画素読み出しモードと、動画記録機能に使える画素混合モードにより駆動される。
The
図15に、本撮像装置151における全画素読み出しモードの動作を説明するフローチャートを示す。
FIG. 15 is a flowchart for explaining the operation in the all-pixel readout mode in the
ステップ1では、図1に示した周辺部17に配置された画素11bから周辺部データを1行読み出す(ST1)。このとき、固体撮像装置1の撮像部2に対しては、1行のみ選択して読み出しを行う。
In
ステップ2では、ステップ1で検出された周辺部データとメモリ154に保持されている補正用データの値を用いて、新しい補正用データを作成する(ST2)。
In
ステップ3では、周辺部17の読み出しが完了したか否かを判断し、否の場合はステップ1に戻る(ST3)。以上、ステップ1とステップ2を周辺部17全体に対して行えば、周辺部17の各列の出力の平均からなる補正用データが得られる。この補正用データは、暗状態の水平シェーディングデータに相当する。この補正用データは、メモリ154に保持される。
In
次に、ステップ4では、有効部16の1行分の読み出しを行う(ST4)。このとき、固体撮像装置1の撮像部2に対しては1行のみ選択し読み出しを行う。
Next, in
ステップ5では、ステップ4で得られたデータからメモリ154に保持されている補正データを減算することにより、水平シェーディングの補正を行う(ST5)。
In
ステップ6では、有効部16の読み出しが完了したか否かを判断し、否の場合はステップ4に戻る(ST6)。
In
以上、ステップ4とステップ5を有効部16全体に対して行えば、有効部16全体に対し水平シェーディングが補正された高画質な画像が得られる。
As described above, if
次に、画素混合モードの動作を説明する。画素混合モードの動作を説明するフローチャートは、図15に記載した全画素読み出しモードと同様である。 Next, the operation in the pixel mixture mode will be described. The flowchart for explaining the operation in the pixel mixture mode is the same as that in the all-pixel readout mode described in FIG.
ステップ1では、図1に示した周辺部17に配置された画素11bから周辺部データを1行ずつ読み出す。このとき、固体撮像装置1の撮像部2に対しては、1行のみ選択し読み出しを行う(ST1)。
In
ステップ2では、ステップ1で検出された周辺部データとメモリ154に保持されている補正用データの値を用いて、新しい補正用データを作成する(ST2)。
In
ステップ3では、周辺部17の読み出しが完了したか否かを判断し、否の場合はステップ1に戻る(ST3)。以上、ステップ1とステップ2を周辺部17全体に対して行えば、周辺部17の各列の出力の平均からなる補正用データが得られる。この補正用データは、暗状態の水平シェーディングデータに相当する。この補正用データは、メモリ154に保持される。
In
次に、ステップ4では、有効部16の2行分の読み出しを行う(ST4)。このとき、固体撮像装置1の撮像部2に対しては2行を同時に選択し読み出しを行う。信号読み出し時の垂直、水平信号の混合動作により、固体撮像装置1からは画素混合信号が出力される。
Next, in
ステップ5では、ステップ4で得られたデータからメモリ154に保持されている補正データを減算することにより、水平シェーディングの補正を行う(ST5)。
In
ステップ6では、有効部16の読み出しが完了したか否かを判断し、否の場合はステップ4に戻る(ST6)。
In
以上、ステップ4とステップ5を有効部16全体に対して行えば、有効部16全体に対し水平シェーディングが補正された高画質な混合画像が得られる。このときの補正用データも、全画素読み出しモードと同等の多数の周辺部データから生成されることになり、高精度な補正が可能である。
As described above, when
なお、本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。 In addition, this invention is not limited to above-described embodiment, You may perform a various improvement and deformation | transformation within the range which does not deviate from the summary of this invention.
例えば、有効部、周辺部に配置される画素は、上記した個数や配置に限らず、適宜変更してもよい。 For example, the pixels arranged in the effective portion and the peripheral portion are not limited to the number and arrangement described above, and may be changed as appropriate.
また、周辺部の画素は、あらかじめ遮光された遮光画素に限らず、一定の基準電圧を出力する画素であればよい。 The peripheral pixels are not limited to light-shielded pixels that are shielded in advance, but may be pixels that output a constant reference voltage.
また、画素混合モードにおける有効部および周辺部の画素信号の読み出しは、上記した実施形態に示した読み出し方法に限らず、その他の方法であってもよい。例えば、垂直2画素水平2画素の画素信号を混合した垂直2画素水平2画素混合モードに限らず、その他の混合モードとしてもよい。また、画素信号を混合して読み出す行の組み合わせは、上記した実施形態に限らずどのような組み合わせであってもよい。 In addition, the readout of the pixel signals of the effective portion and the peripheral portion in the pixel mixture mode is not limited to the readout method shown in the above-described embodiment, and other methods may be used. For example, the present invention is not limited to the vertical two-pixel horizontal two-pixel mixed mode in which pixel signals of two vertical pixels and two horizontal pixels are mixed, and other mixed modes may be used. Further, the combination of rows for reading out pixel signals by mixing is not limited to the above-described embodiment, and any combination may be used.
また、本発明にかかる固体撮像装置、撮像装置の構成は、上記した実施の形態に限らず、どのような構成であってもよい。例えば、画素電流源回路、クランプ回路、サンプルホールド回路、マルチプレクサ、列選択回路、カラムADC、デジタル混合器の構成やこれらの組み合わせを変更した構成であってもよい。 In addition, the configuration of the solid-state imaging device and the imaging device according to the present invention is not limited to the above-described embodiment, and may be any configuration. For example, the pixel current source circuit, the clamp circuit, the sample hold circuit, the multiplexer, the column selection circuit, the column ADC, the configuration of the digital mixer, or a combination thereof may be used.
また、本発明にかかる固体撮像装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明にかかる固体撮像装置を備えた各種デバイスなども本発明に含まれる。例えば、本発明にかかる固体撮像装置を備えたムービーカメラも本発明に含まれる。 In addition, the solid-state imaging device according to the present invention includes other embodiments that are realized by combining arbitrary components in the above-described embodiments and a range that does not depart from the gist of the present invention. Modifications obtained by various modifications conceived by a trader and various devices including the solid-state imaging device according to the present invention are also included in the present invention. For example, a movie camera including the solid-state imaging device according to the present invention is also included in the present invention.
本発明にかかる固体撮像装置は、デジタル一眼レフカメラ、高級コンパクトカメラなど高画質、高機能が求められる撮像機器向けイメージセンサとして有用である。 The solid-state imaging device according to the present invention is useful as an image sensor for an imaging device that requires high image quality and high functionality such as a digital single-lens reflex camera and a high-end compact camera.
1、101 固体撮像装置
2、102、200 撮像部
3、103 行選択回路
9、109 制御部
11a、111a 画素(第1画素)
11b、111b 画素(第2画素)
16、116 有効部
17、117 周辺部
151 撮像装置
153 デジタル信号処理プロセッサ(デジタル信号処理部)
154 メモリ(記憶部)
DESCRIPTION OF SYMBOLS 1,101 Solid-state imaging device 2,102,200 Imaging part 3,103 Row selection circuit 9,109
11b, 111b pixels (second pixels)
16, 116
154 Memory (storage unit)
Claims (10)
2次元状に配列された複数の画素を有する撮像部と、
水平方向に配列された前記画素により構成される画素行を選択する行選択回路と、
選択された前記画素から出力される画素信号を一時保持する列回路部と、
単一の行読み出し期間中、選択すべき画素行を指定する行アドレス信号を前記行選択回路に供給する制御部とを備え、
前記複数の画素は、
受光量に応じた画素信号を出力する複数の第1画素と、
一定の画素信号を出力する複数の第2画素とを含み、
前記撮像部は、
前記複数の第1画素が配置された有効部と、
前記複数の第2画素が配置された周辺部とを有し、
少なくとも1つの前記駆動モードにおいて、
前記制御部は、
前記有効部に対応する前記行アドレス信号を含む第1行選択シーケンスと、前記周辺部に対応する前記行アドレス信号を含む第2行選択シーケンスとを、前記第1行選択シーケンスと前記第2行選択シーケンスにおいて同時に指定される画素行数、または、各行が指定される回数が異なるように生成して、前記行選択回路に供給する
固体撮像装置。 In a solid-state imaging device driven by a plurality of drive modes,
An imaging unit having a plurality of pixels arranged two-dimensionally;
A row selection circuit for selecting a pixel row composed of the pixels arranged in the horizontal direction;
A column circuit unit that temporarily holds a pixel signal output from the selected pixel;
A controller for supplying a row address signal designating a pixel row to be selected to the row selection circuit during a single row readout period;
The plurality of pixels are:
A plurality of first pixels that output pixel signals corresponding to the amount of received light;
A plurality of second pixels that output a constant pixel signal;
The imaging unit
An effective portion in which the plurality of first pixels are arranged;
A peripheral portion where the plurality of second pixels are arranged,
In at least one of the drive modes,
The controller is
The first row selection sequence including the row address signal corresponding to the valid portion and the second row selection sequence including the row address signal corresponding to the peripheral portion are the first row selection sequence and the second row. A solid-state imaging device that generates and supplies the row selection circuit with different numbers of pixel rows that are simultaneously designated in the selection sequence or different numbers of times each row is designated.
前記第1行選択シーケンスにおいて単一の行読み出し期間に指定される画素行の数が、 前記第2行選択シーケンスにおいて単一の行読み出し期間に指定される画素行の数より多くなるように、前記第1行選択シーケンスおよび前記第2行選択シーケンスを生成する
請求項1に記載の固体撮像装置。 The controller is
The number of pixel rows specified in a single row readout period in the first row selection sequence is greater than the number of pixel rows specified in a single row readout period in the second row selection sequence. The solid-state imaging device according to claim 1, wherein the first row selection sequence and the second row selection sequence are generated.
前記第1行選択シーケンスにより各画素行が指定される回数が、前記第2行選択シーケンスにより各画素行が指定される回数より少なくなるように、前記第1行選択シーケンスおよび前記第2行選択シーケンスを生成する
請求項1に記載の固体撮像装置。 In one frame period, the control unit
The first row selection sequence and the second row selection are performed such that the number of times each pixel row is designated by the first row selection sequence is less than the number of times each pixel row is designated by the second row selection sequence. The solid-state imaging device according to claim 1, wherein the sequence is generated.
前記第1行選択シーケンスでは、2以上の画素行を単一の行読み出し期間に指定し、
前記第2行選択シーケンスでは、1の画素行を単一の行読み出し期間に指定する
請求項1または2に記載の固体撮像装置。 The controller is
In the first row selection sequence, two or more pixel rows are designated as a single row readout period,
3. The solid-state imaging device according to claim 1, wherein in the second row selection sequence, one pixel row is designated in a single row readout period.
前記第1行選択シーケンスでは、2以上の画素行を単一の行読み出し期間に指定し、
前記第2行選択シーケンスでは、前記第1行選択シーケンスで指定される画素行の数と異なる2以上の画素行を単一の行読み出し期間に指定する
請求項1または2に記載の固体撮像装置。 The controller is
In the first row selection sequence, two or more pixel rows are designated as a single row readout period,
3. The solid-state imaging device according to claim 1, wherein, in the second row selection sequence, two or more pixel rows different from the number of pixel rows designated in the first row selection sequence are designated in a single row readout period. .
前記第1行選択シーケンスでは、2以上の画素行を単一の行読み出し期間に指定し、
前記第2行選択シーケンスでは、第N画素行(Nは1以上の整数)を単一の行読み出し期間に第M画素行(Mは1以上の整数、かつ、M≠N)と共に指定し、1フレーム期間において、第N画素行をMの値を変更して複数回指定する
請求項3に記載の固体撮像装置。 The controller is
In the first row selection sequence, two or more pixel rows are designated as a single row readout period,
In the second row selection sequence, the Nth pixel row (N is an integer of 1 or more) is designated together with the Mth pixel row (M is an integer of 1 or more and M ≠ N) in a single row readout period, The solid-state imaging device according to claim 3, wherein the Nth pixel row is designated a plurality of times by changing the value of M in one frame period.
請求項6に記載の固体撮像装置。 The solid-state imaging device according to claim 6, wherein the plurality of times is two times.
請求項1ないし7のいずれかに記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the second pixel includes a light-shielded pixel that is shielded from light or a reference voltage output pixel that outputs a reference voltage.
請求項1ないし8のいずれかに記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the peripheral portion is disposed closer to the peripheral side of the imaging unit than the effective portion.
前記固体撮像装置から出力された前記有効部の画素信号に対し補正処理を行うデジタル信号処理部と、
前記固体撮像装置から出力された前記周辺部の画素信号、および、前記周辺部の画素信号を用いて生成された補正用データを保持する記憶部とを備える
撮像装置。 A solid-state imaging device according to any one of claims 1 to 7,
A digital signal processing unit that performs correction processing on the pixel signal of the effective unit output from the solid-state imaging device;
An imaging device comprising: a peripheral unit pixel signal output from the solid-state imaging device; and a storage unit that holds correction data generated using the peripheral unit pixel signal.
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