JP2011138956A - Method of manufacturing silicon semiconductor substrate - Google Patents
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Abstract
Description
本発明は、パワーデバイスやオプトエレクトロニクスデバイスの製造に適したシリコン半導体基板を製造する技術に関し、より詳しくは、シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板を製造する技術に関する。 The present invention relates to a technique for manufacturing a silicon semiconductor substrate suitable for manufacturing power devices and optoelectronic devices. More specifically, the present invention relates to a silicon semiconductor substrate in which a surface layer portion of a silicon substrate includes a silicon oxide layer and a single crystal silicon carbide layer. It relates to manufacturing technology.
炭化シリコンは、高いショットキー障壁、高い降伏電界強度及び高い伝熱性を併せもっているため、パワーデバイス用の材料に適している。また、炭化シリコンは、その格子定数が典型的なオプトエレクトロニクス用半導体材料である窒化物化合物半導体にの格子定数と近く、窒化物化合物半導体を低欠陥でエピタキシャル成長させることができるため、オプトエレクトロニクス用材料に適している。そこで従来から、シリコン基板の表層部に単結晶炭化シリコン層を有する半導体を製造するための技術開発がなされてきた(非特許文献1)。 Silicon carbide has a high Schottky barrier, a high breakdown field strength, and a high heat transfer property, and thus is suitable as a material for power devices. Silicon carbide has a lattice constant close to that of a nitride compound semiconductor, which is a typical semiconductor material for optoelectronics, and allows nitride compound semiconductors to be epitaxially grown with low defects. Suitable for Therefore, technology development for manufacturing a semiconductor having a single crystal silicon carbide layer on a surface layer portion of a silicon substrate has been conventionally performed (Non-patent Document 1).
しかしながらこれらの方法では、最終的にエッチングにより炭素含有層を露出させる工程が必要であり、得られるシリコン基板の表層部に単結晶炭化シリコン層の表面粗さが、約2nm(10μmx10μm領域でのRMS:以下RMSと記す)以上と大きい。従ってエピタキシャル成長に必要な表面粗さである0.5nm(RMS)以下にするため、露出させた単結晶炭化シリコン層をCMP処理して平滑化する工程が必要であった。 However, in these methods, a step of finally exposing the carbon-containing layer by etching is necessary, and the surface roughness of the single crystal silicon carbide layer on the surface layer portion of the obtained silicon substrate is about 2 nm (RMS in a 10 μm × 10 μm region). : Hereinafter referred to as RMS). Therefore, in order to reduce the surface roughness required for epitaxial growth to 0.5 nm (RMS) or less, a step of smoothing the exposed single crystal silicon carbide layer by CMP is required.
しかし、炭化シリコン層の機械的硬さは際めて高く、通常の研磨剤を用いるCMP処理では十分な効果を得ることが困難であり、そこで例えばコロイダルシリカ粒子のような非常に特殊な研磨剤を使用する必要がある等の問題があった(特許文献1)。 However, the mechanical hardness of the silicon carbide layer is remarkably high, and it is difficult to obtain a sufficient effect by CMP processing using a normal abrasive, and therefore, a very special abrasive such as colloidal silica particles is used. (Patent Document 1).
本発明は、従来の方法で必須のCMP処理による平坦化を施すことなく、際めて表面粗さの小さい単結晶炭化シリコン層を表層に有するシリコン半導体基板を製造する技術を提供することにある。 An object of the present invention is to provide a technique for manufacturing a silicon semiconductor substrate having a single-crystal silicon carbide layer with a small surface roughness as a surface layer, without performing planarization by the CMP process essential in the conventional method. .
本発明者は上記課題が、酸化膜でキャップされ、かつ埋め込み酸化膜を有するシリコン基板(SOIとも略記されてている。)から出発し、炭素イオン注入処理、アニール処理及び酸化膜除去処理を組み合わせることで解決されることを見いだし本発明を完成した。 The present inventor starts with a silicon substrate (also abbreviated as SOI) that is capped with an oxide film and has a buried oxide film, and combines the carbon ion implantation process, the annealing process, and the oxide film removal process. The present invention has been completed.
すなわち、本発明の方法は、下記のステップを順次実施することを特徴とする、シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板の製造方法であって:(1)表層部が埋め込みシリコン酸化膜層と、表面シリコン酸化膜層とからなるシリコン半導体基板を用意し、(2)シリコン基板内の埋め込み酸化膜層と酸化膜層との間のシリコン層に炭素イオンを注入して、シリコンと炭素の混在した炭素含有層を形成するステップと、(3)前記表面酸化膜層を除去するステップと、(4)前記シリコン基板を熱処理して、前記炭素含有層を炭化シリコン膜層とするステップと、(5)前記シリコン基板の表面に形成された酸化膜を除去するステップ。 That is, the method of the present invention is a method for manufacturing a silicon semiconductor substrate, in which the surface layer portion of the silicon substrate includes a silicon oxide layer and a single crystal silicon carbide layer, wherein the following steps are sequentially performed: 1) A silicon semiconductor substrate whose surface layer portion is composed of a buried silicon oxide film layer and a surface silicon oxide film layer is prepared, and (2) carbon is formed between the buried oxide film layer and the oxide film layer in the silicon substrate. Implanting ions to form a carbon-containing layer in which silicon and carbon are mixed; (3) removing the surface oxide film layer; and (4) heat-treating the silicon substrate to form the carbon-containing layer. Forming a silicon carbide film layer, and (5) removing an oxide film formed on the surface of the silicon substrate.
さらに本発明は前記表面シリコン酸化膜と前記埋め込み酸化膜の間の炭素含有層と前記表面シリコン酸化膜との界面における前記炭素含有層側の炭素原子濃度が15atom%以上、かつ前記炭素含有層における炭素原子濃度の最大値が55atom%以下になるようにイオン注入条件を調整することを特徴とする。 Further, in the present invention, the carbon-containing layer side carbon atom concentration at the interface between the surface silicon oxide film and the carbon-containing layer between the surface silicon oxide film and the buried oxide film is 15 atom% or more, and the carbon-containing layer has The ion implantation conditions are adjusted so that the maximum value of the carbon atom concentration is 55 atom% or less.
さらに本発明は前記表面シリコン酸化膜と前記埋め込み酸化膜の間の炭素含有層と前記埋め込み酸化膜との界面における前記炭素含有層側の炭素原子濃度が15atom%以上、かつ前記炭素含有層における炭素原子濃度の最大値が55atom%以下になるようにイオン注入条件を調整することを特徴とする。 Further, according to the present invention, the carbon atom concentration on the carbon-containing layer side at the interface between the carbon-containing layer between the surface silicon oxide film and the buried oxide film and the buried oxide film is 15 atom% or more, and the carbon in the carbon-containing layer is The ion implantation conditions are adjusted so that the maximum value of the atomic concentration is 55 atom% or less.
さらに本発明は前記表面シリコン酸化膜と前記埋め込み酸化膜の間の厚さをtsoiとした時に、前記炭素含有層の炭素原子濃度のピークを、前記表面シリコン酸化膜下部からtsoi×1/4以上tsoi×3/4以下の位置に調整することを特徴とする。
さらに本発明は前記炭素イオンの注入を前記シリコン基板を400℃以上1000℃以下の温度に加熱した状態で行うことを特徴とする。
さらに本発明は前記シリコン基板がチョクラルスキー法もしくはフロートゾーン法により製造されることを特徴とする。
Further, in the present invention, when the thickness between the surface silicon oxide film and the buried oxide film is set to tsoi, the peak of the carbon atom concentration of the carbon-containing layer is not less than tsoi × 1/4 from the lower part of the surface silicon oxide film. The position is adjusted to tsoi × 3/4 or less.
Furthermore, the present invention is characterized in that the carbon ions are implanted while the silicon substrate is heated to a temperature of 400 ° C. or higher and 1000 ° C. or lower.
Furthermore, the present invention is characterized in that the silicon substrate is manufactured by a Czochralski method or a float zone method.
本発明の方法を用いることで、炭化シリコン層の露出表面と、埋め込み酸化膜層との境界での粗さは極めて小さくなる。特に炭化シリコン層の露出表面はCMP処理をすることなく十分な平坦度(0.2RMS程度)を有する。 By using the method of the present invention, the roughness at the boundary between the exposed surface of the silicon carbide layer and the buried oxide film layer becomes extremely small. In particular, the exposed surface of the silicon carbide layer has sufficient flatness (about 0.2 RMS) without being subjected to CMP treatment.
以下本発明を図1及び図2に基づき、実施をするための具体的な形態を説明する。 Hereinafter, specific embodiments for carrying out the present invention will be described with reference to FIGS. 1 and 2.
本発明の、シリコン基板の表層部が酸化シリコン層と単結晶炭化シリコン層とからなるシリコン半導体基板の製造方法は、下記のステップを順次実施する。 In the method of manufacturing a silicon semiconductor substrate according to the present invention, in which the surface layer portion of the silicon substrate includes a silicon oxide layer and a single crystal silicon carbide layer, the following steps are sequentially performed.
ここで本発明の方法により製造されるシリコン半導体基板50は次の特徴を有する。(i)表層部が埋め込み酸化膜3と、露出された炭化シリコン層5からなる。(ii)埋め込み酸化膜3と炭化シリコン層5との境界および炭化シリコン層5の表面が共に平坦度が高い(0.5nm(RMS)以下)。従って本発明の方法により製造されるシリコン半導体基板50は、そのまま又は僅かなCMP処理を施すことにより、従来公知のCMP処理を施した単結晶炭化シリコン表層シリコン半導体基板と同様に使用可能である。具体的には単結晶炭化シリコン表層の上にGaN等のエピタキシャル層を形成させるための使用(参考文献 特表平9−508751)、又はポリ炭化シリコンウェハと貼り合わせて複合ウェハを製造するための使用(参考文献 特開2009−117533)が挙げられる。
Here, the
本発明の第1ステップ(S1)は、表層部が埋め込みシリコン酸化膜層と、表面シリコン酸化膜層とからなるシリコン半導体基板10を用意するステップである。ここでシリコン半導体基板10は、シリコン基板1に埋め込み酸化膜層3を有し、かつシリコン基板表面に酸化膜層4を有する(以下、キャップ層とも記する)。埋め込み酸化膜層3の厚さ、シリコン埋め込み深さについては特に制限はなく、従来公知のいわゆるSOI基板技術における目的とする半導体基板50の厚さ、深さに応じて適宜選択することができる。さらに表面酸化膜層4についてもその厚さに特に制限はなく、続く第2、第3ステップでの処理の作用効果を十分奏する範囲を選択することができる。またこれらの酸化膜3と酸化膜4の間のシリコン層2は、後のステップで炭素イオン含有層5となるが、その厚さについては特に制限はなく、目的に沿った厚さを適宜選択することが可能である。本発明の方法では具体的には、表面酸化膜層4の厚さとして、例えば炭素イオンの注入エネルギーとして100〜200keVを用いる場合、およそ250nm〜550nmの範囲の値から選定される。また、埋め込み酸化膜層3の厚さとして、おおよそ50nm〜2μm程度の中から選択することが可能である。また、これら酸化膜の間のシリコン層2の厚さとして100〜150nm程度にすることが好ましい。本発明で用いるかかる構造を有するシリコン半導体基板10を製造する方法についても特に限定されない。例えば以下の文献に記載されている種々の方法を適宜採用することができる(参考文献 SIMOX:K.Izumi,M.Doken and H.Ariyoshi:"C.M.O.S. devices fabrication on buried SiO2 layers formed by oxygen implantation into silicon",Electron.Lett.,14,593−594 (1978)、Smart−Cut:工業調査会,電子材料8月号,pp.83〜87 (1997)、ELTRAN:「K.Sakaguchi et al.,"Current Progress in Epitaxial Layer Transfer(ELTRAN)",IEICE TRANS.ELECTRON,VOL.E80 C,NO.3,pp378−387,March 1997)。
The first step (S1) of the present invention is a step of preparing a
本発明の方法の第2ステップ(S2)は、上で説明したシリコン基板10内の埋め込み酸化膜層3と酸化膜層4との間のシリコン層2に炭素イオンを注入して、シリコンと炭素の混在した炭素含有層7を有する半導体基板20を得る工程である。ここで、シリコン層2に注入される炭素イオンの量、層7内での炭素イオンの分布については特に制限はなく、目的に応じて適宜選択することが可能である。炭素イオン注入の方法・装置についても特に制限はなく、通常公知の方法・装置が使用可能である(参考文献 J.K.N. LIndner, A.Frohnwieser, B.Rauschenbach および B.Stritzker, Fall Meeting of the Materials Research Society, Boston, USA (1994), Mater.Res.Syn.Proc, Vol.354(1995), 171)。
In the second step (S2) of the method of the present invention, carbon ions are implanted into the
また本発明において炭素イオンの注入直後に、炭素含有層7と埋め込み酸化膜層3との界面(炭素含有層7側)における炭素原子濃度が15atom%以上、かつ炭素含有層7と酸化膜層4との界面(炭素含有層7側)における炭素原子濃度が15atom%以上、かつ炭素含有層7内における炭素原子濃度の最大値が55atom%以下になるようにイオン注入条件を調整して、炭素イオンの注入を行う。埋め込み酸化膜層3/炭素含有層7界面(炭素含有層7側)の炭素原子濃度を15atom%以上かつ酸化膜層4/炭素含有層7界面(炭素含有層7側)の炭素原子濃度を15atom%以上とすることは、良好な表面粗さを実現するために、極めて重要である。埋め込み酸化膜層3/炭素含有層7界面(炭素含有層7側)または酸化膜層4/炭素含有層7界面(炭素含有層7側)の炭素原子濃度が15atom%を下回ると、アニール後、単結晶炭素シリコン膜層5の上部に、ポリ炭化シリコン粒とSi結晶から成る遷移層が出現し始め、全工程完了後の表面粗さが劣化してしまう。一方、埋め込み酸化膜層3/炭素含有層7界面(炭素含有層7側)の炭素原子濃度を15atom%以上かつかつ酸化膜層4/炭素含有層7界面(炭素含有層7側)の炭素原子濃度を15atom%以上とすれば、上記遷移層は消滅し、良好な表面粗さを実現することが可能である。より好ましくは、良好な表面粗さを安定的に実現するため、埋め込み酸化膜層3/炭素含有層7界面(炭素含有層7側)および酸化膜層4/炭素含有層7界面(炭素含有層7側)の炭素原子濃度を25atom%以上とすることが望ましい。
In the present invention, immediately after carbon ion implantation, the carbon atom concentration at the interface between the carbon-containing
炭素含有層7内における炭素原子濃度の最大値を55atom%以下とすることは、単結晶炭素シリコン膜層5の結晶性を維持ために、極めて重要である。炭素含有層7内における炭素原子濃度の最大値55atom%を超えると、アニール後には、単結晶炭素シリコン膜層5内に微小炭素粒からなる欠陥が出現し、単結晶炭素シリコン膜層5の結晶性を劣化させる。一方、炭素含有層7内における炭素原子濃度の最大値を55atom%以下とすれば、上述の炭素粒の出現を抑制することが可能である。より好ましくは、炭素粒の抑制を安定的に実現するため、炭素含有層7内における炭素原子濃度の最大値を50atom%以下とすることが望ましい。
Setting the maximum value of the carbon atom concentration in the carbon-containing
また本発明において、シリコン層2の厚さをtsoiとした時に、炭素含有層7の炭素原子濃度のピークを、酸化膜層4の下からtsoi×1/4以上tsoi×3/4以下の位置に調整することは極めて重要である。炭素濃度のピーク位置がこの範囲から逸脱した場合、炭素原子濃度が低下してしまうことにより、酸化膜層4とシリコン層2の界面もしくはシリコン層2と酸化膜層3の界面において島状に分布したシリコン領域が生じてしまうからである。係る炭素イオン注入により得られる炭素含有層7は、次の第3ステップのアニール条件で炭化シリコン単結晶層5へと変化する。また具体的な炭素イオン注入条件は従来公知の条件を好ましく適用でき(参考文献 J.K.N. LIndner, A.Frohnwieser, B.Rauschenbach および B.Stritzker, Fall Meeting of the Materials Research Society, Boston, USA (1994), Mater.Res.Syn.Proc,Vol.354 (1995),171)、例えば、炭素イオンの注入エネルギーはおよそ100〜200keV、炭素イオンの注入量は7x1017〜8x1017cm−2が適当である。
Further, in the present invention, when the thickness of the
本発明の方法の第3ステップ(S3)は、得られた炭素含有層7を有する半導体基板20の表面酸化膜層4を除去して炭素含有層7が露出した半導体基板30を得る工程である。ここで表面酸化膜を除去する方法には特に制限ないが通常公知の方法・装置を好ましく使用可能である。具体的には酸によるエッチング処理が好ましく、希フッ酸、あるいはフッ化アンモニウムなどが液相エッチャントとして利用可能である。かかるエッチングにより、表面の酸化膜4は除去され、非常に平坦度の高い表面を有する炭素含有層7が露出することになる。本発明の第3ステップにはその後の純水での洗浄工程を含む。
The third step (S3) of the method of the present invention is a step of obtaining the
本発明の方法の第4ステップ(S4)は、上で得られた半導体基板30をアニール処理して、含有炭素とシリコンとが単結晶炭化シリコンへと熱で変化して、薄い表面酸化膜6と、単結晶炭化シリコン膜層5を有する半導体基板40を得る工程である。ここでアニールの条件は特に限定はないが、含有炭素がシリコンと反応して単結晶炭化シリコンとなる条件であればよい。なお本発明では、アニール条件を行う雰囲気については特に限定はないが、埋め込み酸化膜がアニール条件下で大きく変化しないように、アニールは微量の酸化性雰囲気で行うことが好ましい。具体的には1100℃以上シリコン融点未満の温度の0.5体積%程度の酸素を含むアルゴンガス雰囲気中で基板60を熱処理する。この熱処理の所要時間は10時間程度である。
In the fourth step (S4) of the method of the present invention, the
本発明の方法の第5ステップ(S5)は、前記ステップで形成された表面酸化膜6を除去して、シリコン基板の表層部が酸化シリコン層3と単結晶炭化シリコン層5とからなるシリコン半導体基板50を得る工程である。ここで除去方法・装置は上の第3ステップと同じものが使用可能である。すなわち表面酸化膜を除去する方法には特に制限ないが通常公知の方法・装置を好ましく使用可能である。具体的には酸によるエッチング処理が好ましく、希フッ酸、あるいはフッ化アンモニウムなどが液相エッチャントとして利用可能である。かかるエッチングにより、表面の酸化膜6は除去され、非常に平坦度の高い表面を有する単結晶炭素シリコン膜層5が露出することになる。
In the fifth step (S5) of the method of the present invention, the surface oxide film 6 formed in the previous step is removed, and the silicon semiconductor whose surface layer portion is composed of the
以下本発明の方法を実施例に則してさらに詳しく説明するが、本発明がこれらの実施例に限定されるものではない。 Hereinafter, the method of the present invention will be described in more detail with reference to examples, but the present invention is not limited to these examples.
直径150mmの(111)n型フロートゾーンシリコンウェハを用いたSOI基板を複数用意し、1100℃のドライ酸化雰囲気中で熱処理して、各々のウェハ上に360、370、400、430、440nmの表面酸化膜を形成した。この時の表面酸化膜と埋め込み酸化膜の間のシリコン層の厚さおよび埋め込み酸化膜の厚さはそれぞれ120nm、150nmとなるように調整した。その後、ウェハ加熱温度550℃、加速エネルギー180keV、ドーズ量7.5×1017/cm2で炭素イオン(C+)注入を行い、表面酸化膜と埋め込み酸化膜の間に炭素含有層を形成した。注入後、一部のサンプルについては、ラザフォード後方散乱法(RBS)測定により、注入された炭素イオンの基板深さ方向の濃度プロファイルを取得した。炭素濃度のピーク位置は表面酸化膜直下からそれぞれ20、29、61、88、101nmとなった。注入後、各々のサンプル上に形成された酸化膜層を、希釈フッ酸で除去した。引き続き、各々のサンプルを縦型高温熱処理炉によって1350℃、Ar+0.5体積%O2雰囲気中で10時間高温アニールした。その後、各サンプル表面付近の断面構造を断面TEMで評価した。最初に形成した表面酸化膜の厚さが370、400、430nmのサンプルについては、単結晶炭化シリコンが形成されていることが確認されたが、最初に形成した表面酸化膜の厚さが360nmのサンプルについては埋め込み酸化膜側に約10nmのpoly−SiC層および表面酸化膜側に島状に分布したSi領域が観察された。最初に形成した表面酸化膜の厚さが440nmのサンプルについては表面酸化膜側に約15nmのpoly−SiC層および埋め込み酸化膜側に島状に分布したSi領域が確認された。表面酸化膜を370、400、430nmとしたサンプルについて、表面粗さ(RMS)を原子間力顕微鏡(AFM)で評価した。表面酸化膜が370nm、400nm、430nmの各サンプルの表面ラフネス(RMS)は、それぞれ0.41nm、0.42nm、0.35nmとなり、0.5nm(RMS)以下の表面粗さを達成した。引き続き、単結晶炭化シリコンと埋め込み酸化膜界面の表面粗さを評価するために、それぞれのサンプルの単結晶シリコン面をシリコン基板に貼りつけ、埋め込み酸化膜下のシリコン基板をポリッシングにより除去した。引き続き埋め込み酸化膜層を希釈フッ酸で除去し、単結晶炭化シリコンと埋め込み酸化膜層界面を露出させた。表面粗さ(RMS)を原子間力顕微鏡(AFM)で評価した。表面酸化膜が370nm、400nm、430nmの各サンプルの表面ラフネス(RMS)は、それぞれ0.49nm、0.45nm、0.47nmとなり、0.5nm(RMS)以下の表面粗さを達成した。 A plurality of SOI substrates using a (111) n-type float zone silicon wafer having a diameter of 150 mm are prepared and heat-treated in a dry oxidation atmosphere at 1100 ° C., and a surface of 360, 370, 400, 430, 440 nm is formed on each wafer. An oxide film was formed. At this time, the thickness of the silicon layer between the surface oxide film and the buried oxide film and the thickness of the buried oxide film were adjusted to 120 nm and 150 nm, respectively. Thereafter, carbon ion (C +) implantation was performed at a wafer heating temperature of 550 ° C., an acceleration energy of 180 keV, and a dose of 7.5 × 10 17 / cm 2 to form a carbon-containing layer between the surface oxide film and the buried oxide film. After the implantation, for some samples, concentration profiles in the substrate depth direction of the implanted carbon ions were obtained by Rutherford backscattering (RBS) measurement. The peak positions of the carbon concentration were 20, 29, 61, 88, and 101 nm, respectively, immediately below the surface oxide film. After the injection, the oxide film layer formed on each sample was removed with diluted hydrofluoric acid. Subsequently, each sample was annealed in a vertical high-temperature heat treatment furnace at 1350 ° C. in an Ar + 0.5 volume% O 2 atmosphere for 10 hours. Thereafter, the cross-sectional structure near the surface of each sample was evaluated by cross-sectional TEM. It was confirmed that single crystal silicon carbide was formed for the samples with the first surface oxide film thickness of 370, 400, and 430 nm, but the first surface oxide film thickness was 360 nm. In the sample, a poly-SiC layer of about 10 nm was observed on the buried oxide film side, and an Si region distributed in an island shape on the surface oxide film side. In the first sample having a surface oxide film thickness of 440 nm, a poly-SiC layer having a thickness of about 15 nm on the surface oxide film side and an Si region distributed in an island shape on the buried oxide film side were confirmed. Surface roughness (RMS) was evaluated with an atomic force microscope (AFM) for samples having surface oxide films of 370, 400, and 430 nm. The surface roughness (RMS) of each sample having a surface oxide film of 370 nm, 400 nm, and 430 nm was 0.41 nm, 0.42 nm, and 0.35 nm, respectively, and a surface roughness of 0.5 nm (RMS) or less was achieved. Subsequently, in order to evaluate the surface roughness of the interface between the single crystal silicon carbide and the buried oxide film, the single crystal silicon surface of each sample was attached to the silicon substrate, and the silicon substrate under the buried oxide film was removed by polishing. Subsequently, the buried oxide film layer was removed with diluted hydrofluoric acid to expose the interface between the single crystal silicon carbide and the buried oxide film layer. Surface roughness (RMS) was evaluated with an atomic force microscope (AFM). The surface roughness (RMS) of each sample having a surface oxide film of 370 nm, 400 nm, and 430 nm was 0.49 nm, 0.45 nm, and 0.47 nm, respectively, and a surface roughness of 0.5 nm (RMS) or less was achieved.
本発明は、パワーデバイスやオプトエレクトロニクスデバイスの製造に適したシリコン半導体基板を製造に利用可能である。 INDUSTRIAL APPLICABILITY The present invention can be used for manufacturing a silicon semiconductor substrate suitable for manufacturing power devices and optoelectronic devices.
1 シリコン基板
2 シリコン層
3,4 酸化膜
5 シリコン層
6 表面酸化膜
7 炭素含有層
10,20,30,40,50 シリコン半導体基板
DESCRIPTION OF
Claims (6)
(1)表層部が埋め込みシリコン酸化膜層と、表面シリコン酸化膜層とからなるシリコン半導体基板を用意し、
(2)シリコン基板内の埋め込み酸化膜層と酸化膜層との間のシリコン層に炭素イオンを注入して、シリコンと炭素の混在した炭素含有層を形成するステップと、
(3)前記表面酸化膜層を除去するステップと、
(4)前記シリコン基板を熱処理して、前記炭素含有層を炭化シリコン膜層とするステップと、
(5)前記シリコン基板の表面に形成された酸化膜を除去するステップ。 A method for producing a silicon semiconductor substrate, wherein the surface layer portion of the silicon substrate is composed of a silicon oxide layer and a single crystal silicon carbide layer, wherein the following steps are sequentially performed:
(1) A silicon semiconductor substrate whose surface layer portion is composed of a buried silicon oxide film layer and a surface silicon oxide film layer is prepared,
(2) implanting carbon ions into the silicon layer between the buried oxide film layer and the oxide film layer in the silicon substrate to form a carbon-containing layer in which silicon and carbon are mixed;
(3) removing the surface oxide film layer;
(4) heat-treating the silicon substrate to form the carbon-containing layer as a silicon carbide film layer;
(5) A step of removing an oxide film formed on the surface of the silicon substrate.
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20110809 |