JP2011138812A - Power supply module - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a power supply module which enables wiring impedance to be reduced while keeping a function of an input-side capacitor and thereby stably maintaining accurate operation by securely preventing an electronic circuit from malfunctioning. <P>SOLUTION: A DC-DC converter as the power supply module includes an electronic-component-incorporated substrate in which an IC chip 7 is incorporated, the input-side capacitor C1 mounted thereupon, etc. The electronic-component-incorporated substrate has an input voltage terminal V<SB>IN</SB>to which an input voltage is input on the opposite side from the input-side capacitor C1, and the IC chip 7 has an input voltage terminal 71 to which the input voltage from the input terminal V<SB>IN</SB>is input through the input-side capacitor C1 connected to a predetermined ground potential. Then a via conductor (resistance R3) is formed on wiring to which the input voltage terminal 71 and input-side capacitor C1 are connected. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、基板の内部に電子部品が埋め込まれた（内蔵された）電源モジュールに関する。   The present invention relates to a power supply module in which an electronic component is embedded (built in) inside a substrate.

近年、電子機器に用いられるＩＣチップ（ベアチップ：ダイ（Die））等の半導体装置といった能動部品や、キャパシタ（コンデンサ）、インダクタ、サーミスタ、抵抗等の受動部品等の電子部品が実装されたモジュール化が進んでおり、かかるモジュールに対する小型化や薄型化がますます熱望されている。   In recent years, modularization has been implemented in which electronic components such as active components such as semiconductor devices such as IC chips (bare chips: die) used in electronic devices and passive components such as capacitors (capacitors), inductors, thermistors and resistors are mounted. Therefore, there is an increasing desire for miniaturization and thinning of such modules.

かかる要求に応えるべく、例えば、特許文献１には、能動部品や受動部品が実装されたモジュールとして、電子部品が載置された基板上に電子部品より高いスタッド出力端子を設け、このスタッド出力端子上にマイクロインダクタを設置することにより、電子部品とマイクロインダクタとを、基板面に対して上下方向に載置するように配設してなるマイクロコンバータが提案されており、例えば電子機器の電源回路として用いられている。   In order to meet such a demand, for example, in Patent Document 1, as a module on which an active component or a passive component is mounted, a stud output terminal higher than the electronic component is provided on a substrate on which the electronic component is placed. There has been proposed a microconverter in which an electronic component and a microinductor are arranged so as to be placed in a vertical direction with respect to a substrate surface by installing a microinductor thereon. It is used as.

特開２００４−６３６７６号公報Japanese Patent Laid-Open No. 2004-63676

このような構造の電源回路としてのマイクロコンバータでは、その電源回路の更なる高効率化（高性能化）を達成すべく、配線インピーダンスをこれまで以上に低下させることが必要不可欠となってきており、また、モジュールの更なる小型化に伴い、配線領域の縮小・低減（縮減）を図る必要も生じてきている。そこで、それらの要求に応えるべく、上記特許文献１に開示されたマイクロコンバータでは、接続元と接続先（接続すべき対象環）を接続する複数の配線のうち、同様の役割を担う配線が同一の配線で一体に形成される傾向にある。   In a microconverter as a power supply circuit with such a structure, it is indispensable to lower the wiring impedance more than ever in order to achieve higher efficiency (higher performance) of the power supply circuit. In addition, with the further miniaturization of modules, it has become necessary to reduce and reduce (reduce) the wiring area. Therefore, in order to meet those demands, in the microconverter disclosed in Patent Document 1, the wirings that play the same role among the plurality of wirings that connect the connection source and the connection destination (target ring to be connected) are the same. It tends to be formed integrally with the wiring.

例えば、電圧変換を行う電源回路では、入力側からの外部ノイズが電源回路に入射・伝達することを抑止し、かつ、電流の逆流し、さらに、入力電圧の安定化を図るべく、入力電圧が入力（印加）される入力電圧端子と、制御回路の入力電圧端子との間に、入力側キャパシタ（コンデンサ）が設けられた回路構成が採られることがある。この場合、本来、入力側の配線として、２つの異なる配線、すなわち、入力電圧が印加される入力電圧端子と入力側キャパシタとを接続する配線、及び、入力側キャパシタと制御回路の入力電圧端子とを接続する配線といった別体に形成された異なる複数の配線が別々に設けられるべきところ、それらの複数の配線は、機能的に、入力側の配線として同様の役割を有することから、それらの少なくとも一部を同一（一体）の配線で兼用することにより、配線インピーダンスの低減を図ることが試みられつつある。   For example, in a power supply circuit that performs voltage conversion, the input voltage is reduced in order to prevent external noise from the input side from entering and transmitting to the power supply circuit, to reverse the current flow, and to stabilize the input voltage. A circuit configuration in which an input-side capacitor (capacitor) is provided between an input voltage terminal to be input (applied) and an input voltage terminal of the control circuit may be employed. In this case, originally, as the wiring on the input side, two different wirings, that is, the wiring connecting the input voltage terminal to which the input voltage is applied and the input side capacitor, and the input side capacitor and the input voltage terminal of the control circuit, However, since the plurality of wirings functionally have the same role as the wiring on the input side, at least one of them should be provided separately. Attempts have been made to reduce wiring impedance by sharing a part of the wiring with the same (integrated) wiring.

しかしながら、これらの配線の少なくとも一部を同一の配線（同一の代用配線）とした場合には、入力電圧が印加される入力電圧端子と制御回路の入力電圧端子とが直接的に接続されてしまうため、それらの間に設けられた入力側キャパシタを経由することなく、入力電圧が印加される入力電圧端子から制御回路の入力電圧端子へ電流が流れてしまい、或いは、電流が逆流してしまうおそれが生じ得る。また、制御回路のスイッチング動作に伴って入力電圧が変動するため、このように、入力側キャパシタを経由することなく、入力電圧が印加される入力電圧端子から制御回路の入力電圧端子へ電流が流れてしまうような同一の配線を入力側の配線として設けた場合には、入力側の信号ライン全体に、電圧変動に起因する大きな影響が生じてしまう。   However, when at least a part of these wirings is the same wiring (same substitute wiring), the input voltage terminal to which the input voltage is applied and the input voltage terminal of the control circuit are directly connected. Therefore, current may flow from the input voltage terminal to which the input voltage is applied to the input voltage terminal of the control circuit without passing through the input side capacitor provided between them, or the current may flow backward. Can occur. Since the input voltage fluctuates with the switching operation of the control circuit, current flows from the input voltage terminal to which the input voltage is applied to the input voltage terminal of the control circuit without passing through the input-side capacitor. In the case where the same wiring as described above is provided as the wiring on the input side, the entire signal line on the input side is greatly affected by voltage fluctuation.

それらの結果、入力側の信号ラインに外部ノイズが含まれてしまったり、入力側信号が不安定になったりする不都合が生じる可能性も高くなる。このように、本来的に複数必要な入力側の配線を、単純に同一の配線で代用しようとすると、入力側キャパシタが本来有する複数の有用な機能、つまり、入力側から侵入し得る外部ノイズを除去する機能、入力電圧の変動の影響を制御回路に与えない電池（二次電池）としての機能、及び、電流の逆流を防止する機能が発現されず、その結果、そのような同一の代用配線は、電源回路の誤動作を引き起こす要因となってしまう可能性がある。   As a result, there is a high possibility that the input-side signal line includes external noise or the input-side signal becomes unstable. In this way, if the input wiring that is originally required is simply replaced with the same wiring, the input side capacitor inherently has a plurality of useful functions, that is, external noise that can enter from the input side. The function to remove, the function as a battery (secondary battery) that does not give the influence of the fluctuation of the input voltage to the control circuit, and the function to prevent the backflow of current are not manifested. May cause a malfunction of the power supply circuit.

そこで、本発明は、かかる事情に鑑みてなされたものであり、入力側キャパシタの機能を保持しつつ、配線インピーダンスを低減することができ、これにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電源モジュールを提供することを目的とする。   Therefore, the present invention has been made in view of such circumstances, and can reduce the wiring impedance while maintaining the function of the input-side capacitor, thereby reliably preventing malfunction of the electronic circuit. An object of the present invention is to provide a power supply module that can stably maintain a stable operation.

上記課題を解決するために、本発明は電源モジュールに関する発明であって、かかる電源モジュールは、電子部品が内蔵された基板と、基板上に載置され、且つ、所定の接地電位に接続される入力側キャパシタと、基板に設けられ、且つ、入力電圧が入力（印加）される第１入力端子とを備え、第１入力端子は、入力側キャパシタと電気的に接続され、電子部品は、基板に設けられた（形成された）第１ビア導体を介して入力側キャパシタと電気的に接続されている。   In order to solve the above-described problems, the present invention relates to a power supply module, and the power supply module is mounted on a substrate with an electronic component built therein, and connected to a predetermined ground potential. An input-side capacitor and a first input terminal provided on the substrate and to which an input voltage is input (applied) are provided. The first input terminal is electrically connected to the input-side capacitor, and the electronic component is formed on the substrate. Is electrically connected to the input-side capacitor via a first via conductor provided (formed).

上記構成においては、第１入力端子と電子部品が、ともに入力側キャパシタに接続されており、より具体的には、第１入力端子と電子部品が、入力側キャパシタを構成する一対の電極のうち接地電位に接続されていない電極に接続され、換言すれば、第１入力端子と電子部品が、入力側キャパシタを経由して互いに電気的に接続されている。よって、入力電圧が入力される第１入力端子と入力側キャパシタとを接続する配線、及び、入力側キャパシタと電子部品とを接続する配線のそれぞれの少なくとも一部を同一の配線（同一の代用配線）として一体に形成することができるので、両配線を別体に設ける場合に比して、配線インピーダンスの低減を図り得る。   In the above configuration, the first input terminal and the electronic component are both connected to the input side capacitor, and more specifically, the first input terminal and the electronic component are among the pair of electrodes that constitute the input side capacitor. The first input terminal and the electronic component are electrically connected to each other via the input-side capacitor, which is connected to an electrode that is not connected to the ground potential. Therefore, at least a part of the wiring connecting the first input terminal to which the input voltage is input and the input side capacitor and the wiring connecting the input side capacitor and the electronic component are the same wiring (the same substitute wiring). ), The wiring impedance can be reduced as compared with the case where both wirings are provided separately.

しかも、電子部品が、基板に設けられた第１ビア導体を介して入力側キャパシタと接続される、言い換えれば、電子部品と入力側キャパシタを接続する配線の途中に第１ビア導体が介在し、この第１ビア導体は、回路上、抵抗成分として作用するので、電圧が入力された第１入力端子から流入する電流は、その抵抗成分によって電子部品に直接流れ込むことが回避される一方、入力側キャパシタへ確実に流れ込む。その結果、入力側キャパシタが有する、入力側から侵入し得る外部ノイズを除去する機能、入力電圧の変動を制御回路に伝えない電池（二次電池）としての機能、及び、電流の逆流を防止するという本来の機能が十分に発動されるので、電源回路である電源モジュールの安定な動作が確保される。   Moreover, the electronic component is connected to the input side capacitor via the first via conductor provided on the substrate, in other words, the first via conductor is interposed in the middle of the wiring connecting the electronic component and the input side capacitor, Since the first via conductor acts as a resistance component on the circuit, the current flowing from the first input terminal to which the voltage is input is prevented from flowing directly into the electronic component by the resistance component, while the input side Make sure to flow into the capacitor. As a result, the input side capacitor has a function of removing external noise that can enter from the input side, a function as a battery (secondary battery) that does not transmit fluctuations in the input voltage to the control circuit, and a backflow of current is prevented. Since the original function is sufficiently activated, stable operation of the power supply module as the power supply circuit is ensured.

なお、本明細書において、「電子部品が内蔵された基板」とは、電子部品が内蔵された単位基板である個別基板（個片、個品）のみではなく、その個別基板を複数有する集合基板（ワークボード、ワークシート）を含む概念であり、その「電子部品」とは、その種類は特に制限されず、例えば、通常の電子機器に用いられるＩＣチップ等の半導体装置といった能動部品、より具体的には、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように、動作周波数が非常に高いデジタルＩＣ、又は、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログＩＣ等が挙げられる。   In this specification, “substrate with built-in electronic components” means not only individual substrates (individual pieces, individual products) that are unit substrates with built-in electronic components, but also a collective substrate having a plurality of individual substrates. The concept of “electronic component” is not particularly limited, and for example, an active component such as a semiconductor device such as an IC chip used in a normal electronic device, more specifically, Specifically, for example, a digital IC having a very high operating frequency such as a CPU (Central Processing Unit) or a DSP (Digital Signal Processor), or an analog IC such as a high-frequency amplifier, an antenna switch, or a high-frequency oscillation circuit may be used. .

具体的には、第１入力端子が、基板に設けられた第２ビア導体を介して入力側キャパシタと電気的に接続されている構成が挙げられる。   Specifically, a configuration in which the first input terminal is electrically connected to the input-side capacitor via a second via conductor provided on the substrate can be given.

上記構成においては、第１入力端子と入力側キャパシタを接続する配線の途中に第２ビア導体が介在されるため、特に、積層基板において、第１入力端子と入力側キャパシタとが離れて配置されている場合に有効である。また、この第２ビア導体は、回路上、抵抗成分として作用するが、第１ビア導体による抵抗成分より第２ビア導体による抵抗成分が小さくなるように第２ビア導体を形成すれば、電圧が入力された第１入力端子から流入する電流は、それらの抵抗成分によって電子部品に直接流れ込むことが回避される一方、入力側キャパシタへ確実に流れ込む。   In the above configuration, since the second via conductor is interposed in the middle of the wiring connecting the first input terminal and the input side capacitor, the first input terminal and the input side capacitor are particularly arranged apart from each other in the multilayer substrate. It is effective when The second via conductor acts as a resistance component on the circuit. If the second via conductor is formed so that the resistance component due to the second via conductor is smaller than the resistance component due to the first via conductor, the voltage is increased. While the current flowing from the input first input terminal is prevented from flowing directly into the electronic component due to the resistance component, it flows into the input-side capacitor without fail.

また、電子部品は、入力電圧に応じた電圧が入力（印加）される第２入力端子を有し、第１入力端子及び入力側キャパシタが接続される配線、並びに、第２入力端子及び入力側キャパシタが接続される配線が、第２入力端子が形成される層とは異なる層で短絡されていてもよい。   In addition, the electronic component has a second input terminal to which a voltage corresponding to the input voltage is input (applied), a wiring to which the first input terminal and the input side capacitor are connected, and the second input terminal and the input side The wiring to which the capacitor is connected may be short-circuited in a layer different from the layer in which the second input terminal is formed.

上記構成においては、第１入力端子及び入力側キャパシタが接続される配線と、第２入力端子及び入力側キャパシタが接続される配線とが、第２入力端子が形成される層とは異なる層で直結されるので、入力側キャパシタの入力側（接地側とは反対側）には、両配線が並列に接続されることとなる。これにより、第１入力端子、入力側キャパシタ、第２入力端子が1本の配線で接続されることが防止され得る。これにより、第１入力端子、入力側キャパシタ、第２入力端子間を流れる電流の逆流をより一層確実に防止することができる。   In the above configuration, the wiring to which the first input terminal and the input side capacitor are connected and the wiring to which the second input terminal and the input side capacitor are connected are different layers from the layer in which the second input terminal is formed. Since they are directly connected, both wires are connected in parallel to the input side (the side opposite to the ground side) of the input side capacitor. Thereby, it can be prevented that the first input terminal, the input side capacitor, and the second input terminal are connected by a single wiring. Thereby, the backflow of the electric current which flows between a 1st input terminal, an input side capacitor, and a 2nd input terminal can be prevented still more reliably.

また、基板上に載置され、且つ、基板に内蔵された電子部品とは異なる電子部品を備え、電子部品は、第２入力端子（電子部品の主面側）が、異なる電子部品とは反対側を向く（いわゆるフェイスダウンとなる）ように配置されると、電子部品の第２出力端子が異なる電子部品を向くように配置された場合に比して、第２入力端子を異なる電子部品から離間させることができ、構造的に、電子部品の周辺に位置し得る信号ラインもまた異なる電子部品（例えば、インダクタ）から比較的遠方に遠ざけられる。これにより、異なる電子部品に起因するノイズ（例えば、インダクタからの漏れ磁束に起因するノイズ）が、電子部品の周辺に位置する各種信号ラインに結合することに起因するノイズを抑制且つ遮断し得る。   In addition, the electronic component includes an electronic component that is placed on the substrate and is different from the electronic component built in the substrate, and the electronic component is opposite to the electronic component in which the second input terminal (the main surface side of the electronic component) is different. When the second output terminal of the electronic component is arranged so as to face the different electronic component when the second input terminal of the electronic component is arranged to face the different side, Signal lines that can be spaced apart and structurally can be located around the electronic component are also relatively far away from different electronic components (eg, inductors). As a result, noise caused by different electronic components (for example, noise caused by leakage magnetic flux from the inductor) can be suppressed and blocked due to coupling to various signal lines located around the electronic components.

本発明の電源モジュールによれば、基板に設けられ、且つ、入力電圧が入力される第１入力端子は、入力側キャパシタと電気的に接続され、電子部品は、基板に設けられた第１ビア導体を介して入力側キャパシタと電気的に接続するようにしたので、入力電圧が入力される第１入力端子と入力側キャパシタとを接続する配線、及び、入力側キャパシタと電子部品とを接続する配線のそれぞれの少なくとも一部を同一の配線として一体に形成することができる。これにより、両配線を別体に設ける場合に比して、配線インピーダンスの低減を図ることができる。また、電子部品と入力側キャパシタを接続する配線の途中に、抵抗成分として作用する第１ビア導体が介在するので、電圧が入力された第１入力端子から流入する電流は、その抵抗成分によって、電子部品に直接流れ込むことを回避することができる一方、入力側キャパシタへ確実に流れ込むことができる。これにより、入力側キャパシタの本来の機能が保持されるので、電源モジュールの回路等の誤動作を確実に防止して正確な動作を定常的に維持することが可能なる。   According to the power supply module of the present invention, the first input terminal provided on the substrate and to which the input voltage is input is electrically connected to the input-side capacitor, and the electronic component is provided in the first via provided on the substrate. Since the input side capacitor is electrically connected through the conductor, the wiring connecting the first input terminal to which the input voltage is input and the input side capacitor, and the input side capacitor and the electronic component are connected. At least a part of each of the wirings can be integrally formed as the same wiring. Thereby, compared with the case where both wirings are provided separately, wiring impedance can be reduced. In addition, since the first via conductor acting as a resistance component is interposed in the middle of the wiring connecting the electronic component and the input side capacitor, the current flowing from the first input terminal to which the voltage is input depends on the resistance component. While it is possible to avoid flowing directly into the electronic component, it is possible to reliably flow into the input side capacitor. As a result, the original function of the input-side capacitor is maintained, so that it is possible to reliably prevent malfunction of the circuit of the power supply module and to maintain accurate operation constantly.

本発明による電源モジュールの好適な一実施形態であるＤＣＤＣコンバータ１の構造を概略的に示す断面図である。1 is a cross-sectional view schematically showing a structure of a DCDC converter 1 which is a preferred embodiment of a power supply module according to the present invention. 図１に示すＤＣＤＣコンバータ１の等価回路図である。FIG. 2 is an equivalent circuit diagram of the DCDC converter 1 shown in FIG. 1. 電子部品内蔵基板２を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures the electronic component built-in board | substrate 2. As shown in FIG. 電子部品内蔵基板２を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures the electronic component built-in board | substrate 2. As shown in FIG. 電子部品内蔵基板２を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures the electronic component built-in board | substrate 2. As shown in FIG. 電子部品内蔵基板２を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures the electronic component built-in board | substrate 2. As shown in FIG. 電子部品内蔵基板２を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures the electronic component built-in board | substrate 2. As shown in FIG. 電子部品内蔵基板２を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures the electronic component built-in board | substrate 2. As shown in FIG. 電子部品内蔵基板２を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures the electronic component built-in board | substrate 2. As shown in FIG. 電子部品内蔵基板２を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures the electronic component built-in board | substrate 2. As shown in FIG. 電子部品内蔵基板２を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures the electronic component built-in board | substrate 2. As shown in FIG. 電子部品内蔵基板２を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures the electronic component built-in board | substrate 2. As shown in FIG. 電子部品内蔵基板２を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures the electronic component built-in board | substrate 2. As shown in FIG. 本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。It is principal part sectional drawing which showed typically the electronic component built-in board 2 of this embodiment. 図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線図である。It is a wiring diagram when the 1st wiring layer 31 is planarly viewed from the ground side along the II line shown in FIG. 図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線図である。It is a wiring diagram when the 2nd wiring layer 32 is planarly viewed from the ground side along the II-II line shown in FIG. 図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の端子７１〜７４の端部から平面視したときの電子部品内蔵基板２の構造図である。FIG. 15 is a structural diagram of the electronic component built-in substrate 2 when the third insulating layer 43 is viewed from the end of the terminals 71 to 74 of the IC chip 7 arranged on the ground side along the line III-III shown in FIG. 14. . 図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図である。FIG. 15 is a wiring structure diagram when the third wiring layer 33 is viewed in plan from the ground side along the IV-IV line shown in FIG. 14. 入力側の配線インピーダンスを示す等価回路図である。It is an equivalent circuit diagram which shows the wiring impedance on the input side. 図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図である。FIG. 15 is a wiring structure diagram when the fourth wiring layer is viewed from the ground side along the VV line shown in FIG. 14.

以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。   Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted. Further, the positional relationship such as up, down, left and right is based on the positional relationship shown in the drawings unless otherwise specified. Furthermore, the dimensional ratios in the drawings are not limited to the illustrated ratios. Further, the following embodiments are exemplifications for explaining the present invention, and are not intended to limit the present invention only to the embodiments. Furthermore, the present invention can be variously modified without departing from the gist thereof.

（第１実施形態）
図１は、本発明による電源モジュールの好適な一実施形態であるＤＣＤＣコンバータ１（電源モジュール）の構造を概略的に示す断面図であり、図２は、ＤＣＤＣコンバータ１の等価回路図である。 (First embodiment)
FIG. 1 is a cross-sectional view schematically showing the structure of a DCDC converter 1 (power supply module) which is a preferred embodiment of a power supply module according to the present invention, and FIG. 2 is an equivalent circuit diagram of the DCDC converter 1.

ＤＣＤＣコンバータ１は、電子部品内蔵基板２（基板）と、接合部８１を介して電子部品内蔵基板２の接合領域（電極パッド）６１，６２に接続された例えばインダクタ８（本発明における「異なる電子部品」：受動部品）とから構成されるものであり、電子部品内蔵基板２には、例えばＩＣチップ７（本発明における「電子部品」：能動部品）が内蔵されている。なお、電子部品内蔵基板２上には、インダクタ８の他にキャパシタ（コンデンサ）等の受動部品が更に載置されていてもよく、図１においては、ＤＣＤＣコンバータ１を構成する受動部品のうち、インダクタ８のみを電子部品内蔵基板２上に載置している状態を示している。   The DCDC converter 1 includes an electronic component built-in substrate 2 (substrate) and a junction 8 (electrode pad) 61 and 62 of the electronic component built-in substrate 2 via a joint 81, for example, an inductor 8 (“different electronic in the present invention”). The electronic component built-in substrate 2 includes, for example, an IC chip 7 (“electronic component” in the present invention: an active component). In addition to the inductor 8, a passive component such as a capacitor (capacitor) may be further placed on the electronic component built-in substrate 2. In FIG. 1, among the passive components constituting the DCDC converter 1, The state where only the inductor 8 is mounted on the electronic component built-in substrate 2 is shown.

ＩＣチップ７は、図２の等価回路図に示されるように、入力電圧ＶINに対してスイッチング制御を行い所望の出力電圧ＶOUTを出力させる制御回路Ｃと、実際のスイッチング動作を担うスイッチ回路Ｓ１，Ｓ２とから構成されている。なお、図２の等価回路図は、図１に示す電子部品内蔵基板２上に、インダクタ８（図２では、Ｌと記載）の他にキャパシタ（コンデンサ）Ｃ１，Ｃ２の受動部品が更に載置されている状態を示している。 As shown in the equivalent circuit diagram of FIG. 2, the IC chip 7 includes a control circuit C that performs switching control on the input voltage V IN and outputs a desired output voltage V OUT , and a switch circuit that performs the actual switching operation. It consists of S1 and S2. In the equivalent circuit diagram of FIG. 2, passive components such as capacitors (capacitors) C1 and C2 are further placed on the electronic component built-in substrate 2 shown in FIG. 1 in addition to the inductor 8 (denoted as L in FIG. 2). It shows the state being done.

ＤＣＤＣコンバータ１においては、最下層から第１絶縁層４１、第２絶縁層４２、第３絶縁層４３、第４絶縁層４４、及び第５絶縁層４５と、第１配線層３１、第２配線層３２、第３配線層３３、及び第４配線層３４とが順次積層されており、第３絶縁層４３の内部の所定位置にＩＣチップ７が埋設されている。最下層である第１絶縁層４１には、外部素子と電気的に接続するために、少なくとも３つの各種出力端子２１〜２３（例えば、ＢＧＡ：Ball Grid Array、いわゆるユーザ端子）が形成されており、それらは、ＤＣＤＣコンバータ１に電圧を印加する入力電圧端子２１（第１入力端子）、ＤＣＤＣコンバータ１から任意の電圧を出力する出力電圧端子２２、接地電位（グラウンド；例えば０Ｖ電圧）に接地されるグラウンド（ＧＮＤ）端子２３から構成されている。   In the DCDC converter 1, the first insulating layer 41, the second insulating layer 42, the third insulating layer 43, the fourth insulating layer 44, and the fifth insulating layer 45, the first wiring layer 31, and the second wiring from the bottom layer. The layer 32, the third wiring layer 33, and the fourth wiring layer 34 are sequentially stacked, and the IC chip 7 is embedded at a predetermined position inside the third insulating layer 43. The first insulating layer 41, which is the lowest layer, is formed with at least three various output terminals 21 to 23 (for example, BGA: Ball Grid Array, so-called user terminals) for electrical connection with external elements. They are grounded to an input voltage terminal 21 (first input terminal) for applying a voltage to the DCDC converter 1, an output voltage terminal 22 for outputting an arbitrary voltage from the DCDC converter 1, and a ground potential (ground; for example, 0V voltage). A ground (GND) terminal 23.

なお、図１は、入力電圧端子２１、及び、グラウンド端子２３側の断面から、紙面奥行側に出力電圧端子２２が視認される状態を示す。   FIG. 1 shows a state where the output voltage terminal 22 is visually recognized on the depth side of the drawing from the cross section on the input voltage terminal 21 and ground terminal 23 side.

本実施形態のＩＣチップ７も、各第１配線層３１〜第４配線層３４と電気的に接続するために最下層側に各端子が設けられており（内部電極、バンプ、ランド等）、これらの出力端子は、ＤＣＤＣコンバータ１の電子部品内蔵基板２の最下層に形成された、少なくとも３つの各種出力端子２１〜２３に接続される少なくとも３つの端子、すなわち、入力電圧端子７１（第２入力端子、入力電圧用の端子）、入力電圧に対してスイッチング制御を行うスイッチ（ＳＷ）端子７２（スイッチング用の端子）、グラウンド（ＧＮＤ）端子７３（グラウンド用の端子）に加え、インダクタ８とキャパシタＣ２（図２参照：上述のとおり図１には示していない）によって平滑された出力電圧を監視し出力電圧が予め設定された基準電圧内となるように制御するフィードバック（ＦＢ）端子７４から構成されている。   The IC chip 7 of the present embodiment is also provided with terminals on the lowermost layer side (internal electrodes, bumps, lands, etc.) in order to be electrically connected to the first to fourth wiring layers 31 to 34. These output terminals are at least three terminals connected to at least three various output terminals 21 to 23 formed on the lowermost layer of the electronic component built-in substrate 2 of the DCDC converter 1, that is, the input voltage terminal 71 (second In addition to the input terminal, the input voltage terminal), the switch (SW) terminal 72 (switching terminal) for controlling the switching with respect to the input voltage, and the ground (GND) terminal 73 (ground terminal), the inductor 8 The output voltage smoothed by the capacitor C2 (see FIG. 2, not shown in FIG. 1 as described above) is monitored and controlled so that the output voltage is within a preset reference voltage. And a feedback (FB) terminal 74.

このように、ＩＣチップ７は、それらの端子７１〜７４が電子部品内蔵基板２の最下層側に向けて配置されたいわゆるフェイスダウンの形態で設置されている。なお、入力電圧端子７１とスイッチ端子７２、及びグラウンド端子７３とフィードバック端子７４が、それぞれ、図１の視認方向において紙面の奥行き方向に重なるように設けられており、これらのうち、断面図である同図においては、入力電圧端子７１、及び、グラウンド端子７３のみを示した。   Thus, the IC chip 7 is installed in a so-called face-down manner in which those terminals 71 to 74 are arranged toward the lowermost layer side of the electronic component built-in substrate 2. The input voltage terminal 71 and the switch terminal 72, and the ground terminal 73 and the feedback terminal 74 are provided so as to overlap each other in the depth direction of the paper surface in the viewing direction of FIG. In the figure, only the input voltage terminal 71 and the ground terminal 73 are shown.

また、ＩＣチップ７のフィードバック端子７４に対応する電子部品内蔵基板２の出力端子は形成されていない。これは、ＩＣチップ７のフィードバック端子７４は、平滑後の出力電圧を監視するためのものであるので、電子部品内蔵基板２の出力電圧端子２２と接続させれば、その機能が果たされることによる。   Further, the output terminal of the electronic component built-in substrate 2 corresponding to the feedback terminal 74 of the IC chip 7 is not formed. This is because the feedback terminal 74 of the IC chip 7 is for monitoring the output voltage after smoothing, so that the function is fulfilled if it is connected to the output voltage terminal 22 of the electronic component built-in substrate 2. .

以上のとおり、図１は、ＩＣチップ７を略中央で破断し、ＩＣチップ７の一方側から平面視した場合の断面図を示しており、ＩＣチップ７における片側一列の出力端子である、入力電圧端子７１、及びグラウンド端子７３の配線導体を介して、それぞれ、電子部品内蔵基板２の片側一列の入力電圧端子２１、及びグラウンド端子２３と電気的に接続されている構成を示す。このように、電子部品内蔵基板２に形成された外部出力用の各種出力端子２１〜２３とＩＣチップ７の各種端子７１〜７４との対応関係は、以上説明したとおりである。   As described above, FIG. 1 shows a cross-sectional view when the IC chip 7 is broken at substantially the center and is viewed in plan from one side of the IC chip 7, and is an output terminal on one side of the IC chip 7. A configuration is shown in which the wiring terminals of the voltage terminal 71 and the ground terminal 73 are electrically connected to the input voltage terminal 21 and the ground terminal 23 on one side of the electronic component built-in substrate 2 respectively. Thus, the correspondence between the various output terminals 21 to 23 for external output formed on the electronic component built-in substrate 2 and the various terminals 71 to 74 of the IC chip 7 is as described above.

また、ＩＣチップ７の各種端子７１〜７４が電子部品内蔵基板２の内部において接続される構造は、次のとおりである。すなわち、ＩＣチップ７の入力電圧端子７１は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成された入力電圧端子２１に接続される。また、ＩＣチップ７の入力電圧端子７１は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６１を介してキャパシタＣ１と接続される。   Further, the structure in which the various terminals 71 to 74 of the IC chip 7 are connected inside the electronic component built-in substrate 2 is as follows. In other words, the input voltage terminal 71 of the IC chip 7 is connected to the second wiring layer 32 via the via conductor 95, and further formed on the first wiring layer 31 and the electronic component built-in substrate 2 via the via conductor 92. Connected to the input voltage terminal 21. The input voltage terminal 71 of the IC chip 7 includes a via conductor 95, a via conductor 93 connected to the third wiring layer 33, a via conductor 94 connected to the fourth wiring layer 34, and an electrode pad 61 that is a bonding region. And is connected to the capacitor C1.

ＩＣチップ７のスイッチ端子７２は、ビア導体９５を介して第２配線層３２に接続され、さらに、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６２を介してインダクタ８と接続される。   The switch terminal 72 of the IC chip 7 is connected to the second wiring layer 32 through the via conductor 95, and further, the via conductor 93 connected to the third wiring layer 33 and the via conductor connected to the fourth wiring layer 34. 94 and the inductor 8 through the electrode pad 62 which is a bonding region.

ＩＣチップ７のグラウンド端子７３は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１、及び電子部品内蔵基板２に形成されたグラウンド端子２３に接続される。また、ＩＣチップ７のグラウンド端子７３は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６４，６６を介してキャパシタＣ１，Ｃ２に接続される。   The ground terminal 73 of the IC chip 7 is connected to the second wiring layer 32 via the via conductor 95, and further, the ground terminal formed on the first wiring layer 31 and the electronic component built-in substrate 2 via the via conductor 92. 23. The ground terminal 73 of the IC chip 7 includes a via conductor 95, a via conductor 93 connected to the third wiring layer 33, a via conductor 94 connected to the fourth wiring layer 34, and an electrode pad 64, which is a bonding region. 66 to the capacitors C1 and C2.

ＩＣチップ７のフィードバック端子７４は、ビア導体９５を介して第２配線層３２に接続され、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成された出力電圧端子２２に接続される。また、ＩＣチップ７のフィードバック端子７４は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６１を介してインダクタ８に接続され、ビア導体９５，９３，９４、及び接合領域である電極パッド６５を介してキャパシタＣ２に接続される。   The feedback terminal 74 of the IC chip 7 is connected to the second wiring layer 32 via the via conductor 95, and is connected to the output voltage terminal 22 formed on the first wiring layer 31 and the electronic component built-in substrate 2 via the via conductor 92. Connected. The feedback terminal 74 of the IC chip 7 includes a via conductor 95, a via conductor 93 connected to the third wiring layer 33, a via conductor 94 connected to the fourth wiring layer 34, and an electrode pad 61 that is a bonding region. Via the via conductors 95, 93 and 94 and the electrode pad 65 which is a junction region.

図３乃至図１３は、ＤＣＤＣコンバータ１の半導体内蔵基板２を製造する手順の一例を示す工程図（プロセスフロー図）である。   3 to 13 are process diagrams (process flow diagrams) showing an example of a procedure for manufacturing the semiconductor-embedded substrate 2 of the DCDC converter 1. FIG.

まず、両面ＣＣＬ（Copper Clad Laminate）である両面銅張ガラスエポキシをドリル穿孔し、さらに無電解めっき、及び電解めっきを施した後、めっき膜の不要部分をエッチング等により除去するといった公知の手法を用いて、パターニングされた第３配線層３３及び第４配線層３４が形成されたコア基板３を準備する（図３）。   First, a well-known technique such as drilling a double-sided copper-clad glass epoxy, which is a double-sided CCL (Copper Clad Laminate), performing electroless plating and electrolytic plating, and then removing unnecessary portions of the plating film by etching or the like. Then, the core substrate 3 on which the patterned third wiring layer 33 and fourth wiring layer 34 are formed is prepared (FIG. 3).

次いで、そのコア基板３の上に絶縁性の樹脂フィルムを真空圧着させて未硬化状態の第３絶縁層４３を積層し、ＲＣＣ（Resin Coated Copper）構造を形成する（図４）。   Next, an insulating resin film is vacuum-pressed on the core substrate 3 to laminate an uncured third insulating layer 43 to form an RCC (Resin Coated Copper) structure (FIG. 4).

そして、未硬化状態の第３絶縁層４３上にＩＣチップ７をいわゆるフェイスアップの状態で載置した後（図５）、再びその上を未硬化状態の樹脂で覆って第３絶縁層４３内にＩＣチップ７を埋め込み、第３絶縁層４３を硬化させる。次に、第３絶縁層４３上に銅箔を重ねて形成された第２配線層３２の不要部分をエッチング等によって除去した後、第２配線層３２を除去した箇所に、公知の方法でビアホール９３Ｈ，９５Ｈを穿設し、ビアホール９３Ｈの底部に第３配線層３３を露出させ、且つ、ビアホール９５Ｈの底部にＩＣチップ７の各端子７１〜７４（図示においては、入力電圧端子７１、及びグラウンド端子７３の２つの端子のみ示す）を露出させる（図６）。   Then, after the IC chip 7 is placed in a so-called face-up state on the uncured third insulating layer 43 (FIG. 5), it is again covered with an uncured resin, and the inside of the third insulating layer 43 Then, the IC chip 7 is embedded, and the third insulating layer 43 is cured. Next, after unnecessary portions of the second wiring layer 32 formed by overlapping the copper foil on the third insulating layer 43 are removed by etching or the like, via holes are formed in a place where the second wiring layer 32 is removed by a known method. 93H and 95H are formed, the third wiring layer 33 is exposed at the bottom of the via hole 93H, and the terminals 71 to 74 of the IC chip 7 (the input voltage terminal 71 and the ground are shown in the figure) at the bottom of the via hole 95H. (Only two terminals 73 are shown) are exposed (FIG. 6).

それから、ビアホール９３Ｈ，９５Ｈが形成されたコア基板３上に銅等のめっきを施し、第２配線層３２と第３配線層３３、及び、第２配線層とＩＣチップ７の端子７１〜７４を、それぞれ、ビア導体９３，９５により接続する（図７）。   Then, copper or the like is plated on the core substrate 3 on which the via holes 93H and 95H are formed, and the second wiring layer 32 and the third wiring layer 33, and the second wiring layer and the terminals 71 to 74 of the IC chip 7 are connected. These are connected by via conductors 93 and 95, respectively (FIG. 7).

次に、第２配線層３２をエッチング等によりパターニングして第２配線層３２の配線パターンを形成させる（図８）。次いで、第２配線層３２上及びビアホール９３Ｈ，９５Ｈの内部に樹脂を充填して未硬化状態の第２絶縁層４２を形成し、更にその上に銅箔等を積層して第１配線層３１を形成した後、熱プレス等により基板全体を押圧することによって、第２絶縁層４２を硬化させると同時に、積層される各第１配線層３１〜第４配線層３４及び各第２絶縁層４２〜第４絶縁層４４、並びにＩＣチップ７間の密着性を高める（図９）。   Next, the second wiring layer 32 is patterned by etching or the like to form a wiring pattern of the second wiring layer 32 (FIG. 8). Next, the second wiring layer 32 and the inside of the via holes 93H and 95H are filled with resin to form an uncured second insulating layer 42, and a copper foil or the like is further laminated thereon to form the first wiring layer 31. Then, the second insulating layer 42 is cured by pressing the entire substrate by hot pressing or the like, and at the same time, the first wiring layer 31 to the fourth wiring layer 34 and the second insulating layer 42 to be laminated are stacked. ˜Adhesion between the fourth insulating layer 44 and the IC chip 7 is improved (FIG. 9).

その後、その状態での最外両層である第１配線層３１及び第４配線層３４の不要部分をエッチング等によって除去して、ビアホール９２Ｈ，９４Ｈを穿設し、それらの底部に、それぞれ、第２配線層３２及び第３配線層３３を露出させる（図１０）。   Thereafter, unnecessary portions of the first wiring layer 31 and the fourth wiring layer 34 which are the outermost layers in that state are removed by etching or the like, and via holes 92H and 94H are formed, and at the bottoms thereof, respectively. The second wiring layer 32 and the third wiring layer 33 are exposed (FIG. 10).

次いで、ビアホール９２Ｈ，９４Ｈの内部、並びに、第１配線層３１上及び第４配線層上に銅めっきを施して、第１配線層３１と第２配線層３２、及び第３配線層３３と第４配線層３４を、それぞれ、ビア導体９２、９４に接続する（図１１）。次いで、第１配線層３１及び第４配線層３４をエッチング等によりパターニングして配線パターンを形成する（図１２）。   Next, copper plating is performed on the inside of the via holes 92H and 94H, and on the first wiring layer 31 and the fourth wiring layer, so that the first wiring layer 31, the second wiring layer 32, the third wiring layer 33, and the first wiring layer 33 are formed. The four wiring layers 34 are connected to the via conductors 92 and 94, respectively (FIG. 11). Next, the first wiring layer 31 and the fourth wiring layer 34 are patterned by etching or the like to form a wiring pattern (FIG. 12).

そして、第１配線層３１及び第４配線層３４の配線パターン上、及び、それらの配線パターン以外の適宜の部分に、ソルダーレジストを塗布等してマスク層である第１絶縁層４１及び第５絶縁層４５を形成させることにより、電子部品内蔵基板２を得る（図１３）。それから、この電子部品内蔵基板２を反転させ上下を逆さまにした状態で、その上にインダクタ８及びキャパシタ等の受動部品を載置して接続することにより、ＤＣＤＣコンバータ１を完成させる。   Then, a solder resist is applied on the wiring patterns of the first wiring layer 31 and the fourth wiring layer 34 and on appropriate portions other than those wiring patterns, and the first insulating layer 41 and the fifth insulating layer 41 are mask layers. By forming the insulating layer 45, the electronic component built-in substrate 2 is obtained (FIG. 13). Then, in a state where the electronic component built-in substrate 2 is inverted and turned upside down, a passive component such as an inductor 8 and a capacitor is placed thereon and connected to complete the DCDC converter 1.

このように形成された電子部品内蔵基板２を配線層３１〜３４ごとに接地側（インダクタ８の反対側）から平面視したときの配線構造を、図１４から図２０を参照しながら具体的に説明する。まず、図１４は、本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。また、図１５は、図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線構造図（Ｉ−Ｉ線断面図）である。さらに、図１９は、入力側の配線インピーダンス（抵抗成分）を含めて示す等価回路図である。   The wiring structure when the electronic component built-in substrate 2 formed in this way is viewed in plan from the ground side (opposite side of the inductor 8) for each of the wiring layers 31 to 34 is specifically described with reference to FIGS. explain. First, FIG. 14 is a main part sectional view schematically showing the electronic component built-in substrate 2 of the present embodiment. 15 is a wiring structure diagram (II line sectional view) when the first wiring layer 31 is viewed from the ground side along the II line shown in FIG. Furthermore, FIG. 19 is an equivalent circuit diagram including the wiring impedance (resistance component) on the input side.

第１配線層３１には、入力電圧用の配線パターン３１Ｖｉ、グラウンド（接地）用の配線パターン３１Ｇ、及び、出力電圧用の配線パターン３１Ｖｏが形成される。また、第１配線層３１には、外部素子と電気的に接続するために端子が形成されており、入力電圧端子２１、出力電圧端子２２、及びグラウンド端子２３を有している。さらに、積層される第２配線層３２と接続するために、入力電圧用のビア導体９２Ｖｉ、出力電圧用のビア導体９２Ｖｏ、及びグラウンド用のビア導体９２Ｇが形成されている。また、第１配線層３１に形成されるグラウンド用の配線パターン３１Ｇは、２つのグラウンド用のビア導体９２Ｇ、及び電子部品内蔵基板２に形成されたグラウンド端子２３を一体に接続する。上記各種の配線パターン３１Ｖｉ，Ｖｏ，Ｇは、各種出力端子２１〜２３と、各種出力端子２１〜２３に対応する各ビア導体９２とを接続している。   In the first wiring layer 31, an input voltage wiring pattern 31Vi, a ground (grounding) wiring pattern 31G, and an output voltage wiring pattern 31Vo are formed. Further, the first wiring layer 31 is formed with terminals for electrical connection with external elements, and has an input voltage terminal 21, an output voltage terminal 22, and a ground terminal 23. Further, an input voltage via conductor 92Vi, an output voltage via conductor 92Vo, and a ground via conductor 92G are formed to connect to the second wiring layer 32 to be laminated. The ground wiring pattern 31G formed in the first wiring layer 31 integrally connects the two ground via conductors 92G and the ground terminal 23 formed in the electronic component built-in substrate 2. The various wiring patterns 31Vi, Vo, G connect the various output terminals 21 to 23 and the via conductors 92 corresponding to the various output terminals 21 to 23.

このように形成された配線構造において、入力電圧端子２１は、図１９に示すＶIN端子に対応し、入力電圧用のビア導体９２Ｖｉは、図１９に示すＲ１に対応する。そして、入力電圧用の配線パターン３１Ｖｉは、ＶIN端子と抵抗Ｒ１とを接続するリード線Ｌ１に対応する。 In the wiring structure thus formed, the input voltage terminal 21 corresponds to the V IN terminal shown in FIG. 19, and the input voltage via conductor 92Vi corresponds to R1 shown in FIG. The input voltage wiring pattern 31Vi corresponds to the lead wire L1 connecting the V IN terminal and the resistor R1.

図１６は、図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線構造図（ＩＩ−ＩＩ線断面図）である。   FIG. 16 is a wiring structure diagram (II-II line cross-sectional view) when the second wiring layer 32 is viewed from the ground side along the line II-II shown in FIG.

第２配線層３２には、２つの入力電圧用の配線パターン３２Ｖｉ‐１，Ｖｉ‐２（駆動用の信号ライン）、グラウンド（接地）用の配線パターン３２Ｇ（駆動用の信号ライン）、スイッチング用の配線パターン３２Ｓ（スイッチング用の信号ライン）、出力電圧用の配線パターン３２Ｖｏ（駆動用の信号ライン）、及びフィードバック用の配線パターン３２Ｆ（フィードバック用の信号ライン）が形成される。   The second wiring layer 32 includes two input voltage wiring patterns 32Vi-1 and Vi-2 (driving signal lines), a ground wiring pattern 32G (driving signal lines), and a switching circuit. Wiring pattern 32S (signal line for switching), wiring pattern 32V for output voltage (signal line for driving), and wiring pattern 32F for feedback (signal line for feedback) are formed.

また、第２配線層３２には、上述の第１配線層３１と接続するために入力電圧用のビア導体９２Ｖｉ、出力電圧用のビア導体９２Ｖｏ、及びグラウンド用のビア導体９２Ｇが形成され、第３配線層３３と接続するために２つの入力電圧用のビア導体９２Ｖｉ、２つの出力電圧用のビア導体９３Ｖｏ、２つのスイッチング用のビア導体９３Ｓ、及び２つのグラウンド用のビア導体９３Ｇが形成される。また、ＩＣチップ７の各種端子７１〜７４に接続される各種ビア導体９５Ｖｉ，９５Ｇ，９５Ｆ，９５Ｓが形成される。   The second wiring layer 32 is formed with an input voltage via conductor 92Vi, an output voltage via conductor 92Vo, and a ground via conductor 92G for connection to the first wiring layer 31 described above. In order to connect to the three wiring layers 33, two input voltage via conductors 92Vi, two output voltage via conductors 93Vo, two switching via conductors 93S, and two ground via conductors 93G are formed. The Further, various via conductors 95Vi, 95G, 95F, and 95S connected to the various terminals 71 to 74 of the IC chip 7 are formed.

入力電圧用の配線パターン３２Ｖｉ‐１の両端は、入力電圧用のビア導体９２Ｖｉ，９３Ｖｉ‐１に接続され、入力電圧用の配線パターン３２Ｖｉ‐２の両端は、入力電圧用のビア導体９３Ｖｉ‐２，９５Ｖｉに接続される。入力電圧用のビア導体９５Ｖｉは、ＩＣチップ７の入力電圧端子７１と接続される。   Both ends of the input voltage wiring pattern 32Vi-1 are connected to the input voltage via conductors 92Vi and 93Vi-1, and both ends of the input voltage wiring pattern 32Vi-2 are connected to the input voltage via conductor 93Vi-2. , 95Vi. The via conductor 95Vi for input voltage is connected to the input voltage terminal 71 of the IC chip 7.

また、出力電圧用の配線パターン３２Ｖｏの両端は、出力電圧用のビア導体９２Ｖｏ，９３Ｖｏに接続される。さらにまた、スイッチング用の配線パターン３２Ｓは、ＩＣチップ７のスイッチ端子７２に接続されるビア導体９５Ｓ、及びスイッチング用のビア導体９３Ｓと一体に接続される。また、グラウンド用の配線パターン３２Ｇは、ＩＣチップ７のグラウンド端子７３に接続されるビア導体９５Ｇ、及びグラウンド用のビア導体９２Ｇ，９３Ｇと一体に接続される。   Further, both ends of the output voltage wiring pattern 32Vo are connected to output voltage via conductors 92Vo and 93Vo. Furthermore, the switching wiring pattern 32S is integrally connected to the via conductor 95S connected to the switch terminal 72 of the IC chip 7 and the switching via conductor 93S. The ground wiring pattern 32G is integrally connected to the via conductor 95G connected to the ground terminal 73 of the IC chip 7 and the ground via conductors 92G and 93G.

このように形成された配線構造において、入力電圧用のビア導体９２Ｖｉ（第２ビア導体）と一体に接続されるビア導体９３Ｖｉ‐１は、図１９に示す、回路上の、抵抗Ｒ２に対応し、配線パターン３２Ｖｉ‐１は、この抵抗Ｒ２と抵抗Ｒ１とを接続するリード線Ｌ２に対応する。また、入力電圧用のビア導体９５Ｖｉと一体に接続されるビア導体９３Ｖｉ‐２（第１ビア導体）は、図１９に示す、回路上の、抵抗Ｒ３に対応し、配線パターン３２Ｖｉ‐２は、この抵抗Ｒ３とＩＣチップ７の入力電圧端子７１とを接続するリード線Ｌ３に対応する。   In the wiring structure thus formed, the via conductor 93Vi-1 connected integrally with the input voltage via conductor 92Vi (second via conductor) corresponds to the resistance R2 on the circuit shown in FIG. The wiring pattern 32Vi-1 corresponds to the lead wire L2 connecting the resistor R2 and the resistor R1. A via conductor 93Vi-2 (first via conductor) integrally connected to the input voltage via conductor 95Vi corresponds to the resistor R3 on the circuit shown in FIG. 19, and the wiring pattern 32Vi-2 is This corresponds to the lead wire L3 connecting the resistor R3 and the input voltage terminal 71 of the IC chip 7.

このように構成したことにより、図１９に基づいて説明すれば、リード線Ｌ４から入力側キャパシタＣ１に至る配線を、ＩＣチップ７と入力側キャパシタＣ１との接続、及び、入力電圧端子２１（ＶIN端子）と入力側キャパシタＣ１との接続において共用できる、すなわち、入力電圧端子２１と入力側キャパシタＣ１とを接続する配線、及び、入力側キャパシタＣ１とＩＣチップ７とを接続する配線の、それぞれ少なくとも一部を同一の配線として一体に形成することができる。これにより、両配線を別体に設ける場合に比して配線インピーダンスの低減を図ることができる。 With this configuration, referring to FIG. 19, the wiring from the lead wire L4 to the input side capacitor C1 is connected to the connection between the IC chip 7 and the input side capacitor C1, and the input voltage terminal 21 (V IN terminal) and the input side capacitor C1 can be shared, that is, a wiring connecting the input voltage terminal 21 and the input side capacitor C1, and a wiring connecting the input side capacitor C1 and the IC chip 7, respectively. At least a part can be integrally formed as the same wiring. Thereby, compared with the case where both wirings are provided separately, wiring impedance can be reduced.

また、入力電圧端子２１から流入する電流が、ＩＣチップ７と入力側キャパシタＣ１とを接続する配線の途中に設けられたビア導体９３Ｖｉ‐２（抵抗Ｒ３に対応）によって、ＩＣチップ７に直接流れ込むことが回避される一方、入力側キャパシタＣ１へ確実に流れ込むことができる。そして、ビア導体９３Ｖｉ‐２を形成するだけでなく、別々の入力電圧用の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２を形成することによって、入力側キャパシタＣ１への配線経路を確実に確保することができる。   Further, the current flowing from the input voltage terminal 21 flows directly into the IC chip 7 by the via conductor 93Vi-2 (corresponding to the resistor R3) provided in the middle of the wiring connecting the IC chip 7 and the input side capacitor C1. On the other hand, it is possible to surely flow into the input side capacitor C1. Then, not only the via conductor 93Vi-2 but also the separate input voltage wiring patterns 32Vi-1 and 32Vi-2 are formed, thereby reliably securing the wiring path to the input side capacitor C1. it can.

さらにまた、ＩＣチップ７と入力側キャパシタＣ１とを接続する配線の途中に介在する少なくとも２つのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２を形成したことにより、これらのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２に対応する回路上の抵抗Ｒ４，Ｒ５が並列に接続される等価回路となるので、配線インピーダンスを大幅に低減することが可能となる。   Furthermore, by forming at least two via conductors 94Vi-1 and 94Vi-2 in the middle of the wiring connecting the IC chip 7 and the input side capacitor C1, these via conductors 94Vi-1 and 94Vi-2 are formed. Since the resistors R4 and R5 on the circuit corresponding to are equivalent circuits connected in parallel, the wiring impedance can be greatly reduced.

ここで、フィードバック用の配線パターン３２Ｆの一部は、入力電圧用の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２、及びスイッチング用の配線パターン３２Ｓが延在する方向を横断（縦断）するように形成されることが好ましい。   Here, a part of the feedback wiring pattern 32F is formed so as to traverse (vertically) the direction in which the input voltage wiring patterns 32Vi-1 and 32Vi-2 and the switching wiring pattern 32S extend. It is preferable.

本実施形態（図１６）では、フィードバック用の配線パターン３２Ｆの一部が、ＩＣチップ７の長辺に沿って端子７１，７３と端子７２，７４との間、及び他の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２，３２Ｓを横断（縦断）するように形成されている。より具体的には、フィードバック用の配線パターン３２Ｆの一部が、ＩＣチップ７の略中央を通るように形成され、各種配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２，３２Ｓに対して略直交するように形成されている。   In the present embodiment (FIG. 16), a part of the feedback wiring pattern 32F extends along the long side of the IC chip 7 between the terminals 71 and 73 and the terminals 72 and 74, and another wiring pattern 32Vi-1. , 32Vi-2, 32S are formed so as to cross (longitudinal). More specifically, a part of the feedback wiring pattern 32F is formed so as to pass through substantially the center of the IC chip 7 so as to be substantially orthogonal to the various wiring patterns 32Vi-1, 32Vi-2, and 32S. Is formed.

このように形成することにより、各種信号ラインとの接触が最小限に抑えられるため、各種信号ラインとの相互干渉を回避できるだけでなく、各種信号ラインとの容量結合をも防止することができ、フィードバック用の信号ラインである配線パターン３２Ｆへのノイズの重畳を抑止又は遮断させて、フィードバック用の信号をより一層安定化させることができる。   By forming in this way, since contact with various signal lines is minimized, not only can mutual interference with various signal lines be avoided, but also capacitive coupling with various signal lines can be prevented. The feedback signal can be further stabilized by suppressing or blocking noise superposition on the wiring pattern 32F, which is a feedback signal line.

また、フィードバック用の配線パターン３２Ｆは、フィードバック端子７４、ビア導体９５Ｆ、及び、出力電圧用のビア導体９２Ｖｏ，９３Ｖｏ，９３Ｖｏに接続され、フィードバック用の配線パターン３２Ｆの少なくとも一部が、図１６に示す如く、電子部品内蔵基板２を平面視した状態において、ＩＣチップ７の載置領域（実装領域）Ａ７の外周（外枠）よりも内側に形成される。換言すれば、フィードバック用の配線パターン３２Ｆの少なくとも一部は、ＩＣチップ７の載置下であって、電子部品内蔵基板２を平面視した状態で（電子部品内蔵基板２の面方向において）ＩＣチップ７と重なり合うように形成される。さらに、フィードバック用の配線パターン３２Ｆが、インダクタ８から発生する漏れ磁束と略直交するように形成されているので、電子部品内蔵基板２は、フィードバック用の配線パターン３２Ｆに対するインダクタ８から発生する漏れ磁束の影響を最も受け難くさせることができる。   The feedback wiring pattern 32F is connected to the feedback terminal 74, the via conductor 95F, and the output voltage via conductors 92Vo, 93Vo, and 93Vo. At least a part of the feedback wiring pattern 32F is shown in FIG. As shown, the electronic component built-in substrate 2 is formed inside the outer periphery (outer frame) of the mounting area (mounting area) A7 of the IC chip 7 in a state in plan view. In other words, at least a part of the feedback wiring pattern 32F is under the placement of the IC chip 7 and in a state where the electronic component built-in substrate 2 is viewed in plan (in the plane direction of the electronic component built-in substrate 2). It is formed so as to overlap with the chip 7. Further, since the feedback wiring pattern 32F is formed so as to be substantially orthogonal to the leakage magnetic flux generated from the inductor 8, the electronic component built-in substrate 2 has the leakage magnetic flux generated from the inductor 8 with respect to the feedback wiring pattern 32F. Can be made the least affected.

また、フィードバック用の配線パターン３２Ｆの近くに、好ましくは、フィードバック用の配線パターン３２Ｆの少なくとも一部を取り囲むように、グラウンド用の配線パターン３２Ｇが形成される。グラウンド用の配線パターン３２Ｇは、電子部品内装基板２の両端部であってＩＣチップ７の側端部に形成されるグラウンド用のビア導体９３Ｇ，９３Ｇ、ＩＣチップ７のグラウンド端子７３に接続されるビア導体９５Ｇ、及びグラウンド用のビア導体９２Ｇ，９２Ｇが一体に形成されるグラウンド層（第２グラウンド層）を画成する。本実施形態（図１６）では、グラウンド用の配線パターン３２Ｇは、フィードバック用の配線パターン３２Ｆの周囲の他、スイッチング用の配線パターン３２Ｓの近くにも形成される。   Also, a ground wiring pattern 32G is preferably formed near the feedback wiring pattern 32F so as to surround at least a part of the feedback wiring pattern 32F. The ground wiring pattern 32G is connected to the ground via conductors 93G and 93G formed at both ends of the electronic component interior substrate 2 and at the side end of the IC chip 7, and the ground terminal 73 of the IC chip 7. A ground layer (second ground layer) in which the via conductor 95G and the ground via conductors 92G and 92G are integrally formed is defined. In the present embodiment (FIG. 16), the ground wiring pattern 32G is formed not only around the feedback wiring pattern 32F but also near the switching wiring pattern 32S.

このように、フィードバック用の配線パターン３２Ｆがインダクタ８から離間した第２配線層３２に形成されており、インダクタ８からより遠方に配置されているだけではなく、第２配線層３２において、フィードバック用の配線パターン３２ＦがＩＣチップ７の載置領域内に形成されており、且つ、ＩＣチップ７の載置下に配置されることにより、ＩＣチップ７が、インダクタ８から発生する漏れ磁束を遮断する媒体（シールド体、シールド層）として機能するので、インダクタ８の漏れ磁束によって影響を受けやすいフィードバック用の信号ラインである配線パターン３２Ｆへのノイズの重畳を抑止又は遮断させて安定化させることができる。   Thus, the feedback wiring pattern 32F is formed in the second wiring layer 32 spaced from the inductor 8, and is not only disposed farther from the inductor 8, but also in the second wiring layer 32 for feedback. The wiring pattern 32F is formed in the placement area of the IC chip 7 and disposed under the placement of the IC chip 7, so that the IC chip 7 blocks the leakage magnetic flux generated from the inductor 8. Since it functions as a medium (shield body, shield layer), it is possible to stabilize by suppressing or blocking noise superposition on the wiring pattern 32F, which is a feedback signal line that is easily affected by the leakage magnetic flux of the inductor 8. .

なお、フィードバック用の配線パターン３２Ｆは、平滑後の出力電圧を監視するためだけに形成された配線であることから、電流が僅かに流れる程度の細い配線パターンであればよい。また、このように形成されるフィードバック用の配線パターン３２Ｆは、その一方端である出力電圧用のビア導体９２Ｖｏ，９３Ｖｏ，９３Ｖｏから他方端であるフィードバック端子７４に向かって電流が流れ、この電流は、インダクタ８が基板上で流れる電流の方向と反対向きに流れている。これにより、フィードバック用の配線パターン３２Ｆには、インダクタ８から発生する磁界と反対向きの磁界（反磁界）が発生するので、インダクタ８から発生する漏れ磁束を少なからず軽減することができる。   Since the feedback wiring pattern 32F is a wiring formed only for monitoring the output voltage after smoothing, it may be a thin wiring pattern that allows current to flow slightly. Further, in the feedback wiring pattern 32F formed in this way, a current flows from the output voltage via conductors 92Vo, 93Vo, 93Vo at one end to the feedback terminal 74 at the other end, and this current is The inductor 8 flows in the direction opposite to the direction of the current flowing on the substrate. As a result, a magnetic field (demagnetizing field) opposite to the magnetic field generated from the inductor 8 is generated in the feedback wiring pattern 32F, so that the leakage magnetic flux generated from the inductor 8 can be reduced to some extent.

図１７は、図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の端子７１〜７４の端部から平面視したときの電子部品内蔵基板２の構造図（ＩＩＩ−ＩＩＩ線断面図）である。第３絶縁層４３の内部には、ＩＣチップ７が埋設され、ＩＣチップ７の各種端子７１〜７４及び第３配線層３３と接続するための各種ビア導体９３が形成される。これらの各種ビア導体９３は、ＩＣチップ７の一方側の端部に形成され、第２配線層３２に形成されたビア導体９３の略真上に設けられる。ＩＣチップ７は、インダクタ８側からより離間した側（接地側）に各種端子７１〜７４が配置されるように第３絶縁層４３内部に載置されている。   17 shows the electronic component built-in substrate 2 when the third insulating layer 43 is viewed from the end of the terminals 71 to 74 of the IC chip 7 arranged on the ground side along the line III-III shown in FIG. It is structural drawing (III-III sectional view taken on the line). Inside the third insulating layer 43, the IC chip 7 is embedded, and various via conductors 93 for connecting to the various terminals 71 to 74 of the IC chip 7 and the third wiring layer 33 are formed. These various via conductors 93 are formed at one end of the IC chip 7 and are provided almost directly above the via conductors 93 formed in the second wiring layer 32. The IC chip 7 is placed inside the third insulating layer 43 so that the various terminals 71 to 74 are arranged on the side farther from the inductor 8 side (ground side).

図１８は、図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図（ＩＶ−ＩＶ線断面図）である。第３配線層３３には、入力電圧用の配線パターン３３Ｖｉ、グラウンド用の配線パターン３３Ｇ、スイッチング用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏが形成される。   18 is a wiring structure diagram (IV-IV line cross-sectional view) when the third wiring layer 33 is viewed from the ground side along the line IV-IV shown in FIG. In the third wiring layer 33, a wiring pattern 33Vi for input voltage, a wiring pattern 33G for ground, a wiring pattern 33S for switching, and a wiring pattern 33Vo for output voltage are formed.

入力電圧用の配線パターン３３Ｖｉは、第３配線層３３に設けられた４つの入力電圧用のビア導体９３Ｖｉ‐１、９３Ｖｉ‐２、９４Ｖｉ‐１、９４Ｖｉ‐２と一体に接続されている。４つの入力電圧用のビア導体９３Ｖｉ‐１、９３Ｖｉ‐２、９４Ｖｉ‐１、９４Ｖｉ‐２のうち、一方の入力電圧用のビア導体９３Ｖｉ‐１は、図１９に示す抵抗Ｒ２，他方の入力電圧用のビア導体９３Ｖｉ‐２は、図１９に示す抵抗Ｒ３に対応する。また、一方の入力電圧用のビア導体９４Ｖｉ‐１は、図１９に示す抵抗Ｒ４，他方の入力電圧用のビア導体９４Ｖｉ‐２は、図１９に示す抵抗Ｒ５に対応する。このように、回路上、等価な抵抗Ｒ２，Ｒ３のそれぞれの値は、等価であっても良いが、抵抗Ｒ４，Ｒ５のそれぞれの値より大きい値であることが好ましい。そして、入力電圧用の配線パターン３３Ｖｉは、並列に接続された抵抗Ｒ２，Ｒ３と抵抗Ｒ４，Ｒ５とをそれぞれ並列に接続する結線と、これら並列群を直列に接続する結線とに相当するリード線Ｌ４に対応する。   The input voltage wiring pattern 33Vi is integrally connected to four input voltage via conductors 93Vi-1, 93Vi-2, 94Vi-1, and 94Vi-2 provided in the third wiring layer 33. Of the four input voltage via conductors 93Vi-1, 93Vi-2, 94Vi-1, and 94Vi-2, one of the input voltage via conductors 93Vi-1 includes the resistor R2 shown in FIG. 19 and the other input voltage. The via conductor 93Vi-2 for use corresponds to the resistor R3 shown in FIG. Further, one input voltage via conductor 94Vi-1 corresponds to the resistor R4 shown in FIG. 19, and the other input voltage via conductor 94Vi-2 corresponds to the resistor R5 shown in FIG. Thus, in the circuit, each of the equivalent resistances R2 and R3 may be equivalent, but is preferably larger than each of the resistances R4 and R5. The input voltage wiring pattern 33Vi is a lead wire corresponding to a connection connecting the resistors R2 and R3 and resistors R4 and R5 connected in parallel to each other and a connection connecting these parallel groups in series. Corresponds to L4.

ここで、本実施形態とは異なり、例えば、配線インピーダンスの低減を図ることを目的に配線パターン３２Ｖｉ−１，３２Ｖｉ−２をまとめて１つのパターンとすると、抵抗Ｒ２、抵抗Ｒ３は並列接続となるため、新たに配線Ｎ３ができることとなる。したがって、入力側の電流が、抵抗Ｒ２から、抵抗Ｒ３，Ｒ４，Ｒ５を通らず，そのまま入力電圧端子７１へ流入してしまうことになる。このため、もし、入力電圧が低下してしまい、その結果、入力電圧が出力電圧よりも低くなった場合には、電流の逆流を回避することが極めて難しく、また、制御回路Ｃのスッチング動作に伴って変動する入力電圧の影響も大きくなる傾向にある。また例えば、抵抗Ｒ２、抵抗Ｒ４、抵抗Ｒ５、抵抗Ｒ３をその順（又はその逆順）で直列に（言わば、「一筆書き」状に、又は、一気通貫的に）接続し、抵抗Ｒ４と抵抗Ｒ５との結線に、グラウンドに接続された入力側キャパシタＣ１を接続する回路構成の場合には、配線インピーダンスが比較的大きくなる傾向にあることから、電源としての効率を考慮すると抵抗Ｒ４と抵抗Ｒ５とを並列接続することが好ましい。   Here, unlike this embodiment, for example, if the wiring patterns 32Vi-1 and 32Vi-2 are combined into one pattern for the purpose of reducing the wiring impedance, the resistors R2 and R3 are connected in parallel. Therefore, a new wiring N3 is created. Therefore, the current on the input side flows from the resistor R2 to the input voltage terminal 71 as it is without passing through the resistors R3, R4, and R5. For this reason, if the input voltage decreases and, as a result, the input voltage becomes lower than the output voltage, it is extremely difficult to avoid the backflow of current, and the switching operation of the control circuit C is difficult. Along with this, the influence of the varying input voltage tends to increase. Further, for example, the resistor R2, the resistor R4, the resistor R5, and the resistor R3 are connected in series (or in the reverse order) in series (in other words, in a “one-stroke stroke” shape or in a stroke), and the resistor R4 and the resistor R3 are connected. In the case of a circuit configuration in which the input side capacitor C1 connected to the ground is connected to the connection to R5, the wiring impedance tends to be relatively large. Therefore, when considering the efficiency as a power source, the resistors R4 and R5 Are preferably connected in parallel.

先にも関連して述べたとおり、本実施形態（図１９参照）の如く、回路上の２点Ｎ１，Ｎ２間が相対的に低いインピーダンスで電気的に接続される状態（短絡）となるように、第３配線層３３に、配線パターン３３Ｖｉが、ビア導体９３Ｖｉ‐１，９３Ｖｉ‐２，９４Ｖｉ‐１，９４Ｖｉ‐２と一体になるように形成されているので、入力電圧が入力される入力電圧端子２１と入力側キャパシタＣ１を接続する配線、及び入力側キャパシタＣ１とＩＣチップ７とを接続する配線のそれぞれの少なくとも一部を同一の配線として一体に形成することができる。よって、本実施形態によれば、上述した抵抗Ｒ２，Ｒ４，Ｒ５，Ｒ３を直列に接続し且つ抵抗Ｒ４，Ｒ５間に入力側キャパシタＣ１を接続した構成に起因して生じ得る電流の逆流等の不都合を、有効に回避することができる。   As described above, as in the present embodiment (see FIG. 19), the two points N1 and N2 on the circuit are electrically connected with a relatively low impedance (short circuit). Furthermore, since the wiring pattern 33Vi is formed in the third wiring layer 33 so as to be integrated with the via conductors 93Vi-1, 93Vi-2, 94Vi-1, 94Vi-2, the input voltage is input. At least a part of the wiring connecting the voltage terminal 21 and the input side capacitor C1 and the wiring connecting the input side capacitor C1 and the IC chip 7 can be integrally formed as the same wiring. Therefore, according to the present embodiment, the above-described resistance R2, R4, R5, R3 are connected in series and the input side capacitor C1 is connected between the resistors R4, R5. Inconvenience can be effectively avoided.

また、このように形成することにより、回路上では、抵抗Ｒ２，Ｒ３間の結線が分断され得る。このため、入力側の電流が一気に入力側キャパシタＣ１を通らずに入力電圧端子７１まで流れることが防止され、その結果、入力電圧の降下に伴う電流の逆流を防止することができる。また、入力電圧端子２１及び入力側キャパシタＣ１が接続される配線、並びに、入力電圧端子７１及び入力側キャパシタＣ１が接続される配線が、ＩＣチップ７の入力電圧端子７１が形成される層とは異なる層である配線層３３においてで短絡されているため、制御回路Ｃのスイッチング動作に伴う入力電圧の変動による影響を、無視し得る程度にまで軽減し得る。さらに、２つのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２を設け、配線パターン３３Ｖｉと一体に接続することにより、抵抗Ｒ４と抵抗Ｒ５とが並列に接続されるので、これによっても配線インピーダンスを低減することができる。   Moreover, by forming in this way, the connection between the resistors R2 and R3 can be cut off on the circuit. For this reason, it is possible to prevent the current on the input side from flowing all the way to the input voltage terminal 71 without passing through the input side capacitor C1, and as a result, it is possible to prevent the backflow of the current due to the drop in the input voltage. In addition, the wiring to which the input voltage terminal 21 and the input side capacitor C1 are connected and the wiring to which the input voltage terminal 71 and the input side capacitor C1 are connected are the layers in which the input voltage terminal 71 of the IC chip 7 is formed. Since the wiring layer 33 which is a different layer is short-circuited, the influence due to the fluctuation of the input voltage accompanying the switching operation of the control circuit C can be reduced to a negligible level. Further, by providing two via conductors 94Vi-1 and 94Vi-2 and connecting them integrally with the wiring pattern 33Vi, the resistance R4 and the resistance R5 are connected in parallel, which also reduces the wiring impedance. Can do.

グラウンド用の配線パターン３３Ｇは、第３配線層３３下に載置されるＩＣチップ７の載置領域Ａ７よりも外側に形成されたグラウンド層（言わば、第１グラウンド層）であって、本実施形態では、入力電圧用の配線パターン３３Ｖｉ、スイッチング用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏが形成された領域を除く、インダクタ８の載置領域（実装領域）の略全域を覆うように形成される。このように、グラウンド用の配線パターン３３Ｇは、ＩＣチップ７の載置領域Ａ７、及びインダクタ８の載置領域を覆うように形成されるため、優れた電磁波シールドとして機能する。   The ground wiring pattern 33G is a ground layer (in other words, a first ground layer) formed outside the placement area A7 of the IC chip 7 placed under the third wiring layer 33. In the embodiment, the mounting region (mounting region) of the inductor 8 except for the region where the wiring pattern 33Vi for input voltage, the wiring pattern 33S for switching, and the wiring pattern 33Vo for output voltage are formed is covered. Formed. Thus, since the ground wiring pattern 33G is formed so as to cover the placement area A7 of the IC chip 7 and the placement area of the inductor 8, it functions as an excellent electromagnetic wave shield.

このように、前述の如く、第２配線層３２に形成させたグラウンド層に加え、インダクタ８とＩＣチップ７との間の第３配線層３３に、ＩＣチップ７を覆うように広範囲に亘るグラウンド層を形成させることにより、インダクタ８の表面から発生する漏れ磁束に起因する電磁波ノイズの影響を、大幅に抑制又は遮断することが可能となる。加えて、第２配線層３２に形成される様々な信号ラインの相互干渉が防止され得る。さらに、制御回路Ｃにおけるスイッチング制御の際に発生し易いノイズの発生をも防止することができる。   As described above, in addition to the ground layer formed on the second wiring layer 32, the third wiring layer 33 between the inductor 8 and the IC chip 7 covers a wide range of ground so as to cover the IC chip 7. By forming the layer, the influence of electromagnetic noise caused by the leakage magnetic flux generated from the surface of the inductor 8 can be significantly suppressed or blocked. In addition, mutual interference of various signal lines formed in the second wiring layer 32 can be prevented. Furthermore, it is possible to prevent the occurrence of noise that is likely to occur during switching control in the control circuit C.

また、第３配線層３３に形成されるグラウンド層は、入力電圧用の配線パターン３３Ｖｉと出力電圧用の配線パターン３３Ｖｏとの間に形成されることが望ましい。このように形成することで、第３配線層３３に形成される入力側の信号ラインと出力側の信号ラインとがグラウンド層を介して分断されるため、両信号ラインの相互干渉を防止することができ、電子部品内蔵基板２の動作が安定する。   The ground layer formed in the third wiring layer 33 is preferably formed between the input voltage wiring pattern 33Vi and the output voltage wiring pattern 33Vo. By forming in this way, the input-side signal line and the output-side signal line formed in the third wiring layer 33 are separated through the ground layer, thereby preventing mutual interference between both signal lines. Thus, the operation of the electronic component built-in substrate 2 is stabilized.

図１９は、図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図（Ｖ−Ｖ線断面図）である。第４配線層３４は、入力電圧用の配線パターン３４Ｖｉ、グラウンド用の配線パターン３４Ｇ、スイッチング用の配線パターン３４Ｓ、及び出力電圧用の配線パターン３４Ｖｏから構成され、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖは、入力電圧用のビア導体９４Ｖｉ‐１，９４Ｖｉ‐２、グラウンド用のビア導体９４Ｇ、スイッチ要のビア導体９４Ｓ、出力電圧用のビア導体９４Ｖｏのそれぞれに接続される。   FIG. 19 is a wiring structure diagram (sectional view taken along the line VV) when the fourth wiring layer 34 is viewed from the ground side along the line VV shown in FIG. 14. The fourth wiring layer 34 includes an input voltage wiring pattern 34Vi, a ground wiring pattern 34G, a switching wiring pattern 34S, and an output voltage wiring pattern 34Vo. The wiring patterns 34Vi, 34G, and 34S, respectively. , 34V are connected to the via conductors 94Vi-1 and 94Vi-2 for input voltage, the via conductor 94G for ground, the via conductor 94S for switching, and the via conductor 94V for output voltage, respectively.

そして、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖｏ上に、電極パッド６１〜６６が設置される。各電極パッド６１〜６６は、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖｏの領域内であって、インダクタ８又はキャパシタＣ１，Ｃ２が載置される領域の端部よりも外側に配置されるように形成されている。そして、電極パッド６１，６２上にインダクタ８が載置され、電極パッド６３，６４上に入力側キャパシタＣ１が載置され、電極パッド６５，６６上に出力側キャパシタＣ２が載置されることにより、インダクタ８及びキャパシタＣ１，Ｃ２が実装されたＤＣＤＣコンバータ１を得ることができる。   And electrode pads 61-66 are installed on each wiring pattern 34Vi, 34G, 34S, and 34Vo. Each of the electrode pads 61 to 66 is disposed in the region of the respective wiring pattern 34Vi, 34G, 34S, 34Vo and outside the end of the region where the inductor 8 or the capacitors C1, C2 are placed. Is formed. The inductor 8 is placed on the electrode pads 61 and 62, the input-side capacitor C1 is placed on the electrode pads 63 and 64, and the output-side capacitor C2 is placed on the electrode pads 65 and 66. The DCDC converter 1 in which the inductor 8 and the capacitors C1 and C2 are mounted can be obtained.

以上のとおり、本実施形態によれば、ＩＣチップ７と入力側キャパシタＣ１とを接続する配線、及び、入力電圧端子２１と入力側キャパシタＣ１とを接続する配線の少なくとも一部を同一の配線として一体に形成したので、両配線を別体に設ける場合に比して配線インピーダンスの低減を図ることができる。   As described above, according to the present embodiment, at least a part of the wiring connecting the IC chip 7 and the input side capacitor C1 and the wiring connecting the input voltage terminal 21 and the input side capacitor C1 are the same wiring. Since they are integrally formed, the wiring impedance can be reduced as compared with the case where both wirings are provided separately.

また、ＩＣチップ７の入力電圧端子７１が接続される配線層３２と入力側キャパシタＣ１が接続される配線層３４との間に、抵抗成分として作用するビア導体９３Ｖｉ‐２を形成したので、入力電圧端子２１から流入する電流がＩＣチップ７に直接流れ込むことが回避される一方、入力側キャパシタＣ１へ確実に流れ込むことができる。さらにまた、これにより、入力側キャパシタＣ１の本来の機能を保持することができるので、電源モジュールであるＤＣＤＣコンバータ１の回路等の誤動作を確実に防止して正確な動作を定常的に維持することが可能となる。   Further, since the via conductor 93Vi-2 acting as a resistance component is formed between the wiring layer 32 to which the input voltage terminal 71 of the IC chip 7 is connected and the wiring layer 34 to which the input side capacitor C1 is connected, While the current flowing from the voltage terminal 21 is prevented from flowing directly into the IC chip 7, it can surely flow into the input side capacitor C1. Furthermore, this allows the original function of the input-side capacitor C1 to be maintained, so that the malfunction of the circuit of the DCDC converter 1 that is a power supply module is surely prevented and accurate operation is constantly maintained. Is possible.

また、ＩＣチップ７の入力電圧端子７１が形成される層とは異なる層である配線層３３において、入力電圧端子２１及び入力側キャパシタＣ１が接続される配線、並びに、入力電圧端子７１及び入力側キャパシタＣ１が接続される配線を短絡させ、同一の配線としたので、配線インピーダンスを一層低減することができる。さらに、これにより、入力電圧の降下に伴う電流の逆流をより確実に防止することができる。さらにまた、２つのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２を設け、配線パターン３３Ｖｉと一体に接続することにより、配線インピーダンスの更なる低減が可能となる。   In the wiring layer 33 which is a layer different from the layer where the input voltage terminal 71 of the IC chip 7 is formed, the wiring to which the input voltage terminal 21 and the input side capacitor C1 are connected, and the input voltage terminal 71 and the input side Since the wiring to which the capacitor C1 is connected is short-circuited to be the same wiring, the wiring impedance can be further reduced. Furthermore, this makes it possible to more reliably prevent a backflow of current accompanying a drop in input voltage. Furthermore, by providing two via conductors 94Vi-1 and 94Vi-2 and connecting them integrally with the wiring pattern 33Vi, the wiring impedance can be further reduced.

加えて、インダクタ８とフィードバック用の信号ラインである配線パターン３２Ｆとの間の第３配線層３３に、所定の接地電位と接続されるグラウンド用の配線パターン３３ＧをＩＣチップ７の載置領域Ａ７より外側に形成し、且つ、電子部品内蔵基板２の面方向における配線パターン３３Ｇを介して入力信号ラインと出力信号ラインと形成したので、インダクタ８からの漏れ磁束を大幅に遮断することができるとともに、両信号ラインの相互干渉が防止され、ノイズ抑止効果が高められ、その結果、モジュール動作の更なる安定化を図ることができる。   In addition, a ground wiring pattern 33G connected to a predetermined ground potential is provided on the third wiring layer 33 between the inductor 8 and the wiring pattern 32F which is a signal line for feedback. Since the input signal line and the output signal line are formed outside through the wiring pattern 33G in the surface direction of the electronic component built-in substrate 2, the leakage magnetic flux from the inductor 8 can be largely blocked. The mutual interference between both signal lines is prevented, and the noise suppression effect is enhanced. As a result, the module operation can be further stabilized.

なお、上述したとおり、発発明は上記の各実施形態に限定されるものではなく、その要旨を変更しない限度において、これまでに適宜述べたとおり、様々な変形が可能である。   As described above, the invention is not limited to each of the above-described embodiments, and various modifications are possible as described above as long as the gist of the invention is not changed.

以上説明したとおり、本発明の電源モジュールは、入力側キャパシタの機能を保持しつつ、配線インピーダンスを低減することができ、これにより、インダクタ等の電子部品の近傍に配置されるＩＣチップ等の電子部品の安定な動作を確保し、且つ、誤動作を確実に防止することができるとともに、信頼性すなわち純度の高い信号伝送を行うことができるので、電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、並びにそれらの生産、製造等に広く且つ有効に利用することができる。   As described above, the power supply module of the present invention can reduce the wiring impedance while maintaining the function of the input-side capacitor, whereby the electronic chip such as an IC chip disposed in the vicinity of an electronic component such as an inductor. It is possible to ensure stable operation of components and to prevent malfunction, and to perform signal transmission with high reliability, that is, high purity. Therefore, equipment, devices, systems, and various devices that incorporate electronic components. In particular, it can be widely and effectively used for those that require miniaturization and high performance as well as production and production thereof.

１…ＤＣＤＣコンバータ（電源モジュール）、２…電子部品内蔵基板、３…コア基板、Ｃ…制御回路、Ｓ１，Ｓ２…スイッチ回路、７…ＩＣチップ（第１電子部品）、Ａ７…ＩＣチップの載置領域（実装領域）、８，Ｌ…インダクタ（第２電子部品）、Ｃ１…入力側キャパシタ（コンデンサ），Ｃ２…出力側キャパシタ（コンデンサ）、２１…電子部品内蔵基板の入力電圧端子（第１入力端子）、２２…電子部品内蔵基板の出力電圧端子、２３…電子部品内蔵基板のグラウンド端子、３１〜３４…配線層、３２Ｆ…フィードバック用の配線パターン（フィードバック用の信号ライン）、３２Ｖｉ−１，３２Ｖｉ−２…入力電圧用の配線パターン（駆動用の信号ライン）、３２Ｖｏ…出力電圧用の配線パターン、３２Ｓ…スイッチング用の配線パターン（スイッチング用の信号ライン）、３２Ｇ…グラウンド用の配線パターン（駆動用の信号ライン，第２グラウンド層）、３３Ｇ…グラウンド用の配線パターン（第１グラウンド層）、４１〜４５…絶縁層、６１〜６６…電極パッド、７１…入力電圧用の端子（第２入力端子）、７２…スイッチ端子、７３…グラウンド端子、７４…フィードバック端子、８１…接合部、９２Ｖｉ…ビア導体（第２ビア導体）、９３Ｖｉ‐２…ビア導体（第１ビア導体），９４Ｖｉ‐１，９４Ｖｉ‐２…ビア導体、９２〜９５…ビア導体、９２Ｈ〜９５Ｈ…ビアホール、ＶIN…入力電圧、ＶOUT…出力電圧。 DESCRIPTION OF SYMBOLS 1 ... DCDC converter (power supply module), 2 ... Electronic component built-in board, 3 ... Core board, C ... Control circuit, S1, S2 ... Switch circuit, 7 ... IC chip (1st electronic component), A7 ... Mount of IC chip Placement region (mounting region), 8, L... Inductor (second electronic component), C1... Input side capacitor (capacitor), C2... Output side capacitor (capacitor), 21. Input terminal), 22 ... Output voltage terminal of the electronic component built-in substrate, 23 ... Ground terminal of the electronic component built-in substrate, 31-34 ... Wiring layer, 32F ... Wiring pattern for feedback (signal line for feedback), 32Vi-1 , 32Vi-2 ... wiring pattern for input voltage (signal line for driving), 32Vo ... wiring pattern for output voltage, 32S ... wiring for switching Turn (signal line for switching), 32G... Wiring pattern for ground (signal line for driving, second ground layer), 33G... Wiring pattern for ground (first ground layer), 41 to 45... Insulating layer, 61-66 ... electrode pads, 71 ... terminals for input voltage (second input terminals), 72 ... switch terminals, 73 ... ground terminals, 74 ... feedback terminals, 81 ... junctions, 92Vi ... via conductors (second via conductors) ), 93Vi-2 ... via conductor (first via conductor), 94Vi-1, 94Vi-2 ... via conductor, 92-95 ... via conductor, 92H-95H ... via hole, VIN ... input voltage, VOUT ... output voltage .

Claims (5)

電子部品が内蔵された基板と、
前記基板上に載置され、且つ、所定の接地電位に接続される入力側キャパシタと、
前記基板に設けられ、且つ、入力電圧が入力される第１入力端子と、
を備え、
前記第１入力端子は、前記入力側キャパシタと電気的に接続され、
前記電子部品は、前記基板に設けられた第１ビア導体を介して前記入力側キャパシタと電気的に接続されている、
電源モジュール。 A board with built-in electronic components;
An input-side capacitor mounted on the substrate and connected to a predetermined ground potential;
A first input terminal provided on the substrate and receiving an input voltage;
With
The first input terminal is electrically connected to the input-side capacitor;
The electronic component is electrically connected to the input-side capacitor via a first via conductor provided on the substrate.
Power supply module. 前記第１入力端子は、前記基板に設けられた第２ビア導体を介して前記入力側キャパシタと電気的に接続されている、
請求項１記載の電源モジュール。 The first input terminal is electrically connected to the input-side capacitor via a second via conductor provided on the substrate.
The power supply module according to claim 1. 前記第１入力端子及び前記電子部品は、前記入力側キャパシタを構成する一対の電極のうち接地されていない方の電極に接続されている、
請求項１又は２記載の電源モジュール。 The first input terminal and the electronic component are connected to a non-grounded electrode of a pair of electrodes constituting the input-side capacitor,
The power supply module according to claim 1 or 2. 前記電子部品は、前記入力電圧に応じた電圧が入力される第２入力端子を有し、
前記第１入力端子及び前記入力側キャパシタが接続される配線、並びに、前記第２入力端子及び前記入力側キャパシタが接続される配線は、前記第２入力端子が形成される層とは異なる層で短絡されている、
請求項１乃至３のいずれか１項記載の電源モジュール。 The electronic component has a second input terminal to which a voltage corresponding to the input voltage is input,
The wiring to which the first input terminal and the input side capacitor are connected and the wiring to which the second input terminal and the input side capacitor are connected are layers different from the layer where the second input terminal is formed. Shorted,
The power supply module according to any one of claims 1 to 3. 前記基板上に載置され、且つ、前記基板に内蔵された電子部品とは異なる電子部品を備え、
前記電子部品は、前記第２入力端子は、前記異なる電子部品とは反対側を向くように配置される、
請求項１乃至４のいずれか１項記載の電源モジュール。 An electronic component mounted on the substrate and different from the electronic component built in the substrate;
The electronic component is arranged such that the second input terminal faces away from the different electronic component.
The power supply module according to claim 1.
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