JP2011135723A

JP2011135723A - スイッチング電源の制御回路

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Publication number: JP2011135723A
Application number: JP2009294108A
Authority: JP
Inventors: Seiji Shinagawa; 盛治品川; Shigeru Hisada; 茂久田
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2009-12-25
Filing date: 2009-12-25
Publication date: 2011-07-07

Abstract

【課題】端子数の増加を抑制しつつ、スイッチング電源に設けられたスイッチ素子のデッドタイムを確実に確保すること。
【解決手段】スイッチング電源１は、スイッチ素子Ｑ１、Ｑ２と、スイッチ素子Ｑ１、Ｑ２を制御する制御手段３０と、を備える。スイッチ素子Ｑ１は、制御手段３０に設けられたスイッチ素子Ｑ１Ｈ、Ｑ１Ｌによりスイッチングし、スイッチ素子Ｑ２は、制御手段３０に設けられたスイッチ素子Ｑ２Ｈ、Ｑ２Ｌによりスイッチングする。制御手段３０は、比較器ＣＭＰ１、ＣＭＰ２を用いて過電流保護および共振外れ保護を行う。これら過電流保護および共振外れ保護では、スイッチ素子ＳＷをオン状態にしてキャパシタＣ６を急速放電させるとともに、スイッチ素子Ｑ１、Ｑ２をオフ状態にする。
【選択図】図２

Description

本発明は、スイッチング電源の制御回路に関する。

図６に、従来の技術の一例として複合電流共振ブリッジコンバータ回路におけるスイッチ素子の駆動ブロックを模式的に示す。この図に示すように、従来の複合電流共振ブリッジコンバータ回路におけるスイッチ素子の駆動ブロックは、主に、パルス発生器と、ドライブ部と、スイッチ素子とから構成されている。

この図に示すようなコンバータは、入力電圧源からの入力電圧をハイサイドスイッチ素子Ｑ１２およびローサイドスイッチ素子Ｑ１１で交互にスイッチングすることにより、接続された共振コンデンサＣｒ、トランスＴｒａｎｓ、およびスイッチ素子両端容量Ｃ１１、Ｃ１２の間に流れる電流を変化させて、トランスＴｒａｎｓの出力側に接続された整流回路および負荷に、所望のエネルギーを伝達するものである。

ところが、この種の複合電流共振ブリッジコンバータ回路では、スイッチ素子Ｑ１１、Ｑ１２のＶｇｓの引抜きに相当の時間が要する場合において、スイッチ素子Ｑ１１、Ｑ１２の接続点電圧ＶＳが変化しているタイミングで、パルス発生器から次のゲートパルスが送出されてしまった場合に、図７の（３）、（７）、（１１）のタイミングでスイッチ素子Ｑ１１またはスイッチ素子Ｑ１２に過大サージ電流ストレスが発生する。この問題は、ゲートのオフ時間を長くすることで対策可能だが、スイッチングの高周波化は難しくなってしまう。

上述の問題に対して、図８および図９に示すように、全ての発振可能周波数および全てのインピーダンス条件に対しても、駆動パルス幅過剰による過大サージ電流ストレスのないスイッチングを実現する技術が知られている（例えば、特許文献１参照。）。

特許文献１に示された回路は、図８に示すように、高圧側パルス制限回路３０４と、低圧側パルス制限回路３０５とが、いずれもＡＮＤ回路で構成されている。また、３１４は容量３１１とインピーダンス素子３１３とで構成されるスナバ回路における充電電流を検出するための充電電流検出回路であり、コンパレータ３１５と基準電圧源３１６とから構成されている。３１７は、上述のスナバ回路における放電電流を検出するための放電電流検出回路であり、コンパレータ３１８、基準電圧源３１９、抵抗３２０、およびツェナーダイオード３２１とから構成されている。

図９は図８に示した回路における各部の動作波形図である。図９において、（イ）は図８におけるａ点の電圧、（ロ）はｂ点の電圧、（ハ）はスイッチ素子３０６の端子間電圧、（ニ）はスイッチ素子３０７の端子間電圧、（ホ）はｃ点の電圧、（ヘ）はｄ点の電圧、（ト）はｅ点の電圧、（チ）はｆ点の電圧、（リ）はｇ点の電圧、（ヌ）は励磁インダクタンスである共振インダクタンス３２４に流れる電流である。

スイッチ素子３０６が導通していて、それが時刻ｔ２１で開放される直前においては、入力電圧源３０１からスイッチ素子３０６、共振コンデンサ３２２、共振インダクタンス３２３、共振インダクタンス３２４とトランス３２５の並列回路を通り、入力電圧源３０１に戻る経路で共振電流が流れている。

時刻ｔ２１でスイッチ素子３０６が開放されると、共振電流は、共振コンデンサ３２２から共振インダクタンス３２３、共振インダクタンス３２４（または共振インダクタンス３２４とトランス３２５の並列回路に分流しながら）、インピーダンス素子３１３、容量３１１を通って共振コンデンサに戻る経路と、共振コンデンサ３２２から共振インダクタンス３２３、共振インダクタンス３２４（または共振インダクタンス３２４とトランス３２５の並列回路に分流しながら）、入力電圧源３０１、容量３１０、インピーダンス素子３１２を通って共振コンデンサ３２２に戻る経路と、を流れ、容量３１１の放電と容量３１０の充電とが行われる。このとき、ｈ点の電圧は電源電圧から次第に低下し、これはダイオード３０９が順方向にバイアスされて導通する時刻ｔ２３の時刻まで続く。

この時刻ｔ２１〜ｔ２３までの期間のｈ点の電位の低下に対応して、スイッチ素子３０６およびスイッチ素子３０７の端子間電圧は図９の（ハ）および（ニ）に示すようになる。また、この時刻ｔ２１〜ｔ２３の期間では、インピーダンス素子３１３に容量３１１の放電電流が流れ、ｃ点には図９の（ホ）に示すような負電圧が発生している。

そこで、このｃ点の電位を、スナバ回路の放電電流検出回路３１７の中で、一方が適当なプラスの電位に固定された抵抗３２０とツェナーダイオード３２１の直列回路によって、正電位にレベルシフトしてコンパレータ３１８の非反転入力端子に接続し、同時にコンパレータ３１８の反転入力端子は適当な電位に設定された基準電圧源３１９に接続しておくことによって、ｅ点には図９の（ト）に示すような信号が発生する。

そこで、図９の（ロ）に示すｂ点の電位、すなわち、スイッチ素子３０７のパルス駆動信号とｅ点の信号を低圧側パルス制限回路３０５のＡＮＤゲートに入力することによって、時刻ｔ２１〜ｔ２３の期間にはスイッチ素子３０７の駆動パルス出力は禁止され、ｇ点の電位は図９の（リ）のようになる。

このような動作によって、時刻ｔ２１でスイッチ素子３０６が開放された後、時刻ｔ２２にパルス駆動回路３０３から図９の（ロ）に示すようなスイッチ素子３０７を駆動する信号は出力されていても、図９の（ト）に示すｅ点の信号によりこの駆動信号は阻止されているため、スイッチ素子３０７はオンにされず、ｈ点の電位が下がり、ダイオード３０９が順バイアスされる時刻ｔ２３になるまでは、スイッチ素子３０７は導通されない。

次に、時刻ｔ２３でダイオード３０９が導通し同時にスイッチ素子３０７が導通すると、回路には、共振コンデンサ３２２、共振インダクタンス３２３、共振インダクタンス３２４とトランス３２５の並列回路、スイッチ素子３０７を通って共振コンデンサ３２２に戻る経路で電流が流れる。次に、時刻ｔ２３〜ｔ２４の期間に、上述の電流は共振動作によって反転し、同じ経路を逆方向に流れる。

次に、時刻ｔ２４でスイッチ素子３０７が開放されると、共振電流は、共振コンデンサ３２２からインピーダンス素子３１２、容量３１０、入力電圧源３０１、共振インダクタンス３２４とトランス３２５の並列回路、共振インダクタンス３２３を通って、共振コンデンサ３２２に戻る経路と、共振コンデンサ３２２から容量３１１、インピーダンス素子３１３、共振インダクタンス３２４とトランス３２５の並列回路、共振インダクタンス３２３を通って共振コンデンサ３２２に戻る経路と、を流れるようになり、容量３１０の放電と容量３１１の充電とが行われる。これにより、ｈ点の電圧は次第に上昇し、これはダイオード３０８が順方向にバイアスされて導通する時刻ｔ２６まで続く。

また、この時刻ｔ２４〜ｔ２６までの期間のｈ点の電圧の上昇に対応して、スイッチ素子３０６およびスイッチ素子３０７の端子間電圧は図９の（ハ）および（ニ）に示すようになる。

また、この時刻ｔ２４〜ｔ２６の期間では、インピーダンス素子３１３に容量３１１の充電電流が流れ、ｃ点には図９の（ホ）に示すような正電圧が発生している。そこで、このｃ点の電位をスナバ回路の充電電流検出回路３１４の中のコンパレータ３１５の反転入力端子に接続し、同時にコンパレータ３１５の非反転入力端子は適当な電圧に設定された基準電圧源３１６に接続しておくことによって、コンパレータ３１５の出力ｄ点には図９の（ヘ）に示すような信号が発生する。

そこで、図９の（イ）に示すａ点の電位、すなわち、スイッチ素子３０６のパルス駆動信号とｄ点の信号とを、高圧側パルス制限回路３０４のＡＮＤゲートに入力することによって、時刻ｔ２４〜ｔ２６の期間では、スイッチ素子３０６のパルス駆動信号が禁止され、ｆ点の電位は図９の（チ）に示すようになる。

このような動作によって、時刻ｔ２４でスイッチ素子３０７が開放された後に、時刻ｔ２５でパルス駆動回路３０３から図９の（イ）に示すようなスイッチ素子３０６を駆動する信号は出力されているが、図９の（ヘ）に示すｄ点の信号により阻止されるため、ｈ点の電位が上昇してダイオード３０８が順バイアスされる時刻ｔ２６になるまでスイッチ素子３０６は、導通されない。

次に、時刻ｔ２６でダイオード３０８が導通し、同時にスイッチ素子３０６が導通すると、回路には、共振コンデンサ３２２、スイッチ素子３０６、入力電圧源３０１、共振インダクタンス３２４とトランス３２５の並列回路、共振インダクタンス３２３を通って共振コンデンサ３２２に戻る経路で、電流が流れる。次に、時刻ｔ２６〜ｔ２７の期間に、上述の共振電流は共振動作によって反転し、同じ経路を逆方向に流れる。以後、時刻ｔ２１〜ｔ２７の動作が繰り返されることとなる。

このようにして、パルス駆動回路３０３からスイッチ素子を導通させる駆動パルスが出力されても、容量３１１の充電電流あるいは放電電流が流れている期間中は、スイッチ素子の導通を阻止し、容量３１１の充電あるいは放電が終了してダイオード３０８あるいは３０９がオン状態となり、スイッチ素子の端子間電圧が充分に低下した後に、スイッチ素子を導通させることができる。したがって、発振周波数や負荷インピーダンスの大きさに関わらず、常に、スイッチング損失を非常に小さいものとすることができる。

特開平０９−５６１５１号公報

上述の特許文献１に記載の回路では、複合電流共振ブリッジコンバータ回路を構成する素子のばらつきにより生じる、いわゆるデッドタイム（ＤＴ）のばらつきを自動的に調整することによって、スイッチ素子における過大なサージ電流ストレスを回避することは可能である。しかしながら、特許文献１に記載の回路をＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）化した場合、デッドタイムの長さのみを制御するために、ｃ点の電圧を検出するための専用の端子が必要となってしまう。これによれば、端子数により、小型のＩＣパッケージを選択できず、小型化や低コスト化を実現できない場合があった。

そこで、本発明は、上述の課題に鑑みてなされたものであり、端子数の増加を抑制しつつ、スイッチング電源に設けられたスイッチ素子のデッドタイムを確実に確保することを目的とする。

本発明は、上述の課題を解決するために、以下の事項を提案している。
（１）本発明は、２以上のスイッチ素子を備えたスイッチング電源の発振周波数を制御する制御回路であって、前記スイッチ素子のオンオフを制御する制御信号を当該スイッチ素子に供給して、前記スイッチング電源の発振周波数を制御する制御手段と、キャパシタと、前記キャパシタを充放電する充放電手段と、を備え、前記制御手段は、前記キャパシタの端子間電圧に応じて、前記制御信号を生成するとともに、前記充放電手段により前記キャパシタを充放電させ、前記スイッチ素子に流れる電流が定常状態とは異なる異常状態では、前記２以上のスイッチ素子の全てをオフ状態にし、前記異常状態において前記キャパシタを充電または放電するデッドタイム確保手段をさらに備えることを特徴とするスイッチング電源の制御回路を提案している。

この発明によれば、２以上のスイッチ素子を備えたスイッチング電源の発振周波数を制御する制御回路に、制御手段、キャパシタ、充放電手段、およびデッドタイム確保手段を設けた。そして、充放電手段により、キャパシタを充放電することとした。また、制御手段により、キャパシタの端子間電圧に応じて、スイッチ素子のオンオフを制御する制御信号を生成し、この制御信号をスイッチ素子に供給して、スイッチング電源の発振周波数を制御することとした。さらに、制御手段により、キャパシタの端子間電圧に応じて、充放電手段によりキャパシタを充放電させるとともに、スイッチ素子に流れる電流が定常状態とは異なる異常状態では、２以上のスイッチ素子の全てをオフ状態にすることとした。また、デッドタイム確保手段により、異常状態において、キャパシタを充電または放電することとした。

このため、異常状態においては、２以上のスイッチ素子の全てがオフ状態になり、デッドタイムとなる。また、異常状態においては、キャパシタの端子間電圧が、上昇または低下する。

これによれば、例えば、キャパシタの端子間電圧が第２電圧から第１電圧まで上昇する充電期間において、２以上のスイッチ素子の全てをオフ状態にする場合には、異常状態になっても、キャパシタの端子間電圧が第２電圧に低下するまでキャパシタを放電させることができる。このため、キャパシタの端子間電圧が第２電圧より高いにもかかわらず、充電期間が開始されてしまうのを防止して、２以上のスイッチ素子の全てがオフ状態であるデッドタイムを確実に確保できる。

また、例えば、キャパシタの端子間電圧が第１電圧から第２電圧まで低下する放電期間において、２以上のスイッチ素子の全てをオフ状態にする場合には、異常状態になっても、キャパシタの端子間電圧が第１電圧に上昇するまでキャパシタを充電させることができる。このため、キャパシタの端子間電圧が第１電圧より低いにもかかわらず、放電期間が開始されてしまうのを防止して、２以上のスイッチ素子の全てがオフ状態であるデッドタイムを確実に確保できる。

また、キャパシタの端子間電圧に応じて、スイッチ素子のオンオフを制御する制御信号を生成するとともに、キャパシタを充放電させる。このため、キャパシタの端子間電圧により、２以上のスイッチ素子のデッドタイムの長さだけでなく、これらスイッチ素子のそれぞれのオン幅も制御することができる。したがって、２以上のスイッチ素子のデッドタイムの長さのみを制御するために専用の端子を設ける必要がある特許文献１に記載の回路と比べて、端子数の増加を抑制できる。

（２）本発明は、（１）のスイッチング電源の制御回路について、前記制御手段は、前記キャパシタの端子間電圧が第２電圧から第１電圧まで上昇する充電期間では、前記２以上のスイッチ素子の全てをオフ状態にし、前記キャパシタの端子間電圧が前記第１電圧から前記第２電圧まで低下する放電期間では、当該放電期間に移行するたびに、前記２以上のスイッチ素子を交互にオン状態にし、前記異常状態とは、前記スイッチ素子に流れる電流が第１電流以上である状態を含み、前記デッドタイム確保手段は、前記異常状態において、前記キャパシタを放電することを特徴とするスイッチング電源の制御回路を提案している。

この発明によれば、制御手段により、キャパシタの端子間電圧が第２電圧から第１電圧まで上昇する充電期間では、２以上のスイッチ素子の全てをオフ状態にし、キャパシタの端子間電圧が第１電圧から第２電圧まで低下する放電期間では、放電期間に移行するたびに、２以上のスイッチ素子を交互にオン状態にすることとした。また、異常状態とは、スイッチ素子に流れる電流が第１電流以上である状態を含むこととし、異常状態では、デッドタイム確保手段により、キャパシタを放電することとした。

このため、異常状態の後に充電期間が開始される際のキャパシタの端子間電圧を、できる限り低下させることができるので、上述のように、端子数の増加を抑制しつつ、デッドタイムを確実に確保できる。

また、第１電流を、スイッチ素子に流すことのできる電流の最大値以下に設定することで、スイッチ素子に上述の最大値より大きな電流が流れようとした場合に、スイッチ素子を確実にオフ状態にすることができる。これによれば、スイッチ素子に過度な電流が流れるのを防止する、いわゆる過電流保護を行うことができる。

（３）本発明は、（１）のスイッチング電源の制御回路について、前記制御手段は、前記キャパシタの端子間電圧が第２電圧から第１電圧まで上昇する充電期間では、前記２以上のスイッチ素子の全てをオフ状態にし、前記キャパシタの端子間電圧が前記第１電圧から前記第２電圧まで低下する放電期間では、当該放電期間に移行するたびに、前記２以上のスイッチ素子を交互にオン状態にし、前記異常状態とは、前記放電期間に移行してから予め定められた時間が経過したタイミングにおいて、前記スイッチ素子に流れる電流が第２電流以下である状態を含み、前記デッドタイム確保手段は、前記異常状態において、前記キャパシタを放電することを特徴とするスイッチング電源の制御回路を提案している。

この発明によれば、制御手段により、キャパシタの端子間電圧が第２電圧から第１電圧まで上昇する充電期間では、２以上のスイッチ素子の全てをオフ状態にし、キャパシタの端子間電圧が第１電圧から第２電圧まで低下する放電期間では、放電期間に移行するたびに、２以上のスイッチ素子を交互にオン状態にすることとした。また、異常状態とは、放電期間に移行してから予め定められた時間が経過したタイミングにおいて、スイッチ素子に流れる電流が第２電流以下である状態を含み、異常状態では、デッドタイム確保手段により、キャパシタを放電することとした。

また、第２電流を、共振外れが発生した場合にスイッチ素子に流れる電流の最大値以上に設定することで、共振外れが発生したことによりスイッチ素子に流れる電流が減少して、スイッチ素子に流れる電流が上述の最大値より小さくなろうとした場合に、スイッチ素子を確実にオフ状態にすることができる。これによれば、いわゆる共振外れ保護を行うことができる。

（４）本発明は、（２）または（３）のスイッチング電源の制御回路について、前記デッドタイム確保手段は、前記異常状態において、前記充放電手段と比べて急速に、前記キャパシタを放電することを特徴とするスイッチング電源の制御回路を提案している。

この発明によれば、デッドタイム確保手段により、異常状態では、充放電手段と比べて急速に、キャパシタを放電することとした。これによれば、異常状態において、第２電圧または第２電圧近傍まで迅速に、キャパシタの端子間電圧を低下させることができるので、充電期間に迅速に復帰させることができ、デッドタイムが無用に長くなってしまうのを防止できる。

（５）本発明は、（２）〜（４）のいずれかのスイッチング電源の制御回路について、前記デッドタイム確保手段は、前記制御手段の基準電位源と前記キャパシタとを断続するスイッチ素子であることを特徴とするスイッチング電源の制御回路を提案している。

この発明によれば、デッドタイム確保手段を、制御手段の基準電位源とキャパシタとを断続するスイッチ素子で構成することとした。このため、異常状態において、スイッチ素子をオン状態にすることで、キャパシタを放電させることができる。

（６）本発明は、（１）のスイッチング電源の制御回路について、前記制御手段は、前記キャパシタの端子間電圧が第１電圧から第２電圧まで低下する放電期間では、前記２以上のスイッチ素子の全てをオフ状態にし、前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで上昇する充電期間では、当該充電期間に移行するたびに、前記２以上のスイッチ素子を交互にオン状態にし、前記異常状態とは、前記スイッチ素子に流れる電流が第１電流以上である状態を含み、前記デッドタイム確保手段は、前記異常状態において、前記キャパシタを充電することを特徴とするスイッチング電源の制御回路を提案している。

この発明によれば、制御手段により、キャパシタの端子間電圧が第１電圧から第２電圧まで低下する放電期間では、２以上のスイッチ素子の全てをオフ状態にし、キャパシタの端子間電圧が第２電圧から第１電圧まで上昇する充電期間では、充電期間に移行するたびに、２以上のスイッチ素子を交互にオン状態にすることとした。また、異常状態とは、スイッチ素子に流れる電流が第１電流以上である状態を含むこととし、異常状態では、デッドタイム確保手段により、キャパシタを充電することとした。

このため、異常状態の後に放電期間が開始される際のキャパシタの端子間電圧を、できる限り上昇させることができるので、上述のように、端子数の増加を抑制しつつ、デッドタイムを確実に確保できる。

（７）本発明は、（１）のスイッチング電源の制御回路について、前記制御手段は、前記キャパシタの端子間電圧が第１電圧から第２電圧まで低下する放電期間では、前記２以上のスイッチ素子の全てをオフ状態にし、前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで上昇する充電期間では、当該充電期間に移行するたびに、前記２以上のスイッチ素子を交互にオン状態にし、前記異常状態とは、前記充電期間に移行してから予め定められた時間が経過したタイミングにおいて、前記スイッチ素子に流れる電流が第２電流以下である状態を含み、前記デッドタイム確保手段は、前記異常状態において、前記キャパシタを充電することを特徴とするスイッチング電源の制御回路を提案している。

この発明によれば、制御手段により、キャパシタの端子間電圧が第１電圧から第２電圧まで低下する放電期間では、２以上のスイッチ素子の全てをオフ状態にし、キャパシタの端子間電圧が第２電圧から第１電圧まで上昇する充電期間では、充電期間に移行するたびに、２以上のスイッチ素子を交互にオン状態にすることとした。また、異常状態とは、充電期間に移行してから予め定められた時間が経過したタイミングにおいて、スイッチ素子に流れる電流が第２電流以下である状態を含み、異常状態では、デッドタイム確保手段により、キャパシタを充電することとした。

本発明によれば、端子数の増加を抑制しつつ、スイッチング電源に設けられたスイッチ素子のデッドタイムを確実に確保することができる。

本発明の一実施形態に係るスイッチング電源の回路図である。前記スイッチング電源が備える制御回路の回路図である。前記スイッチング電源のタイミングチャートである。従来例に係る制御回路の回路図である。前記制御回路を備えるスイッチング電源のタイミングチャートである。従来例に係る複合電流共振ブリッジコンバータ回路におけるスイッチ素子の駆動ブロックの回路図である。前記複合電流共振ブリッジコンバータ回路のタイミングチャートである。従来例に係るスイッチ素子の駆動ブロックの回路図である。前記駆動ブロックのタイミングチャートである。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。

［スイッチング電源１の構成］
図１は、本発明の一実施形態に係るスイッチング電源１の回路図である。スイッチング電源１は、トランスＴと、電流電圧変換部１０と、制御回路２０と、高圧シフト部４０と、出力電圧検出部５０と、直流電源Ｖｉｎと、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１、Ｑ２と、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４と、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４と、抵抗Ｒ１と、フォトダイオードＰＣ１と、を備え、負荷２００に直流電圧を供給する。

まず、トランスＴの１次側におけるスイッチング電源１の構成について説明する。トランスＴの１次巻線Ｔ１の一端には、スイッチ素子Ｑ１のソースと、スイッチ素子Ｑ１のボディーダイオードであるダイオードＤ１のアノードと、キャパシタＣ１の他方の電極と、スイッチ素子Ｑ２のドレインと、スイッチ素子Ｑ２のボディーダイオードであるダイオードＤ２のカソードと、キャパシタＣ２の一方の電極と、が接続される。スイッチ素子Ｑ１のドレインには、ダイオードＤ１のカソードと、キャパシタＣ１の一方の電極と、直流電源Ｖｉｎの正極と、が接続される。スイッチ素子Ｑ２のソースには、ダイオードＤ２のアノードと、キャパシタＣ２の他方の電極と、直流電源Ｖｉｎの負極と、が接続される。

トランスＴの１次巻線Ｔ１の他端には、キャパシタＣ３および電流電圧変換部１０を介して、直流電源Ｖｉｎの負極が接続される。

制御回路２０は、制御手段３０と、キャパシタＣ５、Ｃ６と、抵抗Ｒ２、Ｒ３と、フォトダイオードＰＣ１と対に設けられたフォトトランジスタＰＣ２と、を備える。

制御手段３０には、端子Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７が設けられる。端子Ｐ１には、キャパシタＣ５を介して基準電位源ＧＮＤが接続される。端子Ｐ２には、キャパシタＣ６を介して基準電位源ＧＮＤが接続される。このキャパシタＣ６には、抵抗Ｒ２と、抵抗Ｒ３およびフォトトランジスタＰＣ２で構成される直列回路と、がそれぞれ並列接続される。端子Ｐ３には、電流電圧変換部１０が接続され、端子Ｐ４には、基準電位源ＧＮＤが接続され、端子Ｐ５には、図示しない直流電源が接続される。端子Ｐ６には、スイッチ素子Ｑ２のゲートが接続され、端子Ｐ７には、高圧シフト部４０を介してスイッチ素子Ｑ１のゲートが接続される。

次に、トランスＴの２次側におけるスイッチング電源１の構成について説明する。トランスＴの第１の２次巻線Ｔ２の一端には、ダイオードＤ３のアノードが接続され、ダイオードＤ３のカソードには、キャパシタＣ４の一方の電極と、負荷２００の一端と、ダイオードＤ４のカソードと、が接続される。トランスＴの第１の２次巻線Ｔ２の他端には、キャパシタＣ４の他方の電極と、負荷２００の他端と、基準電位源ＧＮＤと、が接続される。

トランスＴの第２の２次巻線Ｔ３の一端には、キャパシタＣ４の他方の電極と、負荷２００の他端と、基準電位源ＧＮＤと、が接続される。トランスＴの第２の２次巻線Ｔ３の他端には、ダイオードＤ４のアノードが接続され、ダイオードＤ４のカソードには、キャパシタＣ４の一方の電極と、負荷２００の一端と、ダイオードＤ３のカソードと、が接続される。

ダイオードＤ３のカソードと、ダイオードＤ４のカソードとには、出力電圧検出部５０の第１端子が接続されるとともに、抵抗Ｒ１およびフォトダイオードＰＣ１を介して出力電圧検出部５０の第２端子が接続される。出力電圧検出部５０の第３端子には、基準電位源ＧＮＤが接続される。

［スイッチング電源１の動作］
以上の構成を備えるスイッチング電源１は、制御手段３０からスイッチ素子Ｑ１、Ｑ２に制御信号を供給して、デッドタイムを挟んでスイッチ素子Ｑ１、Ｑ２を交互にオン状態にすることで、負荷２００に直流電圧を供給する。ここで、デッドタイムとは、スイッチ素子Ｑ１、Ｑ２の双方がオフとなる期間のことである。

スイッチ素子Ｑ１がオン状態でかつスイッチ素子Ｑ２がオフ状態である期間では、直流電源Ｖｉｎの正極から出力された電流がオン状態のスイッチ素子Ｑ１を介してトランスＴの１次巻線Ｔ１に供給され、トランスＴの１次巻線Ｔ１の一端から他端に電流が流れる。すると、トランスＴの第１の２次巻線Ｔ２と、トランスＴの第２の２次巻線Ｔ３とには、他端から一端に向かって電流を流そうとする起電力がそれぞれ発生し、ダイオードＤ３ではアノードの電圧がカソードの電圧より高くなり、ダイオードＤ３が導通する。その結果、トランスＴの第１の２次巻線Ｔ２と、トランスＴの第２の２次巻線Ｔ３と、に発生した起電力は、整流され、キャパシタＣ４で平滑されて、負荷２００に供給される。

スイッチ素子Ｑ１がオフ状態でかつスイッチ素子Ｑ２がオン状態である期間では、トランスＴの１次巻線Ｔ１の一端から他端に電流が流れた期間にトランスＴに蓄えられたエネルギーにより、トランスＴの１次巻線Ｔ１の一端からオン状態のスイッチ素子Ｑ２を介して直流電源Ｖｉｎの負極に電流が供給され、トランスＴの１次巻線Ｔ１の他端から一端に電流が流れる。すると、トランスＴの第１の２次巻線Ｔ２と、トランスＴの第２の２次巻線Ｔ３とには、一端から他端に向かって電流を流そうとする起電力がそれぞれ発生し、ダイオードＤ４ではアノードの電圧がカソードの電圧より高くなり、ダイオードＤ４が導通する。その結果、トランスＴの第１の２次巻線Ｔ２と、トランスＴの第２の２次巻線Ｔ３と、に発生した起電力は、整流され、キャパシタＣ４で平滑されて、負荷２００に供給される。

負荷２００に供給される直流電圧は、抵抗Ｒ１を介してフォトダイオードＰＣ１に供給されるとともに、出力電圧検出部５０に供給される。出力電圧検出部５０は、負荷２００に供給される直流電圧を監視し、この直流電圧が高くなるに従って、フォトダイオードＰＣ１に流れる電流を増加させて、フォトダイオードＰＣ１から出射される光の光量を増加させる。

フォトダイオードＰＣ１から出射された光は、フォトトランジスタＰＣ２で受光される。フォトトランジスタＰＣ２に流れる電流は、受光した光の光量が増加するに従って、増加する。

ここで、キャパシタＣ６には、図２を用いて後述するように、制御手段３０から電流が供給され、キャパシタＣ６は、制御手段３０により充電される。一方、抵抗Ｒ２と、抵抗Ｒ３およびフォトトランジスタＰＣ２で構成される直列回路とには、キャパシタＣ６に蓄えられた電荷により、電流が流れる。すなわち、キャパシタＣ６は、抵抗Ｒ２と、抵抗Ｒ３およびフォトトランジスタＰＣ２で構成される直列回路と、により放電される。以上によれば、制御手段３０と、抵抗Ｒ２、Ｒ３と、フォトトランジスタＰＣ２とは、充放電手段として機能する。

制御手段３０は、端子Ｐ１の電圧と、端子Ｐ２の電圧と、端子Ｐ３の電圧と、に応じて、スイッチ素子Ｑ１、Ｑ２をスイッチングさせる。ここで、端子Ｐ１の電圧は、キャパシタＣ５の端子間電圧に等しく、端子Ｐ２の電圧は、キャパシタＣ６の端子間電圧に等しい。

また、端子Ｐ３の電圧は、スイッチ素子Ｑ１、Ｑ２に流れる電流を電流電圧変換部１０により電圧に変換したものであり、スイッチ素子Ｑ１、Ｑ２に流れる電流が大きくなるに従って、高くなる。そこで、制御手段３０は、端子Ｐ３の電圧を後述の比較器ＣＭＰ１（図２参照）で監視して、予め定められた電流より大きい過度な電流がスイッチ素子Ｑ１、Ｑ２に流れるという異常状態になってしまうのを防止する、いわゆる過電流保護を行う。

また、スイッチ素子Ｑ１、Ｑ２に共振外れが生じるという異常状態になってしまうに従って、ドレイン電流ＩＤ_Ｑ１、ＩＤＱ２が小さくなり、端子Ｐ３の電圧が低くなる。そこで、制御手段３０は、端子Ｐ３の電圧を後述の比較器ＣＭＰ２（図２参照）で監視して、いわゆる共振外れ保護を行う。

［制御手段３０の構成］
図２は、制御手段３０を備える制御回路２０の回路図である。制御手段３０は、基準電圧生成部３１と、駆動部３２と、制御部３３と、ソフトスタート制御部３４と、タイマ３５と、比較器ＣＭＰ１、ＣＭＰ２と、ＮＰＮ型トランジスタで構成されるデッドタイム確保手段としてのスイッチ素子ＳＷと、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１Ｈ、Ｑ２Ｈと、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１Ｌ、Ｑ２Ｌと、を備える。

端子Ｐ１には、制御部３３に接続されたソフトスタート制御部３４と、駆動部３２に接続されたタイマ３５と、が接続される。端子Ｐ２には、駆動部３２に接続された制御部３３と、スイッチ素子ＳＷのコレクタと、が接続される。スイッチ素子ＳＷのエミッタには、基準電位源ＧＮＤが接続され、スイッチ素子ＳＷのベースには、制御部３３が接続される。

端子Ｐ３には、比較器ＣＭＰ１の非反転入力端子と、比較器ＣＭＰ２の非反転入力端子と、が接続される。比較器ＣＭＰ１の反転入力端子には、基準電圧Ｖｒｅｆ１を出力する直流電源（図示省略）が接続され、比較器ＣＭＰ２の反転入力端子には、基準電圧Ｖｒｅｆ２を出力する直流電源（図示省略）が接続される。比較器ＣＭＰ１の出力端子には、駆動部３２、制御部３３、およびタイマ３５が接続される。比較器ＣＭＰ２の出力端子には、駆動部３２および制御部３３が接続される。端子Ｐ４には、基準電位源ＧＮＤが接続される。

端子Ｐ５には、駆動部３２に接続された基準電圧生成部３１と、スイッチ素子Ｑ１Ｈのソースと、スイッチ素子Ｑ２Ｈのソースと、が接続される。スイッチ素子Ｑ１Ｈのドレインには、スイッチ素子Ｑ１Ｌのドレインと、端子Ｐ７と、が接続される。スイッチ素子Ｑ２Ｈのドレインには、スイッチ素子Ｑ２Ｌのドレインと、端子Ｐ６と、が接続される。スイッチ素子Ｑ１Ｌ、Ｑ２Ｌのそれぞれのソースには、基準電位源ＧＮＤが接続される。スイッチ素子Ｑ１Ｈ、Ｑ１Ｌ、Ｑ２Ｈ、Ｑ２Ｌのそれぞれのゲートには、駆動部３２が接続される。

［制御手段３０の動作］
基準電圧生成部３１は、端子Ｐ５に入力される電圧から基準電圧を生成し、駆動部３２に供給する。

比較器ＣＭＰ１は、上述のように、過電流保護を行うために設けられている。この比較器ＣＭＰ１は、端子Ｐ３の電圧と、基準電圧Ｖｒｅｆ１と、を比較する。そして、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ１以上の場合には、過電流保護を行う必要があるとして、過電流保護信号を駆動部３２、制御部３３、およびタイマ３５に供給する。一方、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ１未満の場合には、過電流保護を行う必要はないとして、定常状態信号を駆動部３２、制御部３３、およびタイマ３５に供給する。

比較器ＣＭＰ２は、上述のように、共振外れ保護を行うために設けられている。この比較器ＣＭＰ２は、後述の放電期間が開始されてから予め定められた時間Ｔｘ（図３参照）の経過後に、端子Ｐ３の電圧と、基準電圧Ｖｒｅｆ２と、を比較する。そして、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ２以下の場合には、共振外れ保護を行う必要があるとして、共振外れ保護信号を駆動部３２および制御部３３に供給する。一方、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ２より高い場合には、共振外れ保護を行う必要はないとして、定常状態信号を駆動部３２および制御部３３に供給する。

ソフトスタート制御部３４は、端子Ｐ１に接続されるキャパシタＣ５を充電するとともに、端子Ｐ１の電圧を制御部３３に送信する。キャパシタＣ５の充電は、制御手段３０の動作が開始されると、開始される。

制御部３３は、比較器ＣＭＰ１、ＣＭＰ２の双方から定常状態信号が供給されている期間では、端子Ｐ２の電圧に応じて、上述の放電期間と充電期間とを交互に行うとともに、駆動パルス信号を生成して駆動部３２に供給する。また、端子Ｐ１の電圧が高くなるに従って、生成する駆動パルス信号の周波数を低くする。

放電期間では、キャパシタＣ６に蓄えられている電荷が、抵抗Ｒ２を介して基準電位源ＧＮＤに移動するとともに、抵抗Ｒ３およびフォトトランジスタＰＣ２を介して基準電位源ＧＮＤに移動する。これによれば、キャパシタＣ６は、抵抗Ｒ２に流れる電流と、抵抗Ｒ３およびフォトトランジスタＰＣ２で構成される直列回路に流れる電流と、により放電されることとなり、キャパシタＣ６の端子間電圧が低下し、端子Ｐ２の電圧も低下する。そして、端子Ｐ２の電圧が第２電圧としてのＶ２になると、充電期間に移行させる。

充電期間では、放電期間と同様に、キャパシタＣ６は、抵抗Ｒ２に流れる電流と、抵抗Ｒ３およびフォトトランジスタＰＣ２で構成される直列回路に流れる電流と、により放電される。ところが、充電期間では、制御部３３において設定されている電流が、端子Ｐ２を介して制御部３３からキャパシタＣ６に供給され、キャパシタＣ６は充電される。ここで、上述の制御部３３において設定されている電流は、抵抗Ｒ２に流れる電流と、抵抗Ｒ３およびフォトトランジスタＰＣ２で構成される直列回路に流れる電流と、を合算した合算電流より大きい。このため、充電期間では、キャパシタＣ６の端子間電圧は上昇し、端子Ｐ２の電圧も上昇する。そして、端子Ｐ２の電圧がＶ２より高い第１電圧としてのＶ１になると、放電期間に移行させる。

一方、制御部３３は、比較器ＣＭＰ１から過電流保護信号が供給されるかまたは比較器ＣＭＰ２から共振外れ保護信号が供給されると、急速放電期間に移行させる。この急速放電期間では、駆動停止信号を駆動部３２に供給するとともに、スイッチ素子ＳＷをオン状態にする。スイッチ素子ＳＷがオン状態になると、スイッチ素子ＳＷおよび端子Ｐ２を介して、キャパシタＣ６と基準電位源ＧＮＤとが導通し、キャパシタＣ６が急速放電される。そして、キャパシタＣ６の端子間電圧が低下して、端子Ｐ２の電圧がＶ２になると、スイッチ素子ＳＷをオフ状態にし、上述の充電期間に移行させる。

駆動部３２は、制御部３３から供給される駆動パルス信号に応じて、スイッチ素子Ｑ１Ｈ、Ｑ１Ｌ、Ｑ２Ｈ、Ｑ２Ｌのそれぞれのゲートに、スイッチ素子Ｑ１Ｈ、Ｑ１Ｌを交互にオン状態にするとともにスイッチ素子Ｑ２Ｈ、Ｑ２Ｌを交互にオフ状態にするスイッチング信号を供給する。具体的には、充電期間では、スイッチ素子Ｑ１Ｈ、Ｑ２Ｈをオフ状態にするとともに、スイッチ素子Ｑ１Ｌ、Ｑ２Ｌをオン状態にして、スイッチ素子Ｑ１、Ｑ２の双方をオフ状態にする。一方、放電期間では、充電期間から放電期間に移行するたびに、スイッチ素子Ｑ１Ｈ、Ｑ２Ｌをオン状態にするとともにスイッチ素子Ｑ１Ｌ、Ｑ２Ｈをオフ状態にして、スイッチ素子Ｑ１をオン状態にするとともにスイッチ素子Ｑ２をオフ状態にする期間と、スイッチ素子Ｑ１Ｌ、Ｑ２Ｈをオン状態にするとともにスイッチ素子Ｑ１Ｈ、Ｑ２Ｌをオフ状態にして、スイッチ素子Ｑ１をオフ状態にするとともにスイッチ素子Ｑ２をオン状態にする期間と、を交互に設ける。

ただし、駆動部３２は、制御部３３または後述のタイマ３５から駆動停止信号が供給されるか、あるいは、比較器ＣＭＰ１から過電流保護信号が供給されるかまたは比較器ＣＭＰ２から共振外れ保護信号が供給されると、スイッチ素子Ｑ１Ｈ、Ｑ２Ｈをオフ状態にするとともにスイッチ素子Ｑ１Ｌ、Ｑ２Ｌをオン状態にして、スイッチ素子Ｑ１、Ｑ２をオフ状態にする。

タイマ３５は、比較器ＣＭＰ１から過電流保護信号が供給されると、端子Ｐ１に充電電流を供給して、端子Ｐ１に接続されたキャパシタＣ５を充電するとともに、駆動部３２に駆動停止信号を供給する。

図３は、スイッチング電源１のタイミングチャートである。Ｖ_Ｐ２は、端子Ｐ２の電圧を示す。ＶＧＳ_Ｑ１、ＶＧＳ_Ｑ２のそれぞれは、スイッチ素子Ｑ１、Ｑ２のそれぞれのゲート−ソース間電圧を示す。ＩＤ_Ｑ１、ＩＤ_Ｑ２のそれぞれは、スイッチ素子Ｑ１、Ｑ２のそれぞれのドレイン電流を示す。ＶＤＳ_Ｑ１、ＶＤＳ_Ｑ２のそれぞれは、スイッチ素子Ｑ１、Ｑ２のそれぞれのドレイン−ソース間電圧を示す。なお、本実施形態では、ゲート−ソース間電圧ＶＧＳ_Ｑ１がＶＧＨの場合には、スイッチ素子Ｑ１がオン状態であり、ゲート−ソース間電圧ＶＧＳ_Ｑ１がＶＧＬの場合には、スイッチ素子Ｑ１がオフ状態であるものとする。また、スイッチ素子Ｑ２についても、スイッチ素子Ｑ１と同様に、ゲート−ソース間電圧ＶＧＳ_Ｑ２に応じてオンオフするものとする。

図３において、スイッチング電源１は、時刻ｔ７〜ｔ８までの期間では、上述のスイッチ素子Ｑ１、Ｑ２に共振外れが生じるという異常状態として動作しており、他の期間では、定常状態として動作している。

時刻ｔ１において、電圧Ｖ_Ｐ２がＶ１となり、放電期間に移行する。

このため、電圧Ｖ_Ｐ２は、時間が経過するに従って低下する。また、時刻ｔ１において、ゲート−ソース間電圧ＶＧＳ_Ｑ１をＶＧＬにするとともに、ゲート−ソース間電圧ＶＧＳ_Ｑ２をＶＧＨにして、スイッチ素子Ｑ１をオフ状態にするとともに、スイッチ素子Ｑ２をオン状態にする。これによれば、ドレイン−ソース間電圧ＶＤＳ_Ｑ１が「０」より大きいＶ３となるとともに、ドレイン−ソース間電圧ＶＤＳ_Ｑ２が「０」となる。また、ドレイン電流ＩＤ_Ｑ１は、「０」になる。一方、ドレイン電流ＩＤ_Ｑ２は、時刻ｔ１において「０」以下にまで減少した後、時間が経過するに従って増加し、時刻ｔ２において第２電流としてのＩｒｅｆ２となる。そして、時刻ｔ２の後においても時間が経過するに従って増加し、その後、時間が経過するに従って減少する。

ここで、上述のＩｒｅｆ２とは、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ２に等しい場合にスイッチ素子Ｑ１またはスイッチ素子Ｑ２に流れるドレイン電流の値である。すなわち、時刻ｔ２において、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ２となっている。

時刻ｔ１から予め定められた時間Ｔｘが経過した時刻ｔ３において、ドレイン電流ＩＤ_Ｑ２は、Ｉｒｅｆ２より大きい。このため、時刻ｔ３では、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ２より高いこととなるので、比較器ＣＭＰ２は、共振外れ保護を行う必要はないとして、定常状態信号を駆動部３２および制御部３３に供給する。この定常状態信号を比較器ＣＭＰ２から受信した駆動部３２および制御部３３は、放電期間を継続する。これによれば、電圧Ｖ_Ｐ２は、時刻ｔ１〜ｔ３までの期間と同様に、低下し続ける。

時刻ｔ４において、電圧Ｖ_Ｐ２がＶ２となり、充電期間に移行する。

このため、電圧Ｖ_Ｐ２は、時間が経過するに従って上昇する。また、時刻ｔ４において、ゲート−ソース間電圧ＶＧＳ_Ｑ１、ＶＧＳ_Ｑ２をＶＧＬにして、スイッチ素子Ｑ１、Ｑ２をオフ状態にする。これによれば、ドレイン−ソース間電圧ＶＤＳ_Ｑ１は、時間が経過するに従って低下し、ドレイン−ソース間電圧ＶＤＳ_Ｑ２は、時間が経過するに従って上昇する。また、ドレイン電流ＩＤ_Ｑ１、ＩＤ_Ｑ２は、「０」になる。

時刻ｔ５において、電圧Ｖ_Ｐ２がＶ１となり、放電期間に移行する。

このため、電圧Ｖ_Ｐ２は、時間が経過するに従って低下する。また、時刻ｔ５において、ゲート−ソース間電圧ＶＧＳ_Ｑ１をＶＧＨにするとともに、ゲート−ソース間電圧ＶＧＳ_Ｑ２をＶＧＬにして、スイッチ素子Ｑ１をオン状態にするとともに、スイッチ素子Ｑ２をオフ状態にする。これによれば、ドレイン−ソース間電圧ＶＤＳ_Ｑ１が「０」になるとともに、ドレイン−ソース間電圧ＶＤＳ_Ｑ２がＶ３となる。また、ドレイン電流ＩＤ_Ｑ２は、「０」になる。一方、ドレイン電流ＩＤ_Ｑ１は、時刻ｔ５において「０」以下にまで減少した後、時間が経過するに従って増加し、時刻ｔ６においてＩｒｅｆ２となる。そして、時刻ｔ６の後においても時間が経過するに従って増加し、その後、時間が経過するに従って減少する。

時刻ｔ５から予め定められた時間Ｔｘが経過した時刻ｔ７において、ドレイン電流ＩＤ_Ｑ１がＩｒｅｆ２となる。このため、時刻ｔ７では、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ２に等しいこととなるので、比較器ＣＭＰ２は、共振外れ保護を行う必要があるとして、共振外れ保護信号を駆動部３２および制御部３３に供給する。この共振外れ保護信号を比較器ＣＭＰ２から受信した駆動部３２および制御部３３は、急速放電期間に移行する。

これによれば、制御部３３は、キャパシタＣ６を急速放電させる。このため、電圧Ｖ_Ｐ２は、時刻ｔ６〜ｔ７までの期間と比べて急速に低下し、時刻ｔ８においてＶ２となる。

また、駆動部３２は、ゲート−ソース間電圧ＶＧＳ_Ｑ１、ＶＧＳ_Ｑ２をＶＧＬにして、スイッチ素子Ｑ１、Ｑ２をオフ状態にする。このため、ドレイン−ソース間電圧ＶＤＳ_Ｑ１は、時間が経過するに従って上昇し、ドレイン−ソース間電圧ＶＤＳ_Ｑ２は、時間が経過するに従って低下する。また、ドレイン電流ＩＤ_Ｑ１、ＩＤ_Ｑ２は、「０」になる。

上述のように、時刻ｔ８において、電圧Ｖ_Ｐ２がＶ２となる。このため、上述の時刻ｔ４と同様に、充電期間に移行する。

以降、図３では、急速放電期間に移行することなく、放電期間と充電期間とに交互に移行している。

［制御手段１３０の構成］
ところで、上述のように、特許文献１に記載の回路では、デッドタイムの長さのみを抑制するために専用の端子が必要であるため、端子数の増加を抑制できなかった。そこで、端子数の増加を抑制できる回路として、図４に示す制御回路１２０が考えられる。

図４は、従来例に係る制御手段１３０を備える制御回路１２０の回路図である。制御回路１２０は、図２に示した本発明の一実施形態に係る制御回路２０の代わりに、図１に示したスイッチング電源１に設けることができる。ここで、制御回路２０の代わりに制御回路１２０が設けられたスイッチング電源１のことを、以降ではスイッチング電源１００と呼ぶこととする。

制御回路１２０は、制御回路２０とは、制御部３３の代わりに制御部１３３を備える点と、スイッチ素子ＳＷを備えない点と、が異なる。なお、制御回路１２０において制御回路２０と同一構成要件については、同一符号を付し、その説明を省略する。

［制御手段１３０の動作］
制御部１３３は、比較器ＣＭＰ１、ＣＭＰ２の双方から定常状態信号が供給されている期間では、制御部３３と同様に動作するが、比較器ＣＭＰ１から過電流保護信号が供給されるかまたは比較器ＣＭＰ２から共振外れ保護信号が供給されると、駆動停止信号を駆動部１３２に供給するとともに、放電期間から充電期間に移行させる。

図５は、スイッチング電源１００のタイミングチャートである。

時刻ｔ１１〜ｔ１６までの期間では、図３に示した時刻ｔ１〜ｔ６までの期間と同様に、各波形が変化している。

時刻ｔ１６から予め定められた時間Ｔｘが経過した時刻ｔ１７において、時刻ｔ７と同様に、ドレイン電流ＩＤ_Ｑ１がＩｒｅｆ２となる。このため、時刻ｔ１７では、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ２に等しいこととなるので、比較器ＣＭＰ２は、共振外れ保護を行う必要があるとして、共振外れ保護信号を駆動部３２および制御部１３３に供給する。

この共振外れ保護信号を比較器ＣＭＰ２から受信した制御部１３３は、放電期間から充電期間に移行させる。このため、電圧Ｖ_Ｐ２は、時刻ｔ１４〜１５までの期間と同様に傾きで上昇し、時刻ｔ１８においてＶ２となる。

すなわち、スイッチング電源１００では、共振外れ保護が行われると、放電期間から充電期間に移行する。ここで、共振外れ保護が開始された時刻ｔ１７では、電圧Ｖ_Ｐ２がＶ２まで低下できていないため、時刻ｔ１７から電圧Ｖ_Ｐ２がＶ１に上昇する時刻ｔ１８までの期間が、共振外れ保護を行っていない場合の充電期間（例えば、時刻ｔ１４〜ｔ１５までの期間に相当）と比べて、短くなる。このため、デッドタイムを十分に確保することができず、時刻ｔ１８において、ドレイン−ソース間電圧ＶＤＳ_Ｑ２が「０」まで低下しきれていないにもかかわらず、スイッチ素子Ｑ２がオン状態になってしまい、いわゆるゼロボルトスイッチングができなくなっている。これによれば、スイッチング電源１００の効率が低下するおそれがある。

ここで、図４に示したキャパシタＣ６の容量を大きく設定すれば、電圧Ｖ_Ｐ２の傾きが緩やかになるので、時刻ｔ１７から電圧Ｖ_Ｐ２がＶ１に上昇する時刻ｔ１８までの期間を長くすることができ、ゼロボルトスイッチングを実現させることが可能となる。ところが、キャパシタＣ６の容量を大きく設定すると、電圧Ｖ_Ｐ２の傾きが一律に緩やかになるため、スイッチングの高周波化が困難となってしまい、トランスＴを小型化できなくなってしまう。

以上のスイッチング電源１によれば、以下の効果を奏することができる。

上述の放電期間が開始されてから予め定められた時間Ｔｘの経過後のタイミングで、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ２以下であれば、共振外れ保護を行う必要があるとして、電圧Ｖ_Ｐ２がＶ２になるまでキャパシタＣ６を急速放電させる。このため、共振外れ保護を行った後に充電期間に移行しても、この充電期間（例えば、図３の時刻ｔ８〜ｔ９までの期間に相当）は、共振外れ保護を行わなかった後の充電期間（例えば、図３の時刻ｔ４〜ｔ５までの期間に相当）と、等しくなる。そして、スイッチング電源１では、充電期間がデッドタイムとなる。したがって、共振外れ保護を行うことによりデッドタイムが短くなってしまうのを、防止できる。

また、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ１以上であれば、過電流保護を行う必要があるとして、キャパシタＣ６を急速放電させる。このため、過電流保護を行った後に、充電期間に移行しても、この充電期間は、過電流保護を行わなかった後の充電期間と等しくなる。そして、スイッチング電源１では、充電期間がデッドタイムとなる。したがって、過電流保護を行うことによりデッドタイムが短くなってしまうのを、防止できる。なお、端子Ｐ３の電圧が基準電圧Ｖｒｅｆ１に等しい場合に、スイッチ素子Ｑ１またはスイッチ素子Ｑ２に流れるドレイン電流の値は、第１電流としてのＩｒｅｆ１とする。

また、上述の特許文献１に記載の回路では、ｃ点の電圧により、デッドタイムの長さのみを制御する。このため、上述の特許文献１に記載の回路をＩＣ化した場合、デッドタイムの長さのみを制御するために、ｃ点の電圧を検出するための専用の端子が必要となってしまう。これに対して、スイッチング電源１は、端子Ｐ２の電圧により、放電期間と充電期間とを制御して、スイッチ素子Ｑ１、Ｑ２のデッドタイムの長さだけでなく、スイッチ素子Ｑ１、Ｑ２のオン幅も制御する。すなわち、スイッチ素子Ｑ１、Ｑ２のデッドタイムの長さを制御するための端子を、スイッチ素子Ｑ１、Ｑ２のオン幅を制御するための端子と兼用することができる。このため、制御手段３０をＩＣ化した場合に、上述の特許文献１に記載の回路をＩＣ化した場合と比べて、端子数の増加を抑制しつつ、共振外れ保護を行うことによりデッドタイムが短くなってしまうのを、防止できる。

また、充電期間がデッドタイムとなる。ここで、放電期間における電圧Ｖ_Ｐ２の傾きは比較的急峻であるため、共振外れ保護を開始するタイミング（例えば、図３の時刻ｔ７を参照）では、電圧Ｖ_Ｐ２がＶ２近傍まで低下していることとなる。したがって、急速放電により電圧Ｖ_Ｐ２をＶ２まで低下させるのに必要な時間が比較的短くなるので、急速放電期間が無用に長くなるのを防止でき、その結果、デッドタイムが無用に長くなってしまうのを防止できる。

本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。

例えば、上述の実施形態では、充電期間をデッドタイムとしたが、これに限らず、例えば放電期間をデッドタイムとしてもよい。なお、充電期間をデッドタイムとした上述の実施形態では、共振外れ保護や過電流保護を行う際に、キャパシタＣ６を急速放電させたが、放電期間をデッドタイムとした場合には、共振外れ保護や過電流保護を行う際に、キャパシタＣ６を急速充電させることとなる。

１、１００；スイッチング電源
１０；電流電圧変換部
２０、１２０；制御回路
３０、１３０；制御手段
３３、１３３；制御部
Ｃ１〜Ｃ６；キャパシタ
Ｐ１〜Ｐ７；端子
Ｑ１、Ｑ１Ｈ、Ｑ１Ｌ、Ｑ２、Ｑ２Ｈ、Ｑ２Ｌ、ＳＷ；スイッチ素子

Claims

２以上のスイッチ素子を備えたスイッチング電源の発振周波数を制御する制御回路であって、
前記スイッチ素子のオンオフを制御する制御信号を当該スイッチ素子に供給して、前記スイッチング電源の発振周波数を制御する制御手段と、
キャパシタと、
前記キャパシタを充放電する充放電手段と、を備え、
前記制御手段は、前記キャパシタの端子間電圧に応じて、前記制御信号を生成するとともに、前記充放電手段により前記キャパシタを充放電させ、前記スイッチ素子に流れる電流が定常状態とは異なる異常状態では、前記２以上のスイッチ素子の全てをオフ状態にし、
前記異常状態において前記キャパシタを充電または放電するデッドタイム確保手段をさらに備えることを特徴とするスイッチング電源の制御回路。
前記制御手段は、
前記キャパシタの端子間電圧が第２電圧から第１電圧まで上昇する充電期間では、前記２以上のスイッチ素子の全てをオフ状態にし、
前記キャパシタの端子間電圧が前記第１電圧から前記第２電圧まで低下する放電期間では、当該放電期間に移行するたびに、前記２以上のスイッチ素子を交互にオン状態にし、
前記異常状態とは、前記スイッチ素子に流れる電流が第１電流以上である状態を含み、
前記デッドタイム確保手段は、前記異常状態において、前記キャパシタを放電することを特徴とする請求項１に記載のスイッチング電源の制御回路。
前記制御手段は、
前記キャパシタの端子間電圧が第２電圧から第１電圧まで上昇する充電期間では、前記２以上のスイッチ素子の全てをオフ状態にし、
前記キャパシタの端子間電圧が前記第１電圧から前記第２電圧まで低下する放電期間では、当該放電期間に移行するたびに、前記２以上のスイッチ素子を交互にオン状態にし、
前記異常状態とは、前記放電期間に移行してから予め定められた時間が経過したタイミングにおいて、前記スイッチ素子に流れる電流が第２電流以下である状態を含み、
前記デッドタイム確保手段は、前記異常状態において、前記キャパシタを放電することを特徴とする請求項１に記載のスイッチング電源の制御回路。
前記デッドタイム確保手段は、前記異常状態において、前記充放電手段と比べて急速に、前記キャパシタを放電することを特徴とする請求項２または３に記載のスイッチング電源の制御回路。
前記デッドタイム確保手段は、前記制御手段の基準電位源と前記キャパシタとを断続するスイッチ素子であることを特徴とする請求項２乃至４のいずれかに記載のスイッチング電源の制御回路。
前記制御手段は、
前記キャパシタの端子間電圧が第１電圧から第２電圧まで低下する放電期間では、前記２以上のスイッチ素子の全てをオフ状態にし、
前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで上昇する充電期間では、当該充電期間に移行するたびに、前記２以上のスイッチ素子を交互にオン状態にし、
前記異常状態とは、前記スイッチ素子に流れる電流が第１電流以上である状態を含み、
前記デッドタイム確保手段は、前記異常状態において、前記キャパシタを充電することを特徴とする請求項１に記載のスイッチング電源の制御回路。
前記制御手段は、
前記キャパシタの端子間電圧が第１電圧から第２電圧まで低下する放電期間では、前記２以上のスイッチ素子の全てをオフ状態にし、
前記キャパシタの端子間電圧が前記第２電圧から前記第１電圧まで上昇する充電期間では、当該充電期間に移行するたびに、前記２以上のスイッチ素子を交互にオン状態にし、
前記異常状態とは、前記充電期間に移行してから予め定められた時間が経過したタイミングにおいて、前記スイッチ素子に流れる電流が第２電流以下である状態を含み、
前記デッドタイム確保手段は、前記異常状態において、前記キャパシタを充電することを特徴とする請求項１に記載のスイッチング電源の制御回路。