JP2011134754A - Thin-film transistor, and manufacturing method for thin-film transistor - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。 The present invention relates to a thin film transistor and a method for manufacturing the thin film transistor.
従来の薄膜トランジスタにおいて、チャネル領域が形成される半導体層として一般的に、非晶質シリコン（アモルファスシリコン）を用いることが知られている。
また、薄膜トランジスタのオン電流を向上させるなど、良好なトランジスタ特性を得ることを目的に、半導体層としてグロー放電により生成された微結晶シリコン（マイクロクリスタルシリコン）を用いる試みが行われている（例えば、特許文献１参照。）。
In a conventional thin film transistor, it is known that amorphous silicon (amorphous silicon) is generally used as a semiconductor layer in which a channel region is formed.
In addition, attempts have been made to use microcrystalline silicon (microcrystal silicon) generated by glow discharge as a semiconductor layer for the purpose of obtaining good transistor characteristics such as improving the on-current of the thin film transistor (for example, (See Patent Document 1).
例えば、ＰＥ−ＣＶＤ（Plasma Enhanced - Chemical Vapor Deposition）により半導体膜を成膜する過程で、ＳｉＨ４ガスに対するＨ２ガスの割合を多くして水素ラジカルをより多く発生させることで、微結晶シリコンの半導体膜を成膜する技術が知られている。
これは、水素ラジカルによって非晶質シリコンがエッチングされるエッチングレートが微結晶シリコンのエッチングレートの数倍であることを利用して、非晶質シリコンを選択的にエッチングすることによって、微結晶シリコンが占める割合が高くなるように半導体膜を成膜する手法である。
この水素ラジカルによるエッチング作用の強弱を調整することによって、図２０（ａ）、図２０（ｂ）に示すように、より結晶化度が高く、微結晶シリコンが占める割合が多い半導体膜を成膜することができる。
For example, in the process of forming a semiconductor film by PE-CVD (Plasma Enhanced-Chemical Vapor Deposition), the ratio of H 2 gas to SiH 4 gas is increased to generate more hydrogen radicals. A technique for forming a semiconductor film is known.
This is because microcrystalline silicon is selectively etched by utilizing the fact that the etching rate at which amorphous silicon is etched by hydrogen radicals is several times that of microcrystalline silicon. This is a method of forming a semiconductor film so that the ratio occupied by is increased.
By adjusting the strength of the etching action by the hydrogen radical, a semiconductor film having a higher degree of crystallinity and a larger proportion of microcrystalline silicon is formed as shown in FIGS. 20 (a) and 20 (b). can do.
しかしながら、上記従来技術において、水素ラジカルによって非晶質シリコンがエッチングされて除去されたことによる凹凸が半導体膜の表面に生じる傾向がある。その半導体膜の表面の凹凸が急峻になってしまった場合に、図２１（ａ）、図２１（ｂ）に示すように、半導体膜上に形成される不純物半導体層及びソース・ドレインメタル層との界面が乱れてしまうことがある。その界面が乱れることで、半導体膜のチャネルと、ソース・ドレイン電極との電気的接合に不具合が発生してしまい、薄膜トランジスタとして良好に機能しないことがあるという問題があった。 However, in the above prior art, unevenness due to etching and removal of amorphous silicon by hydrogen radicals tends to occur on the surface of the semiconductor film. When the irregularities on the surface of the semiconductor film become steep, as shown in FIGS. 21A and 21B, an impurity semiconductor layer and source / drain metal layers formed on the semiconductor film The interface may be disturbed. When the interface is disturbed, there is a problem in that the electrical connection between the channel of the semiconductor film and the source / drain electrode may occur, and the thin film transistor may not function well.
そこで、本発明の課題は、半導体膜とソース・ドレイン電極とを好適に電気的接合させることである。 Accordingly, an object of the present invention is to suitably electrically connect the semiconductor film and the source / drain electrodes.
以上の課題を解決するため、本発明の一の態様は、薄膜トランジスタの製造方法であって、
微結晶シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層におけるソース、ドレイン形成領域の表面凹凸の凸部の上端側を除去し、前記半導体層を平坦化する半導体層平坦化工程と、
前記ソース、ドレイン形成領域に対応してソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
を備えることを特徴としている。
好ましくは、前記半導体層平坦化工程は、
前記半導体層の前記ソース、ドレイン形成領域上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜の表層側を除去し、前記半導体層の表面凹凸の凸部を露出させる凸部露出工程と、
前記レジスト膜から露出した、前記半導体層の凸部の上端側をエッチングして取り除く凸部除去工程と、
前記レジスト膜を除去するレジスト除去工程と、を含む。
また、好ましくは、前記半導体層平坦化工程の前に、前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程を備え、
前記半導体層平坦化工程の後に、前記半導体層の前記ソース、ドレイン形成領域上に不純物半導体膜を形成する不純物半導体膜形成工程を備える。
また、好ましくは、前記半導体層平坦化工程は、
前記半導体層が有する表面凹凸の高低差を少なくとも５０％緩和するように、前記表面凹凸の凸部の上端側を除去する。
そして、この薄膜トランジスタの製造方法によって薄膜トランジスタが製造される。
In order to solve the above problems, one aspect of the present invention is a method of manufacturing a thin film transistor,
A semiconductor layer forming step of forming a semiconductor layer containing microcrystalline silicon;
A semiconductor layer planarization step of planarizing the semiconductor layer by removing the upper end side of the convex portions of the surface irregularities of the source and drain formation regions in the semiconductor layer;
A source / drain electrode forming step of forming a source electrode and a drain electrode corresponding to the source / drain formation region;
It is characterized by having.
Preferably, the semiconductor layer planarization step includes
A resist film forming step of forming a resist film on the source and drain formation regions of the semiconductor layer;
Removing the surface layer side of the resist film, and exposing a convex portion of the surface irregularities of the semiconductor layer; and
A protrusion removing step of etching and removing the upper end side of the protrusion of the semiconductor layer exposed from the resist film;
And a resist removing step for removing the resist film.
Preferably, prior to the semiconductor layer flattening step, a protective film forming step of forming a protective film covering a region to be a channel in the semiconductor layer,
After the semiconductor layer planarization step, an impurity semiconductor film formation step of forming an impurity semiconductor film on the source and drain formation regions of the semiconductor layer is provided.
Preferably, the semiconductor layer planarization step includes
The upper end side of the convex portions of the surface irregularities is removed so as to relieve the level difference of the surface irregularities of the semiconductor layer by at least 50%.
Then, the thin film transistor is manufactured by this thin film transistor manufacturing method.
また、本発明の他の態様は、薄膜トランジスタであって、
微結晶シリコンを含み、ソース、ドレイン形成領域の表面凹凸の凸部の上端側が除去されて平坦化されている半導体膜と、
前記ソース、ドレイン形成領域に対応して形成されるソース電極及びドレイン電極と、
を備えることを特徴としている。
好ましくは、前記半導体膜のチャネルとなる領域をその下面で覆う保護膜と、
前記半導体膜の前記ソース、ドレイン形成領域に設けられた不純物半導体膜と、を備える。
また、好ましくは、前記半導体膜は、前記表面凹凸がエッチバックにより平坦化されている。
また、好ましくは、前記半導体膜は、その半導体膜の表面凹凸の高低差が少なくとも５０％緩和されて平坦化されている。
また、好ましくは、前記ソース電極及び前記ドレイン電極の一方に発光素子が接続されている。
Another aspect of the present invention is a thin film transistor,
A semiconductor film that includes microcrystalline silicon and is planarized by removing the upper end side of the convex portions of the surface unevenness of the source and drain formation regions;
A source electrode and a drain electrode formed corresponding to the source and drain formation regions;
It is characterized by having.
Preferably, a protective film that covers a region to be a channel of the semiconductor film with its lower surface,
And an impurity semiconductor film provided in the source and drain formation regions of the semiconductor film.
Preferably, the semiconductor film has the surface irregularities flattened by etch back.
Preferably, the semiconductor film is flattened by relaxing at least 50% of the surface unevenness of the semiconductor film.
Preferably, a light emitting element is connected to one of the source electrode and the drain electrode.
本発明によれば、半導体膜とソース・ドレイン電極とを好適に電気的接合させることができる。 According to the present invention, the semiconductor film and the source / drain electrodes can be suitably electrically joined.
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。 Hereinafter, preferred embodiments for carrying out the present invention will be described with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。 FIG. 1 is a plan view illustrating an arrangement configuration of a plurality of pixels P in an EL panel 1 that is a light emitting device, and FIG. 2 is a plan view illustrating a schematic configuration of the EL panel 1.
図１、図２に示すように、ＥＬパネル１には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と、互いに隣接する二本の信号線３と、各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されている。このバンク１３の開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられ、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク１３は、上述のように、画素Ｐごとに開口部１３ａを設けるものばかりでなく、信号線３上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Ｐの各画素電極８ａの中央部をまとめて露出するようなストライプ状であってもよい。
As shown in FIGS. 1 and 2, in the EL panel 1, a plurality of pixels P that respectively emit R (red), G (green), and B (blue) are arranged in a matrix with a predetermined pattern. .
In the EL panel 1, a plurality of scanning lines 2 are arranged so as to be substantially parallel to each other along the row direction, and the plurality of signal lines 3 are arranged along the column direction so as to be substantially orthogonal to the scanning lines 2 in plan view. They are arranged so as to be substantially parallel to each other. A voltage supply line 4 is provided along the scanning line 2 between the adjacent scanning lines 2. A range surrounded by each scanning line 2, two signal lines 3 adjacent to each other, and each voltage supply line 4 corresponds to the pixel P.
Further, the EL panel 1 is provided with a bank 13 that is a grid-like partition wall so as to cover the scanning line 2, the signal line 3, and the voltage supply line 4. A plurality of substantially rectangular openings 13 a surrounded by the banks 13 are formed for each pixel P. Predetermined carrier transport layers (a hole injection layer 8b and a light emitting layer 8c described later) are provided in the opening 13a of the bank 13 and become a light emitting region of the pixel P. The carrier transport layer is a layer that transports holes or electrons when a voltage is applied. As described above, the bank 13 is not only provided with the opening 13a for each pixel P, but also covers the signal line 3, extends in the column direction, and is arranged in the column direction. The stripe shape may be such that the central portion of each pixel electrode 8a of the pixel P is exposed together.
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路を示した回路図である。 FIG. 3 is a circuit diagram showing a circuit corresponding to one pixel of the EL panel 1 operating in the active matrix driving method.
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の１画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。 As shown in FIG. 3, the EL panel 1 is provided with a scanning line 2, a signal line 3 intersecting with the scanning line 2, and a voltage supply line 4 along the scanning line 2. For each pixel P, a switch transistor 5 that is a thin film transistor, a drive transistor 6 that is a thin film transistor, a capacitor 7, and an EL element 8 are provided.
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。 In each pixel P, the gate of the switch transistor 5 is connected to the scanning line 2, one of the drain and source of the switch transistor 5 is connected to the signal line 3, and the other of the drain and source of the switch transistor 5 is It is connected to one electrode of the capacitor 7 and the gate of the driving transistor 6. One of the source and drain of the driving transistor 6 is connected to the voltage supply line 4, and the other of the source and drain of the driving transistor 6 is connected to the other electrode of the capacitor 7 and the anode of the EL element 8. Note that the cathodes of the EL elements 8 of all the pixels P are kept at a constant voltage Vcom (for example, grounded).
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。 Further, in the periphery of the EL panel 1, each scanning line 2 is connected to a scanning driver, each voltage supply line 4 is connected to a constant voltage source or a driver that outputs an appropriate voltage signal, and each signal line 3 is connected to a data driver. The EL panel 1 is driven by these drivers by an active matrix driving method. The voltage supply line 4 is supplied with predetermined power by a constant voltage source or a driver.
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。 Next, the circuit structure of the EL panel 1 and the pixel P will be described with reference to FIGS. Here, FIG. 4 is a plan view corresponding to one pixel P of the EL panel 1, FIG. 5 is a cross-sectional view taken along the line V-V in FIG. 4, and FIG. It is arrow sectional drawing of the surface along the VI-VI line. In FIG. 4, electrodes and wiring are mainly shown.
図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、各画素Ｐにおいて、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。 As shown in FIG. 4, the switch transistor 5 and the drive transistor 6 are arranged along the signal line 3, the capacitor 7 is disposed in the vicinity of the switch transistor 5, and the EL element 8 is disposed in the vicinity of the drive transistor 6. ing. In each pixel P, a switch transistor 5, a drive transistor 6, a capacitor 7, and an EL element 8 are disposed between the scanning line 2 and the voltage supply line 4.
図４〜図６に示すように、基板１０上に信号線３とゲート電極５ａ、６ａが設けられ、基板１０上の一面にスイッチトランジスタ５、駆動トランジスタ６のゲート絶縁膜となる第一絶縁膜１１が成膜されている。その第一絶縁膜１１の上に走査線２及び電圧供給線４が形成され、そしてスイッチトランジスタ５、駆動トランジスタ６及び信号線３を覆うように第二絶縁膜１２が成膜されている。このため、信号線３は第一絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４は第一絶縁膜１１と第二絶縁膜１２との間に形成されている。 As shown in FIGS. 4 to 6, the signal line 3 and the gate electrodes 5 a and 6 a are provided on the substrate 10, and the first insulating film serving as the gate insulating film of the switch transistor 5 and the driving transistor 6 on one surface of the substrate 10. 11 is formed. A scanning line 2 and a voltage supply line 4 are formed on the first insulating film 11, and a second insulating film 12 is formed so as to cover the switch transistor 5, the driving transistor 6 and the signal line 3. Therefore, the signal line 3 is formed between the first insulating film 11 and the substrate 10, and the scanning line 2 and the voltage supply line 4 are formed between the first insulating film 11 and the second insulating film 12. .
また、図４、図６に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、半導体膜５ｂ、保護絶縁膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。 Further, as shown in FIGS. 4 and 6, the switch transistor 5 is a thin film transistor having an inverted staggered structure. The switch transistor 5 includes a gate electrode 5a, a semiconductor film 5b, a protective insulating film 5d, impurity semiconductor films 5f and 5g, a drain electrode 5h, a source electrode 5i, and the like.
ゲート電極５ａは、基板１０と第一絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａの上に絶縁性の第一絶縁膜１１が成膜されており、その第一絶縁膜１１によってゲート電極５ａが被覆されている。
第一絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂが第一絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、マイクロクリスタルシリコン（微結晶シリコン）からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含み、この半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性の保護絶縁膜５ｄが形成されている。この保護絶縁膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜５ｂの一端部の上には、不純物半導体膜５ｆが一部保護絶縁膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｇが一部保護絶縁膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはそれぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、スイッチトランジスタ５がｐ型トランジスタであれば、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
保護絶縁膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、絶縁性の第二絶縁膜１２が成膜され、保護絶縁膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが第二絶縁膜１２によって被覆されている。そして、スイッチトランジスタ５は、第二絶縁膜１２によって覆われるようになっている。第二絶縁膜１２は、例えば、窒化シリコン又は酸化シリコンからなる。
The gate electrode 5 a is formed between the substrate 10 and the first insulating film 11. The gate electrode 5a is made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film. An insulating first insulating film 11 is formed on the gate electrode 5a, and the first insulating film 11 covers the gate electrode 5a.
The first insulating film 11 has, for example, optical transparency and is made of silicon nitride or silicon oxide. An intrinsic semiconductor film 5b is formed on the first insulating film 11 at a position corresponding to the gate electrode 5a, and the semiconductor film 5b is opposed to the gate electrode 5a with the first insulating film 11 interposed therebetween.
The semiconductor film 5b is made of, for example, microcrystalline silicon (microcrystalline silicon) or includes microcrystalline silicon and amorphous silicon, and a channel is formed in the semiconductor film 5b. An insulating protective insulating film 5d is formed on the central portion of the semiconductor film 5b. The protective insulating film 5d is made of, for example, silicon nitride or silicon oxide.
Further, an impurity semiconductor film 5f is formed on one end portion of the semiconductor film 5b so as to partially overlap the protective insulating film 5d, and the impurity semiconductor film 5g is formed on the other end portion of the semiconductor film 5b. Is partially overlapped with the protective insulating film 5d. The impurity semiconductor films 5f and 5g are formed on both ends of the semiconductor film 5b so as to be separated from each other. The impurity semiconductor films 5f and 5g are n-type semiconductors. However, the impurity semiconductor films 5f and 5g are not limited to this, and may be p-type semiconductors if the switch transistor 5 is a p-type transistor.
A drain electrode 5h is formed on the impurity semiconductor film 5f. A source electrode 5i is formed on the impurity semiconductor film 5g. The drain electrode 5h and the source electrode 5i are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film.
An insulating second insulating film 12 is formed on the protective insulating film 5d, the drain electrode 5h, and the source electrode 5i, and the protective insulating film 5d, the drain electrode 5h, and the source electrode 5i are covered with the second insulating film 12. Has been. The switch transistor 5 is covered with the second insulating film 12. The second insulating film 12 is made of, for example, silicon nitride or silicon oxide.
また、図４、図５に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、半導体膜６ｂ、保護絶縁膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。 4 and 5, the driving transistor 6 is a thin film transistor having an inverted staggered structure. The drive transistor 6 includes a gate electrode 6a, a semiconductor film 6b, a protective insulating film 6d, impurity semiconductor films 6f and 6g, a drain electrode 6h, a source electrode 6i, and the like.
ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなり、ゲート電極５ａと同様に基板１０と第一絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜１１によって被覆されている。
この第一絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが設けられており、この半導体膜６ｂが第一絶縁膜１１を挟んでゲート電極６ａと相対している。半導体膜６ｂは、例えば、マイクロクリスタルシリコン（微結晶シリコン）からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む。
半導体膜６ｂの中央部上には、チャネルをエッチングから保護する保護絶縁膜６ｄが形成されている。この保護絶縁膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部保護絶縁膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部保護絶縁膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはそれぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、駆動トランジスタ６がｐ型トランジスタであれば、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
保護絶縁膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、絶縁性の第二絶縁膜１２が成膜され、保護絶縁膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが第二絶縁膜１２によって被覆されている。そして、駆動トランジスタ６は、第二絶縁膜１２によって覆われるようになっている。
The gate electrode 6a is made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film, and is formed between the substrate 10 and the first insulating film 11 similarly to the gate electrode 5a. . The gate electrode 6a is covered with a first insulating film 11 made of, for example, silicon nitride or silicon oxide.
A semiconductor film 6b in which a channel is formed is provided on the first insulating film 11 at a position corresponding to the gate electrode 6a. The semiconductor film 6b sandwiches the first insulating film 11 with the gate electrode interposed therebetween. Relative to 6a. The semiconductor film 6b is made of, for example, microcrystalline silicon (microcrystalline silicon) or includes microcrystalline silicon and amorphous silicon.
A protective insulating film 6d that protects the channel from etching is formed on the central portion of the semiconductor film 6b. The protective insulating film 6d is made of, for example, silicon nitride or silicon oxide.
Further, an impurity semiconductor film 6f is formed on one end portion of the semiconductor film 6b so as to partially overlap the protective insulating film 6d, and the impurity semiconductor film 6g is formed on the other end portion of the semiconductor film 6b. Is partially overlapped with the protective insulating film 6d. The impurity semiconductor films 6f and 6g are formed on both ends of the semiconductor film 6b so as to be separated from each other. The impurity semiconductor films 6f and 6g are n-type semiconductors. However, the impurity semiconductor films 6f and 6g are not limited thereto, and may be p-type semiconductors as long as the driving transistor 6 is a p-type transistor.
A drain electrode 6h is formed on the impurity semiconductor film 6f. A source electrode 6i is formed on the impurity semiconductor film 6g. The drain electrode 6h and the source electrode 6i are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film.
An insulating second insulating film 12 is formed on the protective insulating film 6d, the drain electrode 6h, and the source electrode 6i, and the protective insulating film 6d, the drain electrode 6h, and the source electrode 6i are covered with the second insulating film 12. Has been. The drive transistor 6 is covered with the second insulating film 12.
キャパシタ７は、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間に接続されている。具体的には、キャパシタ７の電極７ａは、駆動トランジスタ６のゲート電極６ａに接続され、キャパシタ７の電極７ｂは、駆動トランジスタ６のソース電極６ｉに接続されている。そして、図４、図６に示すように、基板１０と第一絶縁膜１１との間にキャパシタ７の一方の電極７ａが形成され、第一絶縁膜１１と第二絶縁膜１２との間にキャパシタ７の他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第一絶縁膜１１を挟んで相対している。 The capacitor 7 is connected between the gate electrode 6 a and the source electrode 6 i of the driving transistor 6. Specifically, the electrode 7 a of the capacitor 7 is connected to the gate electrode 6 a of the drive transistor 6, and the electrode 7 b of the capacitor 7 is connected to the source electrode 6 i of the drive transistor 6. 4 and 6, one electrode 7a of the capacitor 7 is formed between the substrate 10 and the first insulating film 11, and between the first insulating film 11 and the second insulating film 12. The other electrode 7b of the capacitor 7 is formed, and the electrode 7a and the electrode 7b are opposed to each other with the first insulating film 11 as a dielectric interposed therebetween.
なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、基板１０に一面に成膜された導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、第一絶縁膜１１に一面に成膜された導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
Note that the signal line 3, the electrode 7a of the capacitor 7, the gate electrode 5a of the switch transistor 5, and the gate electrode 6a of the drive transistor 6 are made of a conductive film formed on one surface of the substrate 10 by a photolithography method, an etching method, or the like. It is formed in a lump by shape processing.
In addition, the scanning line 2, the voltage supply line 4, the electrode 7 b of the capacitor 7, the drain electrode 5 h and source electrode 5 i of the switch transistor 5, and the drain electrode 6 h and source electrode 6 i of the driving transistor 6 are on the first insulating film 11. The conductive film thus formed is formed by shape processing by a photolithography method, an etching method, or the like.
また、第一絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
また、駆動トランジスタ６のゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
In the first insulating film 11, a contact hole 11a is formed in a region where the gate electrode 5a and the scanning line 2 overlap, and a contact hole 11b is formed in a region where the drain electrode 5h and the signal line 3 overlap. A contact hole 11c is formed in a region where 6a and the source electrode 5i overlap, and contact plugs 20a to 20c are buried in the contact holes 11a to 11c, respectively. The contact plug 20a electrically connects the gate electrode 5a of the switch transistor 5 and the scanning line 2, the contact plug 20b electrically connects the drain electrode 5h of the switch transistor 5 and the signal line 3, and the contact plug 20c electrically connects the switch transistor. 5 source electrode 5i and capacitor 7 electrode 7a are electrically connected, and source electrode 5i of switch transistor 5 and gate electrode 6a of drive transistor 6 are electrically connected. The scanning line 2 may be in direct contact with the gate electrode 5a, the drain electrode 5h may be in contact with the signal line 3, and the source electrode 5i may be in contact with the gate electrode 6a without using the contact plugs 20a to 20c.
Further, the gate electrode 6a of the driving transistor 6 is integrally connected to the electrode 7a of the capacitor 7, the drain electrode 6h of the driving transistor 6 is integrally connected to the voltage supply line 4, and the source electrode 6i of the driving transistor 6 is connected to the capacitor. 7 is integrally connected to the electrode 7b.
画素電極８ａは、第一絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッション構造であれば、この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。また、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、画素電極８ａは、高い光反射性のアルミ等の単体又は合金層を下層として光反射性層とし、上層として上述の透明電極の積層構造とすることが好ましい。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。
そして、図４、図５に示すように、第二絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び第一絶縁膜１１を覆うように形成されている。つまり第二絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、第二絶縁膜１２は平面視して格子状に形成されている。
The pixel electrode 8 a is provided on the substrate 10 via the first insulating film 11 and is formed independently for each pixel P. In the case of a bottom emission structure that emits light from the EL element 8 from the pixel electrode 8a side, the pixel electrode 8a is a transparent electrode, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO) or cadmium-tin oxide (CTO). Further, in the case of a top emission structure that emits light from the EL element 8 from the counter electrode 8d side, the pixel electrode 8a has a light-reflective layer as a single layer or an alloy layer such as highly light-reflective aluminum, and the above-described layer as an upper layer. It is preferable to have a laminated structure of transparent electrodes. The pixel electrode 8a partially overlaps the source electrode 6i of the driving transistor 6, and the pixel electrode 8a and the source electrode 6i are connected.
4 and 5, the second insulating film 12 includes the scanning line 2, the signal line 3, the voltage supply line 4, the switch transistor 5, the driving transistor 6, the peripheral edge of the pixel electrode 8a, the capacitor 7 It is formed so as to cover the electrode 7 b and the first insulating film 11. That is, the opening 12a is formed in the second insulating film 12 so that the central portion of each pixel electrode 8a is exposed. Therefore, the second insulating film 12 is formed in a lattice shape in plan view.
ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第二電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐに連続して形成されている。 As shown in FIGS. 4 and 5, the EL element 8 includes a pixel electrode 8a as a first electrode serving as an anode, a hole injection layer 8b that is a compound film formed on the pixel electrode 8a, and a hole. A light emitting layer 8c, which is a compound film formed on the injection layer 8b, and a counter electrode 8d as a second electrode formed on the light emitting layer 8c are provided. The counter electrode 8d is a single electrode common to all the pixels P, and is continuously formed in all the pixels P.
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなる層であって、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。なお、画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは格子パターンに限らず、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。ストライプパターンの場合、バンク１３の開口部１３ａは、列方向に沿って複数の画素Ｐの画素電極８ａの中央部をまとめて露出するようなストライプ状となる。
The hole injection layer 8b is a layer made of, for example, PEDOT (poly (ethylenedioxy) thiophene) which is a conductive polymer and PSS (polystyrene sulfonate) which is a dopant, and is a pixel electrode. This is a carrier injection layer that injects holes from 8a toward the light emitting layer 8c.
The light emitting layer 8c includes a material that emits any one of R (red), G (green), and B (blue) for each pixel P. For example, the light emitting layer 8c is a layer made of a polyfluorene light emitting material or a polyphenylene vinylene light emitting material. Thus, light is emitted in association with recombination of electrons supplied from the counter electrode 8d and holes injected from the hole injection layer 8b. For this reason, the pixel P that emits R (red), the pixel P that emits G (green), and the pixel P that emits B (blue) have different light emitting materials for the light emitting layer 8c. Note that the R (red), G (green), and B (blue) pattern of the pixel P is not limited to the lattice pattern, and may be a delta arrangement or a stripe pattern in which the same color pixels are arranged in the vertical direction. May be. In the case of a stripe pattern, the opening 13a of the bank 13 has a stripe shape that exposes central portions of the pixel electrodes 8a of the plurality of pixels P along the column direction.
対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、カソードとして適用される場合、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金の下層及びシート抵抗を下げるための上層の積層体で形成されている。上層は、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなり、画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッションであれば、高い光反射性のアルミ等の単体又は合金層が好ましい。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。
The counter electrode 8d is formed of a material having a work function lower than that of the pixel electrode 8a, and when applied as a cathode, for example, a simple substance or an alloy containing at least one of indium, magnesium, calcium, lithium, barium, and a rare earth metal The lower layer and the upper layer for lowering the sheet resistance are formed. In the case of a top emission structure that emits light from the EL element 8 from the counter electrode 8d side, the upper layer is a transparent electrode, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O 3 ), Tin oxide (SnO 2 ), zinc oxide (ZnO), or cadmium-tin oxide (CTO), and a bottom emission that emits light from the EL element 8 from the pixel electrode 8a side has high light reflectivity. A simple substance such as aluminum or an alloy layer is preferable.
The counter electrode 8d is an electrode common to all the pixels P, and covers a bank 13 described later together with a compound film such as the light emitting layer 8c.
このように、第二絶縁膜１２及びバンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。なお、正孔注入層８ｂは、複数の画素Ｐに跨るように連続して形成されていてもよい。この場合、正孔注入性のある酸化ゲルマニウムが好ましい。
As described above, the light emitting layer 8 c serving as a light emitting portion is partitioned for each pixel P by the second insulating film 12 and the bank 13.
And in the opening part 13a, the positive hole injection layer 8b and the light emitting layer 8c as a carrier transport layer are laminated | stacked on the pixel electrode 8a. The hole injection layer 8b may be continuously formed so as to straddle the plurality of pixels P. In this case, germanium oxide having a hole injection property is preferable.
具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により画素Ｐのバンク１３で囲まれた所定の領域に形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が、バンク１３を介して隣接する画素Ｐに流出しないように堰き止める隔壁として機能する。
例えば、図５に示すように、第二絶縁膜１２の上に設けられたバンク１３には、第二絶縁膜１２の開口部１２ａより内側に開口部１３ａが形成されている。なお、第二絶縁膜１２をバンク１３よりも幅広とした構造にすることによって、開口部１３ａが開口部１２ａより幅広となるようにしてもよい。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。
Specifically, the bank 13 becomes the hole injection layer 8b or the light emitting layer 8c when the hole injection layer 8b or the light emitting layer 8c is formed in a predetermined region surrounded by the bank 13 of the pixel P by a wet method. The liquid material in which the material is dissolved or dispersed in the solvent functions as a partition wall that prevents the liquid from flowing out to the adjacent pixel P through the bank 13.
For example, as shown in FIG. 5, an opening 13 a is formed in the bank 13 provided on the second insulating film 12 inside the opening 12 a of the second insulating film 12. The opening 13a may be wider than the opening 12a by making the second insulating film 12 wider than the bank 13.
Then, a liquid containing a material to be the hole injection layer 8b is applied on each pixel electrode 8a surrounded by each opening 13a, and the substrate 10 is heated to dry the liquid to form a film. The resulting compound film becomes the hole injection layer 8b which is the first carrier transport layer.
Further, a liquid material containing a material to be the light emitting layer 8c is applied on each hole injection layer 8b surrounded by each opening 13a, and the whole substrate 10 is heated to dry the liquid material to form a film. The compound film becomes the light emitting layer 8c which is the second carrier transport layer.
A counter electrode 8 d is provided so as to cover the light emitting layer 8 c and the bank 13.
そして、このＥＬパネル１においては、ボトムエミッション構造の場合、画素電極８ａ、基板１０及び第一絶縁膜１１が透明であり、発光層８ｃから発した光が画素電極８ａ、第一絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となる。
なお、基板１０側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
In the EL panel 1, in the case of the bottom emission structure, the pixel electrode 8a, the substrate 10 and the first insulating film 11 are transparent, and light emitted from the light emitting layer 8c is transmitted to the pixel electrode 8a, the first insulating film 11 and The light passes through the substrate 10 and is emitted. Therefore, the back surface of the substrate 10 becomes a display surface.
A top emission structure in which the display surface is the opposite side instead of the substrate 10 side may be used. In this case, as described above, the counter electrode 8d is a transparent electrode, the pixel electrode 8a is a reflective electrode, and light emitted from the light emitting layer 8c is transmitted through the counter electrode 8d and emitted.
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その信号線３における電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。
つまり、スイッチトランジスタ５によって、駆動トランジスタ６のゲート電極６ａに印加される電圧が、信号線３に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ６は、そのゲート電極６ａに印加された電圧のレベルに応じた電流値のドレイン−ソース電流（駆動電流）を電圧供給線４からＥＬ素子８に向けて流し、ＥＬ素子８を電流値（電流密度）にしたがった所定の階調で発光させる。
The EL panel 1 is driven as follows to emit light.
In a state where a predetermined level of voltage is applied to all the voltage supply lines 4, the scanning driver sequentially applies voltages to the scanning lines 2, thereby sequentially selecting the scanning lines 2.
When each scanning line 2 is selected, if a voltage of a level corresponding to the gradation is applied to all the signal lines 3 by the data driver, the switch transistor 5 corresponding to the selected scanning line 2 is turned on. Therefore, the voltage on the signal line 3 is applied to the gate electrode 6 a of the drive transistor 6.
The potential difference between the gate electrode 6a and the source electrode 6i of the drive transistor 6 is determined according to the voltage of the level corresponding to the predetermined gradation applied to the gate electrode 6a of the drive transistor 6, and the drive transistor 6 The magnitude of the drain-source current is determined, and the EL element 8 emits light with brightness according to the drain-source current. Thereafter, when the selection of the scanning line 2 is released, the switch transistor 5 is turned off, so that the charge according to the voltage applied to the gate electrode 6a of the driving transistor 6 is stored in the capacitor 7 and the driving transistor 6 The potential difference between the gate electrode 6a and the source electrode 6i is maintained. For this reason, the drive transistor 6 keeps flowing the drain-source current having the same current value as that at the time of selection, and maintains the luminance of the EL element 8.
That is, the switch transistor 5 switches the voltage applied to the gate electrode 6a of the drive transistor 6 to the voltage of the predetermined gradation level applied to the signal line 3, and the drive transistor 6 is applied to the gate electrode 6a. A drain-source current (drive current) having a current value corresponding to the level of the selected voltage is caused to flow from the voltage supply line 4 toward the EL element 8, and the EL element 8 has a predetermined gradation according to the current value (current density). Make it emit light.
次に、本発明にかかるＥＬパネル１において、ＥＬ素子８を発光させる駆動素子として機能する薄膜トランジスタの製造方法を、駆動トランジスタ６を例に説明する。 Next, in the EL panel 1 according to the present invention, a method for manufacturing a thin film transistor functioning as a driving element for causing the EL element 8 to emit light will be described by taking the driving transistor 6 as an example.
まず、基板１０上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等のゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図７に示すように、ゲート電極６ａを形成する。またゲート電極６ａとともに、基板１０上に、スイッチトランジスタ５のゲート電極５ａ、信号線３、キャパシタ７の電極７ａを形成する（図５、図６参照）。
次いで、図７に示すように、プラズマＣＶＤ（ＰＥ−ＣＶＤ）によって、窒化シリコン等の第一絶縁膜１１を成膜する。
First, a gate metal layer such as a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film is deposited on the substrate 10 by sputtering, and patterned by a photolithography method, an etching method, or the like. As shown in FIG. 7, the gate electrode 6a is formed. In addition to the gate electrode 6a, the gate electrode 5a of the switch transistor 5, the signal line 3, and the electrode 7a of the capacitor 7 are formed on the substrate 10 (see FIGS. 5 and 6).
Next, as shown in FIG. 7, a first insulating film 11 such as silicon nitride is formed by plasma CVD (PE-CVD).
次いで、図８に示すように、第一絶縁膜１１上に、半導体膜となる微結晶シリコン（マイクロクリスタルシリコン）からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む半導体層９ｂをプラズマＣＶＤにより成膜する。この半導体層９ｂの膜厚はやや厚めの５００［Å］以上であり、好ましくは７５０〜１０００［Å］と厚めに形成する。
微結晶シリコンの半導体層９ｂは、ＳｉＨ４ガスとＨ２ガスをプラズマ分解させてから成膜するが、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である半導体層９ｂを成膜することができる。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２／Ａｒ＝２０／４２００／６０００［ＳＣＣＭ］とし、パワー密度０．０５〜０．１０［Ｗ／ｃｍ２］、圧力７００〜１０００［Ｐａ］の条件で半導体層９ｂを成膜した。
なお、この半導体層９ｂが微結晶化しているか否かは、ラマン分光測定により算出した結晶化度に基づいて判別することができる。例えば、アモルファスシリコンは、４８０ｃｍ−１付近にブロードなピークを有するスペクトルを与える。グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンは、５００ｃｍ−１付近にブロードなピークを有するスペクトルを与える。結晶化シリコンは、５２０ｃｍ−１付近に比較的シャープなピークを有するスペクトルを与える。測定対象である微結晶シリコン膜のスペクトルは、例えば図１９に示すように、各成分スペクトル、すなわちアモルファスシリコン、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコン、結晶化シリコンの各スペクトルをある特定の比率で重ね合わせたものとして表すことができる。この比率を公知の解析手法により求めることで、結晶化度ｄ（％）を算出することができる。ある微結晶シリコン膜のスペクトルに含まれるアモルファスシリコンの成分スペクトルの強度がＩａ−Ｓｉ、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンの成分スペクトルの強度がＩｕｃ−Ｓｉ、結晶化シリコンの成分スペクトルの強度がＩｃ−Ｓｉ、である場合、結晶化度ｄ（％）は、下記式により算出される。
ｄ（％）＝（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ）/（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ＋Ｉａ−Ｓｉ）×100…（１）
この結晶化度ｄ（％）が高いほど、半導体層９ｂに結晶化したシリコンが含まれる。結晶化度が２０％以上あれば微結晶シリコン層であると定義する。結晶化が好ましく進んだ微結晶シリコンは８０％以上の結晶化度を持つが、そのような半導体層９ｂのソース、ドレイン形成領域６ｊを含む表面は、図８に示すように、凹凸が生じる傾向がある。
Next, as shown in FIG. 8, on the first insulating film 11, a semiconductor layer 9b made of microcrystalline silicon (microcrystal silicon) to be a semiconductor film or containing microcrystal silicon and amorphous silicon is formed by plasma CVD. To do. The thickness of the semiconductor layer 9b is a little thicker than 500 [Å], and preferably 750 to 1000 [Å].
The microcrystalline silicon semiconductor layer 9b is formed after plasma decomposition of SiH 4 gas and H 2 gas, but the ratio of H 2 gas to SiH 4 gas is overwhelmingly increased, and the degree of crystallinity is increased. Therefore, the semiconductor layer 9b, which is a microcrystalline silicon thin film, can be formed by increasing the plasma power and pressure. In this embodiment, argon is used as the carrier gas, the gas flow rate is SiH 4 / H 2 / Ar = 20/4200/6000 [SCCM], the power density is 0.05 to 0.10 [W / cm 2 ], and the pressure The semiconductor layer 9b was formed under conditions of 700 to 1000 [Pa].
Whether or not the semiconductor layer 9b is microcrystallized can be determined based on the crystallinity calculated by Raman spectroscopic measurement. For example, amorphous silicon gives a spectrum with a broad peak around 480 cm −1 . Grain boundary or very small crystalline silicon having a crystal diameter of 5 nm or less gives a spectrum having a broad peak around 500 cm −1 . Crystallized silicon gives a spectrum with a relatively sharp peak near 520 cm −1 . For example, as shown in FIG. 19, the spectrum of the microcrystalline silicon film to be measured is each component spectrum, that is, each spectrum of amorphous silicon, grain boundary, or very fine crystalline silicon having a crystal diameter of 5 nm or less, crystallized silicon. Can be expressed as being superimposed at a certain ratio. The crystallinity d (%) can be calculated by obtaining this ratio by a known analysis method. The intensity of the component spectrum of amorphous silicon contained in the spectrum of a certain microcrystalline silicon film is I a-Si , the grain boundary or the intensity of the component spectrum of very small crystalline silicon having a crystal diameter of 5 nm or less is I uc-Si , crystal When the intensity of the component spectrum of siliconized is I c-Si , the crystallinity d (%) is calculated by the following formula.
d (%) = (Ic -Si + Iuc-Si ) / (Ic -Si + Iuc-Si + Ia-Si ) × 100 (1)
The higher the crystallinity d (%), the more crystallized silicon is contained in the semiconductor layer 9b. A crystallinity of 20% or more is defined as a microcrystalline silicon layer. The microcrystalline silicon crystallized preferably has a crystallinity of 80% or more, but the surface including the source and drain formation regions 6j of such a semiconductor layer 9b tends to be uneven as shown in FIG. There is.
次いで、図９に示すように、半導体層９ｂ上にＣＶＤ法などによってシリコン窒化物などの保護絶縁膜９ｄを成膜する。
そして、図１０に示すように、保護絶縁膜９ｄをフォトリソグラフィー法・エッチング法等によってパターニングして、半導体層９ｂにおけるチャネルとなる領域を覆うとともに半導体層９ｂのソース、ドレイン形成領域６ｊを露出するように保護絶縁膜６ｄを形成する。なお、スイッチトランジスタ５の保護絶縁膜５ｄも同様に形成されている。
この保護絶縁膜６ｄを形成するエッチングは、本実施例では、ガス流量がＳＦ６／Ｏ２＝１００／４００［ＳＣＣＭ］、パワー密度０．２５〜０．５［Ｗ／ｃｍ２］、圧力１０〜１５［Ｐａ］の条件で行い、発光モニタリング法で保護絶縁膜９ｄが十分に取り除かれたことを確認する。
なお、この保護絶縁膜６ｄを形成するためのエッチングにより、保護絶縁膜９ｄが取り除かれた部分の半導体層９ｂの表面が侵食されて荒れてしまい、その半導体層９ｂの表面凹凸が急峻になるなど酷くなる（図１０参照）。そこで、図８に示す半導体層９ｂの膜厚を５００Å以上の厚みに形成しておくことにより、エッチングによりなされる半導体層９ｂの侵食が第一絶縁膜１１に達してしまわないようになっている。
Next, as shown in FIG. 9, a protective insulating film 9d such as silicon nitride is formed on the semiconductor layer 9b by a CVD method or the like.
Then, as shown in FIG. 10, the protective insulating film 9d is patterned by a photolithography method, an etching method, or the like so as to cover the channel region in the semiconductor layer 9b and to expose the source and drain formation regions 6j of the semiconductor layer 9b. Thus, the protective insulating film 6d is formed. The protective insulating film 5d of the switch transistor 5 is formed in the same manner.
In this embodiment, the etching for forming the protective insulating film 6d is performed at a gas flow rate of SF 6 / O 2 = 100/400 [SCCM], a power density of 0.25 to 0.5 [W / cm 2 ], and a pressure of 10 It is performed under a condition of ˜15 [Pa], and it is confirmed that the protective insulating film 9d is sufficiently removed by the light emission monitoring method.
Note that the surface of the semiconductor layer 9b from which the protective insulating film 9d has been removed is eroded and roughened by the etching for forming the protective insulating film 6d, and the surface irregularities of the semiconductor layer 9b become steep. It becomes severe (see FIG. 10). Therefore, by forming the semiconductor layer 9b shown in FIG. 8 to have a thickness of 500 mm or more, the erosion of the semiconductor layer 9b caused by etching does not reach the first insulating film 11. .
次いで、図１１に示すように、保護絶縁膜６ｄ及び浸食により表面が凹凸の半導体層９ｂ上にレジスト膜４０を成膜する。レジスト膜４０は、例えば、スピンコート法により成膜された後、仮焼成してなる。
例えば、半導体層９ｂの表面凹凸における凹凸の高低差が３０［ｎｍ］であるとき、５０［ｎｍ］の膜厚のレジスト膜４０を成膜することで、半導体層９ｂの表面凹凸を全てレジスト膜４０で覆うことができる。なお、半導体層９ｂの表面凹凸の凸部を覆うレジスト膜４０の膜厚は、凹部を覆うレジスト膜４０の膜厚に比べて薄くなっている。
Next, as shown in FIG. 11, a resist film 40 is formed on the protective insulating film 6d and the semiconductor layer 9b having an uneven surface by erosion. The resist film 40 is formed by, for example, spin baking and then temporarily baked.
For example, when the unevenness of the surface unevenness of the semiconductor layer 9b is 30 [nm], the resist film 40 having a film thickness of 50 [nm] is formed, so that the surface unevenness of the semiconductor layer 9b is entirely resist film. 40. The film thickness of the resist film 40 covering the convex portions of the surface irregularities of the semiconductor layer 9b is smaller than the film thickness of the resist film 40 covering the concave portions.
次いで、半導体層９ｂの凸部上におけるレジスト膜４０の突出している部分を中心に除去する条件のドライエッチングを行う。本実施例では、ガス流量がＯ２＝８００［ＳＣＣＭ］、パワー密度１．０〜１．４［Ｗ／ｃｍ２］、圧力２５〜３０［Ｐａ］の条件で、１０〜２０秒の処理時間で、レジスト膜４０のエッチングを行った。
そして、半導体層９ｂの凸部を覆うレジスト膜４０の膜厚は他の部分より薄く成膜されているので、半導体層９ｂの凸部を覆うレジスト膜４０が選択的に除去されて、図１２に示すように、半導体層９ｂの凸部が、レジスト膜４０から露出されるとともに、半導体層９ｂの凹部上におけるレジスト膜４０は残る。
Next, dry etching is performed under such a condition that the protruding portion of the resist film 40 on the convex portion of the semiconductor layer 9b is removed. In this example, the gas flow rate is O 2 = 800 [SCCM], the power density is 1.0 to 1.4 [W / cm 2 ], and the pressure is 25 to 30 [Pa]. Then, the resist film 40 was etched.
And since the film thickness of the resist film 40 which covers the convex part of the semiconductor layer 9b is formed thinner than other parts, the resist film 40 which covers the convex part of the semiconductor layer 9b is selectively removed, and FIG. As shown in FIG. 5, the convex portion of the semiconductor layer 9b is exposed from the resist film 40, and the resist film 40 on the concave portion of the semiconductor layer 9b remains.
次いで、シリコン薄膜を除去する条件のドライエッチングを行って、図１３に示すように、レジスト膜４０から露出している半導体層９ｂの凸部の上端側をエッチングして取り除く。半導体層９ｂの凹部は、レジスト膜４０によって保護されているのでドライエッチングによって高さが変わることはない。本実施例では、ガス流量がＣｌ２／ＳＦ６／Ｈ２＝２７０／６０／６０［ＳＣＣＭ］、パワー密度０．５〜０．８［Ｗ／ｃｍ２］、圧力３０〜３５［Ｐａ］の条件で、レジスト膜４０から露出している半導体層９ｂの凸部を除去した。なお、エッチング時間が長すぎると、レジスト膜４０の開口内の半導体層９ｂにまで侵食が進み凹凸が生じてしまうので、エッチング処理時間は数十秒以内に抑える必要がある。 Next, dry etching under conditions for removing the silicon thin film is performed, and as shown in FIG. 13, the upper end side of the convex portion of the semiconductor layer 9b exposed from the resist film 40 is removed by etching. Since the recess of the semiconductor layer 9b is protected by the resist film 40, the height does not change by dry etching. In this embodiment, the gas flow rate is Cl 2 / SF 6 / H 2 = 270/60/60 [SCCM], the power density is 0.5 to 0.8 [W / cm 2 ], and the pressure is 30 to 35 [Pa]. Under the conditions, the protruding portion of the semiconductor layer 9b exposed from the resist film 40 was removed. If the etching time is too long, the erosion proceeds to the semiconductor layer 9b in the opening of the resist film 40 and unevenness is generated, so that the etching processing time needs to be kept within several tens of seconds.
次いで、図１４に示すように、半導体層９ｂの凹部と保護絶縁膜６ｄ上に残るレジスト膜４０をレジスト剥離液で選択的に剥離して除去する。
そして、この半導体層９ｂは、レジスト膜４０を用いたエッチバックによって、表面凹凸の凸部の上端側が除去されたことにより、図１０に示す半導体層９ｂに比べて表面凹凸の高低差が小さくなり、平坦化されている。例えば、図１０に示す半導体層９ｂの表面凹凸の高低差は３０［ｎｍ］であったが、図１４に示す半導体層９ｂの表面凹凸の高低差は１５［ｎｍ］であり、その凹凸が概ね５０％緩和されて平坦化されている。
なお、レジスト膜４０を成膜する前の半導体層９ｂの表面凹凸の程度や、レジスト膜４０の種類に応じてエッチバックの効果に差はあるが、レジスト膜４０を用いるエッチバックによって半導体層９ｂの表面凹凸を少なくとも５０％緩和することが可能である。
Next, as shown in FIG. 14, the recesses of the semiconductor layer 9b and the resist film 40 remaining on the protective insulating film 6d are selectively removed with a resist remover and removed.
Then, the semiconductor layer 9b has a lower surface unevenness compared to the semiconductor layer 9b shown in FIG. 10 by removing the upper end side of the surface unevenness by etching back using the resist film 40. Have been flattened. For example, the height difference of the surface unevenness of the semiconductor layer 9b shown in FIG. 10 is 30 [nm], but the height difference of the surface unevenness of the semiconductor layer 9b shown in FIG. 50% relaxed and flattened.
Although there are differences in the effect of etch back depending on the degree of surface unevenness of the semiconductor layer 9b before the resist film 40 is formed and the type of the resist film 40, the semiconductor layer 9b is etched back using the resist film 40. It is possible to relieve the surface irregularities of at least 50%.
また、半導体層９ｂの表面凹凸の凸部の上端側がエッチバックにより除去されてしまうことを考慮して、図８に示す半導体層９ｂは厚めに形成されている。
つまり、半導体層９ｂは当初厚めに成膜されているが、エッチングによる侵食とエッチバックによる平坦化によって適正な膜厚となり、半導体膜６ｂ（５ｂ）に形成されて薄膜トランジスタ（例えば、駆動トランジスタ６、スイッチトランジスタ５）を構成するようになる。
In consideration of the fact that the upper end side of the convex portion of the surface irregularity of the semiconductor layer 9b is removed by etch back, the semiconductor layer 9b shown in FIG. 8 is formed thicker.
That is, although the semiconductor layer 9b is initially formed thick, it becomes an appropriate film thickness by erosion by etching and flattening by etchback, and is formed on the semiconductor film 6b (5b) to form a thin film transistor (for example, the drive transistor 6, A switch transistor 5) is formed.
そして、保護絶縁膜６ｄが形成されている半導体層９ｂ上に不純物半導体膜となる不純物半導体層をＣＶＤ法などによって成膜し、その不純物半導体層上にソース・ドレインとなる金属膜をスパッタリングで成膜する。それら金属膜と不純物半導体層とともに半導体層９ｂをフォトリソグラフィーによってパターニングすることにより、図１５に示すように、ドレイン電極６ｈとソース電極６ｉ、一対の不純物半導体膜６ｆ，６ｇ、半導体膜６ｂが形成されて、駆動トランジスタ６が製造される。なお、ドレイン電極６ｈとソース電極６ｉ、一対の不純物半導体膜６ｆ，６ｇ、半導体膜６ｂを形成する手法は上記したパターニングによるものに限らず、周知の薄膜トランジスタ製造方法によってそれらを形成することができ、その形成工程や形成順は任意である。 Then, an impurity semiconductor layer to be an impurity semiconductor film is formed on the semiconductor layer 9b on which the protective insulating film 6d is formed by a CVD method or the like, and a metal film to be a source / drain is formed on the impurity semiconductor layer by sputtering. Film. By patterning the semiconductor layer 9b together with the metal film and the impurity semiconductor layer by photolithography, a drain electrode 6h and a source electrode 6i, a pair of impurity semiconductor films 6f and 6g, and a semiconductor film 6b are formed as shown in FIG. Thus, the driving transistor 6 is manufactured. Note that the method of forming the drain electrode 6h and the source electrode 6i, the pair of impurity semiconductor films 6f and 6g, and the semiconductor film 6b is not limited to the above-described patterning, and they can be formed by a well-known thin film transistor manufacturing method. The formation process and the formation order are arbitrary.
この駆動トランジスタ６における半導体層９ｂのソース、ドレイン形成領域６ｊの表面凹凸はエッチバックにより緩和されており、その半導体膜６ｂが一対の不純物半導体膜６ｆ，６ｇと接する上面側は平坦化されているので、半導体膜６ｂと不純物半導体膜６ｆ，６ｇとの界面は乱れることなく好適に接合されている。
そして、不純物半導体膜６ｆ，６ｇを介して、ドレイン電極６ｈとソース電極６ｉが半導体膜６ｂに好適に接合されている。
このように、ドレイン電極６ｈとソース電極６ｉが不純物半導体膜６ｆ，６ｇを介して半導体膜６ｂに好適に電気的接合されて、好適なコンタクトが形成された駆動トランジスタ６は、駆動素子として良好に機能する。
The unevenness of the surface of the source / drain formation region 6j of the semiconductor layer 9b in the driving transistor 6 is relaxed by etch back, and the upper surface side where the semiconductor film 6b is in contact with the pair of impurity semiconductor films 6f and 6g is flattened. Therefore, the interface between the semiconductor film 6b and the impurity semiconductor films 6f and 6g is suitably joined without being disturbed.
The drain electrode 6h and the source electrode 6i are preferably joined to the semiconductor film 6b through the impurity semiconductor films 6f and 6g.
As described above, the drive transistor 6 in which the drain electrode 6h and the source electrode 6i are preferably electrically joined to the semiconductor film 6b through the impurity semiconductor films 6f and 6g and formed with suitable contacts is favorable as a drive element. Function.
また、駆動トランジスタ６と同様に、スイッチトランジスタ５のドレイン電極５ｈとソース電極５ｉ、不純物半導体膜５ｆ，５ｇ、半導体膜５ｂも形成されて、スイッチトランジスタ５が製造される。このスイッチトランジスタ５においてもドレイン電極５ｈとソース電極５ｉが不純物半導体膜５ｆ，５ｇを介して半導体膜５ｂに好適に電気的接合されている。
なお、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図５、図６参照）。
Similarly to the drive transistor 6, the drain electrode 5h and the source electrode 5i of the switch transistor 5, the impurity semiconductor films 5f and 5g, and the semiconductor film 5b are also formed, and the switch transistor 5 is manufactured. Also in the switch transistor 5, the drain electrode 5h and the source electrode 5i are preferably electrically joined to the semiconductor film 5b through the impurity semiconductor films 5f and 5g.
In addition, the scanning line 2, the voltage supply line 4, and the electrode 7b of the capacitor 7 are formed together with the source electrode and the drain electrode (see FIGS. 5 and 6).
さらに、駆動トランジスタ６が形成された後に、ボトムエミッション構造の場合ＩＴＯ膜を、トップエミッションであればアルミ膜及びＩＴＯ膜を堆積してからパターニングして画素電極８ａを形成する。
次いで、スイッチトランジスタ５や駆動トランジスタ６を覆うように、第二絶縁膜１２を成膜する。なお、第二絶縁膜１２は、第一絶縁膜１１と同様に、プラズマＣＶＤによって窒化シリコン等を成膜したものである。この第二絶縁膜１２をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを形成する。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する格子状のバンク１３を形成する。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂや発光層８ｃを順次成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５、図６参照）、ＥＬパネル１が製造される。
Further, after the drive transistor 6 is formed, the pixel electrode 8a is formed by depositing the ITO film in the case of the bottom emission structure, and then depositing the aluminum film and the ITO film in the case of top emission, followed by patterning.
Next, the second insulating film 12 is formed so as to cover the switch transistor 5 and the drive transistor 6. The second insulating film 12 is formed by depositing silicon nitride or the like by plasma CVD, as with the first insulating film 11. The second insulating film 12 is patterned by photolithography to form an opening 12a through which the central portion of the pixel electrode 8a is exposed.
Next, after depositing a photosensitive resin such as polyimide, exposure is performed to form a lattice-shaped bank 13 having an opening 13a through which the pixel electrode 8a is exposed.
Next, a liquid material in which a material for forming the hole injection layer 8b and the light emitting layer 8c is dissolved or dispersed in a solvent is applied to the opening 13a of the bank 13, and the liquid material is dried to form a carrier transport layer. A hole injection layer 8b and a light emitting layer 8c are sequentially formed (see FIG. 5).
Next, the EL element 8 is manufactured by forming the counter electrode 8d on the entire surface of the bank 13 and the light emitting layer 8c (see FIGS. 5 and 6), and the EL panel 1 is manufactured.
以上のように、微結晶シリコン（マイクロクリスタルシリコン）からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む半導体層９ｂは表面形状に凹凸が生じ易く、また、保護絶縁膜６ｄ（５ｄ）を形成する過程でエッチングによる侵食を受けて、その表面凹凸の高低差が広がってしまう。半導体層９ｂの表面凹凸の高低差が大き過ぎる場合、従来技術のように半導体膜６ｂ（５ｂ）と不純物半導体膜６ｆ，６ｇ（５ｆ，５ｇ）との界面が乱れてしまうことに起因して、半導体膜６ｂ（５ｂ）と、ドレイン電極６ｈ（５ｈ）及びソース電極６ｉ（５ｉ）との電気的接合に不具合が発生してしまうことがある。そして、その不具合が原因で薄膜トランジスタ（駆動トランジスタ６、スイッチトランジスタ５）に導通不良の欠陥が生じてしまうおそれがある。
そのため、半導体層９ｂの表面凹凸をＣＭＰ（Chemical Mechanical Polishing）によって研磨して、半導体層９ｂを平坦化することが考えられるが、保護絶縁膜６ｄ（５ｄ）が形成される際にも半導体層９ｂの表面凹凸が生じるので、保護絶縁膜６ｄ（５ｄ）の形成前にＣＭＰを行うメリットは少ない。また、半導体層９ｂ上に保護絶縁膜６ｄ（５ｄ）が形成された後では保護絶縁膜６ｄ（５ｄ）にダメージを与えてしまうのでＣＭＰを行うことはできない。
As described above, the semiconductor layer 9b made of microcrystalline silicon (microcrystalline silicon) or including microcrystalline silicon and amorphous silicon is likely to have irregularities in the surface shape, and the process of forming the protective insulating film 6d (5d) As a result of erosion caused by etching, the difference in level of the surface irregularities widens. When the level difference of the surface unevenness of the semiconductor layer 9b is too large, the interface between the semiconductor film 6b (5b) and the impurity semiconductor films 6f and 6g (5f and 5g) is disturbed as in the prior art. There may be a problem in electrical connection between the semiconductor film 6b (5b), the drain electrode 6h (5h), and the source electrode 6i (5i). Then, there is a possibility that a defect of poor conduction occurs in the thin film transistor (the drive transistor 6 and the switch transistor 5) due to the defect.
Therefore, it is conceivable that the surface irregularities of the semiconductor layer 9b are polished by CMP (Chemical Mechanical Polishing) to planarize the semiconductor layer 9b. However, the semiconductor layer 9b is also formed when the protective insulating film 6d (5d) is formed. Therefore, there is little merit of performing CMP before forming the protective insulating film 6d (5d). Further, after the protective insulating film 6d (5d) is formed on the semiconductor layer 9b, the protective insulating film 6d (5d) is damaged, and CMP cannot be performed.
そこで、本実施例では、レジスト膜４０を用いたエッチバックを行うことによって、保護絶縁膜６ｄ（５ｄ）を損傷することなく、半導体層９ｂを平坦化した。
そして、エッチバックによって表面凹凸が少なくとも５０％緩和された半導体層９ｂがパターニングされてなる半導体膜６ｂ（５ｂ）と不純物半導体膜６ｆ，６ｇ（５ｆ，５ｇ）とは界面が乱れることなく好適に接合される。また、不純物半導体膜６ｆ，６ｇ（５ｆ，５ｇ）を介して、ドレイン電極６ｈ（５ｈ）とソース電極６ｉ（５ｉ）が半導体膜６ｂ（５ｂ）に好適に接合される。
Therefore, in this embodiment, the semiconductor layer 9b is planarized without damaging the protective insulating film 6d (5d) by performing etch back using the resist film 40.
Then, the semiconductor film 6b (5b) obtained by patterning the semiconductor layer 9b whose surface irregularities are relaxed by at least 50% by etch back and the impurity semiconductor films 6f and 6g (5f and 5g) are preferably bonded without disturbing the interface. Is done. Further, the drain electrode 6h (5h) and the source electrode 6i (5i) are preferably bonded to the semiconductor film 6b (5b) through the impurity semiconductor films 6f and 6g (5f, 5g).
このように、ドレイン電極６ｈ（５ｈ）とソース電極６ｉ（５ｉ）が不純物半導体膜６ｆ，６ｇ（５ｆ，５ｇ）を介して半導体膜６ｂ（５ｂ）に好適に接合されて、電気的に良好なコンタクトが形成される。
そして、ドレイン電極６ｈ（５ｈ）とソース電極６ｉ（５ｉ）が不純物半導体膜６ｆ，６ｇ（５ｆ，５ｇ）を介して半導体膜６ｂ（５ｂ）に好適に電気的接合された駆動トランジスタ６およびスイッチトランジスタ５は、駆動素子として良好に機能する。
特に、半導体膜６ｂ（５ｂ）は、非晶質シリコン（アモルファスシリコン）よりも結晶化度の高い微結晶シリコン（マイクロクリスタルシリコン）を主成分とするので、この駆動トランジスタ６およびスイッチトランジスタ５は良好なトランジスタ特性を有するものとなる。
そして、駆動素子として良好に機能する駆動トランジスタ６およびスイッチトランジスタ５は、ＥＬ素子８を好適に発光させ、ＥＬパネル１の表示性能を良好なものにすることができる。
As described above, the drain electrode 6h (5h) and the source electrode 6i (5i) are preferably bonded to the semiconductor film 6b (5b) through the impurity semiconductor films 6f and 6g (5f and 5g), and thus an electrically good condition is obtained. A contact is formed.
The drive transistor 6 and the switch transistor in which the drain electrode 6h (5h) and the source electrode 6i (5i) are preferably electrically joined to the semiconductor film 6b (5b) via the impurity semiconductor films 6f and 6g (5f, 5g). 5 functions well as a drive element.
In particular, since the semiconductor film 6b (5b) is mainly composed of microcrystalline silicon (microcrystal silicon) having a higher crystallinity than amorphous silicon (amorphous silicon), the drive transistor 6 and the switch transistor 5 are good. The transistor characteristics are excellent.
The drive transistor 6 and the switch transistor 5 that function well as the drive element can cause the EL element 8 to emit light suitably, and the display performance of the EL panel 1 can be improved.
そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図１６に示す、携帯電話機２００の表示パネル１ａや、図１７（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図１８に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。
The EL panel 1 formed and manufactured as described above is used as a display panel for various electronic devices.
For example, the display panel 1a of the mobile phone 200 shown in FIG. 16, the display panel 1b of the digital camera 300 shown in FIGS. 17A and 17B, or the display panel 1c of the personal computer 400 shown in FIG. The EL panel 1 can be applied.
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
上記薄膜トランジスタは、逆スタガ型構造であったが、コプラナ型構造であってもよい。
The application of the present invention is not limited to the above-described embodiment, and can be appropriately changed without departing from the spirit of the present invention.
The thin film transistor has an inverted staggered structure, but may have a coplanar structure.
１ ＥＬパネル
２ 走査線
３ 信号線
４ 電圧供給線
５ スイッチトランジスタ（薄膜トランジスタ）
６ 駆動トランジスタ（薄膜トランジスタ）
５ａ、６ａ ゲート電極
５ｂ、６ｂ 半導体膜
５ｄ、６ｄ 保護絶縁膜（保護膜）
５ｆ、６ｆ 不純物半導体膜
５ｇ、６ｇ 不純物半導体膜
５ｈ、６ｈ ドレイン電極
５ｉ、６ｉ ソース電極
７ キャパシタ
８ ＥＬ素子
９ｂ 半導体層
９ｄ 保護絶縁膜
１０ 基板
１１ 第一絶縁膜
１２ 第二絶縁膜
１３ バンク
４０ レジスト膜
1 EL panel 2 Scan line 3 Signal line 4 Voltage supply line 5 Switch transistor (thin film transistor)
6 Drive transistor (thin film transistor)
5a, 6a Gate electrode 5b, 6b Semiconductor film 5d, 6d Protective insulating film (protective film)
5f, 6f Impurity semiconductor film 5g, 6g Impurity semiconductor film 5h, 6h Drain electrode 5i, 6i Source electrode 7 Capacitor 8 EL element 9b Semiconductor layer 9d Protective insulating film 10 Substrate 11 First insulating film 12 Second insulating film 13 Bank 40 Resist film
Claims (10)
前記半導体層におけるソース、ドレイン形成領域の表面凹凸の凸部の上端側を除去し、前記半導体層を平坦化する半導体層平坦化工程と、
前記ソース、ドレイン形成領域に対応してソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
を備えることを特徴とする薄膜トランジスタの製造方法。 A semiconductor layer forming step of forming a semiconductor layer containing microcrystalline silicon;
A semiconductor layer planarization step of planarizing the semiconductor layer by removing the upper end side of the convex portions of the surface irregularities of the source and drain formation regions in the semiconductor layer;
A source / drain electrode forming step of forming a source electrode and a drain electrode corresponding to the source / drain formation region;
A method for producing a thin film transistor, comprising:
前記半導体層の前記ソース、ドレイン形成領域上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜の表層側を除去し、前記半導体層の表面凹凸の凸部を露出させる凸部露出工程と、
前記レジスト膜から露出した、前記半導体層の凸部の上端側をエッチングして取り除く凸部除去工程と、
前記レジスト膜を除去するレジスト除去工程と、
を含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。 The semiconductor layer planarization step includes
A resist film forming step of forming a resist film on the source and drain formation regions of the semiconductor layer;
Removing the surface layer side of the resist film, and exposing a convex portion of the surface irregularities of the semiconductor layer; and
A convex portion removing step of removing the upper end side of the convex portion of the semiconductor layer, which is exposed from the resist film, by etching;
A resist removing step for removing the resist film;
The method for producing a thin film transistor according to claim 1, comprising:
前記半導体層平坦化工程の後に、前記半導体層の前記ソース、ドレイン形成領域上に不純物半導体膜を形成する不純物半導体膜形成工程を備えることを特徴とする請求項１又は２記載の薄膜トランジスタの製造方法。 Before the semiconductor layer flattening step, comprising a protective film forming step of forming a protective film covering a region to be a channel in the semiconductor layer,
3. The method of manufacturing a thin film transistor according to claim 1, further comprising an impurity semiconductor film forming step of forming an impurity semiconductor film on the source and drain formation regions of the semiconductor layer after the semiconductor layer flattening step. .
前記半導体層が有する表面凹凸の高低差を少なくとも５０％緩和するように、前記表面凹凸の凸部の上端側を除去することを特徴とする請求項１〜３の何れか一項に記載の薄膜トランジスタの製造方法。 The semiconductor layer planarization step includes
4. The thin film transistor according to claim 1, wherein an upper end side of the convex portion of the surface irregularity is removed so as to relieve a level difference of the surface irregularity of the semiconductor layer by at least 50%. Manufacturing method.
前記ソース、ドレイン形成領域に対応して形成されるソース電極及びドレイン電極と、
を備えることを特徴とする薄膜トランジスタ。 A semiconductor film that includes microcrystalline silicon and is planarized by removing the upper end side of the convex portions of the surface unevenness of the source and drain formation regions;
A source electrode and a drain electrode formed corresponding to the source and drain formation regions;
A thin film transistor comprising:
前記半導体膜の前記ソース、ドレイン形成領域に設けられた不純物半導体膜と、
を備えることを特徴とする請求項６に記載の薄膜トランジスタ。 A protective film covering a lower surface of a region to be a channel of the semiconductor film;
An impurity semiconductor film provided in the source and drain formation regions of the semiconductor film;
The thin film transistor according to claim 6, comprising:
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