JP2011129711A - 半導体膜の製造方法および薄膜トランジスタの製造方法 - Google Patents

Abstract

【課題】大面積の基板上に低コストで微結晶性の半導体膜を形成することが可能な半導体膜の製造方法および薄膜トランジスタの製造方法を提供する。
【解決手段】一次微結晶半導体膜１１に対して成膜成分を有しないプラズマ処理を行うことにより、一次微結晶半導体膜１１の一部をエッチングして薄膜化微結晶半導体膜１２を形成し、この薄膜化微結晶半導体膜１２から二次微結晶半導体膜１３を形成する。一次微結晶半導体膜１１のエッチングにより結晶性を乱す要因となっている部分が選択的に除去され、結晶性の良い薄膜化微結晶半導体膜１２となる。二次微結晶半導体膜１３は、薄膜化微結晶半導体膜１２の良好な結晶性を引き継いで成長し、基材１０との界面においてもアモルファス相が少なくなる。二次微結晶半導体膜１３を形成する前に、薄膜化微結晶半導体膜１２を、固相成長を起こす温度でアニール処理し、更に結晶性を高めてもよい。
【選択図】図１

Description

本発明は、微結晶性の半導体膜の製造方法およびこれを用いた薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）の製造方法に関する。

従来より、低い移動度で利用できる製品向けとして水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ)のＴＦＴが広く用いられてきた。水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）は、大面積に均一な特性のボトムゲート型ＴＦＴを作製できる能力を持つものの、移動度は１ｃｍ²／Ｖｓ以下であること、また電流ストレスに弱いなどの弱点を有し、次世代高性能液晶パネルや有機ＥＬ（Electroluminescence）ディスプレイには用いることができない。これは、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）という材料自体が有する問題点である。

近年では、アモルファスシリコン膜をエキシマレーザによりアニール処理した結晶性シリコンをチャネル領域に用いた、ポリシリコン（poly−Ｓｉ）ＴＦＴが、液晶ディスプレイまたは有機ＥＬディスプレイの駆動素子として実用化されている。ポリシリコンＴＦＴは、結晶粒径が大きく移動度を大きくすることができる反面、トランジスタ間の特性ばらつきが大きくなる。

そこで、結晶粒のサイズがポリシリコンよりも小さい微結晶シリコン（ｎｃ−Ｓｉ）膜をチャネル領域に用いた、微結晶シリコンＴＦＴの研究が進められている。微結晶シリコン（ｎｃ−Ｓｉ）ＴＦＴは、アモルファスシリコンＴＦＴよりもキャリア移動度が大きく、ポリシリコンＴＦＴよりもトランジスタ間の特性ばらつきを小さくすることが可能である。微結晶シリコン膜は、例えば、アモルファスシリコン膜をレーザアニールなどによりナノメートルオーダーの結晶粒に結晶化させることにより形成されている（例えば、特許文献１参照。）。

特開２００９−２２４３６０号公報、段落０００５〜０００７，００２９

Czang-Ho Lee 、外２名，"Applied Physics Letters"，２００５年，第８６巻，２２２１０６ M.R.Esmaeili、外２名，"ECS Transactions"，２００６年，第３巻，第８号，ｐ．９３−９７

しかしながら、従来のレーザアニールによる微結晶シリコン膜は、大面積の基板上に形成することが難しく、また、レーザを使用するので製造コストも増大してしまうという問題点があった。

なお、ちなみに、非特許文献１および非特許文献２では、直接ＣＶＤ（Chemical Vapor Deposition；化学気相成長）法にてガラス基板上に微結晶シリコンＴＦＴを作製する試みが行われている。この従来方法で形成された微結晶シリコンＴＦＴは、成長開始時点すなわち基板界面付近ではある程度のアモルファス層（incubation layer）を有することが知られている。従って、膜の上層をキャリアが走行するトップゲート型ＴＦＴでは良好な特性が得られるが、膜の下層をキャリアが走行するボトムゲート型ＴＦＴではａ−Ｓｉ：Ｈ以下の特性となってしまうことが多かった（例えば、トップゲート型では非特許文献１、ボトムゲート型では非特許文献２参照。）。

本発明はかかる問題点に鑑みてなされたもので、その目的は、大面積の基板上に低コストで微結晶性の半導体膜を形成することが可能な半導体膜の製造方法およびこれを用いた薄膜トランジスタの製造方法を提供することにある。

本発明による半導体膜の製造方法は、以下の（Ａ）〜（Ｃ）の工程を含むものである。
（Ａ）基材に一次微結晶半導体膜を形成する工程
（Ｂ）一次微結晶半導体膜に対して成膜成分を有しないプラズマ処理を行うことにより、一次微結晶半導体膜の一部をエッチングして薄膜化微結晶半導体膜を形成する工程
（Ｃ）薄膜化微結晶半導体膜から二次微結晶半導体膜を形成する工程

本発明の半導体膜の製造方法では、基材に一次微結晶半導体膜が形成され、この一次微結晶半導体膜に対して成膜成分を有しないプラズマ処理が行われる。これにより、一次部結晶半導体膜の一部がエッチングされて、薄膜化微結晶半導体膜が形成される。この薄膜化微結晶半導体膜は、一次微結晶半導体膜中のアモルファス成分や原子間の結合の弱い部位などが選択的に除去され、結晶性が良好なものとなっている。そののち、薄膜化微結晶半導体膜から二次微結晶半導体膜が形成される。二次微結晶半導体膜は、薄膜化微結晶半導体膜の良好な結晶性を引き継いで成長するので、結晶性の良好なものとなる。

本発明による薄膜トランジスタの製造方法は、基板上にゲート電極およびゲート絶縁膜を順に形成する工程と、ゲート絶縁膜の上に微結晶半導体よりなるチャネル層を形成する工程と、チャネル層の上にソースおよびドレインを形成する工程とを含み、チャネル層を形成する工程は、上記本発明の半導体膜の製造方法により行われるものである。

本発明の半導体膜の製造方法、または本発明の薄膜トランジスタの製造方法によれば、一次微結晶半導体膜に対して成膜成分を有しないプラズマ処理を行うことにより、一次微結晶半導体膜の一部をエッチングして薄膜化微結晶半導体膜を形成し、この薄膜化微結晶半導体膜から二次微結晶半導体膜を形成するようにしたので、従来の高価で複雑なアニール技術を用いずに、大面積の基板上に低コストで微結晶性の半導体膜を形成することが可能となり、次世代のＴＦＴ技術として展開可能なものである。

本発明の第１の実施の形態に係る半導体膜の製造方法を工程順に表す断面図である。 図１（Ｂ）に示した一次微結晶半導体膜を拡大して模式的に表す断面図である。 図１（Ｃ）に示した薄膜化微結晶半導体膜を拡大して模式的に表す断面図である。 図１（Ｄ）に示した二次微結晶半導体膜を拡大して模式的に表す断面図である。 本発明の第２の実施の形態に係る半導体膜の製造方法を工程順に表す断面図である。 本発明の第３の実施の形態に係る薄膜トランジスタの製造方法を工程順に表す断面図である。 図６に続く工程を表す断面図である。 本発明の第４の実施の形態に係る薄膜トランジスタの製造方法を工程順に表す断面図である。 図８に続く工程を表す断面図である。 適用例１に係る表示装置の回路構成を表す図である。 図１０に示した画素駆動回路の一例を表す等価回路図である。 適用例２の外観を表す斜視図である。 （Ａ）は適用例３の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 適用例４の外観を表す斜視図である。 適用例５の外観を表す斜視図である。 （Ａ）は適用例６の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。 本発明の実施例の結果を表す図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（半導体膜の製造方法；一次成長、プラズマ処理、二次成長の順で行う例）
２．第２の実施の形態（半導体膜の製造方法；プラズマ処理と二次成長との間に、誘導加熱処理を行う例）
３．第３の実施の形態（第１の実施の形態に対応する薄膜トランジスタの製造方法）
４．第４の実施の形態（第２の実施の形態に対応する薄膜トランジスタの製造方法）
５．適用例
６．実施例

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体膜の製造方法を工程順に表したものである。まず、例えば厚みが０．５ｍｍ程度であり、ガラスまたは合成石英などの絶縁材料よりなる基材１０を用意する。この基材１０を洗浄したのちＣＶＤ装置（図示せず）のチャンバー内に投入し、図１（Ａ）に示したように、洗浄する目的で水素（Ｈ２）ガスプラズマＰ１を照射する。照射条件としては、例えば、基材の温度２５０℃にて、水素（Ｈ２）プラズマＰ１を４００Ｗ、１２０Ｐａで５ｍｉｎ．照射する。

次いで、図１（Ｂ）に示したように、水素（Ｈ２）プラズマＰ１で清浄化した基材１０に一次微結晶半導体膜１１を形成する。成膜方法としては、例えば、シラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスとを混合した状態でプラズマを発生させ、１００Ｗ、１８０Ｐａの条件で、基材１０に直接、厚みが５ｎｍの微結晶シリコン（ｎｃ−Ｓｉ）よりなる一次微結晶半導体膜１１を成膜する。

図２は、図１（Ｂ）に示した一次微結晶半導体膜１１の構成を拡大して模式的に表したものである。一次微結晶半導体膜１１は、逆三角形の断面を有する多数の結晶粒１１Ａにより構成されている。また、これらの結晶粒１１Ａの基材１０との界面付近の基部１１Ｂ（図２において斜め格子を施した部分）には、アモルファス相が生成されていたり、結晶性の良くない結晶核が多量に残った状態となっている。そのため、この一次微結晶半導体膜１１を、膜の下層をキャリアが走行するボトムゲート型ＴＦＴに採用した場合には、極めて低い移動度しか得られず、その特性は水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）ＴＦＴと同等以下のものになってしまう。

一次微結晶半導体膜１１を形成したのち、図１（Ｃ）に示したように、一次微結晶半導体膜１１に対して成膜成分を有しないプラズマ処理、すなわち水素（Ｈ２）ガスプラズマＰ２の照射を行う。照射条件は、例えば、１００Ｗ、１２０Ｐａで１０ｍｉｎ．とする。これにより、図３に拡大して示したように、一次微結晶半導体膜１１の一部をエッチングして薄膜化微結晶半導体膜１２を形成する。

このとき、水素（Ｈ２）ガスを用いたプラズマ処理により、一次微結晶半導体膜１１は主に化学的なエッチングを受け、基材１０との界面付近のアモルファス相が選択的に除去されると共に、弱いＳｉ−Ｓｉボンドが切断される。これにより、一次微結晶半導体膜１１のうち結晶性を乱す要因となっている部分が選択的にエッチングされて、比較的結晶性の良い部分が残り、基材１０との界面にアモルファス相が少ない良質な結晶相を有する極めて薄い薄膜化微結晶半導体膜１２が形成される。

このプラズマ処理では、平行平板型プラズマ装置のプラズマポテンシャルよりも低いプラズマポテンシャルを有するプラズマ生成法を用いることが好ましい。すなわち、一次微結晶半導体膜１１ないし成長の核となる薄膜化微結晶半導体膜１２にプラズマダメージを与えずにエッチングを進行させることが可能なプラズマポテンシャルを有するプラズマ生成法を用いることが好ましい。具体的には、リモートプラズマ法、高密度プラズマ法、ＩＣＰ（Inductively Coupled Plasma；高周波結合プラズマ）法など、プラズマポテンシャルが１００Ｖ以下、より好ましくは５０Ｖ以下のプラズマ生成法を用いることが好ましい。

薄膜化微結晶半導体膜１２を形成したのち、真空を破ることなく例えばシラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスとを混合した状態でプラズマを発生させ、１００Ｗ、１８０Ｐａの条件で、図１（Ｄ）および図４に示したように、薄膜化微結晶半導体膜を種結晶として、厚みが４０ｎｍの微結晶シリコン（ｎｃ−Ｓｉ）よりなる二次微結晶半導体膜１３を成膜する。二次微結晶半導体膜１３は、薄膜化微結晶半導体膜１２の上層に、薄膜化微結晶半導体膜１２の良好な結晶性を引き継いで成長する。そのため、二次微結晶半導体膜１３は、基板１０との界面においてもアモルファス相が少なく、下層の薄膜化微結晶半導体膜１２から上層の二次微結晶半導体膜１３への結晶性の連続性にも優れており、良好な結晶性を有するものとなる。

このように本実施の形態では、一次微結晶半導体膜１１に対して成膜成分を有しないプラズマ処理を行うことにより、一次微結晶半導体膜１１の一部をエッチングして薄膜化微結晶半導体膜１２を形成し、この薄膜化微結晶半導体膜１２を元に二次微結晶半導体膜１３を形成するようにしたので、従来の高価で複雑なアニール技術を用いずに、大面積の基板１０上に低コストで二次微結晶半導体膜１３を形成することが可能となり、次世代のＴＦＴ技術として展開可能なものである。

また、一次微結晶半導体膜１１のエッチングにより結晶性を乱す要因となっている部分を選択的に除去し、比較的結晶性の良い部分を残して薄膜化微結晶半導体膜１２を形成し、これを種結晶として二次微結晶半導体膜１３を形成するようにしたので、二次微結晶半導体膜１３を、薄膜化微結晶半導体膜１２の良好な結晶性を引き継いで成長させることが可能となる。よって、基材１０との界面においてもアモルファス相が少なく、下層の薄膜化微結晶半導体膜１２から上層の二次微結晶半導体膜１３への結晶性の連続性にも優れた、良好な結晶性を有する二次微結晶半導体膜１３を形成することが可能となる。

（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る半導体膜の製造方法を工程順に表したものである。この製造方法は、薄膜化微結晶半導体膜１２を形成したのち、二次微結晶半導体膜１３を形成する前に、固相成長を起こす温度でアニール処理を行うことにより、二次微結晶半導体膜１３の結晶性を更に高めるようにしたものである。よって、第１の実施の形態と同一の工程については、図１（Ａ）ないし図１（Ｃ）を参照して説明する。

まず、図５（Ａ）に示したように、第１の実施の形態と同様にして、図１（Ａ）に示した工程により、洗浄した基材１０をＣＶＤ装置（図示せず）のチャンバー内に投入し、洗浄する目的で水素（Ｈ２）ガスプラズマＰ１を照射する。

次いで、図５（Ｂ）に示したように、第１の実施の形態と同様にして、図１（Ｂ）に示した工程により、基材１０に、例えば厚みが８ｎｍの微結晶シリコン（ｎｃ−Ｓｉ）よりなる一次微結晶半導体膜１１を形成する。

続いて、図５（Ｃ）に示したように、第１の実施の形態と同様にして、図１（Ｃ）に示した工程により、一次微結晶半導体膜１１に対して成膜成分を有しないプラズマ処理、すなわち水素（Ｈ２）ガスプラズマＰ２の照射を行い、一次微結晶半導体膜１１の一部をエッチングして薄膜化微結晶半導体膜１２を形成する。

このプラズマ処理では、第１の実施の形態と同様に、平行平板型プラズマ装置のプラズマポテンシャルよりも低いプラズマポテンシャルを有するプラズマ生成法を用いることが好ましい。

そののち、図５（Ｄ）に示したように、薄膜化微結晶半導体膜１２を、固相成長を起こす温度でアニール処理する。これにより、薄膜化微結晶半導体膜１２中に残っていた残留歪みや弱いＳｉ−Ｓｉボンドなどが緩和されて良好なＳｉ−Ｓｉボンドへと変化し、結晶性を更に向上させることが可能となる。

アニール処理としては、例えば誘導加熱方式によるアニールが好ましい。誘導加熱方式では、短時間に高温にすることが可能である。よって、アニール前の薄膜化微結晶半導体膜１２が極めて薄いこと、およびアニール処理時間が極めて短いことから、基材１０が変形したり、薄膜化微結晶半導体膜１２と基材１０との間に新たな残留応力が発生したりするおそれが小さくなる。

具体的には、薄膜化微結晶半導体膜１２が形成された基材１０を、短時間、誘導加熱方式のアニール炉２１に投入し、例えば真空中で、６５０℃、５ｍｉｎ．の誘導加熱処理を行う。

薄膜化微結晶半導体膜１２のアニール処理を行ったのち、図５（Ｅ）に示したように、真空を破ることなく例えばシラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスとを混合した状態でプラズマを発生させ、１００Ｗ、１８０Ｐａの条件で、薄膜化微結晶半導体膜１２から、厚みが４０ｎｍの微結晶シリコン（ｎｃ−Ｓｉ）よりなる二次微結晶半導体膜１３を成膜する。二次微結晶半導体膜１３は、薄膜化微結晶半導体膜１２の上層に、薄膜化微結晶半導体膜１２の良好な結晶性を引き継いで成長する。そのため、二次微結晶半導体膜１３は、基材１０との界面においてもアモルファス相が少なく、下層の薄膜化微結晶半導体膜１２から上層の二次微結晶半導体膜１３への結晶性の連続性にも優れており、良好な結晶性を有するものとなる。

ここでは、薄膜化微結晶半導体膜１２を、固相成長を起こす温度でアニール処理し、そののち二次微結晶半導体膜１３を形成しているので、薄膜化微結晶半導体膜１２の結晶性が更に向上している。よって、その薄膜化微結晶半導体膜１２の更に向上した結晶性を引き継いで成長した二次微結晶半導体膜１３は、更に良好な結晶性を有するものとなる。

薄膜化微結晶半導体膜１２のアニール処理を行うために一度真空を破った場合は、アニール処理を行った薄膜化微結晶半導体膜１２の表面に自然酸化膜が形成される場合が多い。そのため、二次微結晶半導体膜１３を形成する前に、アニール処理を行った薄膜化微結晶半導体膜１２に対して水素（Ｈ２）プラズマ処理を行うことが望ましい場合もある。

このように本実施の形態では、薄膜化微結晶半導体膜１２を形成したのち、二次微結晶半導体膜１３を形成する前に、薄膜化微結晶半導体膜１２を、固相成長を起こす温度でアニール処理するようにしたので、薄膜化微結晶半導体膜１２の結晶性を更に向上させることが可能となる。よって、その薄膜化微結晶半導体膜１２を核として、更に良好な結晶性を有する二次微結晶半導体膜１３を形成することが可能となる。

（第３の実施の形態）
図６および図７は、本発明の第３の実施の形態に係る薄膜トランジスタの製造方法を工程順に表したものである。この製造方法は、ボトムゲート型の薄膜トランジスタ１のチャネル層として、上記第１の実施の形態の二次微結晶半導体膜１３を形成するものである。よって、第１の実施の形態と同一の工程は図１（Ａ）ないし図１（Ｄ）を参照して説明する。

まず、例えばガラスまたはプラスチックよりなる基板３０に、例えばスパッタ法により、モリブデン（Ｍｏ）などの高融点金属膜（図示せず）を１００ｎｍ程度の厚みで形成する。次いで、この高融点金属膜を、例えばフォトリソグラフィおよびエッチングにより所定の形状に成形することにより、図６（Ａ）に示したように、ゲート電極３１を形成する。

続いて、同じく図６（Ａ）に示したように、ゲート電極３１を形成した基板３０の全面に、例えばプラズマＣＶＤ法により、酸化シリコン（ＳｉＯ２），窒化シリコン（ＳｉＮｘ）または酸化窒化シリコン（ＳｉＯＮ）などよりなるゲート絶縁膜３２を、例えば１６０ｎｍ程度の厚みで形成する。

そののち、図６（Ｂ）に示したように、第１の実施の形態と同様にして、図１（Ａ）に示した工程により、ゲート電極３１およびゲート絶縁膜３２を形成した基板３０をＣＶＤ装置（図示せず）のチャンバー内に投入し、洗浄する目的で水素（Ｈ２）ガスプラズマＰ１を照射する。

続いて、図６（Ｃ）に示したように、第１の実施の形態と同様にして、図１（Ｂ）に示した工程により、ゲート絶縁膜３２の上に、例えば厚みが５ｎｍの微結晶シリコン（ｎｃ−Ｓｉ）よりなる一次微結晶半導体膜１１を形成する。

一次微結晶半導体膜１１を形成したのち、図６（Ｄ）に示したように、第１の実施の形態と同様にして、図１（Ｃ）に示した工程により、一次微結晶半導体膜１１に対して成膜成分を有しないプラズマ処理、すなわち水素（Ｈ２）ガスプラズマＰ２の照射を行い、一次微結晶半導体膜１１の一部をエッチングして薄膜化微結晶半導体膜１２を形成する。

このプラズマ処理では、第１の実施の形態と同様に、平行平板型プラズマ装置のプラズマポテンシャルよりも低いプラズマポテンシャルを有するプラズマ生成法を用いることが好ましい。

薄膜化微結晶半導体膜１２を形成したのち、図７（Ａ）に示したように、第１の実施の形態と同様にして、図１（Ｄ）に示した工程により、薄膜化微結晶半導体膜１２から、厚みが４０ｎｍの微結晶シリコン（ｎｃ−Ｓｉ）よりなる二次微結晶半導体膜１３を成膜する。二次微結晶半導体膜１３は、薄膜化微結晶半導体膜１２の上層に、薄膜化微結晶半導体膜１２の良好な結晶性を引き継いで成長する。そのため、二次微結晶半導体膜１３は、ゲート絶縁膜３２との界面においてもアモルファス相が少なく、下層の薄膜化微結晶半導体膜１２から上層の二次微結晶半導体膜１３への結晶性の連続性にも優れており、良好な結晶性を有するものとなる。

二次微結晶半導体膜１３を形成したのち、この二次微結晶半導体膜１３の上に、例えばプラズマＣＶＤ法により、窒化シリコン（ＳｉＮｘ），酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯＮ）などの絶縁膜を全面に形成する。続いて、図７（Ｂ）に示したように、この絶縁膜を、フォトリソグラフィおよびエッチングにより、ゲート電極３１と略同一形状に成形することにより、エッチングストッパー層３４を形成する。

エッチングストッパー層３４を形成したのち、二次微結晶半導体膜１３およびエッチングストッパー層３４の上に、例えばプラズマＣＶＤ法により、ｎ＋シリコンよりなる不純物含有シリコン膜を５０ｎｍ程度の厚みで全面に形成する。続いて、図７（Ｃ）に示したように、不純物含有シリコン膜３５の上にフォトレジストよりなるマスク（図示せず）を形成し、このマスクを用いたエッチングにより、不純物含有シリコン膜３５および二次微結晶半導体膜１３を、エッチングストッパー層３４を覆う島状に成形する。これにより、二次微結晶半導体膜１３はチャネル層３３となる。

チャネル層３３を形成したのち、例えばスパッタ法により、厚みが５０ｎｍ程度のチタン（Ｔｉ）膜、厚みが２５０ｎｍ程度のアルミニウム（Ａｌ）膜および厚みが５０ｎｍ程度のチタン（Ｔｉ）膜を順に積層して電極材料膜を形成する。続いて、この電極材料膜を、フォトリソグラフィおよびエッチングにより所定の形状に成形し、図７（Ｄ）に示したように、ソース電極３６Ｓおよびドレイン電極３６Ｄを形成する。更に、不純物含有シリコン膜３５をフォトリソグラフィおよびエッチングにより所定の形状に成形して、同じく図７（Ｄ）に示したように、ソース３５Ｓおよびドレイン３５Ｄを形成する。以上により、薄膜トランジスタ１が完成する。

この薄膜トランジスタ１では、図示しない配線層を通じてゲート電極３１に所定のしきい値電圧以上の電圧（ゲート電圧）が印加されると、ソース３５Ｓとドレイン３５Ｄとの間のチャネル層３３中に電流（ドレイン電流）が生じる。ここでは、チャネル層３３として、一次微結晶半導体膜１１の比較的結晶性の良い部分を薄膜化微結晶半導体膜１２とし、この薄膜化微結晶半導体膜１２を核として成長させた二次微結晶半導体膜１３を用いているので、チャネル層３３の結晶性が良好となっている。よって、チャネル層３３の下層をキャリアが走行するボトムゲート型の薄膜トランジスタ１でも、キャリア移動度が向上する。

このように本実施の形態では、一次微結晶半導体膜１１に対して成膜成分を有しないプラズマ処理を行うことにより、一次微結晶半導体膜１１の一部をエッチングして薄膜化微結晶半導体膜１２を形成し、この薄膜化微結晶半導体膜１２から二次微結晶半導体膜１３を形成し、この二次微結晶半導体膜１３をチャネル層３３として用いるようにしたので、チャネル層３３の結晶性を高めることが可能となる。よって、チャネル層３３の下層をキャリアが走行するボトムゲート型の薄膜トランジスタ１でも、高いキャリア移動度を得ることが可能となる。

また、今まで広く用いられてきたボトムゲート型水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）ＴＦＴの成膜装置やプロセスをそのまま用いることが可能となり、更に低コスト化を図ることが可能となる。

（第４の実施の形態）
図８および図９は、本発明の第４の実施の形態に係る薄膜トランジスタの製造方法を工程順に表したものである。この製造方法は、ボトムゲート型の薄膜トランジスタ１のチャネル層として、上記第２の実施の形態の二次微結晶半導体膜１３を形成するようにしたものである。よって、第２の実施の形態と同一の工程は図５（Ａ）ないし図５（Ｅ）を参照して説明する。

まず、図８（Ａ）に示したように、第３の実施の形態と同様にして、図６（Ａ）に示した工程により、基板３０にゲート電極３１およびゲート絶縁膜３２を順に形成する。

次いで、図８（Ｂ）に示したように、第２および第１の実施の形態と同様にして、図５（Ａ）に示した工程により、ゲート電極３１およびゲート絶縁膜３２を形成した基板３０をＣＶＤ装置（図示せず）のチャンバー内に投入し、洗浄する目的で水素（Ｈ２）ガスプラズマＰ１を照射する。

続いて、図８（Ｃ）に示したように、第２および第１の実施の形態と同様にして、図５（Ｂ）に示した工程により、ゲート絶縁膜３２の上に、例えば厚みが８ｎｍの微結晶シリコン（ｎｃ−Ｓｉ）よりなる一次微結晶半導体膜１１を形成する。

そののち、図８（Ｄ）に示したように、第２および第１の実施の形態と同様にして、図５（Ｃ）に示した工程により、一次微結晶半導体膜１１に対して成膜成分を有しないプラズマ処理、すなわち水素（Ｈ２）ガスプラズマＰ２の照射を行い、一次微結晶半導体膜１１の一部をエッチングして薄膜化微結晶半導体膜１２を形成する。

このプラズマ処理では、第２および第１の実施の形態と同様に、平行平板型プラズマ装置のプラズマポテンシャルよりも低いプラズマポテンシャルを有するプラズマ生成法を用いることが好ましい。

薄膜化微結晶半導体膜１２を形成したのち、図８（Ｅ）に示したように、第２および第１の実施の形態と同様にして、図５（Ｄ）に示した工程により、薄膜化微結晶半導体膜１２を、固相成長を起こす温度でアニール処理する。これにより、薄膜化微結晶半導体膜１２中に残っていた残留歪みや弱いＳｉ−Ｓｉボンドなどが緩和されて良好なＳｉ−Ｓｉボンドへと変化し、結晶性を更に向上させることが可能となる。

アニール処理としては、例えば誘導加熱方式によるアニールが好ましい。誘導加熱方式では、短時間に高温にすることが可能である。よって、アニール前の薄膜化微結晶半導体膜１２が極めて薄いこと、およびアニール処理時間が極めて短いことから、基板３０が変形したり、薄膜化微結晶半導体膜１２と基板３０との間に新たな残留応力が発生したりするおそれが小さくなる。

具体的には、薄膜化微結晶半導体膜１２が形成された基板３０を、短時間、誘導加熱方式のアニール炉２１に投入し、例えば真空中で、６５０℃、５ｍｉｎ．の誘導加熱処理を行う。

薄膜化微結晶半導体膜１２のアニール処理を行ったのち、図９（Ａ）に示したように、第２および第１の実施の形態と同様にして、図５（Ｅ）に示した工程により、薄膜化微結晶半導体膜１２から、厚みが４０ｎｍの微結晶シリコン（ｎｃ−Ｓｉ）よりなる二次微結晶半導体膜１３を成膜する。二次微結晶半導体膜１３は、薄膜化微結晶半導体膜１２の上層に、薄膜化微結晶半導体膜１２の良好な結晶性を引き継いで成長する。そのため、二次微結晶半導体膜１３は、ゲート絶縁膜３２との界面においてもアモルファス相が少なく、下層の薄膜化微結晶半導体膜１２から上層の二次微結晶半導体膜１３への結晶性の連続性にも優れており、良好な結晶性を有するものとなる。

二次微結晶半導体膜１３を形成したのち、この二次微結晶半導体膜１３の上に、例えばプラズマＣＶＤ法により、窒化シリコン（ＳｉＮｘ），酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯＮ）などの絶縁膜を全面に形成する。続いて、図９（Ｂ）に示したように、この絶縁膜を、フォトリソグラフィおよびエッチングにより、ゲート電極３１と略同一形状に成形することにより、エッチングストッパー層３４を形成する。

エッチングストッパー層３４を形成したのち、二次微結晶半導体膜１３およびエッチングストッパー層３４の上に、例えばプラズマＣＶＤ法により、ｎ＋シリコンよりなる不純物含有シリコン膜を５０ｎｍ程度の厚みで全面に形成する。続いて、図９（Ｃ）に示したように、不純物含有シリコン膜３５の上にフォトレジストよりなるマスク（図示せず）を形成し、このマスクを用いたエッチングにより、不純物含有シリコン膜３５および二次微結晶半導体膜１３を、エッチングストッパー層３４を覆う島状に成形する。これにより、二次微結晶半導体膜１３はチャネル層３３となる。

チャネル層３３を形成したのち、例えばスパッタ法により、厚みが５０ｎｍ程度のチタン（Ｔｉ）膜、厚みが２５０ｎｍ程度のアルミニウム（Ａｌ）膜および厚みが５０ｎｍ程度のチタン（Ｔｉ）膜を順に積層して電極材料膜を形成する。続いて、図９（Ｄ）に示したように、この電極材料膜を、フォトリソグラフィおよびエッチングにより所定の形状に成形し、ソース電極３６Ｓおよびドレイン電極３６Ｄを形成する。更に、同じく図９（Ｄ）に示したように、不純物含有シリコン膜３５をフォトリソグラフィおよびエッチングにより所定の形状に成形して、ソース３５Ｓおよびドレイン３５Ｄを形成する。以上により、薄膜トランジスタ１が完成する。

この薄膜トランジスタ１では、図示しない配線層を通じてゲート電極３１に所定のしきい値電圧以上の電圧（ゲート電圧）が印加されると、ソース３５Ｓとドレイン３５Ｄとの間のチャネル層３３中に電流（ドレイン電流）が生じる。ここでは、チャネル層３３となる二次微結晶半導体膜１３を形成する前に、その核となる薄膜化微結晶半導体膜１２をアニール処理しているので、チャネル層３３の結晶性が更に良好となっている。よって、チャネル層３３の下層をキャリアが走行するボトムゲート型の薄膜トランジスタ１でも、キャリア移動度が更に向上する。

このように本実施の形態では、チャネル層３３となる二次微結晶半導体膜１３を形成する際に、薄膜化微結晶半導体膜１２を形成したのち、二次微結晶半導体膜１３を形成する前に、薄膜化微結晶半導体膜１２を、固相成長を起こす温度でアニール処理するようにしたので、薄膜化微結晶半導体膜１２の結晶性を更に向上させることが可能となる。よって、その薄膜化微結晶半導体膜１２を核として、更に良好な結晶性を有する二次微結晶半導体膜１３を形成することが可能となり、チャネル層３３の結晶性を更に高めることが可能となる。よって、チャネル層３３の下層をキャリアが走行するボトムゲート型の薄膜トランジスタ１でも、高いキャリア移動度を得ることが可能となる。

＜適用例１＞
図１０は、この薄膜トランジスタ１を駆動素子として備えた表示装置の回路構成を表すものである。表示装置４０は、例えば液晶ディスプレイや有機ＥＬディスプレイなどであり、駆動パネル５０上に、マトリクス状に配設された複数の画素１０Ｒ，１０Ｇ，１０Ｂと、これらの画素１０Ｒ，１０Ｇ，１０Ｂを駆動するための各種駆動回路とが形成されたものである。画素１０Ｒ，１０Ｇ，１０Ｂはそれぞれ、赤色（Ｒ：Red），緑色（Ｇ：Green）および青色（Ｂ：Blue）の色光を発する液晶表示素子や有機ＥＬ素子などである。これら３つの画素１０Ｒ，１０Ｇ，１０Ｂを一つのピクセルとして、複数のピクセルにより表示領域１１０が構成されている。駆動パネル５０上には、駆動回路として、例えば映像表示用のドライバである信号線駆動回路１２０および走査線駆動回路１３０と、画素駆動回路１５０とが配設されている。この駆動パネル５０には、図示しない封止パネルが貼り合わせられ、この封止パネルにより画素１０Ｒ，１０Ｇ，１０Ｂおよび上記駆動回路が封止されている。

図１１は、画素駆動回路１５０の等価回路図である。画素駆動回路１５０は、上記薄膜トランジスタ１として、トランジスタＴｒ１，Ｔｒ２が配設されたアクティブ型の駆動回路である。トランジスタＴｒ１，Ｔｒ２の間にはキャパシタＣｓが設けられ、第１の電源ライン（Ｖcc）および第２の電源ライン（ＧＮＤ）の間において、画素１０Ｒ（または画素１０Ｇ，１０Ｂ）がトランジスタＴｒ１に直列に接続されている。このような画素駆動回路１５０では、列方向に信号線１２０Ａが複数配置され、行方向に走査線１３０Ａが複数配置されている。各信号線１２０Ａは、信号線駆動回路１２０に接続され、この信号線駆動回路１２０から信号線１２０Ａを介してトランジスタＴｒ２のソース電極に画像信号が供給されるようになっている。各走査線１３０Ａは走査線駆動回路１３０に接続され、この走査線駆動回路１３０から走査線１３０Ａを介してトランジスタＴｒ２のゲート電極に走査信号が順次供給されるようになっている。このような表示装置４０は、例えば次の適用例２〜６に示した電子機器に搭載することができる。

＜適用例２＞
図１２は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有している。

＜適用例３＞
図１３は、デジタルスチルカメラの外観を表したものである。このデジタルスチルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有している。

＜適用例４＞
図１４は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有している。

＜適用例５＞
図１５は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。

＜適用例６＞
図１６は、携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。

更に、本発明の具体的な実施例について説明する。

（実施例）
第３の実施の形態と同様にして、ボトムゲート型の薄膜トランジスタ１を作製した。まず、寸法が４インチ、厚みが０．５ｍｍ程度であり、合成石英よりなる基板３０を用意し、この基板３０に、スパッタ法により、モリブデン（Ｍｏ）よりなる高融点金属膜を１００ｎｍ程度の厚みで形成した。次いで、この高融点金属膜を、フォトリソグラフィおよびエッチングにより所定の形状に成形することにより、ゲート電極３１を形成した（図６（Ａ））。

続いて、ゲート電極３１を形成した基板３０の全面に、プラズマＣＶＤ法により、酸化シリコン（ＳｉＯ２）よりなるゲート絶縁膜３２を、１６０ｎｍ程度の厚みで形成した（図６（Ａ））。

そののち、ゲート電極３１およびゲート絶縁膜３２を形成した基板３０をＣＶＤ装置（図示せず）のチャンバー内に投入し、洗浄する目的で水素（Ｈ２）ガスプラズマＰ１を照射した。照射条件としては、基板温度２５０℃にて、水素（Ｈ２）プラズマＰ１を４００Ｗ、１２０Ｐａで５ｍｉｎ．照射した（図６（Ｂ））。

このように水素（Ｈ２）プラズマＰ１で清浄化した基板３０に、一次微結晶半導体膜１１を形成した。成膜方法としては、シラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスとを混合した状態でプラズマを発生させ、１００Ｗ、１８０Ｐａの条件で、基板３０のゲート絶縁膜３２上に直接、厚みが５ｎｍの微結晶シリコン（ｎｃ−Ｓｉ）よりなる一次微結晶半導体膜１１を成膜した（図６（Ｃ））。

一次微結晶半導体膜１１を形成したのち、一次微結晶半導体膜１１に対して成膜成分を有しないプラズマ処理、すなわち水素（Ｈ２）ガスプラズマＰ２の照射を行った。照射条件は、１００Ｗ、１２０Ｐａで１０ｍｉｎ．とした。これにより、一次微結晶半導体膜１１の一部をエッチングして薄膜化微結晶半導体膜１２を形成した（図６（Ｄ））。

薄膜化微結晶半導体膜１２を形成したのち、真空を破ることなくシラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスとを混合した状態でプラズマを発生させ、１００Ｗ、１８０Ｐａの条件で、薄膜化微結晶半導体膜１２から、厚みが４０ｎｍの微結晶シリコン（ｎｃ−Ｓｉ）よりなる二次微結晶半導体膜１３を成膜した（図７（Ａ））。

二次微結晶半導体膜１３を形成したのち、この二次微結晶半導体膜１３の上に、プラズマＣＶＤ法により、窒化シリコン（ＳｉＮｘ）よりなる絶縁膜を全面に形成した。続いて、この絶縁膜を、フォトリソグラフィおよびエッチングにより、ゲート電極３１と略同一形状に成形することにより、エッチングストッパー層３４を形成した（図７（Ｂ））。

エッチングストッパー層３４を形成したのち、二次微結晶半導体膜１３およびエッチングストッパー層３４の上に、プラズマＣＶＤ法により、ｎ＋シリコンよりなる不純物含有シリコン膜３５を５０ｎｍ程度の厚みで全面に形成した。続いて、不純物含有シリコン膜３５の上にフォトレジストよりなるマスク（図示せず）を形成し、このマスクを用いたエッチングにより、不純物含有シリコン膜３５および二次微結晶半導体膜１３を、エッチングストッパー層３４を覆う島状に成形した。これにより、二次微結晶半導体膜１３はチャネル層３３となった（図７（Ｃ））。

チャネル層３３を形成したのち、スパッタ法により、厚みが５０ｎｍ程度のチタン（Ｔｉ）膜、厚みが２５０ｎｍ程度のアルミニウム（Ａｌ）膜および厚みが５０ｎｍ程度のチタン（Ｔｉ）膜を順に積層して電極材料膜を形成した。続いて、この電極材料膜を、フォトリソグラフィおよびエッチングにより所定の形状に成形し、ソース電極３６Ｓおよびドレイン電極３６Ｄを形成した（図７（Ｄ））。更に、不純物含有シリコン膜３５をフォトリソグラフィおよびエッチングにより所定の形状に成形して、ソース３５Ｓおよびドレイン３５Ｄを形成した（図７（Ｄ））。以上により、薄膜トランジスタ１が完成した。

得られた実施例の薄膜トランジスタ１について、ドレイン電流-ゲート電圧（Id-Vg）特性を調べた。その結果を図１７に示す。作製した薄膜トランジスタ１のＷ／Ｌ＝２５／２０μｍ，Ｖｄ＝５Ｖであった。移動度は２ｃｍ２／Ｖｓで、従来の水素化アモルファスシリコンＴＦＴの移動度が１ｃｍ２／Ｖｓ以下であるのに比べて、著しく良好な特性を示した。

すなわち、一次微結晶半導体膜１１に対して成膜成分を有しないプラズマ処理を行うことにより、一次微結晶半導体膜１１の一部をエッチングして薄膜化微結晶半導体膜１２を形成し、この薄膜化微結晶半導体膜１２から二次微結晶半導体膜１３を形成するようにすれば、従来のレーザアニールによる結晶化技術を用いずに、結晶性の良好な二次微結晶半導体膜１３を形成し、移動度の高いボトムゲート型薄膜トランジスタ１の作製が可能となることが分かった。

以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は上記実施の形態および実施例に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態および実施例において説明した各層の寸法および材料、または成膜方法およびプロセス条件などは限定されるものではなく、他の寸法および材料としてもよく、または他の成膜方法およびプロセス条件としてもよい。

また、例えば、上記実施の形態および実施例では、一次微結晶半導体膜１１のエッチングを水素（Ｈ２）ガスにより行う場合について説明したが、エッチングに使用するガス種は、水素（Ｈ２）ガスのほか、アルゴン（Ａｒ）ガス、または、水素（Ｈ２）ガスとアルゴン（Ａｒ）ガスとの混合ガスも使用可能である。特に、水素（Ｈ２）ガスとアルゴン（Ａｒ）ガスとの混合ガスによるエッチングが好ましい。アルゴン（Ａｒ）ガスは、水素（Ｈ２）ガスの更に高い励起状態を形成し、水素ガスによる化学的なエッチングを増進させ、一次微結晶半導体膜１１の結晶性を乱す要因となっている部分を選択的に除去するという水素ガスの作用を高めることが可能となる。また、アルゴン（Ａｒ）ガス自体が一次微結晶半導体膜１１に衝突し、物理的にエッチングすることも可能である。

更に、例えば、上記実施の形態および実施例では、一次微結晶半導体膜１１，薄膜化微結晶半導体膜１２および二次微結晶半導体膜１３が微結晶シリコン（Ｓｉ）により構成されている場合について説明したが、本発明は、シリコン（Ｓｉ）に限らず、シリコンゲルマニウム（ＳｉＧｅ）またはゲルマニウム（Ｇｅ）など他の半導体材料にも適用可能である。

加えて、第２および第４の実施の形態においては、薄膜化微結晶半導体膜１２を誘導加熱方式によりアニール処理する場合について説明したが、薄膜化微結晶半導体膜１２のアニール方式としては、誘導加熱方式のほか、各種レーザやプラズマジェット法などを使用することが可能である。

更にまた、例えば、上記実施の形態および実施例では、薄膜トランジスタとして、ボトムゲート構造を例に挙げて説明したが、これに限定されず、トップゲート構造であってもよい。加えてまた、本発明は、液晶ディスプレイおよび有機ＥＬディスプレイのほか、無機エレクトロルミネッセンス素子、またはエレクトロデポジション型もしくエレクトロクロミック型の表示素子などの他の表示素子を用いた表示装置にも適用可能である。

更にまた、本発明により得られた二次微結晶半導体膜１３は、薄膜トランジスタ用途だけでなく太陽電池の光電変換層にも応用可能である。本発明により得られる二次微結晶半導体膜１３は良好な結晶性を有しているので、太陽電池の光電変換効率を著しく高めることが可能である。

１…薄膜トランジスタ、１０…基板、１１…一次微結晶半導体膜、１２…薄膜化微結晶半導体膜、１３…二次微結晶半導体膜、２１…アニール炉、３１…ゲート電極、３２…ゲート絶縁膜、３３…チャネル層、３４…チャネル保護層、３５Ｓ…ソース、３５Ｄ…ドレイン、３６Ｓ…ソース電極、３６Ｄ…ドレイン電極、４０…表示装置、５０…駆動パネル、１０Ｒ，１０Ｇ，１０Ｂ…画素、１１０…表示領域、１２０…信号線駆動回路、１３０…走査線駆動回路、１５０…画素駆動回路、Ｔｒ１，Ｔｒ２…トランジスタ。

Claims (8)

1. 基材に一次微結晶半導体膜を形成する工程と、
   前記一次微結晶半導体膜に対して成膜成分を有しないプラズマ処理を行うことにより、前記一次微結晶半導体膜の一部をエッチングして薄膜化微結晶半導体膜を形成する工程と、
   前記薄膜化微結晶半導体膜から二次微結晶半導体膜を形成する工程と
   を含む半導体膜の製造方法。
2. 前記一次微結晶半導体膜および二次微結晶半導体膜がシリコン（Ｓｉ）により構成されている
   請求項１記載の半導体膜の製造方法。
3. 前記エッチングが水素（Ｈ２）ガスによる
   請求項１記載の半導体膜の製造方法。
4. 前記エッチングが水素（Ｈ２）ガスとアルゴン（Ａｒ）ガスとの混合による
   請求項１記載の半導体膜の製造方法。
5. 前記プラズマ処理において、平行平板型プラズマ装置のプラズマポテンシャルよりも低いプラズマポテンシャルを有するプラズマ生成法を用いる
   請求項１記載の半導体膜の製造方法。
6. 前記薄膜化微結晶半導体膜を形成する工程と、前記二次微結晶半導体膜を形成する工程との間に、前記薄膜化微結晶半導体膜を、固相成長を起こす温度でアニール処理する工程を含む
   請求項１記載の半導体膜の製造方法。
7. 前記アニール処理が、誘導加熱方式によるアニールである
   請求項６記載の半導体膜の製造方法。
8. 基板上にゲート電極およびゲート絶縁膜を順に形成する工程と、前記ゲート絶縁膜の上に微結晶半導体よりなるチャネル層を形成する工程と、前記チャネル層の上にソースおよびドレインを形成する工程とを含み、
   前記チャネル層を形成する工程は、
   前記ゲート絶縁膜の上に一次微結晶半導体膜を形成する工程と、
   前記一次微結晶半導体膜に対して成膜成分を有しないプラズマ処理を行うことにより、前記一次微結晶半導体膜の一部をエッチングして薄膜化微結晶半導体膜を形成する工程と、
   前記薄膜化微結晶半導体膜から二次微結晶半導体膜を形成する工程と
   を含む薄膜トランジスタの製造方法。

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