JP2011129559A - Semiconductor device and method of manufacturing semiconductor device - Google Patents

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博茂 平野
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a stress reducing structure by an under barrier metal (UBM) on a step part of a pad part for a flip-chip, which is a stress lowering structure for setting stress in order to prevent stress on the step part, suppressing a step as a structure, and suppressing contraction of an insulation film. <P>SOLUTION: The device is structured by including a third wiring layer 6 formed on a substrate 1, a first insulation film 7 formed on the third wiring layer 6 and having a first opening to expose a part of the third wiring layer 6, a second insulation film 8 formed on the first insulation film 7 and having a second opening for exposing at least a part of the first opening, and a UBM layer 10 formed on the second insulation film 8 and the third wiring layer 6. The third wiring layer 6 of the device is connected to a pad of a resin substrate and assembled, and is set so that stress directions of a maximum value and minimum value of stress at the pad part after assembled are opposite within a use temperature range of the device. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関するものであり、特に、半導体装置における半田バンプの下に形成されるアンダーバリアメタル（Under Barrier Metal；以下、ＵＢＭという）のパッド部の低応力化構造に関するものである。   The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a structure for reducing stress in a pad portion of an under barrier metal (hereinafter referred to as UBM) formed under a solder bump in a semiconductor device. Is.

半導体装置のフリップ実装のためには、電極パッドの上にバンプを設けたバンプ電極構造を採用することが一般的になっている。例えば、特許文献１などでもフリップの工法の例が示されている。これらの工法において、半田を形成した後のプローブ検査や組立後にパッド下に応力が加わり、パッド下にあるトランジスタの特性が変動し回路動作に影響するという課題もある。このため、これらの事項を考慮し、また、その変動の影響を低減することが重要である。   For flip mounting of semiconductor devices, it is common to employ a bump electrode structure in which bumps are provided on electrode pads. For example, Patent Document 1 shows an example of a flip construction method. In these methods, there is a problem that stress is applied under the pad after probe inspection and assembly after solder is formed, and the characteristics of the transistor under the pad fluctuate and affect the circuit operation. For this reason, it is important to consider these matters and reduce the influence of the fluctuations.

他の例として特許文献２や特許文献３においてもバンプ電極構造が示されている。このようなバンプ電極構造において、パッド上の絶縁膜の段差部にＵＢＭを設ける構造としている。しかし、温度変化によって、この絶縁膜の熱膨張が発生し、ひいてはＵＢＭがパッド部に対して圧縮または引張の応力を発生させる。このため、組立後の使用温度条件によって応力が発生し、半導体装置に形成されたトランジスタの特性変動などを発生することがある。   As other examples, Patent Document 2 and Patent Document 3 also show bump electrode structures. In such a bump electrode structure, a UBM is provided in the step portion of the insulating film on the pad. However, the temperature change causes thermal expansion of the insulating film, and the UBM eventually generates compressive or tensile stress on the pad portion. For this reason, a stress may be generated depending on a use temperature condition after assembly, which may cause a characteristic variation of a transistor formed in the semiconductor device.

図１２は従来のパッド部の断面図であり、１は基板、２はトランジスタなどの回路素子、３,４,６は配線層、５,７,８は絶縁膜、９はシード層、１０はＵＢＭ層、１１は半田ボールである。   FIG. 12 is a cross-sectional view of a conventional pad portion, where 1 is a substrate, 2 is a circuit element such as a transistor, 3, 4 and 6 are wiring layers, 5, 7 and 8 are insulating films, 9 is a seed layer, and 10 is a seed layer. The UBM layer 11 is a solder ball.

図１２において、パッド開口部に対して、開口サイズより大きなサイズでＵＢＭ１０を形成し、その上に半田バンプを形成したものである。   In FIG. 12, the UBM 10 is formed with a size larger than the opening size with respect to the pad opening, and the solder bump is formed thereon.

このデバイスを室温または低温にしたときには、パッド下には、図１３に示すような応力が発生する。逆に、非常に低い温度でＵＢＭを形成した場合は、高温において大きな応力が発生する。   When this device is brought to room temperature or low temperature, stress as shown in FIG. 13 is generated under the pad. On the other hand, when the UBM is formed at a very low temperature, a large stress is generated at a high temperature.

特開２０００−３３２０５４号公報JP 2000-332054 A 特開２００１−９３９２８号公報JP 2001-93928 A 特開２０００−３３２０４５号公報JP 2000-332045 A

上述したように、ＵＢＭ段差部で応力が発生し、特に室温または低温としたときに、図１３のような応力が発生する。この応力によりトランジスタの特性も比例して変動し、特にＮｃｈでは、図１３のようにトランジスタの特性変動が発生する。   As described above, stress is generated at the UBM stepped portion, and particularly at room temperature or low temperature, stress as shown in FIG. 13 is generated. Due to this stress, the characteristics of the transistor also vary in proportion. In particular, in Nch, the characteristics of the transistor vary as shown in FIG.

また、図１４に示すように、温度特性は、低温ではより大きな変動を発生し、高温においても同じ方法の応力が発生する。   Further, as shown in FIG. 14, the temperature characteristic varies more greatly at a low temperature, and stress of the same method is generated even at a high temperature.

トランジスタの特性変動は、回路動作に影響を与え、タイミングマージンが厳しくなり回路誤動作を発生させるという課題がある。   Variations in transistor characteristics affect circuit operation, causing a problem that the timing margin becomes severe and causes circuit malfunction.

そこで、本発明の目的は、上述のような問題を解決するパッド構造部を備えた半導体装置およびその製造方法を提供することである。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a pad structure that solves the above-described problems and a method for manufacturing the same.

本発明の第１の手段は、
基板上に形成された電極パッドと、
前記電極パッド上に形成され、かつ前記電極パッドの一部が露出するような第１の開口部を有する第１の絶縁膜と、
前記第１の絶縁膜上に形成され、かつ前記第１の開口部における少なくとも一部が露出するような第２の開口部を有する第２の絶縁膜と、
前記第２の絶縁膜および前記電極パッドの上に形成されたアンダーバリアメタルとを備えたデバイスであって、
前記デバイスの前記電極パッドは、樹脂基板のパッドと接続されて組立され、前記デバイスの使用温度範囲内において、組立後のパッド部の応力の最大値および最小値の応力方向が逆であるように設定した構成の半導体装置とする。 The first means of the present invention is:
An electrode pad formed on the substrate;
A first insulating film having a first opening formed on the electrode pad and exposing a part of the electrode pad;
A second insulating film formed on the first insulating film and having a second opening so that at least a part of the first opening is exposed;
A device comprising an under barrier metal formed on the second insulating film and the electrode pad,
The electrode pad of the device is assembled while being connected to the pad of the resin substrate, and the stress direction of the maximum value and the minimum value of the pad portion after assembly is reversed within the operating temperature range of the device. The semiconductor device has the set configuration.

本発明の第２の手段は、
前記第２の絶縁膜の膜厚は、前記アンダーバリアメタルまたは、アンダーバリアメタルの上に形成されたメタル厚よりも薄い構造の第１の手段に記載の半導体装置とする。 The second means of the present invention is:
The thickness of the second insulating film is the semiconductor device described in the first means having a structure that is thinner than the thickness of the under barrier metal or the metal formed on the under barrier metal.

本発明の第３の手段は、
前記第２の絶縁膜の開口サイズが、前記第１の絶縁膜上の開口サイズより大きい構造の第１の手段に記載の半導体装置とする。 The third means of the present invention is:
The semiconductor device according to the first means, wherein the opening size of the second insulating film is larger than the opening size on the first insulating film.

本発明の第４の手段は、
デバイスの通常使用時の温度範囲のある温度で、組立後の前記パッド部の応力がほぼ無くなる状態の構造の第１の手段に記載の半導体装置とする。
であることを特徴とする請求項１記載の半導体装置とする。 The fourth means of the present invention is:
The semiconductor device according to the first means has a structure in which the stress of the pad portion after assembly is substantially eliminated at a temperature within a temperature range during normal use of the device.
The semiconductor device according to claim 1, wherein:

本発明の第５の手段は、
基板上に電極パッドを形成する工程と、
前記電極パッド上に形成され、かつ、前記電極パッドの一部が露出するような第１の開口部を有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に形成され、かつ、前記第１の開口部における少なくとも一部が露出するような第２の開口部を有する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜および前記電極パッドの上に形成されたアンダーバリアメタルを形成する工程を有して、デバイスが形成され、
前記デバイスのアンダーバリアメタルが形成される工程の温度が、デバイスの使用温度の範囲内である構成の半導体装置の製造方法とする。 The fifth means of the present invention is:
Forming an electrode pad on the substrate;
Forming a first insulating film formed on the electrode pad and having a first opening that exposes a portion of the electrode pad;
Forming a second insulating film formed on the first insulating film and having a second opening such that at least a part of the first opening is exposed;
Forming a device having a step of forming an under barrier metal formed on the second insulating film and the electrode pad;
A method of manufacturing a semiconductor device having a configuration in which the temperature of the step of forming the under barrier metal of the device is within the range of the device operating temperature.

本発明によれば、第２の絶縁膜および電極パッドの上に形成されたアンダーバリアメタルを、例えば、デバイスの使用温度範囲内の通常使用する温度で形成することにより、この温度付近で応力がほとんど発生しない状況とし、使用温度範囲で最大応力と最小応力が逆方向で、使用温度範囲全体として応力を最小限に抑制および低減することができる。   According to the present invention, by forming the under barrier metal formed on the second insulating film and the electrode pad, for example, at a temperature that is normally used within the operating temperature range of the device, the stress is increased around this temperature. It is possible to suppress and reduce the stress to the minimum in the entire use temperature range, with the situation where almost no occurrence occurs and the maximum stress and the minimum stress are reversed in the use temperature range.

さらに、第２の絶縁膜の薄膜化や、パッド部横には熱膨張の大きな第２の絶縁膜をなくし、パッド部横は熱膨張の小さな第１の絶縁膜とする構造により、より応力を低減することが可能である。   Furthermore, the second insulating film is thinned, the second insulating film having a large thermal expansion is eliminated beside the pad portion, and the first insulating film having a small thermal expansion is removed beside the pad portion, thereby further stressing. It is possible to reduce.

このように応力を低減することにより、トランジスタの特性変動を抑制することができ、ひいては、回路動作マージンを確保でき、安定した動作を可能とすることができる。特に、プロセスの微細化によって、トランジスタ特性のばらつきをより抑制する必要があり、本効果は重要なものである。   By reducing the stress in this way, it is possible to suppress the characteristic variation of the transistor, and thus to secure a circuit operation margin and to enable a stable operation. In particular, it is necessary to further suppress variation in transistor characteristics by miniaturization of the process, and this effect is important.

本発明の実施形態のパッド部の断面図Sectional drawing of the pad part of embodiment of this invention 本発明の実施形態のパッド部の応力の温度特性を示す図The figure which shows the temperature characteristic of the stress of the pad part of embodiment of this invention 本発明の実施形態の製造プロセスフロー例を示す図The figure which shows the example of a manufacturing process flow of embodiment of this invention 本発明の実施形態の製造プロセスフロー例を示す図The figure which shows the example of a manufacturing process flow of embodiment of this invention 本発明の実施形態の製造プロセスフロー例を示す図The figure which shows the example of a manufacturing process flow of embodiment of this invention 本発明の実施形態の製造プロセスフロー例を示す図The figure which shows the example of a manufacturing process flow of embodiment of this invention 本発明の実施形態の製造プロセスフロー例を示す図The figure which shows the example of a manufacturing process flow of embodiment of this invention 本発明の実施形態の変形例１の断面図Sectional drawing of the modification 1 of embodiment of this invention 本発明の実施形態の変形例１の応力の温度特性を示す図The figure which shows the temperature characteristic of the stress of the modification 1 of embodiment of this invention. 本発明の実施形態の変形例２の断面図Sectional drawing of the modification 2 of embodiment of this invention 本発明の実施形態の変形例２の応力の温度特性を示す図The figure which shows the temperature characteristic of the stress of the modification 2 of embodiment of this invention. 従来例のパッド部の断面図Cross-sectional view of conventional pad part 従来例のパッド部の応力を示す図The figure which shows the stress of the pad part of the conventional example 従来例の応力の温度特性を示す図Diagram showing temperature characteristics of stress in conventional example

以下、本発明の実施の形態を、図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は本発明の実施形態である半導体装置のパッド部の断面図、図２は本実施形態におけるパッド部の応力の温度特性を示す図、図３〜図７は本実施形態の製造プロセスフロー例を示す図である。   1 is a cross-sectional view of a pad portion of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a diagram showing temperature characteristics of stress in the pad portion in the present embodiment, and FIGS. 3 to 7 are manufacturing process flows of the present embodiment. It is a figure which shows an example.

１は基板、２はトランジスタなどの回路素子、３は第１の配線層、４は第２の配線層、５は絶縁膜、６は第３の配線層（電極パッド）、７は第１の絶縁膜、８は第２の絶縁膜、９はシード層（ＵＢＭの一部）、１０はＵＢＭ層、１１は半田ボール、１２はレジストである。   1 is a substrate, 2 is a circuit element such as a transistor, 3 is a first wiring layer, 4 is a second wiring layer, 5 is an insulating film, 6 is a third wiring layer (electrode pad), and 7 is a first wiring layer An insulating film, 8 is a second insulating film, 9 is a seed layer (a part of UBM), 10 is a UBM layer, 11 is a solder ball, and 12 is a resist.

本実施形態の構成は、基板１にトランジスタなどの回路素子２を形成し、回路素子２の上に第１の配線層３を形成し、さらに、その上に第２の配線層４を形成し、絶縁膜５を形成し、さらに、その上にパッドメタルとなる第３の配線層６を形成する。そして、第１の絶縁膜７を形成した後、パッド部を開口する。第１の絶縁膜７は、ＳｉＮｘ、ＳｉＯＮおよびＳｉＯ２などで形成され、例えば０．５〜１μｍ程度である。 In the configuration of the present embodiment, a circuit element 2 such as a transistor is formed on a substrate 1, a first wiring layer 3 is formed on the circuit element 2, and a second wiring layer 4 is further formed thereon. Then, an insulating film 5 is formed, and a third wiring layer 6 serving as a pad metal is formed thereon. Then, after forming the first insulating film 7, the pad portion is opened. The first insulating film 7 is formed of SiN x , SiON, SiO 2 or the like, and has a thickness of about 0.5 to 1 μm, for example.

この後、ポリイミドなどの第２の絶縁膜である有機絶縁膜８を形成する。この有機絶縁膜８は、最終的にパッド部に半田バンプを形成したときの応力緩和の効果も鑑み、ここでは、前記第１の絶縁膜７の開口より小さい開口で構成している。例えば、有機絶縁膜８のパッド開口は６０μｍ程度としている。   Thereafter, an organic insulating film 8 which is a second insulating film such as polyimide is formed. The organic insulating film 8 is formed with an opening smaller than the opening of the first insulating film 7 in consideration of the effect of stress relaxation when the solder bump is finally formed on the pad portion. For example, the pad opening of the organic insulating film 8 is about 60 μm.

また、有機絶縁膜８の厚さは３〜１０μｍ程度としている。この有機絶縁膜８により、半田バンプの横方向の応力を抑制すると共に、縦方向の応力も緩和する構造としている。この後、パッド用メタルである第３の配線層６に対して、ＵＢＭ層１０をパッド開口部より大きな１つのＵＢＭとして形成している。ＵＢＭ層１０は、チップの例えばアルミなどで形成された第３の配線層６との密着性と、この後に形成する半田との密着を確保するためのものである。   The thickness of the organic insulating film 8 is about 3 to 10 μm. The organic insulating film 8 has a structure that suppresses the stress in the lateral direction of the solder bumps and relaxes the stress in the vertical direction. Thereafter, the UBM layer 10 is formed as one UBM larger than the pad opening with respect to the third wiring layer 6 which is a pad metal. The UBM layer 10 is for ensuring the adhesion between the chip and the third wiring layer 6 formed of, for example, aluminum and the solder formed later.

半田の形成方法としては、図１に示すような半田ボール１１の搭載や、半田印刷法で形成することが可能である。その他、半田めっき法があるが、これについては後述する。   As a solder formation method, it is possible to form the solder ball 11 as shown in FIG. 1 or by a solder printing method. In addition, there is a solder plating method, which will be described later.

ＵＢＭ層１０の具体的な製造プロセスフローとしては、図３に示すように、上述した有機絶縁膜８を形成した後、図４に示すように、有機絶縁膜８の開口後にシード層９を形成し、その後、ＵＢＭ層１０を形成したい部分以外にレジスト１２を形成する。   As a specific manufacturing process flow of the UBM layer 10, as shown in FIG. 3, after forming the organic insulating film 8, the seed layer 9 is formed after opening the organic insulating film 8 as shown in FIG. 4. Then, a resist 12 is formed in a portion other than a portion where the UBM layer 10 is to be formed.

次に、図５に示すように、電解めっきにより、例えばＮｉなどでＵＢＭ層１０を形成する。ＵＢＭ層１０の最終上面にはＡｕなどをめっきしている。その後、図６に示すように、レジスト１２を除去し、形成されたＵＢＭ層１０をマスクとして、さらに図７に示すように、ＵＢＭ層１０のない部分のシード層９を除去する。ここで本例では、ＵＢＭ層１０の膜厚は５〜１０μｍ程度、半田サイズは８０〜１００μｍ程度としている。   Next, as shown in FIG. 5, the UBM layer 10 is formed of, for example, Ni by electrolytic plating. The final upper surface of the UBM layer 10 is plated with Au or the like. Thereafter, the resist 12 is removed as shown in FIG. 6, and the seed layer 9 where the UBM layer 10 is not present is removed as shown in FIG. 7 using the formed UBM layer 10 as a mask. Here, in this example, the thickness of the UBM layer 10 is about 5 to 10 μm, and the solder size is about 80 to 100 μm.

そして、シード層９を除去した後、図８に示す半田ボール１１の搭載や半田印刷により半田を形成する。   Then, after removing the seed layer 9, solder is formed by mounting the solder balls 11 shown in FIG. 8 or solder printing.

本実施形態のパッド構造では、ＵＢＭ層１０の形成温度を略５０℃程度とし、図２に示すように、５０度付近において応力はほとんどなくなるような状況である。低温および高温では応力は逆方向（Ａ点およびＢ点）に発生するような構成としている。本実施形態では回路素子２を５０℃付近で通常使用する場合を想定しており、応力を極力小さくするものである。   In the pad structure of the present embodiment, the UBM layer 10 is formed at a temperature of about 50 ° C., and as shown in FIG. At low and high temperatures, the stress is generated in the opposite direction (points A and B). In this embodiment, it is assumed that the circuit element 2 is normally used at around 50 ° C., and the stress is minimized.

本実施形態によれば、デバイスの通常使用温度範囲で、段差部での応力を緩和する構造になる。   According to this embodiment, it becomes a structure which relieve | moderates the stress in a level | step-difference part in the normal use temperature range of a device.

本発明の実施形態の変形例１について、図８の断面図、図９の応力の温度特性を示す図を参照して説明する。   Modification 1 of the embodiment of the present invention will be described with reference to the cross-sectional view of FIG. 8 and the temperature characteristics of stress in FIG.

本変形例１では、前記実施形態の構成に比べて、ポリイミドやＰＢＯなどの第２の絶縁膜８の厚さを薄くした構成にしている。このように薄くすることにより、応力による収縮値の絶対値が小さくなるため、応力は低減される。   In the first modification, the thickness of the second insulating film 8 such as polyimide or PBO is made thinner than that in the configuration of the above embodiment. By reducing the thickness in this way, the absolute value of the contraction value due to the stress is reduced, so that the stress is reduced.

実際には、図９に示すように、前記実施形態に比べて低温および高温時の応力は低減されるという効果がある。   Actually, as shown in FIG. 9, there is an effect that the stress at the low temperature and the high temperature is reduced as compared with the embodiment.

本発明の実施形態の変形例２について、図１０の断面図、図１１の応力の温度特性を示す図を参照して説明する。   Modification 2 of the embodiment of the present invention will be described with reference to the cross-sectional view of FIG. 10 and the stress temperature characteristics diagram of FIG.

本変形例２では、前記実施形態に比べて、ポリイミドやＰＢＯなどの第２の絶縁膜８の開口サイズを大きくすることによって、第２の絶縁膜８の収縮の影響を少なくすることができる。   In the second modification, the influence of the shrinkage of the second insulating film 8 can be reduced by increasing the opening size of the second insulating film 8 such as polyimide or PBO as compared with the above embodiment.

変形例２の応力としては、図１１に示すように、前記変形例１よりさらに低応力化が可能となる。   As shown in FIG. 11, the stress of the second modification can be further reduced than that of the first modification.

本発明は、フリップチップ用のパッド部の段差部上のアンダーバリアメタル（ＵＢＭ）による応力低減構造の半導体装置であって、段差部に応力が発生しにくい応力設定、および構造として段差の抑制、絶縁膜の収縮抑制を行い低応力化構造が要求される半導体装置に有効である。   The present invention relates to a semiconductor device having a stress reduction structure using an under barrier metal (UBM) on a step portion of a pad portion for a flip chip, in which a stress is set so that stress is not easily generated in the step portion, and the step is suppressed as a structure. This is effective for a semiconductor device that requires a stress-reducing structure by suppressing the shrinkage of the insulating film.

１ 基板
２ 回路素子
３ 第１の配線層
４ 第２の配線層
５ 絶縁膜
６ 第３の配線層（電極パッド）
７ 第１の絶縁膜
８ 第２の絶縁膜
９ シード層（ＵＢＭの一部）
１０ ＵＢＭ（アンダーバリアメタル）層
１１ 半田ボール
１２ レジスト DESCRIPTION OF SYMBOLS 1 Board | substrate 2 Circuit element 3 1st wiring layer 4 2nd wiring layer 5 Insulating film 6 3rd wiring layer (electrode pad)
7 First insulating film 8 Second insulating film 9 Seed layer (part of UBM)
10 UBM (Under Barrier Metal) Layer 11 Solder Ball 12 Resist

Claims (5)

基板上に形成された電極パッドと、
前記電極パッド上に形成され、かつ前記電極パッドの一部が露出するような第１の開口部を有する第１の絶縁膜と、
前記第１の絶縁膜上に形成され、かつ前記第１の開口部における少なくとも一部が露出するような第２の開口部を有する第２の絶縁膜と、
前記第２の絶縁膜および前記電極パッドの上に形成されたアンダーバリアメタルとを備えたデバイスであって、
前記デバイスの前記電極パッドは、樹脂基板のパッドと接続されて組立され、前記デバイスの使用温度範囲内において、組立後のパッド部の応力の最大値および最小値の応力方向が逆であるように設定されたことを特徴とする半導体装置。 An electrode pad formed on the substrate;
A first insulating film having a first opening formed on the electrode pad and exposing a part of the electrode pad;
A second insulating film formed on the first insulating film and having a second opening so that at least a part of the first opening is exposed;
A device comprising an under barrier metal formed on the second insulating film and the electrode pad,
The electrode pad of the device is assembled by being connected to the pad of the resin substrate, and the stress direction of the maximum value and the minimum value of the pad portion after assembly is reversed within the operating temperature range of the device. A semiconductor device characterized by being set. 前記第２の絶縁膜の膜厚は、前記アンダーバリアメタルまたは前記アンダーバリアメタルの上に形成されたメタル厚よりも薄い構造であることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the thickness of the second insulating film is thinner than the thickness of the under barrier metal or the metal formed on the under barrier metal. 前記第２の絶縁膜の開口サイズが、前記第１の絶縁膜上の開口サイズより大きい構造であることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein an opening size of the second insulating film is larger than an opening size on the first insulating film. デバイスの通常使用時の温度範囲のある温度で、組立後の前記パッド部の応力がほぼ無くなる状態であることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the stress of the pad portion after assembly is substantially eliminated at a temperature within a temperature range during normal use of the device. 基板上に電極パッドを形成する工程と、
前記電極パッド上に形成され、かつ前記電極パッドの一部が露出するような第１の開口部を有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に形成され、かつ前記第１の開口部における少なくとも一部が露出するような第２の開口部を有する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜および前記電極パッドの上に形成されたアンダーバリアメタルを形成する工程を有して、デバイスが形成され、
前記デバイスの前記アンダーバリアメタルが形成される工程の温度が、前記デバイスの使用温度の範囲内であることを特徴とする半導体装置の製造方法。 Forming an electrode pad on the substrate;
Forming a first insulating film formed on the electrode pad and having a first opening such that a part of the electrode pad is exposed;
Forming a second insulating film formed on the first insulating film and having a second opening such that at least a part of the first opening is exposed;
Forming a device having a step of forming an under barrier metal formed on the second insulating film and the electrode pad;
A method of manufacturing a semiconductor device, wherein a temperature of the step of forming the under barrier metal of the device is within a range of a use temperature of the device.
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