JP2013187353A - Electronic device and method for manufacturing electronic device - Google Patents
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Abstract
Description
本発明は、電子装置および電子装置の製造方法に関する。 The present invention relates to an electronic device and a method for manufacturing the electronic device.
半導体装置は、接続端子や半田端子を介して配線基板と接続する。この半導体装置と配線基板との接続部における構造等に関しては、様々な技術が検討されており、例えば特許文献1〜5に記載の技術が挙げられる。特許文献1に記載の技術は、半導体装置に形成された高さの異なる導電性ピラーについて、高さに対応して導電性ピラーの太さを変えるというものである。特許文献2に記載の技術は、半導体基板のパッド電極上に形成された柱状金属バンプの周囲に半田バンプを形成するというものである。
The semiconductor device is connected to a wiring board through connection terminals and solder terminals. With respect to the structure and the like in the connection portion between the semiconductor device and the wiring board, various techniques have been studied, for example, the techniques described in
特許文献3に記載の技術は、接続端子のうち銅によって構成される部分を、一定以上の高さを有するように形成するというものである。特許文献4に記載の技術は、半導体チップに形成された柱状のポスト電極が第一の金属部分と第二の金属部分とにより構成され、第一の金属部分の幅寸法を第二の金属部分の幅寸法よりも小さくするというものである。特許文献5に記載の技術は、はんだ拡散防止およびはんだ接着効果のある金属突起を基板の電極に固着し、この金属突起の上部をはんだによって覆うというものである。 The technique described in Patent Document 3 is to form a portion made of copper in the connection terminal so as to have a certain height or more. In the technique described in Patent Document 4, a columnar post electrode formed on a semiconductor chip is constituted by a first metal part and a second metal part, and the width dimension of the first metal part is set to the second metal part. This is to make it smaller than the width dimension. The technique described in Patent Document 5 is to fix a metal protrusion having an effect of preventing solder diffusion and solder adhesion to an electrode of a substrate and covering the upper part of the metal protrusion with solder.
半導体装置と配線基板との熱膨張率の違いにより、これらによって構成される電子装置にひずみが生じることがある。電子装置に発生したひずみは、半導体装置上に形成された接続端子を変形させる。接続端子の変形は、半導体装置を構成する多層配線層に対し、多層配線層が剥離する方向への応力を発生させる。電子装置の信頼性を向上させるためには、この応力によって多層配線装置の剥離が生じることを抑制する必要がある。 Due to the difference in coefficient of thermal expansion between the semiconductor device and the wiring board, distortion may occur in the electronic device constituted by these. The distortion generated in the electronic device deforms the connection terminal formed on the semiconductor device. The deformation of the connection terminal generates a stress in the direction in which the multilayer wiring layer peels off from the multilayer wiring layer constituting the semiconductor device. In order to improve the reliability of the electronic device, it is necessary to suppress the peeling of the multilayer wiring device due to this stress.
本発明によれば、配線基板と、
前記配線基板上に実装された半導体装置と、
前記配線基板と前記半導体装置を接続する半田端子と、
を備え、
前記半導体装置は、
多層配線層と、
前記多層配線層に設けられた電極パッドと、
前記多層配線層上に設けられ、前記電極パッド上に開口を有する保護膜と、
前記電極パッド上および前記保護膜上に設けられ、前記半田端子を介して前記配線基板と接続する接続端子と、
を有し、
前記接続端子は、前記半田端子と接する端部における前記保護膜の表面と平行な第1の断面における断面積が、前記保護膜の表面と同一平面に位置する第2の断面における断面積よりも大きく、
前記半田端子は、断面積が前記第1の断面における断面積よりも小さい小面積部を有する電子装置が提供される。
According to the present invention, a wiring board;
A semiconductor device mounted on the wiring board;
Solder terminals for connecting the wiring board and the semiconductor device;
With
The semiconductor device includes:
A multilayer wiring layer;
Electrode pads provided on the multilayer wiring layer;
A protective film provided on the multilayer wiring layer and having an opening on the electrode pad;
A connection terminal provided on the electrode pad and on the protective film and connected to the wiring board via the solder terminal;
Have
The connection terminal has a cross-sectional area in a first cross section parallel to the surface of the protective film at an end in contact with the solder terminal, more than a cross-sectional area in a second cross section located on the same plane as the surface of the protective film. big,
The solder terminal is provided with an electronic device having a small area portion whose sectional area is smaller than the sectional area in the first section.
本発明によれば、接続端子は、半田端子と接する端部における保護膜の表面と平行な第1の断面における断面積が、保護膜の表面と同一平面に位置する第2の断面における断面積よりも大きい形状を有する。第1の断面における断面積を大きくすることができ、半田端子を構成する半田材料の濡れ上がりが抑制することができる。これにより、接続端子よりも半田端子において変形が生じやすくなる。そして、半田端子は、断面積が第1の断面における断面積よりも小さい小面積部分を有する。このため、電子装置に発生するひずみによる応力を、小面積部が変形することによって吸収することができる。よって、接続端子の変形が抑制される。 According to the present invention, the connection terminal has a cross-sectional area in the second cross section in which the cross-sectional area in the first cross section parallel to the surface of the protective film at the end in contact with the solder terminal is located on the same plane as the surface of the protective film. Has a larger shape. The cross-sectional area in the first cross section can be increased, and wetting of the solder material constituting the solder terminal can be suppressed. Thereby, deformation is more likely to occur in the solder terminal than in the connection terminal. The solder terminal has a small area portion whose sectional area is smaller than the sectional area in the first section. For this reason, the stress by the distortion which generate | occur | produces in an electronic device can be absorbed when a small area part deform | transforms. Therefore, deformation of the connection terminal is suppressed.
また、接続端子は、保護膜上に形成されている。これにより、接続端子からの応力を保護膜において吸収することができる。そして、接続端子は、第2の断面における断面積が第1の断面における断面積よりも小さい形状を有する。第2の断面における断面積を小さくすることにより、接続端子間の間隔が広くなり、接続端子からの応力を吸収することができる保護膜の面積が増えることとなる。 The connection terminal is formed on the protective film. Thereby, the stress from the connection terminal can be absorbed in the protective film. The connection terminal has a shape in which the cross-sectional area in the second cross section is smaller than the cross-sectional area in the first cross section. By reducing the cross-sectional area in the second cross section, the interval between the connection terminals is widened, and the area of the protective film that can absorb the stress from the connection terminals is increased.
このようにして、接続端子から多層配線層に働く応力が緩和されることから、多層配線層の剥離が抑制される。従って、信頼性の高い電子装置を提供することができる。 In this way, the stress acting on the multilayer wiring layer from the connection terminal is relieved, so that peeling of the multilayer wiring layer is suppressed. Therefore, a highly reliable electronic device can be provided.
本発明によれば、半導体装置を、半田端子を介して配線基板へ実装する工程を備え、前記半導体装置は、多層配線層と、前記多層配線層上に設けられた電極パッドと、前記多層配線層上に設けられ、前記電極パッド上に開口を有する保護膜と、前記電極パッド上および前記保護膜上に設けられ、前記半田端子を介して前記配線基板と接続する接続端子と、を有し、前記接続端子は、前記半田端子と接する端部における前記保護膜の表面と平行な第1の断面における断面積が、前記保護膜の表面と同一平面に位置する第2の断面における断面積よりも大きく、前記半田端子は、断面積が前記第1の断面における断面積よりも小さい小面積部を有する電子装置の製造方法が提供される。 According to the present invention, the method includes a step of mounting a semiconductor device on a wiring board via a solder terminal. The semiconductor device includes a multilayer wiring layer, an electrode pad provided on the multilayer wiring layer, and the multilayer wiring. A protective film provided on the layer and having an opening on the electrode pad; and a connection terminal provided on the electrode pad and on the protective film and connected to the wiring board via the solder terminal. The connection terminal has a cross-sectional area in a first cross section parallel to the surface of the protective film at an end in contact with the solder terminal, from a cross-sectional area in a second cross section located on the same plane as the surface of the protective film. The solder terminal is provided with a method of manufacturing an electronic device having a small area portion whose cross-sectional area is smaller than the cross-sectional area in the first cross section.
本発明によれば、多層配線層における剥離を抑制し、信頼性の高い電子装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, peeling in a multilayer wiring layer can be suppressed and a reliable electronic device can be provided.
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
図1は、第1の実施形態に係る電子装置100を示す断面図である。電子装置100は、配線基板70と、半導体装置72と、半田端子20を備える。電子装置100は、半導体パッケージである。また、半導体装置72は、半導体チップである。そして、配線基板70は、インタポーザである。
FIG. 1 is a cross-sectional view showing an
半導体装置72は、配線基板70上に実装されている。半田端子20は、配線基板70と半導体装置72を接続する。半導体装置72は、多層配線層32と、電極パッド40と、保護膜38と、接続端子10と、を有する。電極パッド40は、多層配線層32上に設けられている。保護膜38は、多層配線層32上に設けられ、電極パッド40上に開口を有する。接続端子10は、電極パッド40上および保護膜38上に設けられ、半田端子20を介して配線基板70と接続する。また、接続端子10は、半田端子20と接する端部における保護膜38の表面と平行な第1の断面における断面積が、保護膜38の表面と同一平面に位置する第2の断面における断面積よりも大きい。半田端子20は、断面積が第1の断面における断面積よりも小さい小面積部22を有する。以下、図1〜3を用いて、電子装置100の構成について詳細に説明する。
The
配線基板70は、電極54と、保護膜50と、を備えている。電極54は、配線基板70のうち半導体装置72と対向する面に設けられている。電極54は、ランド形状であってもよい。保護膜50は、配線基板70のうち半導体装置72と対向する面に設けられており、電極54上において開口を有する。この開口は、平面視で電極54より大きくてもよいし、小さくてもよい。電極54は、半田端子20を介して接続端子10と接続する。
The
本実施形態では、小面積部22は、半田端子20のうち配線基板70と接続する端部に位置している。本実施形態における半田端子20の小面積部22は、配線基板70上の半田端子20を形成するための開口径を、接続端子10の第1の断面よりも小さくすることにより形成することができる。半田端子20は、例えばSn系の半田または導電性の樹脂等によって構成される。
In the present embodiment, the
半導体装置72は、半導体基板30と、保護膜36と、をさらに有する。半導体基板30は、例えばSi基板である。多層配線層32は、半導体基板30上に形成されており、層間絶縁膜として、例えばSiO2よりも誘電率が低い層間絶縁膜を含んでいる。保護膜36は、多層配線層32上に形成されている。また、保護膜36は、電極パッド40上に開口を有している。この開口は、平面視で電極パッド40よりも大きくてもよいし、小さくてもよい。保護膜36は、例えばパッシベーション膜であり、SiNおよびSiO2の少なくとも一方によって構成される。保護膜38は、保護膜36上に形成されている。保護膜38も同様に、電極パッド40上に開口を有している。この開口は、平面視で電極パッド40よりも大きくてもよいし、小さくてもよい。保護膜38は、例えばポリイミドによって構成される。
The
接続端子10は、保護膜36および保護膜38の開口に形成されており、例えば保護膜38の開口の全周において保護膜38上に乗り上がるように形成されている。接続端子10が保護膜38に乗り上げるように形成されることにより、接続端子10からの応力を保護膜38によって吸収することができる。このため、接続端子10から多層配線層32に働く応力が緩和される。
The
接続端子10の第1の断面が円形であるとしたとき、この断面の幅をaとする。また、半田端子20の配線基板70と接続する端部における断面が円形であるとしたとき、この断面の幅をbとする。この場合において、a≧b+25μmであることが好ましい。接続端子10の降伏応力は、例えば半田端子20の降伏応力よりも大きい。接続端子10は、例えばCuにより構成される。
When the first cross section of the
図2は、図1に示す電子装置100を示す断面図である。図2に示すように、半導体装置72は、電極パッド40および接続端子10を複数有している。これに対応して、配線基板70は、電極54を複数有している。電子装置100は、配線基板70と半導体装置72との空間を封止するアンダーフィル樹脂56をさらに備えている。
FIG. 2 is a cross-sectional view showing the
図3は、図1に示す半導体装置72のうち配線基板70と対向する面を示す平面図である。図3に示すように、接続端子10は、千鳥格子状に並んでいる。保護膜38の表面と同一平面において、互いに隣り合う2つの接続端子10のうち、最も近接する2つの接続端子10間の間隔dは、例えば250μm以下である。
FIG. 3 is a plan view showing a surface of the
図4〜7は、図1に示す電子装置100の製造方法を示す断面図である。電子装置100の製造方法は、例えば次のようである。まず、半導体基板30上に多層配線層32を形成する。このとき、電極パッド40も形成される。次いで、多層配線層32上および電極パッド40上に、保護膜36を形成する。そして電極パッド40上に位置する保護膜36に開口を形成する。次いで、保護膜36上および電極パッド40上に、保護膜38を形成する。そして、電極パッド40上に位置する保護膜38に開口を形成する。次いで、保護膜38上および保護膜38の開口内にシード膜を形成する(図示せず)。そして、該シード膜上に、感光性のレジスト60を塗布する(図4)。
4 to 7 are cross-sectional views showing a method for manufacturing the
次いで、レジスト60を露光する。この露光時において、露光の光90の焦点位置92を、半導体装置72のレジスト60を塗布する側とは反対側に調整する。これにより、レジスト60は、電極パッド40上および保護膜38上において、逆テーパ状に露光されることとなる(図5)。なお、露光の光90の焦点位置92と半導体装置72との間隔を変えることで、逆テーパの形状を調整することができる。
Next, the resist 60 is exposed. At the time of this exposure, the
次いで、レジスト60を現像し、キュアする。これにより、電極パッド40上および保護膜38上において、レジスト60の開口62を形成する(図6)。そして、開口62内に、シード膜をシードとしてめっき法を用いて接続端子10を形成する。その後、レジスト60および不要なシード膜を除去して、半導体装置72を得る(図7)。この半導体装置72を、半田端子20を介して配線基板70に実装する。これにより、電子装置100が得られる(図1)。
Next, the resist 60 is developed and cured. Thereby, the
次に、本実施形態の効果について説明する。図8は、比較例に係る電子装置を示す断面図である。比較例に係る電子装置において、接続端子10は、第1の断面における断面積と、第2の断面における断面積が等しい形状を有する。このため、半田端子20を構成する半田材料が接続端子10の側面に濡れ上がりやすい。これに対し、本実施形態に係る電子装置100では、接続端子10は、第1の断面における断面積が、第2の断面における断面積よりも大きい形状を有する。第1の断面における断面積を大きくできるため、半田端子20を構成する半田材料が、接続端子10の側面に濡れ上がることが抑制することができる。よって、接続端子よりも半田端子において変形が生じやすく、接続端子の変形が抑制される。
Next, the effect of this embodiment will be described. FIG. 8 is a cross-sectional view illustrating an electronic device according to a comparative example. In the electronic device according to the comparative example, the
また、比較例に係る電子装置において、半田端子20は、第1の断面における断面積よりも断面積が小さい部分を有しない。よって、半導体装置72と配線基板70の熱膨張率の違いにより生じる電子装置に発生するひずみによる応力を、半田端子において吸収することが困難となり、その分、接続端子10が変形しまたは傾くこととなる。これに対し、本実施形態に係る電子装置100では、半田端子20は、断面積が第1の断面における断面積よりも小さい小面積部分を有する。このため、電子装置に発生するひずみによる応力を小面積部22において吸収することができ、接続端子の変形が抑制される。
In the electronic device according to the comparative example, the
さらに、比較例に係る電子装置において、接続端子10は、第2の断面における断面積が、第1の断面における断面積と等しい形状を有する。これに対し、本実施形態に係る電子装置100では、接続端子10は、第2の断面における断面積が、第1の断面における断面積よりも小さい形状を有する。第2の断面における断面積を小さくすることにより、接続端子10間の間隔が広くなり、接続端子10からの応力を吸収することができる保護膜38の面積が増えることとなる。
Furthermore, in the electronic device according to the comparative example, the
このようにして、接続端子10が第1の断面における断面積が第2の断面における断面積よりも大きい形状を有し、かつ半田端子20が小面積部を有することにより、接続端子10から多層配線層32に働く応力が緩和される。これにより、多層配線層32の剥離が抑制される。従って、信頼性の高い電子装置を提供することができる。
In this way, the
また、電子装置に発生したひずみは、多層配線層上に形成された保護膜に亀裂を生じさせることがある。保護膜に亀裂が生じると、接続端子からの応力を保護膜において吸収できなくなる。このため、多層配線層における剥離をさらに誘発する原因となる。本実施形態によれば、接続端子10は、第2の断面における断面積が第1の断面における断面積よりも小さい形状を有する。第2の断面における断面積が小さいことから、接続端子10からの応力を吸収することができる保護膜38の長さが増える。このため、保護膜38における亀裂の発生が抑制される。よって、多層配線層の剥離を抑制することができる。
In addition, the strain generated in the electronic device may cause a crack in the protective film formed on the multilayer wiring layer. If a crack occurs in the protective film, the protective film cannot absorb the stress from the connection terminal. For this reason, it causes further peeling in the multilayer wiring layer. According to the present embodiment, the
図9は、第2の実施形態に係る電子装置102を示す断面図であり、第1の実施形態における図1に対応している。本実施形態に係る電子装置102は、接続端子10の形状を除いて、第1の実施形態に係る電子装置100と同様である。
FIG. 9 is a cross-sectional view showing the
電子装置102における接続端子10は、図9に示すように、側面において段差を形成することにより、第1の断面における断面積が、第2の断面における断面積よりも大きい形状を実現している。なお、接続端子10の側面における段差は、複数であってもよい。
As shown in FIG. 9, the
図10〜13は、図9に示す電子装置102の製造方法を示す断面図である。電子装置102の製造方法は、例えば次のようである。まず、半導体基板30上に多層配線層32を形成する。このとき、電極パッド40も形成される。次いで、多層配線層32上および電極パッド40上に、保護膜36を形成する。そして電極パッド40上に位置する保護膜36に開口を形成する。次いで、保護膜36上および電極パッド40上に、保護膜38を形成する。そして、電極パッド40上に位置する保護膜38に開口を形成する。次いで、保護膜38上および保護膜38の開口内にシード膜を形成する(図示せず)。そして、該シード膜上に、感光性のレジスト60を塗布する(図10)。
10 to 13 are cross-sectional views showing a method for manufacturing the
次いで、レジスト60を露光する。そして、レジスト60を現像し、キュアする。これにより、電極パッド40上および保護膜38上において、レジスト60の開口62を形成する(図11)。次いで、レジスト60上および開口62内に感光性のレジスト64を塗布する。そして、レジスト64を露光する。その後、レジスト64を現像し、キュアする。これにより、電極パッド40上、保護膜38上、およびレジスト60上において、レジスト64の開口66を形成する。このとき、開口66は、平面視で開口62よりも大きく形成される(図12)。なお、感光性のレジストを形成し開口を形成するこれらの工程を、さらに繰り返してもよい。
Next, the resist 60 is exposed. Then, the resist 60 is developed and cured. As a result, an
そして、開口62、66内に、シード膜をシードとしてめっき法を用いて接続端子10を形成する。その後、レジスト60、64および不要なシード膜を除去して、半導体装置72を得る(図13)。この半導体装置72を、半田端子20を介して配線基板70に実装する。これにより、電子装置102が得られる(図9)。
Then, the
本実施形態によっても、第1の実施形態と同様の効果を得ることができる。 Also according to this embodiment, the same effect as that of the first embodiment can be obtained.
図14は、第3の実施形態に係る電子装置104を示す断面図であり、第1の実施形態における図1に対応している。本実施形態に係る電子装置104は、半田端子20が、両端以外の部分において小面積部22を有する点を除いて、第1の実施形態に係る電子装置100と同様である。本実施形態における半田端子20の小面積部22は、半田端子20を構成する半田材料の量を少なくするように調整して形成する。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。
FIG. 14 is a cross-sectional view showing an
図15は、第4の実施形態に係る電子装置106を示す断面図であり、第1の実施形態における図2に対応している。本実施形態に係る電子装置106は、半導体装置72がウェハレベルCSP(Chip Size Package)である点を除いて、第1の実施形態に係る電子装置100と同様である。また、本実施形態において、配線基板70は、回路基板である。
FIG. 15 is a cross-sectional view showing an
図15に示すように、半導体装置72のうち配線基板70に実装される面は、接続端子10の下面が露出するように、モールド樹脂58によって覆われている。接続端子10の露出した面に半田端子20を形成し、これを配線基板70へ実装することにより、電子装置106が形成される。保護膜38の表面と同一平面において、近接する2つの接続端子10の間の距離dは、例えば300μm以下である。
As shown in FIG. 15, the surface of the
本実施形態によっても、第1の実施形態と同様の効果を得ることができる。 Also according to this embodiment, the same effect as that of the first embodiment can be obtained.
(参考例)
以下の参考例において、多層配線層の剥離の発生率および保護膜の亀裂の発生率を測定した。測定サンプルにおいて、接続端子の径をaとし、半田端子が配線基板と接続する端部における径をbとする。なお、接続端子の形状は、その径が均一な柱状である。また、半田端子が配線基板と接続する端部における径bは一定である。
(Reference example)
In the following reference examples, the occurrence rate of peeling of the multilayer wiring layer and the occurrence rate of cracks in the protective film were measured. In the measurement sample, the diameter of the connection terminal is a, and the diameter at the end where the solder terminal is connected to the wiring board is b. The connection terminal has a columnar shape with a uniform diameter. Further, the diameter b at the end where the solder terminal is connected to the wiring board is constant.
a=b−5μmでサンプルを作成し、フリップ実装後に多層配線層の剥離を観察したところ、多層配線層の剥離の発生率は100%であった。この場合において、保護膜の亀裂を観察したところ、保護膜の亀裂が見られたサンプルは0であった。 When a sample was prepared with a = b−5 μm and the peeling of the multilayer wiring layer was observed after flip mounting, the occurrence rate of peeling of the multilayer wiring layer was 100%. In this case, when the crack of the protective film was observed, the number of samples in which the crack of the protective film was observed was zero.
一方で、a=b+25μmでサンプルを形成し、フリップチップ実装後に多層配線層の剥離を観察したところ、多層配線層の剥離の発生率は10%であった。この場合において、保護膜の亀裂を観察したところ、保護膜の亀裂の発生率は10%であった。なお、多層配線層の剥離と保護膜の亀裂は、同一のサンプルによって発生した。 On the other hand, when a sample was formed with a = b + 25 μm and peeling of the multilayer wiring layer was observed after flip chip mounting, the occurrence rate of peeling of the multilayer wiring layer was 10%. In this case, when the crack of the protective film was observed, the occurrence rate of the protective film was 10%. Note that peeling of the multilayer wiring layer and cracking of the protective film occurred with the same sample.
このように、多層配線層の剥離が抑制された。これは、接続端子の径が大きくなる程、半田端子を構成する半田材料が接続端子の側面に濡れ上がることが抑制されるためと考えられる。一方で、保護膜に亀裂の発生が見られた。これは、接続端子の径が大きくなる程、接続端子間の間隔は狭くなり、接続端子からの応力を吸収することができる保護膜の長さが減少するためと考えられる。 Thus, peeling of the multilayer wiring layer was suppressed. This is presumably because the larger the diameter of the connection terminal, the more the solder material constituting the solder terminal is prevented from getting wet on the side surface of the connection terminal. On the other hand, cracks were observed in the protective film. This is presumably because the distance between the connection terminals becomes narrower as the diameter of the connection terminal becomes larger, and the length of the protective film capable of absorbing the stress from the connection terminal decreases.
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.
10 接続端子
20 半田端子
22 小面積部
30 半導体基板
32 多層配線層
36 保護膜
38 保護膜
40 電極パッド
50 保護膜
54 電極
56 アンダーフィル樹脂
58 モールド樹脂
60 レジスト
62 開口
64 レジスト
66 開口
70 配線基板
72 半導体装置
90 露光の光
92 焦点位置
100 電子装置
102 電子装置
104 電子装置
106 電子装置
DESCRIPTION OF
Claims (11)
前記配線基板上に実装された半導体装置と、
前記配線基板と前記半導体装置を接続する半田端子と、
を備え、
前記半導体装置は、
多層配線層と、
前記多層配線層に設けられた電極パッドと、
前記多層配線層上に設けられ、前記電極パッド上に開口を有する保護膜と、
前記電極パッド上および前記保護膜上に設けられ、前記半田端子を介して前記配線基板と接続する接続端子と、
を有し、
前記接続端子は、前記半田端子と接する端部における前記保護膜の表面と平行な第1の断面における断面積が、前記保護膜の表面と同一平面に位置する第2の断面における断面積よりも大きく、
前記半田端子は、断面積が前記第1の断面における断面積よりも小さい小面積部を有する電子装置。 A wiring board;
A semiconductor device mounted on the wiring board;
Solder terminals for connecting the wiring board and the semiconductor device;
With
The semiconductor device includes:
A multilayer wiring layer;
Electrode pads provided on the multilayer wiring layer;
A protective film provided on the multilayer wiring layer and having an opening on the electrode pad;
A connection terminal provided on the electrode pad and on the protective film and connected to the wiring board via the solder terminal;
Have
The connection terminal has a cross-sectional area in a first cross section parallel to the surface of the protective film at an end in contact with the solder terminal, more than a cross-sectional area in a second cross section located on the same plane as the surface of the protective film. big,
The solder terminal is an electronic device having a small area portion whose sectional area is smaller than the sectional area in the first section.
前記接続端子のうち前記第1の断面における幅をaとし、前記接続端子のうち前記配線基板と接続する端部の断面おける幅をbとしたときに、a≧b+25μmである電子装置。 The electronic device according to claim 1,
An electronic device in which a ≧ b + 25 μm, where a is a width in the first cross section of the connection terminals and b is a width in a cross section of an end portion of the connection terminals connected to the wiring board.
前記半田端子は、前記配線基板と接続する端部において前記小面積部を有する電子装置。 The electronic device according to claim 1 or 2,
The solder terminal is an electronic device having the small area portion at an end portion connected to the wiring board.
前記半田端子は、両端以外の部分において前記小面積部を有する電子装置。 The electronic device according to claim 1 or 2,
The solder terminal is an electronic device having the small area portion at a portion other than both ends.
前記保護膜の表面と同一平面における前記接続端子間の距離は、300μm以下である電子装置。 The electronic device according to any one of claims 1 to 4,
An electronic device in which a distance between the connection terminals in the same plane as the surface of the protective film is 300 μm or less.
前記半導体装置は、前記接続端子を複数有する電子装置。 The electronic device according to claim 1,
The semiconductor device is an electronic device having a plurality of the connection terminals.
前記接続端子の降伏応力は、前記半田端子の降伏応力よりも大きい電子装置。 The electronic device according to any one of claims 1 to 6,
An electronic device in which a yield stress of the connection terminal is larger than a yield stress of the solder terminal.
前記多層配線層は、SiO2よりも誘電率が低い層間絶縁膜により構成されている電子装置。 The electronic device according to any one of claims 1 to 7,
The electronic device in which the multilayer wiring layer is constituted by an interlayer insulating film having a dielectric constant lower than that of SiO 2 .
前記半導体装置は、半導体チップであり、
前記電子装置は、半導体パッケージである電子装置。 The electronic device according to any one of claims 1 to 8,
The semiconductor device is a semiconductor chip,
The electronic device is an electronic device that is a semiconductor package.
前記半導体装置は、ウェハレベルCSPである電子装置。 The electronic device according to any one of claims 1 to 9,
The semiconductor device is an electronic device which is a wafer level CSP.
前記半導体装置は、
多層配線層と、
前記多層配線層上に設けられた電極パッドと、
前記多層配線層上に設けられ、前記電極パッド上に開口を有する保護膜と、
前記電極パッド上および前記保護膜上に設けられ、前記半田端子を介して前記配線基板と接続する接続端子と、
を有し、
前記接続端子は、前記半田端子と接する端部における前記保護膜の表面と平行な第1の断面における断面積が、前記保護膜の表面と同一平面に位置する第2の断面における断面積よりも大きく、
前記半田端子は、断面積が前記第1の断面における断面積よりも小さい小面積部を有する電子装置の製造方法。 A step of mounting a semiconductor device on a wiring board via a solder terminal;
The semiconductor device includes:
A multilayer wiring layer;
An electrode pad provided on the multilayer wiring layer;
A protective film provided on the multilayer wiring layer and having an opening on the electrode pad;
A connection terminal provided on the electrode pad and on the protective film and connected to the wiring board via the solder terminal;
Have
The connection terminal has a cross-sectional area in a first cross section parallel to the surface of the protective film at an end in contact with the solder terminal, more than a cross-sectional area in a second cross section located on the same plane as the surface of the protective film. big,
The method of manufacturing an electronic device, wherein the solder terminal has a small area portion whose sectional area is smaller than the sectional area in the first section.
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WO2015129900A1 (en) * | 2014-02-28 | 2015-09-03 | 日本発條株式会社 | Spring member and pressing unit |
US9530744B2 (en) | 2014-02-10 | 2016-12-27 | Shinko Electric Industries Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2017069283A (en) * | 2015-09-28 | 2017-04-06 | 日亜化学工業株式会社 | Package, light-emitting device, light-emitting module and package manufacturing method |
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