JP2011123608A - 演算処理装置及び演算処理装置の制御方法 - Google Patents
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Abstract
【解決手段】第1記憶部を有する演算処理部と、第1記憶部が保持するデータの一部を保持する第2記憶部と、第2記憶部からデータを読み出し、第1論理値を取る第1属性情報を含む第1要求と、第2記憶部からデータを読み出し、且つ第1論理値と異なる第2論理値を取る第2属性情報を含む第2要求とを、演算処理部から受け取り、且つ、第1要求の完了通知を受け取るまで第1要求を保持し又は第2要求の完了通知を受け取るまで第2要求を保持する第3の記憶部と、第1及び第2要求を第3の記憶部から受け取り、且つ第1及び第2要求に対応するアドレスのデータが第2記憶部に無い場合、第1要求の第1属性情報を、第2属性情報に置き換え、且つ第2要求に対する完了通知を第1記憶部に供給する制御部とを有する演算処理装置が提供される。
【選択図】図9
Description
図1は、演算処理装置の構成の一例を示す図である。図1に示す演算処理装置10は、演算処理部としてのプロセッサコア(Processor Core)5、L2キャッシュコントローラ(Level−2 Cache Controller)80、L2タグRAM(Level−2 Tag Random Access Memory)201、L2データRAM(Level−2 Data Random Access Memory)202、セクタIDRAM(Sector ID RAM)203、置換ウェイ制御回路300、及びムーブインバッファ(MIB:Move−In Buffer)160を有する。演算処理装置10は、メモリコントローラ400を介して主記憶装置420に接続される。
10 演算処理装置
32 データ入力バッファ
34 データ出力バッファ
60 優先制御回路
62 MOポート
64 LDポート
66 PFポート
70 パイプライン
80 L2キャッシュコントローラ
100 L2キャッシュメモリ
160 MIB
201 L2タグRAM
202 L2データRAM
300 置換ウェイ制御回路
400 メモリコントローラ
420 主記憶装置
Claims (8)
- 第1の記憶部を有する演算処理部と、
前記第1の記憶部が保持するデータの一部を保持する第2の記憶部と、
前記第2の記憶部からデータを読み出し、第1の論理値を取る第1の属性情報を含む第1の要求と、前記第2の記憶部から前記データを読み出し、且つ前記第1の論理値と異なる第2の論理値を取る第2の属性情報を含む第2の要求とを、前記演算処理部から受け取り、且つ、前記第1の要求の完了通知を受け取るまで前記第1の要求を保持し又は前記第2の要求の完了通知を受け取るまで前記第2の要求を保持する第3の記憶部と、
前記第1及び第2の要求を前記第3の記憶部から受け取り、且つ前記第1及び第2の要求に対応するアドレスのデータが前記第2の記憶部に無い場合、前記第1の要求の第1の属性情報を、前記第2の属性情報に置き換え、且つ前記第2の要求に対する前記完了通知を前記第1の記憶部に供給する制御部と、
を有することを特徴とする演算処理装置。 - 前記演算処理装置において、
前記制御部は、前記第1の要求のアドレスに対応するデータを、主記憶装置から取得した後で、前記第2の属性情報及び前記主記憶装置から取り出したデータを前記第2の記憶部に登録することを特徴とする請求項1記載の演算処理装置。 - 前記演算処理装置において、
前記制御部は、前記第2の要求が、要求の実行が必須ではない旨を判断する場合、前記第1の要求の第1の属性情報を、前記第2の属性情報に置き換えることを抑止することを特徴とする請求項1記載の演算処理装置。 - 前記演算処理装置において、
前記第1の要求に対応するアドレスのデータを主記憶装置から取得した後、前記制御部は、前記第1の要求の第1の属性情報を、前記第2の属性情報に置き換えることを抑止することを特徴とする請求項1記載の演算処理装置。 - 演算処理部に含まれる第1の記憶部と、前記第1の記憶部の下位階層にある第2の記憶部と、前記第1の記憶部及び前記第2の記憶部との間に配置された第3の記憶部と、前記第2の記憶部及び前記第3の記憶部へデータの入出力を制御する制御部とを有する演算処理装置を制御する方法であって、
前記第2の記憶部からデータを読み出し、第1の論理値を取る第1の属性情報を含む第1の要求を、前記第3の記憶部が受け取るステップと、
前記第1の要求を受け取るステップの後に、前記第2の記憶部から前記データを読み出し、且つ前記第1の論理値と異なる第2の論理値を取る第2の属性情報を含む第2の要求を、前記第3の記憶部が受け取るステップと、
前記第1及び第2の要求に対応するアドレスのデータが前記第2の記憶部に無い場合、前記制御部は、前記第1の要求の第1の属性情報を、前記第2の属性情報に置き換えるステップと、
前記制御部は、前記第2の要求を前記第3の記憶部から消去するステップと、
を有することを特徴とする演算処理装置の制御方法。 - 前記演算処理装置の制御方法において、
前記第2の記憶部は、主記憶装置と接続されており、
前記制御部は、前記第1の要求に対応するアドレスのデータを前記主記憶装置から取得した後で、前記第2の属性情報及び前記データを前記第2の記憶部に登録するステップをさらに有することを特徴とする請求項5に記載の演算処理装置の制御方法。 - 前記演算処理装置の制御方法において、
前記制御部は、前記第2の要求が要求の実行が必須ではないことを判定する場合、前記第1の要求の第1の属性情報を、前記制御部は、前記第2の属性情報に置き換えることを抑止するステップをさらに有することを特徴とする請求項5記載の方法。 - 前記演算処理装置の制御方法において、
前記第2の記憶部は、主記憶装置と接続されており、
前記制御部は、前記第1の要求に対応するアドレスのデータを前記主記憶装置から取得するステップと、
前記制御部は、前記取得ステップの後、前記第2の属性情報に置き換えることを抑止するステップと、をさらに有することを特徴とする請求項5記載の方法。
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