JP2011114530A - Ieee1394通信装置、ieee1394通信システム及びその電力制御方法 - Google Patents
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Abstract
【解決手段】CPU11と、LINKチップ1と、PHYチップ12と、LINKチップ1にクロックを供給するクロックジェネレータ2を有するIEEE1394通信装置において、LINKチップ1に、Asynchronous転送を制御するAsynchronous制御回路8と、Isochronous転送を制御するIsochronous制御回路9とを備え、Asynchronous制御回路8及びIsochronous制御回路9に、独立にクロックを供給する。
【選択図】図1
Description
図3は移動体ロボットにIEEE1394通信を適用した分散配置型多軸システムの例のシステム構成図である。移動体ロボットに用いられる組み込み型分散配置型多軸システムは、各軸のサーボアンプを分散配置し、モーションコントローラがIEEE1394通信を介して各軸を分散制御している。
図4は図3の分散配置型多軸システムのモーションコントローラとサーボアンプの回路構成を示すブロック図である。
図4において、20はモーションコントローラ、30、40はサーボアンプでIEEE1394規格に準拠したIEEE1394通信ケーブル50を介して分散制御されている。
まず、モーションコントローラ20について説明する。モーションコントローラ20は通信部21とモーション制御部22により構成され、コネクタを介してCPUバス接続されている。
通信部21はLINKチップ211とPHYチップ212から構成されている。LINKチップ211はIEEE1394規格に準拠した通信パケットの生成と送受信制御等のLINKレイヤ(リンク層)の処理を行う。PHYチップ212は物理的、電気的なインターフェース、バスリセット検出、送受信信号の符号化/復号化、バス使用権の調停等のPHYレイヤ(物理層)の処理を行う。
モーション制御部22はモーション制御と通信制御を行うCPU221とメモリ等の周辺デバイス222から構成されている。
次にサーボアンプ30について説明する。
サーボアンプ30は通信制御部31とモータ駆動部32により構成され、コネクタを介してCPUバス接続されている。
通信制御部31は通信制御とサーボ制御を行うCPU313と、モーションコントローラ20の通信部21と同様のLINKチップ211とPHYチップ212とから構成されている。モータ駆動部32はモータ駆動回路を制御するサーボ制御用IC321とモータ駆動回路322から構成されている。
モーションコントローラ20とサーボアンプ30は発熱低減対策としてそれぞれFINA、FINBとFINC、FINDのフィン(冷却装置)を取り付けている。
上記では分散配置された1軸のサーボアンプの構成について説明したが、他の軸についても同様の構成となっている。
この問題に対し、省電力モードを備えたIEEE1394通信装置が提案されている。例えば、消費電力の低減による発熱低減対策として、IEEE1394ネットワークに接続されている機器がアクティブでない場合は接続検出回路を除く全ての回路を停止させ、消費電力を低減する方法がある(例えば特許文献1参照)。
図5は従来の省電力モードを備えたIEEE1394通信装置(接続装置)のブロック図である。
図5において、IEEE1394接続装置70のIEEE1394コントローラLSI71は、LINKチップと内蔵PHY72を1チップ化したもので、接続検出回路と省電力モード機能を有しており、接続検出回路は、コネクタAに少なくとも1つのアクティブな他機器が接続されたことを検出するとCNA出力端子にLow信号を出力する。また、省電力モード機能は、PWRDN入力端子にHigh信号を入力すると、接続検出回路を除く全ての回路を停止させ、消費電力を低減する機能である。
CPU73はCNA信号をモニタし、Low信号であればPWRDN信号にLow信号を供給することによって省電力モードを解除する。また、CNA信号がHigh信号であればPWRDN信号にHigh信号を供給することによって省電力モードにし、消費電力を低減する。
外付けPHY74も同様に接続検出回路と省電力モード機能を有しており、接続検出回路は、コネクタBまたはコネクタCに少なくとも1つのアクティブな他機器が接続されたことを検出するとCNA_E出力端子にLow信号を出力する。また、省電力モード機能はPWRDN_E入力端子にHigh信号を入力すると、接続検出回路を除く全ての回路を停止させ、消費電力を低減する機能である。
CPU73はCNA_E信号をモニタし、Low信号であればPWRDN_E信号にLow信号を供給することによって省電力モードを解除する。また、CNA_E信号がHigh信号であればPWRDN_E信号にHigh信号を供給することによって消費電力を低減する。
コネクタA、コネクタB、およびコネクタCのいずれにもアクティブな他機器が接続されていない状態では、CPU73はPWRDN信号とPWRDN_E信号の両方にHigh信号を供給することによって消費電力を低減する。
コネクタA,コネクタB、およびコネクタCのいずれかにアクティブな他機器が接続されると、CNAまたはCNA_E信号がHighからLowに変化し、この変化をトリガとしてCPU73はPWRDNおよびPWRDN_E信号にLow信号を供給することによって、省電力モードを解除し、通信が可能な状態となる。
このように、アクティブな機器の接続に応じて省電力モードを構築し、消費電力の低減を実現しているのである。
本発明はこのような問題点に鑑みてなされたものであり、アクティブな機器が接続されても、動作状態に応じて任意のタイミングで省電力モードへ移行、及び復帰することで機器の発熱低減を実現するIEEE1394通信装置、IEEE通信システム及びその電力制御方法を提供することを目的とする。
また、請求項2に記載の発明は、請求項1に記載のIEEE1394通信装置において、前記LINKチップに、前記Asynchronous制御回路のクロックを制御するAsynchronousクロック制御レジスタと、前記Isochronous制御回路のクロックを制御するIsochronousクロック制御レジスタとを備え、前記Asynchronousクロック制御レジスタと前記クロックジェネレータのANDにより前記Asynchronous制御回路のクロックを供給または停止し、
前記Isochronousクロック制御レジスタと前記クロックジェネレータのANDにより前記Isochronous制御回路のクロックを供給または停止することを特徴とするものである。
また、請求項3に記載の発明は、請求項2に記載のIEEE1394通信装置において、前記Asynchronousクロック制御レジスタと前記Isochronousクロック制御レジスタは任意のタイミングで設定可能であることを特徴とするものである。
また、請求項4に記載の発明は、マスタと少なくとも1つのスレーブがIEEE1394通信で接続されたIEEE1394通信システムにおいて、前記スレーブの通信制御部に、CPUと、通信パケットの生成と送受信制御のLINKレイヤの処理を行うLINKチップと、物理的、電気的なインターフェースのPHYレイヤの処理を行うPHYチップと、前記LINKチップにクロックを供給するクロックジェネレータを備え、前記LINKチップに、Asynchronous転送を制御するAsynchronous制御回路と、Isochronous転送を制御するIsochronous制御回路とを備え、前記Asynchronous制御回路及び前記Isochronous制御回路に、独立にクロックを供給することを特徴とするものである。
また、請求項5に記載の発明は、請求項4に記載のIEEE1394通信システムにおいて、前記LINKチップに、前記Asynchronous制御回路のクロックを制御するAsynchronousクロック制御レジスタと、前記Isochronous制御回路のクロックを制御するIsochronousクロック制御レジスタとを備え、前記Asynchronousクロック制御レジスタと前記クロックジェネレータのANDにより前記Asynchronous制御回路のクロックを供給または停止し、前記Isochronousクロック制御レジスタと前記クロックジェネレータのANDにより前記Isochronous制御回路のクロックを供給または停止することを特徴とするものである。
また、請求項6に記載の発明は、請求項5に記載のIEEE1394通信システムにおいて、前記Asynchronousクロック制御レジスタと前記Isochronousクロック制御レジスタは任意のタイミングで設定可能であることを特徴とするものである。
また、請求項7に記載の発明は、マスタと少なくとも1つのスレーブがIEEE1394通信で接続されたIEEE1394通信システムの電力制御方法において、前記スレーブの通信制御部に、CPUと、通信パケットの生成と送受信制御のLINKレイヤの処理を行うLINKチップと、物理的、電気的なインターフェースのPHYレイヤの処理を行うPHYチップと、前記LINKチップにクロックを供給するクロックジェネレータを備え、前記LINKチップに、Asynchronous転送を制御するAsynchronous制御回路と、Isochronous転送を制御するIsochronous制御回路とを備え、前記Asynchronous制御回路及び前記Isochronous制御回路に、独立にクロックを供給するようにし、前記スレーブは、通常動作がIsochronous通信で行われる場合、通常動作時は、前記Asynchronous制御回路のクロックを停止し、前記Isochronous制御回路にクロックを供給し、システムの初期設定時と、省電力モード時には、前記Asynchronous制御回路にクロックを供給し、前記Isochronous制御回路のクロックを停止することを特徴とするものである。
図1において、1はIEEE1394規格に準拠した通信パケットの生成と送受信制御等のLINKレイヤ(リンク層)の処理を行うLINKチップ、11はCPU、12は物理的、電気的なインターフェース、バスリセット検出、送受信信号の符号化/復号化、バス使用権の調停等のPHYレイヤ(物理層)の処理を行うPHYチップ、2はLINKチップの動作クロックを供給するクロックジェネレータである。
LINKチップ1において、3はCPUインターフェース回路、4はAsynchronousクロック制御レジスタ、5はIsochronousクロック制御レジスタ、6、7はAND回路、8はAsynchronous通信を制御するAsynchronous制御回路、9はIsochronous通信を制御するIsochronous制御回路、10は通信パケットの生成と送受信制御等を行うLINKコアである。
Asynchronous制御回路8はAsynchronous通信時の割り込み、Asynchronous送受信メモリ制御等を行うAsynchronousコントロールレジスタ81と、Asynchronous送信メモリ82と、Asynchronous受信メモリ83とから構成される。S1はAsynchronous送信メモリ82とAsynchronous受信メモリ83を制御するAsynchronousメモリコントロール信号で、Asynchronousコントロールレジスタ81により制御される。D1はAsynchronous送信メモリ82から出力されるAsynchronous送信データ、D2はLINKコア10からのAsynchronous受信データである。Asynchronous制御回路8は、Asynchronousクロック制御レジスタ4から出力される制御信号S3とクロックジェネレータ2から出力されるクロック出力C1とAND回路6により生成されたクロックC2を動作クロックとしている。
CPU11からのアクセスでAsynchronousクロック制御レジスタ4に“0”を書き込むとS3はLow信号となり、Asynchronous制御回路8の動作クロックC2は停止し、Asynchronous制御回路8の消費電力を低減する。また、Asynchronousクロック制御レジスタ4に“1”を書き込むとS3はHigh信号となり、Asynchronous制御回路8の動作クロックC2にはクロックジェネレータ2から出力されるC1が出力され、Asynchronous通信が可能な状態となる。
CPU11からのアクセスでIsochronousクロック制御レジスタ5に“0”を書き込むとS4はLow信号となり、Isochronous制御回路9の動作クロックC3は停止し、Isochronous制御回路9の消費電力を低減する。また、Isochronousクロック制御レジスタ5に“1”を書き込むとS4はHigh信号となり、Isochronous制御回路9の動作クロックC3にはクロックジェネレータ2から出力されるC1が出力され、Isochronous通信が可能な状態となる。
このように、Asynchronousクロック制御レジスタ4、Isochronousクロック制御レジスタ5、AND回路6、7により、Asynchronous制御回路8、Isochronous制御回路9へのクロックの供給、停止を独立して制御できるようにしている。また、Asynchronousクロック制御レジスタ4、Isochronousクロック制御レジスタ5は任意のタイミングで設定が可能である。
本発明が従来技術と異なる部分は、一般的にゲーテッドクロックと呼ばれる、動作する必要のない回路ブロックへのクロック供給を停止し、消費電力を低減する手段をAsynchronousクロック制御レジスタ4とIsochronousクロック制御レジスタ5とAND回路6、7により、Asynchronous制御回路8とIsochronous制御回路9に適用している部分である。
Asynchronous通信は、任意の時間にパケットを転送する非同期通信方式で、パケットの転送に対して必ず認識処理が行われ、パケット転送がうまくいかなかった場合には再送する要求など、パケットの保証を行う手順が準備されているパケット転送方式である。このため、Asynchronous通信はIEEE1394バスの初期化、制御周期の設定、チャネル割り当て等に使用される。
Isochronous通信は、時間管理されたパケットデータの転送方式で、この転送を用いて、リアルタイム転送が必要なデータを一定のデータレートで連続的に転送することができる。このため、図3に示したような組み込み型分散配置型多軸システムでは、Isochronous通信ではモーションコントローラとサーボアンプ間のリアルタイム転送による同期制御が可能となり、モーションコントローラからサーボアンプへの指令データ転送、サーボアンプからモーションコントローラへのフィードバックデータ転送に使用される。
図2は分散配置型多軸システムの省電力モードへの移行と通常動作への復帰の制御シーケンス図である。
まず、初期状態の説明をする。電源投入時、若しくは電源投入後に新しいノードが接続されたり、接続されているノードが切断された場合、バスのトポロジを再構築するのにバスリセットが発生する。バスリセット発生時は、Asynchronousクロック制御レジスタ4に“1”を書き込み、Asynchronous制御回路8へクロックを供給し、Isochronousクロック制御レジスタ5に“0”を書き込み、Isochronous制御回路9への供給クロックを停止する。
そして、IEEE1394バスのトポロジ再構築、制御周期の設定、チャネル割り当て等の初期化処理をAsynchronous通信により行う。
次に通常動作の説明をする。初期設定完了後、Isochronousクロック制御レジスタ5に“1”を書き込み、Isochronous制御回路9へクロックを供給し、Asynchronousクロック制御レジスタ4に“0”を書き込み、Asynchronous制御回路8への供給クロックを停止する。そしてIsochronous通信によりモーションコントローラ20(図4)は各軸に配置されたサーボアンプ30(図4)の制御をリアルタイム転送により同期制御する。
分散配置型多軸システムを用いた移動体ロボットでは、制御を停止している軸、例えば移動中の上半身、バッテリ充電期間に停止している軸のサーボアンプを省電力モードにし、消費電力を低減する。ここで制御を停止している軸とは、モータ駆動回路322(図4)の半導体スイッチング素子のドライブ信号が全てOFFの遮断状態であるサーボオフ状態の軸を示す。
通常動作から省電力モードへ移行するには、Asynchronousクロック制御レジスタ4(図1)に“1”を書き込み、Asynchronous制御回路8(図1)へクロックを供給し、Asynchronous通信でモーションコントローラ20(図4)からサーボアンプ30(図4)へ省電力モード移行命令を発行する。サーボアンプ30はモーションコントローラ20へ移行準備完了を通知し、サーボアンプ30のIsochronousクロック制御レジスタ5(図1)に“0”を書き込み、Isochronous制御回路9(図1)への供給クロックを停止する、その後、CPU313(図4)はCPU内部クロックを停止したスリープモードへ移行する。一方モーションコントローラ20はサーボアンプ30からの移行準備完了を受け、サーボアンプ30と同様にモーションコントローラ20のIsochronous制御回路9へのクロック供給を停止する。
次に省電力モードから通常動作への復帰について説明する。省電力モードからの復帰は、Asynchronous通信でモーションコントローラ20からサーボアンプ30へ省電力モード復帰命令を発行する。サーボアンプ30のLINKチップ211(図4)はCPU313へ復帰割り込みを出力し、CPU313はスリープモードから通常動作へ復帰する。そして、Isochronousクロック制御レジスタ5に“1”を書き込み、Isochronous制御回路9へクロックを供給し、Asynchronousクロック制御レジスタ4に“0”を書き込み、Asynchronous制御回路8への供給クロックを停止する。
このように動作するので、動作状態に応じて任意のタイミングでLINKチップの消費電力を低減することができるのである。
2 クロックジェネレータ
3 CPUインターフェース回路
4 Asynchronousクロック制御レジスタ
5 Isochronousクロック制御レジスタ
6、7 AND回路
8 Asynchronous制御回路
9 Isochronous制御回路
10 LINKコア
11、221、313 CPU
12、212 PHYチップ
20 モーションコントローラ
21 通信部
22 モーション制御部
222 周辺デバイス
31 通信制御部
32 モータ駆動部
321 サーボ制御用IC
322 モータ駆動回路
30、40 サーボアンプ
50 IEEE1394通信ケーブル
Claims (7)
- CPUと、
通信パケットの生成と送受信制御のLINKレイヤの処理を行うLINKチップと、
物理的、電気的なインターフェースのPHYレイヤの処理を行うPHYチップと、
前記LINKチップにクロックを供給するクロックジェネレータを有するIEEE1394通信装置において、
前記LINKチップに、Asynchronous転送を制御するAsynchronous制御回路と、
Isochronous転送を制御するIsochronous制御回路とを備え、
前記Asynchronous制御回路及び前記Isochronous制御回路に、独立にクロックを供給することを特徴とするIEEE1394通信装置。 - 前記LINKチップに、前記Asynchronous制御回路のクロックを制御するAsynchronousクロック制御レジスタと、
前記Isochronous制御回路のクロックを制御するIsochronousクロック制御レジスタとを備え、
前記Asynchronousクロック制御レジスタと前記クロックジェネレータのANDにより前記Asynchronous制御回路のクロックを供給または停止し、
前記Isochronousクロック制御レジスタと前記クロックジェネレータのANDにより前記Isochronous制御回路のクロックを供給または停止することを特徴とする請求項1記載のIEEE1394通信装置。 - 前記Asynchronousクロック制御レジスタと前記Isochronousクロック制御レジスタは任意のタイミングで設定可能であることを特徴とする請求項2記載のIEEE1394通信装置。
- マスタと少なくとも1つのスレーブがIEEE1394通信で接続されたIEEE1394通信システムにおいて、
前記スレーブの通信制御部に、
CPUと、
通信パケットの生成と送受信制御のLINKレイヤの処理を行うLINKチップと、
物理的、電気的なインターフェースのPHYレイヤの処理を行うPHYチップと、
前記LINKチップにクロックを供給するクロックジェネレータを備え、
前記LINKチップに、Asynchronous転送を制御するAsynchronous制御回路と、
Isochronous転送を制御するIsochronous制御回路とを備え、
前記Asynchronous制御回路及び前記Isochronous制御回路に、独立にクロックを供給することを特徴とするIEEE1394通信システム。 - 前記LINKチップに、前記Asynchronous制御回路のクロックを制御するAsynchronousクロック制御レジスタと、
前記Isochronous制御回路のクロックを制御するIsochronousクロック制御レジスタとを備え、
前記Asynchronousクロック制御レジスタと前記クロックジェネレータのANDにより前記Asynchronous制御回路のクロックを供給または停止し、
前記Isochronousクロック制御レジスタと前記クロックジェネレータのANDにより前記Isochronous制御回路のクロックを供給または停止することを特徴とする請求項4記載のIEEE1394通信システム。 - 前記Asynchronousクロック制御レジスタと前記Isochronousクロック制御レジスタは任意のタイミングで設定可能であることを特徴とする請求項5記載のIEEE通信システム。
- マスタと少なくとも1つのスレーブがIEEE1394通信で接続されたIEEE1394通信システムの電力制御方法において、
前記スレーブの通信制御部に、
CPUと、
通信パケットの生成と送受信制御のLINKレイヤの処理を行うLINKチップと、
物理的、電気的なインターフェースのPHYレイヤの処理を行うPHYチップと、
前記LINKチップにクロックを供給するクロックジェネレータを備え、
前記LINKチップに、Asynchronous転送を制御するAsynchronous制御回路と、
Isochronous転送を制御するIsochronous制御回路とを備え、
前記Asynchronous制御回路及び前記Isochronous制御回路に、独立にクロックを供給するようにし、
前記スレーブは、通常動作がIsochronous通信で行われる場合、
通常動作時は、前記Asynchronous制御回路のクロックを停止し、前記Isochronous制御回路にクロックを供給し、
システムの初期設定時と、省電力モード時には、前記Asynchronous制御回路にクロックを供給し、前記Isochronous制御回路のクロックを停止することを特徴とするIEEE1394通信システムの電力制御方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2004147251A (ja) * | 2002-10-28 | 2004-05-20 | Matsushita Electric Ind Co Ltd | データ転送装置およびインタフェース制御半導体集積回路、ならびにプロトコル処理回路制御方法 |
JP2008067562A (ja) * | 2006-09-11 | 2008-03-21 | Yaskawa Electric Corp | サーボアンプと多軸サーボシステムとその制御方法 |
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2009
- 2009-11-26 JP JP2009268463A patent/JP2011114530A/ja active Pending
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