JP2011101525A - 電源入力回路及び電子機器 - Google Patents
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Abstract
【課題】電源入力回路における電圧降下を抑制しながら、直流電源の取付向きによらず所定の極性の電圧を対象回路に印加する。
【解決手段】電源入力回路が、端子101と端子103との間に配置されて、直流電源10の極性が第1の極性であればオンされ第2の極性であればオフされるトランジスタ31と、端子104と端子102との間に配置されて、直流電源10の極性が第1の極性であればオンされ第2の極性であればオフされるトランジスタ32と、端子102と端子103との間に配置されて、直流電源10の極性が第2の極性であればオンされ第1の極性であればオフされるトランジスタ33と、端子104と端子101との間に配置されて、直流電源10の極性が第2の極性であればオンされ第1の極性であればオフされるトランジスタ34と、を備える。
【選択図】図1
【解決手段】電源入力回路が、端子101と端子103との間に配置されて、直流電源10の極性が第1の極性であればオンされ第2の極性であればオフされるトランジスタ31と、端子104と端子102との間に配置されて、直流電源10の極性が第1の極性であればオンされ第2の極性であればオフされるトランジスタ32と、端子102と端子103との間に配置されて、直流電源10の極性が第2の極性であればオンされ第1の極性であればオフされるトランジスタ33と、端子104と端子101との間に配置されて、直流電源10の極性が第2の極性であればオンされ第1の極性であればオフされるトランジスタ34と、を備える。
【選択図】図1
Description
本発明は、電源入力回路、及びその電源入力回路を用いた電子機器に関する。
負荷回路(対象回路)に直流電源を接続する場合、直流電源の取付向きを誤って取り付けてしまうこと、すなわち直流電源の極性を反対に(正負逆に)接続してしまうことが懸念される。この点について、例えば特許文献1に記載の電源入力回路では、スイッチング素子(トランジスタ)を用いることで、直流電源の取付向きが正しくない場合には負荷回路に電圧が印加されないようにしている。また、特許文献2に記載の電源入力回路では、複数のスイッチング素子(電磁リレー)に制御信号を送ることで、直流電源の取付向きに応じて電圧の極性を反転させ、常に正しい極性の電圧が負荷回路に印加されるようにしている。
特許文献1に記載の電源入力回路では、負荷回路を保護することはできるものの、誤った向きに直流電源が取り付けられた場合には、負荷回路に電圧が印加されない。一方、特許文献2に記載の電源入力回路では、直流電源の取付向きにかかわらず負荷回路に正しい極性の電圧を印加することができるものの、スイッチング信号を作成するために発光ダイオード等を要するため、回路構成が複雑になり、コストも高くなる。
本発明は、簡易な構成で、電源入力回路における電圧降下を抑制しながら、直流電源の取付向きによらず所定の極性の電圧を対象回路に印加することを目的とする。
本発明の第1の観点に係る電源入力回路は、直流電源と対象回路との間に介在し、前記直流電源から印加された電圧を前記対象回路に入力する電源入力回路であって、前記直流電源を取り付けるべき第1端子及び第2端子と、前記対象回路を取り付けるべき第3端子及び第4端子と、前記第1端子と前記第3端子との間に配置されて、前記第1端子及び前記第2端子に印加される電圧の極性が第1の極性であればオンされ、第2の極性であればオフされる第1トランジスタと、前記第4端子と前記第2端子との間に配置されて、前記第1端子及び前記第2端子に印加される電圧の極性が第1の極性であればオンされ、第2の極性であればオフされる第2トランジスタと、前記第2端子と前記第3端子との間に配置されて、前記第1端子及び前記第2端子に印加される電圧の極性が第2の極性であればオンされ、第1の極性であればオフされる第3トランジスタと、前記第4端子と前記第1端子との間に配置されて、前記第1端子及び前記第2端子に印加される電圧の極性が第2の極性であればオンされ、第1の極性であればオフされる第4トランジスタと、を備える。
本発明の第2の観点に係る電子機器は、前記電源入力回路と、前記直流電源と、前記対象回路と、を備える。
本発明によれば、簡易な構成で、電源入力回路における電圧降下を抑制しながら、直流電源の取付向きによらず所定の極性の電圧を対象回路に印加することができる。
以下、本発明の実施形態について説明する。
本実施形態の電源入力回路100は、抵抗素子11〜18と、ダイオード21〜24と、トランジスタ31〜34と、ダイオード41〜44(ボディダイオード)と、を有する。本実施形態の電子機器は、電源入力回路100と、直流電源10と、負荷回路20(対象回路)と、から構成される。なお、負荷回路20は、例えばLED照明に用いられる回路である。
電源入力回路100は、端子101(第1端子)と、端子102(第2端子)と、端子103(第3端子)と、端子104(第4端子)と、を有する。端子101及び102には直流電源10が取り付けられ、端子103及び104には負荷回路20が取り付けられる。すなわち、電源入力回路100は、直流電源10と負荷回路20との間に介在し、直流電源10から印加された電圧を負荷回路20に入力する。
直流電源10は、端子10a、10bを有する。端子10aは正(+)極であり、端子10bは負(−)極である。端子101、102の一方には端子10aが接続され、他方には端子10bが接続される。以下、端子101が正電位となり端子102が負電位となる極性を第1の極性といい、端子101が負電位となり端子102が正電位となる極性を第2の極性という。例えば図1に示すような向きで直流電源10が取り付けられれば、電源入力回路100に第1の極性の電圧が印加される。
負荷回路20は、端子20a、20bを有する。端子20aは正(+)極であり、端子20bは負(−)極である。端子20aは端子103に接続され、端子20bは端子104に接続される。負荷回路20は、端子103(端子20a)が正電位となり端子104(端子20b)が負電位となる極性(以下、正しい極性という)の電圧が印加された場合に正常に動作する。電源入力回路100は、必要に応じて直流電源10から印加された電圧を変換して、正しい極性の電圧を負荷回路20に入力する。なお、正しい極性は任意であり、上記と逆であってもよい。
トランジスタ31(第1トランジスタ)及びトランジスタ33(第3トランジスタ)は、例えばPチャネルFET(Field Effect Transistor)である。トランジスタ31、33の各々のソース端子は、端子103(負荷回路20の端子20a)に接続される。トランジスタ31は、端子101と端子103との間に配置されて、端子101及び102に印加される電圧の極性が第1の極性であればオンされ、第2の極性であればオフされる。トランジスタ33は、端子102と端子103との間に配置されて、端子101及び102に印加される電圧の極性が第2の極性であればオンされ、第1の極性であればオフされる。
トランジスタ32(第2トランジスタ)及びトランジスタ34(第4トランジスタ)は、例えばNチャネルFETである。トランジスタ32、34の各々のソース端子は、端子104(負荷回路20の端子20b)に接続される。トランジスタ32は、端子104と端子102との間に配置されて、端子101及び102に印加される電圧の極性が第1の極性であればオンされ、第2の極性であればオフされる。トランジスタ34は、端子104と端子101との間に配置されて、端子101及び102に印加される電圧の極性が第2の極性であればオンされ、第1の極性であればオフされる。
抵抗素子11と抵抗素子12、抵抗素子13と抵抗素子14、抵抗素子15と抵抗素子16、抵抗素子17と抵抗素子18の各組み合わせ(抵抗素子の対)は、それぞれ直列に接続された状態で、端子101から端子102に戻る閉回路中に配置される。そして、抵抗素子11と抵抗素子12との間にはトランジスタ32のゲート端子が接続され、抵抗素子13と抵抗素子14との間にはトランジスタ31のゲート端子が接続され、抵抗素子15と抵抗素子16との間にはトランジスタ34のゲート端子が接続され、抵抗素子17と抵抗素子18との間にはトランジスタ33のゲート端子が接続される。これにより、トランジスタ31〜34のゲート端子(より正確にはゲート・ソース間)には、上記抵抗素子11〜18の各組み合わせにより分圧された直流電源10の電圧の一部が印加される。この電圧によってトランジスタ31〜34の各々がオン/オフ駆動される。
抵抗素子11、14、15、18には、端子101及び102に印加される電圧の極性に応じて抵抗値を可変とするためのダイオード21、22、23、24が並列に接続される。
ダイオード21は抵抗素子11と並列に接続される。ダイオード21のカソード端子は端子101に接続され、ダイオード21のアノード端子はトランジスタ32のゲート端子に接続される。
ダイオード22は、抵抗素子14と並列に接続される。ダイオード22のアノード端子は端子102に接続され、ダイオード22のカソード端子はトランジスタ31のゲート端子に接続される。
ダイオード23は、抵抗素子15と並列に接続される。ダイオード23のアノード端子は端子101に接続され、ダイオード23のカソード端子はトランジスタ34のゲート端子に接続される。
ダイオード24は抵抗素子18と並列に接続される。ダイオード24のカソード端子は端子102に接続され、ダイオード24のアノード端子はトランジスタ33のゲート端子に接続される。
ダイオード41〜44は、それぞれトランジスタ31〜34のソース・ドレイン間に形成されるボディダイオードである。トランジスタ31、33(PチャネルFET)のダイオード41、43では、ソース端子がカソード端子となり、ドレイン端子がアノード端子となる。トランジスタ32、34(NチャネルFET)のダイオード42、44では、ソース端子がアノード端子となり、ドレイン端子がカソード端子となる。その結果、トランジスタ31にはダイオード41が並列に接続され、トランジスタ32にはダイオード42が並列に接続され、トランジスタ33にはダイオード43が並列に接続され、トランジスタ34にはダイオード44が並列に接続される。
以下、本実施形態の電源入力回路100の動作について説明する。ここでは、説明の便宜上、直流電源10の電圧を24Vとする。また、抵抗素子11〜18の抵抗値は全て等しいものとする。トランジスタ31〜34のゲート駆動電圧(ゲート・ソース間の電圧の閾値)は4Vとする。すなわち、トランジスタ31〜34はゲート・ソース間の電位差が4V以上のときにオンとなる。
第1の極性の電圧が印加される向き(以下、第1の取付向きという)にして直流電源10を電源入力回路100に取り付けた場合、電源入力回路100は、図2に示すように動作する。
第1の取付向きでは、トランジスタ31のドレイン端子が直流電源10の端子10aに接続され、トランジスタ33のドレイン端子が直流電源10の端子10bに接続される。また、トランジスタ32のドレイン端子は直流電源10の端子10bに接続され、トランジスタ34のドレイン端子は直流電源10の端子10aに接続される。直流電源10の端子10aと負荷回路20の端子20aとは、トランジスタ31を介して相互に接続され、直流電源10の端子10bと負荷回路20の端子20bとは、トランジスタ32を介して相互に接続される。
そして、トランジスタ33のゲート端子に印加される電圧は0.7V(ダイオード24の順方向電圧)であり、トランジスタ34のゲート端子に印加される電圧は23.3V(=24−0.7)となる。したがって、トランジスタ33、34はオフ状態(非導通状態)になる。
また、抵抗素子11〜14の抵抗値が等しいため、トランジスタ31、32のゲート端子には12Vの電圧が印加される。その結果、トランジスタ31、32はオン(導通)する。
トランジスタ31、32がオンすることにより、直流電源10の電圧がそれらトランジスタ31、32を通じて負荷回路20に印加される。これにより、電流は、直流電源10の端子10aから、トランジスタ31、負荷回路20の端子20a、20b、トランジスタ32を経て、直流電源10の端子10bに流れる(図中の破線矢印を参照)。この際、トランジスタ33、34の各々はオフされており、ダイオード43、44(ボディダイオード)により電流が遮断される。その結果、直流電源10の端子10aから供給された電流が負荷回路20の端子20aに入力され、負荷回路20の端子20bから出力された電流が直流電源10の端子10bに戻るという電流ループが形成される。すなわち、負荷回路20には、正しい極性の電圧が入力される。
一方、第2の極性の電圧が印加される向き(以下、第2の取付向きという)にして直流電源10を電源入力回路100に取り付けた場合、電源入力回路100は、図3に示すように動作する。
第2の取付向きでは、トランジスタ31のドレイン端子が直流電源10の端子10bに接続され、トランジスタ33のドレイン端子が直流電源10の端子10aに接続される。また、トランジスタ32のドレイン端子は直流電源10の端子10aに接続され、トランジスタ34のドレイン端子は直流電源10の端子10bに接続される。直流電源10の端子10aと負荷回路20の端子20aとは、トランジスタ33を介して相互に接続され、直流電源10の端子10bと負荷回路20の端子20bとは、トランジスタ34を介して相互に接続される。
そして、トランジスタ32のゲート端子に印加される電圧は0.7V(ダイオード21の順方向電圧)であり、トランジスタ31のゲート端子に印加される電圧は23.3V(=24−0.7)となる。したがって、トランジスタ31、32はオフ状態(非導通状態)になる。
また、抵抗素子15〜18の抵抗値が等しいため、トランジスタ33、34のゲート端子には12Vの電圧が印加される。その結果、トランジスタ33、34はオン(導通)する。
トランジスタ33、34がオンすることにより、直流電源10の電圧がそれらトランジスタ33、34を通じて負荷回路20に印加される。これにより、電流は、直流電源10の端子10aから、トランジスタ33、負荷回路20の端子20a、20b、トランジスタ34を経て、直流電源10の端子10bに流れる(図中の破線矢印を参照)。この際、トランジスタ31、32の各々はオフされており、ダイオード41、42(ボディダイオード)により電流が遮断される。その結果、直流電源10の端子10aから供給された電流が負荷回路20の端子20aに入力され、負荷回路20の端子20bから出力された電流が直流電源10の端子10bに戻るという電流ループが形成される。すなわち、負荷回路20には、正しい極性の電圧が入力される。
以上説明したように、本実施形態の電源入力回路100によれば、直流電源10の取付向き(第1の取付向き、第2の取付向き)にかかわらず、正しい極性(正極:端子20a、負極:端子20b)の電圧を負荷回路20に印加することができる。
また、トランジスタ31〜34を用いることにより、電源入力回路100で生じる電圧降下を抑制することができる。以下、図4に示す電源入力回路200と比較して、このことについて詳しく説明する。
電源入力回路200は、ブリッジ接続された4個のダイオード211〜214と、端子201〜204と、を有する。端子201には、ダイオード211のアノード端子及びダイオード212のカソード端子が接続される。端子202には、ダイオード213のアノード端子及びダイオード214のカソード端子が接続される。端子203には、ダイオード211のカソード端子及びダイオード213のカソード端子が接続される。端子202には、ダイオード212のアノード端子及びダイオード214のアノード端子が接続される。
端子201に直流電源10の端子10a(正極)を接続し、端子202に直流電源10の端子10b(負極)を接続した場合には、電流は、直流電源10の端子10aから、ダイオード211、負荷回路20の端子20a、20b、ダイオード214を経て、直流電源10の端子10bに流れる。他方、端子201に直流電源10の端子10b(負極)を接続し、端子202に直流電源10の端子10a(正極)を接続した場合には、電流は、直流電源10の端子10aから、ダイオード213、負荷回路20の端子20a、20b、ダイオード212を経て、直流電源10の端子10bに流れる。
電源入力回路200でも、電源入力回路100と同様、直流電源10の取付向きにかかわらず、正しい極性(正極:端子20a、負極:端子20b)の電圧を負荷回路20に印加することができる。しかしこの際、ダイオード2個に電流が流れる。このため、ダイオード2個分の順方向電圧降下によって無駄な電力損失が生じる。
この点、電源入力回路100では、第1の取付向き、第2の取付向きのいずれの場合にも、PチャネルのFET(トランジスタ31、33)とNチャネルのFET(トランジスタ32、34)とが各1個ずつオン(導通)されることで、トランジスタとそのボディダイオード(ダイオード41〜44のいずれか)とから構成される並列回路2個に電流が流れる。通常、導通時におけるトランジスタの抵抗、すなわちオン抵抗(オン状態におけるソース・ドレイン間の抵抗)は、導通時におけるダイオードの抵抗(カソード・アノード間)に比較して十分小さいので、電流の大半は、ダイオード41〜44ではなくトランジスタ31〜34に流れるようになる。これにより、トランジスタ31〜34及びダイオード41〜44の並列回路での電圧降下を、ダイオード211〜214での電圧降下よりも小さくすることができる。その結果、電源入力回路100における電力損失を低減することができる。
なお、トランジスタ31〜34のオン抵抗は小さいことが好ましい。トランジスタ31〜34のオン抵抗が小さければ、ダイオード41〜44には電流がほとんど(又は全く)流れないため、ダイオード41〜44に電流が流れることで生じる電圧降下は小さくなる。その結果、電源入力回路100における電力損失を低減することができる。
以上、本発明の実施形態に係る電源入力回路及び電子機器について説明したが、本発明は、上記実施形態に限定されない。例えば以下のように変形して実施することもできる。
上記実施形態において、抵抗素子11〜18、ダイオード21〜24、トランジスタ31〜34、ダイオード41〜44等の構成(種類、性能、寸法、形状、又は配置等)は、本発明の趣旨を逸脱しない範囲において任意に変更することができる。
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
本発明の電源入力回路及び電子機器は、LED照明等に用いられる直流電源回路に適している。
10 直流電源
10a、10b 端子
11〜18 抵抗素子
20 負荷回路(対象回路)
20a、20b 端子
21〜24 ダイオード
31 トランジスタ(第1トランジスタ)
32 トランジスタ(第2トランジスタ)
33 トランジスタ(第3トランジスタ)
34 トランジスタ(第4トランジスタ)
41〜44 ダイオード(ボディダイオード)
100 電源入力回路
101 端子(第1端子)
102 端子(第2端子)
103 端子(第3端子)
104 端子(第4端子)
200 電源入力回路(比較例)
10a、10b 端子
11〜18 抵抗素子
20 負荷回路(対象回路)
20a、20b 端子
21〜24 ダイオード
31 トランジスタ(第1トランジスタ)
32 トランジスタ(第2トランジスタ)
33 トランジスタ(第3トランジスタ)
34 トランジスタ(第4トランジスタ)
41〜44 ダイオード(ボディダイオード)
100 電源入力回路
101 端子(第1端子)
102 端子(第2端子)
103 端子(第3端子)
104 端子(第4端子)
200 電源入力回路(比較例)
Claims (8)
- 直流電源と対象回路との間に介在し、前記直流電源から印加された電圧を前記対象回路に入力する電源入力回路であって、
前記直流電源を取り付けるべき第1端子及び第2端子と、
前記対象回路を取り付けるべき第3端子及び第4端子と、
前記第1端子と前記第3端子との間に配置されて、前記第1端子及び前記第2端子に印加される電圧の極性が第1の極性であればオンされ、第2の極性であればオフされる第1トランジスタと、
前記第4端子と前記第2端子との間に配置されて、前記第1端子及び前記第2端子に印加される電圧の極性が第1の極性であればオンされ、第2の極性であればオフされる第2トランジスタと、
前記第2端子と前記第3端子との間に配置されて、前記第1端子及び前記第2端子に印加される電圧の極性が第2の極性であればオンされ、第1の極性であればオフされる第3トランジスタと、
前記第4端子と前記第1端子との間に配置されて、前記第1端子及び前記第2端子に印加される電圧の極性が第2の極性であればオンされ、第1の極性であればオフされる第4トランジスタと、
を備える、
ことを特徴とする電源入力回路。 - 前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタは、前記直流電源の電圧の少なくとも一部が印加されることによりオン/オフ駆動される、
ことを特徴とする請求項1に記載の電源入力回路。 - 前記第1トランジスタ及び前記第3トランジスタは、PチャネルFETであり、
前記第2トランジスタ及び前記第4トランジスタは、NチャネルFETである、
ことを特徴とする請求項2に記載の電源入力回路。 - 前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタの各々には、ダイオードが並列に接続される、
ことを特徴とする請求項1乃至3のいずれか一項に記載の電源入力回路。 - 前記ダイオードは、ボディダイオードである、
ことを特徴とする請求項4に記載の電源入力回路。 - 前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタには、複数の抵抗素子により分圧された前記直流電源の電圧の一部が印加される、
ことを特徴とする請求項1乃至5のいずれか一項に記載の電源入力回路。 - 前記抵抗素子の少なくとも1つには、前記第1端子及び前記第2端子に印加される電圧の極性に応じて抵抗値を可変とするためのダイオードが並列に接続される、
ことを特徴とする請求項6に記載の電源入力回路。 - 請求項1乃至7のいずれか一項に記載の電源入力回路と、前記直流電源と、前記対象回路と、を備える、
ことを特徴とする電子機器。
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JP2015095927A (ja) * | 2013-11-11 | 2015-05-18 | 横河電機株式会社 | 電源装置 |
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JP2015095927A (ja) * | 2013-11-11 | 2015-05-18 | 横河電機株式会社 | 電源装置 |
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