JP2011091336A - Ｍｏｓ型イメージセンサ、その駆動方法、それを備えた撮像装置 - Google Patents

Abstract

【課題】ＦＧ内の電荷量を一定値に速く収束させることのできるイメージセンサを提供する。
【解決手段】光電変換部ＰＤ及び書き込みトランジスタＷＴを有する画素部５２ａを備え、ＷＴは、フローティングゲートＦＧと、ＦＧに対向する位置に設けられた書き込みコントロールゲートＷＣＧと、ＦＧとＷＣＧの間に設けられた絶縁膜８と、ＦＧと基板５１の間に設けられた絶縁膜７とを含み、絶縁膜７は、ＷＣＧと基板５１の間に第一の電圧を印加した状態でＰＤからＦＧへと電荷が注入されるようにその厚みが設定されており、絶縁膜８は、ＷＣＧと基板５１の間に第一の電圧とは逆方向の電界を生じさせる第二の電圧を印加した状態でＷＣＧからＦＧへと電荷が注入され、かつ、ＷＣＧと基板５１の間に第一の電圧を印加した状態でＦＧから絶縁膜８に電荷がトンネルしないように、その厚みが設定されている。
【選択図】図６

Description

本発明は、ＭＯＳ型イメージセンサ、その駆動方法、それを備えた撮像装置に関する。

従来のＭＯＳ型イメージセンサは、ローリングシャッタ（フォーカルプレーンシャッタ）方式とよばれるように、各ラインの露光時間は一定であっても、露光開始タイミングがライン毎にずれているため、特に動く被写体を撮像した場合に撮影後の画像が歪むという問題があった。例えば、被写体（電車）が露光期間中に右から左に移動すると、撮影後の被写体（電車）はひし形に変形した画像となる。また、被写体が画面上、下から上に移動すると撮影後の画像は「縮み」、逆に被写体が画面上、上から下に移動すると撮影後の画像は「伸びる」ことになる。

このような問題を解決したＭＯＳ型イメージセンサが、特許文献１に開示されている。特許文献１に開示されたＭＯＳ型イメージセンサは、フローティングゲートを有する半導体メモリを画素部毎に設けている。そして、画素部のフォトダイオードで発生した電荷を該画素部のフローティングゲートに注入し、該フローティングゲートに注入した電荷に応じた信号を読み出す構成となっている。

特許文献１に開示されたＭＯＳ型イメージセンサによれば、ソースフォロアアンプ及び選択トランジスタを有していないため、１画素部あたりのトランジスタ数を少なくすることができ、微細化が進んだ場合でも、感度を向上させることができる。また、フローティングゲートと基板の間の絶縁膜のポテンシャル障壁により電荷が隔離されており、フローティングゲートに注入された電荷に暗電流や過大光による不要電荷が混入しないため、ＳＮを向上させることができる。

特許文献１に開示されたＭＯＳ型イメージセンサのように、半導体メモリに電荷を記憶させる構成においては、撮影を継続するために、半導体メモリに記憶させた電荷を消去する必要がある。特許文献１には、電荷消去の方法として、半導体メモリのゲート電極に負電圧を印加し、半導体基板に正電圧を印加して、フローティングゲート内の電荷を半導体基板に排出する方法が例示されている。この方法では、特許文献２にも記載されているように、ゲート電極と半導体基板に電圧を印加している間中、フローティングゲートから半導体基板へと電荷が排出され続け、長時間たった時点で、フローティングゲート内の電荷は安定する。この原理を、図８を用いて説明する。

図８は、フローティングゲートから電子を排出しているときのフローティングゲート内の電子量の変化を示した図である。図８に示した時刻ｔ０では、フローティングゲート内に、入射光に応じて発生した電子と、入射光に関わらず、元からフローティングゲート内に存在している電子とが蓄積された状態となっている。フローティングゲートは、高濃度不純物を添加したポリシリコンであるため、電子を注入しなくとも、フローティングゲート内には電子が存在している。

この状態から、半導体メモリのゲート電極と半導体基板にそれぞれ逆極性の電圧を印加すると、フローティングゲートから半導体基板へと電子の排出が開始される（時刻ｔｓ）。フローティングゲートから排出される電子量は、指数関数的に減少し、長時間経過した時点で、フローティングゲート内の電子量は一定値に収束する。このように、半導体メモリでは、フローティングゲート内の電子量が一定値に収束するまでに長い時間が必要となる。

フラッシュメモリ等では、一般的に、フローティングゲート中の電荷量が閾値より大きいか小さいかの判定によってデータを読むため、電荷消去後のフローティングゲート中の電荷量にはある程度のばらつきが許容される。しかし、撮像素子の場合は、電荷を個数でカウントする程度の精度が必要である。このため、電荷消去動作後のフローティングゲート中の電荷量をある一定値に収束させる必要がある。しかし、上述したように、フローティングゲート内の電荷量を一定値に収束させるには長い時間が必要になるため、従来の電荷消去方法では撮影から次の撮影までの時間が長くなってしまう。

特開２００２−２８０５３７号公報 特開２００５−１８３９１５号公報

本発明は、上記事情に鑑みてなされたものであり、半導体メモリに電荷を記憶して撮像を行うＭＯＳ型イメージセンサであって、半導体メモリから電荷を消去する際に、半導体メモリに記憶されている電荷量を早く収束させることのできるＭＯＳ型イメージセンサを提供することを目的とする。

本発明のＭＯＳ型イメージセンサは、半導体基板内に形成され、光電変換によって発生した電荷を蓄積する光電変換部、及び、前記半導体基板に形成され前記光電変換部に蓄積された電荷が注入されて蓄積されるフローティングゲートを含む半導体メモリを有する画素部と、前記フローティングゲートに注入された電荷に応じた信号を読み出す読み出し部とを備えるＭＯＳ型イメージセンサであって、前記半導体メモリは、前記半導体基板上方に設けられた前記フローティングゲートと、前記フローティングゲートに対向する位置に設けられたゲート電極と、前記フローティングゲートと前記ゲート電極の間に設けられた第一の絶縁膜と、前記フローティングゲートと前記半導体基板の間に設けられた第二の絶縁膜とを含み、前記第二の絶縁膜は、前記ゲート電極と前記半導体基板の間に第一の電圧を印加した状態で、前記光電変換部から前記フローティングゲートへと電荷が注入されるように、その厚みが設定されており、前記第一の絶縁膜は、前記ゲート電極と前記半導体基板の間に前記第一の電圧とは逆方向の電界を生じさせる第二の電圧を印加した状態で、前記ゲート電極から前記フローティングゲートへと電荷が注入され、かつ、前記ゲート電極と前記半導体基板の間に前記第一の電圧を印加した状態で前記フローティングゲートから前記第一の絶縁膜に電荷がトンネルしないように、その厚みが設定されている。

本発明のＭＯＳ型イメージセンサの駆動方法は、前記ゲート電極と前記半導体基板の間に前記第二の電圧を印加して、前記フローティングゲートから前記半導体基板に電荷を排出すると共に、前記ゲート電極から前記フローティングゲートに電荷を注入する駆動を行う。

本発明の撮像装置は、前記ＭＯＳ型イメージセンサを備える。

本発明によれば、半導体メモリに電荷を記憶して撮像を行うＭＯＳ型イメージセンサであって、半導体メモリから電荷を消去する際に、半導体メモリに記憶されている電荷量を早く収束させることのできるＭＯＳ型イメージセンサを提供することができる。

本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図 図１に示したＭＯＳ型イメージセンサにおける画素アレイの概略構成を示す図 図２に示した画素アレイにおける画素部の内部構成を示す等価回路図 図２に示した画素アレイにおける画素部と、図１に示したＭＯＳ型イメージセンサにおける読み出し部及び垂直駆動走査回路の概略構成を示す図 図３に示した画素部の平面レイアウト例を示した図 図５に示したＶＩ−ＶＩ線の断面模式図 図１に示すＭＯＳ型イメージセンサの画素部に含まれる半導体メモリの電荷消去時におけるフローティングゲート内の電荷量の変化を示した図 一般的な半導体メモリの電荷消去時におけるフローティングゲート内の電荷量の変化を示した図

以下、本発明の実施形態について図面を参照して説明する。

図１は、本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図である。このＭＯＳ型イメージセンサは、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に搭載して用いられる。

図１に示したように、ＭＯＳ型イメージセンサ５は、半導体基板５１に形成された画素アレイ５２、垂直駆動走査回路５３、駆動制御回路５４、読み出し部５５、信号線５６、及び水平駆動走査回路５７を備える。

画素アレイ５２は、詳細は後述するが、二次元状に配列された複数の画素部を含む。後述する例では、複数の画素部が、水平方向に並ぶ複数の画素部からなる画素部行を水平方向に直交する垂直方向に複数並べた配置、又は、垂直方向に並ぶ複数の画素部からなる画素部列を水平方向に複数並べた配置となっている。

垂直駆動走査回路５３は、画素アレイ５２に含まれる複数の画素部の駆動を行うものであり、複数の画素部行を１つずつ選択して駆動することが可能になっている。

駆動制御回路５４は、垂直駆動走査回路５３、読み出し部５５、及び水平駆動走査回路５７を統括制御する。

読み出し部５５は、複数の画素部列の各々に対応して設けられた読み出し回路を含んで構成されている。読み出し部５５の詳細は後述する。

水平駆動走査回路５７は、読み出し部５５に含まれる複数の読み出し回路の各々に接続されたスイッチと、このスイッチをオンオフ制御する制御回路とで構成されている。このスイッチがオンされることにより、読み出し回路で読み出された信号が信号線５６に出力される。

図２は、図１に示したＭＯＳ型イメージセンサにおける画素アレイの概略構成を示す平面模式図である。図２に示すように、画素アレイ５２は、複数の画素部５２ａ（図中Ｐｉｘｅｌと表記）と、容量５２ｂと、読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔと、電荷消去線ＥＬと、信号線ＢＬとを含む。複数の画素部５２ａは、上述したように、半導体基板５１上の水平方向Ｘと垂直方向Ｙに二次元状（図２の例では正方格子状）に配列されている。容量５２ｂは、各画素部列に対応して設けられている。

画素部５２ａは、光を受光してその受光量に応じた電荷を発生すると共に、この発生した電荷に応じた信号を出力するものである。

読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔと、電荷消去線ＥＬは、それぞれ、１つの画素部行に対して１つ設けられている。読み出し制御線ＲＬ、書き込み制御線ＷＬ、リセット制御線ＲＳＴ、及び電荷消去線ＥＬは、それぞれ、対応する画素部行の各画素部５２ａと垂直駆動走査回路５３とに接続されている。リセット電源線Ｖｒｓｔは、対応する画素部行の各画素部５２ａと図示しない電源とに接続されている。

信号線ＢＬは、１つの画素部列に対して１つ設けられている。信号線ＢＬは、それに対応する画素部列の各画素部５２ａと、その画素部列に対応する容量５２ｂと、その画素部列に対応する読み出し部５５内の読み出し回路とに接続されている。

図３は、図２に示した画素アレイにおける画素部５２ａの概略構成を示した図である。図３に示したように、画素部５２ａは、リセットトランジスタＲＳＴｒと、半導体メモリである書き込みトランジスタＷＴと、読み出しトランジスタＲＴと、光電変換部ＰＤとを備える。

光電変換部ＰＤは、受光した光に応じて電荷を発生して蓄積するものである。光電変換部ＰＤは、半導体基板５１内に形成されたフォトダイオードで構成されている。例えば、ｎ型シリコン基板に形成したｐウェル層内にｎ型不純物層を形成し、このｎ型不純物層とｐウェル層とのｐｎ接合によってフォトダイオードを形成することができる。このｎ型不純物層の表面にｐ型不純物層を設け、ｎ型不純物層を、ｎ型シリコン基板最表面ではなくｎ型シリコン基板内部に形成した所謂埋め込み型フォトダイオードとすることで、ｎ型不純物層を完全空乏化することができる。

リセットトランジスタＲＳＴｒは、光電変換部ＰＤに蓄積された電荷を排出して、光電変換部ＰＤの電位を所定の電位にリセットするものである。リセットトランジスタＲＳＴｒのゲート電極ＲＧにはリセット制御線ＲＳＴが接続されている。リセットトランジスタＲＳＴｒのドレイン領域には、リセット電源線Ｖｒｓｔが接続されている。

書き込みトランジスタＷＴは、半導体基板５１上に形成されたトンネル絶縁膜上に設けられたフローティングゲートＦＧと、このフローティングゲートＦＧに対向する位置に設けられたゲート電極である書き込みコントロールゲートＷＣＧとを有している。書き込みトランジスタＷＴのソース領域は、光電変換部ＰＤとなっている。書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧは書き込み制御線ＷＬに接続されている。この書き込みコントロールゲートＷＣＧに書き込み制御線ＷＬを介して書き込み電圧が印加されることで、ファウラ−ノルドハイム（Ｆ−Ｎ）トンネル電流を用いて電荷を注入するＦＮトンネル注入、ダイレクトトンネル注入等により、光電変換部ＰＤに蓄積された電荷がフローティングゲートＦＧに注入されて蓄積される。

なお、図３の例では、書き込みトランジスタＷＴを、ドレイン領域を省略した２端子構造としており、これにより構成の簡略化を図っている。

２端子デバイスとしては、抵抗、コイル、コンデンサ、ダイオード等があり、スイッチング、信号増幅のようなアクティブ（能動）デバイスでは存在しない。また、一般的なＭＯＳ型イメージセンサにおける画素選択、リセット、信号記録、及び信号読み出し等を行うためのアクティブデバイスであるトランジスタは２端子では機能しないことは常識として理解され、だれも試みることすらなかった。しかし、図３に示した画素部５２ａの構成は、書き込みトランジスタＷＴと読み出しトランジスタＲＴとでフローティングゲートＦＧを共有した構造をとっているため、書き込みトランジスタＷＴを２端子構造としても問題ないことが分かった。

これは、読み出しトランジスタＲＴ側において信号の読み出しを行うことができるため、書き込みトランジスタＷＴについては、専ら書き込み（フローティングゲートＦＧへの電荷注入）及び消去（フローティングゲートＦＧからの電荷引き抜き）の電荷移動だけができれば良いからである。このため、ＭＯＳ型イメージセンサ５では、書き込みトランジスタＷＴを２端子構造としている。なお、書き込みトランジスタＷＴは、ドレイン領域を設けた３端子構造であっても良い。

読み出しトランジスタＲＴは、書き込みトランジスタＷＴのフローティングゲートＦＧと電気的に接続されたフローティングゲートＦＧと、読み出し制御線ＲＬ及び電荷消去線ＥＬに接続されたゲート電極である読み出しコントロールゲートＲＣＧと、ソース領域と、ドレイン領域とを有する３端子構造のＭＯＳトランジスタである。読み出しトランジスタＲＴのソース領域は接地されている。読み出しトランジスタＲＴのドレイン領域は信号線ＢＬに接続されている。読み出しトランジスタＲＴのフローティングゲートＦＧは、書き込みトランジスタＷＴのフローティングゲートＦＧと一体化されていても良いし、書き込みトランジスタＷＴのフローティングゲートＦＧとは別にして、２つのフローティングゲートを配線で接続してあっても良い。図３の例では、読み出しトランジスタＲＴのフローティングゲートＦＧと、書き込みトランジスタＷＴのフローティングゲートＦＧは一体化されている。

図４は、図２に示した画素部５２ａと図１に示した読み出し部５５及び垂直駆動走査回路５３の内部構成を示す図である。

図４に示したように、垂直駆動走査回路５３は、スイッチ５３ａと、スイッチ５３ｂと、スイッチ５３ｃと、スイッチ５３ｅと、制御回路５３ｄとを備える。

スイッチ５３ａは、全ての画素部行に対応して設けられ、対応する画素部行の読み出し制御線ＲＬと、読み出し部５５内のＤＡ変換器５５１との間に接続されている。このスイッチ５３ａは、読み出し部５５内の読み出し制御回路５５０によってオンオフ制御される。

スイッチ５３ｂは、全ての画素部行に対応して設けられ、対応する画素部行の書き込み制御線ＷＬとＷＣＧ電圧制御部５８との間に接続されている。このスイッチ５３ｂは、垂直駆動走査回路５３内の制御回路５３ｄによってオンオフ制御される。ＷＣＧ電圧制御部５８は、ＭＯＳ型イメージセンサ５を搭載する撮像装置に含まれる。

ＷＣＧ電圧制御部５８は、光電変換部ＰＤに蓄積された電荷をフローティングゲートＦＧに注入する電荷書き込み動作時には、フローティングゲートＦＧと半導体基板５１との間にあるトンネル絶縁膜に電荷をトンネルさせるための書き込み電圧を出力する。また、ＷＣＧ電圧制御部５８は、フローティングゲートＦＧに注入された電荷を消去する電荷消去動作時には、書き込みコントロールゲートＷＣＧとフローティングゲートＦＧとの間の絶縁膜に電荷をトンネルさせるための消去電圧を出力する。

スイッチ５３ｃは、全ての画素部行に対応して設けられ、対応する画素部行のリセット制御線ＲＳＴとリセットパルス供給部５９との間に接続されている。このスイッチ５３ｃは、垂直駆動走査回路５３内の制御回路５３ｄによってオンオフ制御される。リセットパルス供給部５９は、ＭＯＳ型イメージセンサ５を搭載する撮像装置に含まれる。

リセットパルス供給部５９は、リセットトランジスタＲＳＴｒをオンするためのリセットパルスを生成して出力する。制御回路５３ｄは、光電変換部ＰＤの露光開始直前等の光電変換部ＰＤをリセットすべきタイミングと、電荷消去動作時においてのみ、スイッチ５３ｃをオンし、それ以外はスイッチ５３ｃをオフする。

スイッチ５３ｅは、全ての画素部行に対応して設けられ、対応する画素部行の電荷消去線ＥＬと消去電圧供給部６０との間に接続されている。スイッチ５３ｅは、垂直駆動走査回路５３内の制御回路５３ｄによってオンオフ制御される。消去電圧供給部６０は、ＭＯＳ型イメージセンサ５を搭載する撮像装置に含まれる。

消去電圧供給部６０は、電荷消去動作時には、読み出しコントロールゲートＲＣＧに印加すべき消去電圧を電荷消去線ＥＬに供給する。制御回路５３ｄは、電荷消去動作時においてのみスイッチ５３ｅをオンし、それ以外はスイッチ５３ｅをオフする。

読み出し部５５は、全ての画素部列で共通に設けられた読み出し制御回路５５０、ＤＡ変換器５５１、カウンタ５５２、及びプリチャージ回路５５３と、画素部列毎に独立して設けられた読み出し回路５５４とを備える。

読み出し回路５５４は、トランジスタ５５４ａ，５５４ｂと、センスアンプ５５４ｃと、ラッチ回路５５４ｄとを備える。

トランジスタ５５４ａは、対応する画素部列の信号線ＢＬとセンスアンプ５５４ｃの間に設けられ、信号線ＢＬとセンスアンプ５５４ｃとの接続制御を行う。トランジスタ５５４ｂは、対応する画素部列の信号線ＢＬとプリチャージ回路５５３との間に設けられ、プリチャージ回路５５３から供給する電圧の信号線ＢＬへの供給制御を行う。

センスアンプ５５４ｃは、トランジスタ５５４ａを介して接続される信号線ＢＬの電圧を監視し、この電圧が変化したときに検出信号をラッチ回路５５４ｄに出力する。例えば、信号線ＢＬの電圧が降下したことを検出しセンスアンプ出力を反転させる。

ラッチ回路５５４ｄは、検出信号が入力された時点でのカウンタ５５２のカウント値を保持する。

カウンタ５５２は、Ｎ−ｂｉｔカウンタ（例えばＮ＝８〜１２）であり、駆動制御回路５４の指示により、カウント値を初期値にリセットして、カウントを開始する。ＤＡ変換器５５１は、カウンタ５５２のカウント値（Ｎ個の１、０の組み合わせ）をアナログ信号に変換して、単調変化（例えば漸増又は漸減）する読み出し電圧を各画素部行の読み出し制御線ＲＬにスイッチ５３ａを介して供給する。

読み出し制御回路５５０は、トランジスタ５５４ａ，５５４ｂのオンオフを制御する。また、読み出し制御回路５５０は、垂直駆動走査回路５３に含まれるスイッチ５３ａのオンオフ制御を行い、任意の画素部行の読み出し制御線ＲＬに読み出し電圧を供給する制御を行う。

プリチャージ回路５５３は、トランジスタ５５４ｂを介して接続される信号線ＢＬに所定の電圧を供給して、信号線ＢＬに接続された容量５２ｂをプリチャージする。

ここで、この読み出し部５５による信号読み出し動作を説明する。まず、スイッチ５５４ｂをオンして容量５２ｂをプリチャージし、スイッチ５５４ａをオンして信号線ＢＬとセンスアンプ５５４ｃを導通する。容量５２ｂがプリチャージされた状態でスイッチ５３ａをオンし、読み出しコントロールゲートＲＣＧに読み出し電圧の印加を開始する。

読み出し電圧の印加開始後、この読み出し電圧が読み出しトランジスタＲＴの閾値電圧を越えた時点で読み出しトランジスタＲＴが導通し、このとき、プリチャージされていた信号線ＢＬの電位が降下する。これがセンスアンプ５５４ｃによって検出されて反転信号が出力される。

ラッチ回路５５４ｄは、この反転信号を受けた時点における読み出し電圧の値に対応するカウント値を保持（ラッチ）する。これにより、該カウント値を、読み出しトランジスタＲＴの閾値電圧に対応した信号（フローティングゲートＦＧに注入された電荷量に対応する信号）として読み出して保持することができる。

なお、読み出しトランジスタＲＴの閾値電圧に対応した信号の読み出しは、読み出し部５５以外の他の構成でも実現可能である。

例えば、容量５２ｂの代わりに定電流源を設け、読み出しコントロールゲートＲＣＧに一定電圧を印加した状態で、この定電流源により読み出しトランジスタＲＴのドレイン領域に一定電流を流して読み出しトランジスタＲＴ及び該定電流源をソースフォロア回路として動作させる。そして、読み出しトランジスタＲＴのソース領域の電圧を検知することで、読み出しトランジスタＲＴの閾値電圧に対応する信号を読み出すことができる。

図５は、図３に示した画素部５２ａの平面レイアウト例を示した平面模式図である。図５に示した例では、光電変換部ＰＤの左隣にリセットトランジスタＲＳＴｒが配置され、光電変換部ＰＤの右隣には、書き込みトランジスタＷＴと読み出しトランジスタＲＴが垂直方向に並べて配置されている。

光電変換部ＰＤの左には少し離間してリセットトランジスタＲＳＴｒのドレイン領域９が配置されている。ドレイン領域９と光電変換部ＰＤとの間にはリセットトランジスタＲＳＴｒのゲート電極ＲＧが配置されている。

図５の例では、書き込みトランジスタＷＴのフローティングゲートＦＧと読み出しトランジスタＲＴのフローティングゲートＦＧとが一体化されており、このフローティングゲートＦＧは、書き込みトランジスタＷＴの形成領域から読み出しトランジスタＲＴの形成領域までに渡って垂直方向に延びた直線形状となっている。

書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧは、フローティングゲートＦＧの水平方向左側の側面の一部と、水平方向右側の側面の一部と、垂直方向上側の側面とに対向するように略Ｕ字状（Ｕの字を上下反転させた形状）に形成されている。書き込みコントロールゲートＷＣＧとフローティングゲートＦＧとの間には、略Ｕ字形状のゲート絶縁膜８が形成されている。

読み出しトランジスタＲＴの読み出しコントロールゲートＲＣＧは、フローティングゲートＦＧの書き込みトランジスタＷＴに含まれる部分以外の部分の上方に形成されている。読み出しコントロールゲートＲＣＧの両隣には、読み出しトランジスタＲＴのドレイン領域１０とソース領域１１が形成されている。

光電変換部ＰＤは、書き込みトランジスタＷＴと重ならない位置（破線で示した書き込みトランジスタＷＴの形成領域よりも外側）から、書き込みトランジスタＷＴと重なる位置にまで渡って形成されている。光電変換部ＰＤは、半導体基板５１内に形成された不純物層で構成されるが、この不純物層のうち、書き込みトランジスタＷＴと重なる部分には符号２ｂを付し、それ以外の部分には符号２ａを付してある。

図６は、図５に示したＶＩ−ＶＩ線断面模式図である。

図６に示すように、フローティングゲートＦＧ下方の半導体基板５１（この例ではｐ型シリコン基板）内の表面部には、光電変換部ＰＤからフローティングゲートＦＧに注入する電荷（図６の例では電子）とは反対極性の電荷を多数キャリアとする導電型（図６の例ではｐ型）の半導体層４が形成されている。半導体層４は、平面視において書き込みトランジスタＷＴに含まれるフローティングゲートＦＧの全体と重なるように配置されている。半導体層４は、図６の例では、半導体基板５１にｐ型不純物（例えばボロン）を注入することで形成することができる。

図６に示すように、光電変換部ＰＤは、半導体基板５１内に形成されたｎ型不純物層２ａ，２ｂで構成されている。光電変換部ＰＤは、半導体基板５１の表面から所定距離の深さに配置されており、光電変換部ＰＤと半導体基板５１表面との間には光電変換部ＰＤと反対導電型のｐ型不純物層３が形成されている。このような構成により、光電変換部ＰＤは所謂埋め込み型となり、完全空乏化される。

図６に示すように、光電変換部ＰＤは、半導体基板５１内において、書き込みトランジスタＷＴが形成された領域以外の領域から、当該領域内の半導体層４の下方まで延在して形成されている。図６ではｎ型不純物層２ａとｎ型不純物層２ｂを破線で分けているが、これらは実際には一体化して形成される。

図６に示すように、フローティングゲートＦＧと半導体基板５１との間にはトンネル絶縁膜７が形成されている。このトンネル絶縁膜７は、書き込みコントロールゲートＷＣＧと半導体基板５１との間に第一の電圧を印加した状態（例えば、書き込みコントロールゲートＷＣＧに正極性の書き込み電圧（例えば１５Ｖ）を印加し、半導体基板５１に０Ｖを印加した状態）で、光電変換部ＰＤからフローティングゲートＦＧへと電荷がトンネルできる程度に、その厚さが設定されている。

図６に示すように、書き込みコントロールゲートＷＣＧは、フローティングゲートＦＧの側部に対向する位置に配置されている。そして、書き込みコントロールゲートＷＣＧとフローティングゲートＦＧの側部との間、及び、書き込みコントロールゲートＷＣＧと半導体基板５１との間には、ゲート絶縁膜８が形成されている。図６では図示を省略しているが、ゲート絶縁膜８は、半導体基板５１上にその全体に渡って形成されており、図５に示したゲート電極ＲＧは、このゲート絶縁膜８上に形成されている。また、読み出しコントロールゲートＲＣＧは、このゲート絶縁膜８上に形成されたフローティングゲートＦＧの上方に形成されている。

ゲート絶縁膜８のうち、書き込みコントロールゲートＷＣＧとフローティングゲートＦＧとの間にある部分は、書き込みコントロールゲートＷＣＧと半導体基板５１との間に第一の電圧とは逆方向の電界を生じさせる第二の電圧を印加した状態（例えば、書き込みコントロールゲートＷＣＧに負極性の消去電圧を印加し、半導体基板５１に０Ｖ又は正極性の電圧を印加した状態）で、書き込みコントロールゲートＷＣＧからフローティングゲートＦＧに電荷が注入されるように、その厚みが設定されている。また、この部分は、書き込みコントロールゲートＷＣＧと半導体基板５１との間に上記第一の電圧を印加した状態で、フローティングゲートＦＧからこの部分に電荷がトンネルしないように、その厚みが設定されている。例えば、書き込み電圧を１５Ｖ、消去電圧を−１０Ｖ、電荷消去動作時に半導体基板５１に印加する電圧を０Vにした場合、この部分の厚みは、３ｎｍ〜１５ｎｍ、好ましくは５ｎｍ〜１０ｎｍ程度としておけばよい。

半導体基板５１のうち、図５に示した平面視において各構成要素が設けられていない領域には、素子分離層６が形成されている。

このＭＯＳ型イメージセンサ５では、フローティングゲートＦＧに注入された電荷を消去する電荷消去動作を次のようにして実施する。

まず、制御回路５３ｄが、電荷の消去対象となる画素部行に対応するスイッチ５３ｃとスイッチ５３ｂとスイッチ５３ｅをオンする。これにより、この画素部行の各画素部５２ａ内のリセットトランジスタＲＳＴｒをオンし、この画素部行の各画素部５２ａ内の書き込みコントロールゲートＷＣＧと読み出しコントロールゲートＲＣＧに消去電圧（例えば、−５Ｖ〜−１５Ｖ）を供給する。

また、これと同時に、駆動制御回路５４が半導体基板５１に消去電圧と反対極性の電圧（５Ｖ〜１５Ｖ、又は０Ｖ）を印加する。この結果、書き込みコントロールゲートＷＣＧと半導体基板５１の間には、電荷をフローティングゲートＦＧに注入するときとは逆方向に電界が加わる。この電界により、書き込みコントロールゲートＷＣＧからフローティングゲートＦＧへと電荷がトンネル注入されると共に、フローティングゲートＦＧからは半導体基板５１へと電荷がトンネル排出される。半導体基板５１に排出された電荷のうち、光電変換部ＰＤに移動した電荷は、リセットトランジスタＲＳＴｒのドレイン領域へと排出される。

フローティングゲートＦＧから半導体基板５１に電荷がトンネル排出される速度と、書き込みコントロールゲートＷＣＧからフローティングゲートＦＧに電荷がトンネル注入される速度がつりあったとき、フローティングゲートＦＧ内の電荷量は一定値に収束する（平衡状態となる）。平衡状態になった後、制御回路５３ｄが、スイッチ５３ｂとスイッチ５３ｅをオフした後にスイッチ５３ｃをオフし、駆動制御回路５４が半導体基板５１への電圧印加を停止することで、電荷消去動作を終了し、この時点から、光電変換部ＰＤの露光を開始する。

従来方式では、フローティングゲートＦＧから電荷が排出され続けるため、フローティングゲートＦＧ内の電荷量が一定値に収束されるまでに長い時間を要していた。これに対し、本方式によれば、電荷消去動作中、書き込みコントロールゲートＷＣＧからフローティングゲートＦＧに電荷が注入されるため、フローティングゲートＦＧ内の電荷量を一定値に収束させるまでの時間を、従来よりも大幅に短縮することができる。

図７は、図１に示したＭＯＳ型イメージセンサ５の電荷消去動作時のフローティングゲートＦＧ内の電荷量の変化を示した図である。図７に示すように、このＭＯＳ型イメージセンサ５によれば、書き込みコントロールゲートＷＣＧ及び読み出しコントロールゲートＲＣＧに消去電圧を印加してからμ秒単位でフローティングゲートＦＧ内の電荷量を一定値に収束させることが可能となる。

なお、上記説明では、電荷消去動作時に読み出しコントロールゲートＲＣＧに消去電圧を印加するものとしたが、これは必須ではない。少なくとも、書き込みコントロールゲートＷＣＧに消去電圧を印加すればよい。

以上のように、ＭＯＳ型イメージセンサ５によれば、電荷消去動作時に、書き込みコントロールゲートＷＣＧからフローティングゲートＦＧへと電荷を注入できるようにしたため、フローティングゲートＦＧ内の電荷量を一定値に収束させるまでの時間を短縮することができる。したがって、撮影間隔を短くすることができ、撮影機会の損失、フレームレートの低下等を防ぐことができる。

このＭＯＳ型イメージセンサ５では、フローティングゲートＦＧ下方の半導体基板５１内の表面部に半導体層４を設けることにより、フローティングゲートＦＧ下方の半導体基板５１内に発生する空乏層での電圧消費量の増大を防いでいる。この半導体層４を設けることで、トンネル絶縁膜７に加わる電圧を大きくすることができる。この結果、書き込み電圧を大きくすることなしに、光電変換部ＰＤからフローティングゲートＦＧへの電荷注入効率を高めることができる。

また、このＭＯＳ型イメージセンサ５では、図６に示したように、書き込みコントロールゲートＷＣＧを、フローティングゲートＦＧの側部に対向する位置に配置している。この構成により、書き込みコントロールゲートＷＣＧとフローティングゲートＦＧのオーバーラップ面積が大きくなり、書き込みコントロールゲートＷＣＧ／ゲート絶縁膜８／フローティングゲートＦＧで構成される容量を大きくすることができる。この結果、トンネル絶縁膜７に生じる電位差を大きくすることができ、電荷注入効率を更に向上させることができる。また、書き込みコントロールゲートＷＣＧとフローティングゲートＦＧのオーバーラップ面積が大きくなることで、電荷消去動作時における書き込みコントロールゲートＷＣＧからフローティングゲートＦＧへの電荷注入速度を速くすることができる。この結果、フローティングゲートＦＧ内の電荷量が一定値に収束するまでの時間を更に短縮することができる。

また、このＭＯＳ型イメージセンサ５では、光電変換部ＰＤを、光を受光する領域から半導体層４の下方まで延在させた構成としている。このように、半導体層４の下まで光電変換部ＰＤを延在させることで、光電変換部ＰＤの電荷をＦＮトンネル注入或いはダイレクトトンネル注入によってフローティングゲートＦＧに注入する場合に、書き込みコントロールゲートＷＣＧに印加した電圧によってほぼ垂直方向に光電変換部ＰＤからフローティングゲートＦＧに電界を加えることができる。この結果、光電変換部ＰＤの電荷がフローティングゲートＦＧの方向に向かって加速されやすくなり、効率的にトンネル電流を発生させることができる。

なお、これまでの説明では、信号として読み出す電荷を電子として説明したが、これを正孔とした場合には、図５〜図６とそれに対応する説明において、ｎ型とｐ型を全て逆にすればよい。

また、以上の説明では、光電変換部ＰＤをフォトダイオードとし、このフォトダイオードで発生した電荷をフローティングゲートＦＧに注入するものとしたが、これに限らない。半導体基板内の光電変換部ＰＤの代わりに電荷を蓄積するための電荷蓄積部（例えばｎ型不純物層）を設け、半導体基板上方には、一対の電極とこれらで挟まれた光電変換層を設け、一対の電極の一方と電荷蓄積部を電気的に接続し、光電変換層で発生した電荷を電荷蓄積部に蓄積させて、この電荷をフローティングゲートＦＧに注入する構成としてもよい。

以上説明してきたように、本明細書には次の事項が開示されている。

開示されたＭＯＳ型イメージセンサは、半導体基板内に形成され、光電変換によって発生した電荷を蓄積する光電変換部、及び、前記半導体基板に形成され前記光電変換部に蓄積された電荷が注入されて蓄積されるフローティングゲートを含む半導体メモリを有する画素部と、前記フローティングゲートに注入された電荷に応じた信号を読み出す読み出し部とを備えるＭＯＳ型イメージセンサであって、前記半導体メモリは、前記半導体基板上方に設けられた前記フローティングゲートと、前記フローティングゲートに対向する位置に設けられたゲート電極と、前記フローティングゲートと前記ゲート電極の間に設けられた第一の絶縁膜と、前記フローティングゲートと前記半導体基板の間に設けられた第二の絶縁膜とを含み、前記第二の絶縁膜は、前記ゲート電極と前記半導体基板の間に第一の電圧を印加した状態で、前記光電変換部から前記フローティングゲートへと電荷が注入されるように、その厚みが設定されており、前記第一の絶縁膜は、前記ゲート電極と前記半導体基板の間に前記第一の電圧とは逆方向の電界を生じさせる第二の電圧を印加した状態で、前記ゲート電極から前記フローティングゲートへと電荷が注入され、かつ、前記ゲート電極と前記半導体基板の間に前記第一の電圧を印加した状態で前記フローティングゲートから前記第一の絶縁膜に電荷がトンネルしないように、その厚みが設定されている。

開示されたＭＯＳ型イメージセンサは、前記フローティングゲートから電荷を外部に排出する電荷消去動作時に、前記ゲート電極と前記半導体基板の間に前記第二の電圧を印加して、前記フローティングゲートから前記半導体基板に電荷を排出すると共に、前記ゲート電極から前記フローティングゲートに電荷を注入する駆動を行う駆動部を備える。

開示されたＭＯＳ型イメージセンサは、前記画素部が、前記光電変換部の電荷をリセットするリセットトランジスタを含み、前記リセットトランジスタは、前記電荷消去動作時にオンする。

開示されたＭＯＳ型イメージセンサは、前記第一の絶縁膜の厚みが３ｎｍ〜１５ｎｍである。

開示されたＭＯＳ型イメージセンサは、前記ゲート電極が、前記フローティングゲートの側部に対向する位置に設けられている。

開示されたＭＯＳ型イメージセンサの駆動方法は、前記ゲート電極と前記半導体基板の間に前記第二の電圧を印加して、前記フローティングゲートから前記半導体基板に電荷を排出すると共に、前記ゲート電極から前記フローティングゲートに電荷を注入する駆動を行う。

開示されたＭＯＳ型イメージセンサの駆動方法は、前記ゲート電極に負電圧を印加することで前記ゲート電極と前記半導体基板の間に前記第二の電圧を印加する。

開示されたＭＯＳ型イメージセンサの駆動方法は、前記半導体基板に正電圧を印加することで前記ゲート電極と前記半導体基板の間に前記第二の電圧を印加する。

開示されたＭＯＳ型イメージセンサの駆動方法は、前記駆動時に、前記画素部に含まれる、前記光電変換部の電荷をリセットするリセットトランジスタをオンする。

開示された撮像装置は、前記ＭＯＳ型イメージセンサを備える。

４ 半導体層
５ ＭＯＳ型イメージセンサ
７ トンネル絶縁膜
８ ゲート絶縁膜
５１ 半導体基板
５２ａ 画素部
５３ｂ，５３ｅ スイッチ
５５ 読み出し部
５８ ＷＣＧ電圧制御部
ＦＧ フローティングゲート
ＰＤ 光電変換部
ＷＴ 書き込みトランジスタ
ＲＴ 読み出しトランジスタ
ＷＣＧ 書き込みコントロールゲート
ＲＣＧ 読み出しコントロールゲート

Claims (10)

1. 半導体基板内に形成され、光電変換によって発生した電荷を蓄積する光電変換部、及び、前記半導体基板に形成され前記光電変換部に蓄積された電荷が注入されて蓄積されるフローティングゲートを含む半導体メモリを有する画素部と、前記フローティングゲートに注入された電荷に応じた信号を読み出す読み出し部とを備えるＭＯＳ型イメージセンサであって、
   前記半導体メモリは、前記半導体基板上方に設けられた前記フローティングゲートと、前記フローティングゲートに対向する位置に設けられたゲート電極と、前記フローティングゲートと前記ゲート電極の間に設けられた第一の絶縁膜と、前記フローティングゲートと前記半導体基板の間に設けられた第二の絶縁膜とを含み、
   前記第二の絶縁膜は、前記ゲート電極と前記半導体基板の間に第一の電圧を印加した状態で、前記光電変換部から前記フローティングゲートへと電荷が注入されるように、その厚みが設定されており、
   前記第一の絶縁膜は、前記ゲート電極と前記半導体基板の間に前記第一の電圧とは逆方向の電界を生じさせる第二の電圧を印加した状態で、前記ゲート電極から前記フローティングゲートへと電荷が注入され、かつ、前記ゲート電極と前記半導体基板の間に前記第一の電圧を印加した状態で前記フローティングゲートから前記第一の絶縁膜に電荷がトンネルしないように、その厚みが設定されているＭＯＳ型イメージセンサ。
2. 請求項１記載のＭＯＳ型イメージセンサであって、
   前記フローティングゲートから電荷を外部に排出する電荷消去動作時に、前記ゲート電極と前記半導体基板の間に前記第二の電圧を印加して、前記フローティングゲートから前記半導体基板に電荷を排出すると共に、前記ゲート電極から前記フローティングゲートに電荷を注入する駆動を行う駆動部を備えるＭＯＳ型イメージセンサ。
3. 請求項２記載のＭＯＳ型イメージセンサであって、
   前記画素部が、前記光電変換部の電荷をリセットするリセットトランジスタを含み、
   前記リセットトランジスタは、前記電荷消去動作時にオンするＭＯＳ型イメージセンサ。
4. 請求項１〜３のいずれか１項記載ＭＯＳ型イメージセンサであって、
   前記第一の絶縁膜の厚みが３ｎｍ〜１５ｎｍであるＭＯＳ型イメージセンサ。
5. 請求項１〜４のいずれか１項記載のＭＯＳ型イメージセンサであって、
   前記ゲート電極が、前記フローティングゲートの側部に対向する位置に設けられているＭＯＳ型イメージセンサ。
6. 請求項１記載のＭＯＳ型イメージセンサの駆動方法であって、
   前記ゲート電極と前記半導体基板の間に前記第二の電圧を印加して、前記フローティングゲートから前記半導体基板に電荷を排出すると共に、前記ゲート電極から前記フローティングゲートに電荷を注入する駆動を行うＭＯＳ型イメージセンサの駆動方法。
7. 請求項６記載のＭＯＳ型イメージセンサの駆動方法であって、
   前記ゲート電極に負電圧を印加することで前記ゲート電極と前記半導体基板の間に前記第二の電圧を印加するＭＯＳ型イメージセンサの駆動方法。
8. 請求項６記載のＭＯＳ型イメージセンサの駆動方法であって、
   前記半導体基板に正電圧を印加することで前記ゲート電極と前記半導体基板の間に前記第二の電圧を印加するＭＯＳ型イメージセンサの駆動方法。
9. 請求項６〜８のいずれか１項記載のＭＯＳ型イメージセンサの駆動方法であって、
   前記駆動時に、前記画素部に含まれる、前記光電変換部の電荷をリセットするリセットトランジスタをオンするＭＯＳ型イメージセンサの駆動方法。
10. 請求項１〜５のいずれか１項記載のＭＯＳ型イメージセンサを備える撮像装置。

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