JP2011091329A - Resistance random access memory element, resistance random access memory, and method of controlling the resistance random access memory element - Google Patents

Resistance random access memory element, resistance random access memory, and method of controlling the resistance random access memory element Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a resistance random access memory element achieving small variations in switching characteristics and suitable for high integration, and to provide a method of controlling the resistance random access memory element. <P>SOLUTION: The resistance random access memory element 20 includes: a variable resistance film having a titanium oxide film 2 and a zirconium oxide film 3; a first electrode 1 formed under the titanium oxide film 2; and a second electrode 4 formed on the zirconium oxide film 3. The titanium oxide film 2, a crystal grain of which easily grows larger, can be thinned, and the microcrystalline zirconium oxide film 3 is flat, thereby the surface irregularities of a zirconium oxide/titanium oxide laminated film can be reduced. When the resistance random access memory element is miniaturized, variations in electrical characteristics due to the surface irregularities of the variable resistance film can be reduced. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、抵抗変化型メモリ素子、及び、抵抗変化型不揮発性メモリ、並びに、抵抗変化型メモリ素子制御方法に関し、特に、絶縁材料からなる抵抗変化膜を2枚の電極で挟んだ抵抗変化型メモリ素子、かかる抵抗変化型メモリ素子をメモリセルに有する抵抗変化型不揮発性メモリ、並びに、抵抗変化型メモリ素子制御方法に関する。   The present invention relates to a resistance change type memory element, a resistance change type nonvolatile memory, and a resistance change type memory element control method, and in particular, a resistance change type in which a resistance change film made of an insulating material is sandwiched between two electrodes. The present invention relates to a memory element, a resistance variable nonvolatile memory having such a resistance variable memory element in a memory cell, and a resistance variable memory element control method.

フラッシュメモリを始めとして、強誘電体メモリ(FeRAM:Ferroelectric Random Access Memory)、MRAM(Magnetic RAM)、OUM(Ovonic Unified Memory)等の不揮発性メモリの研究が盛んに行われている。   Research on non-volatile memories such as flash memories, ferroelectric memories (FeRAM: Ferroelectric Random Access Memory), MRAM (Magnetic RAM), and OUM (Ovonic Unified Memory) has been actively conducted.

これらの従来の不揮発性メモリ以外に、非特許文献1において、抵抗変化型不揮発性メモリ(ReRAM:Resistance RAM)が提案されている。非特許文献1に記載された抵抗変化型不揮発性メモリは、電圧パルスの印加によりメモリセルの抵抗変化膜の抵抗値を設定することによって、情報の書き込み及び情報の非破壊読み出しが可能となる。   In addition to these conventional nonvolatile memories, Non-Patent Document 1 proposes a variable resistance nonvolatile memory (ReRAM: Resistance RAM). The resistance change nonvolatile memory described in Non-Patent Document 1 can write information and read information nondestructively by setting the resistance value of the resistance change film of the memory cell by applying a voltage pulse.

図7は、抵抗変化型メモリ素子120の構造を模式的に示す断面図である。抵抗変化型メモリ素子120は、下部電極101上に抵抗変化膜117が形成され、抵抗変化膜117上に上部電極104が形成されている。抵抗変化型メモリ素子120は、従来の不揮発性メモリと比較して、セル面積が小さく、多値化が可能であるという利点を有する。   FIG. 7 is a cross-sectional view schematically showing the structure of the resistance change type memory element 120. In the resistance change memory element 120, a resistance change film 117 is formed on the lower electrode 101, and an upper electrode 104 is formed on the resistance change film 117. The resistance change type memory element 120 has an advantage that it has a smaller cell area and can be multi-valued than a conventional nonvolatile memory.

非特許文献1では、抵抗変化膜117として、PCMO(Pr0.7Ca0.3MnO)又はYBCO(YBaCu)が用いられている。 In Non-Patent Document 1, PCMO (Pr 0.7 Ca 0.3 MnO 3 ) or YBCO (YBa 2 Cu 3 O y ) is used as the resistance change film 117.

抵抗変化型不揮発性メモリについては、他の提案もなされている(非特許文献2、非特許文献3)。非特許文献2では、抵抗変化膜117として約50nmの多結晶NiO(x=1〜1.5)が用いられている。また、上部電極104に正の電圧を印加することで、低抵抗状態又は高抵抗状態に変化することが記載されている。 Other proposals have been made for variable resistance nonvolatile memories (Non-Patent Document 2 and Non-Patent Document 3). In Non-Patent Document 2, polycrystalline NiO x (x = 1 to 1.5) of about 50 nm is used as the resistance change film 117. In addition, it is described that when a positive voltage is applied to the upper electrode 104, the state changes to a low resistance state or a high resistance state.

非特許文献3では、抵抗変化膜117に80nmの微結晶TiOが用いられている。また、2通りの制御方法が記載されている。第1の制御方法は、上部電極104に負(又は正)電圧を印加することで低抵抗化し、正(又は負)電圧を印加することで高抵抗化する方法(両極性動作)である。一方、第2の制御方法は、正(負)電圧の印加のみで低抵抗化及び高抵抗化を行う方法(単極性動作)である。 In Non-Patent Document 3, 80 nm microcrystalline TiO 2 is used for the resistance change film 117. Two control methods are described. The first control method is a method of reducing the resistance by applying a negative (or positive) voltage to the upper electrode 104 and increasing the resistance by applying a positive (or negative) voltage (bipolar operation). On the other hand, the second control method is a method (unipolar operation) in which the resistance is reduced and the resistance is increased only by applying a positive (negative) voltage.

抵抗変化膜117としてTiOを用いたReRAMのスイッチング機構は、次のようなものであると考えられている。非特許文献4によると、まず、最初の高電圧印加(「フォーミング(forming)」という。)によってTiO中にフィラメントが形成され、フィラメントの抵抗変化でスイッチング動作が起きる。 The switching mechanism of ReRAM using TiO 2 as the resistance change film 117 is considered as follows. According to Non-Patent Document 4, first, a filament is formed in TiO 2 by first high voltage application (referred to as “forming”), and a switching operation occurs due to a change in the resistance of the filament.

低抵抗状態から高抵抗状態へのスイッチング(リセット(reset))は、上部電極104に正又は負のいずれの電圧を加えても起き、上部電極104に正の電圧を加えた場合はフィラメントの上部電極104近傍が高抵抗化し、上部電極104に負の電圧を加えた場合はフィラメントの下部電極101近傍が高抵抗化する(非特許文献5)。したがって、ReRAMのスイッチング機構の候補として、フィラメントの陽極酸化が挙げられる。   Switching from a low resistance state to a high resistance state (reset) occurs when either a positive or negative voltage is applied to the upper electrode 104, and when a positive voltage is applied to the upper electrode 104, the upper part of the filament. When the vicinity of the electrode 104 is increased in resistance and a negative voltage is applied to the upper electrode 104, the vicinity of the lower electrode 101 of the filament is increased in resistance (Non-Patent Document 5). Therefore, a candidate for the switching mechanism of ReRAM is anodic oxidation of the filament.

W.W.Zhuang et.al., 2002 IEDM、論文番号7.5, Dec. 2002W.W.Zhuang et.al., 2002 IEDM, paper number 7.5, Dec. 2002 G.-S. Park et.al., APL, Vol. 91, pp.222103, 2007G.-S. Park et.al., APL, Vol. 91, pp.222103, 2007 C. Yoshida et.al., APL, Vol. 91, pp.223510, 2007C. Yoshida et.al., APL, Vol. 91, pp.223510, 2007 K.Kinoshita et.al., JJAP, Vol. 45, No. 37. L911, 2006K. Kinoshita et.al., JJAP, Vol. 45, No. 37. L911, 2006 K.Kinoshita et.al., APL, Vol. 89, pp.103589, 2006K. Kinoshita et.al., APL, Vol. 89, pp.103589, 2006

以下に本発明による分析を与える。   The analysis according to the invention is given below.

非特許文献1〜3のように、抵抗変化膜117に多結晶又は微結晶材料を用いつつ抵抗変化型メモリ素子120の微細化を進めた場合、素子サイズに対して、結晶粒の大きさが無視できなくなる。特に、結晶粒による抵抗変化膜117表面の凹凸に起因して、素子間の電気特性のバラツキが増大するという問題がある。   As in Non-Patent Documents 1 to 3, when the resistance change memory element 120 is miniaturized while using a polycrystalline or microcrystalline material for the resistance change film 117, the size of the crystal grains is larger than the element size. It cannot be ignored. In particular, there is a problem that variation in electrical characteristics between elements increases due to unevenness of the surface of the resistance change film 117 due to crystal grains.

抵抗変化膜117を薄膜化することで凹凸を抑えることはできる。しかし、抵抗変化膜117を薄くした場合には、リーク電流が大幅に増大し、スイッチング動作が得られなくなる。そこで、50nm以上の厚い抵抗変化膜117が用いられている。   Unevenness can be suppressed by reducing the thickness of the resistance change film 117. However, when the resistance change film 117 is thinned, the leakage current is greatly increased and the switching operation cannot be obtained. Therefore, a thick variable resistance film 117 of 50 nm or more is used.

また、抵抗変化膜117の特性はデバイス形成時のプロセスダメージの影響を受けやすく、特に、上部電極104の堆積時に抵抗変化膜117の上部にダメージを与えやすい。抵抗変化膜117がダメージを受けた場合には、抵抗変化型メモリ素子120の歩留まりが低下してしまう。   The characteristics of the resistance change film 117 are easily affected by process damage during device formation. In particular, the upper portion of the resistance change film 117 is easily damaged when the upper electrode 104 is deposited. When the resistance change film 117 is damaged, the yield of the resistance change memory element 120 is lowered.

そこで、スイッチング特性のバラツキが小さく高集積化に適した抵抗変化型メモリ素子を実現することが課題となる。本発明の目的は、かかる課題を解決する抵抗変化型メモリ素子及びその制御方法を提供することにある。   Therefore, it is a problem to realize a resistance change type memory element that has a small variation in switching characteristics and is suitable for high integration. An object of the present invention is to provide a resistance change type memory element and a control method therefor that solve such a problem.

本発明の第1の視点に係る抵抗変化型メモリ素子は、
酸化チタン膜と酸化ジルコニウム膜とを有する抵抗変化膜と、
前記酸化チタン膜上に形成された第1の電極と、
前記酸化ジルコニウム膜上に形成された第2の電極とを備えている。
The resistance change type memory element according to the first aspect of the present invention provides:
A resistance change film having a titanium oxide film and a zirconium oxide film;
A first electrode formed on the titanium oxide film;
And a second electrode formed on the zirconium oxide film.

本発明の第2の視点に係る抵抗変化型メモリ素子制御方法は、
酸化チタン膜と酸化ジルコニウム膜を有する抵抗変化膜が第1の電極と第2の電極との間に設けられた抵抗変化型メモリ素子の制御方法であって、
前記第1の電極と前記第2の電極との間にフォーミング電圧を加えて、前記第1の電極と前記第2の電極との間の抵抗値を削減する工程を含む。
The resistance change type memory element control method according to the second aspect of the present invention includes:
A resistance change type memory element control method in which a resistance change film having a titanium oxide film and a zirconium oxide film is provided between a first electrode and a second electrode,
Applying a forming voltage between the first electrode and the second electrode to reduce a resistance value between the first electrode and the second electrode.

本発明の第3の視点に係る抵抗変化型メモリ素子制御方法は、
酸化チタン膜と酸化ジルコニウム膜とを有する抵抗変化膜と、該酸化チタン膜上に形成された第1の電極と、該酸化ジルコニウム膜上に形成された第2の電極とを備えた抵抗変化型メモリ素子の制御方法であって、
前記第2の電極に正のリセット電圧を印加して、前記第1の電極と前記第2の電極との間の抵抗値を高くする工程と、
前記第2の電極に前記リセット電圧よりも高い正のセット電圧を印加して、前記第1の電極と前記第2の電極との間の抵抗値を低くする工程とを含む。
The resistance change type memory element control method according to the third aspect of the present invention includes:
A resistance change type comprising a resistance change film having a titanium oxide film and a zirconium oxide film, a first electrode formed on the titanium oxide film, and a second electrode formed on the zirconium oxide film A method for controlling a memory element, comprising:
Applying a positive reset voltage to the second electrode to increase a resistance value between the first electrode and the second electrode;
Applying a positive set voltage higher than the reset voltage to the second electrode to reduce a resistance value between the first electrode and the second electrode.

本発明に係る抵抗変化型メモリ素子及びその制御方法によると、スイッチング特性のバラツキが小さく高集積化に適した抵抗変化型メモリ素子を実現することができる。   According to the resistance change type memory element and the control method thereof according to the present invention, it is possible to realize a resistance change type memory element suitable for high integration with small variation in switching characteristics.

本発明の第1の実施形態に係る抵抗変化型メモリ素子の構成を模式的に示す断面図である。1 is a cross-sectional view schematically showing a configuration of a resistance change memory element according to a first embodiment of the present invention. 本発明の第2の実施形態に係る抵抗変化型メモリ素子の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the resistance change memory element which concerns on the 2nd Embodiment of this invention. 本発明の第2の実施形態に係る抵抗変化型メモリ素子における酸化ジルコニウム膜のXPSスペクトルの測定結果を示す図である。It is a figure which shows the measurement result of the XPS spectrum of the zirconium oxide film | membrane in the resistance change memory element which concerns on the 2nd Embodiment of this invention. 本発明の第2の実施形態に係る抵抗変化型メモリ素子のスイッチング特性を示す図である。It is a figure which shows the switching characteristic of the resistance change memory element which concerns on the 2nd Embodiment of this invention. 本発明の第3の実施形態に係る抵抗変化型不揮発性メモリのメモリセルの構造を示す図である。It is a figure which shows the structure of the memory cell of the resistance variable nonvolatile memory which concerns on the 3rd Embodiment of this invention. 本発明の第4の実施形態に係る抵抗変化型不揮発性メモリのメモリセルの製造方法について説明するための図である。It is a figure for demonstrating the manufacturing method of the memory cell of the resistance variable nonvolatile memory which concerns on the 4th Embodiment of this invention. 従来の抵抗変化型メモリ素子の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the conventional resistance change type memory element.

第1の展開形態の抵抗変化型メモリ素子は、上記第1の視点に係る抵抗変化型メモリ素子であることが好ましい。   The resistance change type memory element of the first development form is preferably the resistance change type memory element according to the first aspect.

第2の展開形態の抵抗変化型メモリ素子は、前記酸化ジルコニウム膜が、前記酸化チタン膜上に形成されていてもよい。   In the resistance change type memory element according to the second development form, the zirconium oxide film may be formed on the titanium oxide film.

第3の展開形態の抵抗変化型メモリ素子は、前記抵抗変化膜が、前記酸化ジルコニウム膜と前記酸化チタン膜との間に、ジルコニウム及びチタンの酸化物からなる膜をさらに有していてもよい。   In the resistance change memory element according to the third development mode, the resistance change film may further include a film made of an oxide of zirconium and titanium between the zirconium oxide film and the titanium oxide film. .

第4の展開形態の抵抗変化型メモリ素子は、前記酸化チタン膜の膜厚が、前記酸化ジルコニウム膜の膜厚よりも薄いことが好ましい。   In the resistance change type memory element according to the fourth development mode, it is preferable that the titanium oxide film is thinner than the zirconium oxide film.

第5の展開形態の抵抗変化型メモリ素子は、前記酸化チタン膜の酸素濃度が、酸化ジルコニウムと酸化チタンとの界面で最大値をとり、前記第1の電極に向かって減少していることが好ましい。   In the resistance change type memory element of the fifth development form, the oxygen concentration of the titanium oxide film has a maximum value at the interface between zirconium oxide and titanium oxide, and decreases toward the first electrode. preferable.

第6の展開形態の抵抗変化型メモリ素子は、前記酸化チタン膜が、窒素を含んでいることが好ましい。   In the resistance change type memory element according to a sixth development, the titanium oxide film preferably contains nitrogen.

第7の展開形態の抵抗変化型メモリ素子は、前記酸化チタン膜に含まれる窒素の濃度が、前記第1の電極に向かって増大していることが好ましい。   In the resistance change memory element according to the seventh development mode, it is preferable that the concentration of nitrogen contained in the titanium oxide film increases toward the first electrode.

第8の展開形態の抵抗変化型メモリ素子は、前記第1の電極が、窒化チタンから成ることが好ましい。   In the resistance-change memory element according to the eighth development, it is preferable that the first electrode is made of titanium nitride.

第9の展開形態の抵抗変化型メモリ素子は、前記酸化チタン膜に含まれる窒素の濃度が、前記酸化ジルコニウム膜と前記酸化チタン膜の界面から前記第1の電極に向かって増大していることが好ましい。   In the resistance change type memory element according to the ninth development mode, the concentration of nitrogen contained in the titanium oxide film increases from the interface between the zirconium oxide film and the titanium oxide film toward the first electrode. Is preferred.

第10の展開形態の抵抗変化型メモリ素子は、前記第1の電極が、ルテニウム、プラチナ、タンタル、タングステン、チタン及びニッケルのうちの少なくともいずれかを含むことが好ましい。   In the resistance change memory element according to the tenth development, it is preferable that the first electrode includes at least one of ruthenium, platinum, tantalum, tungsten, titanium, and nickel.

第11の展開形態の抵抗変化型メモリ素子は、前記酸化ジルコニウム膜が、ジルコニウム以外の金属を含むことが好ましい。   In the resistance change memory element according to the eleventh development, it is preferable that the zirconium oxide film contains a metal other than zirconium.

第12の展開形態の抵抗変化型メモリ素子は、前記酸化ジルコニウム膜が、アルミを含んでいてもよい。   In the resistance change memory element according to the twelfth development mode, the zirconium oxide film may contain aluminum.

第13の展開形態の抵抗変化型不揮発性メモリは、上記の抵抗変化型メモリ素子を各メモリセルに備えていることが好ましい。   The resistance change nonvolatile memory according to the thirteenth embodiment preferably includes the resistance change memory element in each memory cell.

第14の展開形態の抵抗変化型不揮発性メモリは、上記の抵抗変化型メモリ素子を制御するトランジスタを各メモリセルにさらに備えていることが好ましい。   It is preferable that the variable resistance nonvolatile memory according to the fourteenth embodiment further includes a transistor for controlling the variable resistance memory element in each memory cell.

第15の展開形態の抵抗変化型メモリ素子制御方法は、上記第2の視点に係る、抵抗変化型メモリ素子制御方法であることが好ましい。   The resistance change type memory element control method according to the fifteenth embodiment is preferably the resistance change type memory element control method according to the second aspect.

第16の展開形態の抵抗変化型メモリ素子制御方法は、上記第3の視点に係る抵抗変化型メモリ素子制御方法であることが好ましい。   The resistance change type memory element control method according to the sixteenth embodiment is preferably the resistance change type memory element control method according to the third aspect.

本発明に係る抵抗変化型メモリ素子及びその制御方法によると、スイッチング特性のバラツキが小さく高集積化に適した抵抗変化型メモリ素子を実現することができる。   According to the resistance change type memory element and the control method thereof according to the present invention, it is possible to realize a resistance change type memory element suitable for high integration with small variation in switching characteristics.

(実施形態1)
本発明の第1の実施形態に係る抵抗変化型メモリ素子について図面を参照して説明する。図1は、本実施形態に係る抵抗変化型メモリ素子20の構成を模式的に示す断面図である。図1を参照すると、抵抗変化型メモリ素子20は、下部電極1、酸化チタン膜2、酸化ジルコニウム膜3及び上部電極4を有する。
(Embodiment 1)
A resistance-change memory element according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view schematically showing the configuration of the resistance change memory element 20 according to the present embodiment. Referring to FIG. 1, the resistance change memory element 20 includes a lower electrode 1, a titanium oxide film 2, a zirconium oxide film 3, and an upper electrode 4.

本実施形態の抵抗変化型メモリ素子20は、絶縁膜(抵抗変化膜)を上部電極4と下部電極1で挟み込んだMIM構造(Metal/Insulator/Metal)を有する。絶縁膜は、酸化ジルコニウム膜3と酸化チタン膜2の積層構造を有する。結晶粒が大きく成長しやすい酸化チタン膜2を薄膜化でき、微結晶の酸化ジルコニウム膜3が平坦であることにより、酸化ジルコニウム/酸化チタン積層膜表面の凹凸を低減することができる。   The resistance change type memory element 20 of this embodiment has an MIM structure (Metal / Insulator / Metal) in which an insulating film (resistance change film) is sandwiched between an upper electrode 4 and a lower electrode 1. The insulating film has a laminated structure of the zirconium oxide film 3 and the titanium oxide film 2. The titanium oxide film 2 having large crystal grains that are easy to grow can be thinned, and the microcrystalline zirconium oxide film 3 is flat, so that unevenness on the surface of the zirconium oxide / titanium oxide laminated film can be reduced.

本実施形態の抵抗変化型メモリ素子20によれば、抵抗変化型メモリ素子を微細化した場合に、抵抗変化膜表面の凹凸に起因した素子間の電気特性のバラツキを小さくすることができる。   According to the resistance change type memory element 20 of this embodiment, when the resistance change type memory element is miniaturized, it is possible to reduce variation in electrical characteristics between elements due to the unevenness of the resistance change film surface.

本実施形態の抵抗変化型メモリ素子20では、上下電極間に所定の電圧を引加し、酸化ジルコニウム膜3中に低抵抗のスイッチング経路を形成しておく必要がある。上述の通り、酸化ジルコニウム膜3は均質な微結晶膜であるから、素子間のバラツキの少ないスイッチング経路を形成することができる。   In the resistance change type memory element 20 of the present embodiment, it is necessary to apply a predetermined voltage between the upper and lower electrodes to form a low resistance switching path in the zirconium oxide film 3. As described above, since the zirconium oxide film 3 is a homogeneous microcrystalline film, a switching path with little variation between elements can be formed.

本実施形態の抵抗変化型メモリ素子20においては、酸化ジルコニウム膜3と接した側の上部電極4に正電圧(リセット電圧)を印加して上部電極4と下部電極1との間の抵抗値を高くし、酸化ジルコニウム膜3と接した側の上部電極4にリセット電圧よりも高い正電圧(セット電圧)を印加して上部電極4と下部電極1との間の抵抗値を低くする。このとき、一方の極性(例えば、正)の電圧のみで、高抵抗化及び低抵抗化の両方のスイッチングが可能となり、回路規模を小さくすることができる。したがって、本実施形態の抵抗変化型メモリ素子20は高集積化に適している。   In the resistance change type memory element 20 of the present embodiment, a positive voltage (reset voltage) is applied to the upper electrode 4 on the side in contact with the zirconium oxide film 3 so that the resistance value between the upper electrode 4 and the lower electrode 1 is increased. The resistance value between the upper electrode 4 and the lower electrode 1 is lowered by applying a positive voltage (set voltage) higher than the reset voltage to the upper electrode 4 on the side in contact with the zirconium oxide film 3. At this time, both high resistance and low resistance switching can be performed with only one polarity (for example, positive) voltage, and the circuit scale can be reduced. Therefore, the resistance change type memory element 20 of this embodiment is suitable for high integration.

以上のように、本実施形態の抵抗変化型メモリ素子20によると、高集積化に有利であり、バラツキが少なく、安定した電気特性を有する抵抗変化型メモリ素子を実現することができる。   As described above, according to the resistance change type memory element 20 of the present embodiment, a resistance change type memory element that is advantageous for high integration, has little variation, and has stable electric characteristics can be realized.

(実施形態2)
本発明の第2の実施形態に係る抵抗変化型メモリ素子について図面を参照して説明する。図2は、本実施形態に係る抵抗変化型メモリ素子30の構成を模式的に示す断面図である。図2を参照すると、抵抗変化型メモリ素子30は、下部電極21、酸化チタン膜22、酸化ジルコニウム膜23及び上部電極24を有する。本実施形態の抵抗変化型メモリ素子は、2枚の絶縁膜(抵抗変化膜)を下部電極21と上部電極24によって挟み込んだMIM構造(Metal/Insulator/Metal)を有する。第1の絶縁膜は酸化チタン膜22、第2の絶縁膜は酸化ジルコニウム膜23である。
(Embodiment 2)
A resistance change type memory element according to a second embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a cross-sectional view schematically showing the configuration of the resistance change memory element 30 according to this embodiment. Referring to FIG. 2, the resistance change memory element 30 includes a lower electrode 21, a titanium oxide film 22, a zirconium oxide film 23, and an upper electrode 24. The resistance change type memory element of this embodiment has an MIM structure (Metal / Insulator / Metal) in which two insulating films (resistance change films) are sandwiched between a lower electrode 21 and an upper electrode 24. The first insulating film is a titanium oxide film 22, and the second insulating film is a zirconium oxide film 23.

酸化チタン膜22は、下部電極21と酸化ジルコニウム膜23との間に形成されていることが好ましい。ただし、酸化チタン膜22は上部電極24と酸化ジルコニウム膜3との間に形成されていてもよい。本実施形態では、酸化チタン膜22は下部電極21と酸化ジルコニウム膜23との間に形成されているものとする。   The titanium oxide film 22 is preferably formed between the lower electrode 21 and the zirconium oxide film 23. However, the titanium oxide film 22 may be formed between the upper electrode 24 and the zirconium oxide film 3. In the present embodiment, it is assumed that the titanium oxide film 22 is formed between the lower electrode 21 and the zirconium oxide film 23.

また、酸化チタン膜22は、酸化ジルコニウム膜23よりも薄いことが好ましい。ここでは、一例として、酸化ジルコニウム膜23の膜厚を12nmとし、酸化チタン膜22の膜厚を3nmとした。   The titanium oxide film 22 is preferably thinner than the zirconium oxide film 23. Here, as an example, the thickness of the zirconium oxide film 23 is 12 nm, and the thickness of the titanium oxide film 22 is 3 nm.

また、酸化チタン膜22と酸化ジルコニウム膜23との間にチタン及びジルコニウムの酸化物からなる中間層を形成することが望ましい。後述するように、高抵抗化へのスイッチングは主に酸化ジルコニウムと酸化チタンの界面でおこる。ジルコニウム酸化物はジルコニウムよりも価数の小さい金属を添加することでさらに安定化する性質を有することから、ジルコニウムよりも低い価数をとり得るチタンを含む中間層を形成することで、高抵抗状態の信頼性が向上する。酸化ジルコニウム膜23にアルミが添加しても同様の効果が得られる。   Further, it is desirable to form an intermediate layer made of an oxide of titanium and zirconium between the titanium oxide film 22 and the zirconium oxide film 23. As will be described later, switching to higher resistance occurs mainly at the interface between zirconium oxide and titanium oxide. Zirconium oxide has the property of being further stabilized by adding a metal having a lower valence than zirconium. Therefore, by forming an intermediate layer containing titanium that can have a lower valence than zirconium, a high resistance state can be obtained. Reliability is improved. Even if aluminum is added to the zirconium oxide film 23, the same effect can be obtained.

さらに、酸化チタン膜22の酸素濃度が酸化ジルコニウムと酸化チタンの界面で最大値をとなり、下部電極21に向かって、酸素濃度が減少していることが好ましい。かかる構造を用いることで、スイッチング電圧印加時に酸素イオンが数電極付近からも移動しやすくなり、スイッチングのEndurance耐性が向上する。   Furthermore, it is preferable that the oxygen concentration of the titanium oxide film 22 has a maximum value at the interface between zirconium oxide and titanium oxide, and the oxygen concentration decreases toward the lower electrode 21. By using such a structure, oxygen ions can easily move from the vicinity of several electrodes when a switching voltage is applied, and switching endurance resistance is improved.

酸化ジルコニウム膜23は単層であっても抵抗変化型メモリ素子として機能する。しかし、この場合には、歩留まりは50%以下となる。一方、本実施系形態で用いられている酸化チタン膜22は薄すぎるため、単層では抵抗変化型メモリ素子として機能しない。   Even if the zirconium oxide film 23 is a single layer, it functions as a resistance change memory element. However, in this case, the yield is 50% or less. On the other hand, since the titanium oxide film 22 used in this embodiment is too thin, the single layer does not function as a resistance change memory element.

本発明者らは、酸化ジルコニウム膜23と薄い酸化チタン膜22の積層にした場合に限り、高い歩留まりの抵抗変化型メモリ素子として機能することを実験に基づいて見出した。   The inventors of the present invention have found based on experiments that it functions as a high-resistance variable resistance memory element only when the zirconium oxide film 23 and the thin titanium oxide film 22 are stacked.

下部電極21は、基本的に導電性を有していればよい。下部電極21は、例えば、Au、Ni、Co、Pt、Ru、Ir、Ti、Cu、Ta、イリジウム−タンタル合金(Ir−Ta)、スズ添加インジウム酸化物(ITO)、これらの合金、又は、これらの酸化物、窒化物、フッ化物、炭化物もしくはシリサイドによって形成することができる。また、下部電極21は、これらの材料の積層体であってもよい。ここでは、一例として、下部電極21にはRuを用いた。   The lower electrode 21 may basically have conductivity. The lower electrode 21 is, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-added indium oxide (ITO), an alloy thereof, or These oxides, nitrides, fluorides, carbides or silicides can be used. The lower electrode 21 may be a laminate of these materials. Here, as an example, Ru is used for the lower electrode 21.

上部電極24は、基本的に導電性を有していればよい。上部電極24は、例えば、Au、Ni、Co、Pt、Ru、Ir、Ti、Cu、Ta、イリジウム−タンタル合金(Ir−Ta)、スズ添加インジウム酸化物(ITO)、これらの合金、又は、これらの酸化物、窒化物、フッ化物、炭化物もしくはシリサイドによって形成することができる。また、上部電極24は、これらの材料の積層体であってもよい。ここでは、一例として、上部電極24にはPtを用いた。   The upper electrode 24 may basically have conductivity. The upper electrode 24 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-doped indium oxide (ITO), an alloy thereof, or These oxides, nitrides, fluorides, carbides or silicides can be used. Further, the upper electrode 24 may be a laminate of these materials. Here, as an example, Pt is used for the upper electrode 24.

なお、抵抗変化型メモリ素子30に含まれるMIM構造において、隣接する層同士は、これらの少なくとも一部の領域において積層されていればよい。   In the MIM structure included in the resistance change memory element 30, adjacent layers may be stacked in at least some of these regions.

抵抗変化型メモリ素子30では、上下電極間に電圧を加えて、上下電極間に低抵抗の伝導パスを形成する。   In the resistance change memory element 30, a voltage is applied between the upper and lower electrodes to form a low-resistance conduction path between the upper and lower electrodes.

上下電極間に低抵抗の伝導パスを形成する動作(フォーミング)を行った後、酸化ジルコニウム膜23と接した上部電極24に所定の正電圧を印加することで(リセット電圧)、低抵抗状態から高抵抗状態にスイッチングし、酸化ジルコニウム膜23と接した上部電極24にリセット電圧以上の正電圧(セット(set)電圧)を印加することで、高抵抗状態から低抵抗状態にスイッチングし、抵抗値を保持することができる。   After performing an operation of forming a low-resistance conductive path between the upper and lower electrodes (forming), a predetermined positive voltage is applied to the upper electrode 24 in contact with the zirconium oxide film 23 (reset voltage), so that the low resistance state is reached. By switching to the high resistance state and applying a positive voltage (set voltage) higher than the reset voltage to the upper electrode 24 in contact with the zirconium oxide film 23, the resistance value is switched from the high resistance state to the low resistance state. Can be held.

以下、実験結果に基いて、酸化ジルコニウム膜23と酸化チタン膜22を積層することで、安定した抵抗変化型メモリ素子の機能が発現することを示す。   Hereinafter, based on the experimental results, it is shown that the stable function of the resistance change memory element is exhibited by laminating the zirconium oxide film 23 and the titanium oxide film 22.

比較のために、表1に示すような3種類の試料(サンプル1〜サンプル3)を作成した。サンプル3は、本実施形態の抵抗変化型メモリ素子30である。   For comparison, three types of samples (Sample 1 to Sample 3) as shown in Table 1 were prepared. Sample 3 is the resistance change type memory element 30 of the present embodiment.

Figure 2011091329
Figure 2011091329

サンプル1の抵抗変化膜は、17nmの酸化チタン単層である。サンプル2の抵抗変化膜は、12nmの酸化ジルコニウム単層である。サンプル3の抵抗変化膜は、3mmの酸化チタンと12nmの酸化ジルコニウムの積層構造である。   The variable resistance film of Sample 1 is a 17 nm titanium oxide single layer. The resistance change film of Sample 2 is a 12 nm zirconium oxide single layer. The resistance change film of Sample 3 has a laminated structure of 3 mm titanium oxide and 12 nm zirconium oxide.

まず、半導体基体上にDCスパッタ装置を用いて20nmのRuを常温で連続して成膜し、下部電極21を形成した。   First, Ru of 20 nm was continuously formed on a semiconductor substrate using a DC sputtering apparatus at room temperature to form the lower electrode 21.

続いて、DCスパッタ装置でチタンを堆積し、チタンをプラズマ酸化することで3nmの酸化チタン膜22を形成した(サンプル3)。サンプル1の酸化チタン膜は厚いことから、反応性スパッタで形成した。サンプル2については、酸化チタン膜22を形成しなかった。   Subsequently, titanium was deposited by a DC sputtering apparatus, and titanium was plasma-oxidized to form a 3 nm titanium oxide film 22 (Sample 3). Since the titanium oxide film of Sample 1 was thick, it was formed by reactive sputtering. For sample 2, the titanium oxide film 22 was not formed.

次に、ALD(Atomic Layer Deposition)装置を用いて、酸化ジルコニウム膜23を成膜した。原料にはZDEAZ(テトラキスジエチルアミノジルコニウム)を使用し、140℃の基板温度でZDEAZと酸素を交互供給することで形成した。サンプル1については、酸化ジルコニウム膜23を成膜しなかった。   Next, a zirconium oxide film 23 was formed using an ALD (Atomic Layer Deposition) apparatus. ZDEAZ (tetrakisdiethylaminozirconium) was used as a raw material, and ZDEAZ and oxygen were alternately supplied at a substrate temperature of 140 ° C. For sample 1, the zirconium oxide film 23 was not formed.

成膜した酸化ジルコニウム膜23の組成をXPS(X-ray Photoemission Spectroscopy)を用いて評価した。図3は、O1s軌道(525〜535eV)及びZr3d軌道(174〜194eV)のXPSスペクトルを示す。ここでは、X線源としてAl(kα)線を用いた。   The composition of the deposited zirconium oxide film 23 was evaluated using XPS (X-ray Photoemission Spectroscopy). FIG. 3 shows XPS spectra of O1s orbitals (525 to 535 eV) and Zr3d orbitals (174 to 194 eV). Here, Al (kα) rays were used as the X-ray source.

XPSスペクトルのピーク面積から得られた酸化ジルコニウム膜23の組成比(O/Zr)は2であり、ほぼストイキオメトリックな酸化ジルコニウム膜23が形成されていることが分かる。   The composition ratio (O / Zr) of the zirconium oxide film 23 obtained from the peak area of the XPS spectrum is 2, and it can be seen that a substantially stoichiometric zirconium oxide film 23 is formed.

酸化ジルコニウムの成膜後、Ptを電子銃(electron gun)蒸着法を用いて成膜し、上部電極24を形成した。この際、ステンシルマスクを用いて上部電極24のパターンを形成した。   After the zirconium oxide film was formed, Pt was formed using an electron gun vapor deposition method to form the upper electrode 24. At this time, a pattern of the upper electrode 24 was formed using a stencil mask.

以上のようにして作成したサンプル1〜3の上下電極間の初期リーク電流とスイッチング特性を評価した。評価した電極形状は25μm角である。   The initial leakage current and switching characteristics between the upper and lower electrodes of Samples 1 to 3 prepared as described above were evaluated. The evaluated electrode shape is 25 μm square.

下部電極1に正バイアスを印加して絶縁膜を低抵抗化(以下、「フォーミング」という。)した後、スイッチング特性を評価した。フォーミング処理によって、MIMの絶縁膜内に電流経路(スイッチングパス)が形成され、この電流経路内でスイッチング現象が起きる。なお、積層構造を有するサンプル3(本実施形態の抵抗変化型メモリ素子30)の場合、低抵抗状態の抵抗値は初期状態の抵抗値よりも低いため、酸化ジルコニウム/酸化チタン積層膜内のスイッチングパスが、酸化チタン膜2から酸化ジルコニウム内を貫通して形成されていることが分かった。   After applying a positive bias to the lower electrode 1 to lower the resistance of the insulating film (hereinafter referred to as “forming”), the switching characteristics were evaluated. By the forming process, a current path (switching path) is formed in the insulating film of the MIM, and a switching phenomenon occurs in the current path. In the case of Sample 3 having a laminated structure (resistance change type memory element 30 of the present embodiment), the resistance value in the low resistance state is lower than the resistance value in the initial state, and therefore switching in the zirconium oxide / titanium oxide laminated film is performed. It was found that a path was formed from the titanium oxide film 2 through the zirconium oxide.

スイッチング特性を評価した結果、TiO単層膜を有するサンプル1は、17nmと厚い膜の場合でも初期リーク電流が非常に大きく、スイッチング特性を示さなかった。一方、酸化ジルコニウム単層を有するサンプル2は、初期リーク電流が小さく、スイッチング特性を示したものの、50%の歩留まりしか得られなかった。しかし、酸化ジルコニウム膜23と酸化チタン膜22の積層膜を有するサンプル3においては、酸化チタン膜22の膜厚が3nmと薄いにも係わらず、初期リーク電流が小さく、80%以上の歩留まりが得られた。 As a result of evaluating the switching characteristics, Sample 1 having a TiO 2 single layer film had a very large initial leakage current even in the case of a thick film of 17 nm, and did not show the switching characteristics. On the other hand, Sample 2 having a single layer of zirconium oxide had a small initial leakage current and showed switching characteristics, but only a yield of 50% was obtained. However, in the sample 3 having the laminated film of the zirconium oxide film 23 and the titanium oxide film 22, although the thickness of the titanium oxide film 22 is as thin as 3 nm, the initial leakage current is small and a yield of 80% or more is obtained. It was.

図4は、本実施形態の抵抗変化型メモリ素子30(サンプル3)のスイッチング特性を示す図である。   FIG. 4 is a diagram showing switching characteristics of the resistance change type memory element 30 (sample 3) of the present embodiment.

酸化ジルコニウム膜23と接した上部電極24側に正バイアス(リセット電圧)を印加することで、低抵抗状態から高抵抗状態へスイッチングした。高抵抗状態へのスイッチング機構は、酸化ジルコニウム/酸化チタン積層膜内電界によって、酸素イオン(O−)が酸化ジルコニウム膜23に接した上部電極24の方向に拡散し、酸化ジルコニウム/酸化チタン界面でスイッチングパスの酸化反応が起こることであると考えられる。   Switching from the low resistance state to the high resistance state was performed by applying a positive bias (reset voltage) to the upper electrode 24 side in contact with the zirconium oxide film 23. The switching mechanism to the high resistance state is that oxygen ions (O−) diffuse in the direction of the upper electrode 24 in contact with the zirconium oxide film 23 by the electric field in the zirconium oxide / titanium oxide laminated film, and at the zirconium oxide / titanium oxide interface. It is thought that the oxidation reaction of the switching path occurs.

上述の通り、抵抗変化の現象が起きるのは、スイッチングパスに沿った酸化ジルコニウム/酸化チタン界面である。したがって、薄い酸化チタン膜22を下部に設け、厚い酸化ジルコニウム膜23を上部に設けた場合には、積層膜界面が上部電極24の成膜時におけるスパッタダメージの影響を受けにくくなり、歩留まりが向上する。   As described above, the phenomenon of resistance change occurs at the zirconium oxide / titanium oxide interface along the switching path. Therefore, when the thin titanium oxide film 22 is provided in the lower part and the thick zirconium oxide film 23 is provided in the upper part, the interface of the laminated film becomes less susceptible to sputtering damage during the formation of the upper electrode 24, and the yield is improved. To do.

以上の実験結果より、MIM構造の絶縁膜に酸化ジルコニウム膜23と酸化チタン膜22との積層膜を用いることで、抵抗変化型メモリ素子の機能が高歩留まりで発現することが示された。   From the above experimental results, it was shown that the function of the resistance change memory element is exhibited at a high yield by using a laminated film of the zirconium oxide film 23 and the titanium oxide film 22 as the insulating film having the MIM structure.

本実施形態の抵抗変化型メモリ素子30の抵抗変化膜によると、結晶粒が成長しやすい酸化チタン膜22を薄膜化でき、微結晶の酸化ジルコニウム膜23が平坦であることにより、酸化ジルコニウム/酸化チタン積層膜表面の凹凸を低減することができる。   According to the resistance change film of the resistance change type memory element 30 of the present embodiment, the titanium oxide film 22 in which crystal grains easily grow can be thinned, and the microcrystalline zirconium oxide film 23 is flat. Unevenness on the surface of the titanium laminated film can be reduced.

したがって、本実施形態の抵抗変化型メモリ素子30によると、素子を微細化した場合においても、抵抗変化膜表面の凹凸に起因する素子間の電気特性のバラツキを抑制することができる。   Therefore, according to the resistance change type memory element 30 of this embodiment, even when the element is miniaturized, it is possible to suppress variations in electrical characteristics between elements due to the unevenness of the surface of the resistance change film.

なお、抵抗変化型メモリ素子30においては、上下電極間にある所定の電圧を印加し(フォーミング電圧)、酸化ジルコニウム膜23と酸化チタン膜22を貫通するように、スイッチングパスを形成しておく必要がある。しかし、本実施形態の抵抗変化型メモリ素子30によると、酸化ジルコニウム膜23は均質な微結晶であるため、素子間のバラツキの少ないスイッチングパスを形成することができる。また、本実施形態の抵抗変化型メモリ素子30によると、酸化ジルコニウム膜23がプロセスダメージの緩和層として働くことから、素子の歩留まりを向上することもできる。   In the resistance change memory element 30, it is necessary to apply a predetermined voltage between the upper and lower electrodes (forming voltage) and form a switching path so as to penetrate the zirconium oxide film 23 and the titanium oxide film 22. There is. However, according to the resistance change type memory element 30 of this embodiment, since the zirconium oxide film 23 is a homogeneous microcrystal, a switching path with little variation between elements can be formed. Further, according to the resistance change type memory element 30 of the present embodiment, the zirconium oxide film 23 functions as a process damage mitigating layer, so that the yield of the element can be improved.

(実施形態3)
本発明の第3の実施形態に係る抵抗変化型不揮発性メモリ(ReRAM:Resistance RAM)について、図面を参照して説明する。本実施形態のReRAMは、1T1R(1トランジスタ1抵抗)型のReRAMであり、図5に示すメモリセル50を有する。図5は、メモリセル50の構造を示す図である。図5を参照すると、メモリセル50は、半導体基板15、ゲート絶縁膜16、ゲート電極5、ソース(又はドレイン)6、ドレイン(又はソース)7、ビア8〜10、配線層11、12、及び抵抗変化型メモリ素子20を有する。抵抗変化型メモリ素子20は、下部電極1、酸化チタン膜2、酸化ジルコニウム膜3及び上部電極4を有する。
(Embodiment 3)
A variable resistance nonvolatile memory (ReRAM) according to a third embodiment of the present invention will be described with reference to the drawings. The ReRAM of this embodiment is a 1T1R (one transistor and one resistance) type ReRAM, and includes the memory cell 50 shown in FIG. FIG. 5 is a diagram showing the structure of the memory cell 50. Referring to FIG. 5, a memory cell 50 includes a semiconductor substrate 15, a gate insulating film 16, a gate electrode 5, a source (or drain) 6, a drain (or source) 7, vias 8 to 10, wiring layers 11, 12, and A resistance-change memory element 20 is included. The resistance change memory element 20 includes a lower electrode 1, a titanium oxide film 2, a zirconium oxide film 3, and an upper electrode 4.

図5を参照すると、半導体基板15上にゲート絶縁膜16、及びゲート電極5、ソース(又はドレイン)6、ドレイン(又はソース)7からなる制御トランジスタが形成されている。また、ドレイン7と接続するようにビア8が形成されている。さらに、ビア8と接続するように下部電極1、酸化チタン膜2と酸化ジルコニウム膜3から成る絶縁膜、上部電極4が順次積層されたMIM構造が形成されている。また、上部電極4上にビア10が形成され、ビア10と接続するように第2の配線層12(配線層にパタン形成された配線)が形成されている。一方、ソース6と接続するようにビア9が形成されている。また、ビア9と接続するように第1の配線層11(配線層にパタン形成された配線)が形成されている。   Referring to FIG. 5, a control transistor including a gate insulating film 16, a gate electrode 5, a source (or drain) 6, and a drain (or source) 7 is formed on a semiconductor substrate 15. A via 8 is formed so as to be connected to the drain 7. Further, an MIM structure is formed in which a lower electrode 1, an insulating film composed of a titanium oxide film 2 and a zirconium oxide film 3, and an upper electrode 4 are sequentially stacked so as to be connected to the via 8. A via 10 is formed on the upper electrode 4, and a second wiring layer 12 (wiring patterned in the wiring layer) is formed so as to be connected to the via 10. On the other hand, a via 9 is formed so as to connect to the source 6. A first wiring layer 11 (wiring patterned in the wiring layer) is formed so as to be connected to the via 9.

制御トランジスタは、n型電界効果トランジスタ(n型FET)であっても、p型電界効果トランジスタ(p型FET)であってもよい。本実施形態では、一例として、制御トランジスタとしてn型FETを用いる。   The control transistor may be an n-type field effect transistor (n-type FET) or a p-type field effect transistor (p-type FET). In the present embodiment, as an example, an n-type FET is used as a control transistor.

ゲート絶縁膜16として、一例として、酸化膜を用いることができる。ただし、ゲート絶縁膜16は、ハフニウム酸化膜、酸化ジルコニウム膜、アルミナ、又は、これらのシリケート、窒化物、積層膜であってもよい。   For example, an oxide film can be used as the gate insulating film 16. However, the gate insulating film 16 may be a hafnium oxide film, a zirconium oxide film, alumina, or a silicate, nitride, or laminated film thereof.

本実施形態では、ゲート電極5として、リンが添加されたポリシリコンを用いる。ただし、ゲート電極5はメタルゲート又はシリサイドゲートであってもよい。   In this embodiment, polysilicon to which phosphorus is added is used as the gate electrode 5. However, the gate electrode 5 may be a metal gate or a silicide gate.

下部電極1は、基本的に導電性を有していればよい。下部電極1は、例えば、Au、Ni、Co、Pt、Ru、Ir、Ti、Cu、Ta、イリジウム−タンタル合金(Ir−Ta)、スズ添加インジウム酸化物(ITO)、これらの合金、又は、これらの酸化物や窒化物、フッ化物、炭化物もしくはシリサイドによって形成することができる。また、下部電極1は、これらの材料の積層体であってもよい。本実施形態では、一例として、下部電極1にTiNを用いた。   The lower electrode 1 may basically have conductivity. The lower electrode 1 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-doped indium oxide (ITO), an alloy thereof, or These oxides, nitrides, fluorides, carbides or silicides can be used. The lower electrode 1 may be a laminate of these materials. In the present embodiment, TiN is used for the lower electrode 1 as an example.

上部電極4は、基本的に導電性を有していればよい。上部電極4は、例えば、Au、Ni、Co、Pt、Ru、Ir、Ti、Cu、Ta、イリジウム−タンタル合金(Ir−Ta)、スズ添加インジウム酸化物(ITO)、これらの合金、又は、これらの酸化物や窒化物、フッ化物、炭化物もしくはシリサイドによって形成することができる。また、上部電極4は、これらの材料の積層体であってもよい。本実施形態では、一例として、上部電極4にRuを用いた。   The upper electrode 4 may basically have conductivity. The upper electrode 4 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-doped indium oxide (ITO), an alloy thereof, or These oxides, nitrides, fluorides, carbides or silicides can be used. Further, the upper electrode 4 may be a laminate of these materials. In the present embodiment, Ru is used for the upper electrode 4 as an example.

絶縁膜(抵抗変化膜)である酸化チタン2と酸化ジルコニウム3は、いずれも上側に設けてもよい。しかし、抵抗が変化する箇所は酸化チタン/酸化ジルコニウム界面であるため、上部電極4の形成時におけるスパッタダメージの影響を軽減するには、薄い酸化チタン2を下側に設けることが好ましい。   Both the titanium oxide 2 and the zirconium oxide 3 that are insulating films (resistance change films) may be provided on the upper side. However, since the portion where the resistance changes is the titanium oxide / zirconium oxide interface, it is preferable to provide the thin titanium oxide 2 on the lower side in order to reduce the influence of sputtering damage during the formation of the upper electrode 4.

本実施形態では、下部電極1であるTiNをプラズマ酸化することで3nmの酸化チタンを堆積し、連続して12nmの酸化ジルコニウムを堆積した構造を用いた。下部電極1を直接酸化して酸化チタン膜2を形成しているため酸化チタン膜2は窒素を含む。また、酸化チタン膜2の酸素濃度は、酸化ジルコニウムと酸化チタンの界面で最大値をとなり、下部電極1に向かって低下する。一方、酸化チタン膜2の窒素濃度は、下部電極1に向かって増大する。   In the present embodiment, a structure in which 3 nm of titanium oxide is deposited by plasma-oxidizing TiN as the lower electrode 1 and 12 nm of zirconium oxide is continuously deposited is used. Since the lower electrode 1 is directly oxidized to form the titanium oxide film 2, the titanium oxide film 2 contains nitrogen. Further, the oxygen concentration of the titanium oxide film 2 reaches a maximum value at the interface between zirconium oxide and titanium oxide and decreases toward the lower electrode 1. On the other hand, the nitrogen concentration of the titanium oxide film 2 increases toward the lower electrode 1.

酸素濃度が電極に向かって低下しているため、逆に、酸素欠陥濃度は電極に向かって上昇している。したがって、上部電極4に正電圧を印加した際に、酸素イオンが酸化ジルコニウム/酸化チタン界面方向に移動しやすくなっている。したがって、スイッチングのEndurance耐性が向上する。また、酸化チタン中の窒素は、酸化チタン膜2の酸素プロファイルの熱的安定性を向上させる効果がある。   Conversely, since the oxygen concentration decreases toward the electrode, the oxygen defect concentration increases toward the electrode. Therefore, when a positive voltage is applied to the upper electrode 4, oxygen ions easily move in the direction of the zirconium oxide / titanium oxide interface. Therefore, the endurance tolerance of switching is improved. Further, nitrogen in the titanium oxide has an effect of improving the thermal stability of the oxygen profile of the titanium oxide film 2.

次に、本実施形態のReRAMの制御方法について説明する。まず、フォーミングを行うため、配線層11及びゲート電極5に正の電圧を印加し、絶縁膜(抵抗変化膜)を低抵抗化する。このとき、ゲート電極5に印加する電圧を調整して、制御トランジスタによる電流制限がかかるようにし、絶縁膜(抵抗変化膜)が所望の抵抗値となるようにする。なお、フォーミングの際に、第1の配線層11の代わりに、配線層12に正の電圧を印加してもよい。   Next, a method for controlling the ReRAM according to the present embodiment will be described. First, in order to perform forming, a positive voltage is applied to the wiring layer 11 and the gate electrode 5 to reduce the resistance of the insulating film (resistance change film). At this time, the voltage applied to the gate electrode 5 is adjusted so that the current is limited by the control transistor so that the insulating film (resistance change film) has a desired resistance value. Note that a positive voltage may be applied to the wiring layer 12 instead of the first wiring layer 11 during forming.

低抵抗状態から高抵抗状態へのスイッチング時には、配線層12及びゲート電極5に正の電圧を印加する(リセット電圧)。   When switching from the low resistance state to the high resistance state, a positive voltage is applied to the wiring layer 12 and the gate electrode 5 (reset voltage).

高抵抗状態から低抵抗状態へのスイッチング時には、配線層12及びゲート電極5に正の電圧を印加する(セット電圧)。このとき、配線層12には、高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、ゲート電極5に印加する電圧を調整して、制御トランジスタによる電流制限がかかるようにし、抵抗変化膜が所望の抵抗値となるようにする。   At the time of switching from the high resistance state to the low resistance state, a positive voltage is applied to the wiring layer 12 and the gate electrode 5 (set voltage). At this time, a higher voltage is applied to the wiring layer 12 than when switching to the high resistance state. Further, the voltage applied to the gate electrode 5 is adjusted so that the current is limited by the control transistor so that the resistance change film has a desired resistance value.

(実施形態4)
本発明の第4の実施形態に係る抵抗変化型不揮発性メモリ(ReRAM)製造方法について、図面を参照して説明する。図6は、ReRAMの製造方法について説明するための図である。ここでは、第3の実施形態に係る1T1R型のReRAMのメモリセル50(図4)の製造方法について説明する。
(Embodiment 4)
A variable resistance nonvolatile memory (ReRAM) manufacturing method according to a fourth embodiment of the present invention will be described with reference to the drawings. FIG. 6 is a diagram for explaining the method of manufacturing the ReRAM. Here, a manufacturing method of the memory cell 50 (FIG. 4) of the 1T1R type ReRAM according to the third embodiment will be described.

まず、図6(a)に示すように、半導体基板15上にゲート絶縁膜16及びリン添加ポリシリコン5を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極5を形成する。   First, as shown in FIG. 6A, a gate insulating film 16 and phosphorus-added polysilicon 5 are deposited on a semiconductor substrate 15 and patterned using an exposure process and a dry etching process to form a gate electrode 5. .

次に、図6(b)に示すように、ゲート電極5をマスクとして、ドーズ量2E+15cm−2のリン注入を行い、ソース(又はドレイン)6及びドレイン(又はソース)7の領域を形成する。 Next, as shown in FIG. 6B, using the gate electrode 5 as a mask, phosphorus implantation with a dose of 2E + 15 cm −2 is performed to form a source (or drain) 6 and a drain (or source) 7 region.

次に、図6(c)に示すように、半導体基板15全面に第1の層間絶縁膜13を堆積し、CMP(Chemical Mechanical Polishing)法を用いることで表面を平坦化する。本実施形態では、第1の層間絶縁膜13として、酸化膜を用いる。   Next, as shown in FIG. 6C, a first interlayer insulating film 13 is deposited on the entire surface of the semiconductor substrate 15, and the surface is planarized by using a CMP (Chemical Mechanical Polishing) method. In the present embodiment, an oxide film is used as the first interlayer insulating film 13.

次に、図6(d)に示すように、第1の層間絶縁膜13に露光工程とドライエッチング工程を用いてビアを開け、TiN及びWを堆積する。CMP法を用いて表面を平坦化するとともに、ビア部以外のTiN及びWを除去し、ビア8を形成する。   Next, as shown in FIG. 6D, vias are opened in the first interlayer insulating film 13 using an exposure process and a dry etching process, and TiN and W are deposited. The surface is flattened using the CMP method, and TiN and W other than the via portion are removed to form the via 8.

次に、図6(e)に示すように、20nmのTiNを堆積し、TiNの表面をプラズマ酸化して3nmの酸化チタン膜2を形成する。その後、12nmの酸化ジルコニウム膜3、20nmのRu(上部電極4)を順次堆積し、露光工程とドライエッチング工程を用いて下部電極1と、絶縁膜(抵抗変化膜)(すなわち酸化チタン膜2及び酸化ジルコニウム膜3)と、上部電極4から成るMIM構造を形成する。TiN及びRuの堆積にはDCスパッタ法を用いる。酸化ジルコニウム膜3の堆積にはALD法を用いた。酸化ジルコニウムの原料にはZDEAZ(テトラキスジエチルアミノジルコニウム)を使用し、140℃の基板温度でZDEAZと酸素を交互に供給することで、酸化ジルコニウム膜3を形成した。   Next, as shown in FIG. 6E, 20 nm of TiN is deposited, and the surface of TiN is plasma-oxidized to form a 3 nm of titanium oxide film 2. Thereafter, a 12 nm zirconium oxide film 3 and a 20 nm Ru (upper electrode 4) are sequentially deposited, and the lower electrode 1 and the insulating film (resistance change film) (that is, the titanium oxide film 2 and the An MIM structure composed of the zirconium oxide film 3) and the upper electrode 4 is formed. DC sputtering is used to deposit TiN and Ru. The ALD method was used for the deposition of the zirconium oxide film 3. ZDEAZ (tetrakisdiethylaminozirconium) was used as a raw material for zirconium oxide, and ZDEAZ and oxygen were alternately supplied at a substrate temperature of 140 ° C. to form the zirconium oxide film 3.

次に、図6(f)に示すように、半導体基板15全面に層間絶縁膜14を堆積し、CMP法を用いることで表面を平坦化する。本実施形態では、層間絶縁膜14として酸化膜を用いる。   Next, as shown in FIG. 6F, an interlayer insulating film 14 is deposited on the entire surface of the semiconductor substrate 15, and the surface is planarized by using a CMP method. In this embodiment, an oxide film is used as the interlayer insulating film 14.

次に、図6(g)に示すように、層間絶縁膜14及び層間絶縁膜13に露光工程とドライエッチング工程を用いてビアを開け、TiN及びWを堆積する。CMP法を用いて表面を平坦化するとともに、ビア部以外のTiN及びWを除去し、ビア9、10を形成する。   Next, as shown in FIG. 6G, vias are opened in the interlayer insulating film 14 and the interlayer insulating film 13 using an exposure process and a dry etching process, and TiN and W are deposited. The surface is planarized using CMP, and TiN and W other than the via portion are removed to form vias 9 and 10.

層間絶縁膜14の上に、TiN、Alを順次堆積して金属配線層(metal interconnect layer)を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、配線層11、12を形成する。   TiN and Al are sequentially deposited on the interlayer insulating film 14 to form a metal interconnect layer, and patterning is performed using an exposure process and a dry etching process, thereby forming wiring layers 11 and 12. .

本実施形態によると、抵抗変化型不揮発性メモリ(ReRAM)のMIM素子(抵抗変化型メモリ素子20)は、制御トランジスタのドレイン7に接続されている。したがって、フォーミング電圧印加時、及び、高抵抗から低抵抗へのスイッチング時に、トランジスタのゲート電極5によって電流を制御でき、バラツキの少ないスイッチング動作を実現することができる。また、下部電極1を直接酸化して酸化チタン膜2を形成しているため、プロセスの工程数が削減され、ReRAMの製造コストを削減することができる。   According to the present embodiment, the MIM element (resistance change memory element 20) of the resistance change nonvolatile memory (ReRAM) is connected to the drain 7 of the control transistor. Therefore, when the forming voltage is applied and when switching from high resistance to low resistance, the current can be controlled by the gate electrode 5 of the transistor, and a switching operation with little variation can be realized. In addition, since the lower electrode 1 is directly oxidized to form the titanium oxide film 2, the number of process steps is reduced, and the manufacturing cost of the ReRAM can be reduced.

なお、上記の非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。   Each disclosure of the above non-patent document is incorporated herein by reference. Within the scope of the entire disclosure (including claims) of the present invention, the embodiment can be changed and adjusted based on the basic technical concept. Various combinations and selections of various disclosed elements are possible within the scope of the claims of the present invention. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea.

1、21、101 下部電極
2、22 酸化チタン膜
3、23 酸化ジルコニウム膜
4、24、104 上部電極
5 ゲート電極
6 ソース
7 ドレイン
8〜10 ビア
11、12 配線層
13、14 層間絶縁膜
15 半導体基板
16 ゲート絶縁膜
20、30、120 抵抗変化型メモリ素子
50 メモリセル
117 抵抗変化膜
1, 21, 101 Lower electrode 2, 22 Titanium oxide film 3, 23 Zirconium oxide film 4, 24, 104 Upper electrode 5 Gate electrode 6 Source 7 Drain 8-10 Via 11, 11 Wiring layer 13, 14 Interlayer insulating film 15 Semiconductor Substrate 16 Gate insulating film 20, 30, 120 Resistance change memory element 50 Memory cell 117 Resistance change film

Claims (16)

酸化チタン膜と酸化ジルコニウム膜とを有する抵抗変化膜と、
前記酸化チタン膜上に形成された第1の電極と、
前記酸化ジルコニウム膜上に形成された第2の電極とを備えていることを特徴とする抵抗変化型メモリ素子。
A resistance change film having a titanium oxide film and a zirconium oxide film;
A first electrode formed on the titanium oxide film;
A resistance change memory element, comprising: a second electrode formed on the zirconium oxide film.
前記酸化ジルコニウム膜は、前記酸化チタン膜上に形成されていることを特徴とする、請求項1に記載の抵抗変化型メモリ素子。   The resistance variable memory element according to claim 1, wherein the zirconium oxide film is formed on the titanium oxide film. 前記抵抗変化膜は、前記酸化ジルコニウム膜と前記酸化チタン膜との間に、ジルコニウム及びチタンの酸化物からなる膜をさらに有することを特徴とする、請求項1に記載の抵抗変化型メモリ素子。   The resistance variable memory element according to claim 1, wherein the resistance change film further includes a film made of an oxide of zirconium and titanium between the zirconium oxide film and the titanium oxide film. 前記酸化チタン膜の膜厚は、前記酸化ジルコニウム膜の膜厚よりも薄いことを特徴とする、請求項1乃至3のいずれか1項に記載の抵抗変化型メモリ素子。   4. The resistance change type memory element according to claim 1, wherein a thickness of the titanium oxide film is smaller than a thickness of the zirconium oxide film. 5. 前記酸化チタン膜の酸素濃度は、酸化ジルコニウムと酸化チタンとの界面で最大値をとり、前記第1の電極に向かって減少していることを特徴とする、請求項1乃至4のいずれか1項に記載の抵抗変化型メモリ素子。   5. The oxygen concentration of the titanium oxide film has a maximum value at an interface between zirconium oxide and titanium oxide, and decreases toward the first electrode. 6. The resistance change type memory element according to item. 前記酸化チタン膜は、窒素を含んでいることを特徴とする、請求項1乃至5のいずれか1項に記載の抵抗変化型メモリ素子。   The resistance change memory element according to claim 1, wherein the titanium oxide film contains nitrogen. 前記酸化チタン膜に含まれる窒素の濃度は、前記第1の電極に向かって増大していることを特徴とする、請求項6に記載の抵抗変化型メモリ素子。   The resistance change type memory element according to claim 6, wherein the concentration of nitrogen contained in the titanium oxide film increases toward the first electrode. 前記第1の電極は、窒化チタンから成ることを特徴とする、請求項1乃至7のいずれか1項に記載の抵抗変化型メモリ素子。   The resistance change type memory device according to claim 1, wherein the first electrode is made of titanium nitride. 前記酸化チタン膜に含まれる窒素の濃度は、前記酸化ジルコニウム膜と前記酸化チタン膜の界面から前記第1の電極に向かって増大していることを特徴とする、請求項8に記載の抵抗変化型メモリ素子。   9. The resistance change according to claim 8, wherein a concentration of nitrogen contained in the titanium oxide film increases from an interface between the zirconium oxide film and the titanium oxide film toward the first electrode. Type memory device. 前記第1の電極は、ルテニウム、プラチナ、タンタル、タングステン、チタン及びニッケルのうちの少なくともいずれかを含むことを特徴とする、請求項1乃至7のいずれか1項に記載の抵抗変化型メモリ素子。   8. The variable resistance memory element according to claim 1, wherein the first electrode includes at least one of ruthenium, platinum, tantalum, tungsten, titanium, and nickel. 9. . 前記酸化ジルコニウム膜は、ジルコニウム以外の金属を含むことを特徴とする、請求項1乃至10のいずれか1項に記載の抵抗変化型メモリ素子。   The resistance change type memory element according to claim 1, wherein the zirconium oxide film contains a metal other than zirconium. 前記酸化ジルコニウム膜は、アルミを含むことを特徴とする、請求項11に記載の抵抗変化型メモリ素子。   The resistance change type memory device according to claim 11, wherein the zirconium oxide film contains aluminum. 請求項1乃至12のいずれか1項に記載の抵抗変化型メモリ素子を各メモリセルに備えていることを特徴とする抵抗変化型不揮発性メモリ。   A variable resistance nonvolatile memory comprising the variable resistance memory element according to any one of claims 1 to 12 in each memory cell. 前記抵抗変化型メモリ素子を制御するトランジスタを各メモリセルにさらに備えていることを特徴とする、請求項13に記載の抵抗変化型不揮発性メモリ。   14. The variable resistance nonvolatile memory according to claim 13, further comprising a transistor for controlling the variable resistance memory element in each memory cell. 酸化チタン膜と酸化ジルコニウム膜を有する抵抗変化膜が第1の電極と第2の電極との間に設けられた抵抗変化型メモリ素子の制御方法であって、
前記第1の電極と前記第2の電極との間にフォーミング電圧を加えて、前記第1の電極と前記第2の電極との間の抵抗値を削減する工程を含むことを特徴とする、抵抗変化型メモリ素子制御方法。
A resistance change type memory element control method in which a resistance change film having a titanium oxide film and a zirconium oxide film is provided between a first electrode and a second electrode,
Including a step of applying a forming voltage between the first electrode and the second electrode to reduce a resistance value between the first electrode and the second electrode. Resistance variable memory element control method.
酸化チタン膜と酸化ジルコニウム膜とを有する抵抗変化膜と、該酸化チタン膜上に形成された第1の電極と、該酸化ジルコニウム膜上に形成された第2の電極とを備えた抵抗変化型メモリ素子の制御方法であって、
前記第2の電極に正のリセット電圧を印加して、前記第1の電極と前記第2の電極との間の抵抗値を高くする工程と、
前記第2の電極に前記リセット電圧よりも高い正のセット電圧を印加して、前記第1の電極と前記第2の電極との間の抵抗値を低くする工程とを含むことを特徴とする、抵抗変化型メモリ素子制御方法。
A resistance change type comprising a resistance change film having a titanium oxide film and a zirconium oxide film, a first electrode formed on the titanium oxide film, and a second electrode formed on the zirconium oxide film A method for controlling a memory element, comprising:
Applying a positive reset voltage to the second electrode to increase a resistance value between the first electrode and the second electrode;
Applying a positive set voltage higher than the reset voltage to the second electrode to reduce a resistance value between the first electrode and the second electrode. , A resistance change type memory element control method.
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