KR101776858B1 - Resistance variable memory device and method for fabricating the same - Google Patents

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Abstract

가변 저항 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 셀 영역에 배치되고, 제1 하부 전극, 제1 상부 전극, 및 제1 하부 전극과 제1 상부 전극 사이에 개재된 제1 가변 저항층을 포함하는 제1 메모리 셀; 및 제2 셀 영역에 배치되고, 제2 하부 전극, 제2 상부 전극, 및 제2 하부 전극과 제2 상부 전극 사이에 개재된 제2 가변 저항 물질층을 포함하는 제2 메모리 셀을 포함하고, 상기 제1 메모리 셀의 오프 상태의 저항 대 온 상태의 저항 비율은, 상기 제2 메모리 셀의 오프 상태의 저항 대 온 상태의 저항 비율과 상이하다.A variable resistance memory device and a method of manufacturing the same are provided. According to an aspect of the present invention, there is provided a variable resistance memory device including a first lower electrode, a first upper electrode, and a first variable resistor interposed between a first lower electrode and a first upper electrode, A first memory cell including a first layer; And a second memory cell disposed in the second cell region and including a second lower electrode, a second upper electrode, and a second variable resistive material layer interposed between the second lower electrode and the second upper electrode, The resistance ratio of the first memory cell in the off state to the on state is different from the resistance ratio of the second memory cell in the off state to the on state.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a variable resistance memory device and a method of manufacturing the same,

본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
The present invention relates to a variable resistance memory device and a method of manufacturing the same.

가변 저항 메모리 장치란, 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 물질(이하, 가변 저항 물질이라 함)을 이용하여 데이터를 저장하는 장치를 의미한다. 가변 저항 물질로는, 금속 산화물이나 페로브스카이트(perovskite) 계열 물질 등이 이용되고 있다.A variable resistance memory device refers to a device that stores data by using a material that switches between different resistance states according to a voltage to be applied (hereinafter, referred to as a variable resistance material). As the variable resistance material, a metal oxide, a perovskite-based material, or the like is used.

이러한 가변 저항 메모리 장치의 스위칭 메커니즘을 간략히 설명하면 아래와 같다.The switching mechanism of such a variable resistance memory device will be briefly described below.

소정 가변 저항 물질층의 초기 상태는 고저항 상태 즉, 오프 상태이다. 이러한 가변 저항 물질층의 양단에 특정 전압이 인가되면 고저항 상태에서 저저항 상태 즉, 온 상태로의 스위칭이 일어나는데, 이를 셋(set) 동작이라 한다. 일단 저저항 상태로 스위칭되면 또다른 특정 전압이 인가될 때까지는 그 상태를 유지하다가, 또다른 특정 전압이 인가되면 저저항 상태에서 고저항 상태로 스위칭하는데, 이를 리셋(reset) 동작이라 한다. The initial state of the predetermined variable resistance material layer is a high resistance state, that is, an OFF state. When a specific voltage is applied to both ends of the variable resistance material layer, switching from a high resistance state to a low resistance state, that is, an ON state, is referred to as a set operation. Once switched to a low resistance state, it remains in that state until another specific voltage is applied, and when another specific voltage is applied, it switches from a low resistance state to a high resistance state, which is referred to as a reset operation.

한편, 위와 같은 오프 상태의 저항 대 온 상태의 저항의 비율(ratio)은 가변 저항 물질의 종류에 따라 상이하다. 오프 상태의 저항/온 상태의 저항 비율이 큰 경우, 중간 상태의 저항을 이용하여 멀티 비트(multi-bit)의 데이터 저장이 가능한 장점이 있는 반면, 동작 속도가 저하되는 문제가 있다. 반대로, 오프 상태의 저항/온 상태의 저항 비율이 작은 경우, 멀티 비트의 데이터 저장은 어렵지만 동작 속도는 향상된다.
On the other hand, the ratio of the resistance in the off state to the resistance in the on state is different depending on the type of the variable resistance material. When the resistance ratio of the off state to the on state is large, there is an advantage that multi-bit data can be stored by using the intermediate state resistance, but the operation speed is lowered. Conversely, when the resistance ratio of the OFF state to the ON state is small, the multi-bit data storage is difficult but the operation speed is improved.

본 발명이 해결하려는 과제는, 영역에 따라 빠른 동작 속도 및 다량의 데이터 저장 특성을 동시에 만족시킬 수 있는 가변 저항 메모리 장치 및 그 제조 방법을 제공하는 것이다.
SUMMARY OF THE INVENTION It is an object of the present invention to provide a variable resistance memory device capable of simultaneously satisfying both a fast operation speed and a large data storage characteristic according to a region and a manufacturing method thereof.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 셀 영역에 배치되고, 제1 하부 전극, 제1 상부 전극, 및 제1 하부 전극과 제1 상부 전극 사이에 개재된 제1 가변 저항층을 포함하는 제1 메모리 셀; 및 제2 셀 영역에 배치되고, 제2 하부 전극, 제2 상부 전극, 및 제2 하부 전극과 제2 상부 전극 사이에 개재된 제2 가변 저항 물질층을 포함하는 제2 메모리 셀을 포함하고, 상기 제1 메모리 셀의 오프 상태의 저항 대 온 상태의 저항 비율은, 상기 제2 메모리 셀의 오프 상태의 저항 대 온 상태의 저항 비율과 상이하다.
According to an aspect of the present invention, there is provided a variable resistance memory device including a first lower electrode, a first upper electrode, and a second lower electrode disposed between a first lower electrode and a first upper electrode, A first memory cell including an interposed first variable resistance layer; And a second memory cell disposed in the second cell region and including a second lower electrode, a second upper electrode, and a second variable resistive material layer interposed between the second lower electrode and the second upper electrode, The resistance ratio of the first memory cell in the off state to the on state is different from the resistance ratio of the second memory cell in the off state to the on state.

또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 셀 영역 및 제2 셀 영역을 갖는 기판 상에 하부 전극용 도전막을 형성하는 단계; 상기 하부 전극용 도전막 상에 가변 저항용 물질막을 형성하는 단계; 및 상기 가변 저항용 물질막 상에 상부 전극용 도전막을 형성하는 단계를 포함하고, 상기 제1 셀 영역의 상기 가변 저항용 물질막과 상기 제2 셀 영역의 상기 가변 저항용 물질막은 서로 상이한 물질을 포함하거나, 또는, 상기 제1 셀 영역의 상기 상부 전극용 도전막과 상기 제2 셀 영역의 상기 상부 전극용 도전막은 서로 상이한 물질을 포함한다.
According to another aspect of the present invention, there is provided a method of manufacturing a variable resistance memory device, including: forming a conductive film for a lower electrode on a substrate having a first cell region and a second cell region; Forming a variable resistance material layer on the conductive film for the lower electrode; And forming a conductive film for an upper electrode on the variable resistance material film, wherein the variable resistance material film in the first cell region and the variable resistance material film in the second cell region are made of a material different from each other Or the conductive film for the upper electrode in the first cell region and the conductive film for the upper electrode in the second cell region are different from each other.

상술한 본 발명에 의한 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 영역에 따라 빠른 동작 속도 및 다량의 데이터 저장 특성을 동시에 만족시킬 수 있다.
According to the variable resistor memory device and the method of manufacturing the same according to the present invention, a fast operation speed and a large amount of data storage characteristics can be simultaneously satisfied according to the region.

도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4c는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치에서 각 메모리 셀의 동작을 나타내는 그래프이다.1 is a cross-sectional view illustrating a variable resistance memory device according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a variable resistance memory device according to another embodiment of the present invention.
3A to 3D are cross-sectional views illustrating a method of manufacturing a variable resistance memory device according to an embodiment of the present invention.
4A to 4C are cross-sectional views illustrating a method of manufacturing a variable resistance memory device according to another embodiment of the present invention.
5 is a graph illustrating the operation of each memory cell in a variable resistance memory device according to an embodiment of the present invention.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
Hereinafter, the most preferred embodiment of the present invention will be described. In the drawings, the thickness and the spacing are expressed for convenience of explanation, and can be exaggerated relative to the actual physical thickness. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. It should be noted that, in the case of adding the reference numerals to the constituent elements of the drawings, the same constituent elements have the same number as much as possible even if they are displayed on different drawings.

도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.1 is a cross-sectional view illustrating a variable resistance memory device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 셀 영역(A) 및 제2 셀 영역(B)이 정의된 기판(10)과, 상기 기판(10) 상의 제1 셀 영역(A)에 배치되고 제1 하부 전극(11A), 제1 가변 저항층(12A) 및 제1 상부 전극(13A)을 포함하는 제1 메모리 셀과, 상기 기판(10) 상의 제2 셀 영역(B)에 배치되고 제2 하부 전극(11B), 제2 가변 저항층(12B) 및 제2 상부 전극(13B)을 포함하는 제2 메모리 셀을 포함한다. 1, a variable resistance memory device according to an embodiment of the present invention includes a substrate 10 having a first cell region A and a second cell region B defined therein, A first memory cell disposed in the first cell region A and including a first lower electrode 11A, a first variable resistive layer 12A and a first upper electrode 13A; And a second memory cell disposed in the second cell region B and including a second lower electrode 11B, a second variable resistance layer 12B, and a second upper electrode 13B.

기판(10)은 트랜지스터나 콘택 등 필요한 소정 하부 구조물(미도시됨)을 포함한다. The substrate 10 includes certain required substructures (not shown) such as transistors and contacts.

제1 하부 전극(11A), 제1 상부 전극(13A), 제2 하부 전극(11B) 및 제2 상부 전극(13B)은 각각 도전성 물질로서, 예컨대, 알루미늄(Al), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 니켈(Ni), 질화티타늄(TiN), 티타늄(Ti), 코발트(Co), 크롬(Cr), 텅스텐(W), 구리(Cu), 지르코늄(Zr), 하프늄(Hf) 또는 이들의 합금으로 형성될 수 있다. The first lower electrode 11A, the first upper electrode 13A, the second lower electrode 11B and the second upper electrode 13B are formed of a conductive material such as aluminum (Al), platinum (Pt), ruthenium (Ru), iridium (Ir), nickel (Ni), titanium nitride (TiN), titanium (Ti), cobalt (Co), chromium (Cr), tungsten (W), copper (Cu), zirconium Hafnium (Hf), or an alloy thereof.

제1 가변 저항층(12A) 및 제2 가변 저항층(12B)은 각각 가변 저항 물질로서, 예컨대, 니켈 산화물(NiO), 티타늄 산화물(TiO2), 하프늄 산화물(HfO), 니오븀 산화물(Nb2O5), 아연 산화물(ZnO), 지르코늄 산화물(ZrO2), 텅스텐 산화물(WO3), 코발트 산화물(CoO), 망간 산화물(MnO2) 등의 전이 금속 산화물이나, STO(SrTiO), PCMO(PrCaMnO), GST(GeSbTe) 등의 페로브스카이트 계열 물질로 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며 가변 저항 특성을 보이는 어떠한 물질을 사용하여도 무방하다.The first variable resistive layer 12A and the second variable resistive layer 12B are each made of a metal such as nickel oxide (NiO), titanium oxide (TiO2), hafnium oxide (HfO), niobium oxide (Nb2O5) Transition metal oxides such as zinc oxide (ZnO), zirconium oxide (ZrO2), tungsten oxide (WO3), cobalt oxide (CoO), and manganese oxide (MnO2), STO (SrTiO), PCMO (PrCaMnO), GST Or a perovskite-based material. However, the present invention is not limited thereto, and any material having a variable resistance characteristic may be used.

제1 메모리 셀은, 제1 하부 전극(11A) 및 제1 상부 전극(13A)에 인가되는 전압에 따라 고저항 상태(오프 상태)와 저저항 상태(온 상태) 사이에서 스위칭하며, 이는 제1 가변 저항층(12A)에 전도성 필라멘트가 생성 또는 소멸되는 방식으로 수행될 수 있다. 마찬가지로, 제2 메모리 셀은, 제2 하부 전극(11B) 및 제2 상부 전극(13B)에 인가되는 전압에 따라 고저항 상태와 저저항 상태 사이에서 스위칭하며, 이는 제2 가변 저항층(12B)에 전도성 필라멘트가 생성 또는 소멸되는 방식으로 수행될 수 있다.The first memory cell switches between the high resistance state (OFF state) and the low resistance state (ON state) according to the voltage applied to the first lower electrode 11A and the first upper electrode 13A, And the conductive filament is generated or destroyed in the variable resistance layer 12A. Likewise, the second memory cell switches between the high resistance state and the low resistance state according to the voltage applied to the second lower electrode 11B and the second upper electrode 13B, and this causes the second variable resistance layer 12B, The conductive filaments may be produced or extinguished.

여기서, 제1 셀 영역(A)과 제2 셀 영역(B)은 서로 다른 메모리 특성이 요구되는 영역이다. 예를 들어, 제1 셀 영역(A)은 메인 메모리 등과 같이 높은 동작 속도가 요구되는 영역일 수 있고, 제2 셀 영역(B)은 스토리지 메모리 등과 같이 다량의 데이터 저장이 요구되는 영역일 수 있다. 이러한 요구를 만족시키기 위하여, 제1 셀 영역(A) 및 제2 셀 영역(B) 각각에 스위칭 특성이 서로 상이한 제1 및 제2 메모리 셀을 배치한다. 구체적으로, 제1 셀 영역(A)이 높은 동작 속도를 요구하는 영역이고 제2 셀 영역(B)이 다량의 데이터 저장을 요구하는 영역이라면, 제1 셀 영역(A)에 오프 상태의 저항/온 상태의 저항 비율이 상대적으로 작은 제1 메모리 셀을 배치하고 제2 셀 영역(B)에 오프 상태의 저항/온 상태의 저항 비율이 상대적으로 큰 제2 메모리 셀을 배치한다. 각 메모리 셀의 구체적 동작에 대해서는 도 5를 참조하여 후술하기로 한다.Here, the first cell area A and the second cell area B are areas where different memory characteristics are required. For example, the first cell area A may be a region requiring a high operation speed such as a main memory, and the second cell area B may be a region requiring a large amount of data storage such as a storage memory . In order to satisfy this requirement, the first and second memory cells having different switching characteristics are disposed in the first cell area A and the second cell area B, respectively. Specifically, if the first cell region A is a region requiring a high operation speed and the second cell region B is a region requiring a large amount of data storage, the resistance / A first memory cell having a relatively small resistance ratio in an ON state is disposed and a second memory cell having a relatively large resistance ratio in a resistance / ON state in an OFF state is arranged in the second cell region (B). The specific operation of each memory cell will be described later with reference to FIG.

본 실시예에서는 제1 메모리 셀의 오프 상태의 저항/온 상태의 저항 비율과 제2 메모리 셀의 오프 상태의 저항/온 상태의 저항 비율이 상이하도록 제1 가변 저항층(12A) 및 제2 가변 저항층(12B)을 서로 다른 물질로 형성한다. 전술한 바와 같이 가변 저항 물질의 종류에 따라 오프 상태의 저항/온 상태의 저항 비율은 달라지기 때문이다.In this embodiment, the first variable resistance layer 12A and the second variable resistance layer 12B are formed so that the resistance ratio of the resistance / on state of the off state of the first memory cell and the resistance ratio of the on / The resistance layer 12B is formed of different materials. This is because the resistance ratio of the OFF state to the ON state is changed depending on the type of the variable resistance material as described above.

제1 가변 저항층(12A)과 제2 가변 저항층(12B)은 서로 다른 물질을 포함함을 전제로, 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제1 가변 저항층(12A)은 제1 전이 금속 산화물로 이루어지는 단일층일 수 있고, 제2 가변 저항층(12B)은 제2 전이 금속 산화물로 이루어지는 단일층일 수 있다. 또는, 제1 가변 저항층(12A)은 제1 및 제2 전이 금속 산화물로 이루어지는 이중층일 수 있고, 제2 가변 저항층(12B)은 제1 및 제2 전이 금속 산화물 중 어느 하나로 이루어지는 단일층일 수 있다. 또한, 제1 가변 저항층(12A)의 두께와 제2 가변 저항층(12B)의 두께는 서로 상이할 수 있다. 그외에도 다양한 물질들이 제1 가변 저항층(12A) 및 제2 가변 저항층(12B)을 형성할 수 있다.The first variable resistance layer 12A and the second variable resistance layer 12B may be formed of a single layer or a multilayer, provided that the first variable resistance layer 12A and the second variable resistance layer 12B include different materials. For example, the first variable resistance layer 12A may be a single layer of a first transition metal oxide and the second variable resistance layer 12B may be a single layer of a second transition metal oxide. Alternatively, the first variable resistance layer 12A may be a double layer made of the first and second transition metal oxides, and the second variable resistance layer 12B may be a single layer made of any one of the first and second transition metal oxides have. The thickness of the first variable resistive layer 12A and the thickness of the second variable resistive layer 12B may be different from each other. In addition, various materials may form the first variable resistance layer 12A and the second variable resistance layer 12B.

이상으로 설명한 바와 같이, 본 발명에서는 가변 저항 메모리 장치에서 영역의 특성을 고려하여 영역별로 오프 상태의 저항/온 상태의 저항 비율이 상이한 메모리 셀들을 배치함으로써, 가변 저항 메모리 장치 전체에서 볼 때 빠른 동작 속도 및 다량의 데이터 저장 특성을 동시에 만족시킬 수 있다.
As described above, in the variable resistance memory device according to the present invention, by arranging the memory cells having different resistance ratios of resistance / on state in the OFF state for each area in consideration of the characteristics of the area, Speed and a large amount of data storage characteristics can be satisfied at the same time.

도 2는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이다. 본 실시예를 설명함에 있어, 전술한 도 1과 동일한 부분에 대해서는 간략히 설명하고 상이한 부분에 대해서만 상세히 설명하기로 한다.2 is a cross-sectional view illustrating a variable resistance memory device according to another embodiment of the present invention. In describing the present embodiment, the same portions as those of FIG. 1 described above will be briefly described, and only different portions will be described in detail.

도 2를 참조하면, 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치는, 제1 셀 영역(A) 및 제2 셀 영역(B)이 정의된 기판(20)과, 상기 기판(20) 상의 제1 셀 영역(A)에 배치되고 제1 하부 전극(21A), 제1 가변 저항층(22A) 및 제1 상부 전극(23A)을 포함하는 제1 메모리 셀과, 상기 기판(20) 상의 제2 셀 영역(B)에 배치되고 제2 하부 전극(21B), 제2 가변 저항층(22B) 및 제2 상부 전극(23B)을 포함하는 제2 메모리 셀을 포함한다. 2, a variable resistance memory device according to another embodiment of the present invention includes a substrate 20 having a first cell region A and a second cell region B defined therein, A first memory cell including a first lower electrode 21A, a first variable resistive layer 22A, and a first upper electrode 23A disposed in a first cell region A on the substrate 20, And a second memory cell disposed in the second cell region B and including a second lower electrode 21B, a second variable resistance layer 22B, and a second upper electrode 23B.

본 실시예에서는 제1 상부 전극(23A)과 제2 상부 전극(23B)이 서로 다른 물질로 형성된다. 이러한 경우에도 제1 메모리 셀의 오프 상태의 저항/온 상태의 저항 비율과 제2 메모리 셀의 오프 상태의 저항/온 상태의 저항 비율이 상이하여질 수 있기 때문이다. 이때, 제1 가변 저항층(22A) 및 제2 가변 저항층(22B)은 서로 다른 물질로 이루어질 수 있음은 물론, 동일한 물질로 이루어져도 무방하다.In this embodiment, the first upper electrode 23A and the second upper electrode 23B are formed of different materials. Also in this case, the resistance ratio of the resistance / on state of the off state of the first memory cell and that of the off state of the second memory cell may be different from each other. At this time, the first variable resistance layer 22A and the second variable resistance layer 22B may be made of different materials or may be formed of the same material.

제1 상부 전극(23A)과 제2 상부 전극(23B)은 서로 다른 물질을 포함함을 전제로, 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제1 상부 전극(23A)은 제1 금속으로 이루어지는 단일층일 수 있고, 제2 상부 전극(23B)은 제2 금속으로 이루어지는 단일층일 수 있다. 또는, 제1 상부 전극(23A)은 제1 금속 및 제2 금속이 적층된 이중층일 수 있고, 제2 상부 전극(23B)은 제1 및 제2 금속 중 어느 하나로 이루어지는 단일층일 수 있다. 또한, 제1 상부 전극(23A)의 두께와 제2 상부 전극(23B)의 두께는 서로 상이할 수 있다. 그외에도 다양한 물질들이 제1 상부 전극(23A) 및 제2 상부 전극(23B)을 형성할 수 있다.
The first upper electrode 23A and the second upper electrode 23B may be formed of a single layer or multiple layers, assuming that they include different materials. For example, the first upper electrode 23A may be a single layer of a first metal and the second upper electrode 23B may be a single layer of a second metal. Alternatively, the first upper electrode 23A may be a double layer in which a first metal and a second metal are stacked, and the second upper electrode 23B may be a single layer composed of any one of the first and second metals. The thickness of the first upper electrode 23A and the thickness of the second upper electrode 23B may be different from each other. In addition, various materials may form the first upper electrode 23A and the second upper electrode 23B.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 본 도면은 전술한 도 1의 장치를 제조하기 위한 것일 수 있으나, 이에 한정되는 것은 아니다.3A to 3D are cross-sectional views illustrating a method of manufacturing a variable resistance memory device according to an embodiment of the present invention. This figure may be for producing the apparatus of Fig. 1 described above, but is not limited thereto.

도 3a를 참조하면, 요구되는 소정의 하부 구조물(미도시됨)이 형성되어 있고, 제1 셀 영역(A) 및 제2 셀 영역(B)이 정의된 기판(100) 상에 하부 전극용 도전막(110)을 및 제1 가변 저항용 물질막(120)을 순차적으로 형성한다.3A, a desired lower structure (not shown) is formed, and on a substrate 100 in which a first cell region A and a second cell region B are defined, The film 110 and the first variable resistive material film 120 are sequentially formed.

도 3b를 참조하면, 제1 셀 영역(A)을 덮는 마스크 패턴(130)을 형성한다. 마스크 패턴(130)은 절연 물질의 증착 및 식각으로 형성되거나 또는 포토레지스트의 도포, 노광 및 현상으로 형성될 수 있다.Referring to FIG. 3B, a mask pattern 130 covering the first cell region A is formed. The mask pattern 130 may be formed by deposition and etching of an insulating material or may be formed by application, exposure and development of a photoresist.

이어서, 마스크 패턴(130)에 의해 드러나는 제2 셀 영역(B)의 제1 가변 저항용 물질막(120)을 식각하여 제거한다. 그 결과, 제1 셀 영역(A)에만 제1 가변 저항용 물질막(120)이 잔류한다.Subsequently, the first variable resistance material layer 120 of the second cell region B exposed by the mask pattern 130 is etched and removed. As a result, the first variable resistive material film 120 remains only in the first cell region A.

도 3c를 참조하면, 마스크 패턴(130)을 제거한 후 결과물의 전체 구조 상에 제2 가변 저항용 물질막(140)을 형성한다. 제2 가변 저항용 물질막(140)은 제1 가변 저항용 물질막(120)과는 상이한 물질로 이루어진다. Referring to FIG. 3C, after the mask pattern 130 is removed, a second variable resistance material layer 140 is formed on the entire structure of the resultant structure. The second variable resistance material layer 140 is made of a material different from that of the first variable resistance material layer 120.

이때, 제2 가변 저항용 물질막(140)이 하부 단차를 따라 형성되는 경우에는, 제2 가변 저항용 물질막(140) 형성 후, 제2 가변 저항용 물질막(140)이 제1 가변 저항용 물질막(120) 상에 소정 두께로 잔류할 때까지 CMP(Chemical Mechanical Polishing) 또는 에치백(etchback)과 같은 평탄화 공정을 더 수행할 수 있다.In this case, when the second variable resistance material layer 140 is formed along the lower step, after the second variable resistance material layer 140 is formed, the second variable resistance material layer 140 is formed by the first variable resistance layer 140, A planarization process such as chemical mechanical polishing (CMP) or etchback may be further performed until the material film 120 remains at a predetermined thickness.

도 3d를 참조하면, 제2 가변 저항용 물질막(140) 상에 제2 셀 영역(B)을 덮는 마스크 패턴(150)을 형성한다. Referring to FIG. 3D, a mask pattern 150 covering the second cell region B is formed on the second variable resistive material layer 140.

이어서, 마스크 패턴(150)에 의해 드러나는 제1 셀 영역(A)의 제2 가변 저항용 물질막(140)을 식각하여 제거한다. 그 결과, 제1 셀 영역(A)에는 제1 가변 저항용 물질막(120)이 잔류하고, 제2 셀 영역(B)에는 제2 가변 저항용 물질막(140)이 잔류한다.Subsequently, the second variable resistive material film 140 of the first cell region A exposed by the mask pattern 150 is etched and removed. As a result, the first variable resistance material layer 120 remains in the first cell region A and the second variable resistance material layer 140 remains in the second cell region B.

이어서, 도시되지 않았으나, 도 3d의 공정 결과물 상에 상부 전극용 도전막을 형성하고 메모리 셀 형성을 위한 패터닝을 수행함으로써, 제1 셀 영역(A)에 배치되고 하부 전극용 도전막(110), 제1 가변 저항용 물질막(120) 및 상부 전극용 도전막을 포함하는 제1 메모리 셀과, 제2 셀 영역(B)에 배치되고 하부 전극용 도전막(110), 제2 가변 저항용 물질막(140) 및 상부 전극용 도전막을 포함하는 제2 메모리 셀을 형성할 수 있다. 이때, 제1 셀 영역(A)의 제1 가변 저항용 물질막(120)의 두께는 제2 셀 영역(B)의 제2 가변 저항용 물질막(140)의 두께보다 작다.Next, though not shown, a conductive film for an upper electrode is formed on the process result of FIG. 3D and patterning is performed for forming a memory cell, thereby forming a conductive film 110 for a lower electrode, And a second variable resistance material film (not shown) disposed in the second cell region (B) and including a conductive film for a lower electrode (110) and a material film for a second variable resistance 140 and a conductive film for an upper electrode. At this time, the thickness of the first variable resistance material layer 120 in the first cell area A is smaller than the thickness of the second variable resistance material layer 140 in the second cell area B.

한편, 위의 공정 단계들은 다양하게 변형될 수 있다. On the other hand, the above process steps can be variously modified.

예컨대, 도 3a 및 도 3b의 공정을 수행하고 도 3c의 공정 단계에서 제2 가변 저항용 물질막(140)을 형성한 후, 제1 가변 저항용 물질막(120)이 노출될 때까지 평탄화 공정을 수행할 수 있다. 이어서, 도 3d의 공정을 수행하지 않고, 바로 상부 전극용 도전막 형성 및 패터닝 공정을 수행할 수 있다. 이러한 경우, 도 3a 내지 도 3d의 공정 결과물과 달리, 제1 셀 영역(A) 및 제2 셀 영역(B)에서 동일한 두께를 갖는 제1 가변 저항용 물질막(120) 및 제2 가변 저항용 물질막(140)을 형성할 수 있다.For example, after the process of FIGS. 3A and 3B is performed and the second variable resistance material layer 140 is formed in the process of FIG. 3C, the planarization process is performed until the first variable resistance material layer 120 is exposed. Can be performed. Subsequently, the process of forming the conductive film for the upper electrode and the patterning process can be performed directly without performing the process of FIG. 3D. In this case, unlike the process results of FIGS. 3A to 3D, the first variable resistance material layer 120 having the same thickness in the first cell area A and the second cell area B, The material film 140 can be formed.

또는, 예컨대, 도 3a 내지 도 3c의 공정을 수행하고, 도 3d의 공정을 수행함 없이 바로 상부 전극용 도전막 형성 및 패터닝 공정을 수행할 수 있다. 이러한 경우, 도 3a 내지 도 3d의 공정 결과물과 달리, 제1 셀 영역(A)에는 제1 가변 저항용 물질막(120) 및 제2 가변 저항용 물질막(140)이 적층된 가변 저항층이 형성되고, 제2 셀 영역(B)에는 제2 가변 저항용 물질막(140)으로만 이루어진 가변 저항층이 형성될 수 있다.
Alternatively, for example, the processes of FIGS. 3A to 3C may be performed, and the conductive film forming and patterning process for the upper electrode may be performed directly without performing the process of FIG. 3D. In this case, a variable resistance layer in which the first variable resistance material layer 120 and the second variable resistance material layer 140 are stacked is formed in the first cell region A, unlike the process results of FIGS. And a variable resistance layer made of only the second variable resistance material layer 140 may be formed in the second cell region B. [

도 4a 내지 도 4c는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 본 도면은 전술한 도 2의 장치를 제조하기 위한 것일 수 있으나, 이에 한정되는 것은 아니다.4A to 4C are cross-sectional views illustrating a method of manufacturing a variable resistance memory device according to another embodiment of the present invention. This figure may be for manufacturing the apparatus of Fig. 2 described above, but is not limited thereto.

도 4a를 참조하면, 요구되는 소정의 하부 구조물(미도시됨)이 형성되어 있고, 제1 셀 영역(A) 및 제2 셀 영역(B)이 정의된 기판(200) 상에 하부 전극용 도전막(210), 가변 저항용 물질막(220) 및 제1 상부 전극용 도전막(230)을 순차적으로 형성한다.Referring to FIG. 4A, a desired lower structure (not shown) is formed, and on the substrate 200 in which the first cell region A and the second cell region B are defined, The film 210, the variable resistance material film 220, and the first conductive film 230 for the upper electrode are sequentially formed.

도 4b를 참조하면, 제1 셀 영역(A)을 덮는 마스크 패턴(240)을 형성한 후, 마스크 패턴(240)에 의해 드러나는 제2 셀 영역(B)의 제1 상부 전극용 도전막(230)을 제거한다. 그 결과, 제1 셀 영역(A)에만 제1 상부 전극용 도전막(230)이 잔류한다.4B, after the mask pattern 240 covering the first cell region A is formed, the first conductive film 230 for the upper electrode in the second cell region B exposed by the mask pattern 240 ). As a result, the first conductive film for upper electrode 230 remains only in the first cell region A.

도 4c를 참조하면, 마스크 패턴(240)을 제거한 후 결과물의 전체 구조 상에 제2 상부 전극용 도전막(250)을 형성한다. 제2 상부 전극용 도전막(250)은 제1 상부 전극용 도전막(230)과 상이한 물질로 이루어진다.Referring to FIG. 4C, after removing the mask pattern 240, a conductive film 250 for the second upper electrode is formed on the entire structure of the resultant structure. The second conductive film 250 for the upper electrode 250 is made of a material different from the conductive film 230 for the first upper electrode.

이때, 제2 상부 전극용 도전막(250)이 하부 단차를 따라 형성되는 경우에는, 제2 상부 전극용 도전막(250) 형성 후, 제2 상부 전극용 도전막(250)이 제1 상부 전극용 도전막(230) 상에 소정 두께로 잔류할 때까지 평탄화 공정을 더 수행할 수 있다.In this case, when the second conductive film 250 for the upper electrode is formed along the lower step, after the second conductive film 250 for the upper electrode is formed, The planarization process may be further performed until the conductive film 230 remains at a predetermined thickness.

이어서, 도시되지 않았으나, 메모리 셀 형성을 위한 패터닝을 수행함으로써, 제1 셀 영역(A)에 배치되고 하부 전극용 도전막(210), 가변 저항용 물질막(220) 및 제1 및 제2 상부 전극용 도전막(230, 250)을 포함하는 제1 메모리 셀과, 제2 셀 영역(B)에 배치되고 하부 전극용 도전막(210), 가변 저항용 물질막(220) 및 제2 상부 전극용 도전막(250)을 포함하는 제2 메모리 셀을 형성할 수 있다. 즉, 제1 셀 영역(A)에는 제1 및 제2 상부 전극용 도전막(230, 250)이 적층된 상부 전극이 형성되고, 제2 셀 영역(B)에는 제2 상부 전극용 도전막(250)으로만 이루어진 상부 전극이 형성될 수 있다.Next, though not shown, patterning for forming a memory cell is performed to form the conductive film 210 for a lower electrode, the material film 220 for a variable resistance, A first memory cell including an electrode conductive film 230 and 250 and a second memory cell including a conductive film 210 for a lower electrode, a material film 220 for a variable resistance, A second memory cell including the conductive film 250 may be formed. That is, an upper electrode in which the first and second conductive films 230 and 250 are stacked is formed in the first cell region A, and a conductive film for the second upper electrode 250 may be formed.

한편, 위의 공정 단계들은 다양하게 변형될 수 있다. 예컨대, 도4c의 공정 단계에서 제2 상부 전극용 도전막(250)을 형성한 후, 제1 상부 전극용 도전막(230)이 노출될 때까지 평탄화 공정을 수행할 수 있다. 또는, 도 4c의 공정 후, 제2 셀 영역(B)을 덮는 마스크 형성 공정 및 제1 셀 영역(A)의 제2 상부 전극용 도전막(250) 제거 공정을 수행할 수 있다. On the other hand, the above process steps can be variously modified. For example, after the second conductive film 250 for the upper electrode is formed in the process step of FIG. 4C, the planarization process may be performed until the conductive film 230 for the first upper electrode is exposed. Alternatively, after the process of FIG. 4C, a mask forming process for covering the second cell region B and a process for removing the second conductive film 250 for the upper electrode in the first cell region A may be performed.

이상으로, 서로 다른 영역에서 서로 다른 오프 상태의 저항/온 상태의 저항 비율을 갖는 메모리 셀 형성을 위한 다양한 제조 방법을 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 제조 방법은 얼마든지 변형될 수 있다.As described above, various manufacturing methods for forming a memory cell having resistance / on-state resistance ratios in different off-states in different regions have been described, but the present invention is not limited thereto. have.

이하, 도 1 또는 도 2의 장치에서 각 메모리 셀의 동작을 도 5를 참조하여 보다 구체적으로 설명하기로 한다. 도 5는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치에서 각 메모리 셀의 동작을 나타내는 그래프이다.Hereinafter, the operation of each memory cell in the apparatus of FIG. 1 or FIG. 2 will be described in more detail with reference to FIG. 5 is a graph illustrating the operation of each memory cell in a variable resistance memory device according to an embodiment of the present invention.

도 5를 참조하면, ① 및 ② 선은 오프 상태의 저항/온 상태의 저항 비율이 상대적으로 작은 메모리 셀(이하, 제1 메모리 셀)의 특성을 나타내고, ③ 및 ④ 선은 오프 상태의 저항/온 상태의 저항 비율이 상대적으로 큰 메모리 셀(이하, 제2 메모리 셀)의 특성을 나타낸다.Referring to FIG. 5, the lines (1) and (2) represent characteristics of a memory cell (hereinafter referred to as a first memory cell) having a relatively small resistance ratio in a resistance / (Hereinafter referred to as " second memory cell ") having a relatively large on-state resistance ratio.

구체적으로, 제1 메모리 셀의 동작을 살펴보면, 저저항 상태에서는 ① 선을 따라 전압-전류가 변화한다. 이 상태에서 특정 전압(Vreset1 참조)이 인가되면 저저항 상태에서 고저항 상태로 스위칭되고(화살표 참조) 또다른 특정 전압이 인가될 때까지는 ② 선을 따라 전압-전류가 변화한다. Specifically, the operation of the first memory cell will be described. In the low resistance state, the voltage-current changes along the line (1). When a specific voltage (see Vreset1) is applied in this state, the voltage-current changes along the line (2) until it is switched from the low resistance state to the high resistance state (see arrow) and another specific voltage is applied.

또한, 제2 메모리 셀의 동작을 살펴보면, 저저항 상태에서는 ③ 선을 따라 전압-전류가 변화한다. 이 상태에서 특정 전압(Vreset2 참조)이 인가되면 저저항 상태에서 고저항 상태로 스위칭되고(화살표 참조) 또다른 특정 전압이 인가될 때까지는 ④ 선을 따라 전압-전류가 변화한다. As for the operation of the second memory cell, the voltage-current changes along the line? In the low resistance state. In this state, when a specific voltage (see Vreset2) is applied, the voltage-current changes along the line ④ until it is switched from the low-resistance state to the high-resistance state (see arrow) and another specific voltage is applied.

이때, 제1 메모리 셀의 온 상태의 저항(① 선 참조)과 제2 메모리 셀의 온 상태의 저항(③ 선 참조)은 실질적으로 거의 동일하지만, 제1 메모리 셀의 오프 상태의 저항(② 선 참조)에 비하여 제2 메모리 셀의 오프 상태의 저항(④ 선 참조)이 훨씬 더 크다. 즉, 제1 메모리 셀의 오프 상태의 저항/온 상태의 저항 비율은 제2 메모리 셀의 오프 상태의 저항/온 상태의 저항 비율보다 훨씬 작음을 알 수 있다.At this time, the on-state resistance (refer to the first line) of the first memory cell and the on-state resistance (see the third line) of the second memory cell are substantially equal to each other, (See the line [4]) of the second memory cell is much larger than that of the second memory cell. That is, it can be seen that the resistance ratio of the first memory cell in the OFF state to the ON state is much smaller than that of the OFF state of the second memory cell.

이러한 전류-전압 특성을 갖는 제1 메모리 셀 및 제2 메모리 셀은, 전술한 바와 같이 서로 다른 영역 예컨대, 높은 동작 속도가 요구되는 영역과 많은 데이터 저장이 요구되는 영역에 각각 사용됨으로써, 가변 저항 메모리 장치의 효율을 높일 수 있다.
As described above, the first memory cell and the second memory cell having such current-voltage characteristics are respectively used in different regions, for example, a region requiring a high operation speed and a region requiring a large amount of data storage, The efficiency of the device can be increased.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
It is to be noted that the technical spirit of the present invention has been specifically described in accordance with the above-described preferred embodiments, but it is to be understood that the above-described embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

10: 기판 11A, 11B: 제1, 제2 하부 전극
12A, 12B: 제1, 제2 가변 저항층 13A, 13B: 제1, 제2 상부 전극10: substrate 11A, 11B: first and second lower electrodes
12A, 12B: first and second variable resistance layers 13A, 13B: first and second upper electrode

Claims (5)

제1 셀 영역에 배치되고, 제1 하부 전극, 제1 상부 전극, 및 제1 하부 전극과 제1 상부 전극 사이에 개재된 제1 가변 저항층을 포함하는 제1 메모리 셀; 및
제2 셀 영역에 배치되고, 제2 하부 전극, 제2 상부 전극, 및 제2 하부 전극과 제2 상부 전극 사이에 개재된 제2 가변 저항층을 포함하는 제2 메모리 셀을 포함하고,
상기 제1 메모리 셀의 오프 상태의 저항 대 온 상태의 저항 비율은, 상기 제2 메모리 셀의 오프 상태의 저항 대 온 상태의 저항 비율과 상이하고,
상기 제1 메모리 셀과 상기 제2 메모리 셀은 기판 상에서 수평적으로 서로 이격되어 배치되는
가변 저항 메모리 장치.
A first memory cell disposed in the first cell region and including a first lower electrode, a first upper electrode, and a first variable resistance layer interposed between the first lower electrode and the first upper electrode; And
And a second variable resistance layer disposed in the second cell region and interposed between the second lower electrode and the second upper electrode and between the second lower electrode and the second upper electrode,
The resistance ratio of the first memory cell in the off state to the on state is different from the resistance ratio of the second memory cell in the off state to the on state,
Wherein the first memory cell and the second memory cell are horizontally spaced apart from each other on a substrate
Variable resistor memory device.
제1 항에 있어서,
상기 제1 가변 저항층 및 상기 제2 가변 저항층은 서로 다른 물질을 포함하거나, 또는, 상기 제1 상부 전극 및 상기 제2 상부 전극은 서로 다른 물질을 포함하는
가변 저항 메모리 장치.
The method according to claim 1,
Wherein the first variable resistance layer and the second variable resistance layer comprise different materials, or the first upper electrode and the second upper electrode comprise different materials
Variable resistor memory device.
제1 항에 있어서,
상기 제1 셀 영역은, 상기 제2 셀 영역에 비하여 높은 동작 속도가 요구되고,
상기 제1 메모리 셀의 오프 상태의 저항 대 온 상태의 저항 비율은, 상기 제2 메모리 셀의 오프 상태의 저항 대 온 상태의 저항 비율보다 작은
가변 저항 메모리 장치.
The method according to claim 1,
Wherein the first cell region is required to have a higher operation speed than the second cell region,
The resistance ratio of the first memory cell in the off state to the on state is smaller than the resistance ratio of the second memory cell in the off state to the on state,
Variable resistor memory device.
제1항에 있어서,
상기 제1 셀 영역은, 상기 제2 셀 영역에 비하여 많은 데이터 저장이 요구되고,
상기 제1 메모리 셀의 오프 상태의 저항 대 온 상태의 저항 비율은, 상기 제2 메모리 셀의 오프 상태의 저항 대 온 상태의 저항 비율보다 큰
가변 저항 메모리 장치.The method according to claim 1,
Wherein the first cell region is required to store a larger amount of data than the second cell region,
Wherein the resistance ratio of the first memory cell in the off state to the on state is larger than the resistance ratio of the second memory cell in the off state to the on state
Variable resistor memory device. 삭제delete
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US11011578B2 (en) 2018-08-23 2021-05-18 Samsung Electronics Co., Ltd. Resistive memory device
US11683940B2 (en) 2019-03-29 2023-06-20 Samsung Electronics Co., Ltd. Method of manufacturing variable resistance memory device

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* Cited by examiner, † Cited by third party
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